JP2001243211A - マイクロコンピュータ - Google Patents

マイクロコンピュータ

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JP2001243211A
JP2001243211A JP2000054020A JP2000054020A JP2001243211A JP 2001243211 A JP2001243211 A JP 2001243211A JP 2000054020 A JP2000054020 A JP 2000054020A JP 2000054020 A JP2000054020 A JP 2000054020A JP 2001243211 A JP2001243211 A JP 2001243211A
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microcomputer
signal
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dram
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JP2000054020A
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Yukie Kuroda
幸枝 黒田
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 従来のＤＲＡＭ内蔵型のマイクロコンピュー
タは、システム用とＤＲＡＭ専用の２つのクロック発生
回路を設ける必要があり、マイクロコンピュータの機能
および集積度を低下させるという課題があった。 【解決手段】 マイクロコンピュータにおいて、ＣＰＵ
１と、内蔵ＤＲＡＭ２と、不揮発性メモリ７と、インタ
フェース４と、システムクロック発生回路５と、ＣＰＵ
１から出力される再初期化要求信号に応じて不揮発性メ
モリ７からＤＲＡＭ２へプログラムデータを再転送させ
るとともに、再転送中におけるＤＲＡＭ２に対するアク
セスを禁止する信号を出力する制御回路３とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、マイクロコンピ
ュータに係り、特に内蔵されるＤＲＡＭまたはＳＲＡＭ
にプログラムをロードして実行させる機能を備えたマイ
クロコンピュータに関するものである。
【０００２】
【従来の技術】近年、マイクロコンピュータにおいて
は、プログラム開発・変更等を容易に実施する目的か
ら、マスクＲＯＭ、ＥＰＲＯＭ、フラッシュメモリ等の
不揮発性メモリがプログラムデータの格納用メモリとし
て内蔵されていた。また一方で、大量のデータを高速に
処理する用途のマイクロコンピュータには大容量のＤＲ
ＡＭが搭載されている。ＤＲＡＭ搭載型のマイクロコン
ピュータに係る製品開発時のプログラム開発において
は、チップ外部からプログラムデータを内蔵のＤＲＡＭ
に転送して、マイクロコンピュータの動作を確認する方
式をとることで開発効率を確保している。プログラム開
発終了時には、マイクロコンピュータの動作確認済みの
プログラムデータがマイクロコンピュータ内部のマスク
ＲＯＭや外付けのメモリとして配置されるフラッシュメ
モリ等の不揮発性メモリに半永久的に格納される。
【０００３】ところで、マイクロコンピュータの安定的
な動作を確保するためには、動作テスト時と全く同等の
手順でマイクロコンピュータを動作させることが重要と
なる。そこで、ＤＲＡＭ搭載のマイクロコンピュータで
は、電源投入時に不揮発性メモリから内蔵されているＤ
ＲＡＭへプログラムデータが転送され、リセットの解除
をトリガとしてＣＰＵがＤＲＡＭに記憶されたプログラ
ムデータにアクセスして、マイクロコンピュータにおい
てプログラム開発時と全く同等の手順での動作が実現さ
れる。なお、ＤＲＡＭに代えてマイクロコンピュータに
ＳＲＡＭを内蔵させる構成とすることによっても、電源
投入時に不揮発性メモリから内蔵されているＳＲＡＭへ
プログラムデータを転送することで、同様にプログラム
開発時と全く同等の手順での動作を実現できる。
【０００４】マイクロコンピュータに内蔵されているＤ
ＲＡＭのデータを保持するためには、リフレッシュと呼
ばれる定期的な電荷補充動作をＤＲＡＭに対して実施す
る必要があり、このためにはリフレッシュを実施する回
路に対してクロック信号を供給する必要がある。ところ
で、マイクロコンピュータの消費電力を節約することに
ついて最も有効であるのが、クロック信号発生回路を停
止させることである。しかし、クロック信号発生回路を
停止すると、リフレッシュが実施されなくなりＤＲＡＭ
に記憶されたデータが破壊されるから、ＤＲＡＭ制御回
路において別個のクロック信号発生回路すなわちＤＲＡ
Ｍ専用のクロック信号発生回路を設けてリフレッシュ動
作を実施する。
【０００５】
【発明が解決しようとする課題】従来のＤＲＡＭ内蔵型
のマイクロコンピュータは以上のように構成されている
ので、マイクロコンピュータの安定的な動作を確保する
ためには、マイクロコンピュータを構成する１つのチッ
プ内にシステムクロック用のクロック信号発生回路とＤ
ＲＡＭ専用のクロック信号発生回路との２個のクロック
信号発生回路を設ける必要があり、限られたチップ面積
でより多くの機能を実現しようとするマイクロコンピュ
ータの機能および集積度を低下させるという課題があっ
た。
【０００６】また、マイクロコンピュータに内蔵された
ＤＲＡＭに記憶されたデータを保持するためには、常に
ＤＲＡＭ専用のクロック信号発生回路を動作させる必要
があるので、消費電力が増大するという課題があった。
【０００７】また、ＣＰＵが暴走した場合には、ＣＰＵ
の暴走によりＤＲＡＭのプログラムデータ領域に対する
誤書き込みが生じる可能性があり、暴走から回復しても
プログラムデータの破壊に起因してマイクロコンピュー
タが正常に動作しないという課題があった。また、プロ
グラムメモリとしてＳＲＡＭを使用した場合にも、同様
の課題が生じる。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、単一のクロック発生回路しか必要
としないとともに、消費電力の大幅な低減を実現するこ
とができるプログラムメモリとして、ＤＲＡＭを内蔵す
るマイクロコンピュータを得ることを目的とする。
【０００９】また、この発明は、ＣＰＵが暴走しても、
暴走が停止した後には正常に動作可能であるプログラム
メモリとして、ＤＲＡＭまたはＳＲＡＭを内蔵するマイ
クロコンピュータを得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係るマイクロ
コンピュータは、ＣＰＵと、マイクロコンピュータに内
蔵されたＤＲＡＭと、プログラムデータ等が記憶される
外付けまたは内蔵の不揮発性メモリと、マイクロコンピ
ュータ内の各回路間で共用されるインタフェースと、シ
ステムクロックを発生させるとともに、ＣＰＵから出力
されるシステムクロック停止信号およびシステムクロッ
ク発生信号に応じてシステムクロックをそれぞれ停止お
よび再発生可能であるシステムクロック発生回路と、Ｃ
ＰＵに対してシステムクロック発生に対する復帰要求を
示す割り込み信号を出力可能である周辺回路と、ＣＰＵ
から出力される再初期化要求信号に応じて不揮発性メモ
リからＤＲＡＭへプログラムデータを再転送させるとと
もに、ＤＲＡＭ内のデータに対するアクセスを禁止する
アクセス禁止信号および当該アクセスの禁止を解除する
アクセス禁止解除信号を出力する制御回路とを備えるよ
うにしたものである。
【００１１】この発明に係るマイクロコンピュータは、
ＣＰＵと、マイクロコンピュータに内蔵されたＤＲＡＭ
と、プログラムデータ等が記憶される外付けまたは内蔵
の不揮発性メモリと、マイクロコンピュータ内の各回路
間で共用されるインタフェースと、システムクロックを
発生させるシステムクロック発生回路と、ＣＰＵの暴走
を検知するとともに暴走からの復帰要求を示す割り込み
信号をＣＰＵに対して出力可能である周辺回路と、ＣＰ
Ｕから出力される再初期化要求信号に応じて不揮発性メ
モリからＤＲＡＭへプログラムデータを再転送させると
ともに、ＤＲＡＭ内のデータに対するアクセスを禁止す
るアクセス禁止信号および当該アクセスの禁止を解除す
るアクセス禁止解除信号を出力する制御回路とを備える
ようにしたものである。
【００１２】この発明に係るマイクロコンピュータは、
ＣＰＵと、マイクロコンピュータに内蔵されたＳＲＡＭ
と、プログラムデータ等が記憶される外付けまたは内蔵
の不揮発性メモリと、マイクロコンピュータ内の各回路
間で共用されるインタフェースと、システムクロックを
発生させるシステムクロック発生回路と、ＣＰＵの暴走
を検知するとともに暴走からの復帰要求を示す割り込み
信号をＣＰＵに対して出力可能である周辺回路と、ＣＰ
Ｕから出力される再初期化要求信号に応じて不揮発性メ
モリからＳＲＡＭへプログラムデータを再転送させると
ともに、ＳＲＡＭ内のデータに対するアクセスを禁止す
るアクセス禁止信号および当該アクセスの禁止を解除す
るアクセス禁止解除信号を出力する制御回路とを備える
ようにしたものである。
【００１３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
マイクロコンピュータの構成を示すブロック図である。
図において、１は中央演算処理装置（ＣＰＵ）、２はマ
イクロコンピュータに内蔵されてプログラムデータ等を
格納するＤＲＡＭ、３はＤＲＡＭ２へのプログラムデー
タの格納等を制御する制御回路、４はマイクロコンピュ
ータの各回路間で共用されるインタフェース、５はマイ
クロコンピュータ内で使用されるクロック信号を生成す
るシステムクロック発生回路、６は割り込み回路等を含
むその他の周辺回路、７はマイクロコンピュータ内部の
マスクＲＯＭや外付けのメモリとして配置されるフラッ
シュメモリ等として与えられ、プログラムデータ等が記
憶される不揮発性メモリである。
【００１４】次に動作について説明する。マイクロコン
ピュータを構成するチップに電源が投入されると、制御
回路３からの命令に基づいて不揮発性メモリ７に格納さ
れたプログラムデータがＤＲＡＭ２へ転送される。この
プログラムデータの転送が終了すると、リセット状態が
解除されて、ＣＰＵ１がＤＲＡＭ２内のプログラムデー
タをアクセスすることで、マイクロコンピュータの動作
が開始される。
【００１５】そして、消費電力節減のために、ＣＰＵ１
がクロック信号についての停止信号を出力すると、シス
テムクロック発生回路５はその動作を停止する。すべて
のクロック信号を停止することで、消費電力の大幅な低
減を実現することができる。
【００１６】システムクロックの停止状態から復帰する
ためには、周辺回路６がシステムクロック発生に対する
復帰要求を示す割り込み信号をＣＰＵ１に入力する。こ
の割り込み信号が入力されると、ＣＰＵ１は、制御回路
３およびインタフェース４に対してプログラムデータの
再初期化要求信号を出力するとともに、システムクロッ
ク発生回路５に対してクロック信号についての発生信号
を出力する。制御回路３は、再初期化要求信号を入力す
ると、不揮発性メモリ７からＤＲＡＭ２へのプログラム
データの再転送を開始するとともに、ＤＲＡＭ２内に記
憶されたデータに対するアクセス禁止信号をインタフェ
ース４へ出力する。インタフェース４がこのアクセス禁
止信号を入力すると、アクセス禁止解除信号が出力され
るまでの間におけるＤＲＡＭ２からのデータ読み出しが
禁止される。プログラムデータの再転送が終了すると、
制御回路３はＤＲＡＭ２に記憶されたデータに係るアク
セス禁止解除信号をインタフェース４へ出力する。イン
タフェース４がこのアクセス禁止解除信号を入力する
と、ＣＰＵ１のＤＲＡＭ２内に記憶されたプログラムデ
ータに対するアクセスが可能となり、ＣＰＵ１は再び通
常の処理を開始する。
【００１７】以上のように、この実施の形態１によれ
ば、ＣＰＵ１と、マイクロコンピュータに内蔵されたＤ
ＲＡＭ２と、プログラムデータ等が記憶される不揮発性
メモリ７と、マイクロコンピュータ内の各回路間で共用
されるインタフェース４と、システムクロックを発生さ
せるとともに、ＣＰＵ１から出力されるシステムクロッ
ク停止信号およびシステムクロック発生信号に応じてシ
ステムクロックをそれぞれ停止および再発生可能である
システムクロック発生回路５と、ＣＰＵ１に対してシス
テムクロック発生についての復帰要求を示す割り込み信
号を出力可能である周辺回路６と、ＣＰＵ１から出力さ
れる再初期化要求信号に応じて不揮発性メモリ７からＤ
ＲＡＭ２へプログラムデータを再転送させるとともに、
ＤＲＡＭ２内に記憶されたデータに対するアクセスを禁
止するアクセス禁止信号および当該アクセスの禁止を解
除するアクセス禁止解除信号を出力する制御回路３とを
備えるように構成したので、システムクロックの停止機
能を実現できるとともに、システムクロックの再発生後
は不揮発性メモリに記憶されていたプログラムデータを
ＤＲＡＭに再転送することでマイクロコンピュータの正
常動作を確保することができるから、単一のクロック信
号発生回路しか必要としないとともに消費電力の大幅な
低減を実現することができるという効果を奏する。
【００１８】実施の形態２．実施の形態２によるマイク
ロコンピュータは図１に示された実施の形態１によるマ
イクロコンピュータと同じ回路構成を有している。実施
の形態２は、実施の形態１と比較すると、周辺回路６が
ＣＰＵ１の暴走を検知するとともに暴走からの復帰要求
を示す割り込み信号をＣＰＵ１に出力する機能を有する
点で相違する。
【００１９】次に動作について説明する。電源投入時に
おけるマイクロコンピュータの動作については、実施の
形態１と同様であるのでその説明を省略する。書き換え
可能なメモリであるというＤＲＡＭの特徴に基づいて、
ＣＰＵ１の暴走によりＤＲＡＭ２のプログラムデータ領
域への誤書き込みが生じる可能性がある。この際、ＤＲ
ＡＭ２においてデータ破壊が生じ得るので、マイクロコ
ンピュータの正常動作を確保するために、周辺回路６
は、ＣＰＵ１の暴走を検知すると、ＤＲＡＭ２内のデー
タの回復の要求を示す割り込み信号をＣＰＵ１に対して
出力する。ＣＰＵ１は、この割り込み信号を入力する
と、制御回路３およびインタフェース４に対してプログ
ラムデータについての再初期化要求信号を出力する。制
御回路３は、再初期化要求信号を入力すると、不揮発性
メモリ７からＤＲＡＭ２へのプログラムデータの再転送
を開始するとともに、ＤＲＡＭ２内に記憶されたデータ
に対するアクセス禁止信号をインタフェース４へ出力す
る。インタフェース４がこのアクセス禁止信号を入力す
ると、アクセス禁止解除信号が出力されるまでの間にお
けるＤＲＡＭ２からのデータの読み出しが禁止される。
プログラムデータの再転送が終了すると、制御回路３は
ＤＲＡＭ２に記憶されたデータに係るアクセス禁止解除
信号をインタフェース４へ出力する。インタフェース４
がこのアクセス禁止解除信号を入力すると、ＣＰＵ１の
ＤＲＡＭ２内に記憶されたプログラムデータに対するア
クセスが可能となり、ＣＰＵ１は暴走に対応した処理を
開始する。
【００２０】以上のように、この実施の形態２によれ
ば、ＣＰＵ１と、マイクロコンピュータに内蔵されたＤ
ＲＡＭ２と、プログラムデータ等が記憶される不揮発性
メモリ７と、マイクロコンピュータ内の各回路間で共用
されるインタフェース４と、システムクロックを発生さ
せるシステムクロック発生回路５と、ＣＰＵ１の暴走を
検知するとともに暴走からの復帰要求を示す割り込み信
号をＣＰＵ１に対して出力可能である周辺回路６と、Ｃ
ＰＵ１から出力される再初期化要求信号に応じて不揮発
性メモリ７からＤＲＡＭ２へプログラムデータを再転送
させるとともに、ＤＲＡＭ２内に記憶されたデータに対
するアクセスを禁止するアクセス禁止信号および当該ア
クセスの禁止を解除するアクセス禁止解除信号を出力す
る制御回路３とを備えるように構成したので、ＣＰＵ１
の暴走が検知されると、ＣＰＵ１に対して暴走を通知す
るとともに暴走からの回復を要求する割り込み信号が出
力され、不揮発性メモリに記憶されていたプログラムデ
ータをＤＲＡＭに再転送することで暴走に対応した処理
を確実に実施することができるから、例えＣＰＵが暴走
しても、暴走が停止した後にはマイクロコンピュータを
正常に動作させることが可能になるという効果を奏す
る。
【００２１】実施の形態３．図２は、この発明の実施の
形態３によるマイクロコンピュータの構成を示すブロッ
ク図である。図２において、図１と同一符号は同一また
は相当部分を示すのでその説明を省略する。１０はマイ
クロコンピュータに内蔵されてプログラムデータ等を格
納するＳＲＡＭである。実施の形態３は、実施の形態２
と比較すると、内蔵メモリとしてＤＲＡＭ２に代えてＳ
ＲＡＭ１０を設けた点で相違する。
【００２２】次に動作について説明する。電源投入時に
おけるマイクロコンピュータの動作については、実施の
形態１と同様であるのでその説明を省略する。書き換え
可能なメモリであるというＳＲＡＭの特徴に基づいて、
ＣＰＵ１の暴走によりＳＲＡＭ１０のプログラムデータ
領域への誤書き込みが生じる可能性がある。この際、Ｓ
ＲＡＭ１０においてデータ破壊が生じ得るので、マイク
ロコンピュータの正常動作を確保するために、周辺回路
６は、ＣＰＵ１の暴走を検知すると、ＳＲＡＭ１０内の
データの回復の要求を示す割り込み信号をＣＰＵ１に対
して出力する。ＣＰＵ１は、この割り込み信号を入力す
ると、制御回路３およびインタフェース４に対してプロ
グラムデータについての再初期化要求信号を出力する。
制御回路３は、再初期化要求信号を入力すると、不揮発
性メモリ７からＳＲＡＭ１０へプログラムデータの再転
送を開始するとともに、ＳＲＡＭ１０内に記憶されたデ
ータに対するアクセス禁止信号をインタフェース４へ出
力する。インタフェース４がこのアクセス禁止信号を入
力すると、アクセス禁止解除信号が出力されるまでの間
におけるＳＲＡＭ１０からのデータの読み出しが禁止さ
れる。プログラムデータの再転送が終了すると、制御回
路３はＳＲＡＭ１０に記憶されたデータに係るアクセス
禁止解除信号をインタフェース４へ出力する。インタフ
ェース４がこのアクセス禁止解除信号を入力すると、Ｃ
ＰＵ１のＳＲＡＭ１０内に記憶されたプログラムデータ
に対するアクセスが可能となり、ＣＰＵ１は暴走に対応
した処理を開始する。
【００２３】以上のように、この実施の形態３によれ
ば、ＣＰＵ１と、マイクロコンピュータに内蔵されたＳ
ＲＡＭ１０と、プログラムデータ等が記憶される不揮発
性メモリ７と、マイクロコンピュータ内の各回路間で共
用されるインタフェース４と、システムクロックを発生
させるシステムクロック発生回路５と、ＣＰＵ１の暴走
を検知するとともに暴走からの復帰要求を示す割り込み
信号をＣＰＵ１に対して出力可能である周辺回路６と、
ＣＰＵ１から出力される再初期化要求信号に応じて不揮
発性メモリ７からＳＲＡＭ１０へプログラムデータを再
転送させるとともに、ＳＲＡＭ１０内に記憶されたデー
タに対するアクセスを禁止するアクセス禁止信号および
当該アクセスの禁止を解除するアクセス禁止解除信号を
出力する制御回路３とを備えるように構成したので、Ｃ
ＰＵ１の暴走が検知されると、ＣＰＵ１に対して暴走を
通知するとともに暴走からの回復を要求する割り込み信
号が出力され、不揮発性メモリに記憶されていたプログ
ラムデータをＳＲＡＭに再転送することで暴走に対応し
た処理を確実に実施することができるから、例えＣＰＵ
が暴走しても、暴走が停止した後にはマイクロコンピュ
ータを正常に動作させることが可能になるという効果を
奏する。
【００２４】
【発明の効果】以上のように、この発明によれば、ＣＰ
Ｕと、ＤＲＡＭと、不揮発性メモリと、インタフェース
と、システムクロックを発生させるとともに、ＣＰＵか
ら出力されるシステムクロック停止信号およびシステム
クロック発生信号に応じてシステムクロックを停止およ
び再発生可能であるシステムクロック発生回路と、ＣＰ
Ｕに対してシステムクロック発生に対する復帰要求を示
す割り込み信号を出力可能である周辺回路と、ＣＰＵか
ら出力される再初期化要求信号に応じて不揮発性メモリ
からＤＲＡＭへプログラムデータを再転送させるととも
に、ＤＲＡＭ内に記憶されたデータに対するアクセスを
禁止するアクセス禁止信号および当該アクセスの禁止を
解除するアクセス禁止解除信号を出力する制御回路とを
備えるように構成したので、システムクロックの停止機
能を実現できるとともに、システムクロックの再発生後
は不揮発性メモリに記憶されていたプログラムデータを
ＤＲＡＭに再転送することでマイクロコンピュータの正
常動作を確保することができるから、単一のクロック信
号発生回路しか必要としないとともに消費電力の大幅な
低減を実現することができるという効果を奏する。
【００２５】この発明によれば、ＣＰＵと、ＤＲＡＭ
と、不揮発性メモリと、インタフェースと、システムク
ロック発生回路と、ＣＰＵの暴走を検知するとともに暴
走からの復帰要求を示す割り込み信号をＣＰＵに対して
出力可能である周辺回路と、ＣＰＵから出力される再初
期化要求信号に応じて不揮発性メモリからＤＲＡＭへプ
ログラムデータを再転送させるとともに、ＤＲＡＭ内に
記憶されたデータに対するアクセスを禁止するアクセス
禁止信号および当該アクセスの禁止を解除するアクセス
禁止解除信号を出力する制御回路とを備えるように構成
したので、ＣＰＵの暴走が検知されると、ＣＰＵに対し
て暴走を通知するとともに回復を要求する割り込み信号
が出力され、不揮発性メモリに記憶されていたプログラ
ムデータをＤＲＡＭに再転送することで暴走に対応した
処理を確実に実施することができるから、例えＣＰＵが
暴走しても、暴走から回復した後にはマイクロコンピュ
ータを正常に動作させることが可能になるという効果を
奏する。
【００２６】この発明によれば、ＣＰＵと、ＳＲＡＭ
と、不揮発性メモリと、インタフェースと、システムク
ロック発生回路と、ＣＰＵの暴走を検知するとともに暴
走からの復帰要求を示す割り込み信号をＣＰＵに対して
出力可能である周辺回路と、ＣＰＵから出力される再初
期化要求信号に応じて不揮発性メモリからＳＲＡＭへプ
ログラムデータを再転送するとともに、ＳＲＡＭ内に記
憶されたデータに対するアクセスを禁止するアクセス禁
止信号および当該アクセスの禁止を解除するアクセス禁
止解除信号を出力する制御回路とを備えるように構成し
たので、ＣＰＵの暴走が検知されると、ＣＰＵに対して
暴走を通知するとともに回復を要求する割り込み信号が
出力され、不揮発性メモリに記憶されていたプログラム
データをＳＲＡＭに再転送することで暴走に対応した処
理を確実に実施することができるから、例えＣＰＵが暴
走しても、暴走から回復した後にはマイクロコンピュー
タを正常に動作させることが可能になるという効果を奏
する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるマイクロコン
ピュータの構成を示すブロック図である。
【図２】 この発明の実施の形態３によるマイクロコン
ピュータの構成を示すブロック図である。
【符号の説明】
１ 中央演算処理装置（ＣＰＵ）、２ ＤＲＡＭ、３
制御回路、４ インタフェース、５ システムクロック
発生回路、６ 周辺回路、７ 不揮発性メモリ、１０
ＳＲＡＭ。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 中央演算処理装置（以下ＣＰＵと略す）
    と、マイクロコンピュータに内蔵されたＤＲＡＭと、プ
    ログラムデータ等が記憶される外付けまたは内蔵の不揮
    発性メモリと、マイクロコンピュータ内の各回路間で共
    用されるインタフェースと、システムクロックを発生さ
    せるとともに、前記ＣＰＵから出力されるシステムクロ
    ック停止信号およびシステムクロック発生信号に応じて
    システムクロックをそれぞれ停止および再発生可能であ
    るシステムクロック発生回路と、前記ＣＰＵに対してシ
    ステムクロック発生に対する復帰要求を示す割り込み信
    号を出力可能である周辺回路と、前記ＣＰＵから出力さ
    れる再初期化要求信号に応じて前記不揮発性メモリから
    前記ＤＲＡＭへプログラムデータを再転送させるととも
    に、前記ＤＲＡＭ内のデータに対するアクセスを禁止す
    るアクセス禁止信号および当該アクセスの禁止を解除す
    るアクセス禁止解除信号を出力する制御回路とを備える
    ことを特徴とするマイクロコンピュータ。
  2. 【請求項２】 ＣＰＵと、マイクロコンピュータに内蔵
    されたＤＲＡＭと、プログラムデータ等が記憶される外
    付けまたは内蔵の不揮発性メモリと、マイクロコンピュ
    ータ内の各回路間で共用されるインタフェースと、シス
    テムクロックを発生させるシステムクロック発生回路
    と、前記ＣＰＵの暴走を検知するとともに暴走からの復
    帰要求を示す割り込み信号を前記ＣＰＵに対して出力可
    能である周辺回路と、前記ＣＰＵから出力される再初期
    化要求信号に応じて前記不揮発性メモリから前記ＤＲＡ
    Ｍへプログラムデータを再転送させるとともに、前記Ｄ
    ＲＡＭ内のデータに対するアクセスを禁止するアクセス
    禁止信号および当該アクセスの禁止を解除するアクセス
    禁止解除信号を出力する制御回路とを備えることを特徴
    とするマイクロコンピュータ。
  3. 【請求項３】 ＣＰＵと、マイクロコンピュータに内蔵
    されたＳＲＡＭと、プログラムデータ等が記憶される外
    付けまたは内蔵の不揮発性メモリと、マイクロコンピュ
    ータ内の各回路間で共用されるインタフェースと、シス
    テムクロックを発生させるシステムクロック発生回路
    と、前記ＣＰＵの暴走を検知するとともに暴走からの復
    帰要求を示す割り込み信号を前記ＣＰＵに対して出力可
    能である周辺回路と、前記ＣＰＵから出力される再初期
    化要求信号に応じて前記不揮発性メモリから前記ＳＲＡ
    Ｍへプログラムデータを再転送させるとともに、前記Ｓ
    ＲＡＭ内のデータに対するアクセスを禁止するアクセス
    禁止信号および当該アクセスの禁止を解除するアクセス
    禁止解除信号を出力する制御回路とを備えることを特徴
    とするマイクロコンピュータ。
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