JP2001243211A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/24—Resetting means
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
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Abstract
(57)【要約】
【課題】 従来のDRAM内蔵型のマイクロコンピュー
タは、システム用とDRAM専用の2つのクロック発生
回路を設ける必要があり、マイクロコンピュータの機能
および集積度を低下させるという課題があった。 【解決手段】 マイクロコンピュータにおいて、CPU
1と、内蔵DRAM2と、不揮発性メモリ7と、インタ
フェース4と、システムクロック発生回路5と、CPU
1から出力される再初期化要求信号に応じて不揮発性メ
モリ7からDRAM2へプログラムデータを再転送させ
るとともに、再転送中におけるDRAM2に対するアク
セスを禁止する信号を出力する制御回路3とを備える。
タは、システム用とDRAM専用の2つのクロック発生
回路を設ける必要があり、マイクロコンピュータの機能
および集積度を低下させるという課題があった。 【解決手段】 マイクロコンピュータにおいて、CPU
1と、内蔵DRAM2と、不揮発性メモリ7と、インタ
フェース4と、システムクロック発生回路5と、CPU
1から出力される再初期化要求信号に応じて不揮発性メ
モリ7からDRAM2へプログラムデータを再転送させ
るとともに、再転送中におけるDRAM2に対するアク
セスを禁止する信号を出力する制御回路3とを備える。
Description
【0001】
【発明の属する技術分野】この発明は、マイクロコンピ
ュータに係り、特に内蔵されるDRAMまたはSRAM
にプログラムをロードして実行させる機能を備えたマイ
クロコンピュータに関するものである。
ュータに係り、特に内蔵されるDRAMまたはSRAM
にプログラムをロードして実行させる機能を備えたマイ
クロコンピュータに関するものである。
【0002】
【従来の技術】近年、マイクロコンピュータにおいて
は、プログラム開発・変更等を容易に実施する目的か
ら、マスクROM、EPROM、フラッシュメモリ等の
不揮発性メモリがプログラムデータの格納用メモリとし
て内蔵されていた。また一方で、大量のデータを高速に
処理する用途のマイクロコンピュータには大容量のDR
AMが搭載されている。DRAM搭載型のマイクロコン
ピュータに係る製品開発時のプログラム開発において
は、チップ外部からプログラムデータを内蔵のDRAM
に転送して、マイクロコンピュータの動作を確認する方
式をとることで開発効率を確保している。プログラム開
発終了時には、マイクロコンピュータの動作確認済みの
プログラムデータがマイクロコンピュータ内部のマスク
ROMや外付けのメモリとして配置されるフラッシュメ
モリ等の不揮発性メモリに半永久的に格納される。
は、プログラム開発・変更等を容易に実施する目的か
ら、マスクROM、EPROM、フラッシュメモリ等の
不揮発性メモリがプログラムデータの格納用メモリとし
て内蔵されていた。また一方で、大量のデータを高速に
処理する用途のマイクロコンピュータには大容量のDR
AMが搭載されている。DRAM搭載型のマイクロコン
ピュータに係る製品開発時のプログラム開発において
は、チップ外部からプログラムデータを内蔵のDRAM
に転送して、マイクロコンピュータの動作を確認する方
式をとることで開発効率を確保している。プログラム開
発終了時には、マイクロコンピュータの動作確認済みの
プログラムデータがマイクロコンピュータ内部のマスク
ROMや外付けのメモリとして配置されるフラッシュメ
モリ等の不揮発性メモリに半永久的に格納される。
【0003】ところで、マイクロコンピュータの安定的
な動作を確保するためには、動作テスト時と全く同等の
手順でマイクロコンピュータを動作させることが重要と
なる。そこで、DRAM搭載のマイクロコンピュータで
は、電源投入時に不揮発性メモリから内蔵されているD
RAMへプログラムデータが転送され、リセットの解除
をトリガとしてCPUがDRAMに記憶されたプログラ
ムデータにアクセスして、マイクロコンピュータにおい
てプログラム開発時と全く同等の手順での動作が実現さ
れる。なお、DRAMに代えてマイクロコンピュータに
SRAMを内蔵させる構成とすることによっても、電源
投入時に不揮発性メモリから内蔵されているSRAMへ
プログラムデータを転送することで、同様にプログラム
開発時と全く同等の手順での動作を実現できる。
な動作を確保するためには、動作テスト時と全く同等の
手順でマイクロコンピュータを動作させることが重要と
なる。そこで、DRAM搭載のマイクロコンピュータで
は、電源投入時に不揮発性メモリから内蔵されているD
RAMへプログラムデータが転送され、リセットの解除
をトリガとしてCPUがDRAMに記憶されたプログラ
ムデータにアクセスして、マイクロコンピュータにおい
てプログラム開発時と全く同等の手順での動作が実現さ
れる。なお、DRAMに代えてマイクロコンピュータに
SRAMを内蔵させる構成とすることによっても、電源
投入時に不揮発性メモリから内蔵されているSRAMへ
プログラムデータを転送することで、同様にプログラム
開発時と全く同等の手順での動作を実現できる。
【0004】マイクロコンピュータに内蔵されているD
RAMのデータを保持するためには、リフレッシュと呼
ばれる定期的な電荷補充動作をDRAMに対して実施す
る必要があり、このためにはリフレッシュを実施する回
路に対してクロック信号を供給する必要がある。ところ
で、マイクロコンピュータの消費電力を節約することに
ついて最も有効であるのが、クロック信号発生回路を停
止させることである。しかし、クロック信号発生回路を
停止すると、リフレッシュが実施されなくなりDRAM
に記憶されたデータが破壊されるから、DRAM制御回
路において別個のクロック信号発生回路すなわちDRA
M専用のクロック信号発生回路を設けてリフレッシュ動
作を実施する。
RAMのデータを保持するためには、リフレッシュと呼
ばれる定期的な電荷補充動作をDRAMに対して実施す
る必要があり、このためにはリフレッシュを実施する回
路に対してクロック信号を供給する必要がある。ところ
で、マイクロコンピュータの消費電力を節約することに
ついて最も有効であるのが、クロック信号発生回路を停
止させることである。しかし、クロック信号発生回路を
停止すると、リフレッシュが実施されなくなりDRAM
に記憶されたデータが破壊されるから、DRAM制御回
路において別個のクロック信号発生回路すなわちDRA
M専用のクロック信号発生回路を設けてリフレッシュ動
作を実施する。
【0005】
【発明が解決しようとする課題】従来のDRAM内蔵型
のマイクロコンピュータは以上のように構成されている
ので、マイクロコンピュータの安定的な動作を確保する
ためには、マイクロコンピュータを構成する1つのチッ
プ内にシステムクロック用のクロック信号発生回路とD
RAM専用のクロック信号発生回路との2個のクロック
信号発生回路を設ける必要があり、限られたチップ面積
でより多くの機能を実現しようとするマイクロコンピュ
ータの機能および集積度を低下させるという課題があっ
た。
のマイクロコンピュータは以上のように構成されている
ので、マイクロコンピュータの安定的な動作を確保する
ためには、マイクロコンピュータを構成する1つのチッ
プ内にシステムクロック用のクロック信号発生回路とD
RAM専用のクロック信号発生回路との2個のクロック
信号発生回路を設ける必要があり、限られたチップ面積
でより多くの機能を実現しようとするマイクロコンピュ
ータの機能および集積度を低下させるという課題があっ
た。
【0006】また、マイクロコンピュータに内蔵された
DRAMに記憶されたデータを保持するためには、常に
DRAM専用のクロック信号発生回路を動作させる必要
があるので、消費電力が増大するという課題があった。
DRAMに記憶されたデータを保持するためには、常に
DRAM専用のクロック信号発生回路を動作させる必要
があるので、消費電力が増大するという課題があった。
【0007】また、CPUが暴走した場合には、CPU
の暴走によりDRAMのプログラムデータ領域に対する
誤書き込みが生じる可能性があり、暴走から回復しても
プログラムデータの破壊に起因してマイクロコンピュー
タが正常に動作しないという課題があった。また、プロ
グラムメモリとしてSRAMを使用した場合にも、同様
の課題が生じる。
の暴走によりDRAMのプログラムデータ領域に対する
誤書き込みが生じる可能性があり、暴走から回復しても
プログラムデータの破壊に起因してマイクロコンピュー
タが正常に動作しないという課題があった。また、プロ
グラムメモリとしてSRAMを使用した場合にも、同様
の課題が生じる。
【0008】この発明は上記のような課題を解決するた
めになされたもので、単一のクロック発生回路しか必要
としないとともに、消費電力の大幅な低減を実現するこ
とができるプログラムメモリとして、DRAMを内蔵す
るマイクロコンピュータを得ることを目的とする。
めになされたもので、単一のクロック発生回路しか必要
としないとともに、消費電力の大幅な低減を実現するこ
とができるプログラムメモリとして、DRAMを内蔵す
るマイクロコンピュータを得ることを目的とする。
【0009】また、この発明は、CPUが暴走しても、
暴走が停止した後には正常に動作可能であるプログラム
メモリとして、DRAMまたはSRAMを内蔵するマイ
クロコンピュータを得ることを目的とする。
暴走が停止した後には正常に動作可能であるプログラム
メモリとして、DRAMまたはSRAMを内蔵するマイ
クロコンピュータを得ることを目的とする。
【0010】
【課題を解決するための手段】この発明に係るマイクロ
コンピュータは、CPUと、マイクロコンピュータに内
蔵されたDRAMと、プログラムデータ等が記憶される
外付けまたは内蔵の不揮発性メモリと、マイクロコンピ
ュータ内の各回路間で共用されるインタフェースと、シ
ステムクロックを発生させるとともに、CPUから出力
されるシステムクロック停止信号およびシステムクロッ
ク発生信号に応じてシステムクロックをそれぞれ停止お
よび再発生可能であるシステムクロック発生回路と、C
PUに対してシステムクロック発生に対する復帰要求を
示す割り込み信号を出力可能である周辺回路と、CPU
から出力される再初期化要求信号に応じて不揮発性メモ
リからDRAMへプログラムデータを再転送させるとと
もに、DRAM内のデータに対するアクセスを禁止する
アクセス禁止信号および当該アクセスの禁止を解除する
アクセス禁止解除信号を出力する制御回路とを備えるよ
うにしたものである。
コンピュータは、CPUと、マイクロコンピュータに内
蔵されたDRAMと、プログラムデータ等が記憶される
外付けまたは内蔵の不揮発性メモリと、マイクロコンピ
ュータ内の各回路間で共用されるインタフェースと、シ
ステムクロックを発生させるとともに、CPUから出力
されるシステムクロック停止信号およびシステムクロッ
ク発生信号に応じてシステムクロックをそれぞれ停止お
よび再発生可能であるシステムクロック発生回路と、C
PUに対してシステムクロック発生に対する復帰要求を
示す割り込み信号を出力可能である周辺回路と、CPU
から出力される再初期化要求信号に応じて不揮発性メモ
リからDRAMへプログラムデータを再転送させるとと
もに、DRAM内のデータに対するアクセスを禁止する
アクセス禁止信号および当該アクセスの禁止を解除する
アクセス禁止解除信号を出力する制御回路とを備えるよ
うにしたものである。
【0011】この発明に係るマイクロコンピュータは、
CPUと、マイクロコンピュータに内蔵されたDRAM
と、プログラムデータ等が記憶される外付けまたは内蔵
の不揮発性メモリと、マイクロコンピュータ内の各回路
間で共用されるインタフェースと、システムクロックを
発生させるシステムクロック発生回路と、CPUの暴走
を検知するとともに暴走からの復帰要求を示す割り込み
信号をCPUに対して出力可能である周辺回路と、CP
Uから出力される再初期化要求信号に応じて不揮発性メ
モリからDRAMへプログラムデータを再転送させると
ともに、DRAM内のデータに対するアクセスを禁止す
るアクセス禁止信号および当該アクセスの禁止を解除す
るアクセス禁止解除信号を出力する制御回路とを備える
ようにしたものである。
CPUと、マイクロコンピュータに内蔵されたDRAM
と、プログラムデータ等が記憶される外付けまたは内蔵
の不揮発性メモリと、マイクロコンピュータ内の各回路
間で共用されるインタフェースと、システムクロックを
発生させるシステムクロック発生回路と、CPUの暴走
を検知するとともに暴走からの復帰要求を示す割り込み
信号をCPUに対して出力可能である周辺回路と、CP
Uから出力される再初期化要求信号に応じて不揮発性メ
モリからDRAMへプログラムデータを再転送させると
ともに、DRAM内のデータに対するアクセスを禁止す
るアクセス禁止信号および当該アクセスの禁止を解除す
るアクセス禁止解除信号を出力する制御回路とを備える
ようにしたものである。
【0012】この発明に係るマイクロコンピュータは、
CPUと、マイクロコンピュータに内蔵されたSRAM
と、プログラムデータ等が記憶される外付けまたは内蔵
の不揮発性メモリと、マイクロコンピュータ内の各回路
間で共用されるインタフェースと、システムクロックを
発生させるシステムクロック発生回路と、CPUの暴走
を検知するとともに暴走からの復帰要求を示す割り込み
信号をCPUに対して出力可能である周辺回路と、CP
Uから出力される再初期化要求信号に応じて不揮発性メ
モリからSRAMへプログラムデータを再転送させると
ともに、SRAM内のデータに対するアクセスを禁止す
るアクセス禁止信号および当該アクセスの禁止を解除す
るアクセス禁止解除信号を出力する制御回路とを備える
ようにしたものである。
CPUと、マイクロコンピュータに内蔵されたSRAM
と、プログラムデータ等が記憶される外付けまたは内蔵
の不揮発性メモリと、マイクロコンピュータ内の各回路
間で共用されるインタフェースと、システムクロックを
発生させるシステムクロック発生回路と、CPUの暴走
を検知するとともに暴走からの復帰要求を示す割り込み
信号をCPUに対して出力可能である周辺回路と、CP
Uから出力される再初期化要求信号に応じて不揮発性メ
モリからSRAMへプログラムデータを再転送させると
ともに、SRAM内のデータに対するアクセスを禁止す
るアクセス禁止信号および当該アクセスの禁止を解除す
るアクセス禁止解除信号を出力する制御回路とを備える
ようにしたものである。
【0013】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態1.図1は、この発明の実施の形態1による
マイクロコンピュータの構成を示すブロック図である。
図において、1は中央演算処理装置(CPU)、2はマ
イクロコンピュータに内蔵されてプログラムデータ等を
格納するDRAM、3はDRAM2へのプログラムデー
タの格納等を制御する制御回路、4はマイクロコンピュ
ータの各回路間で共用されるインタフェース、5はマイ
クロコンピュータ内で使用されるクロック信号を生成す
るシステムクロック発生回路、6は割り込み回路等を含
むその他の周辺回路、7はマイクロコンピュータ内部の
マスクROMや外付けのメモリとして配置されるフラッ
シュメモリ等として与えられ、プログラムデータ等が記
憶される不揮発性メモリである。
説明する。 実施の形態1.図1は、この発明の実施の形態1による
マイクロコンピュータの構成を示すブロック図である。
図において、1は中央演算処理装置(CPU)、2はマ
イクロコンピュータに内蔵されてプログラムデータ等を
格納するDRAM、3はDRAM2へのプログラムデー
タの格納等を制御する制御回路、4はマイクロコンピュ
ータの各回路間で共用されるインタフェース、5はマイ
クロコンピュータ内で使用されるクロック信号を生成す
るシステムクロック発生回路、6は割り込み回路等を含
むその他の周辺回路、7はマイクロコンピュータ内部の
マスクROMや外付けのメモリとして配置されるフラッ
シュメモリ等として与えられ、プログラムデータ等が記
憶される不揮発性メモリである。
【0014】次に動作について説明する。マイクロコン
ピュータを構成するチップに電源が投入されると、制御
回路3からの命令に基づいて不揮発性メモリ7に格納さ
れたプログラムデータがDRAM2へ転送される。この
プログラムデータの転送が終了すると、リセット状態が
解除されて、CPU1がDRAM2内のプログラムデー
タをアクセスすることで、マイクロコンピュータの動作
が開始される。
ピュータを構成するチップに電源が投入されると、制御
回路3からの命令に基づいて不揮発性メモリ7に格納さ
れたプログラムデータがDRAM2へ転送される。この
プログラムデータの転送が終了すると、リセット状態が
解除されて、CPU1がDRAM2内のプログラムデー
タをアクセスすることで、マイクロコンピュータの動作
が開始される。
【0015】そして、消費電力節減のために、CPU1
がクロック信号についての停止信号を出力すると、シス
テムクロック発生回路5はその動作を停止する。すべて
のクロック信号を停止することで、消費電力の大幅な低
減を実現することができる。
がクロック信号についての停止信号を出力すると、シス
テムクロック発生回路5はその動作を停止する。すべて
のクロック信号を停止することで、消費電力の大幅な低
減を実現することができる。
【0016】システムクロックの停止状態から復帰する
ためには、周辺回路6がシステムクロック発生に対する
復帰要求を示す割り込み信号をCPU1に入力する。こ
の割り込み信号が入力されると、CPU1は、制御回路
3およびインタフェース4に対してプログラムデータの
再初期化要求信号を出力するとともに、システムクロッ
ク発生回路5に対してクロック信号についての発生信号
を出力する。制御回路3は、再初期化要求信号を入力す
ると、不揮発性メモリ7からDRAM2へのプログラム
データの再転送を開始するとともに、DRAM2内に記
憶されたデータに対するアクセス禁止信号をインタフェ
ース4へ出力する。インタフェース4がこのアクセス禁
止信号を入力すると、アクセス禁止解除信号が出力され
るまでの間におけるDRAM2からのデータ読み出しが
禁止される。プログラムデータの再転送が終了すると、
制御回路3はDRAM2に記憶されたデータに係るアク
セス禁止解除信号をインタフェース4へ出力する。イン
タフェース4がこのアクセス禁止解除信号を入力する
と、CPU1のDRAM2内に記憶されたプログラムデ
ータに対するアクセスが可能となり、CPU1は再び通
常の処理を開始する。
ためには、周辺回路6がシステムクロック発生に対する
復帰要求を示す割り込み信号をCPU1に入力する。こ
の割り込み信号が入力されると、CPU1は、制御回路
3およびインタフェース4に対してプログラムデータの
再初期化要求信号を出力するとともに、システムクロッ
ク発生回路5に対してクロック信号についての発生信号
を出力する。制御回路3は、再初期化要求信号を入力す
ると、不揮発性メモリ7からDRAM2へのプログラム
データの再転送を開始するとともに、DRAM2内に記
憶されたデータに対するアクセス禁止信号をインタフェ
ース4へ出力する。インタフェース4がこのアクセス禁
止信号を入力すると、アクセス禁止解除信号が出力され
るまでの間におけるDRAM2からのデータ読み出しが
禁止される。プログラムデータの再転送が終了すると、
制御回路3はDRAM2に記憶されたデータに係るアク
セス禁止解除信号をインタフェース4へ出力する。イン
タフェース4がこのアクセス禁止解除信号を入力する
と、CPU1のDRAM2内に記憶されたプログラムデ
ータに対するアクセスが可能となり、CPU1は再び通
常の処理を開始する。
【0017】以上のように、この実施の形態1によれ
ば、CPU1と、マイクロコンピュータに内蔵されたD
RAM2と、プログラムデータ等が記憶される不揮発性
メモリ7と、マイクロコンピュータ内の各回路間で共用
されるインタフェース4と、システムクロックを発生さ
せるとともに、CPU1から出力されるシステムクロッ
ク停止信号およびシステムクロック発生信号に応じてシ
ステムクロックをそれぞれ停止および再発生可能である
システムクロック発生回路5と、CPU1に対してシス
テムクロック発生についての復帰要求を示す割り込み信
号を出力可能である周辺回路6と、CPU1から出力さ
れる再初期化要求信号に応じて不揮発性メモリ7からD
RAM2へプログラムデータを再転送させるとともに、
DRAM2内に記憶されたデータに対するアクセスを禁
止するアクセス禁止信号および当該アクセスの禁止を解
除するアクセス禁止解除信号を出力する制御回路3とを
備えるように構成したので、システムクロックの停止機
能を実現できるとともに、システムクロックの再発生後
は不揮発性メモリに記憶されていたプログラムデータを
DRAMに再転送することでマイクロコンピュータの正
常動作を確保することができるから、単一のクロック信
号発生回路しか必要としないとともに消費電力の大幅な
低減を実現することができるという効果を奏する。
ば、CPU1と、マイクロコンピュータに内蔵されたD
RAM2と、プログラムデータ等が記憶される不揮発性
メモリ7と、マイクロコンピュータ内の各回路間で共用
されるインタフェース4と、システムクロックを発生さ
せるとともに、CPU1から出力されるシステムクロッ
ク停止信号およびシステムクロック発生信号に応じてシ
ステムクロックをそれぞれ停止および再発生可能である
システムクロック発生回路5と、CPU1に対してシス
テムクロック発生についての復帰要求を示す割り込み信
号を出力可能である周辺回路6と、CPU1から出力さ
れる再初期化要求信号に応じて不揮発性メモリ7からD
RAM2へプログラムデータを再転送させるとともに、
DRAM2内に記憶されたデータに対するアクセスを禁
止するアクセス禁止信号および当該アクセスの禁止を解
除するアクセス禁止解除信号を出力する制御回路3とを
備えるように構成したので、システムクロックの停止機
能を実現できるとともに、システムクロックの再発生後
は不揮発性メモリに記憶されていたプログラムデータを
DRAMに再転送することでマイクロコンピュータの正
常動作を確保することができるから、単一のクロック信
号発生回路しか必要としないとともに消費電力の大幅な
低減を実現することができるという効果を奏する。
【0018】実施の形態2.実施の形態2によるマイク
ロコンピュータは図1に示された実施の形態1によるマ
イクロコンピュータと同じ回路構成を有している。実施
の形態2は、実施の形態1と比較すると、周辺回路6が
CPU1の暴走を検知するとともに暴走からの復帰要求
を示す割り込み信号をCPU1に出力する機能を有する
点で相違する。
ロコンピュータは図1に示された実施の形態1によるマ
イクロコンピュータと同じ回路構成を有している。実施
の形態2は、実施の形態1と比較すると、周辺回路6が
CPU1の暴走を検知するとともに暴走からの復帰要求
を示す割り込み信号をCPU1に出力する機能を有する
点で相違する。
【0019】次に動作について説明する。電源投入時に
おけるマイクロコンピュータの動作については、実施の
形態1と同様であるのでその説明を省略する。書き換え
可能なメモリであるというDRAMの特徴に基づいて、
CPU1の暴走によりDRAM2のプログラムデータ領
域への誤書き込みが生じる可能性がある。この際、DR
AM2においてデータ破壊が生じ得るので、マイクロコ
ンピュータの正常動作を確保するために、周辺回路6
は、CPU1の暴走を検知すると、DRAM2内のデー
タの回復の要求を示す割り込み信号をCPU1に対して
出力する。CPU1は、この割り込み信号を入力する
と、制御回路3およびインタフェース4に対してプログ
ラムデータについての再初期化要求信号を出力する。制
御回路3は、再初期化要求信号を入力すると、不揮発性
メモリ7からDRAM2へのプログラムデータの再転送
を開始するとともに、DRAM2内に記憶されたデータ
に対するアクセス禁止信号をインタフェース4へ出力す
る。インタフェース4がこのアクセス禁止信号を入力す
ると、アクセス禁止解除信号が出力されるまでの間にお
けるDRAM2からのデータの読み出しが禁止される。
プログラムデータの再転送が終了すると、制御回路3は
DRAM2に記憶されたデータに係るアクセス禁止解除
信号をインタフェース4へ出力する。インタフェース4
がこのアクセス禁止解除信号を入力すると、CPU1の
DRAM2内に記憶されたプログラムデータに対するア
クセスが可能となり、CPU1は暴走に対応した処理を
開始する。
おけるマイクロコンピュータの動作については、実施の
形態1と同様であるのでその説明を省略する。書き換え
可能なメモリであるというDRAMの特徴に基づいて、
CPU1の暴走によりDRAM2のプログラムデータ領
域への誤書き込みが生じる可能性がある。この際、DR
AM2においてデータ破壊が生じ得るので、マイクロコ
ンピュータの正常動作を確保するために、周辺回路6
は、CPU1の暴走を検知すると、DRAM2内のデー
タの回復の要求を示す割り込み信号をCPU1に対して
出力する。CPU1は、この割り込み信号を入力する
と、制御回路3およびインタフェース4に対してプログ
ラムデータについての再初期化要求信号を出力する。制
御回路3は、再初期化要求信号を入力すると、不揮発性
メモリ7からDRAM2へのプログラムデータの再転送
を開始するとともに、DRAM2内に記憶されたデータ
に対するアクセス禁止信号をインタフェース4へ出力す
る。インタフェース4がこのアクセス禁止信号を入力す
ると、アクセス禁止解除信号が出力されるまでの間にお
けるDRAM2からのデータの読み出しが禁止される。
プログラムデータの再転送が終了すると、制御回路3は
DRAM2に記憶されたデータに係るアクセス禁止解除
信号をインタフェース4へ出力する。インタフェース4
がこのアクセス禁止解除信号を入力すると、CPU1の
DRAM2内に記憶されたプログラムデータに対するア
クセスが可能となり、CPU1は暴走に対応した処理を
開始する。
【0020】以上のように、この実施の形態2によれ
ば、CPU1と、マイクロコンピュータに内蔵されたD
RAM2と、プログラムデータ等が記憶される不揮発性
メモリ7と、マイクロコンピュータ内の各回路間で共用
されるインタフェース4と、システムクロックを発生さ
せるシステムクロック発生回路5と、CPU1の暴走を
検知するとともに暴走からの復帰要求を示す割り込み信
号をCPU1に対して出力可能である周辺回路6と、C
PU1から出力される再初期化要求信号に応じて不揮発
性メモリ7からDRAM2へプログラムデータを再転送
させるとともに、DRAM2内に記憶されたデータに対
するアクセスを禁止するアクセス禁止信号および当該ア
クセスの禁止を解除するアクセス禁止解除信号を出力す
る制御回路3とを備えるように構成したので、CPU1
の暴走が検知されると、CPU1に対して暴走を通知す
るとともに暴走からの回復を要求する割り込み信号が出
力され、不揮発性メモリに記憶されていたプログラムデ
ータをDRAMに再転送することで暴走に対応した処理
を確実に実施することができるから、例えCPUが暴走
しても、暴走が停止した後にはマイクロコンピュータを
正常に動作させることが可能になるという効果を奏す
る。
ば、CPU1と、マイクロコンピュータに内蔵されたD
RAM2と、プログラムデータ等が記憶される不揮発性
メモリ7と、マイクロコンピュータ内の各回路間で共用
されるインタフェース4と、システムクロックを発生さ
せるシステムクロック発生回路5と、CPU1の暴走を
検知するとともに暴走からの復帰要求を示す割り込み信
号をCPU1に対して出力可能である周辺回路6と、C
PU1から出力される再初期化要求信号に応じて不揮発
性メモリ7からDRAM2へプログラムデータを再転送
させるとともに、DRAM2内に記憶されたデータに対
するアクセスを禁止するアクセス禁止信号および当該ア
クセスの禁止を解除するアクセス禁止解除信号を出力す
る制御回路3とを備えるように構成したので、CPU1
の暴走が検知されると、CPU1に対して暴走を通知す
るとともに暴走からの回復を要求する割り込み信号が出
力され、不揮発性メモリに記憶されていたプログラムデ
ータをDRAMに再転送することで暴走に対応した処理
を確実に実施することができるから、例えCPUが暴走
しても、暴走が停止した後にはマイクロコンピュータを
正常に動作させることが可能になるという効果を奏す
る。
【0021】実施の形態3.図2は、この発明の実施の
形態3によるマイクロコンピュータの構成を示すブロッ
ク図である。図2において、図1と同一符号は同一また
は相当部分を示すのでその説明を省略する。10はマイ
クロコンピュータに内蔵されてプログラムデータ等を格
納するSRAMである。実施の形態3は、実施の形態2
と比較すると、内蔵メモリとしてDRAM2に代えてS
RAM10を設けた点で相違する。
形態3によるマイクロコンピュータの構成を示すブロッ
ク図である。図2において、図1と同一符号は同一また
は相当部分を示すのでその説明を省略する。10はマイ
クロコンピュータに内蔵されてプログラムデータ等を格
納するSRAMである。実施の形態3は、実施の形態2
と比較すると、内蔵メモリとしてDRAM2に代えてS
RAM10を設けた点で相違する。
【0022】次に動作について説明する。電源投入時に
おけるマイクロコンピュータの動作については、実施の
形態1と同様であるのでその説明を省略する。書き換え
可能なメモリであるというSRAMの特徴に基づいて、
CPU1の暴走によりSRAM10のプログラムデータ
領域への誤書き込みが生じる可能性がある。この際、S
RAM10においてデータ破壊が生じ得るので、マイク
ロコンピュータの正常動作を確保するために、周辺回路
6は、CPU1の暴走を検知すると、SRAM10内の
データの回復の要求を示す割り込み信号をCPU1に対
して出力する。CPU1は、この割り込み信号を入力す
ると、制御回路3およびインタフェース4に対してプロ
グラムデータについての再初期化要求信号を出力する。
制御回路3は、再初期化要求信号を入力すると、不揮発
性メモリ7からSRAM10へプログラムデータの再転
送を開始するとともに、SRAM10内に記憶されたデ
ータに対するアクセス禁止信号をインタフェース4へ出
力する。インタフェース4がこのアクセス禁止信号を入
力すると、アクセス禁止解除信号が出力されるまでの間
におけるSRAM10からのデータの読み出しが禁止さ
れる。プログラムデータの再転送が終了すると、制御回
路3はSRAM10に記憶されたデータに係るアクセス
禁止解除信号をインタフェース4へ出力する。インタフ
ェース4がこのアクセス禁止解除信号を入力すると、C
PU1のSRAM10内に記憶されたプログラムデータ
に対するアクセスが可能となり、CPU1は暴走に対応
した処理を開始する。
おけるマイクロコンピュータの動作については、実施の
形態1と同様であるのでその説明を省略する。書き換え
可能なメモリであるというSRAMの特徴に基づいて、
CPU1の暴走によりSRAM10のプログラムデータ
領域への誤書き込みが生じる可能性がある。この際、S
RAM10においてデータ破壊が生じ得るので、マイク
ロコンピュータの正常動作を確保するために、周辺回路
6は、CPU1の暴走を検知すると、SRAM10内の
データの回復の要求を示す割り込み信号をCPU1に対
して出力する。CPU1は、この割り込み信号を入力す
ると、制御回路3およびインタフェース4に対してプロ
グラムデータについての再初期化要求信号を出力する。
制御回路3は、再初期化要求信号を入力すると、不揮発
性メモリ7からSRAM10へプログラムデータの再転
送を開始するとともに、SRAM10内に記憶されたデ
ータに対するアクセス禁止信号をインタフェース4へ出
力する。インタフェース4がこのアクセス禁止信号を入
力すると、アクセス禁止解除信号が出力されるまでの間
におけるSRAM10からのデータの読み出しが禁止さ
れる。プログラムデータの再転送が終了すると、制御回
路3はSRAM10に記憶されたデータに係るアクセス
禁止解除信号をインタフェース4へ出力する。インタフ
ェース4がこのアクセス禁止解除信号を入力すると、C
PU1のSRAM10内に記憶されたプログラムデータ
に対するアクセスが可能となり、CPU1は暴走に対応
した処理を開始する。
【0023】以上のように、この実施の形態3によれ
ば、CPU1と、マイクロコンピュータに内蔵されたS
RAM10と、プログラムデータ等が記憶される不揮発
性メモリ7と、マイクロコンピュータ内の各回路間で共
用されるインタフェース4と、システムクロックを発生
させるシステムクロック発生回路5と、CPU1の暴走
を検知するとともに暴走からの復帰要求を示す割り込み
信号をCPU1に対して出力可能である周辺回路6と、
CPU1から出力される再初期化要求信号に応じて不揮
発性メモリ7からSRAM10へプログラムデータを再
転送させるとともに、SRAM10内に記憶されたデー
タに対するアクセスを禁止するアクセス禁止信号および
当該アクセスの禁止を解除するアクセス禁止解除信号を
出力する制御回路3とを備えるように構成したので、C
PU1の暴走が検知されると、CPU1に対して暴走を
通知するとともに暴走からの回復を要求する割り込み信
号が出力され、不揮発性メモリに記憶されていたプログ
ラムデータをSRAMに再転送することで暴走に対応し
た処理を確実に実施することができるから、例えCPU
が暴走しても、暴走が停止した後にはマイクロコンピュ
ータを正常に動作させることが可能になるという効果を
奏する。
ば、CPU1と、マイクロコンピュータに内蔵されたS
RAM10と、プログラムデータ等が記憶される不揮発
性メモリ7と、マイクロコンピュータ内の各回路間で共
用されるインタフェース4と、システムクロックを発生
させるシステムクロック発生回路5と、CPU1の暴走
を検知するとともに暴走からの復帰要求を示す割り込み
信号をCPU1に対して出力可能である周辺回路6と、
CPU1から出力される再初期化要求信号に応じて不揮
発性メモリ7からSRAM10へプログラムデータを再
転送させるとともに、SRAM10内に記憶されたデー
タに対するアクセスを禁止するアクセス禁止信号および
当該アクセスの禁止を解除するアクセス禁止解除信号を
出力する制御回路3とを備えるように構成したので、C
PU1の暴走が検知されると、CPU1に対して暴走を
通知するとともに暴走からの回復を要求する割り込み信
号が出力され、不揮発性メモリに記憶されていたプログ
ラムデータをSRAMに再転送することで暴走に対応し
た処理を確実に実施することができるから、例えCPU
が暴走しても、暴走が停止した後にはマイクロコンピュ
ータを正常に動作させることが可能になるという効果を
奏する。
【0024】
【発明の効果】以上のように、この発明によれば、CP
Uと、DRAMと、不揮発性メモリと、インタフェース
と、システムクロックを発生させるとともに、CPUか
ら出力されるシステムクロック停止信号およびシステム
クロック発生信号に応じてシステムクロックを停止およ
び再発生可能であるシステムクロック発生回路と、CP
Uに対してシステムクロック発生に対する復帰要求を示
す割り込み信号を出力可能である周辺回路と、CPUか
ら出力される再初期化要求信号に応じて不揮発性メモリ
からDRAMへプログラムデータを再転送させるととも
に、DRAM内に記憶されたデータに対するアクセスを
禁止するアクセス禁止信号および当該アクセスの禁止を
解除するアクセス禁止解除信号を出力する制御回路とを
備えるように構成したので、システムクロックの停止機
能を実現できるとともに、システムクロックの再発生後
は不揮発性メモリに記憶されていたプログラムデータを
DRAMに再転送することでマイクロコンピュータの正
常動作を確保することができるから、単一のクロック信
号発生回路しか必要としないとともに消費電力の大幅な
低減を実現することができるという効果を奏する。
Uと、DRAMと、不揮発性メモリと、インタフェース
と、システムクロックを発生させるとともに、CPUか
ら出力されるシステムクロック停止信号およびシステム
クロック発生信号に応じてシステムクロックを停止およ
び再発生可能であるシステムクロック発生回路と、CP
Uに対してシステムクロック発生に対する復帰要求を示
す割り込み信号を出力可能である周辺回路と、CPUか
ら出力される再初期化要求信号に応じて不揮発性メモリ
からDRAMへプログラムデータを再転送させるととも
に、DRAM内に記憶されたデータに対するアクセスを
禁止するアクセス禁止信号および当該アクセスの禁止を
解除するアクセス禁止解除信号を出力する制御回路とを
備えるように構成したので、システムクロックの停止機
能を実現できるとともに、システムクロックの再発生後
は不揮発性メモリに記憶されていたプログラムデータを
DRAMに再転送することでマイクロコンピュータの正
常動作を確保することができるから、単一のクロック信
号発生回路しか必要としないとともに消費電力の大幅な
低減を実現することができるという効果を奏する。
【0025】この発明によれば、CPUと、DRAM
と、不揮発性メモリと、インタフェースと、システムク
ロック発生回路と、CPUの暴走を検知するとともに暴
走からの復帰要求を示す割り込み信号をCPUに対して
出力可能である周辺回路と、CPUから出力される再初
期化要求信号に応じて不揮発性メモリからDRAMへプ
ログラムデータを再転送させるとともに、DRAM内に
記憶されたデータに対するアクセスを禁止するアクセス
禁止信号および当該アクセスの禁止を解除するアクセス
禁止解除信号を出力する制御回路とを備えるように構成
したので、CPUの暴走が検知されると、CPUに対し
て暴走を通知するとともに回復を要求する割り込み信号
が出力され、不揮発性メモリに記憶されていたプログラ
ムデータをDRAMに再転送することで暴走に対応した
処理を確実に実施することができるから、例えCPUが
暴走しても、暴走から回復した後にはマイクロコンピュ
ータを正常に動作させることが可能になるという効果を
奏する。
と、不揮発性メモリと、インタフェースと、システムク
ロック発生回路と、CPUの暴走を検知するとともに暴
走からの復帰要求を示す割り込み信号をCPUに対して
出力可能である周辺回路と、CPUから出力される再初
期化要求信号に応じて不揮発性メモリからDRAMへプ
ログラムデータを再転送させるとともに、DRAM内に
記憶されたデータに対するアクセスを禁止するアクセス
禁止信号および当該アクセスの禁止を解除するアクセス
禁止解除信号を出力する制御回路とを備えるように構成
したので、CPUの暴走が検知されると、CPUに対し
て暴走を通知するとともに回復を要求する割り込み信号
が出力され、不揮発性メモリに記憶されていたプログラ
ムデータをDRAMに再転送することで暴走に対応した
処理を確実に実施することができるから、例えCPUが
暴走しても、暴走から回復した後にはマイクロコンピュ
ータを正常に動作させることが可能になるという効果を
奏する。
【0026】この発明によれば、CPUと、SRAM
と、不揮発性メモリと、インタフェースと、システムク
ロック発生回路と、CPUの暴走を検知するとともに暴
走からの復帰要求を示す割り込み信号をCPUに対して
出力可能である周辺回路と、CPUから出力される再初
期化要求信号に応じて不揮発性メモリからSRAMへプ
ログラムデータを再転送するとともに、SRAM内に記
憶されたデータに対するアクセスを禁止するアクセス禁
止信号および当該アクセスの禁止を解除するアクセス禁
止解除信号を出力する制御回路とを備えるように構成し
たので、CPUの暴走が検知されると、CPUに対して
暴走を通知するとともに回復を要求する割り込み信号が
出力され、不揮発性メモリに記憶されていたプログラム
データをSRAMに再転送することで暴走に対応した処
理を確実に実施することができるから、例えCPUが暴
走しても、暴走から回復した後にはマイクロコンピュー
タを正常に動作させることが可能になるという効果を奏
する。
と、不揮発性メモリと、インタフェースと、システムク
ロック発生回路と、CPUの暴走を検知するとともに暴
走からの復帰要求を示す割り込み信号をCPUに対して
出力可能である周辺回路と、CPUから出力される再初
期化要求信号に応じて不揮発性メモリからSRAMへプ
ログラムデータを再転送するとともに、SRAM内に記
憶されたデータに対するアクセスを禁止するアクセス禁
止信号および当該アクセスの禁止を解除するアクセス禁
止解除信号を出力する制御回路とを備えるように構成し
たので、CPUの暴走が検知されると、CPUに対して
暴走を通知するとともに回復を要求する割り込み信号が
出力され、不揮発性メモリに記憶されていたプログラム
データをSRAMに再転送することで暴走に対応した処
理を確実に実施することができるから、例えCPUが暴
走しても、暴走から回復した後にはマイクロコンピュー
タを正常に動作させることが可能になるという効果を奏
する。
【図1】 この発明の実施の形態1によるマイクロコン
ピュータの構成を示すブロック図である。
ピュータの構成を示すブロック図である。
【図2】 この発明の実施の形態3によるマイクロコン
ピュータの構成を示すブロック図である。
ピュータの構成を示すブロック図である。
1 中央演算処理装置(CPU)、2 DRAM、3
制御回路、4 インタフェース、5 システムクロック
発生回路、6 周辺回路、7 不揮発性メモリ、10
SRAM。
制御回路、4 インタフェース、5 システムクロック
発生回路、6 周辺回路、7 不揮発性メモリ、10
SRAM。
Claims (3)
- 【請求項1】 中央演算処理装置(以下CPUと略す)
と、マイクロコンピュータに内蔵されたDRAMと、プ
ログラムデータ等が記憶される外付けまたは内蔵の不揮
発性メモリと、マイクロコンピュータ内の各回路間で共
用されるインタフェースと、システムクロックを発生さ
せるとともに、前記CPUから出力されるシステムクロ
ック停止信号およびシステムクロック発生信号に応じて
システムクロックをそれぞれ停止および再発生可能であ
るシステムクロック発生回路と、前記CPUに対してシ
ステムクロック発生に対する復帰要求を示す割り込み信
号を出力可能である周辺回路と、前記CPUから出力さ
れる再初期化要求信号に応じて前記不揮発性メモリから
前記DRAMへプログラムデータを再転送させるととも
に、前記DRAM内のデータに対するアクセスを禁止す
るアクセス禁止信号および当該アクセスの禁止を解除す
るアクセス禁止解除信号を出力する制御回路とを備える
ことを特徴とするマイクロコンピュータ。 - 【請求項2】 CPUと、マイクロコンピュータに内蔵
されたDRAMと、プログラムデータ等が記憶される外
付けまたは内蔵の不揮発性メモリと、マイクロコンピュ
ータ内の各回路間で共用されるインタフェースと、シス
テムクロックを発生させるシステムクロック発生回路
と、前記CPUの暴走を検知するとともに暴走からの復
帰要求を示す割り込み信号を前記CPUに対して出力可
能である周辺回路と、前記CPUから出力される再初期
化要求信号に応じて前記不揮発性メモリから前記DRA
Mへプログラムデータを再転送させるとともに、前記D
RAM内のデータに対するアクセスを禁止するアクセス
禁止信号および当該アクセスの禁止を解除するアクセス
禁止解除信号を出力する制御回路とを備えることを特徴
とするマイクロコンピュータ。 - 【請求項3】 CPUと、マイクロコンピュータに内蔵
されたSRAMと、プログラムデータ等が記憶される外
付けまたは内蔵の不揮発性メモリと、マイクロコンピュ
ータ内の各回路間で共用されるインタフェースと、シス
テムクロックを発生させるシステムクロック発生回路
と、前記CPUの暴走を検知するとともに暴走からの復
帰要求を示す割り込み信号を前記CPUに対して出力可
能である周辺回路と、前記CPUから出力される再初期
化要求信号に応じて前記不揮発性メモリから前記SRA
Mへプログラムデータを再転送させるとともに、前記S
RAM内のデータに対するアクセスを禁止するアクセス
禁止信号および当該アクセスの禁止を解除するアクセス
禁止解除信号を出力する制御回路とを備えることを特徴
とするマイクロコンピュータ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000054020A JP2001243211A (ja) | 2000-02-29 | 2000-02-29 | マイクロコンピュータ |
US09/639,067 US6647503B1 (en) | 2000-02-29 | 2000-08-16 | Microcomputer with re-initialization of DRAM or SRAM using non-volatile memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000054020A JP2001243211A (ja) | 2000-02-29 | 2000-02-29 | マイクロコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001243211A true JP2001243211A (ja) | 2001-09-07 |
Family
ID=18575328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000054020A Pending JP2001243211A (ja) | 2000-02-29 | 2000-02-29 | マイクロコンピュータ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6647503B1 (ja) |
JP (1) | JP2001243211A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011203946A (ja) * | 2010-03-25 | 2011-10-13 | Kyocera Mita Corp | 集積回路、及びこれを用いた情報処理システム |
WO2012008068A1 (ja) * | 2010-07-13 | 2012-01-19 | パナソニック株式会社 | マイクロコントローラ及びその制御方法 |
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US7464243B2 (en) * | 2004-12-21 | 2008-12-09 | Cisco Technology, Inc. | Method and apparatus for arbitrarily initializing a portion of memory |
AU2010307632B2 (en) * | 2009-10-15 | 2013-12-05 | L E Tech Co., Ltd. | Microcomputer and operation method thereof |
CN114063917B (zh) * | 2021-11-11 | 2024-01-30 | 天津兆讯电子技术有限公司 | 快速读取程序数据的方法和微控制器 |
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---|---|---|---|---|
US4631701A (en) * | 1983-10-31 | 1986-12-23 | Ncr Corporation | Dynamic random access memory refresh control system |
US5283885A (en) * | 1988-09-09 | 1994-02-01 | Werner Hollerbauer | Storage module including a refresh device for storing start and stop refresh addresses |
JPH06214670A (ja) * | 1991-04-29 | 1994-08-05 | Intel Corp | コンピュータ装置およびそれを初期化する方法 |
US5594699A (en) * | 1993-09-20 | 1997-01-14 | Fujitsu Limited | DRAM with reduced electric power consumption |
US5928365A (en) * | 1995-11-30 | 1999-07-27 | Kabushiki Kaisha Toshiba | Computer system using software controlled power management method with respect to the main memory according to a program's main memory utilization states |
JPH09167488A (ja) * | 1995-12-18 | 1997-06-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6243768B1 (en) * | 1996-02-09 | 2001-06-05 | Intel Corporation | Method and apparatus for controlling data transfer between a synchronous DRAM-type memory and a system bus |
US6216233B1 (en) * | 1997-02-12 | 2001-04-10 | Intel Corporation | Maintaining a memory while in a power management mode |
US5835932A (en) * | 1997-03-13 | 1998-11-10 | Silicon Aquarius, Inc. | Methods and systems for maintaining data locality in a multiple memory bank system having DRAM with integral SRAM |
JP3189727B2 (ja) * | 1997-04-15 | 2001-07-16 | 日本電気株式会社 | コプロセッサ内蔵パケット型メモリlsi、それを用いたメモリシステム及びそれらの制御方法 |
US6167495A (en) * | 1998-08-27 | 2000-12-26 | Micron Technology, Inc. | Method and apparatus for detecting an initialization signal and a command packet error in packetized dynamic random access memories |
-
2000
- 2000-02-29 JP JP2000054020A patent/JP2001243211A/ja active Pending
- 2000-08-16 US US09/639,067 patent/US6647503B1/en not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011203946A (ja) * | 2010-03-25 | 2011-10-13 | Kyocera Mita Corp | 集積回路、及びこれを用いた情報処理システム |
WO2012008068A1 (ja) * | 2010-07-13 | 2012-01-19 | パナソニック株式会社 | マイクロコントローラ及びその制御方法 |
JP2012022479A (ja) * | 2010-07-13 | 2012-02-02 | Panasonic Corp | マイクロコントローラ及びその制御方法 |
Also Published As
Publication number | Publication date |
---|---|
US6647503B1 (en) | 2003-11-11 |
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Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
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