JP2001239698A - 自己走査型発光装置 - Google Patents
自己走査型発光装置Info
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Abstract
(57)【要約】
【課題】 発光素子の光量補正を行い、発光チップ内お
よびチップ間の光量分布を補正することのできる自己走
査型発光装置を提供する。 【解決手段】 ドライバ回路１００は、各信号φS ，φ
１，φ２，φI 用のＣＭＯＳインバータ型バッファ１０
２（ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ
よりなる）を備え、特に書き込み信号φI 用のバッファ
には、その電源部分に電圧出力のデジタル／アナログ・
コンバータ（ＤＡＣ）１０１が設けられている。このＤ
ＡＣは、８ビットＤＡＣを用い、入力のデジタル値が０
０Ｈであるときは出力は０Ｖとし、入力のデジタル値が
ＦＦＨであるとき出力は５Ｖとした。ＤＡＣのデジタル
入力を変えて発光素子への書き込み信号の電圧を変更す
ることによって、すべての発光素子について光量補正を
行うことができる。
よびチップ間の光量分布を補正することのできる自己走
査型発光装置を提供する。 【解決手段】 ドライバ回路１００は、各信号φS ，φ
１，φ２，φI 用のＣＭＯＳインバータ型バッファ１０
２（ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ
よりなる）を備え、特に書き込み信号φI 用のバッファ
には、その電源部分に電圧出力のデジタル／アナログ・
コンバータ（ＤＡＣ）１０１が設けられている。このＤ
ＡＣは、８ビットＤＡＣを用い、入力のデジタル値が０
０Ｈであるときは出力は０Ｖとし、入力のデジタル値が
ＦＦＨであるとき出力は５Ｖとした。ＤＡＣのデジタル
入力を変えて発光素子への書き込み信号の電圧を変更す
ることによって、すべての発光素子について光量補正を
行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、自己走査型発光装
置、特に光量の補正が可能な自己走査型発光装置に関す
る。
置、特に光量の補正が可能な自己走査型発光装置に関す
る。
【０００２】
【従来の技術】多数個の発光素子を同一基板上に集積し
た発光素子アレイは、その駆動用ＩＣと組み合わせて光
プリンタ等の書き込み用光源として利用されている。本
発明者らは発光素子アレイの構成要素としてｐｎｐｎ構
造を持つ発光サイリスタに注目し、発光点の自己走査が
実現できることを既に特許出願（特開平１−２３８９６
２号公報、特開平２−１４５８４号公報、特開平２−９
２６５０号公報、特開平２−９２６５１号公報）し、光
プリンタ用光源として実装上簡便となること、発光素子
ピッチを細かくできること、コンパクトな自己走査型発
光装置を作製できること等を示した。
た発光素子アレイは、その駆動用ＩＣと組み合わせて光
プリンタ等の書き込み用光源として利用されている。本
発明者らは発光素子アレイの構成要素としてｐｎｐｎ構
造を持つ発光サイリスタに注目し、発光点の自己走査が
実現できることを既に特許出願（特開平１−２３８９６
２号公報、特開平２−１４５８４号公報、特開平２−９
２６５０号公報、特開平２−９２６５１号公報）し、光
プリンタ用光源として実装上簡便となること、発光素子
ピッチを細かくできること、コンパクトな自己走査型発
光装置を作製できること等を示した。
【０００３】さらに本発明者らは、スイッチ素子（発光
サイリスタ）アレイをシフトレジスタとして、発光素子
（発光サイリスタ）アレイと分離した構造の自己走査型
発光装置を提案している（特開平２−２６３６６８号公
報）。
サイリスタ）アレイをシフトレジスタとして、発光素子
（発光サイリスタ）アレイと分離した構造の自己走査型
発光装置を提案している（特開平２−２６３６６８号公
報）。
【０００４】図１に、この自己走査型発光装置の等価回
路図を示す。この発光装置は、スイッチ素子Ｔ（１）〜
Ｔ（４）、書き込み用発光素子Ｌ（１）〜Ｌ（４）から
なる。スイッチ素子部分の構成は、ダイオード接続を用
いている。ＶGKは電源（通常５Ｖ）であり、負荷抵抗Ｒ
L を経て各スイッチ素子のゲート電極Ｇ1 〜Ｇ3 に接続
されている。また、スイッチ素子のゲート電極Ｇ1 〜Ｇ
3 は、書き込み用発光素子のゲート電極にも接続され
る。スイッチ素子Ｔ（１）のゲート電極にはスタートパ
ルスφS が加えられ、スイッチ素子のアノード電極に
は、交互に転送用クロックパルスφ１，φ２が加えら
れ、書き込み用発光素子のアノード電極には、書き込み
信号φI が加えられている。
路図を示す。この発光装置は、スイッチ素子Ｔ（１）〜
Ｔ（４）、書き込み用発光素子Ｌ（１）〜Ｌ（４）から
なる。スイッチ素子部分の構成は、ダイオード接続を用
いている。ＶGKは電源（通常５Ｖ）であり、負荷抵抗Ｒ
L を経て各スイッチ素子のゲート電極Ｇ1 〜Ｇ3 に接続
されている。また、スイッチ素子のゲート電極Ｇ1 〜Ｇ
3 は、書き込み用発光素子のゲート電極にも接続され
る。スイッチ素子Ｔ（１）のゲート電極にはスタートパ
ルスφS が加えられ、スイッチ素子のアノード電極に
は、交互に転送用クロックパルスφ１，φ２が加えら
れ、書き込み用発光素子のアノード電極には、書き込み
信号φI が加えられている。
【０００５】図２は、これらスタートパルスφS 、転送
用クロックパルスφ１，φ２、書き込み信号φI のパル
ス波形を示している。φ１，φ２は共に、Ｈレベル時間
とＬレベル時間との比（デューティ比）がほぼ１：１で
ある。
用クロックパルスφ１，φ２、書き込み信号φI のパル
ス波形を示している。φ１，φ２は共に、Ｈレベル時間
とＬレベル時間との比（デューティ比）がほぼ１：１で
ある。
【０００６】動作を簡単に説明する。まず転送用クロッ
クパルスφ1 の電圧がハイレベルで、スイッチ素子Ｔ
（２）がオン状態であるとする。このとき、ゲート電極
Ｇ2 の電位はＶGKの５Ｖからほぼ零Ｖにまで低下する。
この電位降下の影響はダイオードＤ2 によってゲート電
極Ｇ3 に伝えられ、その電位を約１Ｖに（ダイオードＤ
2 の順方向立上り電圧（拡散電位に等しい））に設定す
る。しかし、ダイオードＤ1 は逆バイアス状態であるた
めゲート電極Ｇ1 への電位の接続は行われず、ゲート電
極Ｇ1 の電位は５Ｖのままとなる。発光サイリスタのオ
ン電位は、ゲート電極電位＋ｐｎ接合の拡散電位（約１
Ｖ）で近似されるから、次の転送用クロックパルスφ2
のＨレベル電圧は約２Ｖ（スイッチ素子Ｔ（３）をオン
させるために必要な電圧）以上でありかつ約４Ｖ（スイ
ッチ素子Ｔ（５）をオンさせるために必要な電圧）以下
に設定しておけばスイッチ素子Ｔ（３）のみがオンし、
これ以外のスイッチ素子はオフのままにすることができ
る。従って２本の転送用クロックパルスでオン状態が転
送されることになる。
クパルスφ1 の電圧がハイレベルで、スイッチ素子Ｔ
（２）がオン状態であるとする。このとき、ゲート電極
Ｇ2 の電位はＶGKの５Ｖからほぼ零Ｖにまで低下する。
この電位降下の影響はダイオードＤ2 によってゲート電
極Ｇ3 に伝えられ、その電位を約１Ｖに（ダイオードＤ
2 の順方向立上り電圧（拡散電位に等しい））に設定す
る。しかし、ダイオードＤ1 は逆バイアス状態であるた
めゲート電極Ｇ1 への電位の接続は行われず、ゲート電
極Ｇ1 の電位は５Ｖのままとなる。発光サイリスタのオ
ン電位は、ゲート電極電位＋ｐｎ接合の拡散電位（約１
Ｖ）で近似されるから、次の転送用クロックパルスφ2
のＨレベル電圧は約２Ｖ（スイッチ素子Ｔ（３）をオン
させるために必要な電圧）以上でありかつ約４Ｖ（スイ
ッチ素子Ｔ（５）をオンさせるために必要な電圧）以下
に設定しておけばスイッチ素子Ｔ（３）のみがオンし、
これ以外のスイッチ素子はオフのままにすることができ
る。従って２本の転送用クロックパルスでオン状態が転
送されることになる。
【０００７】スタートパルスφS は、このような転送動
作を開示させるためのパルスであり、スタートパルスφ
S をＬレベル（約０Ｖ）にすると同時に転送用クロック
パルスφ2 をＨレベル（約２〜約４Ｖ）とし、スイッチ
素子Ｔ（１）をオンさせる。その後すぐ、スタートパル
スφS はＨレベルに戻される。
作を開示させるためのパルスであり、スタートパルスφ
S をＬレベル（約０Ｖ）にすると同時に転送用クロック
パルスφ2 をＨレベル（約２〜約４Ｖ）とし、スイッチ
素子Ｔ（１）をオンさせる。その後すぐ、スタートパル
スφS はＨレベルに戻される。
【０００８】いま、スイッチ素子Ｔ（２）がオン状態に
あるとすると、ゲート電極Ｇ2 の電位は、ＶGK（ここで
は５Ｖと想定する）より低下し、ほぼ０Ｖとなる。した
がって、書き込み信号φI の電圧が、ｐｎ接合の拡散電
位（約１Ｖ）以上であれば、発光素子Ｌ（２）を発光状
態とすることができる。
あるとすると、ゲート電極Ｇ2 の電位は、ＶGK（ここで
は５Ｖと想定する）より低下し、ほぼ０Ｖとなる。した
がって、書き込み信号φI の電圧が、ｐｎ接合の拡散電
位（約１Ｖ）以上であれば、発光素子Ｌ（２）を発光状
態とすることができる。
【０００９】これに対し、ゲート電極Ｇ1 は約５Ｖであ
り、ゲート電極Ｇ3 は約１Ｖとなる。したがって、発光
素子Ｌ（１）の書き込み電圧は約６Ｖ、発光素子Ｌ
（３）の書き込み電圧は約２Ｖとなる。これから、発光
素子Ｌ（２）のみに書き込める書き込み信号φI の電圧
は、１〜２Ｖの範囲となる。発光素子Ｌ（２）がオン、
すなわち発光状態に入ると、発光強度は書き込み信号φ
I に流す電流量で決められ、任意の強度にて画像書き込
みが可能となる。また、発光状態を次の発光素子に転送
するためには、書き込み信号φI ラインの電圧を一度０
Ｖまでおとし、発光している発光素子をいったんオフに
しておく必要がある。
り、ゲート電極Ｇ3 は約１Ｖとなる。したがって、発光
素子Ｌ（１）の書き込み電圧は約６Ｖ、発光素子Ｌ
（３）の書き込み電圧は約２Ｖとなる。これから、発光
素子Ｌ（２）のみに書き込める書き込み信号φI の電圧
は、１〜２Ｖの範囲となる。発光素子Ｌ（２）がオン、
すなわち発光状態に入ると、発光強度は書き込み信号φ
I に流す電流量で決められ、任意の強度にて画像書き込
みが可能となる。また、発光状態を次の発光素子に転送
するためには、書き込み信号φI ラインの電圧を一度０
Ｖまでおとし、発光している発光素子をいったんオフに
しておく必要がある。
【００１０】このような自己走査型発光装置は、例えば
６００ｄｐｉ／１２８発光点のチップ（長さ約５．４ｍ
ｍ）を、複数個並べることによって作製される。このよ
うな発光チップは、ウェファ上に作製され、ダイシング
することにより得られる。得られたチップ内の発光点の
光量の分布は小さいが、チップ間の光量の分布は大き
い。
６００ｄｐｉ／１２８発光点のチップ（長さ約５．４ｍ
ｍ）を、複数個並べることによって作製される。このよ
うな発光チップは、ウェファ上に作製され、ダイシング
することにより得られる。得られたチップ内の発光点の
光量の分布は小さいが、チップ間の光量の分布は大き
い。
【００１１】図３にウェファ内光量分布の一例を示す。
図３（Ａ）は、３インチウェファ１０を、図３（Ｂ）
は、図３（Ａ）のＸ−Ｙ座標系における位置における光
出力（光量）の分布を示す。但し、この光出力はウェフ
ァ内平均値で規格化したものである。図３（Ｂ）では、
Ｙ座標を変えた４つの水平方向軸上での光量分布を示
す。Ｘ方向に発光点が並んでおり、１チップの長さは、
約５．４ｍｍであるとする。
図３（Ａ）は、３インチウェファ１０を、図３（Ｂ）
は、図３（Ａ）のＸ−Ｙ座標系における位置における光
出力（光量）の分布を示す。但し、この光出力はウェフ
ァ内平均値で規格化したものである。図３（Ｂ）では、
Ｙ座標を変えた４つの水平方向軸上での光量分布を示
す。Ｘ方向に発光点が並んでおり、１チップの長さは、
約５．４ｍｍであるとする。
【００１２】図３（Ｂ）より、ウェファの極周縁部を除
くとチップ内の光量分布は高々±０．５％程度に収まっ
ているが、ウェファ内の同心円的なすり鉢状の光量分布
により、光量平均値は６％程度の広がりを持っているこ
とがわかる。また、他のウェファでも、ほぼ同じような
光量分布の形状となることがわかっているが、光量平均
値はウェファ毎にばらついている。このように、５．４
ｍｍ程度のチップ幅で考えると、光量値がよくそろって
いるが、ウェファ内、さらに、ウェファ間のばらつきを
考えると、チップの光量平均値は広い分布を示すことに
なる。
くとチップ内の光量分布は高々±０．５％程度に収まっ
ているが、ウェファ内の同心円的なすり鉢状の光量分布
により、光量平均値は６％程度の広がりを持っているこ
とがわかる。また、他のウェファでも、ほぼ同じような
光量分布の形状となることがわかっているが、光量平均
値はウェファ毎にばらついている。このように、５．４
ｍｍ程度のチップ幅で考えると、光量値がよくそろって
いるが、ウェファ内、さらに、ウェファ間のばらつきを
考えると、チップの光量平均値は広い分布を示すことに
なる。
【００１３】したがって、光量の平均値のそろった発光
チップを並べることによって、光量分布の均一な自己走
査型発光素子アレイが作製されている。例えば、チップ
平均光量を±１％に抑えたいときは、発光チップを２％
の幅を持つ複数の光量ランクに取り分けて、同一ランク
のチップを並べる必要がある（特開平９−３１９１７８
号公報参照）。
チップを並べることによって、光量分布の均一な自己走
査型発光素子アレイが作製されている。例えば、チップ
平均光量を±１％に抑えたいときは、発光チップを２％
の幅を持つ複数の光量ランクに取り分けて、同一ランク
のチップを並べる必要がある（特開平９−３１９１７８
号公報参照）。
【００１４】しかし実際には、抵抗器、およびドライバ
回路の出力インピーダンスの誤差があるため、ランク幅
はさらに狭くする必要がある。ドライバ回路の出力イン
ピーダンスのばらつきを小さくするには、結局出力イン
ピーダンス自体を小さくすることとなり、素子面積が増
加しコストアップを招く。また、精度の高い抵抗器も高
価である。また、自己走査型発光装置を光プリンタ等の
光学装置に用いる場合、レンズ系の精度要求も高くな
る。
回路の出力インピーダンスの誤差があるため、ランク幅
はさらに狭くする必要がある。ドライバ回路の出力イン
ピーダンスのばらつきを小さくするには、結局出力イン
ピーダンス自体を小さくすることとなり、素子面積が増
加しコストアップを招く。また、精度の高い抵抗器も高
価である。また、自己走査型発光装置を光プリンタ等の
光学装置に用いる場合、レンズ系の精度要求も高くな
る。
【００１５】さらに、発光チップのランク数が多くなる
と、取り分け作業が繁雑となるだけでなく、組立時に多
種類の在庫を持たなければならず、効率が悪いという問
題がある。
と、取り分け作業が繁雑となるだけでなく、組立時に多
種類の在庫を持たなければならず、効率が悪いという問
題がある。
【００１６】本発明の目的は、発光素子の光量補正を行
い、発光チップ内およびチップ間の光量分布を補正する
ことのできる自己走査型発光装置を提供することにあ
る。
い、発光チップ内およびチップ間の光量分布を補正する
ことのできる自己走査型発光装置を提供することにあ
る。
【００１７】
【課題を解決するための手段】本発明によれば、発光素
子の光量補正を電圧の変調で行う。一方、他の方法とし
ては、時間分割で発光時間を調整する方法がある。光プ
リンタヘッドでは、印字スピードが上がるにつれて、書
き込みの発光時間は短くなる。通常、パルスのタイミン
グは、基本クロック周期の整数倍になるため、発光時間
を調整する方法では、基本クロックの周期が分解能とな
る。たとえば、基本クロック周期が２０ｎｓで、点灯時
間が最大４００ｎｓの場合、点灯時間は５％単位でしか
調整できないことになる。
子の光量補正を電圧の変調で行う。一方、他の方法とし
ては、時間分割で発光時間を調整する方法がある。光プ
リンタヘッドでは、印字スピードが上がるにつれて、書
き込みの発光時間は短くなる。通常、パルスのタイミン
グは、基本クロック周期の整数倍になるため、発光時間
を調整する方法では、基本クロックの周期が分解能とな
る。たとえば、基本クロック周期が２０ｎｓで、点灯時
間が最大４００ｎｓの場合、点灯時間は５％単位でしか
調整できないことになる。
【００１８】これに対し、本発明に係る電圧の変調で光
量補正を行う場合には、電圧源のデジタル／アナログ変
換精度で調整が可能となるため、精密な光量補正が可能
となる。
量補正を行う場合には、電圧源のデジタル／アナログ変
換精度で調整が可能となるため、精密な光量補正が可能
となる。
【００１９】したがって、本発明の自己走査型発光装置
の態様では、しきい電圧もしくはしきい電流が外部から
制御可能な制御電極を有する３端子スイッチ素子多数個
を配列した３端子スイッチ素子アレイの各スイッチ素子
の制御電極を互いに第１の電気的手段にて接続すると共
に、各スイッチの素子の制御電極に電源ラインを第２の
電気的手段を用いて接続し、かつ各スイッチ素子の残り
の２端子の一方にクロックラインを接続して形成した自
己走査型スイッチ素子アレイと、しきい電圧もしくはし
きい電流が外部から制御可能な制御電極を有する３端子
発光素子多数個を配列した発光素子アレイとからなり、
前記発光素子アレイの各制御電極を前記スイッチ素子の
制御電極とを接続し、各発光素子の残りの２端子の一方
に発光のための電流を印加する書き込み信号ラインを設
けた自己走査型発光素子アレイチップが複数個配列され
た自己走査型発光装置において、前記書き込み信号ライ
ンへの電圧をすべての発光素子単位で変調することによ
って、各発光素子の発光光量を補正する、あるいは前記
書き込み信号ラインへの電圧をチップ単位で変調するこ
とによって、発光素子の発光光量をチップ単位で補正す
ることを特徴とする。
の態様では、しきい電圧もしくはしきい電流が外部から
制御可能な制御電極を有する３端子スイッチ素子多数個
を配列した３端子スイッチ素子アレイの各スイッチ素子
の制御電極を互いに第１の電気的手段にて接続すると共
に、各スイッチの素子の制御電極に電源ラインを第２の
電気的手段を用いて接続し、かつ各スイッチ素子の残り
の２端子の一方にクロックラインを接続して形成した自
己走査型スイッチ素子アレイと、しきい電圧もしくはし
きい電流が外部から制御可能な制御電極を有する３端子
発光素子多数個を配列した発光素子アレイとからなり、
前記発光素子アレイの各制御電極を前記スイッチ素子の
制御電極とを接続し、各発光素子の残りの２端子の一方
に発光のための電流を印加する書き込み信号ラインを設
けた自己走査型発光素子アレイチップが複数個配列され
た自己走査型発光装置において、前記書き込み信号ライ
ンへの電圧をすべての発光素子単位で変調することによ
って、各発光素子の発光光量を補正する、あるいは前記
書き込み信号ラインへの電圧をチップ単位で変調するこ
とによって、発光素子の発光光量をチップ単位で補正す
ることを特徴とする。
【００２０】
【発明の実施の形態】以下、本発明の実施例を、図面を
参照して説明する。
参照して説明する。
【００２１】
【実施例１】図４は、「カソードコモン２相駆動自己走
査型発光素子アレイ」チップ２００を駆動するドライバ
回路１００を示す。図では、３個の発光チップを示して
ある。発光チップ２００を駆動するドライバ回路１００
は、各チップに対し、スタートパルスφS 、２相クロッ
クパルスφ１，φ２、書き込み信号φI ，電源電圧Ｖ GK
を供給する。なお、図４でチップ２００に示しているφ
S ，φ１，φ２，φI，ＶGKは、これら信号が供給され
るパッドを示している。
査型発光素子アレイ」チップ２００を駆動するドライバ
回路１００を示す。図では、３個の発光チップを示して
ある。発光チップ２００を駆動するドライバ回路１００
は、各チップに対し、スタートパルスφS 、２相クロッ
クパルスφ１，φ２、書き込み信号φI ，電源電圧Ｖ GK
を供給する。なお、図４でチップ２００に示しているφ
S ，φ１，φ２，φI，ＶGKは、これら信号が供給され
るパッドを示している。
【００２２】ドライバ回路１００は、各信号φS ，φ
１，φ２，φI 用のＣＭＯＳインバータ型バッファ１０
２（ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ
よりなる）を備え、特に書き込み信号φI 用のバッファ
には、その電源部分に電圧出力のデジタル／アナログ・
コンバータ（ＤＡＣ）１０１が設けられている。
１，φ２，φI 用のＣＭＯＳインバータ型バッファ１０
２（ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ
よりなる）を備え、特に書き込み信号φI 用のバッファ
には、その電源部分に電圧出力のデジタル／アナログ・
コンバータ（ＤＡＣ）１０１が設けられている。
【００２３】このＤＡＣは、８ビットＤＡＣを用い、入
力のデジタル値が００Ｈであるときは出力は０Ｖとし、
入力のデジタル値がＦＦＨであるとき出力は５Ｖとし
た。発光素子オン時のφI 端子の電圧は、約１．５Ｖで
あるので、このＤＡＣ１０１において１．５Ｖ以下の電
圧値を使うことはない。光出力が、電圧に比例すると仮
定すると、
力のデジタル値が００Ｈであるときは出力は０Ｖとし、
入力のデジタル値がＦＦＨであるとき出力は５Ｖとし
た。発光素子オン時のφI 端子の電圧は、約１．５Ｖで
あるので、このＤＡＣ１０１において１．５Ｖ以下の電
圧値を使うことはない。光出力が、電圧に比例すると仮
定すると、
【００２４】
【数１】
【００２５】となり、ＤＡＣのデジタル入力を変えるこ
とによって、１７８個の光出力の中間値を表現できるこ
とになる。
とによって、１７８個の光出力の中間値を表現できるこ
とになる。
【００２６】なお、図４において、１２はｖS 端子、１
４はｖ１端子、１６はｖ２端子、２１，２２，２３は各
チップ用のｖI 端子、３１，３２，３３は各チップ用Ｄ
ＡＣ１０１の入力データ（８ビット）を示している。
４はｖ１端子、１６はｖ２端子、２１，２２，２３は各
チップ用のｖI 端子、３１，３２，３３は各チップ用Ｄ
ＡＣ１０１の入力データ（８ビット）を示している。
【００２７】図４のドライバ回路１００を駆動するパル
スの例を図５に示す。ｖは、図４の各端子１２，１４，
１６，２１，２２，２３の電圧を、ｄは補正データであ
るデータセット（８ビット）３１，３２，３３を示して
いる。データセットは、シリアルでもパラレルでもよ
い。このような補正データは、バッファ１０２がパワー
オンのタイミング、すなわち電圧ｖ（２１），ｖ（２
２），ｖ（２３）がＬのタイミングで、全発光点に対し
順次書き込まれる。そして、補正データを選択すること
により、発光素子への書き込み信号の電圧を変更するこ
とによって、すべての発光素子について光量補正を行う
ことができる。
スの例を図５に示す。ｖは、図４の各端子１２，１４，
１６，２１，２２，２３の電圧を、ｄは補正データであ
るデータセット（８ビット）３１，３２，３３を示して
いる。データセットは、シリアルでもパラレルでもよ
い。このような補正データは、バッファ１０２がパワー
オンのタイミング、すなわち電圧ｖ（２１），ｖ（２
２），ｖ（２３）がＬのタイミングで、全発光点に対し
順次書き込まれる。そして、補正データを選択すること
により、発光素子への書き込み信号の電圧を変更するこ
とによって、すべての発光素子について光量補正を行う
ことができる。
【００２８】このようにすべての発光素子について光量
補正を行ってもよいが、自己走査型発光素子アレイチッ
プは、前述したようにチップ内での光量分布が小さいの
で、チップ毎の光量補正でもよい。この場合は、パワー
オンのタイミングで、ＤＡＣ１０１に、補正データを書
き込み、保持すればよい。
補正を行ってもよいが、自己走査型発光素子アレイチッ
プは、前述したようにチップ内での光量分布が小さいの
で、チップ毎の光量補正でもよい。この場合は、パワー
オンのタイミングで、ＤＡＣ１０１に、補正データを書
き込み、保持すればよい。
【００２９】また、以上の構成では、各ＤＡＣにラッチ
や、イネーブル端子を設けることにより、配線数を減ら
すことができる。
や、イネーブル端子を設けることにより、配線数を減ら
すことができる。
【００３０】自己走査型発光装置のように、複数個のチ
ップを時分割で点灯する回路では、駆動ＩＣの数が減る
ので、同様にＤＡＣの数が減り、回路の実現は容易であ
る。
ップを時分割で点灯する回路では、駆動ＩＣの数が減る
ので、同様にＤＡＣの数が減り、回路の実現は容易であ
る。
【００３１】なお、本実施例では、φI 用のバッファの
電源にＤＡＣを設けたが、自己走査型発光素子アレイチ
ップの基板の電圧をＤＡＣで個々に調整してもよい。
電源にＤＡＣを設けたが、自己走査型発光素子アレイチ
ップの基板の電圧をＤＡＣで個々に調整してもよい。
【００３２】
【実施例２】図６は、図４の実施例において、φI 用の
バッファとして、正電源側に電圧シフト用のダイオード
６４を設けたＣＭＯＳインバータ（ＮＭＯＳトランジス
タ６１，ＰＭＯＳトランジスタ６３）と、ダイオード６
４とＮＭＯＳトランジスタ６１との直列回路に並列に接
続されたＮＭＯＳトランジスタ６２とにより構成したも
のである。図中、このバッファを１０４で示している。
また、図中、４１，４２，４３は各チップのｖI 端子、
５１，５２，５３は各チップのφI 電圧を増やす信号端
子である。
バッファとして、正電源側に電圧シフト用のダイオード
６４を設けたＣＭＯＳインバータ（ＮＭＯＳトランジス
タ６１，ＰＭＯＳトランジスタ６３）と、ダイオード６
４とＮＭＯＳトランジスタ６１との直列回路に並列に接
続されたＮＭＯＳトランジスタ６２とにより構成したも
のである。図中、このバッファを１０４で示している。
また、図中、４１，４２，４３は各チップのｖI 端子、
５１，５２，５３は各チップのφI 電圧を増やす信号端
子である。
【００３３】信号端子５１をＨの状態で、ｖI 端子４１
がＬとなると、ＮＭＯＳトランジスタ６１のみがオンし
ダイオード６４を介してφI 端子に電圧が供給される。
シリコンダイオードの順方向立ち上がり電圧は約０．６
Ｖであるため、電源が＋５Ｖのとき、バッファ１０４の
出力電圧は、４．４Ｖとなる。一方、ｖI 端子４１がＬ
の状態で信号端子５１がＬになるとトランジスタ６１の
みならずＮＭＯＳトランジスタ６２もオンするので、ダ
イオード６４の両端電位差が０となり、ダイオードはオ
フする。このため、トランジスタ６２側の電流経路のみ
有効となり、バッファ１０４の出力電圧は電源電圧その
ままの＋５Ｖとなる。
がＬとなると、ＮＭＯＳトランジスタ６１のみがオンし
ダイオード６４を介してφI 端子に電圧が供給される。
シリコンダイオードの順方向立ち上がり電圧は約０．６
Ｖであるため、電源が＋５Ｖのとき、バッファ１０４の
出力電圧は、４．４Ｖとなる。一方、ｖI 端子４１がＬ
の状態で信号端子５１がＬになるとトランジスタ６１の
みならずＮＭＯＳトランジスタ６２もオンするので、ダ
イオード６４の両端電位差が０となり、ダイオードはオ
フする。このため、トランジスタ６２側の電流経路のみ
有効となり、バッファ１０４の出力電圧は電源電圧その
ままの＋５Ｖとなる。
【００３４】さて、オン時の発光素子φI 電圧は１．５
Ｖであるので、ｖI 端子４１がＬの状態で、φI 電流
は、信号端子５１がＨでは、電流制限抵抗の値をＲI と
したとき、（４．４−１．５）／ＲI 、信号端子５１が
Ｌでは、（５−１．５）／ＲIとなり、信号端子５１が
Ｈのとき、信号端子５１がＬよりも電流が１７％少なく
なる。
Ｖであるので、ｖI 端子４１がＬの状態で、φI 電流
は、信号端子５１がＨでは、電流制限抵抗の値をＲI と
したとき、（４．４−１．５）／ＲI 、信号端子５１が
Ｌでは、（５−１．５）／ＲIとなり、信号端子５１が
Ｈのとき、信号端子５１がＬよりも電流が１７％少なく
なる。
【００３５】光量調整は、ｖI 端子４１がＬの時間の間
に、信号端子５１がＬになっている時間の割合で行う。
この方法だと、調整できる範囲が１７％分しかないが、
ｖI端子４１がＬになっている時間が１発光点あたり４
００ｎｓで、基本クロックが２０ｎｓのとき、１７％／
２０≒１％の分解能で光量調整を行うことができる。
に、信号端子５１がＬになっている時間の割合で行う。
この方法だと、調整できる範囲が１７％分しかないが、
ｖI端子４１がＬになっている時間が１発光点あたり４
００ｎｓで、基本クロックが２０ｎｓのとき、１７％／
２０≒１％の分解能で光量調整を行うことができる。
【００３６】電圧の調整幅がさらに必要な場合は、ダイ
オードの数を２個，３個と増やしていけばよい。
オードの数を２個，３個と増やしていけばよい。
【００３７】図６のドライバ回路１００を駆動するパル
スの例を図７に示す。ｖは、図６の各端子１２，１４，
１６，４１，４２，４３，５１，５２，５３の電圧を示
している。電圧ｖ（４１），ｖ（４２），ｖ（４３）が
Ｌの期間中に、電圧ｖ（５１），ｖ（５２），ｖ（５
３）がＬになる時間が調整されている。
スの例を図７に示す。ｖは、図６の各端子１２，１４，
１６，４１，４２，４３，５１，５２，５３の電圧を示
している。電圧ｖ（４１），ｖ（４２），ｖ（４３）が
Ｌの期間中に、電圧ｖ（５１），ｖ（５２），ｖ（５
３）がＬになる時間が調整されている。
【００３８】図７の駆動波形の例で、各発光点の光出力
がどのようになるかを図８に示す。図８では、ｖ（４
１），ｖ（５１）の波形に対する発光点の光出力を示し
ており、Ｌ（＃１）は、第１チップ（図６で、左側のチ
ップ）のＮ番目の発光点の光出力を表す。信号端子５１
がＬになっている時間を変えることにより、光量を調整
することができることがわかるであろう。
がどのようになるかを図８に示す。図８では、ｖ（４
１），ｖ（５１）の波形に対する発光点の光出力を示し
ており、Ｌ（＃１）は、第１チップ（図６で、左側のチ
ップ）のＮ番目の発光点の光出力を表す。信号端子５１
がＬになっている時間を変えることにより、光量を調整
することができることがわかるであろう。
【００３９】なお、図６の実施例では、電圧シフト用に
ダイオードを用いたが、抵抗器を用いてもよい。
ダイオードを用いたが、抵抗器を用いてもよい。
【００４０】また、本実施例においても、実施例１と同
様にチップ単位の光量補正とすることもできる。
様にチップ単位の光量補正とすることもできる。
【００４１】
【実施例３】図６の実施例では、ＮＭＯＳトランジスタ
６２の電源を、ＣＭＯＳ（６１，６３）と同じ電源（＋
５Ｖ）でとっている。本実施例では、図９に示すよう
に、ＮＭＯＳトランジスタ６２の電源ラインを独立にφ
I 変調用電圧端子８０に取り出した。その他の構造は、
図６と同じであり、同一の構成要素には同一の参照番号
を付して示してある。なお、７１，７２，７３は、ドラ
イバφI 出力端子である。
６２の電源を、ＣＭＯＳ（６１，６３）と同じ電源（＋
５Ｖ）でとっている。本実施例では、図９に示すよう
に、ＮＭＯＳトランジスタ６２の電源ラインを独立にφ
I 変調用電圧端子８０に取り出した。その他の構造は、
図６と同じであり、同一の構成要素には同一の参照番号
を付して示してある。なお、７１，７２，７３は、ドラ
イバφI 出力端子である。
【００４２】以上のような構成において、電圧端子８０
に、図１０（Ａ）に示すような７段の段階状の電圧ｖ
（８０）を加える。この例では、Ｎ段目の電圧は、４．
４＋０．１×（Ｎ−１）2 となるように決定されてい
る。
に、図１０（Ａ）に示すような７段の段階状の電圧ｖ
（８０）を加える。この例では、Ｎ段目の電圧は、４．
４＋０．１×（Ｎ−１）2 となるように決定されてい
る。
【００４３】信号端子５１のパルスによって、φI 出力
端子７１の電圧ｖ（７１）を、図１０（Ｂ）に示すよう
に変えることができる。すなわち、ｖ（４１）がＬのと
きは、ＮＭＯＳトランジスタ６１がオンし、このときｖ
（５１）がＨであれば、ダイオード６４およびＮＭＯＳ
トランジスタ６１を電流が流れ、ｖ（７１）は４．４Ｖ
となる。ｖ（５１）がＬになれば、ＮＭＯＳトランジス
タ６２がオンし、ｖ（７１）の電圧は、変調用電圧端子
８０の電圧ｖ（８０）で定まる。図１０（Ｂ）は、その
様子を示している。
端子７１の電圧ｖ（７１）を、図１０（Ｂ）に示すよう
に変えることができる。すなわち、ｖ（４１）がＬのと
きは、ＮＭＯＳトランジスタ６１がオンし、このときｖ
（５１）がＨであれば、ダイオード６４およびＮＭＯＳ
トランジスタ６１を電流が流れ、ｖ（７１）は４．４Ｖ
となる。ｖ（５１）がＬになれば、ＮＭＯＳトランジス
タ６２がオンし、ｖ（７１）の電圧は、変調用電圧端子
８０の電圧ｖ（８０）で定まる。図１０（Ｂ）は、その
様子を示している。
【００４４】このようなｖ（７１）の変化によれば、点
灯時間内の平均電圧は、４．７１Ｖとなった。この方法
では、この電圧平均値を、４．４Ｖ〜５．３Ｖの間、
０．０１４Ｖの分解能で調整できる。これにより、累積
露光量を調整できる。
灯時間内の平均電圧は、４．７１Ｖとなった。この方法
では、この電圧平均値を、４．４Ｖ〜５．３Ｖの間、
０．０１４Ｖの分解能で調整できる。これにより、累積
露光量を調整できる。
【００４５】本実施例は、光量調整のためであるため、
４．４Ｖを最低値としたが、ダイオード６４の段数を増
やすことによって、最低電圧を更に下げることができ
る。
４．４Ｖを最低値としたが、ダイオード６４の段数を増
やすことによって、最低電圧を更に下げることができ
る。
【００４６】本実施例では、光量調整による均一化を例
に示したが、同様の手法で、階調表現を可能とできる。
に示したが、同様の手法で、階調表現を可能とできる。
【００４７】なお、以上の各実施例では、カソードコモ
ンの自己走査型発光素子アレイについて説明している
が、アノードコモンのものでも同様に構成できることは
明らかである。
ンの自己走査型発光素子アレイについて説明している
が、アノードコモンのものでも同様に構成できることは
明らかである。
【００４８】
【発明の効果】本発明によれば、自己走査型発光装置に
おいて、発光素子の光量補正を、すべての発光素子を単
位として、あるいは自己走査型発光素子アレイチップを
単位として、発光素子への電圧を変調することによって
行うことが可能となった。したがって、このような自己
走査型発光装置を用いた光プリンタヘッドにおいて印字
品質を向上させることができる。
おいて、発光素子の光量補正を、すべての発光素子を単
位として、あるいは自己走査型発光素子アレイチップを
単位として、発光素子への電圧を変調することによって
行うことが可能となった。したがって、このような自己
走査型発光装置を用いた光プリンタヘッドにおいて印字
品質を向上させることができる。
【図１】自己走査型発光装置の等価回路図を示す図であ
る。
る。
【図２】図１の回路の動作波形図である。
【図３】ウェファ内光量分布の一例を示す図である。
【図４】「アノードコモン２相駆動自己走査型発光素子
アレイ」チップを駆動するドライバ回路を示す図であ
る。
アレイ」チップを駆動するドライバ回路を示す図であ
る。
【図５】図４のドライバ回路を駆動するパルスの例を示
す図である。
す図である。
【図６】ドライバ回路の他の例を示す図である。
【図７】図６のドライバ回路を駆動するパルスの例を示
す図である。
す図である。
【図８】図７の駆動パルスでの各発光点の光出力の状態
を示す図である。
を示す図である。
【図９】ドライバ回路の他の例を示す図である。
【図１０】電圧ｖ（８０）とドライバ出力ｖ（７１）と
の対応を示す図である。
の対応を示す図である。
６１，６２，６３ ＭＯＳトランジスタ ６４ ダイオード ８０ 変調用電圧端子 １００ ドライバ回路 １０１ ＤＡＣ １０２，１０４ バッファ ２００ 自己走査型発光素子アレイチップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 治信 大阪府大阪市中央区道修町３丁目５番11号 日本板硝子株式会社内 (72)発明者 山下 建 大阪府大阪市中央区道修町３丁目５番11号 日本板硝子株式会社内 Ｆターム(参考） 2C162 AE28 AF04 AF22 AF60 AF70 FA04 FA17 5F041 AA09 AA10 BB03 BB04 BB33 CB22 FF13
Claims (8)
- 【請求項１】しきい電圧もしくはしきい電流が外部から
制御可能な制御電極を有する３端子スイッチ素子多数個
を配列した３端子スイッチ素子アレイの各スイッチ素子
の制御電極を互いに第１の電気的手段にて接続すると共
に、各スイッチの素子の制御電極に電源ラインを第２の
電気的手段を用いて接続し、かつ各スイッチ素子の残り
の２端子の一方にクロックラインを接続して形成した自
己走査型スイッチ素子アレイと、 しきい電圧もしくはしきい電流が外部から制御可能な制
御電極を有する３端子発光素子多数個を配列した発光素
子アレイとからなり、 前記発光素子アレイの各制御電極を前記スイッチ素子の
制御電極とを接続し、各発光素子の残りの２端子の一方
に発光のための電流を印加する書き込み信号ラインを設
けた自己走査型発光素子アレイチップが複数個配列され
た自己走査型発光装置において、 前記書き込み信号ラインへの電圧をすべての発光素子単
位で変調することによって、各発光素子の発光光量を補
正することを特徴とする自己走査型発光装置。 - 【請求項２】しきい電圧もしくはしきい電流が外部から
制御可能な制御電極を有する３端子スイッチ素子多数個
を配列した３端子スイッチ素子アレイの各スイッチ素子
の制御電極を互いに第１の電気的手段にて接続すると共
に、各スイッチの素子の制御電極に電源ラインを第２の
電気的手段を用いて接続し、かつ各スイッチ素子の残り
の２端子の一方にクロックラインを接続して形成した自
己走査型スイッチ素子アレイと、 しきい電圧もしくはしきい電流が外部から制御可能な制
御電極を有する３端子発光素子多数個を配列した発光素
子アレイとからなり、 前記発光素子アレイの各制御電極を前記スイッチ素子の
制御電極とを接続し、各発光素子の残りの２端子の一方
に発光のための電流を印加する書き込み信号ラインを設
けた自己走査型発光素子アレイチップが複数個配列され
た自己走査型発光装置において、 前記書き込み信号ラインへの電圧をチップ単位で変調す
ることによって、発光素子の発光光量をチップ単位で補
正することを特徴とする自己走査型発光装置。 - 【請求項３】前記自己走査型発光素子アレイチップを駆
動するドライバ回路を備え、前記ドライバ回路は、前記
書き込み信号ラインに電圧を供給するバッファを有し、
このバッファの電源側にデジタル／アナログ・コンバー
タが設けられ、このコンバータのデジタル入力値を選択
することにより、バッファの出力電圧を変調することを
特徴とする請求項１または２記載の自己走査型発光装
置。 - 【請求項４】前記バッファは、ＣＭＯＳインバータ型の
バッファであることを特徴とする請求項３記載の自己走
査型発光装置。 - 【請求項５】前記自己走査型発光素子アレイチップを駆
動するドライバ回路を備え、前記ドライバ回路は、前記
書き込み信号ラインに電圧を供給するバッファを有し、 前記バッファは、第１および第２のＭＯＳトランジスタ
よりなるＣＭＯＳ回路と、前記第１のＭＯＳトランジス
タと電源との間に設けられた電圧シフト素子と、この電
圧シフト素子と前記第１のＭＯＳトランジスタとの直列
接続回路に並列に接続された、前記第１のＭＯＳトラン
ジスタと同一導電型の第３のＭＯＳトランジスタよりな
ることを特徴とする請求項１または２記載の自己走査型
発光装置。 - 【請求項６】前記電圧シフト素子は、ダイオードまたは
抵抗器であることを特徴とする請求項５記載の自己走査
型発光装置。 - 【請求項７】前記自己走査型発光素子アレイチップを駆
動するドライバ回路を備え、前記ドライバ回路は、前記
書き込み信号ラインに電圧を供給するバッファを有し、 前記バッファは、第１および第２のＭＯＳトランジスタ
よりなるＣＭＯＳ回路と、前記第１のＭＯＳトランジス
タと電源との間に設けられた電圧シフト素子と、前記第
１のＭＯＳトランジスタと前記第２のＭＯＳトランジス
タとの接続点と変調用電源との間に設けられた、前記第
１のＭＯＳトランジスタと同一導電型の第３のＭＯＳト
ランジスタよりなることを特徴とする請求項１または２
記載の自己走査型発光装置。 - 【請求項８】前記電圧シフト素子は、ダイオードまたは
抵抗器であることを特徴とする請求項７記載の自己走査
型発光装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000055139A JP4158308B2 (ja) | 2000-03-01 | 2000-03-01 | 自己走査型発光装置 |
| TW089116982A TW505578B (en) | 1999-08-24 | 2000-08-22 | Self-scanning light-emitting device |
| CA002347776A CA2347776A1 (en) | 1999-08-24 | 2000-08-23 | Self-scanning light-emitting device |
| PCT/JP2000/005630 WO2001014145A1 (fr) | 1999-08-24 | 2000-08-23 | Dispositif electroluminescent a auto-balayage |
| US09/830,042 US6531826B1 (en) | 1999-08-24 | 2000-08-23 | Self-scanning light-emitting device |
| CNB008017271A CN1163356C (zh) | 1999-08-24 | 2000-08-23 | 自扫描式发光装置 |
| KR1020017005130A KR100702352B1 (ko) | 1999-08-24 | 2000-08-23 | 자기 주사형 발광 장치 |
| EP00954916A EP1123808A4 (en) | 1999-08-24 | 2000-08-23 | SELF-SCANNING ELECTROLUMINESCENT DEVICE |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000055139A JP4158308B2 (ja) | 2000-03-01 | 2000-03-01 | 自己走査型発光装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001239698A true JP2001239698A (ja) | 2001-09-04 |
| JP2001239698A5 JP2001239698A5 (ja) | 2006-05-18 |
| JP4158308B2 JP4158308B2 (ja) | 2008-10-01 |
Family
ID=18576307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000055139A Expired - Fee Related JP4158308B2 (ja) | 1999-08-24 | 2000-03-01 | 自己走査型発光装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4158308B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010040641A (ja) * | 2008-08-01 | 2010-02-18 | Oki Data Corp | 発光素子アレイ、駆動装置および画像形成装置 |
| WO2020004422A1 (ja) * | 2018-06-27 | 2020-01-02 | キヤノン株式会社 | 画像形成装置 |
-
2000
- 2000-03-01 JP JP2000055139A patent/JP4158308B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010040641A (ja) * | 2008-08-01 | 2010-02-18 | Oki Data Corp | 発光素子アレイ、駆動装置および画像形成装置 |
| JP4682231B2 (ja) * | 2008-08-01 | 2011-05-11 | 株式会社沖データ | 光プリントヘッドおよび画像形成装置 |
| WO2020004422A1 (ja) * | 2018-06-27 | 2020-01-02 | キヤノン株式会社 | 画像形成装置 |
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| Publication number | Publication date |
|---|---|
| JP4158308B2 (ja) | 2008-10-01 |
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