JP2001237423A - High breakdown voltage semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、高耐圧半導体装置
に関する。[0001] The present invention relates to a high breakdown voltage semiconductor device.
【０００２】[0002]
【従来の技術】図１４を参照しながら、従来の高耐圧半
導体装置を説明する。図１４は、絶縁ゲート型トランジ
スタの断面構造を模式的に示す断面斜視図である。2. Description of the Related Art A conventional high breakdown voltage semiconductor device will be described with reference to FIG. FIG. 14 is a sectional perspective view schematically showing a sectional structure of an insulated gate transistor.
【０００３】図１４に示した絶縁ゲート型トランジスタ
は、Ｐ型の半導体基板１と、基板１上に形成された低濃
度のＮ型不純物を含む半導体領域２と、素子間を電気的
に分離するＰ型の分離拡散領域３と、半導体領域２内に
形成されたＰ型不純物を含むボディ拡散領域４と、ボデ
ィ拡散領域４内に形成された高濃度のＮ型不純物を含む
ソース拡散領域５と、半導体領域２内に形成された高濃
度のＮ型不純物を含むドレイン拡散領域６とを有してい
る。In the insulated gate transistor shown in FIG. 14, a P-type semiconductor substrate 1 and a semiconductor region 2 formed on the substrate 1 and containing a low concentration of N-type impurities are electrically isolated from each other. A P-type isolation diffusion region 3, a body diffusion region 4 containing P-type impurities formed in the semiconductor region 2, and a source diffusion region 5 containing high-concentration N-type impurities formed in the body diffusion region 4. And a drain diffusion region 6 containing a high concentration of N-type impurities formed in the semiconductor region 2.
【０００４】半導体領域２上には、薄い膜厚で形成され
たゲート酸化膜７と、ゲート酸化膜７よりも厚さが厚い
酸化膜８とが形成されており、酸化膜７および８の上に
は層間絶縁膜９が形成されている。また、酸化膜７およ
び８の上には、ポリシリコン製の電極１０ｂ、１１ｂ、
１２ｂが設けられており、電極１０ｂはゲート電極であ
り、電極１１ｂは電気的にフローティングとなっている
プレート電極であり、そして、電極１２ｂはドレイン用
金属電極１５と接続されたプレート電極である。なお、
構造を見やすくするために、電極１０ｂ、１１ｂ、１２
ｂの周辺に位置する層間絶縁膜９は省略している。On the semiconductor region 2, a gate oxide film 7 formed with a small thickness and an oxide film 8 thicker than the gate oxide film 7 are formed. Is formed with an interlayer insulating film 9. On the oxide films 7 and 8, polysilicon electrodes 10 b, 11 b,
12b is provided, the electrode 10b is a gate electrode, the electrode 11b is an electrically floating plate electrode, and the electrode 12b is a plate electrode connected to the drain metal electrode 15. In addition,
To make the structure easy to see, the electrodes 10b, 11b, 12
The interlayer insulating film 9 located in the vicinity of b is omitted.
【０００５】図中の電極１３、１４、１５、１６および
１７は、それぞれ金属製の電極である。電極１３はボデ
ィ拡散領域４と接続するためのボディ用金属電極であ
り、電極１４はソース拡散領域５とコンタクトをとるた
めのソース用金属電極であり、電極１６及び１７は電気
的にフローティングとなっているフローティング金属電
極であり、そして、電極１５はドレイン拡散領域６にコ
ンタクトをとるためのドレイン用金属電極である。ま
た、図１４には示していないが、電極１３〜１７および
層間絶縁膜９の上には、表面保護膜が形成されており、
その上には、封止用樹脂が形成されている。The electrodes 13, 14, 15, 16 and 17 in the figure are metal electrodes. The electrode 13 is a body metal electrode for connecting to the body diffusion region 4, the electrode 14 is a source metal electrode for making contact with the source diffusion region 5, and the electrodes 16 and 17 are electrically floating. The electrode 15 is a drain metal electrode for making contact with the drain diffusion region 6. Although not shown in FIG. 14, a surface protection film is formed on the electrodes 13 to 17 and the interlayer insulating film 9,
A sealing resin is formed thereon.
【０００６】図１４に示した構造では、Ｐ型の半導体基
板１上に形成されたＮ型の半導体領域２の所定領域がＰ
型の分離拡散領域３によって取り囲まれており、その半
導体領域２のほぼ中央にドレイン拡散領域６が形成され
ている。また、半導体領域２の周縁にあるＰ型の分離拡
散領域３に沿って、Ｐ型のボディ拡散領域４が形成され
ており、ボディ拡散領域４内には、Ｎ型のソース拡散領
域５が形成されている。 図１４に示した絶縁ゲート型
トランジスタにおいては、ソース用金属電極１４、ボデ
ィ用金属電極１３、半導体基板１および分離拡散領域３
にＧＮＤ電位が与えられ、一方、ドレイン用金属電極１
５には正の高電位が与えられ、ゲート電極１０ｂには制
御電圧が与えられる。ドレイン拡散領域６と接続された
プレート電極１２ｂおよびプレート電極１１ｂは、フィ
ールドプレートの一種であり、その上に形成された層間
絶縁膜９の更に上に形成されるフローティング金属電極
１６、１７との容量結合によって、ドレイン用金属電極
１５からゲート電極１０ｂまでの電位を分圧して、半導
体領域２表面の電位分布が局部的に集中しないようにす
る役割を有している。In the structure shown in FIG. 14, a predetermined region of an N-type semiconductor region 2 formed on a P-type
A drain diffusion region 6 is formed substantially at the center of the semiconductor region 2. A P-type body diffusion region 4 is formed along the P-type isolation diffusion region 3 on the periphery of the semiconductor region 2, and an N-type source diffusion region 5 is formed in the body diffusion region 4. Have been. In the insulated gate transistor shown in FIG. 14, source metal electrode 14, body metal electrode 13, semiconductor substrate 1 and isolation diffusion region 3
Is supplied with a GND potential, while the drain metal electrode 1
5, a positive high potential is applied, and a control voltage is applied to the gate electrode 10b. The plate electrode 12b and the plate electrode 11b connected to the drain diffusion region 6 are a kind of a field plate, and have a capacitance with floating metal electrodes 16 and 17 formed further on an interlayer insulating film 9 formed thereon. The coupling serves to divide the potential from the drain metal electrode 15 to the gate electrode 10b so that the potential distribution on the surface of the semiconductor region 2 is not locally concentrated.
【０００７】次に、図１４に示した絶縁ゲート型トラン
ジスタの動作を簡単に説明する。ゲート電極１０ｂに閾
値以上の正電位（制御電圧）が与えられると、ゲート電
極１０ｂ直下のＰ型のボディ拡散領域４の表面近傍がＮ
型に反転し、その結果、いわゆるチャネル領域が生じ
て、絶縁ゲート型トランジスタは導通になる。この時の
導通電流は、ドレイン拡散領域６から半導体領域２、ボ
ディ拡散領域４表面のチャネル領域を経由してソース拡
散領域５に至るように流れる。逆に、ゲート電極１０ｂ
に与える電圧を閾値電圧以下にすると、チャネル領域が
小さくなり、絶縁ゲート型トランジスタは非導通にな
る。本明細書では、トランジスタが非導通状態を維持す
ることを耐圧と定義し、高いバイアス電圧（例えば、１
００Ｖ以上）で非導通状態を維持することを高耐圧と定
義する。Next, the operation of the insulated gate transistor shown in FIG. 14 will be briefly described. When a positive potential (control voltage) higher than the threshold value is applied to the gate electrode 10b, the vicinity of the surface of the P-type body diffusion region 4 immediately below the gate electrode 10b becomes N
Inversion, which results in a so-called channel region and the insulated gate transistor becomes conductive. The conduction current at this time flows from the drain diffusion region 6 to reach the source diffusion region 5 via the semiconductor region 2 and the channel region on the surface of the body diffusion region 4. Conversely, the gate electrode 10b
, The channel region becomes smaller, and the insulated gate transistor becomes non-conductive. In this specification, maintaining a non-conductive state of a transistor is defined as withstand voltage, and a high bias voltage (for example, 1
Maintaining a non-conductive state at a voltage of 00 V or more) is defined as a high withstand voltage.
【０００８】図１５は、図１４に示した高耐圧半導体装
置における寄生容量を示している。また、図１６は、図
１４に示した高耐圧半導体装置に高電圧（６００Ｖ）を
与えた時の電位分布を示しており、各電位毎の等電位線
を破線で表している。FIG. 15 shows a parasitic capacitance in the high breakdown voltage semiconductor device shown in FIG. FIG. 16 shows the potential distribution when a high voltage (600 V) is applied to the high breakdown voltage semiconductor device shown in FIG. 14, and the equipotential lines for each potential are indicated by broken lines.
【０００９】図１５に示すように、ゲート電極１０ｂと
フローティング金属電極１７との間には寄生容量Ｃ１が
存在し、フローティング金属電極１７とプレート電極１
１ｂとの間には寄生容量Ｃ２が存在し、プレート電極１
１ｂとフローティング金属電極１６との間には寄生容量
Ｃ３が存在し、そして、フローティング金属電極１６と
ドレイン電位に接続されたプレート電極１２ｂとの間に
は寄生容量Ｃ４が存在する。これらの寄生容量Ｃ１〜Ｃ
４による直列接続回路の分圧作用によって、プレート電
極１１ｂの電位を設定して、半導体領域２に適切な電位
分布を与えている。なお、図１５中の封止用樹脂１９と
の間に生じる寄生容量Ｃ５およびＣ６については、通常
は存在しないものと考えられるものであり、そのことに
ついては後述する。As shown in FIG. 15, a parasitic capacitance C1 exists between the gate electrode 10b and the floating metal electrode 17, and the floating metal electrode 17 and the plate electrode 1
1b, a parasitic capacitance C2 exists, and the plate electrode 1
A parasitic capacitance C3 exists between the floating metal electrode 1b and the floating metal electrode 16, and a parasitic capacitance C4 exists between the floating metal electrode 16 and the plate electrode 12b connected to the drain potential. These parasitic capacitances C1 to C
4, the potential of the plate electrode 11b is set by the voltage dividing action of the series connection circuit to provide an appropriate potential distribution to the semiconductor region 2. Note that the parasitic capacitances C5 and C6 generated with the sealing resin 19 in FIG. 15 are generally considered to be nonexistent, and will be described later.
【００１０】次に、図１６を参照する。図１６は、常温
時における従来の高耐圧半導体装置の電位分布の概念を
説明するための模式図である。なお、本願発明者は、図
１６に示した電位分布と、本願発明者が行ったシュミレ
ーションの結果とが同様の傾向を示すことを確認してい
る。Next, reference is made to FIG. FIG. 16 is a schematic diagram for explaining the concept of the potential distribution of the conventional high breakdown voltage semiconductor device at normal temperature. The inventor of the present application has confirmed that the potential distribution shown in FIG. 16 and the result of the simulation performed by the inventor of the present application show the same tendency.
【００１１】図１６に示した電位分布は、Ｐ型の半導体
基板１、Ｐ型の分離拡散領域３、Ｐ型のボディ拡散領域
４およびＮ型のソース拡散領域５に０（Ｖ）を与え、そ
して、ゲート電極１０ｂに０（Ｖ）を与え、Ｎ型のドレ
イン拡散領域６に６００（Ｖ）を与えた場合のものを例
示している。なお、ゲート電極１０ｂに与えられる制御
電圧は１０（Ｖ）前後の値であるが、ドレイン用金属電
極１５に与えられる６００（Ｖ）の値と比べると極めて
小さい値であり、０（Ｖ）でも１０（Ｖ）でもほぼ同様
の結果となるため、便宜上、制御電圧は０（Ｖ）として
いる。In the potential distribution shown in FIG. 16, 0 (V) is applied to the P-type semiconductor substrate 1, the P-type isolation diffusion region 3, the P-type body diffusion region 4, and the N-type source diffusion region 5, The case where 0 (V) is applied to the gate electrode 10b and 600 (V) is applied to the N-type drain diffusion region 6 is illustrated. Although the control voltage applied to the gate electrode 10b is about 10 (V), it is extremely small as compared with the value of 600 (V) applied to the drain metal electrode 15, and even 0 (V). Since the same result is obtained with 10 (V), the control voltage is set to 0 (V) for convenience.
【００１２】図１６に示すように、プレート電極１２ｂ
にドレイン拡散領域６と同じ６００（Ｖ）の高電位が与
えられると、プレート電極１１ｂには、６００（Ｖ）と
０（Ｖ）との中間電位が与えられることになり、これに
よって、半導体領域２内の電位分布を表す等電位線は、
半導体領域２表面に対してほぼ垂直となり、且つほぼ等
間隔になる。その結果、半導体領域２内の電界集中を緩
和することができ、高耐圧の特性を維持することができ
る。As shown in FIG. 16, the plate electrode 12b
Is applied with the same high potential of 600 (V) as that of the drain diffusion region 6, an intermediate potential between 600 (V) and 0 (V) is applied to the plate electrode 11b. The equipotential lines representing the potential distribution in 2 are:
It is substantially perpendicular to the surface of the semiconductor region 2 and at substantially equal intervals. As a result, the electric field concentration in the semiconductor region 2 can be reduced, and the high withstand voltage characteristics can be maintained.
【００１３】[0013]
【発明が解決しようとする課題】しかしながら、例え
ば、５００（Ｖ）以上の高電圧、例えば６００（Ｖ）を
ドレイン用金属電極１５に印加したまま、周囲温度１５
０℃の高温状態で動作させるとソース・ドレイン間耐圧
（ソース用金属電極１４とドレイン用金属電極１５との
間の耐圧）が劣化するという現象が生じる。この現象
は、高温バイアス試験という寿命試験で再現でき、ドレ
イン用金属電極１５の印加電圧を大きくするとその耐圧
劣化が顕著になり、印加電圧を下げると耐圧劣化が少な
くなる。However, while a high voltage of, for example, 500 (V) or more, for example, 600 (V) is applied to the drain metal electrode 15, the ambient temperature 15
When operated at a high temperature of 0 ° C., a phenomenon occurs that the withstand voltage between the source and the drain (the withstand voltage between the source metal electrode 14 and the drain metal electrode 15) deteriorates. This phenomenon can be reproduced by a life test called a high-temperature bias test. When the applied voltage to the drain metal electrode 15 is increased, the withstand voltage degradation becomes remarkable, and when the applied voltage is reduced, the withstand voltage degradation is reduced.
【００１４】高温バイアス試験におけるソース・ドレイ
ン間耐圧の劣化については、そのメカニズムはまだ解明
されておらず推論の域を出ない。しかし、次のようなこ
とが推論できる。Regarding the deterioration of the source-drain breakdown voltage in the high-temperature bias test, the mechanism has not been elucidated yet, and it cannot be inferred. However, the following can be inferred.
【００１５】一般的に半導体チップは、封止用樹脂で封
止され、水分が樹脂パッケージの中に浸透しないように
対策されている。しかし、封止用樹脂として一般的に用
いられるノボラックエポキシ樹脂には０．９％〜１．６
％の水酸基ＯＨが含まれており、この水酸基ＯＨが高温
時に活性化して、一般的には絶縁物として考えられてい
る封止用樹脂１９が半絶縁状態（高抵抗で導通する状
態）になる。Generally, a semiconductor chip is sealed with a sealing resin, and measures are taken to prevent moisture from penetrating into the resin package. However, novolak epoxy resin generally used as a sealing resin is 0.9% to 1.6%.
% Of the hydroxyl group OH is activated at a high temperature, and the sealing resin 19, which is generally considered as an insulator, is in a semi-insulated state (a state of conducting with high resistance). .
【００１６】通常、高耐圧半導体装置は、半導体チップ
を封止用樹脂１９でモールドしており、複数の外部端子
（図示せず）と半導体チップ上の複数のパッド（図示せ
ず）との間をそれぞれ金属ワイヤ（図示せず）によって
接続している。それらの金属ワイヤには接地電位である
０（Ｖ）、電源電圧である６００（Ｖ）、および制御信
号がそれぞれ印加されるから、上述した理由で封止用樹
脂１９が半絶縁状態になれば、６００（Ｖ）と０（Ｖ）
との中間電位が表面保護膜１８の表面に与えられるもの
と推測される。半導体チップのレイアウトで左右される
ことであるが、例えば、半導体チップ上の絶縁ゲート型
トランジスタの側に接地用パッド（図示せず）が設けら
れ、電源用パッド（図示せず）がそこから離れた位置に
設けられている場合、絶縁ゲート型トランジスタ上の封
止用樹脂１９が約１００（Ｖ）の中間電位になることが
あり得る。そのようなことを考え合わせて、高温バイア
ス試験時に半導体チップの表面保護膜１８と封止用樹脂
１９との界面が１００（Ｖ）の電位を持った場合を仮定
し、その時の電位分布がどのようになるかを本願発明者
は検討した。Normally, in a high breakdown voltage semiconductor device, a semiconductor chip is molded with a sealing resin 19, and a plurality of external terminals (not shown) are provided between a plurality of pads (not shown) on the semiconductor chip. Are connected by metal wires (not shown). Since the ground potential of 0 (V), the power supply voltage of 600 (V), and the control signal are respectively applied to these metal wires, if the sealing resin 19 is in a semi-insulated state for the above-described reason, , 600 (V) and 0 (V)
Is assumed to be applied to the surface of the surface protection film 18. Depending on the layout of the semiconductor chip, for example, a ground pad (not shown) is provided on the side of the insulated gate transistor on the semiconductor chip, and a power supply pad (not shown) is separated therefrom. If the sealing resin 19 on the insulated gate type transistor is provided at an intermediate position, the sealing resin 19 may have an intermediate potential of about 100 (V). Considering such a case, it is assumed that the interface between the surface protection film 18 of the semiconductor chip and the sealing resin 19 has a potential of 100 (V) at the time of the high-temperature bias test. The inventor of the present application examined whether or not this would occur.
【００１７】以下、図１７を参照しながら、高温バイア
ス試験時における電位分布について説明する。図１７
は、図１６で説明したのと同じバイアス条件の下、高温
状態にした高温バイアス試験をしている最中の電位分布
を想定した図であり、図において等電位線を破線で示し
ている。The potential distribution during the high-temperature bias test will be described below with reference to FIG. FIG.
FIG. 17 is a diagram assuming a potential distribution during a high-temperature bias test in a high-temperature state under the same bias conditions as described with reference to FIG. 16, in which equipotential lines are indicated by broken lines.
【００１８】図１７においては、フローティング金属電
極１７には、上述した寄生容量Ｃ１、Ｃ２が付属する他
に、封止用樹脂１９との間に形成される寄生容量Ｃ５が
存在する（図１５参照）。また、フローティング金属電
極１６についても、前述した寄生容量Ｃ３、Ｃ４が付属
する他に、封止用樹脂１９との間に形成される寄生容量
Ｃ６が存在する。従って、寄生容量Ｃ５、Ｃ６が、寄生
容量Ｃ１〜Ｃ４に対して同程度の容量値を持つ場合、高
温バイアス試験中に封止用樹脂１９が半絶縁状態にな
り、封止用樹脂１９におけるフローティング金属電極１
６、１７上の箇所が１００（Ｖ）になると、室温では約
４５０（Ｖ）であったフローティング金属電極１６の電
位が、寄生容量Ｃ６の影響によって約３００（Ｖ）に低
下する。それと同様に、室温では約１５０（Ｖ）であっ
たフローティング金属電極１７の電位は、寄生容量Ｃ５
の影響で約１３０（Ｖ）に低下する。それに応じて、プ
レート電極１１ｂの電位は、室温で約３００（Ｖ）だっ
たものが２００（Ｖ）に低下する。その結果、図１７に
示すように、半導体領域２と酸化膜８との界面を横切る
等電位線のうち、２００（Ｖ）以上の部分は、ドレイン
拡散領域６の方向へと傾き、そして、その界面における
酸化膜８側の電位は、Ｎ型の半導体領域２表面に対して
負電位になる。In FIG. 17, the floating metal electrode 17 has a parasitic capacitance C5 formed between the floating metal electrode 17 and the sealing resin 19 in addition to the parasitic capacitances C1 and C2 described above (see FIG. 15). ). The floating metal electrode 16 also has a parasitic capacitance C6 formed between the floating metal electrode 16 and the sealing resin 19 in addition to the parasitic capacitances C3 and C4 described above. Therefore, when the parasitic capacitances C5 and C6 have substantially the same capacitance values as the parasitic capacitances C1 to C4, the sealing resin 19 becomes semi-insulated during the high-temperature bias test, and the floating in the sealing resin 19 occurs. Metal electrode 1
When the positions on 6 and 17 reach 100 (V), the potential of the floating metal electrode 16 which was about 450 (V) at room temperature drops to about 300 (V) due to the influence of the parasitic capacitance C6. Similarly, the potential of the floating metal electrode 17, which was about 150 (V) at room temperature, is changed to the parasitic capacitance C5.
To about 130 (V). Accordingly, the potential of the plate electrode 11b decreases from about 300 (V) at room temperature to 200 (V). As a result, as shown in FIG. 17, of the equipotential lines crossing the interface between the semiconductor region 2 and the oxide film 8, a portion of 200 (V) or more is inclined in the direction of the drain diffusion region 6, and The potential on the oxide film 8 side at the interface becomes a negative potential with respect to the surface of the N-type semiconductor region 2.
【００１９】なお、Ｎ型の半導体領域２と酸化膜８との
界面において、酸化膜８側が高温雰囲気中で負電位にな
ると、その界面のＳｉ−Ｈ、Ｓｉ−ＯＨなどの結合が破
壊され、正の固定電荷が発生することが報告されている
（日科技連出版社発行の著書『半導体デバイスの信頼性
技術』）。このような現象が起きて、半導体領域２と酸
化膜８との界面に正の固定電荷が発生すると、酸化膜８
中に負の可動電荷も発生する。すると、酸化膜８中の負
の可動電荷は、ドレイン用金属電極１５の正の高電位に
時間の経過と共に引き寄せられ、酸化膜８中のドレイン
用金属電極１５寄りに負電荷が多く分布する領域が生じ
る一方、負の可動電荷が発生した元々の箇所に正の固定
電荷が多く分布する領域が生じる。すなわち、ドレイン
用金属電極１５に近い酸化膜８中の界面には負電荷が多
く存在するため、半導体領域２中の正孔が引き寄せら
れ、Ｎ型の半導体領域２の表面がＰ型に反転してＰ型反
転層３０になる。また、正の固定電荷が残存した領域で
は、半導体領域２中の電子が引き寄せられ、半導体領域
２中の電子密度が局部的に高くなり、半導体領域２の表
面近傍にＮ型蓄積層３１が生じる。At the interface between the N-type semiconductor region 2 and the oxide film 8, when the oxide film 8 has a negative potential in a high-temperature atmosphere, bonds at the interface such as Si—H and Si—OH are broken, It has been reported that a positive fixed charge is generated (the book "Reliability Technology for Semiconductor Devices" published by Nikka Giren Publishing Company). When such a phenomenon occurs and positive fixed charges are generated at the interface between the semiconductor region 2 and the oxide film 8, the oxide film 8
Negative mobile charges are also generated. Then, the negative movable charges in the oxide film 8 are attracted to the positive high potential of the drain metal electrode 15 with the passage of time, and a region where a large amount of negative charges are distributed near the drain metal electrode 15 in the oxide film 8. On the other hand, a region where a large amount of positive fixed charges is distributed is generated at the original position where the negative movable charges are generated. That is, since many negative charges are present at the interface in the oxide film 8 near the drain metal electrode 15, holes in the semiconductor region 2 are attracted, and the surface of the N-type semiconductor region 2 is inverted to P-type. The p-type inversion layer 30 is obtained. In the region where the positive fixed charge remains, electrons in the semiconductor region 2 are attracted, the electron density in the semiconductor region 2 is locally increased, and an N-type accumulation layer 31 is formed near the surface of the semiconductor region 2. .
【００２０】このようにして、図１７に示したＰ型反転
層３０とＮ型蓄積層３１とが半導体領域２の表面に形成
された場合、Ｐ型反転層３０のドレイン拡散領域６に近
い部分で電界集中が発生し、それによって、高耐圧半導
体装置の耐圧を経時的に劣化させるものと考えられる。When the P-type inversion layer 30 and the N-type accumulation layer 31 shown in FIG. 17 are thus formed on the surface of the semiconductor region 2, the portion of the P-type inversion layer 30 close to the drain diffusion region 6 is formed. It is considered that the electric field concentration occurs in this case, thereby deteriorating the breakdown voltage of the high breakdown voltage semiconductor device with time.
【００２１】次に、図１８を参照しながら、第２の従来
例としての高耐圧半導体装置を説明する。図１８は、第
２の従来例の高耐圧半導体装置の要部断面図である。な
お、図１８中の部位において、第１の従来例（図１５）
と同じ部位には同じ符号を付与して説明を省略する。Next, a second prior art high breakdown voltage semiconductor device will be described with reference to FIG. FIG. 18 is a cross-sectional view of a main part of a second conventional high breakdown voltage semiconductor device. Note that the first conventional example (FIG. 15)
The same reference numerals are given to the same parts as those described above, and the description is omitted.
【００２２】図１８に示した高耐圧半導体装置は、Ｐ型
のガードリング領域２３、２４を設けることによって半
導体装置の高耐圧化を図ったものである。図１８に示し
た第２の従来例と、図１５に示した第１の従来例との違
いは、第２の従来例では、フローティング金属電極（図
１５中の１６、１７）を設けていない点、およびＮ型の
半導体領域２内にＰ型のガードリング領域２３、２４が
形成されている点である。In the high breakdown voltage semiconductor device shown in FIG. 18, the breakdown voltage of the semiconductor device is increased by providing P-type guard ring regions 23 and 24. The difference between the second conventional example shown in FIG. 18 and the first conventional example shown in FIG. 15 is that the floating metal electrodes (16 and 17 in FIG. 15) are not provided in the second conventional example. And P-type guard ring regions 23 and 24 are formed in the N-type semiconductor region 2.
【００２３】図１８に示した従来の半導体装置では、ゲ
ート電極１０ｂとガードリング領域２３との間に寄生容
量Ｃ７が存在し、ガードリング領域２３とプレート電極
１１ｂとの間に寄生容量Ｃ８が存在し、プレート電極１
１ｂとガードリング領域２４との間に寄生容量Ｃ９が存
在し、そして、ガードリング領域２４とプレート電極１
２ｂとの間に寄生容量Ｃ１０が存在する。これらの寄生
容量Ｃ７〜Ｃ１０による直列回路によって、ドレイン用
金属電極１５とソース用金属電極１４との間に印加され
る電圧を分圧し、ガードリング領域２３、２４およびプ
レート電極１１ｂの電位を設定している。少なくとも、
室温状態ではそのように考えても支障はない。In the conventional semiconductor device shown in FIG. 18, a parasitic capacitance C7 exists between the gate electrode 10b and the guard ring region 23, and a parasitic capacitance C8 exists between the guard ring region 23 and the plate electrode 11b. And plate electrode 1
1b and the guard ring region 24, there is a parasitic capacitance C9, and the guard ring region 24 and the plate electrode 1
There is a parasitic capacitance C10 between the second capacitor 2b. The voltage applied between the drain metal electrode 15 and the source metal electrode 14 is divided by a series circuit of these parasitic capacitances C7 to C10 to set the potentials of the guard ring regions 23 and 24 and the plate electrode 11b. ing. at least,
At room temperature, there is no hindrance to think so.
【００２４】この構成において、第１の従来例と同様に
高温バイアス試験を行うと、封止用樹脂１９が半絶縁状
態となり、その結果、表面保護膜１８表面が６００
（Ｖ）と０（Ｖ）との中間電位を持つことになる。その
中間電位が約１００（Ｖ）という低い電位になったとす
れば、封止用樹脂１９とプレート電極１１ｂとの間に寄
生容量Ｃ１１が存在するため、例えば、室温であれば約
３００（Ｖ）になるプレート電極１１ｂの電位が約２０
０（Ｖ）まで低下するようなことが起こる。すると、ガ
ードリング領域２３と２４との間にＰ型反転層３０が生
じて、ガードリング領域２３と２４との間が導通し、高
耐圧半導体装置の耐圧が低下する。In this configuration, when a high-temperature bias test is performed in the same manner as in the first conventional example, the sealing resin 19 is in a semi-insulating state.
(V) and 0 (V). If the intermediate potential becomes a low potential of about 100 (V), a parasitic capacitance C11 exists between the sealing resin 19 and the plate electrode 11b. The potential of the plate electrode 11b becomes about 20
A phenomenon such as dropping to 0 (V) occurs. Then, a P-type inversion layer 30 is generated between the guard ring regions 23 and 24, and conduction is established between the guard ring regions 23 and 24, and the breakdown voltage of the high breakdown voltage semiconductor device is reduced.
【００２５】本発明はかかる諸点に鑑みてなされたもの
であり、その主な目的は、高温で使用してもドレイン・
ソース間の耐圧が劣化しない高信頼性の高耐圧半導体装
置を提供することにある。The present invention has been made in view of the above-mentioned points, and a main object of the present invention is to make it possible to use a drain electrode even at a high temperature.
It is an object of the present invention to provide a highly reliable high breakdown voltage semiconductor device in which the breakdown voltage between sources does not deteriorate.
【００２６】[0026]
【課題を解決するための手段】本発明による高耐圧半導
体装置は、第１導電型の半導体基板上に形成された第２
導電型の半導体領域と、前記半導体領域の中央部に形成
された第２導電型のドレイン拡散領域と、前記ドレイン
拡散領域から離間し且つ前記ドレイン拡散領域を包囲す
るように前記半導体領域内に形成された第１導電型のボ
ディ拡散領域と、前記ボディ拡散領域内に形成された第
２導電型のソース拡散領域と、前記ボディ拡散領域上に
形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成
されたゲート電極と、前記ボディ拡散領域と前記ドレイ
ン拡散領域との間に位置する前記半導体領域の上に形成
されたフィールド絶縁膜と、前記ドレイン拡散領域と電
気的に接続された金属電極と、前記ドレイン拡散領域か
ら離間し且つ基板法線方向から見て前記ドレイン拡散領
域を包囲するように前記フィールド絶縁膜上にフローテ
ィング状態で形成された複数のプレート電極と、前記ゲ
ート絶縁膜および前記フィールド絶縁膜と前記複数のプ
レート電極との上に形成された層間絶縁膜とを備え、前
記金属電極の一部は、前記複数のプレート電極のそれぞ
れの上に位置する前記層間絶縁膜上に延在しており、前
記金属電極の前記一部と前記複数のプレート電極のそれ
ぞれとは、互いに容量結合している。According to the present invention, there is provided a high-breakdown-voltage semiconductor device according to the present invention, comprising a second conductive type semiconductor substrate formed on a first conductive type semiconductor substrate.
A conductive type semiconductor region, a second conductive type drain diffusion region formed at the center of the semiconductor region, and formed in the semiconductor region so as to be separated from the drain diffusion region and to surround the drain diffusion region. A first conductive type body diffusion region, a second conductive type source diffusion region formed in the body diffusion region, a gate insulating film formed on the body diffusion region, A field insulating film formed on the semiconductor region located between the body diffusion region and the drain diffusion region; and a metal electrode electrically connected to the drain diffusion region. Formed in a floating state on the field insulating film so as to be separated from the drain diffusion region and surround the drain diffusion region when viewed from the normal direction of the substrate. A plurality of plate electrodes, and an interlayer insulating film formed on the gate insulating film, the field insulating film, and the plurality of plate electrodes, and a part of the metal electrode includes the plurality of plate electrodes. And the part of the metal electrode and each of the plurality of plate electrodes are capacitively coupled to each other.
【００２７】ある実施形態において、前記ドレイン拡散
領域は、基板法線方向からみて略円形の平面形状を有
し、前記ボディ拡散領域および前記ソース拡散領域は、
それぞれ、前記ドレイン拡散領域を中心として同心円と
なるような環状の平面形状を有している。In one embodiment, the drain diffusion region has a substantially circular planar shape when viewed from a direction normal to the substrate, and the body diffusion region and the source diffusion region
Each has an annular planar shape that is concentric with the drain diffusion region as a center.
【００２８】ある実施形態において、前記ドレイン拡散
領域は、基板法線方向からみて略円形の平面形状を有
し、前記複数のプレート電極は、前記ドレイン拡散領域
を中心として同心円となるような環状の平面形状を有し
ており、前記金属電極は、前記複数のプレート電極のそ
れぞれの上に層間絶縁膜を介して形成された複数の環状
金属電極を前記金属電極の前記一部として有しており、
当該複数の環状金属電極のそれぞれは、前記ドレイン拡
散領域と電気的に接続されている。In one embodiment, the drain diffusion region has a substantially circular planar shape when viewed from a direction normal to the substrate, and the plurality of plate electrodes are formed in an annular shape so as to be concentric with the drain diffusion region as a center. The metal electrode has a plurality of annular metal electrodes formed on each of the plurality of plate electrodes via an interlayer insulating film as the part of the metal electrode. ,
Each of the plurality of annular metal electrodes is electrically connected to the drain diffusion region.
【００２９】ある実施形態において、前記複数の環状金
属電極のうちの少なくとも１つは、当該環状金属電極と
容量結合しているプレート電極よりも狭い横幅を有す
る。In one embodiment, at least one of the plurality of annular metal electrodes has a smaller width than a plate electrode capacitively coupled to the annular metal electrode.
【００３０】ある実施形態において、前記金属電極は、
前記複数のプレート電極のうちの最も前記ドレイン拡散
領域寄りに位置するプレート電極の上面の全てを前記層
間絶縁膜を介して覆っている部分を有している。In one embodiment, the metal electrode is
A portion of the plurality of plate electrodes which covers the entire upper surface of the plate electrode located closest to the drain diffusion region via the interlayer insulating film is provided.
【００３１】ある実施形態において、前記複数の環状金
属電極のそれぞれの横幅は、前記ドレイン拡散領域から
離れるほど狭くなっている。[0031] In one embodiment, the lateral width of each of the plurality of annular metal electrodes decreases as the distance from the drain diffusion region increases.
【００３２】ある実施形態において、前記複数のプレー
ト電極のそれぞれの下に位置する前記半導体領域の上部
に、第１導電型の複数のガードリング領域が形成されて
いる。In one embodiment, a plurality of guard ring regions of the first conductivity type are formed above the semiconductor region located below each of the plurality of plate electrodes.
【００３３】ある実施形態において、前記複数のプレー
ト電極のそれぞれの下に位置する前記半導体領域の上部
に、第１導電型の複数のガードリング領域が形成されて
おり、前記複数のガードリング領域は、前記ドレイン拡
散領域を中心として同心円となるような環状の平面形状
を有している。In one embodiment, a plurality of guard ring regions of the first conductivity type are formed above the semiconductor region located below each of the plurality of plate electrodes, and the plurality of guard ring regions are , And has an annular planar shape concentric with the drain diffusion region as a center.
【００３４】ある実施形態において、前記半導体領域を
包囲する第１導電型の分離拡散領域をさらに有し、前記
半導体領域が接合分離されている。In one embodiment, the semiconductor device further comprises a first conductivity type isolation diffusion region surrounding the semiconductor region, and the semiconductor region is junction-separated.
【００３５】ある実施形態において、前記半導体領域を
包囲する分離用の絶縁膜をさらに有し、前記半導体領域
が絶縁分離されている。In one embodiment, the semiconductor device further comprises an isolation insulating film surrounding the semiconductor region, wherein the semiconductor region is insulated and isolated.
【００３６】ある実施形態において、さらに、前記第１
導電型の半導体基板上に形成された絶縁層を有し、前記
第２導電型の半導体領域は、前記半導体基板上に形成さ
れた前記絶縁層上に形成されている。In one embodiment, further, the first
The semiconductor device includes an insulating layer formed on a conductive semiconductor substrate, and the second conductive semiconductor region is formed on the insulating layer formed on the semiconductor substrate.
【００３７】ある実施形態において、前記金属電極およ
び前記層間絶縁膜の上に形成された表面保護膜と、前記
表面保護膜上に形成された封止樹脂部とをさらに有す
る。In one embodiment, the semiconductor device further includes a surface protection film formed on the metal electrode and the interlayer insulating film, and a sealing resin portion formed on the surface protection film.
【００３８】[0038]
【発明の実施の形態】以下、図面を参照しながら、本発
明による実施形態を説明する。以下の図面においては、
説明の簡潔さのため、実質的に同一の機能を有する構成
要素を同一の参照符号で示す。以下の実施形態では、１
００Ｖ以上（例えば、５００〜８００Ｖ）の耐圧を有す
る高耐圧半導体装置に焦点を合わせて説明する。なお、
本発明は、以下の実施形態に限定されない。 （実施形態１）図１から図３を参照しながら、実施形態
１にかかる高耐圧半導体装置を説明する。図１は、本実
施形態の高耐圧半導体装置の断面構造を模式的に示す断
面斜視図であり、図１に示した高耐圧半導体装置は、Ｐ
Ｎ接合分離技術を用いて構成されている。なお、図１に
おいては、本実施形態の構成を見やすくするために、半
導体チップの最上層となる表面保護膜およびそれをモー
ルドする封止用樹脂は省略している。また、電極１０
ａ、１１ａ、１２ａの周辺に位置する層間絶縁膜９も省
略している。Embodiments of the present invention will be described below with reference to the drawings. In the following drawings,
For the sake of brevity, components having substantially the same function are denoted by the same reference numerals. In the following embodiment, 1
The description focuses on a high withstand voltage semiconductor device having a withstand voltage of 00 V or more (for example, 500 to 800 V). In addition,
The present invention is not limited to the following embodiments. Embodiment 1 A high withstand voltage semiconductor device according to Embodiment 1 will be described with reference to FIGS. FIG. 1 is a cross-sectional perspective view schematically showing a cross-sectional structure of the high-breakdown-voltage semiconductor device of the present embodiment. The high-breakdown-voltage semiconductor device shown in FIG.
It is configured using N-junction isolation technology. In FIG. 1, a surface protective film to be the uppermost layer of the semiconductor chip and a sealing resin for molding the surface protective film are omitted in order to make the configuration of the present embodiment easy to see. The electrode 10
Also, the interlayer insulating film 9 located at the periphery of a, 11a, and 12a is omitted.
【００３９】本実施形態の高耐圧半導体装置は、Ｐ型の
半導体基板１と、半導体基板１に低濃度Ｎ型不純物が導
入されて形成された半導体領域２と、半導体領域２の中
央部に高濃度Ｎ型不純物が導入されて形成されたドレイ
ン拡散領域６と、ドレイン拡散領域６から離間し且つド
レイン拡散領域６を包囲するように半導体領域２内にＰ
型不純物が導入されて形成されたボディ拡散領域４と、
ボディ拡散領域４内に高濃度Ｎ型不純物が導入されて形
成されたソース拡散領域５とを有している。なお、半導
体領域２は、Ｐ型不純物が導入されて形成された分離拡
散領域３によって、素子分離（ＰＮ接合分離）されてい
る。The high breakdown voltage semiconductor device of this embodiment has a P-type semiconductor substrate 1, a semiconductor region 2 formed by introducing a low-concentration N-type impurity into the semiconductor substrate 1, and a high-voltage semiconductor device in the center of the semiconductor region 2. A drain diffusion region 6 formed by introducing a concentration N-type impurity is formed in the semiconductor region 2 so as to be separated from the drain diffusion region 6 and surround the drain diffusion region 6.
A body diffusion region 4 formed by introducing a type impurity,
And a source diffusion region 5 formed by introducing a high concentration N-type impurity into the body diffusion region 4. The semiconductor region 2 is element-isolated (PN junction-isolated) by an isolation diffusion region 3 formed by introducing a P-type impurity.
【００４０】ボディ拡散領域４上には、厚さが薄い酸化
膜（ゲート絶縁膜）７が形成されており、ゲート絶縁膜
７の上には、ドープドポリシリコンからなるゲート電極
１０ａが形成されている。ボディ拡散領域４とドレイン
拡散領域６との間に位置する半導体領域２の上には、厚
さが厚い酸化膜（フィールド絶縁膜）８が形成されてい
る。フィールド絶縁膜８上には、ドレイン拡散領域６か
ら離間し且つ基板法線方向から見てドレイン拡散領域６
を包囲するように複数のプレート電極１１ａ、１２ａが
形成されている。プレート電極１１ａ、１２ａは、それ
ぞれ、電気的にフローティング状態になっており、ドー
プドポリシリコンから構成されている。なお、図１には
示していないが、酸化膜７、８および電極１０ａ、１１
ａ、１２ａ上には、酸化膜または窒化膜などから構成さ
れた層間絶縁膜９が形成されている。A thin oxide film (gate insulating film) 7 is formed on body diffusion region 4, and a gate electrode 10a made of doped polysilicon is formed on gate insulating film 7. ing. A thick oxide film (field insulating film) 8 is formed on semiconductor region 2 located between body diffusion region 4 and drain diffusion region 6. On the field insulating film 8, the drain diffusion region 6 is separated from the drain diffusion region 6 and viewed from the normal direction of the substrate.
Are formed so as to surround the plate electrodes 11a and 12a. Each of the plate electrodes 11a and 12a is in an electrically floating state, and is made of doped polysilicon. Although not shown in FIG. 1, the oxide films 7, 8 and the electrodes 10a, 11
An interlayer insulating film 9 made of an oxide film, a nitride film, or the like is formed on a and 12a.
【００４１】ボディ拡散領域４には、ボディ用金属電極
１３が接続されており、そして、ソース拡散領域５に
は、ソース用金属電極１４が接続されている。また、ド
レイン拡散領域６には、ドレイン用金属電極１５が接続
されており、ドレイン用金属電極１５の一部（１５−
１、１５−２）は、プレート電極１１ａ、１２ａのそれ
ぞれの上に位置する層間絶縁膜（図示せず）上に延在し
ており、金属電極１５の一部（１５−１、１５−２）と
プレート電極１１ａ、１２ａのそれぞれとは、互いに容
量結合している。なお、ドレイン用金属電極１５の一部
１５−１、１５−２は、連結部１５−３およびドレイン
用金属電極本体（１５）を介して、ドレイン拡散領域６
に電気的に接続されている。図１では省略しているが、
金属電極１３、１４、１５（１５−１〜１５−３）を覆
うように層間絶縁膜（図２中の９）上に表面保護膜（図
２中の１８）が形成されており、そして、その上をモー
ルドする封止用樹脂（図２中の１９）が形成されてい
る。A body metal electrode 13 is connected to the body diffusion region 4, and a source metal electrode 14 is connected to the source diffusion region 5. In addition, a drain metal electrode 15 is connected to the drain diffusion region 6, and a part of the drain metal electrode 15 (15-
1, 15-2) extend on an interlayer insulating film (not shown) located on each of the plate electrodes 11a, 12a, and a part (15-1, 15-2) of the metal electrode 15 is provided. ) And each of the plate electrodes 11a and 12a are capacitively coupled to each other. Note that parts 15-1 and 15-2 of the drain metal electrode 15 are connected to the drain diffusion region 6 via the connection portion 15-3 and the drain metal electrode body (15).
Is electrically connected to Although omitted in FIG. 1,
A surface protective film (18 in FIG. 2) is formed on the interlayer insulating film (9 in FIG. 2) so as to cover the metal electrodes 13, 14, 15 (15-1 to 15-3), and A sealing resin (19 in FIG. 2) for molding thereon is formed thereon.
【００４２】図１に示すように、本実施形態の高耐圧半
導体装置は、半導体基板１上の半導体領域をＰ型の分離
拡散領域３で包囲することによって、周辺デバイスと電
気的に分離されたＮ型の半導体領域２（デバイス形成用
の島）を有している。その半導体領域２のほぼ中央に
は、Ｎ型のドレイン拡散領域６が形成されており、半導
体領域２の周縁に位置する分離拡散領域３の近傍には、
それに沿ってボディ拡散領域４が形成されており、更に
そのボディ拡散領域４内には、高濃度Ｎ型のソース拡散
領域５が形成されている。したがって、ボディ拡散領域
４およびソース拡散領域５は、ドレイン拡散領域６から
離間され、それを包囲する環状の平面形状を有してい
る。As shown in FIG. 1, the high breakdown voltage semiconductor device of this embodiment is electrically isolated from peripheral devices by surrounding the semiconductor region on the semiconductor substrate 1 with the P-type isolation diffusion region 3. It has an N-type semiconductor region 2 (island for device formation). An N-type drain diffusion region 6 is formed substantially at the center of the semiconductor region 2, and near the isolation diffusion region 3 located at the periphery of the semiconductor region 2,
A body diffusion region 4 is formed along the region, and a high concentration N-type source diffusion region 5 is formed in the body diffusion region 4. Therefore, body diffusion region 4 and source diffusion region 5 are spaced apart from drain diffusion region 6 and have an annular planar shape surrounding it.
【００４３】なお、高耐圧特性を高めるためには、局部
的な電界集中を避けることが重要であり、ボディ拡散領
域４およびソース拡散領域５を円環状にするのが理想で
ある。このため、本実施形態では、円環状の構成にして
いるが、これに限定されない。角部を鈍角とした多角形
の環状のものであっても、楕円の環状にしたものであっ
ても円環状のものに近い高耐圧特性を得ることができ
る。In order to enhance the high withstand voltage characteristics, it is important to avoid local electric field concentration, and it is ideal that the body diffusion region 4 and the source diffusion region 5 are formed in an annular shape. For this reason, in the present embodiment, an annular configuration is used, but the present invention is not limited to this. Even if it is a polygonal ring with an obtuse angle at the corner or an elliptical ring, high withstand voltage characteristics close to a ring can be obtained.
【００４４】また、ドレイン拡散領域６の平面形状は、
ボディ拡散領域４に対応した形状にするのが高耐圧特性
を得る上で得策であり、平面形状を円形にするのが理想
であるため、本実施形態では、ドレイン拡散領域６の平
面形状を円形にしている。ただし、これに限定されず、
略円形であってもよい。例えば、角部を鈍角した多角形
の環状であっても良いし、楕円形状であっても良い。The planar shape of the drain diffusion region 6 is as follows:
It is advisable to obtain a high withstand voltage characteristic by adopting a shape corresponding to the body diffusion region 4, and it is ideal that the planar shape is circular. Therefore, in this embodiment, the planar shape of the drain diffusion region 6 is circular. I have to. However, it is not limited to this,
It may be substantially circular. For example, it may be a polygonal ring with an obtuse angle at the corner or an elliptical shape.
【００４５】すなわち、ドレイン拡散領域６の平面形状
を円形とし、それを同心円とした円環状となるようにボ
ディ拡散領域４を形成するのが理想であるが、それらが
類型の関係にあれば殆ど問題とはならない。例えば、ボ
ディ拡散領域４の平面形状を円環状とし、ドレイン拡散
領域６の平面形状を多角形とする関係であっても、半導
体装置の高耐圧特性が幾分低下する程度で、実質的な差
異は生じない。That is, it is ideal that the body diffusion region 4 is formed so that the drain diffusion region 6 has a circular planar shape and is concentric with the ring shape. It doesn't matter. For example, even if the planar shape of the body diffusion region 4 is annular and the planar shape of the drain diffusion region 6 is polygonal, the high withstand voltage characteristic of the semiconductor device is reduced to some extent. Does not occur.
【００４６】さらに、分離拡散領域３の平面形状は、ボ
ディ拡散領域４の平面形状と必ずしも一致させる必要性
はなく、ボディ拡散領域４が円環状またはその類型を成
していれば、半導体領域２の平面形状が四角形となるよ
うに半導体領域２を分離拡散領域３で包囲しても構わな
い。Further, the planar shape of the isolation diffusion region 3 does not necessarily have to match the planar shape of the body diffusion region 4, and if the body diffusion region 4 has an annular shape or its type, the semiconductor region 2 The semiconductor region 2 may be surrounded by the isolation / diffusion region 3 so that the planar shape of the semiconductor region 2 becomes quadrangular.
【００４７】本実施形態における半導体領域２は、Ｐ型
の半導体基板１上にＮ型のエピタキシャル層を成長させ
て構成しても良いし、Ｐ型の半導体基板１に選択的にＮ
型ウエルを形成し、そのＮ型ウエルを半導体領域２とし
て活用しても良い。なお、そのＮ型ウエルを半導体領域
２として活用する場合には、Ｐ型の分離拡散領域３に相
当するものは必ずしも必要ではない。また、本実施形態
における半導体領域２は、低濃度Ｎ型不純物を導入して
構成するものであり、Ｐ型の半導体基板１とＮ型の半導
体領域２との界面に高濃度Ｎ型の埋込拡散層が存在しな
いものを前提としている。しかし、ドレイン拡散領域６
直下の界面のみに局部的に高濃度Ｎ型の埋込拡散領域
（図示せず）を設けても構わない。その場合は、局部的
に設けた埋込拡散領域と半導体基板１のＰＮ接合でブレ
ークダウン現象を起こさせて、絶縁ゲート型トランジス
タのドレインに印加される印加電圧を制限することがで
き、静電気、電源サージ、落雷等によるサージに対する
耐圧を高めることができる。The semiconductor region 2 in this embodiment may be formed by growing an N-type epitaxial layer on the P-type semiconductor substrate 1 or selectively forming the N-type epitaxial layer on the P-type semiconductor substrate 1.
A N-type well may be formed and the N-type well may be used as the semiconductor region 2. In the case where the N-type well is used as the semiconductor region 2, one corresponding to the P-type isolation diffusion region 3 is not necessarily required. Further, the semiconductor region 2 in the present embodiment is formed by introducing a low-concentration N-type impurity, and a high-concentration N-type buried is formed at an interface between the P-type semiconductor substrate 1 and the N-type semiconductor region 2. It is assumed that there is no diffusion layer. However, the drain diffusion region 6
A high-concentration N-type buried diffusion region (not shown) may be locally provided only at the interface immediately below. In this case, a breakdown phenomenon occurs at the PN junction between the buried diffusion region provided locally and the semiconductor substrate 1, and the applied voltage applied to the drain of the insulated gate transistor can be limited. The withstand voltage against surges caused by power supply surges, lightning strikes, and the like can be increased.
【００４８】以上に説明した耐圧は、高耐圧半導体装置
の初期耐圧に関するものである。以下に、高温バイアス
状態における寿命試験であってもその初期耐圧を維持す
ることができる動作原理について説明する。The breakdown voltage described above relates to the initial breakdown voltage of the high breakdown voltage semiconductor device. An operation principle capable of maintaining the initial withstand voltage even in a life test in a high temperature bias state will be described below.
【００４９】図１に加えて、図２および図３も参照しな
がら、説明を続ける。図１〜図３に示した構成は、高耐
圧特性を得る上で理想的な構造を有するものを例示して
いる。つまり、半導体領域２の中心部に形成されるドレ
イン拡散領域６は円形状をしており、それを中心にそれ
と同心円になるような円環状の分離拡散領域３が形成さ
れ、それに合わせてボディ拡散領域４およびソース拡散
領域５も円環状に形成されている。そして、ドレイン拡
散領域６寄りのボディ拡散領域４上を覆う酸化膜（ゲー
ト酸化膜）７は薄い膜厚で形成され、ドレイン拡散領域
６寄りの半導体領域２上には厚い膜厚の酸化膜（フィー
ルド酸化膜）８が形成されており、そのゲート酸化膜７
上にゲート電極１０ａが形成されている。そのゲート電
極１０ａは、ボディ拡散領域４の形状に合わせて円環状
の平面形状を成しており、不純物がドープされているこ
とによって導電性を有するものである。The description will be continued with reference to FIGS. 2 and 3 in addition to FIG. The configuration shown in FIGS. 1 to 3 exemplifies a configuration having an ideal structure for obtaining high withstand voltage characteristics. That is, the drain diffusion region 6 formed at the center of the semiconductor region 2 has a circular shape, and an annular isolation diffusion region 3 is formed around the drain diffusion region 6 so as to be concentric with the drain diffusion region 6. The region 4 and the source diffusion region 5 are also formed in an annular shape. An oxide film (gate oxide film) 7 covering the body diffusion region 4 near the drain diffusion region 6 is formed with a small thickness, and a thick oxide film (on the semiconductor region 2 near the drain diffusion region 6) is formed. A field oxide film 8 is formed, and its gate oxide film 7 is formed.
A gate electrode 10a is formed thereon. The gate electrode 10a has an annular planar shape according to the shape of the body diffusion region 4, and has conductivity by being doped with impurities.
【００５０】プレート電極１１ａおよび１２ａは、膜厚
の厚い酸化膜（フィールド酸化膜）８上に互いに離間し
て形成されており、そして、円形状のドレイン拡散領域
６を中心として同心円になるような円環状の平面形状を
有している。プレート電極１１ａおよび１２ａは、不純
物がドープされたポリシリコンから構成されており、導
電性を有している。The plate electrodes 11a and 12a are formed on a thick oxide film (field oxide film) 8 at a distance from each other, and are formed so as to be concentric with the circular drain diffusion region 6 as a center. It has an annular planar shape. The plate electrodes 11a and 12a are made of polysilicon doped with impurities and have conductivity.
【００５１】プレート電極１１ａ上には、層間絶縁膜９
を介して環状の金属電極１５−１が配置されており、一
方、プレート電極１２ａ上には、層間絶縁膜９を介して
環状の金属電極１５−２が配置されている。それらは金
属製の連結部（結合部）１５−３によってドレイン用金
属電極１５に電気的に接続されている。環状の金属電極
１５−１、１５−２は、その下層に位置するプレート電
極１１ａまたは１２ａの平面形状と同じかその類型にす
ると良い。The interlayer insulating film 9 is formed on the plate electrode 11a.
The ring-shaped metal electrode 15-1 is disposed via the interlayer insulating film 9 on the plate electrode 12a. They are electrically connected to the drain metal electrode 15 by a metal connection portion (coupling portion) 15-3. The ring-shaped metal electrodes 15-1 and 15-2 are preferably the same as or similar to the planar shape of the plate electrode 11a or 12a located thereunder.
【００５２】ボディ用金属電極１３、ソース用金属電極
１４、ドレイン用金属電極１５および層間絶縁膜９の上
は、表面保護膜１８によって被覆されて、半導体チップ
の表面は保護されている。更にその上は封止用樹脂１９
によってモールドされている。表面保護膜１８は、例え
ば、シリケートガラスまたはポリイミドから構成されて
おり、封止用樹脂１９は、例えば、ノボラックエポキシ
樹脂などから構成されている。The body metal electrode 13, the source metal electrode 14, the drain metal electrode 15, and the interlayer insulating film 9 are covered with a surface protection film 18 to protect the surface of the semiconductor chip. Further thereon is a sealing resin 19.
It is molded by. The surface protection film 18 is made of, for example, silicate glass or polyimide, and the sealing resin 19 is made of, for example, novolak epoxy resin.
【００５３】図２に示すように、プレート電極１１ａと
半導体領域２との間には寄生容量Ｃａ１が存在し、プレ
ート電極１２ａと半導体領域２との間には寄生容量Ｃａ
２が存在している。また、プレート電極１１ａと金属電
極１５−１との間には、寄生容量Ｃｂ１が存在してお
り、プレート電極１２ａと金属電極１５−２との間に
は、寄生容量Ｃｂ２が存在している。そして、金属電極
１５−１と封止用樹脂１９との間には寄生容量Ｃｃ１が
存在し、金属電極１５−２と封止用樹脂１９との間には
寄生容量Ｃｃ２が存在している。なお、金属電極１５−
１、１５−２には、ドレイン用金属電極１５の印加電圧
６００（Ｖ）が印加されるため、寄生容量Ｃｃ１、Ｃｃ
２は、プレート電極１１ａ、１２ａにまで影響を及ぼさ
ない。したがって、寄生容量Ｃａ１、Ｃａ２、Ｃｂ１、
Ｃｂ２の影響について考えれば良い。As shown in FIG. 2, a parasitic capacitance Ca1 exists between the plate electrode 11a and the semiconductor region 2, and a parasitic capacitance Ca1 exists between the plate electrode 12a and the semiconductor region 2.
There are two. Further, a parasitic capacitance Cb1 exists between the plate electrode 11a and the metal electrode 15-1, and a parasitic capacitance Cb2 exists between the plate electrode 12a and the metal electrode 15-2. A parasitic capacitance Cc1 exists between the metal electrode 15-1 and the sealing resin 19, and a parasitic capacitance Cc2 exists between the metal electrode 15-2 and the sealing resin 19. The metal electrode 15-
Since the applied voltage 600 (V) of the drain metal electrode 15 is applied to the first and 15-2, the parasitic capacitances Cc1 and Cc
2 does not affect the plate electrodes 11a and 12a. Therefore, the parasitic capacitances Ca1, Ca2, Cb1,
What is necessary is just to consider the influence of Cb2.
【００５４】プレート電極１１ａの電位は、その直下に
位置する部分の半導体領域２の電位とドレイン電圧６０
０（Ｖ）との電位差を、Ｃａ１とＣｂ１との直列回路で
分圧した電位となる。また、プレート電極１２ａの電位
は、その直下に位置する部分の半導体領域２の電位とド
レイン電圧６００（Ｖ）との電位差を、Ｃａ２とＣｂ２
との直列回路で分圧した電位となる。このことを前提と
して以下説明を続ける。The potential of the plate electrode 11a is determined by comparing the potential of the semiconductor region 2 located immediately below the
The potential difference from 0 (V) is divided by a series circuit of Ca1 and Cb1. The potential of the plate electrode 12a is obtained by calculating the potential difference between the potential of the semiconductor region 2 located immediately below and the drain voltage 600 (V) by Ca2 and Cb2.
And a potential divided by the series circuit of The description will be continued on the premise of this.
【００５５】半導体領域２と半導体基板１との界面に高
濃度Ｎ型の埋込拡散領域を設けない本実施形態の高耐圧
半導体装置の場合、いわゆるリサーフと呼ばれる技術を
活用して初期耐圧を確保する。その原理を次に説明す
る。In the case of the high-breakdown-voltage semiconductor device of this embodiment in which a high-concentration N-type buried diffusion region is not provided at the interface between the semiconductor region 2 and the semiconductor substrate 1, an initial withstand voltage is ensured by utilizing a technique called RESURF. I do. The principle will be described below.
【００５６】通常、ソース拡散領域５、ボディ拡散領域
４、分離拡散領域３および半導体基板１は０（Ｖ）に
し、ドレイン用金属電極１５に動作に必要なドレイン電
圧を与える。そのドレイン電圧を０（Ｖ）から徐々に上
げてゆくと、まだそのドレイン電圧が低い時には、Ｐ型
のボディ拡散領域４とＮ型の半導体領域２とのＰＮ接合
による空乏層は、ボディ拡散領域４から半導体領域２に
向けて四方八方に伸びる。それと同様に、分離拡散領域
３とのＰＮ接合からも、半導体基板１とのＰＮ接合から
も伸びてゆく。そして、ボディ拡散領域４直下におい
て、半導体基板１から上に伸びる空乏層および分離拡散
領域３から伸びる空乏層と、ボディ拡散領域４から下に
伸びる空乏層とが何れぶつかりあうようになる。更にド
レイン電圧を上昇させると、今度はドレイン拡散領域の
方向に向かって伸びるようになる。そして、その空乏層
がドレイン拡散領域６のような高濃度Ｎ型拡散領域に突
き当たると、ブレークダウン現象を起こすが、電圧の印
加によって空乏層が横方向に伸び続ける間は耐圧を確保
することができる。このように、ＰＮ接合で生じる空乏
層を横方向に広げさせて、半導体装置の耐圧を確保する
技術をリサーフ技術と呼んでいる。この技術によれば、
半導体領域の厚みが小さくても、横方向の距離を確保す
れば高耐圧特性を得ることができる。Normally, the source diffusion region 5, the body diffusion region 4, the isolation diffusion region 3, and the semiconductor substrate 1 are set to 0 (V), and a drain voltage required for operation is applied to the drain metal electrode 15. When the drain voltage is gradually increased from 0 (V), when the drain voltage is still low, the depletion layer formed by the PN junction between the P-type body diffusion region 4 and the N-type semiconductor region 2 becomes a body diffusion region. 4 extends in all directions toward the semiconductor region 2. Similarly, it extends from the PN junction with the isolation diffusion region 3 and the PN junction with the semiconductor substrate 1. Immediately below the body diffusion region 4, the depletion layer extending upward from the semiconductor substrate 1 and the depletion layer extending from the isolation diffusion region 3, and the depletion layer extending downward from the body diffusion region 4 come into collision with each other. When the drain voltage is further increased, the drain voltage is extended toward the drain diffusion region. When the depletion layer hits the high-concentration N-type diffusion region such as the drain diffusion region 6, a breakdown phenomenon occurs. However, while the depletion layer continues to extend in the lateral direction by applying a voltage, it is necessary to secure a breakdown voltage. it can. The technique of expanding the depletion layer generated at the PN junction in the lateral direction and securing the breakdown voltage of the semiconductor device in this manner is called a resurf technique. According to this technology,
Even if the thickness of the semiconductor region is small, high withstand voltage characteristics can be obtained by securing a horizontal distance.
【００５７】図２に示した構成では、ドレイン用金属電
極１５に６００（Ｖ）の電圧を与えても、図２における
ドレイン拡散領域６の近傍では空乏化されないように、
ボディ拡散領域４とドレイン拡散領域６との距離を確保
した高耐圧のデバイス設計がなされている。そして、こ
の構成においては、空乏層内ではＰＮ接合からの距離に
依存して電位が変化し、まだ空乏化されていない部分内
では同電位となる。これらのことから、図２に示した構
成においては、ドレイン拡散領域６に一番近いプレート
電極１２ａ直下に位置する部分の半導体領域２の電位
は、ドレイン電圧よりも幾分下がる程度であり、約５０
０（Ｖ）程度になる。また、ボディ拡散領域４とドレイ
ン拡散領域６との中央よりもボディ拡散領域４寄りのプ
レート電極１１ａ直下に位置する半導体領域２の部分の
電位は、ドレイン電圧６００（Ｖ）の半分より少なめの
電位となり、約２４０（Ｖ）になる。In the structure shown in FIG. 2, even if a voltage of 600 (V) is applied to the drain metal electrode 15, the depletion near the drain diffusion region 6 in FIG.
A high withstand voltage device design in which a distance between the body diffusion region 4 and the drain diffusion region 6 is ensured. In this configuration, the potential changes in the depletion layer depending on the distance from the PN junction, and becomes the same in a portion that has not been depleted yet. From the above, in the configuration shown in FIG. 2, the potential of the semiconductor region 2 in the portion located immediately below the plate electrode 12a closest to the drain diffusion region 6 is slightly lower than the drain voltage, and 50
It becomes about 0 (V). The potential of the portion of the semiconductor region 2 located immediately below the plate electrode 11a closer to the body diffusion region 4 than the center of the body diffusion region 4 and the drain diffusion region 6 is lower than half the drain voltage 600 (V). And becomes about 240 (V).
【００５８】これらを基にして、前述したプレート電極
１１ａの電位を検証すると、その電位は、プレート電極
１１ａ直下の半導体領域２部分の電位（約２４０Ｖ）
と、金属電極１５−１の電圧６００（Ｖ）との電位差
を、Ｃａ１とＣｂ１の直列回路で分圧した電位となるの
で、約４２０（Ｖ）となる。また、プレート電極１２ａ
の電位を検証すると、その電位は、その直下の半導体領
域２部分の電位（約５００Ｖ）と金属電極１５−２の電
圧６００（Ｖ）との電位差を、Ｃａ２とＣｂ２の直列回
路で分圧した電位となるので、約５５０（Ｖ）となる。When the potential of the above-described plate electrode 11a is verified based on the above, the potential is determined to be the potential (about 240 V) of the portion of the semiconductor region 2 immediately below the plate electrode 11a.
Difference between the voltage and the voltage 600 (V) of the metal electrode 15-1 is a potential obtained by dividing the voltage by a series circuit of Ca1 and Cb1, so that the potential is approximately 420 (V). Also, the plate electrode 12a
Is verified, the potential difference between the potential (approximately 500 V) of the semiconductor region 2 immediately below and the voltage 600 (V) of the metal electrode 15-2 is divided by a series circuit of Ca2 and Cb2. Since this is a potential, it is about 550 (V).
【００５９】これと同じ条件での電位分布の概念図を図
３に示す。図３では、ドレイン用金属電極１５に６００
Ｖを印加した場合のポテンシャル分布を、１００Ｖ、２
００Ｖ、３００Ｖ、４００Ｖ、５００Ｖ、６００Ｖの等
電位線を破線で表している。なお、図３に示した電位分
布は、本願発明者が行ったシミュレーションの結果と同
様の傾向を示している。FIG. 3 shows a conceptual diagram of the potential distribution under the same conditions. In FIG. 3, 600 is applied to the drain metal electrode 15.
The potential distribution when V is applied is 100 V, 2
The equipotential lines of 00V, 300V, 400V, 500V, and 600V are indicated by broken lines. The potential distribution shown in FIG. 3 shows the same tendency as the result of the simulation performed by the inventor of the present application.
【００６０】図３から理解できるように、酸化膜８と半
導体領域２との界面では、半導体領域２のほぼ全域に渡
って酸化膜８側が高電位になるため、高温バイアス試験
をしても、従来例のように負の可動電荷が発生しない。
それゆえ、Ｐ型反転層の発生を防止することができ、高
温バイアス試験で初期耐圧が劣化する心配を取り除くこ
とができる。As can be understood from FIG. 3, at the interface between the oxide film 8 and the semiconductor region 2, the oxide film 8 has a high potential over almost the entire region of the semiconductor region 2. No negative movable charge is generated unlike the conventional example.
Therefore, the occurrence of the P-type inversion layer can be prevented, and the concern that the initial breakdown voltage deteriorates in the high temperature bias test can be eliminated.
【００６１】本実施形態では、複数のプレート電極（１
１ａ、１２ａ）のそれぞれの直上の層間絶縁膜９上にま
でドレイン用金属電極１５を延在させて、プレート電極
（１１ａ、１２ａ）と金属電極（１５−１、１５−２）
とを容量結合させているため、プレート電極（１１ａ、
１２ａ）とその直上の金属電極（１５−１、１５−２）
との間の寄生容量と、そのプレート電極（１１ａ、１２
ａ）直下の半導体領域２との間の寄生容量との直列回路
で分圧された電圧によって、そのプレート電極（１１
ａ、１２ａ）の電位を決定することができ、表面保護膜
１８以上の上層の影響を殆ど受けないようにすることが
できる。その結果、フローティング状態の各プレート電
極（１１ａ、１２ａ）に半導体領域２よりも高い電位を
安定して与えることができ、高温バイアス信頼性試験に
おいてもソース・ドレイン間耐圧が劣化しない高耐圧半
導体装置を実現することができる。In this embodiment, a plurality of plate electrodes (1
1a and 12a), the drain metal electrode 15 is extended over the interlayer insulating film 9 immediately above each, and the plate electrode (11a, 12a) and the metal electrode (15-1, 15-2)
And the plate electrodes (11a, 11a,
12a) and a metal electrode (15-1, 15-2) immediately above it
And its plate electrodes (11a, 12a).
a) The plate electrode (11) is divided by the voltage divided by the series circuit with the parasitic capacitance between the semiconductor region 2 immediately below and the parasitic capacitance.
The potentials a and 12a) can be determined, and the influence of the upper layer above the surface protection film 18 can be hardly affected. As a result, a higher potential than the semiconductor region 2 can be stably applied to each plate electrode (11a, 12a) in the floating state, and the high breakdown voltage semiconductor device in which the source-drain breakdown voltage does not deteriorate even in the high temperature bias reliability test. Can be realized.
【００６２】上述した本実施形態の構成では、プレート
電極１１ａ、１２ａの横幅と金属電極１５−１、１５−
２の横幅とを等しくしている。この構成においては、Ｃ
ａ１とＣｂ１の直列回路によってほぼ１／２の分圧を行
うので、プレート電極１１ａの電位と、その直下に位置
する部分の半導体領域２の電位との差が約１８０（Ｖ）
となる。場合によっては、その差電圧が大きいために、
ゲート電極１０ａ寄りのプレート電極１１ａ端部の近傍
で電界集中が大きくなり、初期耐圧が十分に確保できな
い問題が生じるおそれがある。そこで、この問題を回避
すべく、プレート電極と半導体領域との電位差を小さく
するように、以下の実施形態２のような改変を行っても
よい。 （実施形態２）図４は、実施形態２にかかる高耐圧半導
体装置の断面構造を模式的に示している。本実施形態で
は、上記実施形態１と異なり、金属電極１５−１、１５
−２の横幅がプレート電極１１ａ、１２ａの１／２倍に
なるように構成されている。実施形態２の高耐圧半導体
装置を実施形態１のものと同様に検証すると、本実施形
態の構成においては、プレート電極１１ａ直下に位置す
る部分の半導体領域２の電位（約２４０Ｖ）と、金属電
極１５−１の電圧６００（Ｖ）との電位差を、Ｃａ１と
Ｃｂ１の直列回路で分圧したものがプレート電極１１ａ
と半導体領域２との電位差（約１２０Ｖ）となるため、
プレート電極１１ａは約３６０（Ｖ）となる。また、プ
レート電極１２ａの電位を検証すると、その電位は、そ
の直下の半導体領域２部分の電位（約５００Ｖ）と金属
電極１５−２の電圧６００（Ｖ）との電位差を、Ｃａ２
とＣｂ２の直列回路で分圧した電位となるため、約５３
０（Ｖ）となる。In the configuration of the present embodiment described above, the width of the plate electrodes 11a, 12a and the width of the metal electrodes 15-1, 15-
2 is made equal to the width. In this configuration, C
Since a voltage division of approximately 1/2 is performed by the series circuit of a1 and Cb1, the difference between the potential of the plate electrode 11a and the potential of the semiconductor region 2 located immediately below the plate electrode 11a is about 180 (V).
Becomes In some cases, the difference voltage is large,
Electric field concentration increases near the end of the plate electrode 11a near the gate electrode 10a, which may cause a problem that the initial withstand voltage cannot be sufficiently secured. Therefore, in order to avoid this problem, modifications such as the following embodiment 2 may be made so as to reduce the potential difference between the plate electrode and the semiconductor region. (Embodiment 2) FIG. 4 schematically shows a sectional structure of a high breakdown voltage semiconductor device according to Embodiment 2. In the present embodiment, unlike the first embodiment, the metal electrodes 15-1, 15
The horizontal width of -2 is half the plate electrodes 11a and 12a. When the high breakdown voltage semiconductor device of the second embodiment is verified in the same manner as that of the first embodiment, in the configuration of the present embodiment, the potential (about 240 V) of the semiconductor region 2 located immediately below the plate electrode 11a and the metal electrode The plate electrode 11a is obtained by dividing the potential difference from the voltage 600 (V) of 15-1 by a series circuit of Ca1 and Cb1.
Potential difference between the semiconductor region 2 and the semiconductor region 2 (about 120 V).
The plate electrode 11a has a voltage of about 360 (V). When the potential of the plate electrode 12a is verified, the potential difference between the potential (approximately 500 V) of the portion of the semiconductor region 2 immediately below and the voltage 600 (V) of the metal electrode 15-2 is Ca2
And a potential divided by a series circuit of Cb2 and Cb2.
0 (V).
【００６３】これと同じ条件での電位分布の概念図を図
４に示す。図４中の破線は、等電位線を表している。な
お、図４に示した電位分布は、本願発明者が行ったシミ
ュレーションの結果と同様の傾向を示している。FIG. 4 shows a conceptual diagram of the potential distribution under the same conditions. The broken lines in FIG. 4 represent equipotential lines. The potential distribution shown in FIG. 4 shows the same tendency as the result of the simulation performed by the inventor of the present application.
【００６４】図４から理解できるように、酸化膜８と半
導体領域２との界面では、半導体領域２のほぼ全域に渡
って酸化膜８側が高電位になる。その結果、Ｐ型反転層
の発生を防止して高温バイアス試験での耐圧劣化を防止
することができる。しかも、金属電極１５−１、１５−
２の横幅をプレート電極１１ａ、１２ａと等しくした上
記実施形態１の実験結果に比べると、環状の金属電極１
５−１、１５−２の横幅を１／２倍した本実施形態の実
験結果の方が、プレート電極１１ａのゲート電極１０ａ
寄り端部における電界集中を緩和することができること
がわかった。具体的には、上記実施形態１の例に比べて
約２００（Ｖ）大きい初期耐圧が本実施形態の構成で得
られ、初期耐圧は約７００（Ｖ）となった。As can be understood from FIG. 4, at the interface between the oxide film 8 and the semiconductor region 2, the oxide film 8 has a high potential over almost the entire region of the semiconductor region 2. As a result, it is possible to prevent the occurrence of the P-type inversion layer and prevent the deterioration of the breakdown voltage in the high temperature bias test. Moreover, the metal electrodes 15-1, 15-
2 is equal to the plate electrodes 11a and 12a, the ring-shaped metal electrode 1
The experimental result of the present embodiment in which the horizontal width of 5-1 and 15-2 is 1/2 times is better than the gate electrode 10a of the plate electrode 11a.
It was found that the electric field concentration at the near end can be reduced. Specifically, an initial breakdown voltage of about 200 (V) larger than that of the example of the first embodiment was obtained with the configuration of the present embodiment, and the initial breakdown voltage was about 700 (V).
【００６５】本実施形態では、プレート電極（１１ａ、
１２ａ）と環状金属電極（１５−１、１５−２）との容
量結合よりも、プレート電極（１１ａ、１２ａ）と半導
体領域２との容量結合の方を大きくすることができるた
め、プレート電極（１１ａ、１２ａ）とその直下の半導
体領域２との電位差を小さくすることができ、その結
果、ボディ拡散領域近傍での電界集中を緩和することが
でき、初期耐圧を十分に確保することができる。しか
も、その耐圧は高温バイアス試験においても劣化しな
い。In this embodiment, the plate electrodes (11a,
Since the capacitive coupling between the plate electrode (11a, 12a) and the semiconductor region 2 can be larger than the capacitive coupling between the ring electrode 12a) and the ring-shaped metal electrode (15-1, 15-2), the plate electrode ( 11a and 12a) and the potential difference between the semiconductor region 2 immediately below it and the semiconductor region 2 can be reduced. As a result, the electric field concentration near the body diffusion region can be reduced, and the initial withstand voltage can be sufficiently secured. Moreover, the breakdown voltage does not deteriorate even in the high-temperature bias test.
【００６６】実施形態１および２において本願発明者が
行った実験で使用した条件を示すと、Ｐ型の半導体基板
１は、抵抗率５０Ω・ｃｍのものを使用し、Ｎ型の半導
体領域２は、抵抗率５Ω・ｃｍで厚み１５μｍとし、膜
厚の厚い酸化膜（フィールド酸化膜）８の厚みは２μｍ
とした。そして、層間絶縁膜９は、１．２μｍ厚のＣＶ
Ｄ膜と、８．５ｗｔ％のリンを含んだ１．８μｍ厚のＣ
ＶＤ膜とを積層した２層構造とした。また、表面保護膜
１８は、４．０ｗｔ％のリンを含んだ０．５μｍ厚のＣ
ＶＤ膜と、１．０μｍの窒化膜とを積層した２層構造の
ものを用いた。これらの条件の下での実験により、高温
バイアス試験においてソース・ドレイン間耐圧が劣化し
ない良好な結果が得られた。The conditions used in the experiments performed by the present inventors in Embodiments 1 and 2 are as follows. The P-type semiconductor substrate 1 has a resistivity of 50 Ω · cm, and the N-type semiconductor region 2 has The resistivity is 5 Ω · cm, the thickness is 15 μm, and the thickness of the thick oxide film (field oxide film) 8 is 2 μm.
And The interlayer insulating film 9 has a CV of 1.2 μm thickness.
D film and 1.8 μm thick C containing 8.5 wt% phosphorus
It has a two-layer structure in which a VD film is laminated. The surface protection film 18 is made of a 0.5 μm thick C containing 4.0 wt% of phosphorus.
A two-layer structure in which a VD film and a 1.0 μm nitride film were stacked was used. Experiments under these conditions yielded good results in which the source-drain breakdown voltage did not deteriorate in the high-temperature bias test.
【００６７】なお、実施形態２においては、環状の金属
電極１５−１、１５−２は、その直下に位置するプレー
ト電極１１ａ、１２ａの１／２の横幅としたが、半導体
装置に要求される耐圧が低め（例えば、５００Ｖ程度の
もの）であれば、少し太め（例えば、２／３倍）の横幅
であれば良いし、逆に高めの耐圧が要求されるのであれ
ば、少し細め（例えば、１／４倍）の横幅に設定すれば
良い。In the second embodiment, the annular metal electrodes 15-1 and 15-2 have half the width of the plate electrodes 11a and 12a located immediately below them, but are required for a semiconductor device. If the withstand voltage is low (for example, about 500 V), the width may be slightly thicker (for example, 2/3 times). Conversely, if a higher withstand voltage is required, the width may be slightly reduced (for example, , 1/4 times).
【００６８】上述の実施形態２の構成は、如何なる状況
でも表面保護膜１８の絶縁性を確保することができると
いう前提に立ったものであり、金属電極１５−１、１５
−２の横幅をプレート電極１１ａ、１２ａの横幅に対し
て一律に（１／２倍と）狭くされている。しかし、この
構成の場合、仮に表面保護膜１８の欠陥が生じて絶縁性
が損なわれた時、高電位側のプレート電極１２ａがその
影響を受け易くなるという不都合が生じるおそれがあ
る。そこで、この不都合を回避すべく、以下の実施形態
３のような改変を行ってもよい。 （実施形態３）図５は、実施形態３にかかる高耐圧半導
体装置の要部断面構造を模式的に示している。本実施形
態では、上記実施形態２と異なり、プレート電極に対す
る金属電極との容量結合と、半導体領域２との容量結合
との割合をプレート電極毎に異ならせた構成にしてい
る。この構成によって、表面保護膜１８の絶縁性が損な
われた場合でも、高電位側のプレート電極１２ａへの影
響を小さくすることが可能となる。The configuration of Embodiment 2 described above is based on the premise that the insulation of the surface protective film 18 can be ensured in any situation, and the metal electrodes 15-1 and 15-15 are provided.
The horizontal width of −2 is narrowed uniformly (１ ／) with respect to the horizontal width of the plate electrodes 11a and 12a. However, in the case of this configuration, if a defect occurs in the surface protective film 18 and the insulating property is impaired, there is a possibility that a disadvantage may occur that the plate electrode 12a on the high potential side is easily affected by the defect. Therefore, in order to avoid this inconvenience, a modification as in the following third embodiment may be performed. (Embodiment 3) FIG. 5 schematically shows a sectional structure of a main part of a high breakdown voltage semiconductor device according to Embodiment 3. In the present embodiment, unlike the second embodiment, the ratio of the capacitive coupling with the metal electrode to the plate electrode and the capacitive coupling with the semiconductor region 2 is different for each plate electrode. With this configuration, even when the insulating property of the surface protection film 18 is impaired, the influence on the plate electrode 12a on the high potential side can be reduced.
【００６９】図５に示した構成においては、環状の金属
電極１５−１の横幅をプレート電極１１ａの１／２幅に
した上で、環状の金属電極１５−２の横幅を広くしてい
る。つまり、最もドレイン拡散領域６寄りに位置するプ
レート電極１２ａの上面の全てを層間絶縁膜９を介して
覆うように、環状の金属電極１５−２の横幅を広くした
構成にしている。その他の点については、上記実施形態
１および２と同じであるため、説明を省略する。In the configuration shown in FIG. 5, the horizontal width of the ring-shaped metal electrode 15-1 is set to half the width of the plate electrode 11a, and then the width of the ring-shaped metal electrode 15-2 is widened. That is, the annular metal electrode 15-2 is configured such that the width of the annular metal electrode 15-2 is widened so as to cover the entire upper surface of the plate electrode 12 a located closest to the drain diffusion region 6 via the interlayer insulating film 9. The other points are the same as those in the first and second embodiments, and thus the description is omitted.
【００７０】本実施形態のように、環状の金属電極１５
−２の横幅を下層部に位置するプレート電極１２ａの横
幅よりも広くしても、プレート電極１２ａと金属電極１
５−２との間の寄生容量Ｃｂ２の値はほとんど変わらな
いため、実質的に上記実施形態と同様な作用・効果を得
ることができる。As in this embodiment, the annular metal electrode 15
-2 is wider than the width of the lower plate electrode 12a, the plate electrode 12a and the metal electrode 1
Since the value of the parasitic capacitance Cb2 between 5-2 and 5-2 hardly changes, the same operation and effect as those of the above embodiment can be obtained.
【００７１】また、図５における金属電極１５−２の横
幅を更に広げてドレイン用金属電極１５と一体化させ
て、図６に示すような円盤状の平面形状を有する金属電
極１５−４にしても、上記実施形態と同様な作用・効果
を得ることができる。なお、図６は、図５に示した構成
の改変例であり、円盤状の金属電極１５−４と、Ｐ型の
ガードリング領域２３、２４とを設けたこと以外は、図
５に示した構成と同じである。Ｐ型のガードリング領域
２３、２４の働きについては後述する。なお、図６にお
いてＰ型のガードリング領域２３、２４を設けない構成
にすることも可能である。Further, the width of the metal electrode 15-2 in FIG. 5 is further expanded to be integrated with the drain metal electrode 15 to obtain a metal electrode 15-4 having a disk-shaped planar shape as shown in FIG. Also, the same operation and effect as the above embodiment can be obtained. FIG. 6 shows a modification of the configuration shown in FIG. 5, except that a disk-shaped metal electrode 15-4 and P-type guard ring regions 23 and 24 are provided. The configuration is the same. The function of the P-type guard ring regions 23 and 24 will be described later. In FIG. 6, a configuration in which the P-type guard ring regions 23 and 24 are not provided is also possible.
【００７２】図６に示した構成では、フローティング状
態のプレート電極１２ａの上層を金属電極１５−４で完
全に覆っているため、表面保護膜１８に欠陥が生じて絶
縁不良状態になったとしても、ドレイン用金属電極から
金属電極１５−４にドレイン電圧が与えられるため、絶
縁不良の影響は金属電極１５−４で遮断され、下層部に
在るプレート電極１２ａやその直下に位置する半導体領
域２部分に悪影響を与えない。In the configuration shown in FIG. 6, since the upper layer of the floating plate electrode 12a is completely covered by the metal electrode 15-4, even if a defect occurs in the surface protective film 18 and the insulation becomes defective, Since the drain voltage is applied from the drain metal electrode to the metal electrode 15-4, the influence of the insulation failure is cut off by the metal electrode 15-4, and the plate electrode 12a in the lower layer portion and the semiconductor region 2 located immediately below the plate electrode 12a. Does not adversely affect parts.
【００７３】一方、ボディ拡散領域４寄りに形成された
フローティング状態のプレート電極１１ａは、半導体領
域２との間の寄生容量Ｃａ１と、環状の金属電極１５−
１との間の寄生容量Ｃｂ１との直列回路による分圧で電
位が決まる。そして、金属電極１５−１の横幅がプレー
ト電極の横幅の１／２となっているため、Ｃａ１／Ｃｂ
１が約２倍の状態であり、プレート電極１１ａの電位
は、その直下の半導体領域２部分の電位より少し高めに
設定される。従って、半導体領域２の表面にＰ型反転層
が生じることは無く、それゆえ、高温バイアス試験のよ
うな寿命試験を行っても、耐圧の劣化は生じない。ま
た、半導体領域２表面の電位が金属電極１５−１と１５
−２（または１５−４）によって段階的に下げられるた
め、局部的な電界集中は避けられ、高い初期耐圧が得ら
れる。On the other hand, the floating plate electrode 11a formed near the body diffusion region 4 is connected to the parasitic capacitance Ca1 between the semiconductor region 2 and the annular metal electrode 15-.
The potential is determined by the voltage divided by the series circuit with the parasitic capacitance Cb1 between the first and the second capacitors. Since the width of the metal electrode 15-1 is １ ／ of the width of the plate electrode, Ca1 / Cb
1 is about twice as high, and the potential of the plate electrode 11a is set slightly higher than the potential of the semiconductor region 2 immediately below. Therefore, no P-type inversion layer is formed on the surface of the semiconductor region 2, and therefore, even if a life test such as a high-temperature bias test is performed, the breakdown voltage does not deteriorate. Also, the potential on the surface of the semiconductor region 2 is changed to the metal electrodes 15-1 and 15-1.
-2 (or 15-4), so that local electric field concentration is avoided and a high initial breakdown voltage is obtained.
【００７４】なお、表面保護膜１８に欠陥が生じた場合
でも、環状の金属電極１５−１は、ドレイン用金属電極
１５に接続されているため、絶縁不良の影響を受けずに
ドレイン電圧の電位を維持することができる。また、絶
縁不良によって金属電極１５−１の周辺部が導電性を持
つと、その導電性を持った部分がドレイン電圧と同じ電
位となり、その結果、寄生容量Ｃｂ１が等価的に大きく
なって、プレート電極１１ａの電位が多少高めに設定さ
れる。即ち、ストレスの影響を受け易い表面保護膜１８
が絶縁不良を起こしても、その絶縁不良が程度の小さな
ものであれば、信頼性に殆ど影響しない高信頼性の高耐
圧半導体装置を実現することができる。Even when a defect occurs in the surface protection film 18, the annular metal electrode 15-1 is connected to the drain metal electrode 15, so that the potential of the drain voltage is not affected by the insulation failure. Can be maintained. Further, if the peripheral portion of the metal electrode 15-1 becomes conductive due to insulation failure, the conductive portion has the same potential as the drain voltage, and as a result, the parasitic capacitance Cb1 becomes equivalently large, and The potential of the electrode 11a is set slightly higher. That is, the surface protective film 18 that is easily affected by stress
Even if the insulation failure occurs, if the insulation failure is of a small degree, a highly reliable high breakdown voltage semiconductor device that hardly affects the reliability can be realized.
【００７５】上述した実施形態（図１や図５など）で
は、２つのフローティング状態のプレート電極（１１
ａ、１２ａ）を用いた例で説明したが、これに限定され
ない。例えば、プレート電極を更に増やして３つや４つ
とし、その上層にそれぞれ環状の金属電極を設けること
も可能である。また、その複数の金属電極の横幅をドレ
イン拡散領域６から離れるごとに段階的に狭くすれば、
電界集中をより緩和することができ、高い初期耐圧を確
保できる他、表面保護膜の絶縁不良に対する影響をより
受けにくくすることができる。つまり、このような構成
の場合、ドレイン拡散領域６から遠ざかるほどプレート
電極と半導体領域２との容量結合が大きくなる結果、半
導体領域との電位差が小さくなるため、半導体領域の全
域に渡って電界集中を軽減することができ、初期耐圧を
高くすることができる。しかも、その耐圧は高温バイア
ス試験においても劣化しない。In the above embodiment (FIGS. 1 and 5), two floating plate electrodes (11
a, 12a), but the present invention is not limited to this. For example, it is possible to further increase the number of plate electrodes to three or four, and to provide an annular metal electrode on the upper layer. Further, if the width of the plurality of metal electrodes is gradually reduced as the distance from the drain diffusion region 6 increases,
The electric field concentration can be further alleviated, a high initial withstand voltage can be ensured, and the surface protective film can be less affected by insulation failure. That is, in such a configuration, as the distance from the drain diffusion region 6 increases, the capacitive coupling between the plate electrode and the semiconductor region 2 increases, and the potential difference between the semiconductor region and the semiconductor region decreases. Can be reduced, and the initial breakdown voltage can be increased. Moreover, the breakdown voltage does not deteriorate even in the high-temperature bias test.
【００７６】図７は、図６に示した構成の改変例の平面
構成を模式的に示している。図７中のＸ−Ｘ’線に沿っ
た断面構成（ソース・ドレイン間の断面構造）は、図６
中のプレート電極１１ａ、１２ａの間にさらにプレート
電極１１ａ’を設け、且つプレート電極１１ａ’の上方
に環状の金属電極１５−１’を設けた構成に対応する。
また、ソース金属電極１４とボディ金属電極１３を互い
に接続してソース・ボディ共通金属電極１４−１として
いる。これら以外の点は、図６に示した構成と同様であ
る。なお、図面を見やすくするため、金属電極とプレー
ト電極のみを表示している。FIG. 7 schematically shows a plan configuration of a modification of the configuration shown in FIG. The cross-sectional configuration (cross-sectional structure between the source and the drain) along the line XX ′ in FIG.
This corresponds to a configuration in which a plate electrode 11a 'is further provided between the inner plate electrodes 11a and 12a, and an annular metal electrode 15-1' is provided above the plate electrode 11a '.
The source metal electrode 14 and the body metal electrode 13 are connected to each other to form a source / body common metal electrode 14-1. The other points are the same as the configuration shown in FIG. In addition, only the metal electrode and the plate electrode are shown to make the drawing easy to see.
【００７７】図７に示した構成において、ドレイン金属
電極用ボンディングパッド１２１をドレイン金属電極１
５内に配置し、そして、ソース・ボディ金属電極用ボン
ディングパッド１２２をソース・ボディ共通金属電極１
４−１内に配置している。なお、ボンディングパッド１
２１または１２２は、パッド部となる領域の金属電極上
の表面保護膜１８を除去することによって、金属電極を
露出させたものである。In the configuration shown in FIG. 7, the bonding pad 121 for the drain metal electrode is
5 and the bonding pad 122 for the source / body metal electrode is connected to the source / body common metal electrode 1.
4-1. The bonding pad 1
Reference numerals 21 and 122 denote the metal electrodes exposed by removing the surface protection film 18 on the metal electrodes in the regions to be the pad portions.
【００７８】また、図７に示した構成では、単位面積あ
たりのゲート幅を大きくとるために、ドレインおよびソ
ースの形状が指形状となるようにしている。なお、ドレ
イン、ソースの指形状をさらに複数個設けた櫛形状にし
てもよい。図７に示した構成によれば、ドレインおよび
ソースの形状が指形状（または櫛形状）にされているの
で単位面積あたりのゲート幅を大きくとることができ
る。このため、数百ｍＡ〜数十Ａの大電流での使用する
ことができ、かつ、高温バイアス試験においても、耐圧
が劣化しない高耐圧パワートランジスタを実現すること
ができる。In the configuration shown in FIG. 7, the drain and the source have a finger shape in order to increase the gate width per unit area. The finger shape of the drain and the source may be a comb shape provided with a plurality of fingers. According to the configuration shown in FIG. 7, since the drain and source are formed in a finger shape (or comb shape), the gate width per unit area can be increased. Therefore, a high-withstand-voltage power transistor that can be used with a large current of several hundred mA to several tens of A and does not deteriorate in the high-temperature bias test can be realized.
【００７９】さらに、他の改変を行うことも可能であ
る。上記実施形態では、金属電極１５の一部（１５−１
等）を円環状にしたが、図８に示すように、金属電極１
５の一部が、基板法線方向から見て放射状となるように
構成してもよい。すなわち、金属電極１５の一部とプレ
ート電極１１ａ、１１ａ’、１２ａとが交差するように
した金属電極１５にしてもよい。このような構成にして
も、上記実施形態と同様に、高温バイアス試験時に負の
可動電荷の発生を防止することができ、初期耐圧の劣化
を抑制することができる。なお、図８に示すような円形
に限らず、図９に示すような略楕円（またはトラック
状）の形状にしてもよい。 （実施形態４）次に、図１０を参照しながら、実施形態
４にかかる高耐圧半導体装置を説明する。図１０は、本
実施形態の高耐圧半導体装置の要部断面構造を模式的に
示している。本実施形態は、誘電体分離構造を有してい
る点において、ＰＮ接合分離構造を有する上記実施形態
と異なる。同様の点については、説明の簡潔化を図るた
め省略する。Further, other modifications can be made. In the above embodiment, a part (15-1) of the metal electrode 15 is used.
) Is formed in an annular shape, but as shown in FIG.
5 may be configured to be radial when viewed from the substrate normal direction. That is, the metal electrode 15 may be configured so that a part of the metal electrode 15 intersects the plate electrodes 11a, 11a ', and 12a. Even with such a configuration, it is possible to prevent the generation of negative movable charges during the high-temperature bias test and to suppress the deterioration of the initial withstand voltage, similarly to the above embodiment. The shape is not limited to a circle as shown in FIG. 8, but may be a substantially elliptical (or track-like) shape as shown in FIG. (Embodiment 4) Next, a high breakdown voltage semiconductor device according to Embodiment 4 will be described with reference to FIG. FIG. 10 schematically shows a cross-sectional structure of a main part of the high withstand voltage semiconductor device of the present embodiment. This embodiment is different from the above embodiment having a PN junction isolation structure in having a dielectric isolation structure. Similar points are omitted for simplification of the description.
【００８０】本実施形態の高耐圧半導体装置は、誘電体
分離法を用いて半導体領域２の周辺を絶縁物で完全に包
囲した構造を有している。すなわち、Ｐ型の半導体基板
１上に形成された張り付け用酸化膜２０の上に半導体領
域２が形成され、半導体領域２の周辺にトレンチ溝が形
成され、そのトレンチ溝内に分離用酸化膜２１とポリシ
リコン層２２とが埋設された構成となっている。The high breakdown voltage semiconductor device of this embodiment has a structure in which the periphery of the semiconductor region 2 is completely surrounded by an insulator by using a dielectric isolation method. That is, a semiconductor region 2 is formed on an attachment oxide film 20 formed on a P-type semiconductor substrate 1, a trench is formed around the semiconductor region 2, and an isolation oxide film 21 is formed in the trench. And the polysilicon layer 22 are buried.
【００８１】次に、この構成の動作を説明する。通常
は、ボディ用金属電極１３及びソース用金属電極１４と
半導体基板１を接地電位とし、ドレイン用金属電極１５
に正の電圧を印加し、ゲート電極１０ａに約１０（Ｖ）
の制御電圧を与えて動作させる。それゆえ、５００Ｖ〜
８００Ｖのような高電圧における耐圧を考える場合に
は、ゲート電極１０ａの電位は、接地電位とほぼ等しい
と考えても支障はない。Next, the operation of this configuration will be described. Usually, the metal electrode 13 for the body, the metal electrode 14 for the source and the semiconductor substrate 1 are set to the ground potential, and the metal electrode 15 for the drain is
A positive voltage is applied to the gate electrode 10a, and about 10 (V) is applied to the gate electrode 10a.
Is operated by applying the control voltage of. Therefore, 500V ~
When considering the withstand voltage at a high voltage such as 800 V, there is no problem even if the potential of the gate electrode 10a is considered to be substantially equal to the ground potential.
【００８２】図１０に示した構成において、ドレイン電
圧を徐々に上昇させると、ボディ拡散領域４と半導体領
域２とのＰＮ接合で発生する空乏層は、ボディ拡散領域
４から横方向にも下方向にも広がる。その広がりが下方
の張り付け用酸化膜２０まで達すると、横方向のドレイ
ン拡散領域６に向かって広がる。ドレイン電圧の大きさ
に応じて空乏層の広がりが変動する間は、高耐圧半導体
装置の耐圧は維持され、その空乏層がドレイン拡散領域
６のような高濃度Ｎ型不純物の領域にぶつかると、ブレ
ークダウン現象が起きる。In the structure shown in FIG. 10, when the drain voltage is gradually increased, the depletion layer generated at the PN junction between body diffusion region 4 and semiconductor region 2 is laterally downward from body diffusion region 4. Also spread. When the spread reaches the lower attachment oxide film 20, it spreads toward the drain diffusion region 6 in the lateral direction. While the spread of the depletion layer fluctuates according to the magnitude of the drain voltage, the breakdown voltage of the high breakdown voltage semiconductor device is maintained, and when the depletion layer collides with a region of a high concentration N-type impurity such as the drain diffusion region 6, Breakdown phenomenon occurs.
【００８３】このように、半導体領域２の分離方法を変
更した本実施形態の構成においても、上述した実施形態
１の構成と同様にリサーフ技術を適用することができ
る。また、半導体領域２上の構造を上記実施形態２また
は３と同じようにすれば、同様に耐圧に関する信頼性
（特に、高温バイアスによる寿命試験）をより向上させ
ることができる。本実施形態のような誘電体分離構造を
採用した場合、半導体領域２と半導体基板１との間の寄
生容量が極めて小さくすることができるため、高周波特
性または高速スイッチング特性と高耐圧特性との両方を
満足する半導体装置を実現することができるため利点が
大きい。 （実施形態５）次に、図１１を参照しながら、実施形態
５にかかる高耐圧半導体装置を説明する。図１１は、本
実施形態の高耐圧半導体装置の要部断面構造を模式的に
示している。本実施形態の高耐圧半導体装置は、図４に
示した実施形態２の構成におけるプレート電極１１ａ、
１２ａの直下に位置する半導体領域２に、ガードリング
領域２３および２４が付加された構成を有している。他
の点については、実施形態２の構成と同様であり、説明
の簡潔化を図るため省略する。As described above, the resurf technique can be applied to the configuration of the present embodiment in which the method of separating the semiconductor region 2 is changed, similarly to the configuration of the first embodiment. Further, if the structure on the semiconductor region 2 is the same as that of the second or third embodiment, the reliability related to the withstand voltage (especially, the life test by the high temperature bias) can be further improved. When the dielectric isolation structure as in the present embodiment is adopted, the parasitic capacitance between the semiconductor region 2 and the semiconductor substrate 1 can be extremely reduced, so that both high-frequency characteristics or high-speed switching characteristics and high withstand voltage characteristics are achieved. This is a great advantage because a semiconductor device that satisfies the above condition can be realized. Embodiment 5 Next, a high breakdown voltage semiconductor device according to Embodiment 5 will be described with reference to FIG. FIG. 11 schematically shows a cross-sectional structure of a main part of the high breakdown voltage semiconductor device of the present embodiment. The high-breakdown-voltage semiconductor device of the present embodiment includes the plate electrode 11a in the configuration of the second embodiment shown in FIG.
Guard ring regions 23 and 24 are added to semiconductor region 2 located immediately below 12a. The other points are the same as in the configuration of the second embodiment, and are omitted for simplification of the description.
【００８４】本実施形態の構成においては、ボディ拡散
領域４とドレイン拡散領域６との間に位置する半導体領
域２内にＰ型不純物を拡散することによってガードリン
グ領域２３と２４とが形成されている。ガードリング領
域２３は、プレート電極１１ａ直下に位置し、一方、ガ
ードリング領域２４は、プレート電極１２ａ直下に位置
している。Ｐ型のガードリング領域２３、２４は、ドレ
イン拡散領域６を中心として、基板法線方向から見た平
面形状が同心円となるような円環状の形状を成してい
る。In the structure of the present embodiment, guard ring regions 23 and 24 are formed by diffusing a P-type impurity into semiconductor region 2 located between body diffusion region 4 and drain diffusion region 6. I have. The guard ring region 23 is located directly below the plate electrode 11a, while the guard ring region 24 is located immediately below the plate electrode 12a. The P-type guard ring regions 23 and 24 have an annular shape centered on the drain diffusion region 6 such that the planar shape seen from the substrate normal direction is concentric.
【００８５】ボディ拡散領域４とドレイン拡散領域６と
の間にガードリング領域２３、２４を形成した場合、Ｐ
型のボディ拡散領域４とＮ型の半導体領域２とのＰＮ接
合で生じる空乏層が横方向に広がる時、ガードリング領
域２３や２４から広がる空乏層とくっつき合って、空乏
層全体の曲率を大きくすることができ、その結果、電界
集中を緩和して初期耐圧を大幅に向上することができ
る。When guard ring regions 23 and 24 are formed between body diffusion region 4 and drain diffusion region 6,
When the depletion layer generated at the PN junction between the body diffusion region 4 and the N-type semiconductor region 2 spreads in the lateral direction, the depletion layer spreading from the guard ring regions 23 and 24 sticks to increase the curvature of the entire depletion layer. As a result, the electric field concentration can be reduced and the initial breakdown voltage can be greatly improved.
【００８６】本実施形態においては、プレート電極１１
ａ、１２ａの電位は、ドレイン用金属電極１５との間の
寄生容量Ｃｂ１、Ｃｂ２と、ガードリング領域２３、２
４表面との間の寄生容量Ｃａ１、Ｃａ２との直列回路に
よって決定されるため、プレート電極１１ａ及び１２ａ
の電位を、ガードリング領域２３、２４の表面電位や半
導体領域２の表面電位よりも高電位に設定することがで
きる。その結果、半導体領域２表面より酸化膜８側の電
位を高くすることができ、高温バイアス試験時にＮ型の
半導体領域２の表面にＰ型反転層が生じることを防止す
ることができるため、ソース・ドレイン間の耐圧が劣化
しないような優れた信頼性を得ることができる。In this embodiment, the plate electrode 11
The potentials of a and 12a are determined by the parasitic capacitances Cb1 and Cb2 between the drain metal electrode 15 and the guard ring regions 23 and 2b.
4 is determined by a series circuit with the parasitic capacitances Ca1 and Ca2 between the plate electrodes 11a and 12a.
Can be set higher than the surface potentials of the guard ring regions 23 and 24 and the surface potential of the semiconductor region 2. As a result, the potential on the oxide film 8 side can be made higher than the surface of the semiconductor region 2, and a P-type inversion layer can be prevented from being formed on the surface of the N-type semiconductor region 2 during a high-temperature bias test. -It is possible to obtain excellent reliability such that the breakdown voltage between drains does not deteriorate.
【００８７】なお、図１１に示した構成に対し、次のよ
うな改変を行うことも可能である。図１２は、図１１に
示した構成の改変例を示しており、半導体領域２を誘電
体分離した構造を有している。より詳細に説明すると、
図１２に示した高耐圧半導体装置は、Ｐ型の半導体基板
１上に張り付け用酸化膜２０が形成され、且つ、その上
にＮ型の半導体領域２が配置されたＳＯＩ基板と、当該
ＳＯＩ基板に分離用溝が形成され、その分離用溝に分離
用酸化膜２１及びポリシリコン層２２が埋設された構造
を有している。半導体領域２が誘電体分離されている点
以外は、図１１に示した構成と基本的には変わらないた
め、同様の点については、説明を省略する。The following modification can be made to the configuration shown in FIG. FIG. 12 shows a modification of the configuration shown in FIG. 11, which has a structure in which the semiconductor region 2 is dielectrically separated. More specifically,
The high breakdown voltage semiconductor device shown in FIG. 12 includes an SOI substrate in which an attachment oxide film 20 is formed on a P-type semiconductor substrate 1 and an N-type semiconductor region 2 is disposed thereon, The trench has a structure in which an isolation oxide film 21 and a polysilicon layer 22 are buried in the isolation trench. Except for the point that the semiconductor region 2 is separated from the dielectric, the configuration is basically the same as the configuration shown in FIG. 11, and the description of the same points will be omitted.
【００８８】誘電体分離構造を採用した場合にも、ＰＮ
接合分離構造と同じようにリサーフ技術を活用できるこ
とは、上記実施形態４で説明した通りであり、図１２に
示した構成の耐圧特性は、図１１に示した構成のものと
ほぼ同等となる。したがって、誘電体分離構造を採用す
ることによって、高耐圧特性の信頼性と高周波特性の両
方を満足する高耐圧半導体装置を実現することができ
る。When the dielectric isolation structure is adopted, the PN
The fact that the RESURF technique can be utilized in the same manner as the junction separation structure is as described in the fourth embodiment, and the withstand voltage characteristic of the configuration shown in FIG. 12 is almost equivalent to that of the configuration shown in FIG. Therefore, by employing the dielectric isolation structure, a high breakdown voltage semiconductor device that satisfies both the reliability of the high breakdown voltage characteristics and the high frequency characteristics can be realized.
【００８９】さらに、図１２に示した構成を、図１３に
示すような構成にすることも可能である。図１３に示し
た構成は、図１２におけるドレイン拡散領域６に一番近
い金属電極１５−４をドレイン用金属電極１５と一体化
して、その金属電極１５−４を円盤状にしたものであ
る。Further, the configuration shown in FIG. 12 can be changed to the configuration shown in FIG. The configuration shown in FIG. 13 is such that the metal electrode 15-4 closest to the drain diffusion region 6 in FIG. 12 is integrated with the drain metal electrode 15, and the metal electrode 15-4 is formed into a disk shape.
【００９０】このような構成にすると、ドレイン拡散領
域６に一番近いプレート電極１２ａの上を円盤状の金属
電極１５−４で完全に覆って、プレート電極１２ａをド
レイン電圧に近い電位にすることができるため、その結
果、表面保護膜１８が絶縁不良を起こしても、その下層
部への悪影響を阻止することができる。また、ボディ拡
散領域４に近いプレート電極１１ａの横幅に対して、プ
レート電極１１ａの上層に位置する環状の金属電極１５
−１の横幅を１／２倍としているため、直下の半導体領
域２部分との容量結合を大きくすることができる。その
結果、その半導体領域２部分との電位差を余り大きくし
ないようにすることができ、局所的な電界集中を避ける
ことができ、初期耐圧を高くすることができる。さら
に、表面保護膜１８が絶縁不良を起こして、金属電極１
５−１の周辺部が導電性を持つようになったとしても、
寄生容量が等価的に大きくなり、プレート電極１１ａの
電位が多少大きめに設定されるだけなので、高耐圧に関
する信頼性が殆ど損なわれないという利点も得られる。With this configuration, the plate electrode 12a closest to the drain diffusion region 6 is completely covered with the disk-shaped metal electrode 15-4, and the plate electrode 12a is set to a potential close to the drain voltage. As a result, even if insulation failure occurs in the surface protection film 18, it is possible to prevent adverse effects on the underlying layer. In addition, with respect to the width of the plate electrode 11a close to the body diffusion region 4, an annular metal electrode 15
Since the width of −1 is set to 倍, the capacitive coupling with the semiconductor region 2 immediately below can be increased. As a result, the potential difference between the semiconductor region 2 and the semiconductor region 2 can be prevented from becoming too large, local electric field concentration can be avoided, and the initial breakdown voltage can be increased. Further, the surface protective film 18 causes insulation failure, and the metal electrode 1
Even if the periphery of 5-1 becomes conductive,
Since the parasitic capacitance is equivalently increased and the potential of the plate electrode 11a is set to be slightly larger, there is obtained an advantage that the reliability with respect to the high breakdown voltage is hardly impaired.
【００９１】[0091]
【発明の効果】本発明の高耐圧半導体装置によれば、フ
ィールド絶縁膜上にフローティング状態で形成された複
数のプレート電極のそれぞれの上に位置する層間絶縁膜
上に金属電極の一部が延在しており、その金属電極の一
部と複数のプレート電極のそれぞれとが互いに容量結合
している。このため、この容量結合により構成される容
量直列回路によって、プレート電極直下の半導体領域部
分の電位とドレイン電圧とを分圧して、フローティング
状態のプレート電極に適切なバイアス電圧を与えること
が可能となる。その結果、半導体領域表面に発生し易い
Ｐ型反転層を抑制することができるため、高温バイアス
試験においても耐圧が劣化しない優れた信頼性を得るこ
とができる。According to the high breakdown voltage semiconductor device of the present invention, a part of the metal electrode extends on the interlayer insulating film located on each of the plurality of plate electrodes formed in a floating state on the field insulating film. A part of the metal electrode and each of the plurality of plate electrodes are capacitively coupled to each other. For this reason, it becomes possible to divide the potential of the semiconductor region portion immediately below the plate electrode and the drain voltage by the capacitance series circuit formed by the capacitive coupling, and to apply an appropriate bias voltage to the floating plate electrode. . As a result, a P-type inversion layer that is likely to be generated on the surface of the semiconductor region can be suppressed, so that excellent reliability can be obtained in which a breakdown voltage does not deteriorate even in a high temperature bias test.
【００９２】また、複数のプレート電極のうちの最もド
レイン拡散領域寄りに位置する環状のプレート電極の上
面の全てを層間絶縁膜を介して覆っている部分が金属電
極の一部として設けられている場合、ストレスを受け易
い表面保護膜が絶縁不良を起こしても、下層の半導体領
域に対して安定な電位を与えることができ、高温バイア
ス試験時の耐圧劣化だけでなく、表面保護膜の絶縁不良
に起因する耐圧不良も防止することができる。Further, a portion that covers the entire upper surface of the ring-shaped plate electrode closest to the drain diffusion region among the plurality of plate electrodes via an interlayer insulating film is provided as a part of the metal electrode. In this case, even if the surface protective film, which is easily subjected to stress, causes insulation failure, a stable potential can be applied to the underlying semiconductor region. Can also be prevented from withstanding voltage failure.
【図１】本発明による実施形態１にかかる高耐圧半導体
装置を模式的に示す断面斜視図である。FIG. 1 is a sectional perspective view schematically showing a high breakdown voltage semiconductor device according to a first embodiment of the present invention.
【図２】実施形態１にかかる高耐圧半導体装置の要部断
面構造を示す要部断面図である。FIG. 2 is an essential part cross-sectional view showing an essential part cross-sectional structure of the high withstand voltage semiconductor device according to the first embodiment;
【図３】実施形態１にかかる高耐圧半導体装置の電位分
布を説明するための断面図である。FIG. 3 is a cross-sectional view for explaining a potential distribution of the high breakdown voltage semiconductor device according to the first embodiment;
【図４】実施形態２にかかる高耐圧半導体装置の要部断
面構造を示す要部断面図である。FIG. 4 is an essential part cross-sectional view showing an essential part cross-sectional structure of the high withstand voltage semiconductor device according to the second exemplary embodiment;
【図５】実施形態３にかかる高耐圧半導体装置の要部断
面構造を示す要部断面図である。FIG. 5 is an essential part cross-sectional view showing an essential part cross-sectional structure of the high withstand voltage semiconductor device according to the third exemplary embodiment;
【図６】実施形態３の改変例の要部断面構造を示す要部
断面図である。FIG. 6 is an essential part cross-sectional view showing an essential part cross-sectional structure of a modification of the third embodiment.
【図７】実施形態３の改変例の平面構成を示す平面図で
ある。FIG. 7 is a plan view showing a plan configuration of a modification of the third embodiment.
【図８】実施形態３の改変例の平面構造を示す平面図で
ある。FIG. 8 is a plan view showing a planar structure of a modification of the third embodiment.
【図９】実施形態３の改変例の平面構造を示す平面図で
ある。FIG. 9 is a plan view showing a planar structure of a modification of the third embodiment.
【図１０】実施形態４にかかる高耐圧半導体装置の要部
断面構造を示す要部断面図である。FIG. 10 is an essential part cross-sectional view showing an essential part cross-sectional structure of a high breakdown voltage semiconductor device according to a fourth embodiment;
【図１１】実施形態５にかかる高耐圧半導体装置の要部
断面構造を示す要部断面図である。FIG. 11 is an essential part cross-sectional view showing an essential part cross-sectional structure of a high breakdown voltage semiconductor device according to a fifth embodiment;
【図１２】実施形態５の改変例の要部断面構造を示す要
部断面図である。FIG. 12 is an essential part cross-sectional view showing an essential part cross-sectional structure of a modification of the fifth embodiment;
【図１３】実施形態５の改変例の要部断面構造を示す要
部断面図である。FIG. 13 is an essential part cross-sectional view showing an essential part cross-sectional structure of a modification of the fifth embodiment.
【図１４】第１の従来例である高耐圧半導体装置の断面
斜視図である。FIG. 14 is a cross-sectional perspective view of a high-voltage semiconductor device as a first conventional example.
【図１５】第１の従来例の要部断面構造を示す要部断面
図である。FIG. 15 is an essential part cross-sectional view showing an essential part sectional structure of a first conventional example.
【図１６】第１の従来例における常温時の電位分布を説
明するための断面図である。FIG. 16 is a cross-sectional view for explaining a potential distribution at normal temperature in the first conventional example.
【図１７】第１の従来例における高温バイアス試験時の
耐圧劣化を説明するための断面図である。FIG. 17 is a cross-sectional view for explaining the withstand voltage degradation during a high-temperature bias test in the first conventional example.
【図１８】第２の従来例である高耐圧半導体装置の耐圧
劣化を説明するための断面図である。FIG. 18 is a cross-sectional view for explaining the withstand voltage degradation of a high withstand voltage semiconductor device according to a second conventional example.
１ 半導体基板 ２ 半導体領域 ３ 分離拡散領域 ４ ボディ拡散領域 ５ ソース拡散領域 ６ ドレイン拡散領域 ７ ゲート絶縁膜（薄い酸化膜） ８ フィールド絶縁膜（厚い酸化膜） ９ 層間絶縁膜 １０ａ ゲート電極 １１ａ、１２ａ プレート電極 １３ ボディ用金属電極 １４ ソース用金属電極 １５ ドレイン用金属電極 １５−１、１５−２ 環状金属電極 １５−３ 連結部 １８ 表面保護膜 １９ 封止用樹脂 ２０ 張り付け用酸化膜 ２１ 分離用酸化膜 ２２ ポリシリコン層 ２３、２４ ガードリング領域 Reference Signs List 1 semiconductor substrate 2 semiconductor region 3 isolation diffusion region 4 body diffusion region 5 source diffusion region 6 drain diffusion region 7 gate insulating film (thin oxide film) 8 field insulating film (thick oxide film) 9 interlayer insulating film 10a gate electrodes 11a, 12a Plate electrode 13 Metal electrode for body 14 Metal electrode for source 15 Metal electrode for drain 15-1, 15-2 Ring metal electrode 15-3 Connecting portion 18 Surface protective film 19 Sealing resin 20 Sticking oxide film 21 Oxidation for separation Film 22 polysilicon layer 23, 24 guard ring region
Claims (12)
第２導電型の半導体領域と、 前記半導体領域の中央部に形成された第２導電型のドレ
イン拡散領域と、 前記ドレイン拡散領域から離間し且つ前記ドレイン拡散
領域を包囲するように前記半導体領域内に形成された第
１導電型のボディ拡散領域と、 前記ボディ拡散領域内に形成された第２導電型のソース
拡散領域と、 前記ボディ拡散領域上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ボディ拡散領域と前記ドレイン拡散領域との間に位
置する前記半導体領域の上に形成されたフィールド絶縁
膜と、 前記ドレイン拡散領域と電気的に接続された金属電極
と、 前記ドレイン拡散領域から離間し且つ基板法線方向から
見て前記ドレイン拡散領域を包囲するように前記フィー
ルド絶縁膜上にフローティング状態で形成された複数の
プレート電極と、 前記ゲート絶縁膜および前記フィールド絶縁膜と前記複
数のプレート電極との上に形成された層間絶縁膜とを備
え、 前記金属電極の一部は、前記複数のプレート電極のそれ
ぞれの上に位置する前記層間絶縁膜上に延在しており、
前記金属電極の前記一部と前記複数のプレート電極のそ
れぞれとは、互いに容量結合している、高耐圧半導体装
置。A second conductive type semiconductor region formed on a first conductive type semiconductor substrate; a second conductive type drain diffusion region formed at a central portion of the semiconductor region; A first conductivity type body diffusion region formed in the semiconductor region so as to be spaced apart from and surrounding the drain diffusion region; a second conductivity type source diffusion region formed in the body diffusion region; A gate insulating film formed on the body diffusion region; a gate electrode formed on the gate insulating film; formed on the semiconductor region located between the body diffusion region and the drain diffusion region A field insulating film, a metal electrode electrically connected to the drain diffusion region, and surrounding the drain diffusion region separated from the drain diffusion region and viewed from a normal direction of the substrate. A plurality of plate electrodes formed in a floating state on the field insulating film, and an interlayer insulating film formed on the gate insulating film, the field insulating film and the plurality of plate electrodes, Part of the metal electrode extends on the interlayer insulating film located on each of the plurality of plate electrodes,
The high breakdown voltage semiconductor device, wherein the part of the metal electrode and each of the plurality of plate electrodes are capacitively coupled to each other.
からみて略円形の平面形状を有し、 前記ボディ拡散領域および前記ソース拡散領域は、それ
ぞれ、前記ドレイン拡散領域を中心として同心円となる
ような環状の平面形状を有している、請求項１に記載の
高耐圧半導体装置。2. The drain diffusion region has a substantially circular planar shape when viewed from a direction normal to the substrate, and the body diffusion region and the source diffusion region are respectively concentric with the drain diffusion region as a center. The high withstand voltage semiconductor device according to claim 1, wherein the high withstand voltage semiconductor device has a simple annular planar shape.
からみて略円形の平面形状を有し、 前記複数のプレート電極は、前記ドレイン拡散領域を中
心として同心円となるような環状の平面形状を有してお
り、 前記金属電極は、前記複数のプレート電極のそれぞれの
上に層間絶縁膜を介して形成された複数の環状金属電極
を前記金属電極の前記一部として有しており、当該複数
の環状金属電極のそれぞれは、前記ドレイン拡散領域と
電気的に接続されている、請求項１または２に記載の高
耐圧半導体装置。3. The drain diffusion region has a substantially circular planar shape as viewed from the normal direction of the substrate, and the plurality of plate electrodes have an annular planar shape that is concentric with the drain diffusion region as a center. The metal electrode has a plurality of annular metal electrodes formed on each of the plurality of plate electrodes via an interlayer insulating film as the part of the metal electrode. 3. The high breakdown voltage semiconductor device according to claim 1, wherein each of said annular metal electrodes is electrically connected to said drain diffusion region. 4.
とも１つは、当該環状金属電極と容量結合しているプレ
ート電極よりも狭い横幅を有する、請求項３に記載の高
耐圧半導体装置。4. The high breakdown voltage semiconductor device according to claim 3, wherein at least one of the plurality of annular metal electrodes has a smaller width than a plate electrode capacitively coupled to the annular metal electrode.
極のうちの最も前記ドレイン拡散領域寄りに位置するプ
レート電極の上面の全てを前記層間絶縁膜を介して覆っ
ている部分を有している、請求項３または４に記載の高
耐圧半導体装置。5. The metal electrode has a portion covering the entire upper surface of the plate electrode closest to the drain diffusion region among the plurality of plate electrodes via the interlayer insulating film. The high breakdown voltage semiconductor device according to claim 3.
幅は、前記ドレイン拡散領域から離れるほど狭くなって
いる、請求項３から５の何れかに記載の高耐圧半導体装
置。6. The high breakdown voltage semiconductor device according to claim 3, wherein a lateral width of each of said plurality of annular metal electrodes becomes narrower as the distance from said drain diffusion region increases.
に位置する前記半導体領域の上部に、第１導電型の複数
のガードリング領域が形成されている、請求項１から６
の何れか一つに記載の高耐圧半導体装置。7. A plurality of guard ring regions of a first conductivity type are formed above the semiconductor region located below each of the plurality of plate electrodes.
The high breakdown voltage semiconductor device according to any one of the above.
に位置する前記半導体領域の上部に、第１導電型の複数
のガードリング領域が形成されており、 前記複数のガードリング領域は、前記ドレイン拡散領域
を中心として同心円となるような環状の平面形状を有し
ている、請求項３に記載の高耐圧半導体装置。8. A plurality of guard ring regions of a first conductivity type are formed above the semiconductor region located below each of the plurality of plate electrodes, and the plurality of guard ring regions are formed of the drain region. 4. The high breakdown voltage semiconductor device according to claim 3, wherein the semiconductor device has an annular planar shape that is concentric with the diffusion region as a center.
分離拡散領域をさらに有し、前記半導体領域が接合分離
されている、請求項１から８の何れかに記載の高耐圧半
導体装置。9. The high breakdown voltage semiconductor device according to claim 1, further comprising a first conductivity type isolation / diffusion region surrounding said semiconductor region, wherein said semiconductor region is junction-separated.
縁膜をさらに有し、前記半導体領域が絶縁分離されてい
る、請求項１から８の何れかに記載の高耐圧半導体装
置。10. The high breakdown voltage semiconductor device according to claim 1, further comprising an isolation insulating film surrounding said semiconductor region, wherein said semiconductor region is insulated and isolated.
された絶縁層をさらに有し、 前記第２導電型の半導体領域は、前記半導体基板上に形
成された前記絶縁層上に形成されている、請求項１から
１０の何れかに記載の高耐圧半導体装置。11. The semiconductor device according to claim 1, further comprising an insulating layer formed on the semiconductor substrate of the first conductivity type, wherein the semiconductor region of the second conductivity type is formed on the insulating layer formed on the semiconductor substrate. The high breakdown voltage semiconductor device according to claim 1, wherein:
上に形成された表面保護膜と、前記表面保護膜上に形成
された封止樹脂部とをさらに有する、請求項１から１１
の何れか一つに記載の高耐圧半導体装置。12. The semiconductor device according to claim 1, further comprising: a surface protection film formed on the metal electrode and the interlayer insulating film; and a sealing resin portion formed on the surface protection film.
The high breakdown voltage semiconductor device according to any one of the above.
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