JP2001230421A - 集積回路デバイスの製造方法 - Google Patents
集積回路デバイスの製造方法Info
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Abstract
と。 【解決手段】 集積回路は、複数のTFTと電気的接続
構造を含む。本発明のプロセスにおいては、TFTの少
なくとも一部の構成要素を第1基板10上に形成する。
少なくとも相互接続構造を第2基板40上に形成する。
この2枚の基板10、40を積層して、TFTを有する
集積回路デバイスを形成する。
Description
ジスタ(thin film transistor;TFT)を有する半導
体デバイスと相互接続構造の製造方法に関する。
り、商業的にかなり重要なものである。アモルファスシ
リコンベースの薄膜トランジスタは、活性マトリクス液
晶ディスプレイで用いられている。薄膜トランジスタの
利点の1つは、それらを製造するのに用いる材料及び技
術の両方の点から低コストである点である。
だけ安価に製造すること以外にTFTを含む集積回路デ
バイスを安価に製造できることが望ましい。これはTF
Tの製造のみならず集積回路を動作させるのに必要なT
FTの相互接続構造も関連してくる。従って、本発明の
目的は、TFTを具備した集積回路を安価に製造する方
法を提供することである。
スタを有する集積回路の製造方法である。本発明のプロ
セスにおいては、TFTの少なくとも一部が第1のフレ
キシブルな基板の上に形成される。集積回路用の相互接
続構造が第2のフレキシブルな基板の上に形成される。
この2枚のフレキシブルな基板を積層して重ね合わせ
て、あるいは結合して所望の半導体デバイスを形成す
る。TFT全体が第1の基板上に形成されない場合(例
えばTFTゲートとゲート誘電体層と半導体が第1基板
上に形成されるがTFTのソースとドレインが形成され
ない場合)の場合には、第1基板上に形成されていない
他のTFTの部分は、別の基板上に形成される(例、第
2基板上に相互接続構造が形成される)。TFTの一部
が第1基板上に形成され、残りの部分が第2基板上に形
成されるような実施例においては、TFTは基板を積層
することにより組み立てられる。
成された後、第1基板が第2基板に積み重ねられて集積
回路を形成する。本発明の方法は多方面で利用できる点
で利点がある。特に本発明のプロセスは、このプロセス
のより技術的に難しい点及び時間のかかるプロセス(T
FTソースとドレインとゲートの形成)が一方の基板上
で行われ、より易しいプロセス(即ち相互接続構造の形
成)が別の基板上で行われるために経済的である。2枚
の異なる基板上にデバイスを形成することは、プロセス
条件及び材料を幅広く選択できることを意味する。また
本発明のプロセスによりデバイスの部分の並行な処理、
即ち第1基板上の第1部分と第2基板上の第2部分の処
理が可能となる。このような並列のプロセスにより時間
が削減される。例えば所望の処理ステップが一方の基板
上に既に形成された材料と構造体と適合性を有さない場
合には、このプロセスステップは第2の基板上で実行す
ることも出来る。
を含む集積回路デバイスの第1部分が第1のフレキシブ
ル基板(第1基板)上に形成される。この集積回路デバ
イスの第2部分が第2フレキシブルな基板(第2基板)
上に形成される。第2基板上に形成された集積回路デバ
イスの部分は、少なくとも相互接続構造である。本発明
の説明においては、この相互接続構造は集積回路内の個
々のTFTを回路の外部の他のデバイスと電気的に接続
するワイヤリングである。本発明は第1基板と第2基板
を例に説明するが、3枚以上の基板を用いることも出来
る。複数の基板を用いることにより、より少ない数の処
理ステップが何れかの基板上で実行することが出来るた
めに、より大きなフレキシビリティを有する。
ての構成部品(例、ソース,ドレイン,半導体,ゲート
誘電体,ゲート)が第1基板上に形成される。第2の実
施例においては、TFTの構成要素の一部(例、TFT
ゲート,ゲート誘電体,半導体)が第1基板上に形成さ
れ、TFTの構成部品の残りの部分(例、ソースとドレ
イン)が第2基板上に形成される。
な基板である。本発明の説明においては、フレキシブル
な基板は柔軟性があるが、脆くはない基板である。従っ
て基板は、ガラス製あるいは結晶基板(シリコン)では
ない。基板が曲げることが出来、且つ非常に薄く製造で
きる(その厚さがミリメートルよりも遙かに小さい)場
合に好ましい。基板がリールトゥリールプロセスに適合
性を有する場合には好ましい。この適切な基板の例とし
ては、プラスチック、例えばポリマー製及びポリイミド
製である。プラスチック製の基板は、フレキシブルな回
路基板を製造するのに現在用いられており、当業者には
公知であり本明細書では詳述しない。
とは従来公知である。様々な材料及びプロセスを用いて
このようなTFTを形成できる。様々なTFTの形状が
可能である。本発明の一実施例においては、ソースとド
レインはプラスチック基板上に形成される。半導体材料
がこのソースとドレイン上に形成され、ゲート誘電体と
ゲートがこの半導体材料の上部に形成される。図1に示
す他の実施例においては、金属製あるいは導電性ポリマ
ー製のTFTゲート15が第1基板10の上に形成され
る。誘電体層20がこのTFTゲート15の上に形成さ
れる。ソース領域25とドレイン30が誘電体層20の
上に形成される。半導体材料層35はソース領域25と
ドレイン30の間に形成され、良好なオーミック接点が
これら2つの電極の間に形成される。
れる。金属45が基板40の両面と第2基板40内の貫
通孔50を貫通してパターン化して形成される。従来技
術を用いて基板上に金属を堆積し、パターン化すること
が出来る。
成するのに用いることが出来る。有機半導体材料がプラ
スチックと適合性を有するために好ましく、低コスト、
軽量であり、且つフレキシブルなプラスチック基板を具
備するデバイスを提供するために好ましい。その使用可
能な導電率とキャリア移動度を有する有機材料が薄膜ト
ランジスタデバイスの活性層として用いることが出来
る。これに関しては米国特許出願第08/770,53
5号(出願日、1996年12月20日、発明の名称:
Method of Making An Organic Thin Film Transistor、
発明者:Zhenan Bao et al)に記載されて
いる。有機デバイスは米国特許出願第09/087,2
01号(出願日、1998年5月29日、発明の名称:
Thin-FilmTransistor Monolithically Integrated With
An Organic Light-Emitting Diode、発明者:Zhen
an Bao et al)に記載されている。後者の特許
出願は、活性層として有機層を有する発光ダイオード
(LDE)と半導体層として有機層を有するトランジス
タとこれらのLEDとトランジスタがモノリシックに集
積された技術を開示している。
るのに適したものである。プラスチック基板上に堆積す
ることの出来る無機半導体材料の一例は、アモルファス
シリコンとして堆積され(CVDにより)、そしてフラ
ッシュアニール(flashanneal)により多結
晶に変換される多結晶シリコンである。無機半導体材料
の他の例は、アモルファスシリコン,カドミウムセレナ
イド,カドミウムシリサイド,亜鉛シリサイド,テルリ
ウムである。半導体材料は、デバイスの形成によりn型
又はp型の何れかである。CMOSデバイスにおいて
は、n型半導体材料とp型半導体材料の両方が用いられ
る。
究は、これらの材料を処理する容易さを利用したパター
ン化方法にまで拡大している。例えば放射を用いて感光
性有機材料をパターン化している。これに関しては、Dr
ury,C.J.,et al著の「Low−Cost All−Polymer
Integrated Circuits」Appl.Phys.Lett.Vol.7
3,p.108(1998)を参照のこと。非光リソグ
ラフ方法は、半導体デバイスを製造するコスト及びフレ
キシビリティの点から利点がある。このような技術は、
インクジェットプリント及びスクリーンプリントを含
み、これに関しては、Z.Bao et al.著の「High Per
formance Plastic Transistors Fabricatedby Printing
Techniques」Chem.Master.,Vol.9,p.1299(1997)を参照
のこと。これらの技術は、35μmから100μmの解
像度及びそれ以上の解像度を有する製造に用いられるの
に適している。
製造するためには、より高い解像度の技術が必要であ
る。平面状エラストマースタンプ(planar elastomeric
stamp)を用いて、10μmから80μmの寸法を有す
る特徴物のパターンをシリコン製基板上に刻印する技術
は公知である。例えば、Kumar,A.et al.著の「features
of Gold Having Micrometer to Centimeter Dimensions
Can Be Formed Through a Combination of Stamping w
ith an Elastomeric Stamp and Alkanetiol 'Ink'Follo
wed by Chemical Etching "APPL.PHYS.LEFT.,Vol.63,p.
2002(1993)」を参照のこと。多くのアプリケーションに
必要とされる臨界寸法(通常トランジスタのチャネル長
さ)は、約10μm以下である。これら高い解像度のデ
バイスを得る他の製造方法が近年発表されている。この
ような製造方法は、マイクロモールディング/スクリー
ンプリンティング方法を組み合わせたものである。即
ち、この製造方法は、臨界特徴物を規定する最近開発さ
れた高解像度技術(キャピラリ内のマイクロモールディ
ング)と、デバイスの他の構成要素をパターン化する既
存の低解像度方法(screen printing)を組み合わせた
ものである。これに関してはRogers,J.,et al.著の「No
nphotolithographic Fabrication of OrganicTransisto
rs With Micron Feature Sizes,Appl.Phys.Lett.Vol.7
1,p.2716(1998)」を参照のこと。この方法においては、
有機トランジスタは他の非光リソグラフ系で以前に達成
したものよりも約50倍以上小さい(約2μmのチャネ
ル長さの)有機トランジスタが製造できる。これによ
り、多くのアプリケーションの解像度の要件以上のもの
が得られる。
の技術は、一般に適用できるものではない。上記に掲げ
た技術は、有機TFTを製造する現在公知の技術の例を
示したものである。
バイスの有機半導体材料とTFTデバイスの他の構成素
子を形成するのに必要とされる溶剤及びエッチング剤と
の間の両立性(適合性)が無いために制限されている。
例えば、金属製電極をパターン化するエッチング剤は強
酸化剤であり、有機半導体材料とは通常両立しないもの
である。しかし、本発明の方法は、別々の基板上で行わ
れる並列処理が含まれる。デバイスのある構成要素
(例、デバイスの電極)を形成するのに必要なエッチン
グ剤、溶剤等の材料は、デバイスの他の構成要素(有機
半導体)と両立性を有さないために、この両立しない材
料の間の接触は2枚の基板の間の処理を適宜分けること
により回避できる。かくして、接点を形成するのに用い
られる金属エッチング剤が有機半導体に対し悪影響を及
ぼす場合には、このエッチング剤と半導体との間の接触
は、第1基板上に有機半導体を形成することにより回避
できる。金属接点は、第2基板上に形成される。かくし
て、金属をパターン化するのに用いられる金属エッチン
グ剤は、有機半導体には接触しない。従って、本発明の
プロセスはTFTを形成する有機半導体の使用に対する
処理要件を緩和している。
た後、第1基板は第2基板に積層される。第1基板と第
2基板は加熱、加圧、接着あるいはこれらの組み合わせ
を用いて一体にされる。市販されている導電性接着剤及
び非導電接着剤を用いることが出来る。従って、導電性
接着剤を用いて第2基板上の導体と導体とを接続するこ
とが出来る。同様に非導電性接着剤を用いて第1基板上
の領域と第2基板上の他の領域を機械的に結合すること
が出来る。2枚の基板を結合する方法は、設計的選択事
項である。
1基板を相互接続構造がその上に形成された第2基板に
積層する実施例を例に説明する。しかし様々な組み合わ
せ(その全てが少なくとも第1基板を第2基板に接合す
る必要がある)が考えられる。この方法の柔軟さが本発
明の利点の1つである。
Tのゲートとゲート誘電体と半導体層が第1基板上に形
成される。相互接続構造とTFTのソース接点とドレイ
ン接点が第2基板上に形成される。その後この2枚の基
板を積層して一体化する。
ゲート誘電体と半導体層が第1基板上に形成される。T
FTのソース接点とドレイン接点が第2基板上に形成さ
れる。相互接続構造が第3基板上に形成される。この3
枚の基板を積層して一体化する。
ゲート誘電体と半導体層とソース接点とドレイン接点が
第1基板上に形成される。相互接続構造が第2基板上に
形成される。さらに別の相互接続構造が第3基板上に形
成される。これら3枚の基板を積層して一体化する。
電体と半導体が第1基板上に形成される。TFTのゲー
トと一部の相互接続構造が第2基板上に形成される。T
FTのソース接点とドレイン接点及び相互接続構造が第
3基板上に形成される。これらの基板をその後積層して
一体化する。
電体とゲートが第1基板上に形成される。半導体材料と
ソース接点とドレイン接点が第2基板上に形成される。
相互接続構造が第2基板上形成される。これら2枚の基
板をその後積層して一体化する。
電体と半導体層とソース接点とドレイン接点が第1基板
上に形成される。TFTのゲートと相互接続構造が第2
基板上に形成される。さらに相互接続構造が第3基板上
に形成される。これら3枚の基板をその後積層して一体
化する。
回路を具備した基板内、あるいは別の基板内の何れかに
最終製品として必要とされる他の電子デバイスも具備さ
れる。このような他のデバイスは受動素子、例えばワイ
ヤレス素子で通常使用される抵抗、インダクタ、キャパ
シタ、アンテナ等が含まれる。さらにこの例には発光ダ
イオード、電子泳動ディスプレイ素子、ポリマー分散液
晶表示素子のようなディスプレイ素子の列を含む。他の
例としては、ACエレクトロルミセントデバイス、強磁
性液晶デバイス、センサーデバイスを含む。これら集積
化された最終製品においては、第1基板上に形成された
薄膜トランジスタは、相互接続基板あるいは他の基板上
に含まれる他のデバイスを駆動するのに用いられ、そし
てこれら全ての基板は、積層技術により一体化される。
最終製品がセンサー(感光性材料あるいは化学反応性材
料のトランジスタ)の場合には、基板と他の材料は励起
(即ち、光又は化学物質)の分配を容易にするよう選択
される。
が100nm)がフレキシブルなポリイミド製の基板上
に堆積される。従来のチタンあるいはクロムの接着層を
用いて金層を基板に接着させる。金製パターン化層11
0は、従来のリソグラフ技術を用いて形成され、元の金
製パターン化層110の上に形成されたフォトレジスト
層にないにパターンを規定する。フォトレジスト内のパ
ターンが従来のエッチング技術を用いてその下の金層に
転写される。このパターン化された金層は、デバイス
(TFT)のゲート電極である。
あるいは溶剤からのキャスト)を用いてパターン化され
た金製パターン化層110の上に形成される。誘電体層
120の材料は、例、ポリイミド、グラスレジン、ベン
ゾシクロブタン(bennzocyclobutene、即ち、CYCLOTENE
、ダウケミカルの商標)である。誘電体層120の厚
さは、約0.5μmである。次にソース電極130とド
レイン電極140が形成される。これらの電極は、例え
ば導電性金属(例、金)、導電性ポリマー(ポリアニリ
ン)あるいは導電性スクリーンプリントしたインクであ
る。様々な従来技術(例、スクリーンプリンティング、
シャドウマスクを介した真空蒸着、従来のブランケット
金属化後の金属の光リソグラフとエッチング)は、これ
らの電極をパターン化するのに適したものである。ソー
ス電極130とドレイン電極140は、それぞれ大きな
相互接続用パッド150と相互接続用パッド160を具
備して形成される。これらのパッドによりソース/ドレ
インと第2基板上の相互接続構造との間の整合性及び相
互接続が容易となる。相互接続基板が図2の個々のデバ
イスと最終製品の他の部品との間の所望の相互接続を与
える。
半導体層170がソース電極130とドレイン電極14
0の近傍に、且つ接触して堆積される。(半導体層17
0の材料は、例えばdihexyl-α-quinquethiopheneであ
る。)半導体材料と電極材料は、所望のオーミック接点
を与えるよう選択される。所望のオーミック接点を与え
る電極材料は、カーボンベースの導電性インクと導電性
ポリマー、金と金をコーティングした金属である。この
時点で100を相互接続用基板に積層する。
も一部と相互接続構造が別々に設計され、並列処理シー
ケンス用いて別々に製造できることである。複数の基板
を製造することにより、各基板の処理条件を個別に最適
化することが出来る。例えば、基板100上に薄膜FE
Tを形成することは1μmの特徴(例えば、ソース電極
とドレイン電極との間の距離)をパターン化する技術を
使用する必要がある。これに対し、基板100上の薄膜
FETが接続される相互接続構造は、それよりも繊細で
ない(例、50μmから250μmのオーダー)特徴を
有すればよい。従って、特定の基板を製造する技術は適
宜選択することができる。即ち、第1基板上の特徴物を
形成するのに用いられる高価、且つ時間のかかる技術
は、第2基板上の特徴物を形成するのに用いることはな
い。
上に相互接続構造を形成する実施例ではさらに別の利点
がある。その理由は、相互接続構造を別個に形成し、第
1基板上のデバイスの列を様々な方法で相互接続できる
からである。これにより別の機能を具備するデバイスが
得られる。
以下のプロセスで製造される。第1基板はMYLAR
(E.I.Dupont de Nemours社の登録商標)製の基板
でその上に導電性ストリップまたはラインが形成されて
いる。この導電性ストリップは、ポリマーベースの導電
体で、例えば、カーボン含有インクである。第2基板
は、ITO(インジウム錫酸化物)をコーティングした
MYLAR でその上に500nm厚のポリイミド製の
ゲート誘電体層を具備している。Regioregul
ar(poly (3-hexylthiophene))は、ITOをコーテ
ィングしたMYLAR 製基板の上にクロロホルムの溶
剤から形成され、この基板はその上にポリイミド製のゲ
ート誘電体層を具備する。この2枚の基板をその後圧接
する。ポリマーベースの導電体の導電ストリップは、ソ
ース電極とドレイン電極として機能し、ポリイミドは、
ゲート誘電体である。ITOはゲートであり、ポリシオ
ペン(polythiophene)は半導体である。
1基板はゲート電極、ゲート接点を形成して準備し、そ
の上にTFTデバイスが形成される。ポリマー製の誘電
体材料(例、ポリイミド)をこの基板の選択した領域に
塗布(形成する)する。例えば、誘電体がゲート電極の
上にプリントされる。その後、有機半導体材料を基板上
に溶剤キャスティング又は、蒸着等の技術を用いて形成
される。有機半導体の一例は、リジオレギュラーポリ
(ヘキシルチオフェン)(regioregular poly(hexylthi
ophene))、α,ω−ジヘキシル−α−セクシチオフェン
(α,ω-dihexyl-α-sexithiophene)、α,ω−ジヘキ
シル−α−クウィンクチオフェン(α,ω-dihexyl-α-q
uinquethiophene)、ペンタセン(pentacene)、銅ペル
フルオロフタロシアニン(copper perfluorophthalocya
nine)及び N,N´ビス-(1H,1H−ペンタデカフルオ
ロオクチル)ナフタレン−1,4,5,8-テトラカルボキシリ
ックジイミド( N,N´-bis(1H,1H−pentadecafluo
rooctyl)napthalene-1,4,5,8-tetracarboxylic diimid
e)。 第2基板はニッケル製の接着層と金製のフィルム
でもってコーティングする。ヘキサデカネチオール(he
xadecanethiol)パターンが金製のフィルムの上に規定
され、チオールでカバーされていない金属は水溶性酸化
(aqueous,oxygenated)の水酸化カリウム/シアン化カ
リウム(KOH/KCN)(金に対し)と硫酸/過酸化
水素/燐酸/硫酸ニッケル(H2SO4/H2O2/H3P
O4/NiSO4)(ニッケルに対し)でもってエッチン
グされる。ソース電極とドレイン電極を含む残りの金属
パターンを第1基板上に積層し、複数のFETを完成さ
せ、そして相互接続を形成する。
ップにより、ミクロンサイズのチャネル長と所望の上部
接触形状が得られる。この上部接触形状は、実際のソー
スとドレインよりも遙かに大きいソース接点用パッドと
ドレインの接点用パッドを含む。例えば、第2基板上の
金属のパターンをエッチングするのに用いられる反応剤
は、第1基板上の半導体を化学的に劣化させることがあ
る。2つの基板の間の処理を分けることにより反応剤を
用いることが出来、更にまた反応剤と半導体との間の接
触を回避することが出来る。更にまた金のような金属は
弗化処理された有機半導体には充分良く接着しない。そ
して2枚の基板の間を処理を分けることにより、上記の
ような劣化の問題を回避することが出来る。
と誘電体材料と半導体とは第1基板上に形成され、導電
性カーボンのパターンは第2基板上に形成される。これ
ら2枚の基板を積層してデバイスを形成する。
2基板上に形成された相互接続構造の断面図。
薄膜トランジスタの平面図。
Claims (7)
- 【請求項1】(A) 第1基板(10)上に薄膜トラン
ジスタの少なくとも一部を形成するステップと、 (B) 第2基板(40)の上に相互接続構造を形成す
るステップと、 (C) 前記第1基板(10)を第2基板(40)に積
層するステップとを有し、これにより前記薄膜トランジ
スタを相互接続構造に電気的に接続することを特徴とす
る集積回路デバイスの製造方法。 - 【請求項2】前記薄膜トランジスタは、ゲートとゲート
誘電体と半導体とソースとドレインとを有することを特
徴とする請求項1記載の方法。 - 【請求項3】前記薄膜トランジスタ全体を前記第1基板
(10)上に形成することを特徴とする請求項2記載の
方法。 - 【請求項4】前記薄膜トランジスタのゲートとゲート誘
電体と半導体とを第1基板(10)上に形成し、 前記薄膜トランジスタのソースとドレインを第2基板
(40)上に形成することを特徴とする請求項2記載の
方法。 - 【請求項5】前記半導体は、有機半導体であることを特
徴とする請求項4記載の方法。 - 【請求項6】前記半導体は、無機半導体であることを特
徴とする請求項4記載の方法。 - 【請求項7】ことを特徴とする請求項6記載の方法。
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