JP2001229079A - メモリおよびスイッチ回路のデータエラー検出回路 - Google Patents
メモリおよびスイッチ回路のデータエラー検出回路Info
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- JP2001229079A JP2001229079A JP2000037737A JP2000037737A JP2001229079A JP 2001229079 A JP2001229079 A JP 2001229079A JP 2000037737 A JP2000037737 A JP 2000037737A JP 2000037737 A JP2000037737 A JP 2000037737A JP 2001229079 A JP2001229079 A JP 2001229079A
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Abstract
(57)【要約】
【課題】エラーチェックビットを付加しないであらゆる
ビット巾に対応できるメモリおよびスイッチ回路のデー
タエラー検出回路を提供することにある。 【解決手段】メモリ１にデータが書き込まれる際、書き
込みデータ加算回路２は、データの先頭を示すパルスで
あるＦＰ１０１を検出したとき書き込みデータの加算を
開始し、次のＦＰ１０１が検出されたとき加算結果をデ
ータエラー検出回路４へ出力する。読み出しデータ加算
回路３は、ＦＰ１０１を受信したとき読み出しデータの
加算を開始し、次のＦＰ１０１が検出されたとき加算結
果をデータエラー検出回路４に出力する。データエラー
検出回路４では、書き込みデータ加算回路２からの加算
結果と読み出しデータ加算回路３から加算結果とを比較
し、相違があればアラーム信号１０７を発生する。
ビット巾に対応できるメモリおよびスイッチ回路のデー
タエラー検出回路を提供することにある。 【解決手段】メモリ１にデータが書き込まれる際、書き
込みデータ加算回路２は、データの先頭を示すパルスで
あるＦＰ１０１を検出したとき書き込みデータの加算を
開始し、次のＦＰ１０１が検出されたとき加算結果をデ
ータエラー検出回路４へ出力する。読み出しデータ加算
回路３は、ＦＰ１０１を受信したとき読み出しデータの
加算を開始し、次のＦＰ１０１が検出されたとき加算結
果をデータエラー検出回路４に出力する。データエラー
検出回路４では、書き込みデータ加算回路２からの加算
結果と読み出しデータ加算回路３から加算結果とを比較
し、相違があればアラーム信号１０７を発生する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリおよびスイ
ッチ回路のデータエラー検出回路に関し、特に、メモリ
への書き込みデータと読み出しデータとの整合性のチェ
ックを行うメモリのデータエラー検出回路およびスイッ
チ回路の入出力データの整合性のチェックを行うスイッ
チ回路のデータエラー検出回路に関する。
ッチ回路のデータエラー検出回路に関し、特に、メモリ
への書き込みデータと読み出しデータとの整合性のチェ
ックを行うメモリのデータエラー検出回路およびスイッ
チ回路の入出力データの整合性のチェックを行うスイッ
チ回路のデータエラー検出回路に関する。
【０００２】
【従来の技術】従来のメモリデータチェック方式とし
て、パリティエラーチェック方式が主に使用されてい
る。しかし、パリティエラーチェック回路は、パリティ
ビットを生成し、データと共にメモリに書き込み、読み
出し時にパリティチェックを行うことから、メモリには
データビット幅に１ビット加えたビット幅が必要にな
る。
て、パリティエラーチェック方式が主に使用されてい
る。しかし、パリティエラーチェック回路は、パリティ
ビットを生成し、データと共にメモリに書き込み、読み
出し時にパリティチェックを行うことから、メモリには
データビット幅に１ビット加えたビット幅が必要にな
る。
【０００３】また、従来のメモリデータチェック方式と
して使用されているＥＣＣ（ＥＲＲＯＲ ＣＯＲＲＥＣ
ＴＩＮＧ ＣＯＤＥ：誤り訂正符号）エラーチェック方
式は、パリティエラーチェック方式と同じように、ＥＣ
Ｃビットを演算することで生成し、データ共にメモリに
書き込み、読み出し時に演算した内容とＥＣＣビットと
でチェックを行っている。このとき、ＥＣＣビットは１
６ビット巾を必要としている。
して使用されているＥＣＣ（ＥＲＲＯＲ ＣＯＲＲＥＣ
ＴＩＮＧ ＣＯＤＥ：誤り訂正符号）エラーチェック方
式は、パリティエラーチェック方式と同じように、ＥＣ
Ｃビットを演算することで生成し、データ共にメモリに
書き込み、読み出し時に演算した内容とＥＣＣビットと
でチェックを行っている。このとき、ＥＣＣビットは１
６ビット巾を必要としている。
【０００４】また、従来の伝送路におけるＣＲＣ演算方
式では、ビットシリアルデータ送出時に演算を行いその
演算した結果をＣＲＣビット（ＦＣＳビットと呼ぶこと
もある）ビットシリアルデータに付加し、受信時に受信
したシリアルデータを演算しながら受信し、その演算し
た結果と付加されたＣＲＣビットとを比較することで伝
送路のチェックを行っている。
式では、ビットシリアルデータ送出時に演算を行いその
演算した結果をＣＲＣビット（ＦＣＳビットと呼ぶこと
もある）ビットシリアルデータに付加し、受信時に受信
したシリアルデータを演算しながら受信し、その演算し
た結果と付加されたＣＲＣビットとを比較することで伝
送路のチェックを行っている。
【０００５】
【発明が解決しようとする課題】従来のメモリデータチ
ェック方式の場合、メモリデバイスを選定する際、パリ
ティビットを考慮したビット幅のメモリを選択しなけれ
ばならず、デバイス価格も高価にならざるを得ないとい
う問題点がある。更に、パリティチェック回路は、偶数
ビットの誤り等のエラー監視能力が不十分であり、必ず
しも検出精度が高くないという問題点がある。
ェック方式の場合、メモリデバイスを選定する際、パリ
ティビットを考慮したビット幅のメモリを選択しなけれ
ばならず、デバイス価格も高価にならざるを得ないとい
う問題点がある。更に、パリティチェック回路は、偶数
ビットの誤り等のエラー監視能力が不十分であり、必ず
しも検出精度が高くないという問題点がある。
【０００６】また、従来のＥＣＣエラーチェック方式の
場合、メモリデバイスを選定する際、ＥＣＣビットを考
慮したビット幅のメモリ（１６ビット巾余分に必要）を
選択しなければならず、デバイス価格も高価にならざる
を得ないという問題点がある。更に、ビット巾（例え
ば、１ビット巾の場合）が少ないデータの場合、取り扱
いができないという問題点がある。
場合、メモリデバイスを選定する際、ＥＣＣビットを考
慮したビット幅のメモリ（１６ビット巾余分に必要）を
選択しなければならず、デバイス価格も高価にならざる
を得ないという問題点がある。更に、ビット巾（例え
ば、１ビット巾の場合）が少ないデータの場合、取り扱
いができないという問題点がある。
【０００７】また、ＣＲＣ演算方式では、シリアルデー
タ転送における伝送路には有効であるが、メモリを使用
するとしたら規則的なシリアルの入出力データのエラー
チェックには有効であるが、入出力データがそれぞれラ
ンダムなアドレスにライトリードする場合には順序がく
るい適用できないという問題点がある。更に、メモリ回
路およびスイッチ回路が１ビット巾の場合は使用できる
が、メモリ回路およびスイッチ回路のように、ある程度
データ巾が必要とした場合は、取り扱えないという問題
点がある。
タ転送における伝送路には有効であるが、メモリを使用
するとしたら規則的なシリアルの入出力データのエラー
チェックには有効であるが、入出力データがそれぞれラ
ンダムなアドレスにライトリードする場合には順序がく
るい適用できないという問題点がある。更に、メモリ回
路およびスイッチ回路が１ビット巾の場合は使用できる
が、メモリ回路およびスイッチ回路のように、ある程度
データ巾が必要とした場合は、取り扱えないという問題
点がある。
【０００８】本発明の目的は、以上の問題点を解決する
ために、エラーチェックビットを付加しないであらゆる
ビット巾に対応できるメモリおよびスイッチ回路のデー
タエラー検出回路を提供することにある。
ために、エラーチェックビットを付加しないであらゆる
ビット巾に対応できるメモリおよびスイッチ回路のデー
タエラー検出回路を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１のメモリのデータエラー検出回路
は、読み出しと書き込みが同時にできるメモリを備えた
メモリのデータエラー検出回路において、前記メモリに
データが順次書き込まれる毎に書き込まれるデータを加
算する書き込みデータ加算回路と、前記メモリから書き
込まれたデータが順次読まれる毎に読み出されるデータ
を加算する読み出しデータ加算回路と、前記書き込みデ
ータ加算回路で加算した内容と前記読み出しデータ加算
回路で加算した内容とを比較するデータ比較回路とを有
することを特徴としている。
めに、本発明の第１のメモリのデータエラー検出回路
は、読み出しと書き込みが同時にできるメモリを備えた
メモリのデータエラー検出回路において、前記メモリに
データが順次書き込まれる毎に書き込まれるデータを加
算する書き込みデータ加算回路と、前記メモリから書き
込まれたデータが順次読まれる毎に読み出されるデータ
を加算する読み出しデータ加算回路と、前記書き込みデ
ータ加算回路で加算した内容と前記読み出しデータ加算
回路で加算した内容とを比較するデータ比較回路とを有
することを特徴としている。
【００１０】また、本発明の第２のメモリのデータエラ
ー検出回路は、読み出しと書き込みが同時にできるメモ
リを備えたメモリのデータエラー検出回路において、前
記メモリにデータが書き込まれる際に前記データの先頭
を示すパルスを検出すると書き込みデータの加算を開始
する書き込み開始手段と、前記メモリに順次書き込まれ
る毎に書き込まれるデータの加算を行いその加算された
データを保存する書き込み加算データ保存手段と、前記
データの最後尾を示すパルスを検出すると前記メモリに
書き込まれたデータを読み出しその読み出したデータの
加算を開始する読み出し開始手段と、前記メモリから順
次読み出される毎に読み出されるデータの加算を行いそ
の加算されたデータを保存する読み出し加算データ保存
手段と、前記書き込み加算データ保存手段で保存された
内容と前記読み出し加算データ保存手段で保存された内
容とを比較する比較手段とを有することを特徴としてい
る。
ー検出回路は、読み出しと書き込みが同時にできるメモ
リを備えたメモリのデータエラー検出回路において、前
記メモリにデータが書き込まれる際に前記データの先頭
を示すパルスを検出すると書き込みデータの加算を開始
する書き込み開始手段と、前記メモリに順次書き込まれ
る毎に書き込まれるデータの加算を行いその加算された
データを保存する書き込み加算データ保存手段と、前記
データの最後尾を示すパルスを検出すると前記メモリに
書き込まれたデータを読み出しその読み出したデータの
加算を開始する読み出し開始手段と、前記メモリから順
次読み出される毎に読み出されるデータの加算を行いそ
の加算されたデータを保存する読み出し加算データ保存
手段と、前記書き込み加算データ保存手段で保存された
内容と前記読み出し加算データ保存手段で保存された内
容とを比較する比較手段とを有することを特徴としてい
る。
【００１１】更に、上記の第２のメモリのデータエラー
検出回路において、前記データの最後尾を示すパルス
は、前記データの先頭を示すパルスの次のデータの先頭
を示すパルスであることを特徴としている。
検出回路において、前記データの最後尾を示すパルス
は、前記データの先頭を示すパルスの次のデータの先頭
を示すパルスであることを特徴としている。
【００１２】更に、上記の第１または第２のメモリのデ
ータエラー検出回路において、前記メモリに書き込まれ
るデータの加算および前記メモリから読み出されるデー
タの加算を行うときのビット巾は、前記メモリに書き込
むときのビット巾および前記メモリから読み出されると
きのビット巾と同じであることを特徴としている。
ータエラー検出回路において、前記メモリに書き込まれ
るデータの加算および前記メモリから読み出されるデー
タの加算を行うときのビット巾は、前記メモリに書き込
むときのビット巾および前記メモリから読み出されると
きのビット巾と同じであることを特徴としている。
【００１３】更に、上記の第１または第２のメモリのデ
ータエラー検出回路において、前記メモリからブロック
単位のデータの読み出しは、ブロック単位で書き込んだ
データを書き込み時のアドレスの順序と違う順序で読み
出すことを特徴としている。
ータエラー検出回路において、前記メモリからブロック
単位のデータの読み出しは、ブロック単位で書き込んだ
データを書き込み時のアドレスの順序と違う順序で読み
出すことを特徴としている。
【００１４】また、本発明の第１のスイッチ回路のデー
タエラー検出回路は、複数の入力ポートに時分割に振り
分けされた入力データを複数の出力ポートの１つに振り
分けるスイッチ回路を備えたスイッチ回路のデータエラ
ー検出回路において、前記スイッチ回路の各入力ポート
に前記入力データが入力される毎に前記入力データを加
算する入力データ加算回路と、前記スイッチ回路の各出
力ポートから前記入力データを出力データとして出力さ
れる毎に出力される前記出力データを加算する出力デー
タ加算回路と、前記入力データ加算回路で加算した内容
と前記出力データ加算回路で加算した内容とを比較する
データ比較回路とを有することを特徴としている。
タエラー検出回路は、複数の入力ポートに時分割に振り
分けされた入力データを複数の出力ポートの１つに振り
分けるスイッチ回路を備えたスイッチ回路のデータエラ
ー検出回路において、前記スイッチ回路の各入力ポート
に前記入力データが入力される毎に前記入力データを加
算する入力データ加算回路と、前記スイッチ回路の各出
力ポートから前記入力データを出力データとして出力さ
れる毎に出力される前記出力データを加算する出力デー
タ加算回路と、前記入力データ加算回路で加算した内容
と前記出力データ加算回路で加算した内容とを比較する
データ比較回路とを有することを特徴としている。
【００１５】また、本発明の第２のスイッチ回路のデー
タエラー検出回路は、複数の入力ポートに時分割に振り
分けされた入力データを複数の出力ポートの１つに振り
分けるスイッチ回路を備えたスイッチ回路のデータエラ
ー検出回路において、前記スイッチ回路に前記入力デー
タが入力される際にデータの先頭を示すパルスを検出す
ると入力データの加算を開始する入力開始手段と、前記
スイッチ回路の各ポートに順次前記入力データが入力さ
れる毎に前記入力データの加算を行いその加算されたデ
ータを保存する入力加算データ保存手段と、前記データ
の最後尾を示すパルスを検出すると前記スイッチ回路に
入力されたデータを読み出しその読み出したデータの加
算を開始する出力開始手段と、前記スイッチ回路の各ポ
ートから順次前記入力データが出力データとして出力さ
れる毎に前記出力データの加算を行いその加算されたデ
ータを保存する出力加算データ保存手段と、前記入力加
算データ保存手段で保存された内容と前記出力加算デー
タ保存手段で保存された内容とを比較する比較手段とを
有することを特徴としている。
タエラー検出回路は、複数の入力ポートに時分割に振り
分けされた入力データを複数の出力ポートの１つに振り
分けるスイッチ回路を備えたスイッチ回路のデータエラ
ー検出回路において、前記スイッチ回路に前記入力デー
タが入力される際にデータの先頭を示すパルスを検出す
ると入力データの加算を開始する入力開始手段と、前記
スイッチ回路の各ポートに順次前記入力データが入力さ
れる毎に前記入力データの加算を行いその加算されたデ
ータを保存する入力加算データ保存手段と、前記データ
の最後尾を示すパルスを検出すると前記スイッチ回路に
入力されたデータを読み出しその読み出したデータの加
算を開始する出力開始手段と、前記スイッチ回路の各ポ
ートから順次前記入力データが出力データとして出力さ
れる毎に前記出力データの加算を行いその加算されたデ
ータを保存する出力加算データ保存手段と、前記入力加
算データ保存手段で保存された内容と前記出力加算デー
タ保存手段で保存された内容とを比較する比較手段とを
有することを特徴としている。
【００１６】更に、上記の第２のスイッチ回路のデータ
エラー検出回路において、前記データの最後尾を示すパ
ルスは、前記データの先頭を示すパルスの次のデータの
先頭を示すパルスであることを特徴としている。
エラー検出回路において、前記データの最後尾を示すパ
ルスは、前記データの先頭を示すパルスの次のデータの
先頭を示すパルスであることを特徴としている。
【００１７】更に、上記の第１または第２のスイッチ回
路のデータエラー検出回路において、前記入力データの
加算および前記出力データの加算を行うときのビット巾
は、前記スイッチ回路に前記入力データのビット巾およ
び前記出力データのビット巾と同じであることを特徴と
している。
路のデータエラー検出回路において、前記入力データの
加算および前記出力データの加算を行うときのビット巾
は、前記スイッチ回路に前記入力データのビット巾およ
び前記出力データのビット巾と同じであることを特徴と
している。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１を参照すると、本発
明の第１の実施の形態は、８ビット巾のデータの読み出
し書き込みが同時に動作できるデュアルポートメモリで
あるメモリ１と、メモリエラー検出回路１０と、受信し
たデータの先頭を示すパルス信号であるＦＰ１０１と、
メモリ１への書き込みに同期しているメモリエラー検出
回路１０の入力のクロックパルスであるＣＬＫ１０２
と、メモリ１からの読み出しに同期しているメモリエラ
ー検出回路１０の出力のクロックパルスであるＣＬＫ１
０８と、メモリ１への１バイト（８ビット）巾の書き込
みデータであるＷＲＤＡＴＡ１０３と、メモリ１からの
１バイト（８ビット）巾の読み出しデータであるＲＤＤ
ＡＴＡ１０４と、データエラーを示すアラーム出力信号
であるＡＬＭＯＵＴ１０７とで構成される。
て、図面を参照して説明する。図１を参照すると、本発
明の第１の実施の形態は、８ビット巾のデータの読み出
し書き込みが同時に動作できるデュアルポートメモリで
あるメモリ１と、メモリエラー検出回路１０と、受信し
たデータの先頭を示すパルス信号であるＦＰ１０１と、
メモリ１への書き込みに同期しているメモリエラー検出
回路１０の入力のクロックパルスであるＣＬＫ１０２
と、メモリ１からの読み出しに同期しているメモリエラ
ー検出回路１０の出力のクロックパルスであるＣＬＫ１
０８と、メモリ１への１バイト（８ビット）巾の書き込
みデータであるＷＲＤＡＴＡ１０３と、メモリ１からの
１バイト（８ビット）巾の読み出しデータであるＲＤＤ
ＡＴＡ１０４と、データエラーを示すアラーム出力信号
であるＡＬＭＯＵＴ１０７とで構成される。
【００１９】メモリエラー検出回路１０は、書き込みデ
ータ加算回路２と、読み出し加算回路３と、データエラ
ー検出回路４と書き込みデータ加算回路２の出力であり
書き込みデータ加算値のデータであるＷＲＡＤＲＯ１０
５と、読み出しデータ加算回路３の出力であり読み出し
データ加算値のデータであるＲＤＡＤＲＯ１０６とから
構成される。
ータ加算回路２と、読み出し加算回路３と、データエラ
ー検出回路４と書き込みデータ加算回路２の出力であり
書き込みデータ加算値のデータであるＷＲＡＤＲＯ１０
５と、読み出しデータ加算回路３の出力であり読み出し
データ加算値のデータであるＲＤＡＤＲＯ１０６とから
構成される。
【００２０】なお、説明上判り易くするために、ＣＬＫ
１０２とＣＬＫ１０８とは、ほぼ同じ周期で動作してい
るものとして説明する。このとき、ＣＬＫ１０２とＣＬ
Ｋ１０８とが同じクロックであっても良い。
１０２とＣＬＫ１０８とは、ほぼ同じ周期で動作してい
るものとして説明する。このとき、ＣＬＫ１０２とＣＬ
Ｋ１０８とが同じクロックであっても良い。
【００２１】メモリ１は、受信したデータを一端保存す
るためのバッファ回路として使用され、書き込みデータ
が書き込まれている間に、既に書き込んだ書き込みデー
タをオーバーライトする前に読み出す。書き込みおよび
読み出しを行うタイミングは、受信したデータ（ブロッ
ク）の先頭を示すパルスであるＦＰ１０１（なお、ＦＰ
はフレームパルスの略称）によりスタートし、ＦＰ１０
１による読み出しは、１つ前に発生するＦＰ１０１によ
る書き込みのデータを読み出すことになる。すなわち、
ＦＰ１０１の役目は、ブロックのメモリ１への書き込み
の開始でかつメモリ１から１つ前のブロックの読み出し
の終了を意味し、１つ前のブロックのメモリ１への書き
込みの終了でかつ１つ前のブロックをメモリから読み出
しの開始を意味することになる。この場合のブロックと
は、ＦＰ１０１と次のＦＰ１０１との間に伝達されるデ
ータ量をいう。
るためのバッファ回路として使用され、書き込みデータ
が書き込まれている間に、既に書き込んだ書き込みデー
タをオーバーライトする前に読み出す。書き込みおよび
読み出しを行うタイミングは、受信したデータ（ブロッ
ク）の先頭を示すパルスであるＦＰ１０１（なお、ＦＰ
はフレームパルスの略称）によりスタートし、ＦＰ１０
１による読み出しは、１つ前に発生するＦＰ１０１によ
る書き込みのデータを読み出すことになる。すなわち、
ＦＰ１０１の役目は、ブロックのメモリ１への書き込み
の開始でかつメモリ１から１つ前のブロックの読み出し
の終了を意味し、１つ前のブロックのメモリ１への書き
込みの終了でかつ１つ前のブロックをメモリから読み出
しの開始を意味することになる。この場合のブロックと
は、ＦＰ１０１と次のＦＰ１０１との間に伝達されるデ
ータ量をいう。
【００２２】また、ＦＰ１０１とＦＰ１０１との間隔に
伴うデータ量は、メモリ領域を越えないデータ量であ
る。例えば、１ビット列に注目した場合に４Ｋビットの
デュアルメモリであれば、３Ｋビットのデータ量であ
る。書き込み順は、例えば、４Ｋビットのメモリを考え
た場合に、最初が３Ｋビットのデータ（ブロック）であ
れば０〜３Ｋのアドレスエリアに、次が２Ｋビットのブ
ロックであれば３〜０Ｋのアドレスエリアに、次が３Ｋ
ビットのブロックであれば１〜４Ｋのアドレスエリアに
それぞれ順々に書き込んでいき、読み出しの場合は、書
き込みの１フレームパルス（１ＦＰ）の遅れで、書き込
みと同じ順番で読み出していく。
伴うデータ量は、メモリ領域を越えないデータ量であ
る。例えば、１ビット列に注目した場合に４Ｋビットの
デュアルメモリであれば、３Ｋビットのデータ量であ
る。書き込み順は、例えば、４Ｋビットのメモリを考え
た場合に、最初が３Ｋビットのデータ（ブロック）であ
れば０〜３Ｋのアドレスエリアに、次が２Ｋビットのブ
ロックであれば３〜０Ｋのアドレスエリアに、次が３Ｋ
ビットのブロックであれば１〜４Ｋのアドレスエリアに
それぞれ順々に書き込んでいき、読み出しの場合は、書
き込みの１フレームパルス（１ＦＰ）の遅れで、書き込
みと同じ順番で読み出していく。
【００２３】書き込みデータ加算回路２は、ＦＰ１０１
をトリガに８ビット巾の書き込みデータの加算を開始
し、加算結果（ＷＲＡＤＲＯ）をデータエラー検出回路
４へ出力する。また、次のＦＰ１０１を受信したとき加
算カウンタをリセットし、再度書き込みデータの加算を
開始する。
をトリガに８ビット巾の書き込みデータの加算を開始
し、加算結果（ＷＲＡＤＲＯ）をデータエラー検出回路
４へ出力する。また、次のＦＰ１０１を受信したとき加
算カウンタをリセットし、再度書き込みデータの加算を
開始する。
【００２４】読み出しデータ加算回路３は、ＦＰ１０１
をトリガに８ビット巾の読み出しデータの加算を開始
し、加算結果（ＲＤＡＤＲＯ）をデータエラー検出回路
４へ出力する。また、次のＦＰ１０１を受信したとき加
算カウンタをリセットし、再度読み出しデータの加算を
開始する。
をトリガに８ビット巾の読み出しデータの加算を開始
し、加算結果（ＲＤＡＤＲＯ）をデータエラー検出回路
４へ出力する。また、次のＦＰ１０１を受信したとき加
算カウンタをリセットし、再度読み出しデータの加算を
開始する。
【００２５】なお、書き込みデータ加算回路２および読
み出し加算回路３での加算結果のデータ巾は、１ブロッ
ク間に発生する各１バイトの内容の最大値による総和が
オーバーフローにならないようなビット巾の回路構成に
なっている。
み出し加算回路３での加算結果のデータ巾は、１ブロッ
ク間に発生する各１バイトの内容の最大値による総和が
オーバーフローにならないようなビット巾の回路構成に
なっている。
【００２６】図２を参照すると、書き込みデータ加算回
路２および読み出しデータ加算データ加算回路３の詳細
回路図である。すなわち、図２を参照すると、書き込み
データ加算カウンタ２は、加算を行うＡＬＵ２１と、Ａ
ＬＵ２１の出力を格納するレジスタである加算カウンタ
２２とで構成される。この場合の加算カウンタ２２は、
ＦＰ１０１の立ち上がりエッジをトリガに内容を０にリ
セットし、ＣＬＫ１０２の立ち上がりエッジをトリガに
ＡＬＵ２１の出力を格納する。また、図２を参照する
と、読み出しデータ加算カウンタ３は、加算を行うＡＬ
Ｕ３１と、ＡＬＵ３１の出力を格納するレジスタである
加算カウンタ３２とで構成される。この場合の加算カウ
ンタ３２は、ＦＰ１０１の立ち上がりエッジをトリガに
内容を０にリセットし、ＣＬＫ１０８の立ち上がりエッ
ジをトリガにＡＬＵ３１の出力を格納する。
路２および読み出しデータ加算データ加算回路３の詳細
回路図である。すなわち、図２を参照すると、書き込み
データ加算カウンタ２は、加算を行うＡＬＵ２１と、Ａ
ＬＵ２１の出力を格納するレジスタである加算カウンタ
２２とで構成される。この場合の加算カウンタ２２は、
ＦＰ１０１の立ち上がりエッジをトリガに内容を０にリ
セットし、ＣＬＫ１０２の立ち上がりエッジをトリガに
ＡＬＵ２１の出力を格納する。また、図２を参照する
と、読み出しデータ加算カウンタ３は、加算を行うＡＬ
Ｕ３１と、ＡＬＵ３１の出力を格納するレジスタである
加算カウンタ３２とで構成される。この場合の加算カウ
ンタ３２は、ＦＰ１０１の立ち上がりエッジをトリガに
内容を０にリセットし、ＣＬＫ１０８の立ち上がりエッ
ジをトリガにＡＬＵ３１の出力を格納する。
【００２７】図３を参照すると、データエラー検出回路
４は、ＦＰ１０１をトリガに書き込みデータ加算回路２
で加算した書き込みデータの加算値を保持する。同様に
ＦＰ１０１をトリガに読み出しデータ加算回路３で加算
した読み出しデータの加算値を保持する。すなわち、図
３を参照すると、データエラー検出回路４は、書き込み
データ加算回路２からの出力データを書き込む加算値レ
ジスタ４１と、読み出しデータ加算回路３からの出力デ
ータを書き込む加算値レジスタ４２と、加算値レジスタ
４１の出力データを書き込む加算値レジスタ４３と、デ
ータ比較回路４４と、加算値レジスタ４１の出力データ
であるＷＲＲＥＧ１０９と、加算値レジスタ４３の出力
データであるＷＲＲＥＧ１１０と、加算値レジスタ４２
の出力データであるＲＤＲＥＧ１１１とから構成され
る。なお、加算値レジスタ４１，４２はＦＰ１０１の立
ち上がりのエッジをトリガとして、加算値レジスタ４３
はＦＰ１０１の立ち下がりのエッジをトリガとして、入
ってくるデータをそれぞれ保持する。
４は、ＦＰ１０１をトリガに書き込みデータ加算回路２
で加算した書き込みデータの加算値を保持する。同様に
ＦＰ１０１をトリガに読み出しデータ加算回路３で加算
した読み出しデータの加算値を保持する。すなわち、図
３を参照すると、データエラー検出回路４は、書き込み
データ加算回路２からの出力データを書き込む加算値レ
ジスタ４１と、読み出しデータ加算回路３からの出力デ
ータを書き込む加算値レジスタ４２と、加算値レジスタ
４１の出力データを書き込む加算値レジスタ４３と、デ
ータ比較回路４４と、加算値レジスタ４１の出力データ
であるＷＲＲＥＧ１０９と、加算値レジスタ４３の出力
データであるＷＲＲＥＧ１１０と、加算値レジスタ４２
の出力データであるＲＤＲＥＧ１１１とから構成され
る。なお、加算値レジスタ４１，４２はＦＰ１０１の立
ち上がりのエッジをトリガとして、加算値レジスタ４３
はＦＰ１０１の立ち下がりのエッジをトリガとして、入
ってくるデータをそれぞれ保持する。
【００２８】データ比較回路４４は、書き込みデータ側
のＮ番目（Ｎは正の整数値を示す）のＦＰ１０１で保持
したデータ加算値である加算値レジスタ４３の内容と、
読み出し側のＮ＋１番目のＦＰ１０１で保持したデータ
加算値である加算値レジスタ４２の内容とを比較して相
違がある場合にはアラーム信号であるＡＬＭＯＵＴ１０
７を出力する。
のＮ番目（Ｎは正の整数値を示す）のＦＰ１０１で保持
したデータ加算値である加算値レジスタ４３の内容と、
読み出し側のＮ＋１番目のＦＰ１０１で保持したデータ
加算値である加算値レジスタ４２の内容とを比較して相
違がある場合にはアラーム信号であるＡＬＭＯＵＴ１０
７を出力する。
【００２９】次に、図１を参照して、本発明の第１の実
施の形態の回路動作について説明する。一般の信号処理
を行う場合には、主信号データの他にデータの先頭（区
切り）を示すフレームパルス（以下ＦＰ）が付加され、
そのＦＰを基準として主信号処理を行っている。この場
合の例としては、ＦＰで書き込みを行い、次のＦＰが来
ると、１ブロックの書き込みが終了したということで読
み出しの処理を行っている。その処理の過程で、書き込
みデータ加算回路２により、１ブロック間メモリ１への
書き込みデータを加算し、読み出しデータ加算回路３に
より１ブロック間メモリ１からの読み出しデータを加算
し、その加算した書き込みデータ加算値と読み出しデー
タ加算値とをデータエラー検出回路４によりデータのエ
ラーの検出を行っている。なお、メモリ１への書き込み
順は、ランダムなアドレスに書き込まれ、その書き込ん
だデータをランダムなアドレスの順番で読み出しても良
い。
施の形態の回路動作について説明する。一般の信号処理
を行う場合には、主信号データの他にデータの先頭（区
切り）を示すフレームパルス（以下ＦＰ）が付加され、
そのＦＰを基準として主信号処理を行っている。この場
合の例としては、ＦＰで書き込みを行い、次のＦＰが来
ると、１ブロックの書き込みが終了したということで読
み出しの処理を行っている。その処理の過程で、書き込
みデータ加算回路２により、１ブロック間メモリ１への
書き込みデータを加算し、読み出しデータ加算回路３に
より１ブロック間メモリ１からの読み出しデータを加算
し、その加算した書き込みデータ加算値と読み出しデー
タ加算値とをデータエラー検出回路４によりデータのエ
ラーの検出を行っている。なお、メモリ１への書き込み
順は、ランダムなアドレスに書き込まれ、その書き込ん
だデータをランダムなアドレスの順番で読み出しても良
い。
【００３０】今、ＦＰ１０１（Ｎ番目とする）が入力さ
れると、メモリ１への書き込みに同期して、先ず加算カ
ウンタ２２がＦＰ１０１の立ち上がりエッジのトリガで
０にリセットされ、ＣＬＫ１０２と同期して入って来る
ＷＲＤＡＴＡ１０３（８ビット巾のデータ）をＣＬＫ１
０２のパルスが発生する毎にＡＬＵ２１が加算カウンタ
２２の出力であるＷＲＡＤＲＯ１０５とＷＲＤＡＴＡ１
０３とを加算し、加算カウンタ２２がその加算したＡＬ
Ｕ２１の出力データをＣＬＫ１０２の立ち上がりエッジ
をトリガとして取り込む。すなわち、書き込みデータ加
算回路２は、図４（１）のタイムチャートに示す通り、
ＦＰの立ち上がりエッジをトリガに加算カウンタをリセ
ットし、ＣＬＫ１０２の立ち上がりエッジで書き込みデ
ータの加算を開始し、その加算結果(ＷＲＡＤＲＯ１０
５)を出力することになる。
れると、メモリ１への書き込みに同期して、先ず加算カ
ウンタ２２がＦＰ１０１の立ち上がりエッジのトリガで
０にリセットされ、ＣＬＫ１０２と同期して入って来る
ＷＲＤＡＴＡ１０３（８ビット巾のデータ）をＣＬＫ１
０２のパルスが発生する毎にＡＬＵ２１が加算カウンタ
２２の出力であるＷＲＡＤＲＯ１０５とＷＲＤＡＴＡ１
０３とを加算し、加算カウンタ２２がその加算したＡＬ
Ｕ２１の出力データをＣＬＫ１０２の立ち上がりエッジ
をトリガとして取り込む。すなわち、書き込みデータ加
算回路２は、図４（１）のタイムチャートに示す通り、
ＦＰの立ち上がりエッジをトリガに加算カウンタをリセ
ットし、ＣＬＫ１０２の立ち上がりエッジで書き込みデ
ータの加算を開始し、その加算結果(ＷＲＡＤＲＯ１０
５)を出力することになる。
【００３１】次にＦＰ１０１（Ｎ＋１番目）が入力され
ると、Ｎ番目のＦＰ１０１でのメモリ１への書き込み処
理（Ｎ番目のブロックの書き込み処理）が終わったとし
て、メモリ１に書き込まれたＮ番目のブロックの読み出
しが始まる。このメモリ１からの読み出しに同期して、
加算カウンタ２２がＦＰ１０１の立ち上がりエッジのト
リガで０にリセットされ、ＣＬＫ１０８と同期して入っ
て来るＲＤＤＡＴＡ１０４（８ビット巾のデータ）をＣ
ＬＫ１０８のパルスが発生する毎にＡＬＵ３１が加算カ
ウンタ３２の出力であるＲＤＡＤＲＯ１０６とＲＤＤＡ
ＴＡ１０４とを加算し、加算カウンタ３２がその加算し
たＡＬＵ３１の出力データをＣＬＫ１０８の立ち上がり
エッジをトリガとして取り込む。すなわち、読み出しデ
ータ加算回路３は、図４（２）のタイムチャートに示す
通り、Ｎ＋１番目のＦＰ１０１の立ち上がりエッジをト
リガに加算カウンタ３２をリセットし、ＣＬＫ１０８の
立ち上がりエッジで読み出しデータの加算を開始し、加
算結果（ＲＤＡＤＲＯ１０６）を出力することになる。
この場合の読み出しデータ加算回路３は、Ｎ番目に書き
込んだブロックのデータを読み出して加算の処理を行っ
ていることになる。
ると、Ｎ番目のＦＰ１０１でのメモリ１への書き込み処
理（Ｎ番目のブロックの書き込み処理）が終わったとし
て、メモリ１に書き込まれたＮ番目のブロックの読み出
しが始まる。このメモリ１からの読み出しに同期して、
加算カウンタ２２がＦＰ１０１の立ち上がりエッジのト
リガで０にリセットされ、ＣＬＫ１０８と同期して入っ
て来るＲＤＤＡＴＡ１０４（８ビット巾のデータ）をＣ
ＬＫ１０８のパルスが発生する毎にＡＬＵ３１が加算カ
ウンタ３２の出力であるＲＤＡＤＲＯ１０６とＲＤＤＡ
ＴＡ１０４とを加算し、加算カウンタ３２がその加算し
たＡＬＵ３１の出力データをＣＬＫ１０８の立ち上がり
エッジをトリガとして取り込む。すなわち、読み出しデ
ータ加算回路３は、図４（２）のタイムチャートに示す
通り、Ｎ＋１番目のＦＰ１０１の立ち上がりエッジをト
リガに加算カウンタ３２をリセットし、ＣＬＫ１０８の
立ち上がりエッジで読み出しデータの加算を開始し、加
算結果（ＲＤＡＤＲＯ１０６）を出力することになる。
この場合の読み出しデータ加算回路３は、Ｎ番目に書き
込んだブロックのデータを読み出して加算の処理を行っ
ていることになる。
【００３２】一方、書き込みデータ加算回路２から出力
されたＷＲＡＤＲＯ１０５は、データエラー検出回路４
に入力される。このＷＲＡＤＲＯ１０５を加算値レジス
タ４１がＦＰ１０１の立ち上がりエッジをトリガとして
ラッチし、データであるＷＲＲＥＧ１０９を出力する。
更に、このＷＲＲＥＧ１０９を加算値レジスタ４３がＦ
Ｐ１０１の立ち下がりエッジで保持し、加算値であるＷ
ＲＲＥＧ１１０を出力する。
されたＷＲＡＤＲＯ１０５は、データエラー検出回路４
に入力される。このＷＲＡＤＲＯ１０５を加算値レジス
タ４１がＦＰ１０１の立ち上がりエッジをトリガとして
ラッチし、データであるＷＲＲＥＧ１０９を出力する。
更に、このＷＲＲＥＧ１０９を加算値レジスタ４３がＦ
Ｐ１０１の立ち下がりエッジで保持し、加算値であるＷ
ＲＲＥＧ１１０を出力する。
【００３３】一方の読み出しデータ加算回路３から出力
されたデータであるＲＤＡＤＲＯ１０６は、データエラ
ー検出回路４に入力される。このＲＤＡＤＲＯ１０６を
加算値レジスタ４２がＦＰ１０１の上がりエッジをトリ
ガにラッチし、加算値であるＲＤＲＥＧ１１１を出力す
る。
されたデータであるＲＤＡＤＲＯ１０６は、データエラ
ー検出回路４に入力される。このＲＤＡＤＲＯ１０６を
加算値レジスタ４２がＦＰ１０１の上がりエッジをトリ
ガにラッチし、加算値であるＲＤＲＥＧ１１１を出力す
る。
【００３４】データ比較回路４４は、書き込みデータ側
のＦＰ１０１（Ｎ番目のＦＰ１０１とする）で保持した
加算値レジスタ４３の出力（ＷＲＲＥＧ１１０）と、読
み出しデータ側のＮ＋１番目ＦＰ１０１で保持した加算
値レジスタの出力（ＲＤＲＥＧ１１１）とをＦＰ１０１
発生（論理値１の間）時に比較し、相違がある場合は、
エラーとしてアラーム信号であるＡＬＭＯＵＴ１０７を
出力する。この場合、Ｎ番目のブロックのデータの読み
出しが終了した時点で、メモリ１に対するＮ番目ブロッ
クのデータの正常性のチェックが行われたことになる。
のＦＰ１０１（Ｎ番目のＦＰ１０１とする）で保持した
加算値レジスタ４３の出力（ＷＲＲＥＧ１１０）と、読
み出しデータ側のＮ＋１番目ＦＰ１０１で保持した加算
値レジスタの出力（ＲＤＲＥＧ１１１）とをＦＰ１０１
発生（論理値１の間）時に比較し、相違がある場合は、
エラーとしてアラーム信号であるＡＬＭＯＵＴ１０７を
出力する。この場合、Ｎ番目のブロックのデータの読み
出しが終了した時点で、メモリ１に対するＮ番目ブロッ
クのデータの正常性のチェックが行われたことになる。
【００３５】すなわち、図５を参照すると、加算値レジ
スタ４３の値が０（Ｎ−２番目に格納された値）であっ
て、Ｎ−１番目の書き込みデータの加算値であるＷＲＡ
ＤＲＯ１０５の内容が１５９で、Ｎ−１番目の読み出し
データの加算値であるＲＤＡＤＲＯ１０６の内容がＤで
かつあるときにＮ番目のＦＰ１０１が入力されると、Ｆ
Ｐ１０１の立ち上がりエッジトリガで加算値レジスタ４
１に１５９の値が格納されると共に加算値レジスタ４２
にＤの値が格納され、ＦＰ１０１の立ち下がりエッジト
リガで加算値レジスタ４３に１５９の値が格納される。
このときに、Ｎ番目のＦＰ１０１が発生している間（例
ではこの期間の間ＣＬＫ１０８の立ち上がりのエッジト
リガで結果を拾う）にＷＲＲＥＧ１１０とＲＤＲＥＧ１
１１とのチェックを行うと不一致のエラーを示す信号Ａ
ＬＭＯＵＴ１０７（論理値が１）が発生する。更に、Ｗ
ＲＡＤＲＯ１０５の内容がＦＦＦで、Ｎ＋１番目のＦＰ
１０１が入力されると、ＦＰ１０１の立ち上がりエッジ
トリガで加算値レジスタ４１にＦＦＦの値が格納される
と共に加算値レジスタ４２に１５９の値が格納され、Ｆ
Ｐ１０１の立ち下がりエッジトリガで加算値レジスタ４
３にＦＦＦの値が格納される。このときに、Ｎ番目のＦ
Ｐ１０１が発生している間（例では、この期間の間ＣＬ
Ｋ１０８の立ち上がりのエッジトリガで結果を拾う）に
ＷＲＲＥＧ１１０とＲＤＲＥＧ１１１とのチェックを行
うと一致するため信号ＡＬＭＯＵＴ１０７（論理値が
０）が発生しない。
スタ４３の値が０（Ｎ−２番目に格納された値）であっ
て、Ｎ−１番目の書き込みデータの加算値であるＷＲＡ
ＤＲＯ１０５の内容が１５９で、Ｎ−１番目の読み出し
データの加算値であるＲＤＡＤＲＯ１０６の内容がＤで
かつあるときにＮ番目のＦＰ１０１が入力されると、Ｆ
Ｐ１０１の立ち上がりエッジトリガで加算値レジスタ４
１に１５９の値が格納されると共に加算値レジスタ４２
にＤの値が格納され、ＦＰ１０１の立ち下がりエッジト
リガで加算値レジスタ４３に１５９の値が格納される。
このときに、Ｎ番目のＦＰ１０１が発生している間（例
ではこの期間の間ＣＬＫ１０８の立ち上がりのエッジト
リガで結果を拾う）にＷＲＲＥＧ１１０とＲＤＲＥＧ１
１１とのチェックを行うと不一致のエラーを示す信号Ａ
ＬＭＯＵＴ１０７（論理値が１）が発生する。更に、Ｗ
ＲＡＤＲＯ１０５の内容がＦＦＦで、Ｎ＋１番目のＦＰ
１０１が入力されると、ＦＰ１０１の立ち上がりエッジ
トリガで加算値レジスタ４１にＦＦＦの値が格納される
と共に加算値レジスタ４２に１５９の値が格納され、Ｆ
Ｐ１０１の立ち下がりエッジトリガで加算値レジスタ４
３にＦＦＦの値が格納される。このときに、Ｎ番目のＦ
Ｐ１０１が発生している間（例では、この期間の間ＣＬ
Ｋ１０８の立ち上がりのエッジトリガで結果を拾う）に
ＷＲＲＥＧ１１０とＲＤＲＥＧ１１１とのチェックを行
うと一致するため信号ＡＬＭＯＵＴ１０７（論理値が
０）が発生しない。
【００３６】なお、上記説明において、ＡＬＵ２１およ
び２２での８ビット巾の入力データ（図２のＡＬＵ２１
および２２の００側）で加算されるようにしたが、加算
されるビット巾は、１ビット巾、４ビット巾、１６ビッ
ト巾等の自由なビット巾であっても、書き込みのビット
巾と読み出しのビット巾が同じであればよい。
び２２での８ビット巾の入力データ（図２のＡＬＵ２１
および２２の００側）で加算されるようにしたが、加算
されるビット巾は、１ビット巾、４ビット巾、１６ビッ
ト巾等の自由なビット巾であっても、書き込みのビット
巾と読み出しのビット巾が同じであればよい。
【００３７】また、上記説明において、フレームパルス
を使用して、書き込みのスタートと１つ前の書き込みの
終了として、説明したが、書き込みのスタートを示すフ
レームパルスの他に、書き込みの終了信号が発生する場
合は、読み出し側にＦＰ１０１の代わりに使用しても良
い。すなわち、読み出しデータ加算回路３へのＦＰ１０
１を終了信号に置き替え、加算値レジスタ４２へのＦＰ
１０１を終了信号に置き替えても良い。
を使用して、書き込みのスタートと１つ前の書き込みの
終了として、説明したが、書き込みのスタートを示すフ
レームパルスの他に、書き込みの終了信号が発生する場
合は、読み出し側にＦＰ１０１の代わりに使用しても良
い。すなわち、読み出しデータ加算回路３へのＦＰ１０
１を終了信号に置き替え、加算値レジスタ４２へのＦＰ
１０１を終了信号に置き替えても良い。
【００３８】また、上記の説明では、書き込みデータ加
算回路２および読み出し加算回路３での加算結果のデー
タ巾は、１ブロック間に発生する各１バイトの内容の最
大値による総和がオーバーフローにならないようなビッ
ト巾の回路構成になっているようにしたが、書き込みデ
ータ（ＷＲＤＡＴＡ１０３）および読み出しデータ（Ｒ
ＤＤＡＴＡ１０４）と同じビット巾（例えば、８ビット
巾に統一する）の構成にしても良い。この場合、加算さ
れてオーバーフローした上位のビット（８ビット巾から
桁上げされた値）は、無視されることになる。１ビット
巾であればあまり効果（不一致が発生した場合２分の１
の割合で見逃す）がないが、８ビットになれば、誤りを
見逃す確率は、皆無に等しい。そのため、上記の説明で
用いたハード構成と比べると、少なくて済む。
算回路２および読み出し加算回路３での加算結果のデー
タ巾は、１ブロック間に発生する各１バイトの内容の最
大値による総和がオーバーフローにならないようなビッ
ト巾の回路構成になっているようにしたが、書き込みデ
ータ（ＷＲＤＡＴＡ１０３）および読み出しデータ（Ｒ
ＤＤＡＴＡ１０４）と同じビット巾（例えば、８ビット
巾に統一する）の構成にしても良い。この場合、加算さ
れてオーバーフローした上位のビット（８ビット巾から
桁上げされた値）は、無視されることになる。１ビット
巾であればあまり効果（不一致が発生した場合２分の１
の割合で見逃す）がないが、８ビットになれば、誤りを
見逃す確率は、皆無に等しい。そのため、上記の説明で
用いたハード構成と比べると、少なくて済む。
【００３９】次に、本発明の第２の実施の形態について
図面を参照して説明する。図６を参照すると、入力側の
ポート１〜ポートＮの入力データを入力ポート１〜ポー
トＮに対応できるように保存しその保存した入力データ
をスイッチングにより出力側の出力ポート１〜ポートＮ
に出力するスイッチ回路１１と、スイッチ回路エラー検
出回路１２と、ポート１〜Ｎに割り付けられるデータを
選択するセレクタ１３と、出力ポート１〜ポートＮに出
力されるデータを選択するセレクタ１４と、受信したデ
ータの先頭を示すパルス信号であるＦＰ１０１と、スイ
ッチ回路１１への書き込みに同期しているスイッチ回路
エラー検出回路１２の入力のクロックパルスであるＣＬ
Ｋ１０２と、メモリ１からの読み出しに同期しているメ
モリエラー検出回路１０の出力のクロックパルスである
ＣＬＫ１０８と、スイッチ回路１１への１バイト（８ビ
ット）巾の書き込みデータである信号ＷＲＤＡＴＡ１０
３と、スイッチ回路１１からの１バイト（８ビット）巾
の読み出しデータである信号ＲＤＤＡＴＡ１０４と、デ
ータエラーを示すアラーム出力信号であるＡＬＭＯＵＴ
１０７とから構成される。
図面を参照して説明する。図６を参照すると、入力側の
ポート１〜ポートＮの入力データを入力ポート１〜ポー
トＮに対応できるように保存しその保存した入力データ
をスイッチングにより出力側の出力ポート１〜ポートＮ
に出力するスイッチ回路１１と、スイッチ回路エラー検
出回路１２と、ポート１〜Ｎに割り付けられるデータを
選択するセレクタ１３と、出力ポート１〜ポートＮに出
力されるデータを選択するセレクタ１４と、受信したデ
ータの先頭を示すパルス信号であるＦＰ１０１と、スイ
ッチ回路１１への書き込みに同期しているスイッチ回路
エラー検出回路１２の入力のクロックパルスであるＣＬ
Ｋ１０２と、メモリ１からの読み出しに同期しているメ
モリエラー検出回路１０の出力のクロックパルスである
ＣＬＫ１０８と、スイッチ回路１１への１バイト（８ビ
ット）巾の書き込みデータである信号ＷＲＤＡＴＡ１０
３と、スイッチ回路１１からの１バイト（８ビット）巾
の読み出しデータである信号ＲＤＤＡＴＡ１０４と、デ
ータエラーを示すアラーム出力信号であるＡＬＭＯＵＴ
１０７とから構成される。
【００４０】なお、入力側のポート１〜Ｎには、図示し
ていない時分割変換回路において、時分割（８ビット単
位で分割）で入ってくるシリアルデータをポート毎に割
り付けされる。また、出力側のポート１〜Ｎのデータ
（８ビット巾）は、図示していない時分割変換回路で時
分割されてシリアルデータになって出ていく。そのた
め、入力側のポート１〜Ｎのどこかに流れるデータは、
セレクタ１３の出力に発生し、出力側のポート１〜Ｎに
流れるデータは、セレクタ１４の出力に発生する。この
ときのＦＰは、図示されていない入力側の時分割変換回
路において、１つの時分割（ポート１〜Ｎ）されたシリ
アルデータが来る毎に、１つのＦＰが発生する。また、
ＣＬＫ１０２とＣＬＫ１０８とは、同一のクロックであ
って、図示していない入力側の時分割変換回路で発生す
る。
ていない時分割変換回路において、時分割（８ビット単
位で分割）で入ってくるシリアルデータをポート毎に割
り付けされる。また、出力側のポート１〜Ｎのデータ
（８ビット巾）は、図示していない時分割変換回路で時
分割されてシリアルデータになって出ていく。そのた
め、入力側のポート１〜Ｎのどこかに流れるデータは、
セレクタ１３の出力に発生し、出力側のポート１〜Ｎに
流れるデータは、セレクタ１４の出力に発生する。この
ときのＦＰは、図示されていない入力側の時分割変換回
路において、１つの時分割（ポート１〜Ｎ）されたシリ
アルデータが来る毎に、１つのＦＰが発生する。また、
ＣＬＫ１０２とＣＬＫ１０８とは、同一のクロックであ
って、図示していない入力側の時分割変換回路で発生す
る。
【００４１】スイッチ回路エラー検出回路１２は、書き
込みデータ加算回路２（入力データ加算回路）と、読み
出しデータ加算回路３（出力データ加算回路）と、デー
タエラー検出回路４と書き込みデータ加算回路２の出力
であり加算値のデータであるＷＲＡＤＲＯ１０５と、読
み出しデータ加算回路３の出力であり加算値のデータで
あるＲＤＡＤＲＯ１０６とから構成される。
込みデータ加算回路２（入力データ加算回路）と、読み
出しデータ加算回路３（出力データ加算回路）と、デー
タエラー検出回路４と書き込みデータ加算回路２の出力
であり加算値のデータであるＷＲＡＤＲＯ１０５と、読
み出しデータ加算回路３の出力であり加算値のデータで
あるＲＤＡＤＲＯ１０６とから構成される。
【００４２】すなわち、本発明の第１の実施の形態であ
る図１のメモリ１をＳＷ回路１１に置き換え、図１のメ
モリエラー検出回路１０をスイッチ回路エラー検出回路
１２（図１のメモリエラー検出回路１０と同一の回路構
成を持つ）に置き替えると、本発明の第１の実施の形態
と同様なデータエラー検出が可能になる。
る図１のメモリ１をＳＷ回路１１に置き換え、図１のメ
モリエラー検出回路１０をスイッチ回路エラー検出回路
１２（図１のメモリエラー検出回路１０と同一の回路構
成を持つ）に置き替えると、本発明の第１の実施の形態
と同様なデータエラー検出が可能になる。
【００４３】スイッチ回路１１は、複数の入力ポート
（１〜Ｎ）に入力されるデータを、内部ＳＷの制御によ
って複数の出力ポート（１〜Ｎ）へデータ出力する。
（１〜Ｎ）に入力されるデータを、内部ＳＷの制御によ
って複数の出力ポート（１〜Ｎ）へデータ出力する。
【００４４】このときのＳＷ制御は、ＦＰを基準として
内部処理されるため、外部から見た入力データと出力デ
ータのデータ量は共に同じである。
内部処理されるため、外部から見た入力データと出力デ
ータのデータ量は共に同じである。
【００４５】次に、図４を参照して本発明の第２の実施
の形態について説明する。セレクタ１３の出力データを
図１のＷＲＤＡＴＡ１０３に、セレクタ１４の出力デー
タを図１のＲＤＤＡＴＡ１０４にそれぞれ置き替える
と、第１の実施の形態と同じ動作になるので説明を省略
する。
の形態について説明する。セレクタ１３の出力データを
図１のＷＲＤＡＴＡ１０３に、セレクタ１４の出力デー
タを図１のＲＤＤＡＴＡ１０４にそれぞれ置き替える
と、第１の実施の形態と同じ動作になるので説明を省略
する。
【００４６】従って、入力ポート１〜Ｎへ入力される全
データと、出力ポート１〜Ｎへ出力される全データをそ
れぞれ加算することにより、スイッチング回路でのデー
タエラーを検出することができる。
データと、出力ポート１〜Ｎへ出力される全データをそ
れぞれ加算することにより、スイッチング回路でのデー
タエラーを検出することができる。
【００４７】上記の第２の実施の形態において、スイッ
チ回路を用いて、入力データと出力データとの整合性の
チェックについて説明したが、スイッチ回路がスイッチ
動作を行わないとしてもスイッチ回路エラー検出回路に
影響を与えないことは明らかであり、スイッチ動作を含
まないスイッチ回路を入出力回路として使用したとして
も本発明に含まれることは言うまでもない。
チ回路を用いて、入力データと出力データとの整合性の
チェックについて説明したが、スイッチ回路がスイッチ
動作を行わないとしてもスイッチ回路エラー検出回路に
影響を与えないことは明らかであり、スイッチ動作を含
まないスイッチ回路を入出力回路として使用したとして
も本発明に含まれることは言うまでもない。
【００４８】
【発明の効果】本発明の第１の効果は、データエラーの
検出精度が高いことである。その理由は、同じ量の入出
力データの場合、入力データの加算値と出力データの加
算値を比較することにより、データエラーを確実に検出
できるからである。
検出精度が高いことである。その理由は、同じ量の入出
力データの場合、入力データの加算値と出力データの加
算値を比較することにより、データエラーを確実に検出
できるからである。
【００４９】第２の効果は、メモリおよびスイッチ回路
にエラー検出ビットを付加する必要が無いことである。
その理由は、パリティチェックまたはＥＣＣ回路のよう
にメモリに対しエラー検出用ビットを付加する必要がな
いため、余分なメモリのビット数およびワード数に伴う
メモリ素子を追加することなくエラー検出ができるから
である。
にエラー検出ビットを付加する必要が無いことである。
その理由は、パリティチェックまたはＥＣＣ回路のよう
にメモリに対しエラー検出用ビットを付加する必要がな
いため、余分なメモリのビット数およびワード数に伴う
メモリ素子を追加することなくエラー検出ができるから
である。
【００５０】第３の効果は、メモリの深さやデータ量の
多少によらず、ある期間の入力データ量と出力データ量
が同一であれば、同様のチェック回路で対応可能である
ことである。その理由は、ＦＰを基準にデータ処理を行
うことにより、データ量に左右されることなくデータエ
ラーが検出ができるからである。
多少によらず、ある期間の入力データ量と出力データ量
が同一であれば、同様のチェック回路で対応可能である
ことである。その理由は、ＦＰを基準にデータ処理を行
うことにより、データ量に左右されることなくデータエ
ラーが検出ができるからである。
【００５１】第４の効果として、データの入力順序と出
力順序が異なる様な、ＣＲＣ演算方式が採用できない回
路構成に適用可能である。その理由は、ランダムなアド
レスへの書き込みやランダムなアドレスの読み出しを行
っても順序に影響されない書き込みによる積算値と読み
出しによる積算値との比較を行っているからである。
力順序が異なる様な、ＣＲＣ演算方式が採用できない回
路構成に適用可能である。その理由は、ランダムなアド
レスへの書き込みやランダムなアドレスの読み出しを行
っても順序に影響されない書き込みによる積算値と読み
出しによる積算値との比較を行っているからである。
【００５２】第５の効果は、メモリおよびスイッチ回路
とのデータ転送先は、書き込み側（入力側）と読み出し
側（出力側）とがそれぞれ違っていても利用できること
である。その理由は、メモリおよびスイッチ回路の書き
込み（入力）および読み出し（出力）のデータをバッフ
ァを介さないでかつ書き込み後（入力後）すぐに読み出
し、直接加算するようにしているためである。
とのデータ転送先は、書き込み側（入力側）と読み出し
側（出力側）とがそれぞれ違っていても利用できること
である。その理由は、メモリおよびスイッチ回路の書き
込み（入力）および読み出し（出力）のデータをバッフ
ァを介さないでかつ書き込み後（入力後）すぐに読み出
し、直接加算するようにしているためである。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】図１または図６の書き込みデータ加算回路およ
び読み出しデータ加算回路の詳細を示すブロック図であ
る。
び読み出しデータ加算回路の詳細を示すブロック図であ
る。
【図３】図１または図６のデータエラー検出回路の詳細
を示すブロック図である。
を示すブロック図である。
【図４】書き込みデータ換算値および読み出しデータ加
算値の加算カウンタがデータの加算を行う場合のタイム
チャートを示す。
算値の加算カウンタがデータの加算を行う場合のタイム
チャートを示す。
【図５】データエラー検出回路でのデータエラー検出時
のタイムチャートである。
のタイムチャートである。
【図６】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
１ メモリ ２ 書き込みデータ加算回路 ３ 読み出しデータ加算回路 ４ データエラー検出回路 １０ メモリエラー検出回路 １１ スイッチ回路 １２ スイッチ回路エラー検出回路 １３，１４ セレクタ ２１，３１ ＡＬＵ ２２，３２ 加算カウンタ ４１，４２，４３ 加算値レジスタ ４４ データ比較回路
Claims (9)
- 【請求項１】 読み出しと書き込みが同時にできるメモ
リを備えたメモリのデータエラー検出回路において、前
記メモリにデータが順次書き込まれる毎に書き込まれる
データを加算する書き込みデータ加算回路と、前記メモ
リから書き込まれたデータが順次読まれる毎に読み出さ
れるデータを加算する読み出しデータ加算回路と、前記
書き込みデータ加算回路で加算した内容と前記読み出し
データ加算回路で加算した内容とを比較するデータ比較
回路とを有することを特徴とするメモリのデータエラー
検出回路。 - 【請求項２】 読み出しと書き込みが同時にできるメモ
リを備えたメモリのデータエラー検出回路において、前
記メモリにデータが書き込まれる際に前記データの先頭
を示すパルスを検出すると書き込みデータの加算を開始
する書き込み開始手段と、前記メモリに順次書き込まれ
る毎に書き込まれるデータの加算を行いその加算された
データを保存する書き込み加算データ保存手段と、前記
データの最後尾を示すパルスを検出すると前記メモリに
書き込まれたデータを読み出しその読み出したデータの
加算を開始する読み出し開始手段と、前記メモリから順
次読み出される毎に読み出されるデータの加算を行いそ
の加算されたデータを保存する読み出し加算データ保存
手段と、前記書き込み加算データ保存手段で保存された
内容と前記読み出し加算データ保存手段で保存された内
容とを比較する比較手段とを有することを特徴とするメ
モリのデータエラー検出回路。 - 【請求項３】 前記データの最後尾を示すパルスは、前
記データの先頭を示すパルスの次のデータの先頭を示す
パルスであることを特徴とする請求項２記載のメモリの
データエラー検出回路。 - 【請求項４】 前記メモリに書き込まれるデータの加算
および前記メモリから読み出されるデータの加算を行う
ときのビット巾は、前記メモリに書き込むときのビット
巾および前記メモリから読み出されるときのビット巾と
同じであることを特徴とする請求項１または２記載のメ
モリのデータエラー検出回路。 - 【請求項５】 前記メモリからブロック単位のデータの
読み出しは、ブロック単位で書き込んだデータを書き込
み時のアドレスの順序と違う順序で読み出すことを特徴
とする請求項１または２記載のメモリのデータエラー検
出回路。 - 【請求項６】 複数の入力ポートに時分割に振り分けさ
れた入力データを複数の出力ポートの１つに振り分ける
スイッチ回路を備えたスイッチ回路のデータエラー検出
回路において、前記スイッチ回路の各入力ポートに前記
入力データが入力される毎に前記入力データを加算する
入力データ加算回路と、前記スイッチ回路の各出力ポー
トから前記入力データが出力データとして出力される毎
に出力される前記出力データを加算する出力データ加算
回路と、前記入力データ加算回路で加算した内容と前記
出力データ加算回路で加算した内容とを比較するデータ
比較回路とを有することを特徴とするスイッチ回路のデ
ータエラー検出回路。 - 【請求項７】 複数の入力ポートに時分割に振り分けさ
れた入力データを複数の出力ポートの１つに振り分ける
スイッチ回路を備えたスイッチ回路のデータエラー検出
回路において、前記スイッチ回路に前記入力データが入
力される際にデータの先頭を示すパルスを検出すると前
記入力データの加算を開始する入力開始手段と、前記ス
イッチ回路の各ポートに順次前記入力データが入力され
る毎に前記入力データの加算を行いその加算されたデー
タを保存する入力加算データ保存手段と、前記データの
最後尾を示すパルスを検出すると前記スイッチ回路に入
力されたデータを読み出しその読み出したデータの加算
を開始する出力開始手段と、前記スイッチ回路の各ポー
トから順次前記入力データがデータとして出力される毎
に前記出力データの加算を行いその加算されたデータを
保存する出力加算データ保存手段と、前記入力加算デー
タ保存手段で保存された内容と前記出力加算データ保存
手段で保存された内容とを比較する比較手段とを有する
ことを特徴とするスイッチ回路のデータエラー検出回
路。 - 【請求項８】 前記データの最後尾を示すパルスは、前
記データの先頭を示すパルスの次のデータの先頭を示す
パルスであることを特徴とする請求項７記載のスイッチ
回路のデータエラー検出回路。 - 【請求項９】 前記入力データの加算および前記出力デ
ータの加算を行うときのビット巾は、前記スイッチ回路
に前記入力データのビット巾および前記出力データのビ
ット巾と同じであることを特徴とする請求項７または８
記載のメモリのデータエラー検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000037737A JP2001229079A (ja) | 2000-02-16 | 2000-02-16 | メモリおよびスイッチ回路のデータエラー検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000037737A JP2001229079A (ja) | 2000-02-16 | 2000-02-16 | メモリおよびスイッチ回路のデータエラー検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001229079A true JP2001229079A (ja) | 2001-08-24 |
Family
ID=18561584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000037737A Pending JP2001229079A (ja) | 2000-02-16 | 2000-02-16 | メモリおよびスイッチ回路のデータエラー検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001229079A (ja) |
-
2000
- 2000-02-16 JP JP2000037737A patent/JP2001229079A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030311 |