JP2001217405A - Semiconductor integrated circuit device and manufacturing method thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and its manufacturing technique, and more particularly to a DRAM (Dynami
(c) Random Access Memory).
【０００２】[0002]
【従来の技術】ＤＲＡＭのメモリセルは、一般に、半導
体基板の主面上にマトリクス状に配置された複数のワー
ド線と複数のビット線との交点に配置される。１個のメ
モリセルは、それを選択する１個のＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor)
と、このＭＩＳＦＥＴに直列に接続された１個の情報蓄
積用容量素子（キャパシタ）とで構成される。2. Description of the Related Art Generally, memory cells of a DRAM are arranged at intersections of a plurality of word lines and a plurality of bit lines arranged in a matrix on a main surface of a semiconductor substrate. One memory cell is connected to one MISFET (Metal
Insulator Semiconductor Field Effect Transistor)
And one information storage capacitor (capacitor) connected in series to the MISFET.
【０００３】メモリセル選択用のＭＩＳＦＥＴは、周囲
を素子分離領域で囲まれた活性領域に形成され、主とし
て、ゲート酸化膜、ワード線と一体に構成されたゲート
電極およびソース、ドレインを構成する一対の半導体領
域で構成される。このＭＩＳＦＥＴは、通常１つの活性
領域に２個形成され、２つのＭＩＳＦＥＴの一方のソー
ス・ドレイン（半導体領域）が前記活性領域の中央部で
共有される。ビット線は、前記ＭＩＳＦＥＴの上部に配
置され、共有された前記半導体領域と電気的に接続され
る。キャパシタは、同じく前記ＭＩＳＦＥＴの上部に配
置され、上記ソース、ドレインの他方と電気的に接続さ
れる。A MISFET for selecting a memory cell is formed in an active region surrounded by an element isolation region, and mainly includes a gate oxide film, a gate electrode integrally formed with a word line, and a pair forming a source and a drain. Semiconductor region. Usually, two MISFETs are formed in one active region, and one source / drain (semiconductor region) of the two MISFETs is shared by a central portion of the active region. A bit line is disposed above the MISFET and is electrically connected to the shared semiconductor region. A capacitor is also arranged above the MISFET and is electrically connected to the other of the source and the drain.
【０００４】半導体集積回路装置の微細化とキャパシタ
の容量値を確保する観点から、キャパシタはビット線の
上部に配置される。いわゆるキャパシタ・オーバー・ビ
ットライン（ＣＯＢ：Capacitor Over Bit-line ）構造
が採用されている。たとえば特開平７−７０８４号公報
は、ＣＯＢ構造のＤＲＡＭを開示する。[0004] From the viewpoint of miniaturization of the semiconductor integrated circuit device and securing the capacitance value of the capacitor, the capacitor is arranged above the bit line. A so-called capacitor over bit-line (COB) structure is employed. For example, Japanese Patent Laying-Open No. 7-7084 discloses a DRAM having a COB structure.
【０００５】ＣＯＢ構造を採用する場合、キャパシタの
下部電極とＭＩＳＦＥＴの半導体領域とを接続する接続
部材（プラグ）の間にビット線が配置されることにな
る。よってビット線とプラグとがショートしないように
配置する必要がある。一方ＤＲＡＭのメモリセルは最小
加工寸法で形成されるため、ビット線とそのスペースも
最小加工寸法で形成される。このため、ビット線の間を
通してプラグを形成するには、最小加工寸法以下の口径
で接続孔を加工するか、接続孔とビット線のレイアウト
が重なっても障害を生じないような加工法を適用する必
要がある。In the case of employing the COB structure, a bit line is arranged between a connecting member (plug) connecting the lower electrode of the capacitor and the semiconductor region of the MISFET. Therefore, it is necessary to arrange so that the bit line and the plug do not short-circuit. On the other hand, since the memory cell of the DRAM is formed with the minimum processing size, the bit line and its space are also formed with the minimum processing size. For this reason, in order to form a plug between the bit lines, the connection hole is processed with a diameter smaller than the minimum processing size, or a processing method that does not cause an obstacle even if the layout of the connection hole and the bit line overlaps is applied There is a need to.
【０００６】最小加工寸法以下で接続孔を加工するには
以下の方法がある。たとえば多結晶シリコン膜をハード
マスクに適用し、所定の接続孔形成部に最小加工寸法で
開口を形成する。その後さらに多結晶シリコン膜を堆積
し、この多結晶シリコン膜に異方性エッチングを施し
て、開口側壁にサイドウォールスペーサを形成する。こ
のハードマスクとサイドウォールスペーサをマスクにす
れば、最小加工寸歩で形成された開口より小さな径の接
続孔を加工できる。There are the following methods for forming a connection hole with a minimum processing dimension or less. For example, a polycrystalline silicon film is applied to a hard mask, and an opening is formed in a predetermined connection hole forming portion with a minimum processing dimension. Thereafter, a polycrystalline silicon film is further deposited, and anisotropic etching is performed on the polycrystalline silicon film to form a sidewall spacer on the side wall of the opening. By using the hard mask and the side wall spacer as a mask, a connection hole having a smaller diameter than the opening formed in the minimum processing step can be formed.
【０００７】レイアウトが重なっても障害を生じないよ
うな加工法として、たとえばセルフアラインコンタクト
の手法がある。ビット線の上面および側面を接続孔が形
成される絶縁膜に対しエッチング選択比を持つ絶縁膜で
覆う。たとえば接続孔が形成される絶縁膜はシリコン酸
化膜であり、ビット線を覆う絶縁膜はシリコン窒化膜で
ある。接続孔加工（シリコン酸化膜のエッチング）の際
には、シリコン窒化膜がエッチングされ難い条件を選択
してエッチングする。このようにすれば、仮に接続孔パ
ターンがビット線に重なってもビット線はエッチングさ
れ難いシリコン窒化膜で覆われているため、接続孔内に
ビット線表面が露出することはなくプラグとビット線と
のショートは防止できる。As a processing method which does not cause an obstacle even if the layouts overlap, for example, there is a self-aligned contact method. The upper and side surfaces of the bit line are covered with an insulating film having an etching selectivity with respect to the insulating film in which the connection hole is formed. For example, the insulating film in which the connection hole is formed is a silicon oxide film, and the insulating film covering the bit line is a silicon nitride film. In the processing of the contact hole (etching of the silicon oxide film), etching is performed under conditions where the silicon nitride film is hardly etched. In this case, even if the connection hole pattern overlaps the bit line, the bit line is covered with the silicon nitride film which is difficult to be etched, so that the bit line surface is not exposed in the connection hole and the plug and the bit line are not exposed. Can be prevented.
【０００８】[0008]
【発明が解決しようとする課題】しかし、従来方法には
以下の問題がある。However, the conventional method has the following problems.
【０００９】まず、最小加工寸法以下で接続孔を加工す
る場合には、そもそも加工工程が複雑であり、加工に困
難性が伴うという問題がある。加工の困難性は歩留まり
の低下を招き好ましくない。加えて、口径の小さな接続
孔内に形成されるため、プラグ径が小さくなるという問
題がある。プラグ径の縮小はプラグの抵抗値が高くなり
素子特性を劣化させる要因になる。また、マスク合わせ
のずれを考慮してプラグとビット線のショート（パター
ンの重なり）を生じないように設計するため、ビット線
を極力細く形成しなければならない。このためビット線
の細線化による抵抗値の上昇も問題になる。First, in the case of forming a connection hole with a minimum processing dimension or less, there is a problem that the processing step is complicated in the first place, and the processing involves difficulty. Difficulty in processing undesirably causes a decrease in yield. In addition, since the plug is formed in the small-diameter connection hole, there is a problem that the plug diameter is reduced. Reduction of the plug diameter increases the resistance value of the plug and causes deterioration of element characteristics. In addition, in order to prevent short-circuit between the plug and the bit line (overlap of patterns) in consideration of misalignment of the mask, the bit line must be formed as thin as possible. For this reason, an increase in the resistance value due to the thinning of the bit line also poses a problem.
【００１０】セルフアラインコンタクト手法を用いる場
合、ビット線を囲む材料は層間絶縁膜（シリコン酸化
膜）に対して高いエッチング選択比が要求される。この
ような材料には現実的にはシリコン窒化膜が存在する。
ところが、シリコン窒化膜は誘電率が高いという問題が
ある。ビット線はＤＲＡＭのメモリセルに蓄積された電
荷の有無を検出するための配線であり周辺回路領域にお
いてセンスアンプに接続される。電荷の検出はメモリセ
ルに蓄積された電荷によるビット線の電圧変動を検出す
る。この電圧変動はメモリセルのキャパシタ容量が大き
いほど、あるいはビット線容量（浮遊容量）が小さいほ
ど大きくなる。すなわち、ビット線容量を小さくするこ
とはセンスアンプの感度を向上することとなる。素子の
信頼性向上、応答速度等性能の向上の観点から、ビット
線容量はできるだけ低いことが好ましい。ところが、シ
リコン窒化膜はシリコン酸化膜と比較して誘電率が大き
く、このような誘電率の大きなシリコン窒化膜がビット
線の側壁（ビット線間）に形成されることとなるため、
ビット線容量が大きくなって好ましくない。When the self-aligned contact method is used, the material surrounding the bit line needs to have a high etching selectivity with respect to the interlayer insulating film (silicon oxide film). Such a material actually has a silicon nitride film.
However, there is a problem that the silicon nitride film has a high dielectric constant. The bit line is a wiring for detecting the presence or absence of electric charge stored in a memory cell of the DRAM, and is connected to a sense amplifier in a peripheral circuit region. The electric charge is detected by detecting a voltage change of the bit line due to the electric charge stored in the memory cell. This voltage fluctuation increases as the capacitor capacitance of the memory cell increases or as the bit line capacitance (floating capacitance) decreases. In other words, reducing the bit line capacitance improves the sensitivity of the sense amplifier. It is preferable that the bit line capacity be as low as possible from the viewpoint of improving the reliability of the element and the performance such as the response speed. However, the silicon nitride film has a higher dielectric constant than the silicon oxide film, and such a silicon nitride film having a large dielectric constant is formed on the side wall of the bit line (between the bit lines).
The bit line capacity is undesirably increased.
【００１１】本発明の目的は、微細化されたビット線間
の容量を低減することにある。An object of the present invention is to reduce the capacitance between miniaturized bit lines.
【００１２】また、本発明の目的は、微細化されたビッ
ト線の間に配置されるプラグの抵抗を低くすることにあ
る。Another object of the present invention is to reduce the resistance of a plug disposed between miniaturized bit lines.
【００１３】また、本発明の目的は、十分に低い抵抗の
プラグを微細化されたビット線間に自己整合的に形成す
るとともに、ビット線間の容量値の上昇を抑制すること
にある。Another object of the present invention is to form a plug having a sufficiently low resistance in a self-aligned manner between the miniaturized bit lines and to suppress an increase in the capacitance value between the bit lines.
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１５】[0015]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００１６】本発明の半導体集積回路装置の製造方法
は、半導体基板上の何れかの層に第１絶縁膜を形成し、
第１絶縁膜上に導電膜および第２絶縁膜を堆積し、第２
絶縁膜および導電膜をパターニングしてキャップ絶縁膜
および配線を形成し、第１絶縁膜およびキャップ絶縁膜
に対しエッチング選択比を有するガスまたは溶液を用い
て配線の側壁をエッチングし、側壁をキャップ絶縁膜の
下部に後退させ、キャップ絶縁膜および配線を覆う第３
絶縁膜を形成し、第３絶縁膜に接続孔を形成するもので
ある。According to a method of manufacturing a semiconductor integrated circuit device of the present invention, a first insulating film is formed on any layer on a semiconductor substrate,
Depositing a conductive film and a second insulating film on the first insulating film;
The insulating film and the conductive film are patterned to form a cap insulating film and a wiring, and the side wall of the wiring is etched using a gas or a solution having an etching selectivity with respect to the first insulating film and the cap insulating film. A third step is set back under the film to cover the cap insulating film and the wiring.
An insulating film is formed, and a connection hole is formed in the third insulating film.
【００１７】また、本発明の半導体集積回路装置の製造
方法は、半導体基板上の何れかの層に第１絶縁膜を形成
し、第１絶縁膜に配線溝を形成し、配線溝の内部を含む
第１絶縁膜上に導電膜を堆積し、この配線溝内にのみ導
電膜を残存させて配線を形成し、第１絶縁膜にエッチン
グを施して第１絶縁膜の表面を配線の表面より低く後退
させ、第１絶縁膜および配線上に第２絶縁膜を堆積し、
第２絶縁膜に異方性エッチングを施して、配線の側壁の
第１絶縁膜上にサイドウォールスペーサを形成し、サイ
ドウォールスペーサおよび配線を覆う第３絶縁膜を形成
し、第３絶縁膜に接続孔を形成するものである。Further, according to a method of manufacturing a semiconductor integrated circuit device of the present invention, a first insulating film is formed in any layer on a semiconductor substrate, a wiring groove is formed in the first insulating film, and the inside of the wiring groove is formed. A conductive film is deposited on the first insulating film including the conductive film, the conductive film is left only in the wiring groove to form a wiring, and the first insulating film is etched so that the surface of the first insulating film is removed from the surface of the wiring. Retreating low, depositing a second insulating film on the first insulating film and the wiring,
Anisotropic etching is performed on the second insulating film to form a sidewall spacer on the first insulating film on the side wall of the wiring, and a third insulating film covering the sidewall spacer and the wiring is formed. A connection hole is formed.
【００１８】ここで第２絶縁膜は、第３絶縁膜に対して
エッチング選択比を有する材料で構成され、第３絶縁膜
への接続孔の形成の際には、第３絶縁膜のエッチング速
度が第２絶縁膜のエッチング速度より大きい条件で行わ
れる。たとえば第２絶縁膜はシリコン窒化膜であり、第
３絶縁膜はシリコン酸化膜である。また、接続孔は、キ
ャップ絶縁膜またはサイドウォールスペーサに対して自
己整合的に形成される。Here, the second insulating film is made of a material having an etching selectivity with respect to the third insulating film. When forming a connection hole in the third insulating film, the etching rate of the third insulating film is reduced. Is performed under conditions that are higher than the etching rate of the second insulating film. For example, the second insulating film is a silicon nitride film, and the third insulating film is a silicon oxide film. The connection hole is formed in a self-aligned manner with respect to the cap insulating film or the sidewall spacer.
【００１９】本発明の半導体集積回路装置は、半導体基
板の主面に形成されたＭＩＳＦＥＴと、ＭＩＳＦＥＴを
覆う第１絶縁膜と、第１絶縁膜上に形成されたビット線
と、ビット線上のキャップ絶縁膜と、キャップ絶縁膜お
よびビット線を覆う第３絶縁膜と、第３絶縁膜上に形成
された情報蓄積用容量素子と、第３絶縁膜の接続孔に形
成され、情報蓄積用容量素子の下部電極とＭＩＳＦＥＴ
のソース・ドレインとして機能する半導体領域とを電気
的に接続する接続部材と、を有する半導体集積回路装置
であって、接続部材がキャップ絶縁膜に対して自己整合
的に形成され、キャップ絶縁膜は第３絶縁膜に対してエ
ッチング選択比を有する材料で構成される。A semiconductor integrated circuit device according to the present invention includes a MISFET formed on a main surface of a semiconductor substrate, a first insulating film covering the MISFET, a bit line formed on the first insulating film, and a cap on the bit line. An insulating film, a third insulating film covering the cap insulating film and the bit line, an information storage capacitor formed on the third insulating film, and an information storage capacitor formed in a connection hole of the third insulating film. Lower electrode and MISFET
A connection member electrically connecting a semiconductor region functioning as a source / drain of the semiconductor integrated circuit device, wherein the connection member is formed in a self-aligned manner with respect to the cap insulating film, and the cap insulating film is It is made of a material having an etching selectivity with respect to the third insulating film.
【００２０】また、本発明の半導体集積回路装置は、半
導体基板の主面に形成されたＭＩＳＦＥＴと、ＭＩＳＦ
ＥＴ上に形成された第１絶縁膜と、第１絶縁膜の配線溝
に形成され、第１絶縁膜の表面より高い標高でその表面
が形成されたビット線と、ビット線の側壁に形成された
サイドウォールスペーサと、サイドウォールスペーサ、
ビット線および第１絶縁膜を覆う第３絶縁膜と、第３絶
縁膜上に形成された情報蓄積用容量素子と、第３絶縁膜
の接続孔に形成され、情報蓄積用容量素子の下部電極と
ＭＩＳＦＥＴのソース・ドレインとして機能する半導体
領域とを電気的に接続する接続部材と、を有する半導体
集積回路装置であって、接続部材がサイドウォールスペ
ーサに対して自己整合的に形成され、サイドウォールス
ペーサは第３絶縁膜に対してエッチング選択比を有する
材料で構成される。Further, according to the present invention, there is provided a semiconductor integrated circuit device comprising: a MISFET formed on a main surface of a semiconductor substrate;
A first insulating film formed on the ET, a bit line formed in a wiring groove of the first insulating film, the surface of which is formed at an elevation higher than the surface of the first insulating film; Side wall spacer and side wall spacer,
A third insulating film covering the bit line and the first insulating film; an information storage capacitor formed on the third insulating film; and a lower electrode of the information storage capacitor formed in the connection hole of the third insulating film. A connection member for electrically connecting the semiconductor region functioning as a source / drain of the MISFET to the semiconductor integrated circuit device. The spacer is made of a material having an etching selectivity with respect to the third insulating film.
【００２１】ここで、ビット線間の絶縁材料である第３
絶縁膜または第１絶縁膜は、キャップ絶縁膜またはサイ
ドウォールスペーサを構成する材料の誘電率より低い誘
電率の材料で構成される。たとえば第３または第１絶縁
膜はシリコン酸化膜からなり、キャップ絶縁膜またはサ
イドウォールスペーサはシリコン窒化膜からなる。Here, the third insulating material between the bit lines is used.
The insulating film or the first insulating film is made of a material having a dielectric constant lower than that of the material forming the cap insulating film or the sidewall spacer. For example, the third or first insulating film is made of a silicon oxide film, and the cap insulating film or the sidewall spacer is made of a silicon nitride film.
【００２２】これら半導体集積回路装置の製造方法ある
いは半導体集積回路装置によれば、キャップ絶縁膜ある
いはサイドウォールスペーサに対して自己整合的に接続
孔が形成されるため、接続孔内のプラグは十分大きな寸
法で形成でき、加工困難性、抵抗値低下の問題を回避で
きる。また、ビット線間の絶縁材料にはシリコン酸化膜
が用いられるため、ビット線間容量を小さくできる。According to the method of manufacturing a semiconductor integrated circuit device or the semiconductor integrated circuit device, since the connection hole is formed in a self-aligned manner with respect to the cap insulating film or the sidewall spacer, the plug in the connection hole is sufficiently large. It can be formed in dimensions, and the problems of processing difficulty and reduction in resistance value can be avoided. Further, since a silicon oxide film is used as an insulating material between bit lines, the capacity between bit lines can be reduced.
【００２３】[0023]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and the repeated description thereof will be omitted.
【００２４】（実施の形態１）図１〜図１２は、本発明
の一実施の形態であるＤＲＡＭ（Dynamic Random Acces
s Memory）の製造方法を工程順に示した断面図である。
なお、基板の断面を示す各図の左側部分はＤＲＡＭのメ
モリセルが形成される領域（メモリセルアレイ）を示
し、右側部分は周辺回路領域を示している。また、メモ
リセル領域における断面図はビット線に垂直な断面を示
し、よって、メモリセル領域に形成される選択ＭＩＳＦ
ＥＴは図面には現れない。Embodiment 1 FIGS. 1 to 12 show a DRAM (Dynamic Random Acceses) according to an embodiment of the present invention.
FIG. 4 is a cross-sectional view showing a method for manufacturing the s Memory) in the order of steps.
The left part of each drawing showing the cross section of the substrate shows a region (memory cell array) in which a memory cell of the DRAM is formed, and the right part shows a peripheral circuit region. The cross-sectional view in the memory cell region shows a cross section perpendicular to the bit line.
ET does not appear in the drawing.
【００２５】まず、図１に示すように、半導体基板（以
下単に基板という）１上にメモリセルの選択ＭＩＳＦＥ
ＴＱｓ（図示せず）、周辺回路のｎチャネル型ＭＩＳＦ
ＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成
し、さらに、これらＭＩＳＦＥＴＱｓ，Ｑｎ，Ｑｐを覆
う層間絶縁膜およびプラグを形成する。First, as shown in FIG. 1, a memory cell selection MISFE is formed on a semiconductor substrate (hereinafter simply referred to as a substrate) 1.
TQs (not shown), n-channel type MISF of peripheral circuit
An ETQn and a p-channel type MISFET Qp are formed, and an interlayer insulating film and a plug covering these MISFETs Qs, Qn, Qp are formed.
【００２６】基板１には素子分離溝２が形成され、ウェ
ット酸化あるいはドライ熱酸化により膜厚の薄いシリコ
ン酸化膜６を形成した後、たとえばシリコン酸化膜７を
素子分離溝２に埋め込む。これをたとえばＣＭＰ（Chem
ical Mechanical Polishing）法により研磨して素子分
離溝２の内部に残し、素子分離領域を形成する。さら
に、基板１にｐ型もしくはｎ型のイオン注入を施し、メ
モリセルアレイの基板１にｐ型ウェル３およびｎ型ウェ
ル５を形成し、周辺回路領域の基板１にｐ型ウェル３お
よびｎ型ウェル４を形成する。その後、約８００℃の熱
酸化でｐ型ウェル３およびｎ型ウェル４のそれぞれの表
面に清浄なゲート酸化膜８を形成する。An element isolation groove 2 is formed in a substrate 1. After a thin silicon oxide film 6 is formed by wet oxidation or dry thermal oxidation, for example, a silicon oxide film 7 is buried in the element isolation groove 2. This can be done, for example, by CMP (Chem
An element isolation region is formed by polishing by an ical mechanical polishing method and leaving the element isolation groove 2 inside. Further, a p-type or n-type ion implantation is performed on the substrate 1, a p-type well 3 and an n-type well 5 are formed on the substrate 1 of the memory cell array, and the p-type well 3 and the n-type well are formed on the substrate 1 in the peripheral circuit region. 4 is formed. Thereafter, a clean gate oxide film 8 is formed on each surface of the p-type well 3 and the n-type well 4 by thermal oxidation at about 800 ° C.
【００２７】ＭＩＳＦＥＴＱｓ，Ｑｎ，Ｑｐは以下のよ
うにして形成する。すなわち、ゲート酸化膜８上に、不
純物がドープされた多結晶シリコン膜をたとえばＣＶＤ
法で堆積し、その後、たとえばスパッタリング法でＷＮ
膜とＷ膜とを堆積する。さらにその上部にＣＶＤ法でシ
リコン酸化膜を堆積する。上記Ｗ膜の応力緩和とＷＮ膜
のデンシファイ（緻密化）とを目的とした熱処理を施し
た後、前記シリコン酸化膜の上部に窒化シリコン膜を堆
積する。この窒化シリコン膜をゲート電極パターンにパ
ターニングした後、窒化シリコン膜をマスクにして前記
シリコン酸化膜、Ｗ膜、ＷＮ膜および多結晶シリコン膜
をドライエッチングする。これにより、多結晶シリコン
膜、ＷＮ膜およびＷ膜からなるゲート電極９が形成され
る。さらに、これらのゲート電極９の上部にシリコン酸
化膜および窒化シリコン膜からなるキャップ絶縁膜１０
が形成される。The MISFETs Qs, Qn, Qp are formed as follows. That is, a polycrystalline silicon film doped with impurities is formed on the gate oxide film 8 by, for example, CVD.
And then, for example, WN by a sputtering method.
A film and a W film are deposited. Further, a silicon oxide film is deposited thereon by a CVD method. After performing a heat treatment for the purpose of relaxing the stress of the W film and densifying (densifying) the WN film, a silicon nitride film is deposited on the silicon oxide film. After patterning the silicon nitride film into a gate electrode pattern, the silicon oxide film, the W film, the WN film and the polycrystalline silicon film are dry-etched using the silicon nitride film as a mask. Thus, a gate electrode 9 made of a polycrystalline silicon film, a WN film and a W film is formed. Further, a cap insulating film 10 made of a silicon oxide film and a silicon nitride film is formed on these gate electrodes 9.
Is formed.
【００２８】次に、ゲート電極９の両側のｐ型ウェル３
にｎ型不純物（リンまたはヒ素）をイオン打ち込みする
ことによってｎ- 型半導体領域１１を形成し、ｎ型ウェ
ル４にｐ型不純物（ホウ素）をイオン打ち込みすること
によってｐ- 型半導体領域１２を形成する。さらに、基
板１上に窒化シリコン膜１３を堆積した後、メモリセル
アレイの基板１の上部をフォトレジスト膜（図示せず）
で覆い、周辺回路領域の窒化シリコン膜１３を異方的に
エッチングすることによって、周辺回路領域のゲート電
極９の側壁にサイドウォールスペーサ１３ａを形成す
る。さらに、周辺回路領域のｐ型ウェル３にｎ型不純物
（リンまたはヒ素）をイオン打ち込みすることによって
ｎ+ 型半導体領域１４（ソース、ドレイン）を形成し、
ｎ型ウェル４にｐ型不純物（ホウ素）をイオン打ち込み
することによってｐ+ 型半導体領域１５（ソース、ドレ
イン）を形成する。ここまでの工程で、周辺回路領域に
ＬＤＤ(Lightly Doped Drain) 構造のソース、ドレイン
を備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネ
ル型ＭＩＳＦＥＴＱｐが形成される。Next, the p-type well 3 on both sides of the gate electrode 9
An n − -type semiconductor region 11 is formed by ion-implanting an n-type impurity (phosphor or arsenic) into the n-type well, and a p − -type semiconductor region 12 is formed by ion-implanting a p-type impurity (boron) into the n-type well 4 I do. Further, after a silicon nitride film 13 is deposited on the substrate 1, a photoresist film (not shown) is formed on the upper portion of the substrate 1 of the memory cell array.
Then, the silicon nitride film 13 in the peripheral circuit region is anisotropically etched to form a sidewall spacer 13a on the side wall of the gate electrode 9 in the peripheral circuit region. Further, an n + -type semiconductor region 14 (source, drain) is formed by ion-implanting an n-type impurity (phosphorus or arsenic) into the p-type well 3 in the peripheral circuit region,
A p + -type semiconductor region 15 (source, drain) is formed by ion-implanting a p-type impurity (boron) into the n-type well 4. Through the steps so far, an n-channel MISFET Qn and a p-channel MISFET Qp having a source and a drain having an LDD (Lightly Doped Drain) structure are formed in the peripheral circuit region.
【００２９】次に、ゲート電極９の上部にシリコン酸化
膜１６（たとえばＴＥＯＳ酸化膜）を堆積し、これをＣ
ＭＰ法で研磨してその表面を平坦化する。その後、フォ
トレジスト膜（図示せず）をマスクにしてメモリセルア
レイのシリコン酸化膜１６をドライエッチングし、さら
に、シリコン酸化膜１６の下層の窒化シリコン膜１３を
ドライエッチングして２段階のエッチングによりコンタ
クトホール１９を形成する。上記コンタクトホール１９
を通じてメモリセルアレイのｐ型ウェル３にｎ型不純物
（リンまたはヒ素）のイオンを打ち込み、ｎ+ 型半導体
領域１７（ソース、ドレイン）を形成する。ここまでの
工程で、メモリセルアレイにｎチャネル型で構成される
メモリセル選択用ＭＩＳＦＥＴＱｓが形成される。その
後、コンタクトホール１９の内部に不純物がドープされ
た多結晶シリコン膜を埋め込んでプラグ２０を形成す
る。プラグ２０は埋め込まれた多結晶シリコン膜をエッ
チバック（またはＣＭＰ法で研磨）して形成する。さら
に、シリコン酸化膜１６の上部にたとえばＣＶＤ法でシ
リコン酸化膜２１を堆積した後、フォトレジスト膜（図
示せず）をマスクにしたドライエッチングで周辺回路領
域のシリコン酸化膜２１およびその下層のシリコン酸化
膜１６をドライエッチングする。これによりｎ + 型半導
体領域１４、ｐ+ 型半導体領域１５、ゲート電極９の上
部に各々コンタクトホール２２、２３、２４を形成す
る。その後、コンタクトホール２２、２３の底部にシリ
サイド膜２６を形成し、コンタクトホール２２、２３、
２４の内部にプラグ２７を形成する。シリサイド膜２６
の形成はＴｉ膜とＴｉＮ膜とを堆積した後に基板１を約
６５０℃で熱処理することによって、プラグ２７の形成
はたとえばＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した
後、これをＣＭＰ法で研磨し、コンタクトホール２２、
２３、２４の内部のみに残すことによって行う。Next, silicon oxide is formed on the gate electrode 9.
A film 16 (eg, a TEOS oxide film) is deposited and
The surface is flattened by polishing by the MP method. Then,
Memory cell using a photoresist film (not shown) as a mask.
Dry etching of the silicon oxide film 16
The silicon nitride film 13 under the silicon oxide film 16 is
Dry etching and contouring by two-stage etching
The hole 19 is formed. Contact hole 19
N-type impurity in p-type well 3 of memory cell array
(Phosphorus or arsenic) ions, n+Type semiconductor
Region 17 (source, drain) is formed. So far
In the process, the memory cell array is configured as an n-channel type
MISFET Qs for memory cell selection is formed. That
Later, impurities are doped inside the contact hole 19.
Plug 20 by burying the polycrystalline silicon film
You. The plug 20 etches the embedded polycrystalline silicon film.
It is formed by chipback (or polishing by a CMP method). Further
Then, the upper portion of the silicon oxide film 16 is
After the silicon oxide film 21 is deposited, a photoresist film (see FIG.
Peripheral etching by dry etching with a mask (not shown)
Region silicon oxide film 21 and silicon oxide underneath it
The film 16 is dry-etched. This gives n +Mold semiconductive
Body region 14, p+Type semiconductor region 15 and above gate electrode 9
Contact holes 22, 23 and 24 are formed in
You. Then, the bottom of the contact holes 22 and 23 is
A side film 26 is formed, and contact holes 22, 23,
24, a plug 27 is formed. Silicide film 26
Is formed by depositing a Ti film and a TiN film on the substrate 1.
Heat treatment at 650 ° C. to form plug 27
Has deposited a TiN film and a W film, for example, by the CVD method.
Then, this is polished by the CMP method, and the contact holes 22 and
This is performed by leaving only inside of 23 and 24.
【００３０】次に、図２に示すように、シリコン酸化膜
２１上にタングステン膜２８およびシリコン窒化膜２９
を堆積する。タングステン膜２８は、後にビット線ＢＬ
および周辺回路の第１層配線となるものであり、シリコ
ン窒化膜２９は、ビット線ＢＬおよび第１層配線のキャ
ップ絶縁膜となるものである。タングステン膜２８はス
パッタ法またはＣＶＤ法により形成でき、シリコン窒化
膜２９はＣＶＤ法により形成できる。Next, as shown in FIG. 2, a tungsten film 28 and a silicon nitride film 29 are formed on the silicon oxide film 21.
Is deposited. The tungsten film 28 is formed later on the bit line BL.
The silicon nitride film 29 serves as a cap insulating film of the bit line BL and the first layer wiring. The tungsten film 28 can be formed by a sputtering method or a CVD method, and the silicon nitride film 29 can be formed by a CVD method.
【００３１】次に、図３に示すように、シリコン窒化膜
２９上にフォトレジスト膜３０を形成する。フォトレジ
スト膜３０は、ビット線ＢＬおよび第１層配線のパター
ンに形成される。そしてこのフォトレジスト膜３０をマ
スクとしてシリコン窒化膜２９およびタングステン膜２
８をエッチングし、ビット線ＢＬおよび周辺回路の第１
層配線３２を形成する。また、ビット線ＢＬおよび第１
層配線３２の上面にはキャップ絶縁膜３１が形成され
る。ここで、フォトレジスト膜３０をマスクとしてタン
グステン膜２８までエッチングしたが、フォトレジスト
膜３０をマスクとしてシリコン窒化膜２９をエッチング
し、このパターニングされたシリコン窒化膜（キャップ
絶縁膜３１）をマスクとしてタングステン膜２８をエッ
チングしても良い。Next, as shown in FIG. 3, a photoresist film 30 is formed on the silicon nitride film 29. The photoresist film 30 is formed in the pattern of the bit line BL and the first layer wiring. Then, using the photoresist film 30 as a mask, the silicon nitride film 29 and the tungsten film 2 are formed.
8 and the first of the bit lines BL and the peripheral circuits are etched.
The layer wiring 32 is formed. Further, the bit line BL and the first
On the upper surface of the layer wiring 32, a cap insulating film 31 is formed. Here, the tungsten film 28 was etched using the photoresist film 30 as a mask. However, the silicon nitride film 29 was etched using the photoresist film 30 as a mask, and tungsten was etched using the patterned silicon nitride film (cap insulating film 31) as a mask. The film 28 may be etched.
【００３２】次に、図４に示すように、フォトレジスト
膜３０を除去し、等方性エッチングを施して、ビット線
ＢＬおよび第１層配線３２の側壁を後退させる。すなわ
ち、ビット線ＢＬおよび第１層配線３２に対してキャッ
プ絶縁膜３１がひさし状になるように形成する。ビット
線ＢＬおよび第１層配線３２はタングステンからなるた
め、タングステンはエッチングされるがシリコン酸化膜
およびシリコン窒化膜はエッチングされないエッチング
条件であればよい。またこのエッチングはドライエッチ
ング、ウェットエッチングのどちらでも良いが、等方性
エッチングである必要がある。ドライエッチングの場合
はボンバードメント等物理的な作用が支配的でなく化学
的な作用が支配的なエッチングガスやエッチング条件を
選択できる。Next, as shown in FIG. 4, the photoresist film 30 is removed, and isotropic etching is performed to recede the side walls of the bit line BL and the first layer wiring 32. That is, the cap insulating film 31 is formed so as to have an eaves shape with respect to the bit line BL and the first layer wiring 32. Since the bit line BL and the first layer wiring 32 are made of tungsten, the etching conditions may be such that the tungsten is etched but the silicon oxide film and the silicon nitride film are not etched. This etching may be either dry etching or wet etching, but must be isotropic etching. In the case of dry etching, it is possible to select an etching gas or etching condition in which a physical action such as bombardment is not dominant but a chemical action is dominant.
【００３３】次に、図５に示すように、ビット線ＢＬ、
第１層配線３２、キャップ絶縁膜３１を覆うシリコン酸
化膜３４を形成する。このシリコン酸化膜３４は、前記
シリコン酸化膜１６と同様の方法で形成する。Next, as shown in FIG. 5, the bit lines BL,
A silicon oxide film 34 covering the first layer wiring 32 and the cap insulating film 31 is formed. This silicon oxide film 34 is formed in the same manner as the silicon oxide film 16.
【００３４】次に、図６に示すように、シリコン酸化膜
３４上にフォトレジスト膜３５を形成し、フォトレジス
ト膜３５をマスクとしてシリコン酸化膜３４に異方性エ
ッチングを施し、スルーホール３８を形成する。このエ
ッチングはシリコン酸化膜はエッチングされるがシリコ
ン窒化膜はエッチングされない条件で行う。Next, as shown in FIG. 6, a photoresist film 35 is formed on the silicon oxide film 34, the silicon oxide film 34 is anisotropically etched using the photoresist film 35 as a mask, and a through hole 38 is formed. Form. This etching is performed under the condition that the silicon oxide film is etched but the silicon nitride film is not etched.
【００３５】フォトレジスト膜３５に形成された開口は
最小加工寸法で形成するが、特に最小加工寸法以下にス
ルーホールが形成されるような手段はとらない。すなわ
ち、多結晶シリコン膜等のハードマスクを用い、このハ
ードマスクの開口側壁にサイドウォールスペーサを形成
して、サイドウォールスペーサとハードマスクとをマス
クに用いてスルーホールを加工するような手段はとらな
い。このため、スルーホール３８の加工について複雑な
工程を採用することなく、工程を簡略化できる。The opening formed in the photoresist film 35 is formed with a minimum processing size. However, a means for forming a through hole below the minimum processing size is not particularly employed. That is, using a hard mask such as a polycrystalline silicon film, forming a sidewall spacer on the side wall of the opening of the hard mask, and processing the through-hole using the sidewall spacer and the hard mask as a mask is not used. Absent. Therefore, the process can be simplified without employing a complicated process for processing the through hole 38.
【００３６】スルーホール３８は最小加工寸法で加工さ
れるが、ビット線ＢＬも最小加工寸法で形成されるた
め、スルーホール３８のパターンとビット線ＢＬのパタ
ーンが重なる場合が生じる。しかし、本実施の形態で
は、キャップ絶縁膜３１が形成されており、このキャッ
プ絶縁膜３１はシリコン窒化膜で構成されているので、
スルーホール３８加工のためのエッチングにおいてはエ
ッチング選択比を有する。このため、スルーホール３８
のパターンがビット線ＢＬパターンと重なっていてもシ
リコン窒化膜であるキャップ絶縁膜３１がエッチングス
トッパとなり、ビット線ＢＬが露出することはない。ま
た、キャップ絶縁膜３１はビット線ＢＬに対してひさし
となるように形成されているので、ビット線ＢＬの側壁
はキャップ絶縁膜３１の端部より内側に後退して形成さ
れており、スルーホール３８に露出することもない。Although the through hole 38 is processed with the minimum processing size, the bit line BL is also formed with the minimum processing size, so that the pattern of the through hole 38 and the pattern of the bit line BL may overlap. However, in the present embodiment, the cap insulating film 31 is formed, and since the cap insulating film 31 is formed of the silicon nitride film,
The etching for processing the through hole 38 has an etching selectivity. Therefore, the through hole 38
Even if this pattern overlaps with the bit line BL pattern, the cap insulating film 31 which is a silicon nitride film serves as an etching stopper, and the bit line BL is not exposed. Further, since the cap insulating film 31 is formed so as to be eaves with respect to the bit line BL, the side wall of the bit line BL is formed to be recessed inward from the end of the cap insulating film 31, and the through hole is formed. No exposure to 38.
【００３７】また、スルーホール３８はビット線ＢＬに
対して自己整合的に形成される。このため、微細に加工
されたビット線ＢＬ間に容易にスルーホール３８を形成
することができる。The through hole 38 is formed in a self-aligned manner with respect to the bit line BL. For this reason, the through holes 38 can be easily formed between the finely processed bit lines BL.
【００３８】次に、図７に示すように、スルーホール３
８の内部にプラグ３９を形成する。プラグ３９は、スル
ーホール３８の内部を含むシリコン酸化膜３４の上部に
ｎ型不純物（リン）をドープした低抵抗多結晶シリコン
膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をエ
ッチバックしてスルーホール３８の内部のみに残すこと
によって形成する。次工程で説明するバリア膜４０を形
成するために、エッチバックを若干過剰に行い、プラグ
３９の表面がシリコン酸化膜３４表面よりも低く、すな
わちスルーホール３８の上部に凹部が形成されるように
する。Next, as shown in FIG.
8, a plug 39 is formed. The plug 39 is formed by depositing a low-resistance polycrystalline silicon film doped with an n-type impurity (phosphorus) on the silicon oxide film 34 including the inside of the through hole 38 by a CVD method, and then etching back the polycrystalline silicon film. It is formed by leaving only inside the through hole 38. In order to form the barrier film 40 described in the next step, etch back is performed slightly excessively so that the surface of the plug 39 is lower than the surface of the silicon oxide film 34, that is, a recess is formed above the through hole 38. I do.
【００３９】スルーホール３８の断面形状は図示するよ
うにキャップ絶縁膜３１に達するまでは太く形成され
る。これは最小加工寸法以下でスルーホールが形成され
るような手段をとらないためであり、プラグが細く形成
されプラグの抵抗値が増加する不具合を是正するのに役
立つ。一方、キャップ絶縁膜３１よりも低い位置ではプ
ラグ３９は細く形成される。キャップ絶縁膜３１がエッ
チングストッパとして機能し、キャップ絶縁膜３１の間
隙にスルーホール径が制限されることによる。これによ
りプラグ３９はビット線ＢＬ（キャップ絶縁膜３１）に
対して自己整合的に形成される。The cross-sectional shape of the through hole 38 is formed thick until it reaches the cap insulating film 31 as shown in the figure. This is because a means for forming a through hole below the minimum processing size is not taken, which is useful for correcting a problem that the plug is formed thin and the resistance value of the plug increases. On the other hand, the plug 39 is formed thinner at a position lower than the cap insulating film 31. This is because the cap insulating film 31 functions as an etching stopper, and the diameter of the through hole is limited in the gap between the cap insulating films 31. As a result, the plug 39 is formed in a self-aligned manner with respect to the bit line BL (cap insulating film 31).
【００４０】このように、本実施の形態のプラグ３９
は、ビット線ＢＬ（キャップ絶縁膜３１）に対して自己
整合的に形成されるが、ビット線ＢＬ間の絶縁膜はシリ
コン酸化膜３４で構成される。すなわち誘電率の高いシ
リコン窒化膜で構成されない。このため、自己整合的な
加工法を用いて微細なプラグ３９が形成できるにもかか
わらず、ビット線ＢＬ間の絶縁膜の誘電率を低減して、
ビット線容量を低減することができる。これによりキャ
パシタに蓄積された電荷の検出感度を向上して実効的な
信号量を増加できる。As described above, the plug 39 of the present embodiment
Are formed in a self-aligned manner with respect to the bit line BL (cap insulating film 31), and the insulating film between the bit lines BL is formed of the silicon oxide film. That is, it is not formed of a silicon nitride film having a high dielectric constant. For this reason, despite the fact that the fine plug 39 can be formed using a self-aligned processing method, the dielectric constant of the insulating film between the bit lines BL is reduced,
The bit line capacity can be reduced. Thereby, the detection sensitivity of the electric charge stored in the capacitor can be improved and the effective signal amount can be increased.
【００４１】次に、図８に示すように、プラグ３９上に
バリア膜４０を形成する。バリア膜４０の材料は、たと
えばタングステン（Ｗ）、タングステンナイトライド
（ＷＮ）、チタンナイトライド（ＴｉＮ）、タンタルナ
イトライド（ＴａＮ）、チタンアルミニウムナイトライ
ド（ＴｉＡｌＮ）、チタンシリコンナイトライド（Ｔｉ
ＳｉＮ）、タンタルシリコンナイトライド（ＴａＳｉ
Ｎ）、タングステンシリコンナイトライド（ＷＳｉ
Ｎ）、ルテニウムシリサイド（ＲｕＳｉ）、タングステ
ンボライド（ＷＢ）、チタンボライド（ＴｉＢ）、タン
グステンカーバイト（ＷＣ）、チタンカーバイト（Ｔｉ
Ｃ）等が例示できる。これらの材料を用いたバリア膜４
０は、後に説明するキャパシタ絶縁膜の酸化処理工程に
おいて、酸素の拡散をブロックする機能を有する。Next, as shown in FIG. 8, a barrier film 40 is formed on the plug 39. The material of the barrier film 40 is, for example, tungsten (W), tungsten nitride (WN), titanium nitride (TiN), tantalum nitride (TaN), titanium aluminum nitride (TiAlN), titanium silicon nitride (TiN).
SiN), tantalum silicon nitride (TaSi)
N), tungsten silicon nitride (WSi
N), ruthenium silicide (RuSi), tungsten boride (WB), titanium boride (TiB), tungsten carbide (WC), titanium carbide (Ti
C) and the like. Barrier film 4 using these materials
Numeral 0 has a function of blocking diffusion of oxygen in a capacitor insulating film oxidation process described later.
【００４２】バリア膜４０は、たとえばプラグ３９およ
びシリコン酸化膜３４の表面にバリア膜４０の材料であ
る被膜をＣＶＤ法またはスパッタ法により形成し、これ
をＣＭＰ法により研磨し、プラグ３９上の凹部（スルー
ホール３８の上部）にのみバリア膜４０を残すことによ
り形成する。The barrier film 40 is formed, for example, by forming a film as a material of the barrier film 40 on the surface of the plug 39 and the silicon oxide film 34 by a CVD method or a sputtering method, and polishing this by a CMP method to form a recess on the plug 39. It is formed by leaving the barrier film 40 only on the upper portion of the through hole 38.
【００４３】次に、図９に示すように、シリコン酸化膜
３４上にシリコン窒化膜４１およびシリコン酸化膜４２
を順次堆積し、シリコン窒化膜４１およびシリコン酸化
膜４２に孔４３を形成して、この孔４３内にルテニウム
を埋め込み、キャパシタの下部電極４５を形成する。Next, as shown in FIG. 9, a silicon nitride film 41 and a silicon oxide film 42 are formed on the silicon oxide film 34.
Are sequentially deposited, holes 43 are formed in the silicon nitride film 41 and the silicon oxide film 42, ruthenium is buried in the holes 43, and a lower electrode 45 of the capacitor is formed.
【００４４】シリコン窒化膜４１とシリコン酸化膜４２
は、たとえばＣＶＤ法により形成できる。シリコン窒化
膜４１は後に説明する下部電極の機械的強度を保持する
ために形成する。シリコン窒化膜４１の膜厚はたとえば
１００ｎｍとする。また、シリコン酸化膜４２は後に説
明する下部電極の形成に用いる。シリコン酸化膜４２の
膜厚は下部電極の高さを決定する要素となり、キャパシ
タに要求される容量値から逆算して求められる。下部電
極を０．１３μｍの柱状で加工し、キャパシタ絶縁膜と
してＢＳＴ膜を用いてシリコン酸化膜換算の実効膜厚を
０．４ｎｍにすることを前提とすれば、シリコン酸化膜
４２の膜厚は７００ｎｍとなる。これにより下部電極の
キャパシタとして寄与する部分の高さは７００ｎｍとな
り、キャパシタの容量値として４０ｆＦを確保できる。Silicon nitride film 41 and silicon oxide film 42
Can be formed by, for example, a CVD method. The silicon nitride film 41 is formed to maintain the mechanical strength of the lower electrode described later. The thickness of the silicon nitride film 41 is, for example, 100 nm. The silicon oxide film 42 is used for forming a lower electrode described later. The thickness of the silicon oxide film 42 is a factor for determining the height of the lower electrode, and is obtained by calculating backward from the capacitance value required for the capacitor. Assuming that the lower electrode is processed into a columnar shape of 0.13 μm and a BST film is used as a capacitor insulating film to make the effective film thickness in terms of a silicon oxide film 0.4 nm, the film thickness of the silicon oxide film 42 is 700 nm. As a result, the height of the portion of the lower electrode that contributes to the capacitor becomes 700 nm, and a capacitance value of the capacitor of 40 fF can be secured.
【００４５】孔４３の形成には、まず、シリコン酸化膜
４２上にフォトレジスト膜（図示せず）を形成してこれ
をパターニングする。本実施の形態では、シリコン酸化
膜３４の形成にＣＭＰ法による研磨が用いられているた
め、シリコン酸化膜３４の平坦性が高く、このためシリ
コン酸化膜４２表面の平坦性も高く維持される。このた
め、シリコン酸化膜４２上に形成されるフォトレジスト
膜への露光を精密に行うことができる。このフォトレジ
スト膜は下部電極形成のためのものであり最小加工寸法
でパターニングする必要がある。従って、露光精度を高
くできることはこのフォトレジスト膜のパターニングに
おいては非常に都合がよい。フォトレジスト膜は、たと
えば０．１３μｍの開口径でパターニングされる。次
に、このフォトレジスト膜をマスクとしてシリコン酸化
膜４２およびシリコン窒化膜４１にエッチングを施し、
孔４３を形成する。このエッチングには２段階のエッチ
ングを施すことができる。すなわち、第１のエッチング
は、シリコン酸化膜がエッチングされるがシリコン窒化
膜がエッチングされ難い条件で行い、シリコン酸化膜４
２を十分なオーバーエッチングの下でエッチング加工す
る。この際、シリコン窒化膜４１はエッチングストッパ
として機能する。その後、第２のエッチングをシリコン
窒化膜がエッチングされる条件で行う。このエッチング
は、シリコン窒化膜４１がシリコン酸化膜４２と比較し
て十分に薄い膜厚で形成されているため、多少のオーバ
ーエッチングを施しても下地であるシリコン酸化膜３４
が過剰にエッチングされることがない。このため、微細
な開口径の孔４３を高いアスペクト比であっても高精度
に加工することが可能となる。In forming the holes 43, first, a photoresist film (not shown) is formed on the silicon oxide film 42 and is patterned. In the present embodiment, since the polishing by the CMP method is used to form the silicon oxide film 34, the flatness of the silicon oxide film 34 is high, and thus the flatness of the surface of the silicon oxide film 42 is maintained high. Therefore, the photoresist film formed on the silicon oxide film 42 can be accurately exposed. This photoresist film is for forming a lower electrode and needs to be patterned with a minimum processing size. Therefore, it is very convenient that the exposure accuracy can be increased in the patterning of the photoresist film. The photoresist film is patterned with an opening diameter of, for example, 0.13 μm. Next, the silicon oxide film 42 and the silicon nitride film 41 are etched using the photoresist film as a mask,
A hole 43 is formed. This etching can be performed in two stages. That is, the first etching is performed under the condition that the silicon oxide film is etched but the silicon nitride film is hardly etched.
2 is etched under sufficient over-etching. At this time, the silicon nitride film 41 functions as an etching stopper. After that, the second etching is performed under the condition that the silicon nitride film is etched. In this etching, since the silicon nitride film 41 is formed with a sufficiently thin film thickness as compared with the silicon oxide film 42, the silicon oxide film 34 which is the underlying
Is not excessively etched. For this reason, it is possible to process the hole 43 having a small opening diameter with high accuracy even if the hole 43 has a high aspect ratio.
【００４６】下部電極４５の形成は以下のように行う。
孔４３を埋め込むようにルテニウム膜を形成する。ルテ
ニウム膜の膜厚は、たとえば１００ｎｍ〜２００ｎｍと
する。また、ルテニウム膜の形成にはＣＶＤ法を用い
る。ソース（原料）ガスは、たとえば、Ｒｕ（ＢｔＣ
ｐ）2 ／ＴＨＦを０．５ｓｃｃｍ、Ｏ2 を５０ｓｃｃｍ
とする。ただし、ＢｔＣｐはブチルシクロペンタ基（Ｃ
5 Ｈ8 （Ｃ4 Ｈ9 ）−）である。ＴＨＦはテトラヒドロ
フラン（Ｃ4 Ｈ11Ｏ）であり、溶剤として作用する。こ
こでは、ルテニウム膜を例示しているが、ルテニウムに
代えて白金を用いても良い。白金をＣＶＤ法により堆積
する場合には、ソース（原料）ガスとして、たとえば、
（ＭｅＣｐ）Ｐｔ（Ｍｅ）3 とＯ2 とを用いることがで
きる。ただし、Ｍｅはメチル基（ＣＨ3 −）であり、Ｍ
ｅＣｐはメチルシクロペンタ基（Ｃ5Ｈ8 （ＣＨ3 ）
−）である。The formation of the lower electrode 45 is performed as follows.
A ruthenium film is formed so as to fill the holes 43. The thickness of the ruthenium film is, for example, 100 nm to 200 nm. Further, a CVD method is used for forming the ruthenium film. The source (raw material) gas is, for example, Ru (BtC
p) 2 / THF 0.5 sccm, O 2 50 sccm
And However, BtCp is a butylcyclopenta group (C
5 H 8 (C 4 H 9 ) -) it is. THF is tetrahydrofuran (C 4 H 11 O) and acts as a solvent. Here, a ruthenium film is illustrated, but platinum may be used instead of ruthenium. When platinum is deposited by a CVD method, as a source (raw material) gas, for example,
(MeCp) Pt (Me) 3 and O 2 can be used. Here, Me is a methyl group (CH 3 —) and M
eCp is a methylcyclopenta group (C 5 H 8 (CH 3 )
−).
【００４７】その後、シリコン酸化膜４２上のルテニウ
ム膜をエッチバック法により除去し、孔４３内にのみル
テニウム膜を残して、下部電極４５を形成する。エッチ
バック法に代えてＣＭＰ法を用いても良い。Thereafter, the ruthenium film on the silicon oxide film 42 is removed by an etch back method, and the lower electrode 45 is formed while leaving the ruthenium film only in the hole 43. A CMP method may be used instead of the etch-back method.
【００４８】なお、下部電極４５の形成後、ルテニウム
をデンシファイ（焼き締め）するための熱処理を施して
も良い。これにより下部電極４５（ルテニウム）の応力
緩和を行える。After the formation of the lower electrode 45, a heat treatment for densifying (burning) ruthenium may be performed. Thereby, the stress of the lower electrode 45 (ruthenium) can be relaxed.
【００４９】次に、図１０に示すように、シリコン酸化
膜４２を除去して、下部電極４５の側面を露出する。シ
リコン酸化膜４２の除去には、たとえばウェットエッチ
ング法を用いる。このとき、シリコン窒化膜４１がエッ
チングストッパとして機能する。Next, as shown in FIG. 10, the silicon oxide film 42 is removed, and the side surface of the lower electrode 45 is exposed. For removing the silicon oxide film 42, for example, a wet etching method is used. At this time, the silicon nitride film 41 functions as an etching stopper.
【００５０】その後、ＢＳＴ膜４６を形成する。ＢＳＴ
膜４６は、ＤＲＡＭのキャパシタ絶縁膜として機能す
る。ＢＳＴ膜４６の膜厚はたとえば２０〜３０ｎｍと
し、ＣＶＤ法により形成する。さらに、アズデポ状態の
ＢＳＴ膜４６では、酸素欠陥が多いため、酸素欠陥を回
復するための酸化熱処理を行う。酸化熱処理は、たとえ
ば酸素雰囲気中、５００℃〜７００℃の温度範囲の条件
で行う。ここでは酸素雰囲気を例示したが、酸素に限ら
れず、酸化窒素（ＮＯ、Ｎ2 Ｏ）、オゾン（Ｏ3 ）等の
酸化性雰囲気でも良い。本実施の形態では、下部電極４
５にルテニウムを用いるため、ＢＳＴ膜４６の形成とそ
の後の酸化処理により下部電極４５とＢＳＴ膜４６の界
面に誘電体が形成されることがない。すなわち、ＢＳＴ
膜４６の堆積には酸素または酸素を含むガスが原料とし
て用いられ、また、酸化処理においてはＢＳＴ膜４６を
透過して活性な酸素が下部電極４５との界面にまで達す
る。このため、下部電極４５表面が酸化され、下部電極
４５とＢＳＴ膜４６との界面にルテニウムの酸化物（酸
化ルテニウム）が形成される。しかし、酸化ルテニウム
は導電性物質であり、酸化物の形成により容量絶縁膜の
実効膜厚が厚くなることがない。特に、ＢＳＴ膜４６の
誘電率が高いため、低誘電率の絶縁膜が形成されないメ
リットは大きい。After that, a BST film 46 is formed. BST
The film 46 functions as a capacitor insulating film of the DRAM. The BST film 46 has a thickness of, for example, 20 to 30 nm and is formed by a CVD method. Further, since the BST film 46 in the as-deposited state has many oxygen defects, an oxidizing heat treatment for recovering the oxygen defects is performed. The oxidation heat treatment is performed, for example, in an oxygen atmosphere under a temperature range of 500 ° C. to 700 ° C. Although an oxygen atmosphere has been illustrated here, the present invention is not limited to oxygen, and may be an oxidizing atmosphere such as nitrogen oxide (NO, N 2 O), ozone (O 3 ), or the like. In the present embodiment, the lower electrode 4
Since ruthenium is used for 5, no dielectric is formed at the interface between the lower electrode 45 and the BST film 46 due to the formation of the BST film 46 and the subsequent oxidation treatment. That is, BST
Oxygen or a gas containing oxygen is used as a source material for depositing the film 46, and active oxygen permeates the BST film 46 to reach the interface with the lower electrode 45 in the oxidation treatment. Accordingly, the surface of the lower electrode 45 is oxidized, and an oxide of ruthenium (ruthenium oxide) is formed at the interface between the lower electrode 45 and the BST film 46. However, ruthenium oxide is a conductive substance, and the formation of the oxide does not increase the effective thickness of the capacitor insulating film. In particular, since the dielectric constant of the BST film 46 is high, there is a great advantage that an insulating film having a low dielectric constant is not formed.
【００５１】次に、ＢＳＴ膜４６上に上部電極となる導
電膜を形成する。導電膜としては、窒化チタン膜、ルテ
ニウム膜、タングステン膜、ルテニウム膜とタングステ
ン膜あるいは窒化チタン膜との積層膜とすることができ
る。Next, a conductive film serving as an upper electrode is formed on the BST film 46. As the conductive film, a titanium nitride film, a ruthenium film, a tungsten film, a stacked film of a ruthenium film and a tungsten film or a titanium nitride film can be used.
【００５２】次に、図１１に示すように、導電膜および
ＢＳＴ膜４６をエッチングする。これにより上部電極４
９と、ＢＳＴ膜４６からなるキャパシタ絶縁膜５０とを
形成する。また、このとき同時にシリコン窒化膜４１も
エッチングして除去する。これにより周辺回路部のシリ
コン窒化膜４１が除去され、後に周辺回路部にスルーホ
ールが形成される際のエッチングを容易にすることがで
きる。Next, as shown in FIG. 11, the conductive film and the BST film 46 are etched. Thereby, the upper electrode 4
9 and a capacitor insulating film 50 made of the BST film 46 are formed. At this time, the silicon nitride film 41 is also etched away. As a result, the silicon nitride film 41 in the peripheral circuit portion is removed, and etching when a through hole is formed in the peripheral circuit portion later can be facilitated.
【００５３】次に、図１２に示すように、上部電極４９
を覆うシリコン酸化膜５２を形成する。シリコン酸化膜
５２は、たとえばＴＥＯＳ酸化膜の堆積とＣＭＰ法によ
る研磨により表面を平坦化して形成できる。シリコン酸
化膜５２にフォトリソグラフィとエッチングを用いてス
ルーホール５６，５７を形成し、スルーホール５６，５
７の内部を含むシリコン酸化膜５２上にバリア膜である
窒化チタン膜５８およびタングステン膜５９を堆積す
る。窒化チタン膜５８およびタングステン膜５９の堆積
にはたとえばＣＶＤ法を用いる。窒化チタン膜５８はス
ルーホール５６，５７の内壁に沿うように形成し、タン
グステン膜５９はスルーホール５６，５７を埋め込むよ
うに形成する。次に、エッチバック法またはＣＭＰ法を
用いて、シリコン酸化膜５２上の窒化チタン膜５８およ
びタングステン膜５９を除去する。これによりプラグ６
０を形成する。Next, as shown in FIG.
A silicon oxide film 52 is formed to cover. The silicon oxide film 52 can be formed by flattening the surface by, for example, depositing a TEOS oxide film and polishing by a CMP method. Through holes 56 and 57 are formed in the silicon oxide film 52 using photolithography and etching.
A titanium nitride film 58 and a tungsten film 59 serving as barrier films are deposited on the silicon oxide film 52 including the inside of the silicon nitride film 7. The titanium nitride film 58 and the tungsten film 59 are deposited by, for example, a CVD method. The titanium nitride film 58 is formed along the inner walls of the through holes 56 and 57, and the tungsten film 59 is formed so as to fill the through holes 56 and 57. Next, the titanium nitride film 58 and the tungsten film 59 on the silicon oxide film 52 are removed by using an etch-back method or a CMP method. This allows plug 6
0 is formed.
【００５４】次に、プラグ６０に接続する第２層配線を
形成する。第２層配線は、シリコン酸化膜５２上に形成
されたシリコン窒化膜６１とその上層のシリコン酸化膜
６２の溝６３に形成される。溝６３はシリコン酸化膜６
２上に形成されたフォトレジスト膜（図示せず）をマス
クとして、２段階のエッチングにより形成される。すな
わち、シリコン酸化膜がエッチングされるがシリコン窒
化膜がエッチングされない条件の第１段階のエッチング
によりシリコン酸化膜６２をエッチングし、その後シリ
コン窒化膜がエッチングされる第２の段階のエッチング
によりシリコン窒化膜６１をエッチングする。これによ
り、下地であるシリコン酸化膜５２の過剰なエッチング
を防止できる。Next, a second layer wiring connected to the plug 60 is formed. The second layer wiring is formed in a groove 63 of a silicon nitride film 61 formed on the silicon oxide film 52 and a silicon oxide film 62 thereover. The groove 63 is a silicon oxide film 6
2 is formed by two-stage etching using a photoresist film (not shown) formed on the mask as a mask. That is, the silicon oxide film 62 is etched by the first stage etching under the condition that the silicon oxide film is etched but the silicon nitride film is not etched, and then the silicon nitride film is etched by the second stage etching where the silicon nitride film is etched. 61 is etched. Thus, excessive etching of the silicon oxide film 52 serving as the base can be prevented.
【００５５】溝６３内への第２層の配線は、タンタル、
窒化チタン等のバリア膜６４の堆積後、銅膜６５をメッ
キ法あるいはスパッタ法により形成し、その後これをＣ
ＭＰ法により研磨して溝６３内にのみ残すことにより形
成する。The wiring of the second layer into the groove 63 is made of tantalum,
After the deposition of the barrier film 64 such as titanium nitride, a copper film 65 is formed by plating or sputtering, and then this is
It is formed by polishing by the MP method and leaving only in the groove 63.
【００５６】その後、層間絶縁膜、第３層配線等上層配
線を形成することができるが、説明を省略する。Thereafter, an upper layer wiring such as an interlayer insulating film and a third layer wiring can be formed, but the description is omitted.
【００５７】本実施の形態によれば、ビット線ＢＬ上に
ひさし状のキャップ絶縁膜３１を有するため、ビット線
ＢＬに対して自己整合的にスルーホール３８が形成でき
る。また、自己整合的にスルーホール３８が形成できる
にもかかわらず、ビット線ＢＬ間の絶縁膜はシリコン酸
化膜３４とすることができ、ビット線ＢＬ間の容量を低
減することができる。また、本実施の形態では最小加工
寸法以下にスルーホール３８を形成しないため工程を簡
略化し、加工マージンを向上できる。これらの効果によ
り歩留まりを向上し、リフレッシュ特性等ＤＲＡＭの性
能および信頼性を向上できる。According to the present embodiment, since the eaves-shaped cap insulating film 31 is provided on the bit line BL, the through hole 38 can be formed in a self-aligned manner with respect to the bit line BL. Further, although the through holes 38 can be formed in a self-aligned manner, the insulating film between the bit lines BL can be the silicon oxide film 34, and the capacitance between the bit lines BL can be reduced. Further, in this embodiment, since the through hole 38 is not formed below the minimum processing dimension, the process can be simplified and the processing margin can be improved. With these effects, the yield can be improved, and the performance and reliability of the DRAM such as refresh characteristics can be improved.
【００５８】（実施の形態２）図１３〜図１９は、本発
明の他の実施の形態であるＤＲＡＭの製造方法を工程順
に示した断面図である。実施の形態１と同様、基板の断
面を示す各図の左側部分はＤＲＡＭのメモリセルが形成
される領域（メモリセルアレイ）を示し、右側部分は周
辺回路領域を示している。本実施の形態の製造方法は、
実施の形態１における図１までの工程と同様であり、そ
の詳細な説明は省略する。(Embodiment 2) FIGS. 13 to 19 are sectional views showing a method of manufacturing a DRAM according to another embodiment of the present invention in the order of steps. As in the first embodiment, the left part of each drawing showing the cross section of the substrate shows a region (memory cell array) in which memory cells of the DRAM are formed, and the right part shows a peripheral circuit region. The manufacturing method of the present embodiment includes:
This is the same as the steps up to FIG. 1 in the first embodiment, and a detailed description thereof will be omitted.
【００５９】図１３に示すように、シリコン酸化膜７０
をシリコン酸化膜２１上に堆積後、シリコン酸化膜７０
上にフォトレジスト膜７１を形成し、フォトレジスト膜
７１をマスクとしてシリコン酸化膜７０をエッチングす
る。これにより配線用の溝７２を形成する。シリコン酸
化膜７０はたとえばＴＥＯＳ酸化膜とすることができ、
シリコン酸化膜７０はビット線ＢＬおよび第１層配線形
成用の絶縁膜として機能する。従ってシリコン酸化膜７
０の膜厚は、形成しようとするビット線および第１層配
線の厚さに相当する膜厚で形成する。フォトレジスト膜
７１は、ビット線ＢＬおよび第１層配線が形成される領
域に開口が形成されるようにパターニングする。なお、
シリコン酸化膜７０とシリコン酸化膜２１との間に薄い
シリコン窒化膜を形成してもよい。この場合、シリコン
窒化膜はエッチングにおけるストッパとして機能し、２
段階のエッチングにより配線用の溝７３を形成できる。As shown in FIG. 13, a silicon oxide film 70
Is deposited on the silicon oxide film 21 and then the silicon oxide film 70
A photoresist film 71 is formed thereon, and the silicon oxide film 70 is etched using the photoresist film 71 as a mask. As a result, a wiring groove 72 is formed. The silicon oxide film 70 can be, for example, a TEOS oxide film,
The silicon oxide film 70 functions as an insulating film for forming the bit line BL and the first layer wiring. Therefore, the silicon oxide film 7
The film thickness of 0 is formed to a thickness corresponding to the thickness of the bit line and the first layer wiring to be formed. The photoresist film 71 is patterned so that an opening is formed in a region where the bit line BL and the first layer wiring are formed. In addition,
A thin silicon nitride film may be formed between the silicon oxide film 70 and the silicon oxide film 21. In this case, the silicon nitride film functions as a stopper in etching,
The trench 73 for wiring can be formed by stepwise etching.
【００６０】次に、フォトレジスト膜７１を除去し、図
１４に示すように、溝７２の内部を含むシリコン酸化膜
７０上にタングステン膜（図示せず）を堆積し、溝７２
以外のタングステン膜を除去して溝７２内にタングステ
ンを残存させ、ビット線ＢＬおよび第１層配線３２を形
成する。シリコン酸化膜７０上のタングステン膜の除去
には、たとえばＣＭＰ法、エッチバック法を用いること
ができる。Next, the photoresist film 71 is removed, and a tungsten film (not shown) is deposited on the silicon oxide film 70 including the inside of the groove 72, as shown in FIG.
By removing the tungsten film other than the above, tungsten is left in the trench 72, and the bit line BL and the first layer wiring 32 are formed. For removing the tungsten film on the silicon oxide film 70, for example, a CMP method or an etch-back method can be used.
【００６１】次に、図１５に示すように、エッチバック
法を用いてシリコン酸化膜７０を選択的にエッチング
し、シリコン酸化膜７０の表面をビット線ＢＬおよび第
１層配線３２の表面より低くなるようにする。Next, as shown in FIG. 15, the silicon oxide film 70 is selectively etched using an etch-back method so that the surface of the silicon oxide film 70 is lower than the surfaces of the bit lines BL and the first layer wirings 32. To be.
【００６２】次に、図１６に示すように、シリコン酸化
膜７０、ビット線ＢＬおよび第１層配線３２上にシリコ
ン窒化膜７３を堆積する。その後、シリコン窒化膜７３
に異方性エッチングを施して、図１７に示すように、ビ
ット線ＢＬおよび第１層配線３２の側壁部分にサイドウ
ォールスペーサ７４を形成する。Next, as shown in FIG. 16, a silicon nitride film 73 is deposited on the silicon oxide film 70, the bit line BL and the first layer wiring 32. After that, the silicon nitride film 73
Then, a sidewall spacer 74 is formed on the side wall of the bit line BL and the first layer wiring 32 as shown in FIG.
【００６３】次に、図１８に示すように、シリコン酸化
膜７０、サイドウォールスペーサ７４、ビット線ＢＬお
よび第１層配線３２上にシリコン酸化膜７５を形成す
る。シリコン酸化膜７５は、たとえばＴＥＯＳ酸化膜と
し、その表面をたとえばＣＭＰ法により平坦化する。Next, as shown in FIG. 18, a silicon oxide film 75 is formed on the silicon oxide film 70, the sidewall spacers 74, the bit lines BL and the first layer wirings 32. Silicon oxide film 75 is, for example, a TEOS oxide film, and its surface is planarized by, for example, a CMP method.
【００６４】次に、図１９に示すように、シリコン酸化
膜７５上に図示しないフォトレジスト膜を形成し、これ
をマスクとしてエッチングを施し、スルーホール７６を
形成する。その後、実施の形態１と同様にスルーホール
７６内にプラグ７７を形成しする。Next, as shown in FIG. 19, a photoresist film (not shown) is formed on the silicon oxide film 75, and etching is performed using the photoresist film as a mask to form a through hole 76. Thereafter, a plug 77 is formed in the through hole 76 as in the first embodiment.
【００６５】スルーホール７６の形成の際、実施の形態
１と同様に極端に細い孔とする必要がない。つまり、サ
イドウォールスペーサ７４はシリコン窒化膜からなり、
シリコン酸化膜７５、７０、２１はエッチングされる
が、サイドウォールスペーサ７４はエッチングされない
条件を選択してサイドウォールスペーサ７４をエッチン
グストッパとして機能させることができる。これによ
り、スルーホール７６内に形成されるプラグ７７とビッ
ト線ＢＬとのショートを防止できる。また、ビット線Ｂ
Ｌ間の絶縁膜は主にシリコン酸化膜７０であり、サイド
ウォールスペーサ７４は形成されるがそれ以外の領域は
シリコン酸化膜７５で構成される。このため、ビット線
ＢＬ間の絶縁膜の実効的な誘電率はシリコン酸化膜と同
程度であり、ビット線ＢＬ間の容量を低減して、実施の
形態１と同様の効果を得ることができる。When forming the through hole 76, it is not necessary to form an extremely thin hole as in the first embodiment. That is, the sidewall spacer 74 is made of a silicon nitride film,
The condition that the silicon oxide films 75, 70, and 21 are etched but the sidewall spacers 74 are not etched can be selected so that the sidewall spacers 74 can function as an etching stopper. This can prevent a short circuit between the plug 77 formed in the through hole 76 and the bit line BL. In addition, bit line B
The insulating film between L is mainly a silicon oxide film 70, and a sidewall spacer 74 is formed, but the other region is formed of a silicon oxide film 75. Therefore, the effective dielectric constant of the insulating film between the bit lines BL is almost the same as that of the silicon oxide film, and the capacitance between the bit lines BL can be reduced, and the same effect as in the first embodiment can be obtained. .
【００６６】なお、以降の工程は実施の形態１の図８以
降の工程と同じであり、説明を省略する。Note that the subsequent steps are the same as the steps after FIG. 8 in the first embodiment, and a description thereof will be omitted.
【００６７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the embodiment and can be variously modified without departing from the gist of the invention. Needless to say,
【００６８】たとえば、前記実施の形態ではビット線お
よび第１層配線の材料としてタングステンを例示した
が、これに限定されず、銅、アルミニウム等を用いても
良い。For example, in the above-described embodiment, tungsten is exemplified as the material of the bit line and the first layer wiring. However, the material is not limited to this, and copper, aluminum or the like may be used.
【００６９】前記実施の形態ではキャップ絶縁膜３１、
サイドウォールスペーサ７４の材料としてシリコン窒化
膜を例示したが、これに限定されず、スルーホールが形
成される絶縁膜の材料に対してエッチング選択比を有す
る絶縁体であればよい。たとえばスルーホールを形成す
る絶縁膜をＳＯＧ膜で構成する場合にはキャップ絶縁膜
３１、サイドウォールスペーサ７４の材料としてＴＥＯ
Ｓ酸化膜を例示できる。In the above embodiment, the cap insulating film 31,
Although the silicon nitride film is exemplified as the material of the sidewall spacer 74, the material is not limited to this, and any insulator may be used as long as it has an etching selectivity with respect to the material of the insulating film in which the through hole is formed. For example, when the insulating film forming the through hole is formed of an SOG film, TEO is used as the material of the cap insulating film 31 and the sidewall spacer 74.
An S oxide film can be exemplified.
【００７０】前記実施の形態では、下部電極としてルテ
ニウムを例示したが、これに限られず、貴金属膜、その
シリサイド膜もしくは酸化膜またはそれらの化合物膜、
たとえば白金膜、ルテニウムシリサイド膜、または、Ｓ
ＲＯ膜でも良い。これらを下部電極に用いても誘電率の
高いＢＳＴ膜をキャパシタ絶縁膜に適用できる。In the above embodiment, ruthenium was exemplified as the lower electrode. However, the present invention is not limited to this, and a noble metal film, a silicide film or an oxide film thereof, a compound film thereof,
For example, a platinum film, a ruthenium silicide film, or S
An RO film may be used. Even if these are used for the lower electrode, a BST film having a high dielectric constant can be applied to the capacitor insulating film.
【００７１】前記実施の形態では、キャパシタ絶縁膜と
してＢＳＴ膜を例示したが、ＳＴＯ膜、または、酸化タ
ンタル膜でもよい。In the above embodiment, the BST film is exemplified as the capacitor insulating film. However, an STO film or a tantalum oxide film may be used.
【００７２】前記実施の形態では、ＤＲＡＭに適用した
場合について説明したが、ＤＲＡＭを含む半導体集積回
路装置、たとえばシステムＬＳＩ等に広く適用すること
ができる。In the above embodiment, the case where the present invention is applied to a DRAM has been described. However, the present invention can be widely applied to a semiconductor integrated circuit device including a DRAM, such as a system LSI.
【００７３】[0073]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.
【００７４】微細化されたビット線間の容量を低減する
ことができる。The capacitance between the miniaturized bit lines can be reduced.
【００７５】微細化されたビット線の間に配置されるプ
ラグの抵抗を低くできる。The resistance of the plug arranged between the miniaturized bit lines can be reduced.
【００７６】十分に低い抵抗のプラグを微細化されたビ
ット線間に自己整合的に形成できるとともに、ビット線
間の容量値の上昇を抑制できる。A plug having a sufficiently low resistance can be formed in a self-aligned manner between the miniaturized bit lines, and an increase in the capacitance value between the bit lines can be suppressed.
【図１】本発明の一実施の形態（実施の形態１）である
ＤＲＡＭの製造方法を工程順に示した断面図である。FIG. 1 is a sectional view showing a method of manufacturing a DRAM according to an embodiment (Embodiment 1) of the present invention in the order of steps;
【図２】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。FIG. 2 is a sectional view illustrating a method of manufacturing the DRAM of the first embodiment in the order of steps;
【図３】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。FIG. 3 is a cross-sectional view showing a method for manufacturing the DRAM of the first embodiment in the order of steps;
【図４】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。FIG. 4 is a cross-sectional view showing a method for manufacturing the DRAM of the first embodiment in the order of steps;
【図５】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。FIG. 5 is a cross-sectional view showing a method for manufacturing the DRAM of the first embodiment in the order of steps;
【図６】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。FIG. 6 is a cross-sectional view showing a method for manufacturing the DRAM of the first embodiment in the order of steps;
【図７】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。FIG. 7 is a cross-sectional view showing a method for manufacturing the DRAM of the first embodiment in the order of steps;
【図８】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。FIG. 8 is a cross-sectional view showing a method for manufacturing the DRAM of the first embodiment in the order of steps;
【図９】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。FIG. 9 is a cross-sectional view showing a method of manufacturing the DRAM of the first embodiment in the order of steps;
【図１０】実施の形態１のＤＲＡＭの製造方法を工程順
に示した断面図である。FIG. 10 is a cross-sectional view showing a method for manufacturing the DRAM of the first embodiment in the order of steps;
【図１１】実施の形態１のＤＲＡＭの製造方法を工程順
に示した断面図である。FIG. 11 is a cross-sectional view showing a method for manufacturing the DRAM of the first embodiment in the order of steps;
【図１２】実施の形態１のＤＲＡＭの製造方法を工程順
に示した断面図である。FIG. 12 is a cross-sectional view showing a method for manufacturing the DRAM of the first embodiment in the order of steps;
【図１３】本発明の他の実施の形態（実施の形態２）で
あるＤＲＡＭの製造方法を工程順に示した断面図であ
る。FIG. 13 is a cross-sectional view showing a method of manufacturing a DRAM according to another embodiment (Embodiment 2) of the present invention in the order of steps.
【図１４】実施の形態２のＤＲＡＭの製造方法を工程順
に示した断面図である。FIG. 14 is a cross-sectional view showing a method for manufacturing the DRAM of the second embodiment in the order of steps;
【図１５】実施の形態２のＤＲＡＭの製造方法を工程順
に示した断面図である。FIG. 15 is a cross-sectional view showing a method for manufacturing the DRAM of the second embodiment in the order of steps;
【図１６】実施の形態２のＤＲＡＭの製造方法を工程順
に示した断面図である。FIG. 16 is a cross-sectional view showing a method for manufacturing the DRAM of the second embodiment in the order of steps;
【図１７】実施の形態２のＤＲＡＭの製造方法を工程順
に示した断面図である。FIG. 17 is a cross-sectional view showing a method for manufacturing the DRAM of the second embodiment in the order of steps;
【図１８】実施の形態２のＤＲＡＭの製造方法を工程順
に示した断面図である。FIG. 18 is a cross-sectional view showing a method for manufacturing the DRAM of the second embodiment in the order of steps;
【図１９】実施の形態２のＤＲＡＭの製造方法を工程順
に示した断面図である。FIG. 19 is a sectional view illustrating the method of manufacturing the DRAM of the second embodiment in the order of steps;
１ 基板 ２ 素子分離溝 ３ ｐ型ウェル ４ ｎ型ウェル ５ ｎ型ウェル ６ シリコン酸化膜 ７ シリコン酸化膜 ８ ゲート酸化膜 ９ ゲート電極 １０ キャップ絶縁膜 １１ ｎ- 型半導体領域 １２ ｐ- 型半導体領域 １３ 窒化シリコン膜 １３ａ サイドウォールスペーサ １４ ｎ+ 型半導体領域 １５ ｐ+ 型半導体領域 １６ シリコン酸化膜 １７ ｎ+ 型半導体領域 １９ コンタクトホール ２０ プラグ ２１ シリコン酸化膜 ２２ コンタクトホール ２６ シリサイド膜 ２７ プラグ ２８ タングステン膜 ２９ シリコン窒化膜 ３０ フォトレジスト膜 ３１ キャップ絶縁膜 ３２ 第１層配線 ３４ シリコン酸化膜 ３５ フォトレジスト膜 ３８ スルーホール ３９ プラグ ４０ バリア膜 ４１ シリコン窒化膜 ４２ シリコン酸化膜 ４３ 孔 ４５ 下部電極 ４６ ＢＳＴ膜 ４９ 上部電極 ５０ キャパシタ絶縁膜 ５２ シリコン酸化膜 ５６、５７ スルーホール ５８ 窒化チタン膜 ５９ タングステン膜 ６０ プラグ ６１ シリコン窒化膜 ６２ シリコン酸化膜 ６３ 溝 ６４ バリア膜 ６５ 銅膜 ７０ シリコン酸化膜 ７１ フォトレジスト膜 ７２ 溝 ７３ シリコン窒化膜 ７３ 溝 ７４ サイドウォールスペーサ ７５ シリコン酸化膜 ７６ スルーホール ７７ プラグ ＢＬ ビット線 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線Reference Signs List 1 substrate 2 element isolation groove 3 p-type well 4 n-type well 5 n-type well 6 silicon oxide film 7 silicon oxide film 8 gate oxide film 9 gate electrode 10 cap insulating film 11 n - type semiconductor region 12 p - type semiconductor region 13 Silicon nitride film 13a Side wall spacer 14 n + type semiconductor region 15 p + type semiconductor region 16 silicon oxide film 17 n + type semiconductor region 19 contact hole 20 plug 21 silicon oxide film 22 contact hole 26 silicide film 27 plug 28 tungsten film 29 Silicon nitride film 30 Photoresist film 31 Cap insulating film 32 First layer wiring 34 Silicon oxide film 35 Photoresist film 38 Through hole 39 Plug 40 Barrier film 41 Silicon nitride film 42 Silicon oxide film 43 Hole 45 Lower electrode 46 BST film 49 Upper electrode 50 Capacitor insulating film 52 Silicon oxide film 56, 57 Through hole 58 Titanium nitride film 59 Tungsten film 60 Plug 61 Silicon nitride film 62 Silicon oxide film 63 Groove 64 Barrier film 65 Copper film 70 Silicon oxide film 71 Photoresist film 72 Groove 73 Silicon nitride film 73 Groove 74 Side wall spacer 75 Silicon oxide film 76 Through hole 77 Plug BL Bit line Qn N-channel MISFET Qp P-channel MISFET Qs MISFET for memory cell selection WL Word line
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 悟 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 永井 亮 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 松岡 秀行 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 高浦 則克 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F083 AD42 GA02 GA03 GA25 JA14 JA35 JA38 JA39 JA40 JA43 JA56 MA04 MA06 MA16 MA17 MA19 MA20 PR03 PR05 PR06 PR07 PR10 PR21 PR29 PR33 PR39 PR40 PR45 PR46 PR55 PR56 ZA06 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Satoru Yamada 6-16-16 Shinmachi, Ome-shi, Tokyo Inside the Device Development Center, Hitachi, Ltd. (72) Ryo Nagai 6--16 Shinmachi, Ome-shi, Tokyo 3 Hitachi, Ltd. Device Development Center (72) Inventor Hideyuki Matsuoka 1-280 Higashi-Koigabo, Kokubunji-shi, Tokyo Inside the Hitachi, Ltd. Central Research Laboratory (72) Noritaka Takaura 1-280 Higashi-Koigabo, Kokubunji-shi, Tokyo F-term in Hitachi Central Research Laboratory Co., Ltd. (reference)
Claims (9)
板の上層に第１絶縁膜を形成する工程、 （ｂ）前記第１絶縁膜上に導電膜および第２絶縁膜を堆
積し、前記第２絶縁膜および導電膜をパターニングして
キャップ絶縁膜および配線を形成する工程、 （ｃ）前記第１絶縁膜およびキャップ絶縁膜に対しエッ
チング選択比を有するガスまたは溶液を用いて前記配線
の側壁をエッチングし、前記側壁を前記キャップ絶縁膜
の下部に後退させる工程、 （ｄ）前記キャップ絶縁膜および配線を覆う第３絶縁膜
を形成する工程、 （ｅ）前記第３絶縁膜に接続孔を形成する工程、 を有することを特徴とする半導体集積回路装置の製造方
法。(A) forming a first insulating film on a semiconductor substrate on which a semiconductor element is formed; (b) depositing a conductive film and a second insulating film on the first insulating film; Patterning a second insulating film and a conductive film to form a cap insulating film and a wiring; (c) sidewalls of the wiring using a gas or a solution having an etching selectivity with respect to the first insulating film and the cap insulating film. (D) forming a third insulating film covering the cap insulating film and the wiring, and (e) forming a connection hole in the third insulating film. Forming a semiconductor integrated circuit device.
板の上層に第１絶縁膜を形成する工程、 （ｂ）前記第１絶縁膜に配線溝を形成し、前記配線溝の
内部を含む前記第１絶縁膜上に導電膜を堆積する工程、 （ｃ）前記配線溝を除く前記第１絶縁膜上の前記導電膜
を除去し、前記配線溝内に前記導電膜を残存させて配線
を形成する工程、 （ｄ）前記第１絶縁膜にエッチングを施して前記第１絶
縁膜の表面を前記配線の表面より低く後退させる工程、 （ｅ）前記第１絶縁膜および配線上に第２絶縁膜を堆積
し、前記第２絶縁膜に異方性エッチングを施して、前記
配線の側壁の前記第１絶縁膜上にサイドウォールスペー
サを形成する工程、 （ｆ）前記サイドウォールスペーサおよび配線を覆う第
３絶縁膜を形成する工程、 （ｇ）前記第３絶縁膜に接続孔を形成する工程、 を有することを特徴とする半導体集積回路装置の製造方
法。2. A step of forming a first insulating film on an upper layer of a semiconductor substrate on which a semiconductor element is formed, and a step of forming a wiring groove in the first insulating film, including the inside of the wiring groove. Depositing a conductive film on the first insulating film; and (c) removing the conductive film on the first insulating film excluding the wiring groove and leaving the conductive film in the wiring groove to form a wiring. Forming; (d) etching the first insulating film so that the surface of the first insulating film recedes below the surface of the wiring; (e) second insulating on the first insulating film and the wiring Depositing a film and performing anisotropic etching on the second insulating film to form a sidewall spacer on the first insulating film on the side wall of the wiring; (f) covering the sidewall spacer and the wiring Forming a third insulating film, (g) the third insulating film Forming a contact hole in the semiconductor integrated circuit device.
装置の製造方法であって、 前記第２絶縁膜は、前記第３絶縁膜に対してエッチング
選択比を有する材料で構成され、前記第３絶縁膜への前
記接続孔の形成の際には、前記第３絶縁膜のエッチング
速度が前記第２絶縁膜のエッチング速度より大きい条件
で行われることを特徴とする半導体集積回路装置の製造
方法。3. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein said second insulating film is made of a material having an etching selectivity with respect to said third insulating film. The method of manufacturing a semiconductor integrated circuit device, wherein the step of forming the connection hole in the third insulating film is performed under the condition that an etching rate of the third insulating film is higher than an etching rate of the second insulating film. .
造方法であって、 前記第２絶縁膜はシリコン窒化膜であり、前記第３絶縁
膜はシリコン酸化膜であることを特徴とする半導体集積
回路装置の製造方法。4. The method for manufacturing a semiconductor integrated circuit device according to claim 3, wherein said second insulating film is a silicon nitride film, and said third insulating film is a silicon oxide film. A method for manufacturing an integrated circuit device.
装置の製造方法であって、 前記接続孔は、前記キャップ絶縁膜またはサイドウォー
ルスペーサに対して自己整合的に形成されることを特徴
とする半導体集積回路装置の製造方法。5. The method for manufacturing a semiconductor integrated circuit device according to claim 3, wherein the connection hole is formed in a self-aligned manner with the cap insulating film or the sidewall spacer. Of manufacturing a semiconductor integrated circuit device.
ＥＴと、前記ＭＩＳＦＥＴを覆う第１絶縁膜と、前記第
１絶縁膜上に形成されたビット線と、前記ビット線上の
キャップ絶縁膜と、前記キャップ絶縁膜およびビット線
を覆う第３絶縁膜と、前記第３絶縁膜上に形成された情
報蓄積用容量素子と、前記第３絶縁膜の接続孔に形成さ
れ、情報蓄積用容量素子の下部電極と前記ＭＩＳＦＥＴ
のソース・ドレインとして機能する半導体領域とを電気
的に接続する接続部材と、を有する半導体集積回路装置
であって、 前記接続部材が前記キャップ絶縁膜に対して自己整合的
に形成され、前記キャップ絶縁膜は前記第３絶縁膜に対
してエッチング選択比を有する材料で構成されることを
特徴とする半導体集積回路装置。6. A MISF formed on a main surface of a semiconductor substrate
ET, a first insulating film covering the MISFET, a bit line formed on the first insulating film, a cap insulating film on the bit line, and a third insulating film covering the cap insulating film and the bit line. An information storage capacitor formed on the third insulating film, a lower electrode of the information storage capacitor formed in a connection hole of the third insulating film, and the MISFET.
A connection member for electrically connecting a semiconductor region functioning as a source and a drain of the semiconductor integrated circuit device, wherein the connection member is formed in a self-aligned manner with respect to the cap insulating film; A semiconductor integrated circuit device, wherein the insulating film is made of a material having an etching selectivity with respect to the third insulating film.
ＥＴと、前記ＭＩＳＦＥＴ上に形成された第１絶縁膜
と、前記第１絶縁膜の配線溝に形成され、前記第１絶縁
膜の表面より高い標高でその表面が形成されたビット線
と、前記ビット線の側壁に形成されたサイドウォールス
ペーサと、前記サイドウォールスペーサ、ビット線およ
び第１絶縁膜を覆う第３絶縁膜と、前記第３絶縁膜上に
形成された情報蓄積用容量素子と、前記第３絶縁膜の接
続孔に形成され、情報蓄積用容量素子の下部電極と前記
ＭＩＳＦＥＴのソース・ドレインとして機能する半導体
領域とを電気的に接続する接続部材と、を有する半導体
集積回路装置であって、 前記接続部材が前記サイドウォールスペーサに対して自
己整合的に形成され、前記サイドウォールスペーサは前
記第３絶縁膜に対してエッチング選択比を有する材料で
構成されることを特徴とする半導体集積回路装置。7. A MISF formed on a main surface of a semiconductor substrate
ET, a first insulating film formed on the MISFET, a bit line formed in a wiring groove of the first insulating film and having a surface formed at a higher elevation than the surface of the first insulating film, A side wall spacer formed on the side wall of the bit line, a third insulating film covering the side wall spacer, the bit line, and the first insulating film; an information storage capacitor formed on the third insulating film; A connection member formed in a connection hole of the third insulating film and electrically connecting a lower electrode of the information storage capacitor element and a semiconductor region functioning as a source / drain of the MISFET; Wherein the connecting member is formed in a self-aligned manner with respect to the side wall spacer, and the side wall spacer has an etching selectivity with respect to the third insulating film. A semiconductor integrated circuit device characterized by comprising:
装置であって、 前記ビット線間の絶縁材料である第３絶縁膜または第１
絶縁膜は、前記キャップ絶縁膜またはサイドウォールス
ペーサを構成する材料の誘電率より低い誘電率の材料で
構成されることを特徴とする半導体集積回路装置。8. The semiconductor integrated circuit device according to claim 6, wherein the first insulating film or the first insulating film is an insulating material between the bit lines.
A semiconductor integrated circuit device, wherein the insulating film is made of a material having a dielectric constant lower than that of a material forming the cap insulating film or the sidewall spacer.
体集積回路装置であって、 前記第３または第１絶縁膜はシリコン酸化膜からなり、
前記キャップ絶縁膜またはサイドウォールスペーサはシ
リコン窒化膜からなることを特徴とする半導体集積回路
装置。9. The semiconductor integrated circuit device according to claim 6, wherein said third or first insulating film is made of a silicon oxide film,
2. The semiconductor integrated circuit device according to claim 1, wherein the cap insulating film or the sidewall spacer is made of a silicon nitride film.
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|---|---|---|---|
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US11424292B2 (en) | 2020-06-22 | 2022-08-23 | Western Digital Technologies, Inc. | Memory array containing capped aluminum access lines and method of making the same |
-
2000
- 2000-02-02 JP JP2000025226A patent/JP2001217405A/en active Pending
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