JP2001211214A - Ask受信回路 - Google Patents
Ask受信回路Info
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Abstract
おける出力信号のデューティ比を50%±3%以内にす
るためには、5次程度の帯域通過フィルタが必要なた
め、部品点数が増えてしまう。 【解決手段】 比較回路14の基準電圧Vref1は、
比較回路14からの出力信号の電圧に応じて基準電圧制
御回路16によって制御される。そして、この基準電圧
Vref1によって、出力信号のパルス幅が調整される
ため、入力信号の波形に依存することなく、出力信号の
デューティ比を改善することが可能である。
Description
により符号化され、ASK(AmplitudeShi
ft Keying)方式で変調された信号を受信する
ASK受信機に内蔵されるASK受信回路に関する。
れるASK受信回路400が示されている。ASK受信
回路400は、低域通過フィルタ11と、低域通過フィ
ルタ11の出力がプラス端子に入力された対数アンプ1
2と、対数アンプ12の出力が入力される低域通過フィ
ルタ20とを備えている。対数アンプ12のマイナス端
子は、容量素子C1を介して接地されている。低域通過
フィルタ20の出力は、2つに分けられ、一方の出力は
比較回路14のプラス端子側に入力される。他方の出力
と並列に容量素子C2が接続されており、他方の出力は
抵抗素子R1を介して比較回路14のマイナス端子側に
入力される。そして、比較回路14から信号がパルス出
力される。
K方式で変調された入力信号は、入力端子10から低域
通過フィルタ11によって濾波された上で、対数アンプ
12に入力される。対数アンプ12は非線形型アンプで
あるため、その出力信号に歪みが生じる。この歪みを除
去するため、対数アンプ12で包絡線検波された信号
は、波形整形用の低域通過フィルタ20に入力され、波
形整形され、低域通過フィルタ20から出力される。低
域通過フィルタ20から出力された信号は、2つに分け
られ、一方は比較回路14のプラス端子に入力される。
また、他方は比較回路14のマイナス端子に入力される
が、抵抗素子R1と容量素子C1によって、比較回路1
4のマイナス端子には低域通過フィルタ20から出力さ
れた信号の平均電圧が入力される。この平均電圧と、低
域通過フィルタ20からの出力信号の電圧が比較された
比較結果が出力信号として比較回路14から出力され
る。
スタ符号により符号化する場合、ビット期間の前半と後
半において、異なった信号として符号化される。図10
には、マンチェスタ符号により符号化された信号が示さ
れている。例えば、1を符号化する場合(例えば、図1
0におけるビット期間B1,B3,B4,B5及びB6
の各ビット期間)、ビット期間の前半にハイ(H)レベ
ルの信号を送出し、ビット期間の後半にロウ(L)レベ
ルの信号を送出する。また、0を符号化する場合(例え
ば、図10におけるビット期間B2の期間)、ビット期
間の前半にLレベルの信号を送出し、ビット期間の後半
にHレベルの信号を送出する。従って、連続して異なる
データが符号化された区間においては(図10における
ビット期間B1,B2及びB3の期間)、マンチェスタ
符号により符号化された信号は、周期Tの信号となって
いる。一方、連続して同じデータが符号化された区間に
おいては(図10におけるビット期間B4,B5及びB
6の期間)、マンチェスタ符号により符号化された信号
は、周期T/2の信号となっている。このように、マン
チェスタ符号により符号化された入力信号は、符号化さ
れたデータがどのように連続するかで、周期T又はT/
2の信号となる。ここで、デューティ比は各ビット期間
(例えば、図10におけるビット期間B1,B2,B
3,B4,B5、B6の各期間)におけるHレベルのパ
ルス幅とLレベルのパルス幅との割合を示すことにす
る。このデューティ比は50%であり、且つ、位相差が
ないことが理想的である。
には、いくつかの問題点がある。
ット期間における出力信号のデューティ比を50%±3
%以内にするためには、5次程度の帯域通過フィルタが
必要となるため、部品点数が増えてしまう。
れた入力信号は、前述したように2つのパルス幅を備え
ている。即ち、入力信号は2つの周波数を備えているた
め、従来のASK受信回路では、この2つの周波数にお
いて群遅延特性が平坦なフィルタが要求され、設計が難
しくなる。
信号の波形によって、出力信号のデューティ比が変化し
てしまう。
アンプが非線形型アンプであるため、変調度が大きくな
ると、出力信号のデューティ比が悪化してしまう。図1
1には、横軸に変調度が、縦軸に出力信号のデューティ
比が示されており、ASK受信回路400において低域
通過フィルタ20が無い場合、低域通過フィルタ20に
2次のフィルタを用いた場合及び低域通過フィルタ20
に3次のフィルタを用いた場合の変調度が示されてい
る。図10に示されているように、変調度が大きくなる
と、出力信号のデューティ比が悪化してしまうため、低
域通過フィルタ20が必要となる。
になされたものであり、入力波形に依存せず、出力信号
のデューティ比を改善することが可能なASK受信回路
を提供することを目的とする。
符号により符号化され、ASK方式で変調された入力信
号を受信し、前記入力信号を包絡線検波し出力するAS
K受信回路であって、前記入力信号を包絡線検波する検
波回路と、前記検波回路から出力された信号と基準電圧
とを比較し、比較結果をパルス出力する比較回路と、前
記比較回路からの出力信号が帰還入力され、前記出力信
号の電圧が参照電圧より高い期間は前記基準電圧をある
一定の変化率で上昇させ、前記出力電圧の電圧が参照電
圧より低い期間は前記基準電圧をある一定の変化率で下
降させる基準電圧制御回路と、を備え、前記基準電圧に
よって前記出力信号のパルス幅が調整されることを特徴
とする。
基準電圧は、比較回路からの出力信号の電圧に応じて基
準電圧制御回路によって制御される。そして、この基準
電圧によって、出力信号のパルス幅が調整されるため、
入力信号の波形に依存することなく、出力信号のデュー
ティ比を改善することが可能である。
回路は積分回路であって、前記基準電圧は、この積分回
路の容量素子及び/又は抵抗素子によって規定される時
定数によって決められる一定の変化率で上昇又は下降さ
せられることを特徴とする。
実施形態という)を、図面に従って説明する。尚、図9
に示した従来技術と同一又は対応する構成には同一の符
号を付し、重複する説明を省略する。
が示されている。ASK受信回路100は、入力信号が
入力される入力端子10と、入力端子10と接続された
帯域制限用の低域通過フィルタ11と、低域通過フィル
タ11の出力がプラス端子に入力された対数アンプ12
と、対数アンプ12の出力が入力される比較回路14を
備えている。対数アンプ12のマイナス端子は、容量素
子C1を介して接地されている。対数アンプ12は、入
力信号された信号を包絡線検波して比較回路14のマイ
ナス端子に出力する。比較回路14のプラス端子には基
準電圧Vref1が入力されていて、比較回路14は基
準電圧Vref1と対数アンプ12からの出力を比較
し、比較結果をパルス信号として出力する。比較回路1
4から出力された信号は出力端子18から出力されると
ともに、基準電圧制御回路16に帰還入力される。基準
電圧制御回路16は積分回路を備え、比較回路14の出
力は抵抗素子R1を介して、容量素子C2によって負帰
還がかけられた演算増幅器OPAMPのマイナス端子に
接続されている。一方、演算増幅器OPAMPのプラス
端子側には参照電圧Vref2が与えられている。本実
施形態では、参照電圧Vref2はASK受信回路10
0の電源電圧(Vcc)の2分の1に設定するのが好適
である。基準電圧制御回路16の出力信号は、比較回路
14のマイナス端子側に基準電圧Vref1として入力
される。
る。
と対数アンプ12の出力信号波形とが示されている。図
2において、横軸は時間であり、縦軸は信号振幅(信号
電圧)である。マンチェスタ符号により符号化され、A
SK方式で変調された入力信号(図2(a))は、入力
端子10から入力され、低域通過フィルタ11によって
濾波された上で、対数アンプ12に入力される。対数ア
ンプ12は、入力信号を包絡線検波した上で、出力信号
(図2(b))を比較回路14へ入力する。
回路14のプラス端子に入力される。比較回路14のマ
イナス端子には基準電圧Vref1が入力されており、
対数アンプ12から出力された信号と基準電圧Vref
1が比較され、この比較結果が比較回路14の出力端子
18からパルス信号として出力される。図3には、図2
(a)に示された1ビット期間分の入力信号に対する出
力端子18からの出力信号の波形が示されている。図3
において、横軸は時間であり、縦軸は信号振幅(信号電
圧)である。
号のみが示されているが、ASK受信回路100の動作
時には、入力端子10には複数ビット期間分の信号が入
力される。図4には、入力端子から複数ビット期間(例
えば、図4におけるビット期間b1,b2、b3の期
間)分の信号が入力されたときの対数アンプ12からの
出力信号V12、比較回路14からの出力信号Vou
t、参照電圧Vref2及び基準電圧Vref1のタイ
ミングチャートが示されている。比較回路14からの出
力信号Voutは、比較回路14から出力されるととも
に、基準電圧制御回路16に帰還入力される。基準電圧
制御回路16は積分回路であって、参照電圧Vref2
がVcc/2に設定されているため、出力信号Vout
の電圧が参照電圧Vref2の電圧より高い期間(図4
のT1、T3、T5の期間)は、抵抗素子R1と容量素
子C2で決められる時定数、つまり、抵抗素子R1と容
量素子C2で決められる変化率で基準電圧Vref1は
上昇する。また、出力信号の電圧が参照電圧Vref2
より低い期間(図4のT2、T4の期間)は、抵抗素子
R1と容量素子C2で決められる時定数、つまり、抵抗
素子R1と容量素子C2で決められる変化率で基準電圧
Vref1は下降する。
当初のビット期間のデューティ比が50%以上である場
合の基準電圧Vref1の時間変化が示されている。縦
軸は基準電圧Vref1の電圧であり、横軸は基準電圧
Vref1の制御を始めてからの経過時間である。
のあるビット期間におけるデューティ比が50%より大
きい場合、このビット期間では出力信号Voutが参照
電圧Vref2より電圧が高い時間が長い。そのため、
基準電圧Vref1が上昇する時間と下降する時間とを
比較すると、上昇時間のほうが長くなり、そのビット期
間の終わりの基準電圧Vref1の値は上昇する。基準
電圧Vref1の値が上昇すると、比較回路14の出力
信号Voutの立ち下がりが早くなり、出力信号Vou
tのHレベルのパルス幅が短くなる。これらの動作を繰
り返し、ビット期間の終わりにおける基準電圧Vref
1が徐々に上昇し(図5における調整期間)、デューテ
ィ比は50%に近づいていく。そして、比較回路14の
出力信号Voutのデューティ比が50%となったと
き、基準電圧Vref1が上昇する時間と下降する時間
とが等しくなり、基準電圧Vref1の値は一定値Vc
を中心に一定の振幅を保つようになる。図5において
は、基準電圧Vref1の値が1.530±0.005
[V]となったところで、各ビット期間におけるデュー
ティ比は50%になる。
あるビット期間におけるデューティ比が50%より小さ
い場合、このビット期間では出力信号Voutが参照電
圧Vref2より電圧が低い時間が長い。そのため、基
準電圧Vref1が上昇する時間と下降する時間とを比
較すると、下降時間のほうが長くなり、そのビット期間
の終わりの基準電圧Vref1の値は下降する。基準電
圧Vref1の値が下降すると、比較回路14の出力信
号Voutの立ち上がりが早くなり、出力信号Vout
のHレベルのパルス幅が長くなる。これらの動作を繰り
返し、ビット期間の終わりにおける基準電圧Vref1
が徐々に下降し、デューティ比は50%に近づいてい
く。そして、比較回路14の出力信号Voutのデュー
ティ比が50%となったとき、基準電圧Vref1が上
昇する時間と下降する時間とが等しくなり、基準電圧V
ref1の値は一定値Vcを中心に一定の振幅を保つよ
うになる。
は、比較回路14の出力信号のHレベルとLレベルのパ
ルス幅に応じて基準電圧Vref1が基準電圧制御回路
16によって制御され、この基準電圧Vref1によっ
て出力信号VoutのHレベル及びLレベルのパルス幅
が調整され、周期T/2の信号のデューティ比を50%
にすることができる。また、基準電圧Vref1の制御
には比較回路14の出力信号が使われているため、対数
アンプ12の歪みや入力信号の波形が変化しても、構成
を変えることなくデューティ比の調整が可能である。
尚、入力信号の周期がTの場合は、基準電圧Vref1
の値は一定値Vcを中心に一定の振幅が保たれ、周期が
T/2の場合と同様に、デューティ比が50%となる。
期T/2の信号と、周期Tの信号とが混在している。図
6に、周期T/2の入力信号についての出力信号Vou
tのデューティ比が50%となったときの、出力信号V
out及び基準電圧Vref1が示されている。図6に
おいて、基準電圧Vref1は、一定値Vcを中心に一
定の振幅Aで振動する。また、対数アンプ12からの出
力信号V12と、一定値Vcとの比較結果Vout1が
示されているが、入力信号の周期がT/2の場合、出力
信号Voutと比較結果Vout1は、ともにデューテ
ィ比50%であるが、位相差がBだけ生じる。一方、入
力信号の周期がTの場合、図示していないが、基準電圧
Vref1は一定値Vcを中心に一定の振幅2Aで振動
する。そして、出力信号Voutと比較結果Vout1
との間に位相差2Bが生じる。従って、周期Tの入力信
号についての出力信号と、周期T/2の入力信号につい
ての出力信号との位相差はBとなる。この位相差Bは、
抵抗素子R1と容量素子C2で容易に調整することが可
能である。
が混在して入力される場合、周期T/2の出力信号に位
相差が生じる。周期Tの出力信号を基準にすると、出力
信号のデューティ比がずれたように見える。本実施形態
のASK受信回路においては、部品を増加することな
く、各ビット期間における出力信号のデューティ比を5
0%±3%以内に抑えることが可能である。
00が示されている。図1に示されたASK受信回路1
00では、動作が開始されて、基準電圧Vref1が安
定するまでの時間が、抵抗素子R1と容量素子C2で規
定される基準電圧制御回路16の時定数で決められるた
め、基準電圧Vref1が安定するまである程度時間を
要する。例えば、図5に示されているように、基準電圧
Vref1が安定するまで50μs程度を要する。基準
電圧Vref1が安定する時間を短くするため、ASK
受信回路200は対数アンプ12と比較回路14との間
に、波形整形用の低域通過フィルタ20を備えている。
比較回路14への入力信号は、低域通過フィルタ20に
よって、信号に含まれる高周波成分が予め除去されてい
るため、基準電圧Vref1が安定するまでの時間を早
くすることができる。
示されているように、ASK受信回路200における低
域通過フィルタ20の代わりに、対数アンプ12と比較
回路14との間に帯域通過フィルタ30と、帯域通過フ
ィルタ30の出力と電源VCCと接地との間にそれぞれ
R2とR3とを付加した構成も好適である。
は、比較回路における基準電圧は、比較回路からの出力
信号の電圧に応じて基準電圧制御回路によって制御され
る。そして、この基準電圧によって、出力信号のパルス
幅が調整されるため、入力信号の波形に依存することな
く、出力信号のデューティ比を改善することが可能であ
る。
図である。
れた図である。
る。
されたときの対数アンプからの出力信号V12、比較回
路からの出力信号Vout基準電圧Vref1及び参照
電圧Bref2のタイミングチャート図である。
れた図である。
相差が示された図である。
路図である。
路図である。
回路図である。
が示された図である。
ーティ比との関係が示された図である。
御回路、100,200,300,400 ASK受信
回路、C2 容量素子、R1 抵抗素子、Vref1
基準電圧、Vref2 参照電圧。
Claims (2)
- 【請求項1】 マンチェスタ符号により符号化され、A
SK方式で変調された入力信号を受信し、前記入力信号
を包絡線検波し出力するASK受信回路であって、 前記入力信号を包絡線検波する検波回路と、 前記検波回路から出力された信号と基準電圧とを比較
し、比較結果をパルス出力する比較回路と、 前記比較回路からの出力信号が帰還入力され、前記出力
信号の電圧が参照電圧より高い期間は前記基準電圧をあ
る一定の変化率で上昇させ、前記出力電圧の電圧が参照
電圧より低い期間は前記基準電圧をある一定の変化率で
下降させる基準電圧制御回路と、を備え、 前記基準電圧によって前記出力信号のパルス幅が調整さ
れることを特徴とするASK受信回路。 - 【請求項2】 請求項1に記載のASK受信回路であっ
て、前記基準電圧制御回路は積分回路であって、前記基
準電圧は、この積分回路の容量素子及び/又は抵抗素子
によって規定される時定数によって決められる一定の変
化率で上昇又は下降させられることを特徴とするASK
受信回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000017502A JP2001211214A (ja) | 2000-01-26 | 2000-01-26 | Ask受信回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000017502A JP2001211214A (ja) | 2000-01-26 | 2000-01-26 | Ask受信回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001211214A true JP2001211214A (ja) | 2001-08-03 |
Family
ID=18544494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000017502A Pending JP2001211214A (ja) | 2000-01-26 | 2000-01-26 | Ask受信回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001211214A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6882826B2 (en) | 2001-08-03 | 2005-04-19 | Atmel Germany Gmbh | Process for the transfer of data |
JP2007184689A (ja) * | 2006-01-04 | 2007-07-19 | Fujitsu Ltd | 補正回路 |
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KR20150018084A (ko) * | 2013-08-09 | 2015-02-23 | 삼성전자주식회사 | 부호 검출을 위한 임계값을 결정하는 방법 및 장치 |
CN111122957A (zh) * | 2019-12-26 | 2020-05-08 | 上海三菱电机·上菱空调机电器有限公司 | 过电压检测电路、过电压检测方法、逆变器及空气调节器 |
-
2000
- 2000-01-26 JP JP2000017502A patent/JP2001211214A/ja active Pending
Cited By (8)
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CN111122957A (zh) * | 2019-12-26 | 2020-05-08 | 上海三菱电机·上菱空调机电器有限公司 | 过电压检测电路、过电压检测方法、逆变器及空气调节器 |
CN111122957B (zh) * | 2019-12-26 | 2022-08-09 | 上海三菱电机·上菱空调机电器有限公司 | 过电压检测电路、过电压检测方法、逆变器及空气调节器 |
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