JP2001211214A - Ａｓｋ受信回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来のＡＳＫ受信回路では、各ビット期間に
おける出力信号のデューティ比を５０％±３％以内にす
るためには、５次程度の帯域通過フィルタが必要なた
め、部品点数が増えてしまう。 【解決手段】 比較回路１４の基準電圧Ｖｒｅｆ１は、
比較回路１４からの出力信号の電圧に応じて基準電圧制
御回路１６によって制御される。そして、この基準電圧
Ｖｒｅｆ１によって、出力信号のパルス幅が調整される
ため、入力信号の波形に依存することなく、出力信号の
デューティ比を改善することが可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マンチェスタ符号
により符号化され、ＡＳＫ（ＡｍｐｌｉｔｕｄｅＳｈｉ
ｆｔ Ｋｅｙｉｎｇ）方式で変調された信号を受信する
ＡＳＫ受信機に内蔵されるＡＳＫ受信回路に関する。

【０００２】

【従来の技術】図９には、従来のＡＳＫ受信機に内蔵さ
れるＡＳＫ受信回路４００が示されている。ＡＳＫ受信
回路４００は、低域通過フィルタ１１と、低域通過フィ
ルタ１１の出力がプラス端子に入力された対数アンプ１
２と、対数アンプ１２の出力が入力される低域通過フィ
ルタ２０とを備えている。対数アンプ１２のマイナス端
子は、容量素子Ｃ１を介して接地されている。低域通過
フィルタ２０の出力は、２つに分けられ、一方の出力は
比較回路１４のプラス端子側に入力される。他方の出力
と並列に容量素子Ｃ２が接続されており、他方の出力は
抵抗素子Ｒ１を介して比較回路１４のマイナス端子側に
入力される。そして、比較回路１４から信号がパルス出
力される。

【０００３】マンチェスタ符号により符号化され、ＡＳ
Ｋ方式で変調された入力信号は、入力端子１０から低域
通過フィルタ１１によって濾波された上で、対数アンプ
１２に入力される。対数アンプ１２は非線形型アンプで
あるため、その出力信号に歪みが生じる。この歪みを除
去するため、対数アンプ１２で包絡線検波された信号
は、波形整形用の低域通過フィルタ２０に入力され、波
形整形され、低域通過フィルタ２０から出力される。低
域通過フィルタ２０から出力された信号は、２つに分け
られ、一方は比較回路１４のプラス端子に入力される。
また、他方は比較回路１４のマイナス端子に入力される
が、抵抗素子Ｒ１と容量素子Ｃ１によって、比較回路１
４のマイナス端子には低域通過フィルタ２０から出力さ
れた信号の平均電圧が入力される。この平均電圧と、低
域通過フィルタ２０からの出力信号の電圧が比較された
比較結果が出力信号として比較回路１４から出力され
る。

【０００４】ところで、２値データ０又は１をマンチェ
スタ符号により符号化する場合、ビット期間の前半と後
半において、異なった信号として符号化される。図１０
には、マンチェスタ符号により符号化された信号が示さ
れている。例えば、１を符号化する場合（例えば、図１
０におけるビット期間Ｂ１，Ｂ３，Ｂ４，Ｂ５及びＢ６
の各ビット期間）、ビット期間の前半にハイ（Ｈ）レベ
ルの信号を送出し、ビット期間の後半にロウ（Ｌ）レベ
ルの信号を送出する。また、０を符号化する場合（例え
ば、図１０におけるビット期間Ｂ２の期間）、ビット期
間の前半にＬレベルの信号を送出し、ビット期間の後半
にＨレベルの信号を送出する。従って、連続して異なる
データが符号化された区間においては（図１０における
ビット期間Ｂ１，Ｂ２及びＢ３の期間）、マンチェスタ
符号により符号化された信号は、周期Ｔの信号となって
いる。一方、連続して同じデータが符号化された区間に
おいては（図１０におけるビット期間Ｂ４，Ｂ５及びＢ
６の期間）、マンチェスタ符号により符号化された信号
は、周期Ｔ／２の信号となっている。このように、マン
チェスタ符号により符号化された入力信号は、符号化さ
れたデータがどのように連続するかで、周期Ｔ又はＴ／
２の信号となる。ここで、デューティ比は各ビット期間
（例えば、図１０におけるビット期間Ｂ１，Ｂ２，Ｂ
３，Ｂ４，Ｂ５、Ｂ６の各期間）におけるＨレベルのパ
ルス幅とＬレベルのパルス幅との割合を示すことにす
る。このデューティ比は５０％であり、且つ、位相差が
ないことが理想的である。

【０００５】

【発明が解決しようとする課題】従来のＡＳＫ受信回路
には、いくつかの問題点がある。

【０００６】第一に、従来のＡＳＫ受信回路では、各ビ
ット期間における出力信号のデューティ比を５０％±３
％以内にするためには、５次程度の帯域通過フィルタが
必要となるため、部品点数が増えてしまう。

【０００７】第二に、マンチェスタ符号により符号化さ
れた入力信号は、前述したように２つのパルス幅を備え
ている。即ち、入力信号は２つの周波数を備えているた
め、従来のＡＳＫ受信回路では、この２つの周波数にお
いて群遅延特性が平坦なフィルタが要求され、設計が難
しくなる。

【０００８】第三に、従来のＡＳＫ受信回路では、入力
信号の波形によって、出力信号のデューティ比が変化し
てしまう。

【０００９】第四に、従来のＡＳＫ受信回路では、対数
アンプが非線形型アンプであるため、変調度が大きくな
ると、出力信号のデューティ比が悪化してしまう。図１
１には、横軸に変調度が、縦軸に出力信号のデューティ
比が示されており、ＡＳＫ受信回路４００において低域
通過フィルタ２０が無い場合、低域通過フィルタ２０に
２次のフィルタを用いた場合及び低域通過フィルタ２０
に３次のフィルタを用いた場合の変調度が示されてい
る。図１０に示されているように、変調度が大きくなる
と、出力信号のデューティ比が悪化してしまうため、低
域通過フィルタ２０が必要となる。

【００１０】本発明は、前述した問題点を解決するため
になされたものであり、入力波形に依存せず、出力信号
のデューティ比を改善することが可能なＡＳＫ受信回路
を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、マンチェスタ
符号により符号化され、ＡＳＫ方式で変調された入力信
号を受信し、前記入力信号を包絡線検波し出力するＡＳ
Ｋ受信回路であって、前記入力信号を包絡線検波する検
波回路と、前記検波回路から出力された信号と基準電圧
とを比較し、比較結果をパルス出力する比較回路と、前
記比較回路からの出力信号が帰還入力され、前記出力信
号の電圧が参照電圧より高い期間は前記基準電圧をある
一定の変化率で上昇させ、前記出力電圧の電圧が参照電
圧より低い期間は前記基準電圧をある一定の変化率で下
降させる基準電圧制御回路と、を備え、前記基準電圧に
よって前記出力信号のパルス幅が調整されることを特徴
とする。

【００１２】本発明においては、比較回路に入力される
基準電圧は、比較回路からの出力信号の電圧に応じて基
準電圧制御回路によって制御される。そして、この基準
電圧によって、出力信号のパルス幅が調整されるため、
入力信号の波形に依存することなく、出力信号のデュー
ティ比を改善することが可能である。

【００１３】また、本発明において、前記基準電圧制御
回路は積分回路であって、前記基準電圧は、この積分回
路の容量素子及び／又は抵抗素子によって規定される時
定数によって決められる一定の変化率で上昇又は下降さ
せられることを特徴とする。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）を、図面に従って説明する。尚、図９
に示した従来技術と同一又は対応する構成には同一の符
号を付し、重複する説明を省略する。

【００１５】図１に本実施形態のＡＳＫ受信回路１００
が示されている。ＡＳＫ受信回路１００は、入力信号が
入力される入力端子１０と、入力端子１０と接続された
帯域制限用の低域通過フィルタ１１と、低域通過フィル
タ１１の出力がプラス端子に入力された対数アンプ１２
と、対数アンプ１２の出力が入力される比較回路１４を
備えている。対数アンプ１２のマイナス端子は、容量素
子Ｃ１を介して接地されている。対数アンプ１２は、入
力信号された信号を包絡線検波して比較回路１４のマイ
ナス端子に出力する。比較回路１４のプラス端子には基
準電圧Ｖｒｅｆ１が入力されていて、比較回路１４は基
準電圧Ｖｒｅｆ１と対数アンプ１２からの出力を比較
し、比較結果をパルス信号として出力する。比較回路１
４から出力された信号は出力端子１８から出力されると
ともに、基準電圧制御回路１６に帰還入力される。基準
電圧制御回路１６は積分回路を備え、比較回路１４の出
力は抵抗素子Ｒ１を介して、容量素子Ｃ２によって負帰
還がかけられた演算増幅器ＯＰＡＭＰのマイナス端子に
接続されている。一方、演算増幅器ＯＰＡＭＰのプラス
端子側には参照電圧Ｖｒｅｆ２が与えられている。本実
施形態では、参照電圧Ｖｒｅｆ２はＡＳＫ受信回路１０
０の電源電圧（Ｖｃｃ）の２分の１に設定するのが好適
である。基準電圧制御回路１６の出力信号は、比較回路
１４のマイナス端子側に基準電圧Ｖｒｅｆ１として入力
される。

【００１６】次にＡＳＫ受信回路１００の動作を説明す
る。

【００１７】図２には、１ビット期間分の入力信号波形
と対数アンプ１２の出力信号波形とが示されている。図
２において、横軸は時間であり、縦軸は信号振幅（信号
電圧）である。マンチェスタ符号により符号化され、Ａ
ＳＫ方式で変調された入力信号（図２（ａ））は、入力
端子１０から入力され、低域通過フィルタ１１によって
濾波された上で、対数アンプ１２に入力される。対数ア
ンプ１２は、入力信号を包絡線検波した上で、出力信号
（図２（ｂ））を比較回路１４へ入力する。

【００１８】対数アンプ１２から出力された信号は比較
回路１４のプラス端子に入力される。比較回路１４のマ
イナス端子には基準電圧Ｖｒｅｆ１が入力されており、
対数アンプ１２から出力された信号と基準電圧Ｖｒｅｆ
１が比較され、この比較結果が比較回路１４の出力端子
１８からパルス信号として出力される。図３には、図２
（ａ）に示された１ビット期間分の入力信号に対する出
力端子１８からの出力信号の波形が示されている。図３
において、横軸は時間であり、縦軸は信号振幅（信号電
圧）である。

【００１９】尚、図２及び図３には１ビット期間分の信
号のみが示されているが、ＡＳＫ受信回路１００の動作
時には、入力端子１０には複数ビット期間分の信号が入
力される。図４には、入力端子から複数ビット期間（例
えば、図４におけるビット期間ｂ１，ｂ２、ｂ３の期
間）分の信号が入力されたときの対数アンプ１２からの
出力信号Ｖ１２、比較回路１４からの出力信号Ｖｏｕ
ｔ、参照電圧Ｖｒｅｆ２及び基準電圧Ｖｒｅｆ１のタイ
ミングチャートが示されている。比較回路１４からの出
力信号Ｖｏｕｔは、比較回路１４から出力されるととも
に、基準電圧制御回路１６に帰還入力される。基準電圧
制御回路１６は積分回路であって、参照電圧Ｖｒｅｆ２
がＶｃｃ／２に設定されているため、出力信号Ｖｏｕｔ
の電圧が参照電圧Ｖｒｅｆ２の電圧より高い期間（図４
のＴ１、Ｔ３、Ｔ５の期間）は、抵抗素子Ｒ１と容量素
子Ｃ２で決められる時定数、つまり、抵抗素子Ｒ１と容
量素子Ｃ２で決められる変化率で基準電圧Ｖｒｅｆ１は
上昇する。また、出力信号の電圧が参照電圧Ｖｒｅｆ２
より低い期間（図４のＴ２、Ｔ４の期間）は、抵抗素子
Ｒ１と容量素子Ｃ２で決められる時定数、つまり、抵抗
素子Ｒ１と容量素子Ｃ２で決められる変化率で基準電圧
Ｖｒｅｆ１は下降する。

【００２０】図５に、ＡＳＫ受信回路１００の動作開始
当初のビット期間のデューティ比が５０％以上である場
合の基準電圧Ｖｒｅｆ１の時間変化が示されている。縦
軸は基準電圧Ｖｒｅｆ１の電圧であり、横軸は基準電圧
Ｖｒｅｆ１の制御を始めてからの経過時間である。

【００２１】例えば、比較回路１４の出力信号Ｖｏｕｔ
のあるビット期間におけるデューティ比が５０％より大
きい場合、このビット期間では出力信号Ｖｏｕｔが参照
電圧Ｖｒｅｆ２より電圧が高い時間が長い。そのため、
基準電圧Ｖｒｅｆ１が上昇する時間と下降する時間とを
比較すると、上昇時間のほうが長くなり、そのビット期
間の終わりの基準電圧Ｖｒｅｆ１の値は上昇する。基準
電圧Ｖｒｅｆ１の値が上昇すると、比較回路１４の出力
信号Ｖｏｕｔの立ち下がりが早くなり、出力信号Ｖｏｕ
ｔのＨレベルのパルス幅が短くなる。これらの動作を繰
り返し、ビット期間の終わりにおける基準電圧Ｖｒｅｆ
１が徐々に上昇し（図５における調整期間）、デューテ
ィ比は５０％に近づいていく。そして、比較回路１４の
出力信号Ｖｏｕｔのデューティ比が５０％となったと
き、基準電圧Ｖｒｅｆ１が上昇する時間と下降する時間
とが等しくなり、基準電圧Ｖｒｅｆ１の値は一定値Ｖｃ
を中心に一定の振幅を保つようになる。図５において
は、基準電圧Ｖｒｅｆ１の値が１．５３０±０．００５
［Ｖ］となったところで、各ビット期間におけるデュー
ティ比は５０％になる。

【００２２】また、比較回路１４の出力信号Ｖｏｕｔの
あるビット期間におけるデューティ比が５０％より小さ
い場合、このビット期間では出力信号Ｖｏｕｔが参照電
圧Ｖｒｅｆ２より電圧が低い時間が長い。そのため、基
準電圧Ｖｒｅｆ１が上昇する時間と下降する時間とを比
較すると、下降時間のほうが長くなり、そのビット期間
の終わりの基準電圧Ｖｒｅｆ１の値は下降する。基準電
圧Ｖｒｅｆ１の値が下降すると、比較回路１４の出力信
号Ｖｏｕｔの立ち上がりが早くなり、出力信号Ｖｏｕｔ
のＨレベルのパルス幅が長くなる。これらの動作を繰り
返し、ビット期間の終わりにおける基準電圧Ｖｒｅｆ１
が徐々に下降し、デューティ比は５０％に近づいてい
く。そして、比較回路１４の出力信号Ｖｏｕｔのデュー
ティ比が５０％となったとき、基準電圧Ｖｒｅｆ１が上
昇する時間と下降する時間とが等しくなり、基準電圧Ｖ
ｒｅｆ１の値は一定値Ｖｃを中心に一定の振幅を保つよ
うになる。

【００２３】このように、本実施形態のＡＳＫ受信回路
は、比較回路１４の出力信号のＨレベルとＬレベルのパ
ルス幅に応じて基準電圧Ｖｒｅｆ１が基準電圧制御回路
１６によって制御され、この基準電圧Ｖｒｅｆ１によっ
て出力信号ＶｏｕｔのＨレベル及びＬレベルのパルス幅
が調整され、周期Ｔ／２の信号のデューティ比を５０％
にすることができる。また、基準電圧Ｖｒｅｆ１の制御
には比較回路１４の出力信号が使われているため、対数
アンプ１２の歪みや入力信号の波形が変化しても、構成
を変えることなくデューティ比の調整が可能である。
尚、入力信号の周期がＴの場合は、基準電圧Ｖｒｅｆ１
の値は一定値Ｖｃを中心に一定の振幅が保たれ、周期が
Ｔ／２の場合と同様に、デューティ比が５０％となる。

【００２４】図１０に示されたように、入力信号には周
期Ｔ／２の信号と、周期Ｔの信号とが混在している。図
６に、周期Ｔ／２の入力信号についての出力信号Ｖｏｕ
ｔのデューティ比が５０％となったときの、出力信号Ｖ
ｏｕｔ及び基準電圧Ｖｒｅｆ１が示されている。図６に
おいて、基準電圧Ｖｒｅｆ１は、一定値Ｖｃを中心に一
定の振幅Ａで振動する。また、対数アンプ１２からの出
力信号Ｖ１２と、一定値Ｖｃとの比較結果Ｖｏｕｔ１が
示されているが、入力信号の周期がＴ／２の場合、出力
信号Ｖｏｕｔと比較結果Ｖｏｕｔ１は、ともにデューテ
ィ比５０％であるが、位相差がＢだけ生じる。一方、入
力信号の周期がＴの場合、図示していないが、基準電圧
Ｖｒｅｆ１は一定値Ｖｃを中心に一定の振幅２Ａで振動
する。そして、出力信号Ｖｏｕｔと比較結果Ｖｏｕｔ１
との間に位相差２Ｂが生じる。従って、周期Ｔの入力信
号についての出力信号と、周期Ｔ／２の入力信号につい
ての出力信号との位相差はＢとなる。この位相差Ｂは、
抵抗素子Ｒ１と容量素子Ｃ２で容易に調整することが可
能である。

【００２５】上記説明したように周期Ｔ／２とＴの信号
が混在して入力される場合、周期Ｔ／２の出力信号に位
相差が生じる。周期Ｔの出力信号を基準にすると、出力
信号のデューティ比がずれたように見える。本実施形態
のＡＳＫ受信回路においては、部品を増加することな
く、各ビット期間における出力信号のデューティ比を５
０％±３％以内に抑えることが可能である。

【００２６】図７には他の実施形態のＡＳＫ受信回路２
００が示されている。図１に示されたＡＳＫ受信回路１
００では、動作が開始されて、基準電圧Ｖｒｅｆ１が安
定するまでの時間が、抵抗素子Ｒ１と容量素子Ｃ２で規
定される基準電圧制御回路１６の時定数で決められるた
め、基準電圧Ｖｒｅｆ１が安定するまである程度時間を
要する。例えば、図５に示されているように、基準電圧
Ｖｒｅｆ１が安定するまで５０μｓ程度を要する。基準
電圧Ｖｒｅｆ１が安定する時間を短くするため、ＡＳＫ
受信回路２００は対数アンプ１２と比較回路１４との間
に、波形整形用の低域通過フィルタ２０を備えている。
比較回路１４への入力信号は、低域通過フィルタ２０に
よって、信号に含まれる高周波成分が予め除去されてい
るため、基準電圧Ｖｒｅｆ１が安定するまでの時間を早
くすることができる。

【００２７】また、図８のＡＳＫ受信回路３００として
示されているように、ＡＳＫ受信回路２００における低
域通過フィルタ２０の代わりに、対数アンプ１２と比較
回路１４との間に帯域通過フィルタ３０と、帯域通過フ
ィルタ３０の出力と電源ＶＣＣと接地との間にそれぞれ
Ｒ２とＲ３とを付加した構成も好適である。

【００２８】

【発明の効果】以上説明したように、本発明において
は、比較回路における基準電圧は、比較回路からの出力
信号の電圧に応じて基準電圧制御回路によって制御され
る。そして、この基準電圧によって、出力信号のパルス
幅が調整されるため、入力信号の波形に依存することな
く、出力信号のデューティ比を改善することが可能であ
る。

【図面の簡単な説明】

【図１】 本実施形態のＡＳＫ受信回路が示された回路
図である。

【図２】 入力信号波形と対数アンプの出力波形が示さ
れた図である。

【図３】 比較回路からの出力信号が示された図であ
る。

【図４】 入力端子から複数ビット期間分の信号が入力
されたときの対数アンプからの出力信号Ｖ１２、比較回
路からの出力信号Ｖｏｕｔ基準電圧Ｖｒｅｆ１及び参照
電圧Ｂｒｅｆ２のタイミングチャート図である。

【図５】 基準電圧Ｖｒｅｆ１の時間変化の様子が示さ
れた図である。

【図６】 周期Ｔ／２の入力信号に対する出力信号の位
相差が示された図である。

【図７】 他の実施形態のＡＳＫ受信回路が示された回
路図である。

【図８】 他の実施形態のＡＳＫ受信回路が示された回
路図である。

【図９】 従来の実施形態のＡＳＫ受信回路が示された
回路図である。

【図１０】 マンチェスタ符号により符号化された信号
が示された図である。

【図１１】 低域通過フィルタの有無と出力信号のデュ
ーティ比との関係が示された図である。

【符号の説明】

１２ 対数アンプ、１４ 比較回路、１６ 基準電圧制
御回路、１００，２００，３００，４００ ＡＳＫ受信
回路、Ｃ２ 容量素子、Ｒ１ 抵抗素子、Ｖｒｅｆ１
基準電圧、Ｖｒｅｆ２ 参照電圧。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 マンチェスタ符号により符号化され、Ａ
   ＳＫ方式で変調された入力信号を受信し、前記入力信号
   を包絡線検波し出力するＡＳＫ受信回路であって、 前記入力信号を包絡線検波する検波回路と、 前記検波回路から出力された信号と基準電圧とを比較
   し、比較結果をパルス出力する比較回路と、 前記比較回路からの出力信号が帰還入力され、前記出力
   信号の電圧が参照電圧より高い期間は前記基準電圧をあ
   る一定の変化率で上昇させ、前記出力電圧の電圧が参照
   電圧より低い期間は前記基準電圧をある一定の変化率で
   下降させる基準電圧制御回路と、を備え、 前記基準電圧によって前記出力信号のパルス幅が調整さ
   れることを特徴とするＡＳＫ受信回路。
2. 【請求項２】 請求項１に記載のＡＳＫ受信回路であっ
   て、前記基準電圧制御回路は積分回路であって、前記基
   準電圧は、この積分回路の容量素子及び／又は抵抗素子
   によって規定される時定数によって決められる一定の変
   化率で上昇又は下降させられることを特徴とするＡＳＫ
   受信回路。