JP2001210798A - Use of insulating and conductive barrier for protecting capacitor structure - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a capacitor structure for a semiconductor device which does not degrade by hydrogen or contamination. SOLUTION: A capacitor structure (125 of figure 1) comprises a lower electrode (124 of Fig. 1) provided with a side surface and an upper front surface, a capacitor dielectric (126 of Fig. 1) which, comprising an upper front surface and a side surface, is provided on the upper front surface of the lower electrode having such electric characteristics as to degrade by hydrogen, provided with upper electrodes (128 and 130 of Fig. 1) which comprise an upper front surface and side surface and provided on the capacitor dielectrics, a silicon nitride layer (120 of Fig. 1) provided on the side surface of capacitor dielectrics, and an aluminum oxide layer (118 of Fig. 1) provided between the side surface of capacitor dielectrics and silicon nitride layer.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体デバイスの製
造と処理に関するものであり、更に詳しくは強誘電体、
高誘電率の一方または両方のメモリデバイスの製造方法
に関するものである。The present invention relates to the manufacture and processing of semiconductor devices, and more particularly to ferroelectrics,
The present invention relates to a method for manufacturing one or both memory devices having a high dielectric constant.

【０００２】[0002]

【従来の技術】半導体デバイスの製造産業とエレクトロ
ニクス産業には今日、いくつかの傾向が存在する。デバ
イスは絶えず、ますます小さくなり、消費電力がますま
す少なくなりつつある。非常に小さい携帯形であるため
に、小さな電池を唯一の電源とするパーソナル装置の製
造が増加しつつあることが、その理由である。たとえ
ば、セルラー電話、パーソナル演算装置、およびパーソ
ナル音声システムが消費者市場で需要の大きな装置であ
る。より小さく、より携帯に便利である上に、パーソナ
ル装置はより高い演算能力とオンチップメモリを必要と
しつつある。これらの傾向のすべてを考慮に入れて、当
業界では、メモリと論理機能を同一の半導体チップ上に
集積した演算装置を提供することが求められている。電
池が切れた場合にメモリの内容が保持されるようにこの
メモリが構成されることが好ましい。電力が継続して印
加されない間、その内容を保持するこのようなメモリデ
バイスは不揮発性メモリと呼ばれる。従来の不揮発性メ
モリの例としてはたとえば、電気的消去再書込み可能な
読出しメモリ（ＥＥＰＲＯＭ：ｅｌｅｃｔｒｉｃａｌｌ
ｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒ
ｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）、フラッシュＥＥＰ
ＲＯＭがある。BACKGROUND OF THE INVENTION There are several trends in the semiconductor device manufacturing and electronics industries today. Devices are constantly becoming smaller and smaller and consume less power. The reason is that the production of personal devices that use small batteries as the sole power source is increasing due to their very small portable form. For example, cellular telephones, personal computing devices, and personal voice systems are devices that are in great demand in the consumer market. In addition to being smaller, more portable and convenient, personal devices are requiring more computing power and on-chip memory. Taking all of these trends into account, there is a need in the art to provide an arithmetic device in which memory and logic functions are integrated on the same semiconductor chip. Preferably, the memory is configured to retain the contents of the memory when the battery runs out. Such a memory device that retains its contents while power is not continuously applied is called non-volatile memory. As an example of a conventional nonvolatile memory, for example, an electrically erasable and rewritable read memory (EEPROM: electrical
y erasable programmable r
ead only memory), flash EEP
There is ROM.

【０００３】強誘電体メモリ（ＦｅＲＡＭ）は、下電極
と上電極との間に配置されるコンデンサ誘電体として、
ストロンチウム・ビスマス・タンタル酸（ＳＢＴ）また
はジルコニウム酸・チタン酸鉛のような強誘電体材料を
利用する不揮発性メモリである。ＦｅＲＡＭに対して読
出し動作と書込み動作の両方が行われる。メモリのサイ
ズとメモリのアーキテクチャがＦｅＲＡＭの読出しと書
込みのアクセス時間に影響を及ぼす。表１は異なるメモ
リ型の間の相違を示す。A ferroelectric memory (FeRAM) is a capacitor dielectric disposed between a lower electrode and an upper electrode.
It is a nonvolatile memory using a ferroelectric material such as strontium bismuth tantalate (SBT) or zirconate acid / lead titanate. Both read and write operations are performed on the FeRAM. The size and architecture of the memory affects the read and write access times of the FeRAM. Table 1 shows the differences between the different memory types.

【０００４】[0004]

【表１】 [Table 1]

【０００５】ＦｅＲＡＭの不揮発性は、強誘電体のメモ
リセルの双安定特性によるものである。二つの型のメモ
リセルが使用される。シングルコンデンサのメモリセル
とデュアルコンデンサのメモリセルである。（１Ｔ／１
Ｃまたは１Ｃメモリセルと呼ばれる）シングルコンデン
サのメモリセルはシリコンの所要面積が少ない（したが
って、メモリアレーの電位密度が大きい）が、雑音およ
びプロセスの変動の影響を受けにくい。更に、１Ｃセル
は、記憶されたメモリ状態を判定するための電圧基準を
必要とする。（２Ｔ／２Ｃまたは２Ｃメモリセルと呼ば
れる）デュアルコンデンサのメモリセルはより大きなシ
リコン面積を必要とし、記憶された情報の差動サンプリ
ングを可能とする相補信号を記憶する。２Ｃメモリセル
は１Ｃメモリセルより安定である。[0005] The non-volatility of FeRAM is due to the bistable characteristics of the ferroelectric memory cell. Two types of memory cells are used. A single capacitor memory cell and a dual capacitor memory cell. (1T / 1
Single-capacitor memory cells (referred to as C or 1C memory cells) require less silicon area (and thus have a higher memory array potential density), but are less susceptible to noise and process variations. Further, 1C cells require a voltage reference to determine the stored memory state. Dual-capacitor memory cells (referred to as 2T / 2C or 2C memory cells) require more silicon area and store complementary signals that enable differential sampling of the stored information. 2C memory cells are more stable than 1C memory cells.

【０００６】１Ｔ／１ＣのＦｅＲＡＭセルには、一つの
トランジスタと一つの記憶コンデンサがある。記憶コン
デンサの下電極はトランジスタのドレインに接続され
る。１Ｔ／１Ｃのセルの読出しは、トランジスタのゲー
ト（ワードライン）に信号を印加し、それによりコンデ
ンサの下電極をトランジスタのソース（ビットライン）
に接続することにより行われる。次に、パルス信号が上
電極コンタクト（プレートラインまたはドライブライ
ン）に印加される。したがって、トランジスタのビット
ライン上の電位はコンデンサの電荷をビットラインのキ
ャパシタンスで割ったものである。コンデンサの電荷は
強誘電体材料の双安定分極状態によって左右されるの
で、ビットラインの電位は二つの異なる値をそなえるこ
とができる。センスアンプはビットラインに接続され、
１または０の論理値に対応する電圧を検出する。しばし
ば、センスアンプの基準電圧は、読出されていない、も
う一つのビットラインに接続された強誘電体または非強
誘電体のコンデンサの電圧である。このようにして、メ
モリセルのデータが検索される。A 1T / 1C FeRAM cell has one transistor and one storage capacitor. The lower electrode of the storage capacitor is connected to the drain of the transistor. Reading a 1T / 1C cell applies a signal to the gate (word line) of the transistor, thereby connecting the lower electrode of the capacitor to the source (bit line) of the transistor.
This is done by connecting to Next, a pulse signal is applied to the upper electrode contact (plate line or drive line). Thus, the potential on the bit line of the transistor is the charge on the capacitor divided by the capacitance on the bit line. Since the charge on the capacitor depends on the bistable polarization state of the ferroelectric material, the bit line potential can have two different values. The sense amplifier is connected to the bit line,
A voltage corresponding to a logical value of 1 or 0 is detected. Often, the reference voltage of the sense amplifier is the voltage of a ferroelectric or non-ferroelectric capacitor connected to another bit line that is not being read. In this way, the data of the memory cell is searched.

【０００７】強誘電体メモリの特徴は、読出し動作が用
途によっては破壊的であるということである。メモリセ
ル内のデータは、読出し動作が完了した後、メモリセル
に書き戻されなければならない。強誘電体の分極がスイ
ッチングされた場合には、読出し動作は破壊的であり、
センスアンプはセルから読出されたばかりのビットとし
て正しい分極値を（そのセルに）再書込みしなければな
らない。これはＤＲＡＭの動作に類似している。ドライ
ブラインの電圧が充分に小さくて強誘電体をスイッチン
グしない場合には、読出し動作は破壊的でない。一般
に、非破壊読出しは破壊読出しよりずっと大きなコンデ
ンサを必要とし、したがって、より大きなセルサイズを
必要とする。[0007] A feature of ferroelectric memories is that the read operation is destructive for some applications. The data in the memory cell must be written back to the memory cell after the read operation has completed. If the polarization of the ferroelectric is switched, the read operation is destructive,
The sense amplifier must rewrite (to that cell) the correct polarization value as the bit just read from the cell. This is similar to the operation of a DRAM. If the drive line voltage is low enough to not switch the ferroelectric, the read operation is not destructive. In general, non-destructive reads require much larger capacitors than destructive reads, and therefore require larger cell sizes.

【０００８】メモリアレー内の２Ｔ／２Ｃメモリセルは
ビットラインとビットラインの逆（ビットラインバー）
に結合される。これは他の多くのメモリ型（たとえば、
スタティックランダムアクセスメモリ）にも当てはま
る。メモリブロックのメモリセルはメモリ行とメモリ列
に形成される。デュアルコンデンサの強誘電体メモリセ
ルは二つのトランジスタと二つの強誘電体コンデンサを
含む。第一のトランジスタはビットラインと第一のコン
デンサとの間を結合する。第二のトランジスタはビット
ラインバーと第二のコンデンサとの間を結合する。第一
および第二のコンデンサは共通の端子またはプレートを
そなえており、これにコンデンサを分極するための信号
が印加される。[0008] The 2T / 2C memory cells in the memory array have a bit line and a bit line inverted (bit line bar).
Is combined with This is the case for many other memory types (for example,
(Static random access memory). The memory cells of the memory block are formed in memory rows and memory columns. A dual capacitor ferroelectric memory cell includes two transistors and two ferroelectric capacitors. The first transistor couples between the bit line and the first capacitor. The second transistor couples between the bit line bar and the second capacitor. The first and second capacitors have a common terminal or plate to which a signal for polarizing the capacitors is applied.

【０００９】書込み動作では、デュアルコンデンサの強
誘電体メモリセルの第一および第二のトランジスタは、
メモリに記憶すべき論理状態に対応するビットラインと
ビットラインバーライン上の相補論理レベルにコンデン
サを結合することが許される。書込み動作の間にコンデ
ンサの共通端子にパルスを印加することにより、デュア
ルコンデンサのメモリセルは二つの論理状態の一方に分
極される。In a write operation, the first and second transistors of the dual capacitor ferroelectric memory cell are:
Capacitors may be coupled to complementary logic levels on the bit lines and bit line bar lines corresponding to the logic states to be stored in the memory. By applying a pulse to the common terminal of the capacitor during the write operation, the memory cell of the dual capacitor is polarized to one of two logic states.

【００１０】読出し動作では、デュアルコンデンサのメ
モリセルの第一および第二のトランジスタは、第一およ
び第二のコンデンサに記憶された情報をビットラインと
ビットラインバーラインに結合することが許される。デ
ュアルコンデンサのメモリセルによりビットラインとビ
ットラインバーラインの間に差信号が発生される。差信
号はセンスアンプによって検知され、センスアンプはメ
モリに記憶された論理レベルに対応する信号を供給す
る。In a read operation, the first and second transistors of a dual capacitor memory cell are permitted to couple information stored on the first and second capacitors to a bit line and a bit line bar line. The difference signal is generated between the bit line and the bit line bar line by the memory cell of the dual capacitor. The difference signal is detected by a sense amplifier, which provides a signal corresponding to the logic level stored in the memory.

【００１１】強誘電体メモリのメモリセルは有限回の読
出し動作と書込み動作に制限され、それを過ぎるとメモ
リセルが信頼できなくなる。ＦｅＲＡＭメモリに対して
遂行することができる動作回数はメモリの耐久性として
知られている。耐久性は不揮発性メモリを必要とする多
数の用途で重要な要素である。メモリサイズ、メモリ速
度、電力消費等の他の要素も、強誘電体メモリがメモリ
市場で発展し得るか判定する際に役割を果たす。A memory cell of a ferroelectric memory is limited to a finite number of read and write operations, beyond which the memory cell becomes unreliable. The number of operations that can be performed on a FeRAM memory is known as the durability of the memory. Durability is an important factor in many applications requiring non-volatile memory. Other factors such as memory size, memory speed, power consumption, etc. also play a role in determining whether a ferroelectric memory can evolve in the memory market.

【００１２】[0012]

【発明が解決しようとする課題】基本的に本発明は、ス
タンドアロンデバイスまたは他の多くのデバイス型を含
む半導体チップ上に集積されるデバイスであるＦｅＲＡ
Ｍデバイスの製造に関するものである。いくつかの必要
条件が現在存在しているか、または他のデバイス型との
ＦｅＲＡＭの集積のための必要条件となる。このような
必要条件の一つは、ＦｅＲＡＭデバイスを含むこのチッ
プを製造するために、チップ上に種々の論理デバイスと
アナログデバイスを製造するために使用される従来のフ
ロントエンドとバックエンドの処理手法をできる限り多
く利用する。換言すれば、単にＦｅＲＡＭデバイスをチ
ップ上に集積するために、プロセスフローを大きく乱さ
ないように（したがって、プロセスのコストと複雑さを
増大しないように）、（Ｉ／Ｏデバイスおよび、もしか
するとアナログデバイスの他に）これらの標準論理デバ
イスを製造するためのプロセスフローのできる限り多く
を利用することが有益である。Basically, the present invention is directed to FeRA, a device that is integrated on a semiconductor chip, including stand-alone devices or many other device types.
It relates to the manufacture of M devices. Some requirements currently exist or become requirements for the integration of FeRAM with other device types. One such requirement is that conventional front-end and back-end processing techniques used to fabricate various logic and analog devices on the chip to produce this chip, including FeRAM devices. Use as much as possible. In other words, just to integrate the FeRAM device on the chip, without significantly disrupting the process flow (and thus increasing the cost and complexity of the process), (I / O devices and possibly analog devices). It is beneficial to utilize as much of the process flow as possible to manufacture these standard logic devices (in addition to the devices).

【００１３】以下の説明は、（化学記号がＷであるタン
グステンのコンタクトの形成で終わるように定義されて
いる）フロントエンドモジュールと（ほとんどがメタラ
イゼーションである）バックエンドプロセスモジュール
との間に生じるＦｅＲＡＭプロセスモジュールで強誘電
体コンデンサを作成するという概念に基づいている。Ｆ
ｅＲＡＭプロセスモジュールの他の位置も提案された。
たとえば、メタライゼーションの第一の層（メタル１）
の上方にＦｅＲＡＭプロセスモジュールが配置された場
合には、ビットライン構造上のコンデンサを作成するこ
とができ、より大きなコンデンサを作成することができ
るという利点がある。このアプローチの一つの欠点は、
メタル１（チップ上の第一の金属層、これは基板に最も
近い層である）またはローカルインタコネクトが（たと
えば、タングステンに対する）ＦｅＲＡＭプロセスの温
度に適合すべきであるか、またはＦｅＲＡＭプロセスの
温度を下げて標準のメタライゼーション（Ａｌ約４５０
Ｃ、低誘電率材料約４００Ｃ）に適合すべきであるとい
うことである。この位置には、商品メモリの目的に対し
てはいくつか利点があるが、埋込み形メモリの用途に対
してはコストの欠点がある。The following description occurs between a front-end module (defined to end with the formation of a tungsten contact with the chemical symbol W) and a back-end process module (mostly metallization). It is based on the concept of creating a ferroelectric capacitor with a FeRAM process module. F
Other locations for the eRAM process module have been proposed.
For example, the first layer of metallization (Metal 1)
In the case where the FeRAM process module is arranged above the above, there is an advantage that a capacitor having a bit line structure can be formed and a larger capacitor can be formed. One drawback of this approach is that
Metal 1 (the first metal layer on the chip, this is the layer closest to the substrate) or the local interconnect should match the temperature of the FeRAM process (eg, for tungsten) or the temperature of the FeRAM process Lower the standard metallization (Al about 450
C, a low dielectric constant material of about 400C). While this location has several advantages for commodity memory purposes, it has cost disadvantages for embedded memory applications.

【００１４】ＦｅＲＡＭプロセスモジュールに対するも
う一つの可能な位置はバックエンドプロセスフローの端
の近くである。このアプローチの主要な利点は、ＦｅＲ
ＡＭモジュールの新しい汚染物質（Ｐｂ、Ｂｉ、Ｚｒ、
Ｉｒ、Ｒｕ、またはＰｔ）がより多くの生産工具に入ら
ないようにすることである。第一のＦｅＲＡＭ膜の堆積
後に使用される装置がＦｅＲＡＭデバイス構造の製造専
用とされ、したがって、共用されない場合に、この解は
最も実用的である。しかし、この解には、標準のメタラ
イゼーション構造（前に示唆した制限）に適合するＦｅ
ＲＡＭプロセス温度を必要とする欠点がある。更に、Ｆ
ｅＲＡＭコンデンサと下にあるトランジスタとの相互接
続、およびメタライゼーションの他の要求は最小のＦｅ
ＲＡＭセルサイズに適合しない。Another possible location for the FeRAM process module is near the end of the back-end process flow. The main advantage of this approach is that FeR
New contaminants (Pb, Bi, Zr,
Ir, Ru, or Pt) do not enter more production tools. This solution is most practical if the equipment used after the deposition of the first FeRAM film is dedicated to the manufacture of the FeRAM device structure and is therefore not shared. However, this solution includes Fe Fe that conforms to the standard metallization structure (the limitations suggested earlier).
It has the disadvantage of requiring a RAM process temperature. Further, F
The interconnection between the eRAM capacitor and the underlying transistor, and other requirements for metallization, are
Not compatible with RAM cell size.

【００１５】他の位置に対する必要条件には同じ心配が
多いが、いくつかの必要条件は異なっている。While the requirements for other locations are often of the same concern, some requirements are different.

【００１６】ＦｅＲＡＭプロセスモジュールは、コンデ
ンサの下コンタクトとしてタングステンコンタクトを使
用する標準の論理とアナログデバイスのフロントエンド
プロセスのフローに適合することが好ましい。ほとんど
の論理デバイスが必要とする（タングステンのプラグお
よびシリサイド化されたソース／ドレインとゲートを含
む）低抵抗構造のようなフロントエンド構造に影響を及
ぼさないようにＦｅＲＡＭの熱供給も充分に低くなけれ
ばならない。更に、トランジスタ、およびダイオードの
ような他のフロントエンドデバイスは汚染に敏感であ
る。ＦｅＲＡＭプロセスモジュールからの汚染は、（チ
ップ内の拡散のように）直接的なものであっても（共有
装置を介した交差汚染のように）間接的なものであって
も、トランジスタおよびダイオードが劣化しないように
対処するべきである。ＦｅＲＡＭデバイスおよびプロセ
スモジュールも標準のバックエンドプロセスフローに適
合すべきである。したがって、ＦｅＲＡＭプロセスモジ
ュールは、論理メタライゼーションの抵抗および金属と
トランジスタとの間の寄生キャパシタンスの劣化が最小
であるべきである。更に、ＦｅＲＡＭデバイスはバック
エンドプロセスフローによって劣化すべきでない。修正
するにしても最小限であるべきである。これは重大な課
題である。強誘電体コンデンサは水素の劣化に敏感であ
ることが示されており、ほとんどの論理バックエンドプ
ロセスフローは多くのプロセスで（たとえば、ＳｉＯ₂
とＳｉ₃Ｎ₄の形成、ＣＶＤタングステンの堆積、ＳｉＯ
₂ビアエッチング、およびガス熱処理形成において）水
素や重水素を利用するからである。The FeRAM process module preferably conforms to the standard logic and analog device front end process flow using a tungsten contact as the bottom contact for the capacitor. The heat supply of FeRAM must also be low enough so as not to affect front-end structures such as the low resistance structures required by most logic devices (including tungsten plugs and silicided source / drain and gate). Must. In addition, transistors and other front-end devices such as diodes are sensitive to contamination. Contamination from the FeRAM process module, whether direct (such as diffusion in a chip) or indirect (such as cross-contamination via a shared device), may result in transistors and diodes Action should be taken to prevent deterioration. FeRAM devices and process modules should also conform to standard back-end process flows. Therefore, the FeRAM process module should have minimal degradation of the resistance of the logic metallization and the parasitic capacitance between the metal and the transistor. Further, FeRAM devices should not degrade with back-end process flows. Modifications should be minimal. This is a significant challenge. Ferroelectric capacitors have been shown to be sensitive to hydrogen degradation, and most logic back-end process flows require many processes (eg, SiO _2).
And Si ₃ N ₄ formation, CVD tungsten deposition, SiO
_{This is because} hydrogen or deuterium is used (in ₂ via etching and gas heat treatment formation).

【００１７】ＦｅＲＡＭの商業的な成功によっても、埋
込み形メモリのコストを最小にする必要がある。合計の
メモリコストは主としてセルサイズ、周辺比サイズ、歩
留まりの影響、およびメモリに対応する付加プロセスコ
ストによって左右される。埋込み形ＤＲＡＭおよびフラ
ッシュのような標準の埋込み形メモリと比べてビット当
たりのコストの利点を得るためには、標準の埋込み形メ
モリのテクノロジーで得られるのと同様なＦｅＲＡＭセ
ルサイズをそなえることが望ましい。セルサイズを最小
にするためにこの特許で説明されている方法のいくつか
には、プロセスフローをリソグラフィのミスアライメン
トに敏感でなくすること、コンデンサをコンタクトの真
上に形成すること、コンデンサのスタックエッチングの
ために単一マスクを使用することが含まれる。この特許
で説明されている方法のいくつかでは、付加的なプロセ
スコストを削減するために、ＦｅＲＡＭプロセスモジュ
ールに対する二つの付加的なマスク、および必要とされ
るプロセスの複雑さを少なくするプレーナコンデンサを
必要とすることがある。[0017] The commercial success of FeRAM also requires the cost of embedded memory to be minimized. The total memory cost depends mainly on the cell size, the peripheral ratio size, the effect of yield, and the additional process costs associated with the memory. In order to gain the cost-per-bit advantage over standard embedded memory such as embedded DRAM and flash, it is desirable to have FeRAM cell sizes similar to those available with standard embedded memory technology . Some of the methods described in this patent to minimize cell size include making the process flow less sensitive to lithographic misalignment, forming capacitors directly above contacts, stacking capacitors Using a single mask for the etching is involved. In some of the methods described in this patent, two additional masks for the FeRAM process module and a planar capacitor that reduces the required process complexity are used to reduce additional process costs. May be needed.

【００１８】この特許はプレーナコンデンサを使用する
ことに集中するが、ポストまたはカップ構造を使用する
三次元コンデンサは、同じ概念とプロセスの多くを使用
して製造することができる。より簡単なプロセスを使用
し、製造費が少ないので、プレーナ構造について説明す
る。最小電荷蓄積の配慮で必要とされるプレーナコンデ
ンサの面積がセルサイズを制限するときは、三次元コン
デンサが好ましい。この状況では、三次元構成に対応す
るコンデンサ面積の増強により、プレーナセルサイズを
より小さくすることができる。ＤＲＡＭデバイスは、セ
ル面積を小さくするために長年の間、このアプローチを
使用してきた。Although this patent focuses on using planar capacitors, three-dimensional capacitors using a post or cup structure can be manufactured using many of the same concepts and processes. Since a simpler process is used and the manufacturing cost is low, a planar structure will be described. When the area of the planar capacitor required in consideration of the minimum charge accumulation limits the cell size, a three-dimensional capacitor is preferable. In this situation, the planar cell size can be further reduced by increasing the capacitor area corresponding to the three-dimensional configuration. DRAM devices have used this approach for many years to reduce cell area.

【００１９】[0019]

【課題を解決するための手段】本発明の一実施例はコン
デンサ構造であって、側面と上表面とをそなえた下電極
と、上表面と側面とをそなえ、前記下電極の前記上表面
の上に配置されたコンデンサ誘電体であって、水素によ
り劣化する電気的特性をそなえるコンデンサ誘電体と、
上表面と側面とをそなえ、前記コンデンサ誘電体の上に
配置された上電極と、前記コンデンサ誘電体の前記側面
の上に配置された窒化シリコン層と、前記コンデンサ誘
電体の前記側面と前記窒化シリコン層との間に配置され
た酸化アルミニウム層とを具備するコンデンサ構造であ
る。好ましくは、前記コンデンサ誘電体はＰＺＴを含
み、前記上電極はイリジウム、酸化イリジウム、または
それらのスタックの任意の組合わせを含み、前記下電極
はイリジウム、酸化イリジウム、またはそれらのスタッ
クの任意の組合わせを含む。前記酸化アルミニウム層は
前記下電極の前記側面と、前記上電極の前記側面と、前
記コンデンサ誘電体の前記側面の上に配置してもよく、
あるいは前記酸化アルミニウム層は前記下電極の前記側
面と、前記上電極の前記側面と、前記コンデンサ誘電体
の前記側面と接触して配置してもよい。更に、前記酸化
アルミニウム層は前記上電極の前記上表面の上に配置し
てもよい。好ましくは、コンデンサは更に前記酸化アル
ミニウム層と前記窒化シリコン層との間に配置された第
一の層をも含み、前記第一の層はＢＯ_x、ＡｌＮ、Ｂ
Ｎ、またはそれらのスタックの任意の組合わせを含む。One embodiment of the present invention is a capacitor structure having a lower electrode having a side surface and an upper surface, a lower electrode having an upper surface and a side surface, and a lower electrode having an upper surface. A capacitor dielectric disposed thereon, the capacitor dielectric having electrical characteristics deteriorated by hydrogen,
An upper electrode having an upper surface and a side surface, the upper electrode being disposed on the capacitor dielectric, a silicon nitride layer being disposed on the side surface of the capacitor dielectric; And an aluminum oxide layer disposed between the silicon layer. Preferably, said capacitor dielectric comprises PZT, said upper electrode comprises iridium, iridium oxide, or any combination of stacks thereof, and said lower electrode comprises iridium, iridium oxide, or any combination of stacks thereof. Including alignment. The aluminum oxide layer may be disposed on the side surface of the lower electrode, the side surface of the upper electrode, and the side surface of the capacitor dielectric,
Alternatively, the aluminum oxide layer may be disposed in contact with the side surface of the lower electrode, the side surface of the upper electrode, and the side surface of the capacitor dielectric. Further, the aluminum oxide layer may be disposed on the upper surface of the upper electrode. Preferably, the capacitor further includes a first layer disposed between the aluminum oxide layer and the silicon nitride layer, wherein the first layer is composed of BO _x , AlN, B
N, or any combination of those stacks.

【００２０】同じまたは同等の部分を表すために図を通
じて類似の参照番号が使用される。図は一定の割合で描
かれていない。図は本発明の方法の影響を示すためのも
のに過ぎない。Similar reference numbers are used throughout the figures to represent the same or equivalent parts. The figures are not drawn to scale. The figures are only to show the effect of the method of the invention.

【００２１】[0021]

【発明の実施の形態】本発明の以下の説明は、チップ上
のディジタル信号プロセッサ、マイクロプロセッサ、ス
マートカード、マイクロコンピュータ、マイクロコント
ローラ、またはシステムに見出すことができる論理デバ
イスおよび他のデバイスとともにＦｅＲＡＭデバイスを
集積することを中心としているが、本発明を使用してス
タンドアロンＦｅＲＡＭデバイス、または他の多くのデ
バイス型をそなえる半導体チップに集積されたＦｅＲＡ
Ｍデバイスを製造することができる。特に、標準の半導
体メモリと比較して改善された本発明のＦｅＲＡＭデバ
イスの性能によりＦｅＲＡＭは、低電力と高デバイス集
積度を必要とする任意の手で持つ装置のメモリとなる。
ここに示した図と、図に付随する説明は説明の目的で与
えられたものに過ぎない。本説明に基づいて通常程度の
当業者は、図と以下の説明に示されたデバイスと構造を
製造するための他の構成および方法を理解されるはずで
ある。たとえば、浅いトレンチアイソレーション構造
（ＳＴＩ：ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａ
ｔｉｏｎ ｓｔｒｕｃｔｕｒｅｓ）が示されているが、
（ＬＯＣＯＳ領域としても知られている）フィールド酸
化領域またはインプランテーションされた領域のような
任意の従来のアイソレーション構造を使用してもよい。
更に、構造１０２は好ましくはｎ型またはｐ型にドーピ
ングされた単結晶シリコン基板であるが、構造１０２
（図１）は単結晶シリコン基板の上にエピタキシャルシ
リコン層を製造することにより形成してもよい。DETAILED DESCRIPTION OF THE INVENTION The following description of the present invention is directed to a digital signal processor, microprocessor, smart card, microcomputer, microcontroller or on-chip FeRAM device along with logic and other devices found in the system. , But using the present invention to integrate FeRA in a stand-alone FeRAM device, or in a semiconductor chip with many other device types.
M devices can be manufactured. In particular, the improved performance of the FeRAM device of the present invention compared to standard semiconductor memory makes FeRAM a memory for any hand-held device that requires low power and high device integration.
The figures shown and the description accompanying the figures are provided for illustrative purposes only. Those of ordinary skill in the art based on this description will understand other configurations and methods for fabricating the devices and structures shown in the figures and description below. For example, a shallow trench isolation structure (STI: shallow trench isola)
tension structures) are shown,
Any conventional isolation structure may be used, such as a field oxide region (also known as a LOCOS region) or an implanted region.
Further, the structure 102 is preferably a single crystal silicon substrate doped with n-type or p-type,
(FIG. 1) may be formed by manufacturing an epitaxial silicon layer on a single crystal silicon substrate.

【００２２】図１には二つのデバイスが示されている。
デバイス１０３は本発明のＦｅＲＡＭセルの部分的に製
造されたバージョンを表す。デバイス１０５は、任意の
高電圧トランジスタ、低電圧トランジスタ、高速論理ト
ランジスタ、Ｉ／Ｏトランジスタ、アナログトランジス
タ、もしくはディジタル信号プロセッサ、マイクロプロ
セッサ、マイクロコンピュータ、マイクロコントロー
ラ、または任意の他の半導体装置に含まれ得る任意の他
のデバイスを表す。デバイス１０３で与えられる特定の
セル構造を除いて、デバイス１０３で利用される構造は
（デバイス１０５がそうであり得る、異なるデバイス型
によるトランジスタの生じ得る変動を除けば）デバイス
１０５のデバイス構造と同じであるべきである。FIG. 1 shows two devices.
Device 103 represents a partially manufactured version of the FeRAM cell of the present invention. Device 105 is included in any high voltage transistor, low voltage transistor, high speed logic transistor, I / O transistor, analog transistor, or digital signal processor, microprocessor, microcomputer, microcontroller, or any other semiconductor device. Represent any other device you get. Except for the particular cell structure provided in device 103, the structure utilized in device 103 is the same as the device structure of device 105 (except for possible variations in transistors due to different device types, which may be device 105). Should be.

【００２３】基本的にはゲート構造１０６は、（好まし
くは、二酸化シリコン、酸化窒化物、窒化シリコン、Ｂ
ＳＴ、ＰＺＴ、けい酸塩、任意の他の高ｋ材料、または
それらの任意の組合わせまたはスタックで構成された）
ゲート誘電体、（好ましくは、上部にけい酸塩が形成さ
れたｐ型またはｎ型にドーピングされた多結晶シリコ
ン、またはチタン、タングステン、ＴｉＮ、タンタル、
ＴａＮのような金属で構成された）ゲート電極、および
（好ましくは、酸化物、窒化物、酸化窒化物、またはそ
れらの組合わせまたはスタックで構成された）側壁絶縁
体を含む。一般に、包括的な用語である酸化物、窒化
物、および酸化窒化物は酸化シリコン、窒化シリコン、
および酸化窒化シリコンを指す。「酸化物」という用語
は一般に、ホウ素、リンの一方または両方がドーピング
された酸化シリコンのような、ドーピングされた酸化物
を含んでよい。ソース／ドレイン領域１０８は好ましく
は、従来のドーパントおよび処理条件を使用してインプ
ランテーションされる。軽度にドーピングされたドレイ
ン延長部とポケットインプラントを利用してもよい。更
に、ソース／ドレイン領域１０８は（好ましくは、チタ
ン、コバルト、ニッケル、タングステン、または他の従
来のシリサイド材料で）シリサイド化してもよい。Basically, the gate structure 106 comprises (preferably, silicon dioxide, oxynitride, silicon nitride, B
ST, PZT, silicate, any other high-k material, or any combination or stack thereof)
A gate dielectric (preferably p-type or n-type doped polycrystalline silicon with silicate formed on top, or titanium, tungsten, TiN, tantalum,
A gate electrode (made of metal such as TaN) and a sidewall insulator (preferably made of oxide, nitride, oxynitride, or a combination or stack thereof). In general, the generic terms oxide, nitride, and oxynitride refer to silicon oxide, silicon nitride,
And silicon oxynitride. The term "oxide" may generally include a doped oxide, such as silicon oxide doped with one or both of boron and phosphorus. Source / drain regions 108 are preferably implanted using conventional dopants and processing conditions. Lightly doped drain extensions and pocket implants may be utilized. Further, source / drain region 108 may be silicided (preferably with titanium, cobalt, nickel, tungsten, or other conventional silicide materials).

【００２４】誘電体層１１２が基板全体の上に形成され
る。そして形成すべき基板およびゲート構造に対するコ
ンタクトのための開口が形成されるように、誘電体層１
１２に対してパターン形成およびエッチングが行われる
（図２のステップ２０２）。これらの開口は一つ以上の
導電性の材料、たとえば（好ましくは、タングステン、
モリブデン、チタン、窒化チタン、窒化タンタル、のよ
うな金属、Ｔｉ、Ｎｉ、またはＣｏのような金属シリサ
イド、銅またはドーピングされたポリシリコンで構成さ
れた）プラグ１１４で充たされる。ライナ／障壁層をプ
ラグ１１４と誘電体１１２との間に形成してもよい。ラ
イナ／障壁層１１６が図１に示されており、好ましく
は、Ｔｉ、ＴｉＮ、ＴａＳｉＮ、Ｔａ、ＴａＮ、ＴｉＳ
ｉＮ、それらのスタック、または任意の他の従来のライ
ナ／障壁材料で構成される。好ましくは、コンタクトが
ソース／ドレイン領域のシリサイド化された領域および
ゲート構造の上に乗るように形成される。A dielectric layer 112 is formed over the entire substrate. Then, the dielectric layer 1 is formed so that an opening for contact with the substrate to be formed and the gate structure is formed.
Pattern formation and etching are performed on Step 12 (Step 202 in FIG. 2). These openings may include one or more conductive materials, such as (preferably, tungsten,
Plug 114 (comprising metal such as molybdenum, titanium, titanium nitride, tantalum nitride, metal silicide such as Ti, Ni, or Co, copper or doped polysilicon). A liner / barrier layer may be formed between plug 114 and dielectric 112. A liner / barrier layer 116 is shown in FIG. 1 and is preferably Ti, TiN, TaSiN, Ta, TaN, TiS.
iN, their stack, or any other conventional liner / barrier material. Preferably, a contact is formed overlying the silicided region of the source / drain region and the gate structure.

【００２５】誘電体層１１２は好ましくは、（ホウ素ま
たはリンのような好ましいドーパントでドーピングされ
た、またはドーピングされない）ＳｉＯ₂で構成され、
多分、ゲートに隣接した窒化シリコンを含む水素または
重水素の層をそなえる。拡散障壁の堆積後、化学的機械
的研磨のようなプロセスを使用して上にある層のリソグ
ラフィを改善するために障壁を平坦にする可能性が高
い。更に、プラナリゼーションプロセスの後に堆積され
るＡｌＯ_x、ＡｌＮ、Ｓｉ₃Ｎ₄、ＴｉＯ₂、ＺｒＯ ₂、ま
たはＴａＯ_xのような、層１１２の上表面近くに付加さ
れた拡散障壁／エッチストップが含まれるかも知れな
い。この拡散障壁が特に有用であるのは、ダマスカスプ
ロセスを使用してコンタクトに対するビアまたはメタラ
イゼーションを作成する場合である。プラグ１１４の形
成には、この選択的な障壁／エッチストップを介したエ
ッチングが必要となる。The dielectric layer 112 is preferably (boron or
Or doped with a preferred dopant such as phosphorus
(Or undoped) SiO_TwoConsists of
Maybe hydrogen containing silicon nitride next to the gate or
It has a layer of deuterium. After deposition of diffusion barrier, chemical
Overlying layers using a process such as mechanical polishing
More likely to flatten barriers to improve luffy
No. In addition, deposited after the planarization process
AlO_x, AlN, Si_ThreeN_Four, TiO_Two, ZrO _TwoMa
Or TaO_xNear the top surface of layer 112, such as
May include additional diffusion barriers / etch stops
No. This diffusion barrier is particularly useful for damascus cusps.
Via or metallization for contacts using process
This is the case when creating an expression. Plug 114 shape
In order to achieve this, the selective barrier / etch stop
Pitching is required.

【００２６】コンタクトの上に位置する金属構造の形成
はバックエンドプロセスの一部と考えられる。特定のＦ
ｅＲＡＭプロセスモジュールを除けば、バックエンドプ
ロセスは半導体産業で標準のバックエンドプロセスであ
るべきである。したがって、メタライゼーションはＡｌ
またはＣｕをベースとしたものである。ダマスカスアプ
ローチでＣｕが好ましくは使用されている間、Ａｌが好
ましくはエッチングされる。しかし、ダマスカスアプロ
ーチで形成されるＣｕとＡｌをエッチングすることも可
能である。アルミニウムのメタライゼーションは好まし
くはＣＶＤタングステンプラグまたはＡｌプラグをそな
えており、エレクトロマイグレーション抵抗を改善する
ためにＡｌは好ましくはＣｕドーピングされる。Ａｌに
対する金属拡散障壁は好ましくはＴｉＮ、ＴＩの一方ま
たは両方を含む。銅のメタライゼーションは好ましく
は、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、窒化タンタルと
ＴａＳｉＮ拡散障壁の一方または両方をそなえたＣｕま
たはＷプラグをそなえる。各レベル間誘電体（ＩＬＤ：
ｉｎｔｅｒｌｅｖｅｌ ｄｉｅｌｅｃｔｒｉｃ）層１１
２（層１１２、１３４および１６０）の間に薄い誘電体
層（図示しない）を形成してもよい。形成される場合に
は、この薄い層は好ましくは窒化シリコン、炭化シリコ
ン、ＳｉＣＮＯ、または酸化シリコン（好ましくは高密
度プラズマ酸化物）で構成される。更に、レベル間誘電
体層１１２、１３４および１６０は好ましくは、酸化
物、ＦＳＧ、ＰＳＧ、ＢＰＳＧ、ＰＥＴＥＯＳ、ＨＤＰ
酸化物、窒化シリコン、酸化窒化シリコン、炭化シリコ
ン、炭化酸化窒化シリコン、低誘電率材料（好ましく
は、ＳｉＬＫ、ポーラスＳｉＬＫ、テフロン（登録商
標）、低Ｋポリマー（多分ポーラス）、エーロゲル、キ
セロゲル、黒ダイヤ、ＨＳＱ、または任意の他のポーラ
スガラス材料）、またはそれらの組合わせまたはスタッ
クで構成される。インタコネクトおよび金属ラインは好
ましくは、同じ材料で構成される。好ましくは、プラグ
１３６と１５０、および導体１４４と１６４は金属材料
（好ましくは、銅、アルミニウム、チタン、ＴｉＮ、タ
ングステン、窒化タングステン、またはそれらの組合わ
せまたはスタック）で構成される。障壁／ライナはプラ
グとレベル間誘電体層との間に形成してもよい。形成さ
れる場合には、（層１３８と１４８ならびにライナ１４
２、１４６、１６２、および１６６として示されてい
る）障壁／ライナ層は好ましくは、Ｔｉ、ＴｉＮ、窒化
タングステン、Ｔａ、窒化タンタル、任意の従来の障壁
／ライナ層、またはそれらの任意の組合わせまたはスタ
ックで構成される。層間誘電体とプラグ材料はＦｅＲＡ
Ｍ熱バジェットに適合するべきである。既存のテクノロ
ジー（すなわち、ＷプラグおよびＳｉＯ ₂ＩＬＤを組込
むテクノロジー）では、ＦｅＲＡＭ熱バジェットは約６
００または６５０Ｃより小さくなるべきである。低誘電
率（低Ｋ）層を含むようにＩＬＤが修正された場合に
は、ＦｅＲＡＭ熱バジェットは更に減らす必要がある。
したがって、好適な層間誘電体１１２は６００Ｃを超え
る熱バジェットに耐えることができる材料、たとえば、
（ドーピングされるか、ドーピングされないの一方また
は両方の）酸化シリコン、窒化シリコン、酸化窒化シリ
コン等である。Formation of Metal Structure Overlying Contact
Is considered part of the backend process. Specific F
Except for the eRAM process module, the backend
Process is a standard back-end process in the semiconductor industry.
Should be. Therefore, the metallization is Al
Or it is based on Cu. Damascus Ap
While Cu is preferably used in the roach, Al is preferred.
Preferably, it is etched. But Damascus Appro
Can etch Cu and Al
Noh. Aluminum metallization is preferred
Or CVD tungsten plug or Al plug
To improve electromigration resistance
For this, Al is preferably Cu-doped. Al
The metal diffusion barrier is preferably one of TiN and TI.
Or both. Copper metallization is preferred
Represents Ti, TiN, TiSiN, Ta, tantalum nitride and
Cu with one or both TaSiN diffusion barriers
Or W plug. Interlevel dielectric (ILD:
interlevel dielectric) layer 11
2 (layers 112, 134 and 160) with a thin dielectric
A layer (not shown) may be formed. If formed
This thin layer is preferably silicon nitride, silicon carbide
Silicon, SiCNO, or silicon oxide (preferably high density
Plasma oxide). In addition, interlevel dielectric
Body layers 112, 134 and 160 are preferably oxidized.
Object, FSG, PSG, BPSG, PETEOS, HDP
Oxide, silicon nitride, silicon oxynitride, silicon carbide
, Silicon oxynitride, low dielectric constant materials (preferably
Are SiLK, porous SiLK, Teflon (registered trademark)
Mark), low-K polymer (possibly porous), airgel,
Cellogel, black diamond, HSQ or any other polar
Glass material), or a combination or stack
It is composed of Interconnect and metal lines are good
More preferably, they are made of the same material. Preferably a plug
136 and 150, and conductors 144 and 164 are metallic materials
(Preferably, copper, aluminum, titanium, TiN,
Tungsten, tungsten nitride, or a combination thereof.
Or stack). Barrier / Liner is plastic
Between the dielectric layer and the interlevel dielectric layer. Formed
(If layers 138 and 148 and liner 14
2, 146, 162, and 166
The barrier / liner layer is preferably Ti, TiN, nitrided
Tungsten, Ta, tantalum nitride, any conventional barrier
/ Liner layer, or any combination or star
It consists of a lock. Interlayer dielectric and plug material are FeRA
M should match the heat budget. Existing techno
G (ie, W plug and SiO _TwoIncorporate ILD
Technology), the FeRAM thermal budget is about 6
Should be less than 00 or 650C. Low dielectric
If the ILD is modified to include a low-K layer
Therefore, the FeRAM thermal budget needs to be further reduced.
Therefore, a preferred interlayer dielectric 112 is over 600C.
Materials that can withstand the heat budget
(Either doped or undoped
Are both) silicon oxide, silicon nitride, silicon oxynitride
Con.

【００２７】ＦｅＲＡＭセル（ＦｅＲＡＭプロセスモジ
ュール）を収容するようにレベル１２７が付加される。
このＦｅＲＡＭプロセスモジュールにより、強誘電体ま
たは高誘電率のコンデンサの作成を容易に付加すること
ができ、新しいプロセスモジュールに対する熱バジェッ
トは最大になるが、バックエンドプロセスの熱バジェッ
トには影響を及ぼさない。特に、このレベルにより、高
密度メモリに適合するビットライン構成の下にコンデン
サのあるＦｅＲＡＭデバイスが可能となる。しかし、平
坦さが必要でなければ、領域１０５に層１２７を形成し
ないでＦｅＲＡＭデバイスを形成することが可能であ
る。したがって、ＦｅＲＡＭ部分１０３は層１２７の高
さだけ領域１０５より高くなる。A level 127 is added to accommodate a FeRAM cell (FeRAM process module).
With this FeRAM process module, the creation of ferroelectric or high-k capacitors can be easily added, maximizing the thermal budget for the new process module but not affecting the thermal budget of the back-end process . In particular, this level allows FeRAM devices with capacitors under a bit line configuration compatible with high density memory. However, if flatness is not required, it is possible to form a FeRAM device without forming layer 127 in region 105. Therefore, the FeRAM portion 103 is higher than the region 105 by the height of the layer 127.

【００２８】ＦｅＲＡＭコンデンサ１２５は数個の層で
構成される。コンデンサ誘電体の後続の処理の間、プラ
グ１１４を保護する必要があるか否かに基づいて、導電
性の障壁層１２２を形成してもよいし、形成しなくても
よい。形成された場合、導電性の障壁層１２２は好まし
くは、ＴｉＡｌＮ、もしくはＴａＳｉＮ、ＴｉＳｉＮ、
ＴｉＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＨｆＡｌＮ、Ｃｒ
Ｎ、ＴａＡｌＮ、ＣｒＡｌＮ、または任意の他の導電性
の材料を含む他の可能な障壁（その中のいくつかはＴｉ
Ｎと比べて酸化速度が遅い）で構成される。この層の厚
さは好ましくは、（０．１８μｍのビアに対して）６０
ｎｍのオーダである。将来、ビアのサイズをスケーリン
グすることにより、障壁の厚さもスケーリングすること
ができる。これらの障壁層に対する好適堆積手法はＡｒ
＋Ｎ₂またはＡｒ＋ＮＨ₃を使用する反応性スパッタ堆積
である。Ａｒはコストおよび性能に基づくスパッタ堆積
または物理的エッチングのために使用される標準不活性
ガスであることに注意すべきである。本明細書に説明さ
れているプロセスを通じてこれらの用途に対してＡｒの
代わりに他の不活性ガスを使用することが可能である。
使用されるかも知れない他の堆積手法には、化学蒸着
（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓ
ｉｔｉｏｎ）またはプラズマエンハンスとＣＶＤ（ＰＥ
ＣＶＤ）を含む。有機金属プレカーソルを使用するとき
には特に、窒化物のＣＶＤにより実際には炭化酸化窒化
物が得られ、これも多くの場合受け入れることができ
る。好適なＷコンタクトの場合、二相拡散障壁を堆積す
ることが好ましい。まず、ＰＶＤのＴｉＡｌＮ（３０ｎ
ｍが好ましい）に続いてＣＶＤのＴｉＮ（４０ｎｍが好
ましい）が堆積される。更に好適なのはＴｉＡｌＮ（約
６０ｎｍ）のＣＶＤまたはＰＥＣＶＤの堆積となる。Ｔ
ｉＡｌＮの中のアルミニウムの好適な比率は約３０−６
０％のＡｌであり、酸化抵抗を改善するためには４０−
５０％がより好適である。より良い拡散障壁（たとえ
ば、本発明の実施例の拡散障壁）により一般に、酸素に
安定な下電極材料をより薄くするか、またはより高いプ
ロセス温度を使用することができる。The FeRAM capacitor 125 is composed of several layers. During subsequent processing of the capacitor dielectric, a conductive barrier layer 122 may or may not be formed based on whether the plug 114 needs to be protected. When formed, the conductive barrier layer 122 is preferably TiAlN, or TaSiN, TiSiN,
TiN, TaN, HfN, ZrN, HfAlN, Cr
Other possible barriers including N, TaAlN, CrAlN, or any other conductive material (some of which are Ti
N has a lower oxidation rate than N). The thickness of this layer is preferably 60 (for a 0.18 μm via).
on the order of nm. In the future, by scaling the via size, the barrier thickness can also be scaled. The preferred deposition technique for these barrier layers is Ar
It is a reactive sputter deposition using + N ₂ or Ar + NH _3. It should be noted that Ar is a standard inert gas used for sputter deposition or physical etching based on cost and performance. It is possible to use other inert gases instead of Ar for these applications through the process described herein.
Other deposition techniques that may be used include chemical vapor deposition (CVD).
ion) or plasma enhance and CVD (PE
CVD). Especially when using organometallic precursors, CVD of nitrides actually results in carbon oxynitride, which is also often acceptable. For preferred W contacts, it is preferable to deposit a two-phase diffusion barrier. First, TiAlN (30n) of PVD
m is preferred) followed by CVD TiN (preferably 40 nm) is deposited. Even more preferred is CVD or PECVD deposition of TiAlN (about 60 nm). T
The preferred ratio of aluminum in iAlN is about 30-6
0% Al, and 40-
50% is more preferred. Better diffusion barriers (eg, diffusion barriers of embodiments of the present invention) generally allow thinner oxygen stable lower electrode materials or use higher process temperatures.

【００２９】コンデンサ１２５の下電極１２４は、下に
あるコンタクト構造と電気的接続をするように障壁層１
２２または層１１２の真上に形成される（ステップ２０
６）。好ましくは、下電極は厚さが約２５−１００ｎｍ
であり、酸素の中で安定であり、イリジウム、酸化イリ
ジウム、Ｐｔ、Ｐｄ、ＰｄＯ_x、Ａｕ、Ｒｕ、ＲｕＯ_x、
Ｒｈ、ＲｈＯ_x、ＬａＳｒＣｏＯ₃、（Ｂａ，Ｓｒ）Ｒｕ
Ｏ₃、ＬａＮｉＯ₃、またはそれらの任意のスタックまた
は組合わせのような貴金属または導電性の酸化物で構成
される。貴金属を使用する電極の場合、コストと集積の
容易さの見地から、できる限り薄い層を使用することは
有益である。ＰＺＴコンデンサ誘電体に対する好適な下
電極は、５０ｎｍのＩｒ、または好ましくは、３０ｎｍ
のＩｒＯ _xとＩｒ（Ａｒ）に対するスパッタ堆積、Ｉｒ
Ｏｘに対する反応性スパッタ堆積の一方または両方によ
って堆積される２０ｎｍのＩｒとで構成されるスタック
である。より低い強誘電体の堆積温度によって、好適で
ある更に薄い電極が可能となるかも知れない。これらの
層に対する好適な堆積手法はスパッタまたは反応性スパ
ッタ堆積または化学蒸着である。下電極のストレスを制
御するために、ポスト下電極熱処理は好ましくは、スト
レス緩和と、下電極のマイクロ構造／安定性の改善の、
一方または両方のために行われる。代表的な熱処理条件
は酸素または不活性ガス混合物内の４００−６００Ｃで
２−１０分間である。この熱処理は下電極の形成後の任
意の時点に行ってもよいが、好ましくは、ＩＬＤ１６０
の形成の前に行う。The lower electrode 124 of the capacitor 125
The barrier layer 1 is used to make an electrical connection with a certain contact structure.
22 or directly over layer 112 (step 20).
6). Preferably, the lower electrode has a thickness of about 25-100 nm.
Is stable in oxygen, iridium, iridium oxide
Didium, Pt, Pd, PdO_x, Au, Ru, RuO_x,
Rh, RhO_x, LaSrCoO_Three, (Ba, Sr) Ru
O_Three, LaNiO_ThreeOr any of those stacks or
Consists of precious metals or conductive oxides like combinations
Is done. For precious metal electrodes, cost and integration
From the point of view of ease, using the thinnest layer possible
It is informative. Preferred bottom for PZT capacitor dielectric
The electrodes are 50 nm Ir, or preferably 30 nm
IrO _xAnd Ir (Ar) sputter deposition, Ir
By reactive sputter deposition for Ox or both
Stack consisting of 20 nm Ir deposited by
It is. Due to the lower ferroelectric deposition temperature,
Certain thinner electrodes may be possible. these
The preferred deposition technique for the layer is sputter or reactive spa
Utter deposition or chemical vapor deposition. Controls lower electrode stress
In order to control the post bottom electrode heat treatment,
Of relaxation and improvement of microstructure / stability of lower electrode
Done for one or both. Typical heat treatment conditions
Is at 400-600C in an oxygen or inert gas mixture
2-10 minutes. This heat treatment is performed after the lower electrode is formed.
Although it may be performed at any time, preferably, the ILD 160
Before the formation of

【００３０】コンデンサ誘電体は下電極の上に形成され
る（ステップ２０８）。好ましくは、コンデンサ誘電体
１２６は厚さが１５０ｎｍより小さく（より好ましく
は、厚さが１００ｎｍより小さく、最も好ましくは、厚
さが５０ｎｍより小さく）、強誘電体材料、たとえば、
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃（ＰＺＴ−ジルコニウム酸チタ
ン酸鉛）、ドナー（Ｎｂ，Ｌａ，Ｔａ）とアクセプタ
（Ｍｎ，Ｃｏ，Ｆｅ，Ｎｉ，Ａｌ）の一方または両方を
ドーピングしたＰＺＴ、ＳｒＴｉＯ₃、ＢａＴｉＯ₃また
はＣａＴｉＯ₃をドーピングし、それと合金されたＰＺ
Ｔ、タンタル酸ストロンチウム・ビスマス（ＳＢＴ）と
タンタル酸ニオブ酸ストロンチウム・ビスマス（ＳＢＮ
Ｔ）のような他の層状ペロブスカイト（ｐｅｒｏｖｓｋ
ｉｔｅｓ）、チタン酸ビスマス、ＢａＴｉＯ₃、ＰｂＴ
ｉＯ₃、またはＢｉ₂ＴｉＯ₃で構成される。ＰＺＴはコ
ンデンサ誘電体に対する最も好ましい選択である。ＰＺ
Ｔは前記材料の最高の分極と最低の処理温度をそなえて
いるからである。更に、良好な強誘電体のスイッチング
特性（大きなスイッチングされた分極と比較的長方形に
見えるヒステリシスループ）を得るために、好適なＺｒ
／Ｔｉの組成はそれぞれ約２０／８０である。その代わ
りに、コンデンサ特性の一様さを最大にするために、約
６５／３５のＺｒ／Ｔｉの組成が好適であることもあ
る。すべての状況で、約０．０５から１％のドナードー
パントでドナードーピングされたＰＺＴとすることが好
適である。ドナードーパントは、点欠陥の集中の制御を
助けることによりＰＺＴの信頼度を改善する。これらの
誘電体に対する好適な堆積手法は金属有機化学蒸着（Ｍ
ＯＣＶＤ：ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃ
ａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）である。Ｍ
ＯＣＶＤは特に薄膜（すなわち、厚さが１００ｎｍより
小さい膜）の場合に好適である。薄いＰＺＴは、集積を
より簡単にする（エッチングすべき材料を少なくす
る）、より安価にする（堆積すべき材料を少なく、した
がって、プレカーソルを少なくする）上で極めて有利で
あり、より低い電圧の動作（−ほぼ同じ抗電界に対す
る、より低い抗電圧）を可能とする。コンデンサ誘電体
は結晶／多結晶状態で堆積することができるか、または
低温で非晶質フェーズで堆積した後、堆積後熱処理を使
用して晶化させられる。これは通常、Ｂｉ強誘電体膜に
対して行われる。堆積後晶化熱処理は堆積直後に、もし
くは電極堆積またはコンデンサエッチング後熱処理のよ
うな後のプロセスステップ後に行うことができる。好適
なＭＯＣＶＤのＰＺＴアプローチにより、好ましくは、
４５０−６００Ｃの間（より好ましくは、５００と５５
０Ｃの間）の温度で堆積された多結晶膜が得られる。[0030] A capacitor dielectric is formed over the lower electrode (step 208). Preferably, the capacitor dielectric 126 is less than 150 nm in thickness (more preferably, less than 100 nm in thickness, and most preferably, less than 50 nm in thickness) and a ferroelectric material, for example,
Pb (Zr, Ti) O ₃ (PZT-lead zirconate titanate), PZT, SrTiO ₃ doped with one or both of a donor (Nb, La, Ta) and an acceptor (Mn, Co, Fe, Ni, Al) , BaTiO ₃ or CaTiO ₃ doped and alloyed with PZ
T, strontium bismuth tantalate (SBT) and strontium bismuth tantalate (SBN)
T) other layered perovskites (perovsk)
items), bismuth titanate, BaTiO ₃ , PbT
It is composed of iO ₃ or Bi ₂ TiO ₃ . PZT is the most preferred choice for capacitor dielectric. PZ
This is because T has the highest polarization of the material and the lowest processing temperature. Furthermore, to obtain good ferroelectric switching characteristics (large switched polarization and a hysteresis loop that looks relatively rectangular), a suitable Zr
The composition of / Ti is about 20/80, respectively. Alternatively, a Zr / Ti composition of about 65/35 may be preferred to maximize the uniformity of the capacitor characteristics. In all situations, PZT that is donor-doped with about 0.05 to 1% donor dopant is preferred. Donor dopants improve the reliability of PZT by helping to control the concentration of point defects. The preferred deposition technique for these dielectrics is metal organic chemical vapor deposition (M
OCVD: metal organic chemical
al vapor deposition). M
OCVD is particularly suitable for thin films (ie, films having a thickness of less than 100 nm). Thin PZT is very advantageous in making integration easier (less material to be etched), cheaper (less material to be deposited, and thus less precursor), and lower voltage (-Lower coercive voltage for almost the same coercive electric field). The capacitor dielectric can be deposited in a crystalline / polycrystalline state, or deposited in an amorphous phase at a low temperature and then crystallized using a post-deposition heat treatment. This is usually done for Bi ferroelectric films. The post-deposition crystallization heat treatment can be performed immediately after deposition, or after a subsequent process step such as electrode deposition or post-etch capacitor heat treatment. With the preferred MOCVD PZT approach, preferably
Between 450-600C (more preferably between 500 and 55C)
A polycrystalline film deposited at a temperature of (between 0C) is obtained.

【００３１】コンデンサ誘電体１２６の上に上電極が形
成される（ステップ２１０）。本発明のこの実施例で
は、上電極は層１２８および１３０として示されてい
る。しかし、上電極は１層だけで構成することもでき
る。好ましくは、層１２８は（好ましくは、厚さが１０
０ｎｍより小さい−より好ましくは、厚さが５０ｎｍよ
り小さい）酸化イリジウムで構成され、層１３０は（好
ましくは、厚さが１００ｎｍより小さい−より好ましく
は、厚さが５０ｎｍより小さい）イリジウムで構成され
る。特に、多数の反対の状態の書込み／読出し動作によ
る劣化（疲労）を最小にするように、Ｐｂをベースとす
る強誘電体は純粋な貴金属ではなくて、ＩｒＯ _x、Ｒｕ
Ｏ_x、ＲｈＯ_x、ＰｄＯ_x、ＰｔＯ_x、ＡｇＯ_x、（Ｂａ，
Ｓｒ）ＲｕＯ₃、ＬａＳｒＣｏＯ₃、ＬａＮｉＯ₃、ＹＢ
ａ₂Ｃｕ₃Ｏ_7-xのような導電性酸化物の上電極をそなえ
ることが有益である。ＳＢＴのようなＢｉを含む強誘電
体の多くはＰｔ、Ｐｄ、Ａｕ、Ａｇ、Ｉｒ、Ｒｈ、およ
びＲｕのような貴金属電極を使用することもでき、なお
良好な疲労特性を保持することができる。上電極が酸化
物である場合には、上電極コンタクトと酸化物との間に
低い接触抵抗を維持するために上電極の上に貴金属層を
そなえることが有益である。たとえば、ＩｒＯ_xと接触
しているＴｉＮ層は後続の熱プロセスの間、絶縁してい
るＴｉＯ₂を形成することが可能である。Ｐｔ、Ｒｕ、
Ｐｄ、またはＩｒのような高価な貴金属を使用する任意
の電極の場合、コストと集積の見地から、できる限り薄
い層を使用することが有利である。ＰＺＴ電極の場合、
好適な上電極スタックは、ＰＺＴコンデンサ誘電体の上
にＡｒ＋Ｏ₂内の反応性ＰＶＤによって堆積された約２
０ｎｍのＩｒＯ_xの上にＡｒ内のＰＶＤによって堆積さ
れた約１０ｎｍのＩｒで構成される。ＩｒＯ_xは、比較
的低いスパッタ電力、したがって、遅い堆積速度（２０
ｎｍ／分より小さいことが好ましい）で残りのアルゴン
と５０％と８０％との間のＯ₂とのガス混合物の中で４
００Ｃ未満で堆積されることが好ましい。上電極でスト
レスを制御するためにハードマスクの堆積の前に上電極
を熱処理することができる。たとえば、熱処理された電
極の応力は引っ張りであるが、スパッタ堆積された電極
は通常、圧縮応力を受ける。The upper electrode is formed on the capacitor dielectric 126.
(Step 210). In this embodiment of the invention
The upper electrodes are shown as layers 128 and 130
You. However, the upper electrode can be composed of only one layer.
You. Preferably, layer 128 (preferably having a thickness of 10
Less than 0 nm-more preferably 50 nm thick
Layer 130 is composed of iridium oxide (small).
Preferably, the thickness is less than 100 nm-more preferred
Consists of iridium (thickness less than 50 nm)
You. In particular, a large number of opposite state write / read operations
Based on Pb to minimize degradation (fatigue)
Ferroelectrics are not pure noble metals, but IrO _x, Ru
O_x, RhO_x, PdO_x, PtO_x, AgO_x, (Ba,
Sr) RuO_Three, LaSrCoO_Three, LaNiO_Three, YB
a_TwoCu_ThreeO_7-xWith a conductive oxide upper electrode such as
Is beneficial. Ferroelectric containing Bi such as SBT
Many of the body are Pt, Pd, Au, Ag, Ir, Rh, and
And noble metal electrodes such as Ru.
Good fatigue characteristics can be maintained. The upper electrode is oxidized
Between the upper electrode contact and the oxide
Noble metal layer on top electrode to maintain low contact resistance
It is beneficial to have one. For example, IrO_xContact with
The TiN layer is insulated during subsequent thermal processing.
TiO_TwoCan be formed. Pt, Ru,
Optional using expensive precious metals such as Pd or Ir
Electrodes are as thin as possible from a cost and integration standpoint.
It is advantageous to use a smaller layer. For PZT electrodes,
The preferred top electrode stack is above the PZT capacitor dielectric
Ar + O_TwoAbout 2 deposited by reactive PVD in the
0 nm IrO_xDeposited by PVD in Ar on
About 10 nm of Ir. IrO_xCompare
Very low sputter power and therefore a slow deposition rate (20
nm / min) and the remaining argon
O between 50% and 80%_Two4 in the gas mixture with
Preferably, it is deposited at less than 00C. Strike with upper electrode
Upper electrode before hard mask deposition to control
Can be heat treated. For example, heat-treated
The pole stress is tensile, but the sputter deposited electrode
Is usually subjected to compressive stress.

【００３２】好ましくは、コンデンサスタック全体に対
して一度に、好ましくは、いくつかの層に対して異なる
エッチング用試薬を使用して、パターン形成とエッチン
グを行う（ステップ２１４）が、後続の層の形成の前に
各層または層群をエッチングすることができる。複数の
層またはすべての層を同時にエッチングする場合、ハー
ドマスク層１３２が好ましくは、スタック上方に形成さ
れる（ステップ２１２）。好ましくは、ハードマスク
は、エッチングプロセスの間その完全性を維持するよう
に充分に厚い材料で構成される。ハードマスクは好まし
くは、厚さが約５０から５００ｎｍ（より好ましくは厚
さが約１００から３００ｎｍ、最も好ましくは厚さが約
２００ｎｍ）であり、ＴｉＡｌＮ、ＴｉＮ、Ｔｉ、Ｔｉ
Ｏ₂、Ａｌ、ＡｌＯ_x、ＡｌＮ、ＴｉＡｌ、ＴｉＡｌ
Ｏ_x、Ｔａ、ＴａＯ_x、ＴａＮ、Ｃｒ、ＣｒＮ、Ｃｒ
Ｏ_x、Ｚｒ、ＺｒＯ_x、ＺｒＮ、Ｈｆ、ＨｆＮ、Ｈｆ
Ｏ_x、酸化シリコン、低ｋ誘電体、またはそれらの任意
のスタックまたは組合わせで構成される。ハードマスク
スタックの一例は、５０ｎｍのスパッタ堆積されたＴｉ
ＡｌＮまたはＴｉＮの上に３００ｎｍのＰＥＣＶＤ堆積
されたＳｉＯ₂である。ハードマスクの厚さは、種々の
材料のエッチングプロセスと相対エッチング速度、エッ
チングされた層の厚さ、必要なオーバエッチングの量、
およびすべての層のエッチング後の所望の残りのハード
マスクの厚さによって制御される。層が薄いと、ハード
マスクは細くなる。ハードマスクはコンデンサスタック
のエッチング後に除去してもよいし、除去しなくてもよ
い。ハードマスク１３２が除去されない場合には、導電
性の材料のハードマスクを形成することが好ましい。し
かし、非導電性または半導電性の材料を使用してもよい
が、上電極への直接接続を行うように、コンデンサの上
電極への相互接続は好ましくは、このハードマスクを介
して形成すべきである。Preferably, the entire capacitor stack is patterned and etched at one time, preferably using different etching reagents for several layers (step 214), but with subsequent layers Each layer or group of layers can be etched before formation. If multiple layers or all layers are to be etched simultaneously, a hard mask layer 132 is preferably formed above the stack (step 212). Preferably, the hard mask is composed of a material that is thick enough to maintain its integrity during the etching process. The hard mask preferably has a thickness of about 50 to 500 nm (more preferably, a thickness of about 100 to 300 nm, most preferably, a thickness of about 200 nm), and comprises TiAlN, TiN, Ti, Ti
O ₂ , Al, AlO _x , AlN, TiAl, TiAl
O _x , Ta, TaO _x , TaN, Cr, CrN, Cr
_{O x, Zr, ZrO x,} ZrN, Hf, HfN, Hf
Consisting of _Ox , silicon oxide, low-k dielectric, or any stack or combination thereof. One example of a hard mask stack is a 50 nm sputter deposited Ti
300 nm PECVD deposited SiO ₂ on AlN or TiN. The thickness of the hard mask depends on the etching process and the relative etching rates of various materials, the thickness of the etched layer, the amount of over-etching required,
And the desired remaining hard mask thickness after etching of all layers. The thinner the layer, the thinner the hard mask. The hard mask may or may not be removed after etching the capacitor stack. When the hard mask 132 is not removed, it is preferable to form a hard mask of a conductive material. However, non-conductive or semi-conductive materials may be used, but the interconnection to the upper electrode of the capacitor is preferably formed through this hard mask so as to make a direct connection to the upper electrode. Should.

【００３３】ハードマスクの輪郭と残りのハードマスク
の厚さをより良く制御するために、ハードマスクの堆積
は単一の層または異なる材料の複数の層のスタックとし
てもよい。窒化金属のハードマスクに対する好適な堆積
プロセスはＡｒ＋Ｎ₂ガス混合物を使用するスパッタ堆
積である。ハードマスクを含む酸化シリコンに対する好
適な堆積プロセスはＴＥＯＳのＰＥＣＶＤである。In order to better control the contour of the hard mask and the thickness of the remaining hard mask, the hard mask deposition may be a single layer or a stack of layers of different materials. A preferred deposition process for a metal nitride hard mask is sputter deposition using an Ar + N ₂ gas mixture. A preferred deposition process for silicon oxide including a hard mask is TEOS PECVD.

【００３４】コンタクトの形成後、いくつかの異なる堆
積ステップを説明してきた。すなわち、下拡散障壁、下
電極、強誘電体、上電極、およびハードマスクである。
これらのプロセスステップで使用されるすべての装置ま
たはほぼすべての装置は強誘電体の要素によって汚染さ
れる可能性があると考えられる。したがって、これらの
装置は専用と考えられる。ウェーハの裏側には、高くな
いにしても、かなりの汚染レベルが生じる可能性が高
い。ハードマスクの堆積後の次のプロセスステップは通
常、リソグラフィである。裏側が汚染したウェーハをこ
のツールにより処理することにより、ツールは汚染する
ので、このツールにより処理されたクリーンなウェーハ
が汚染し、ＦｅＲＡＭの裏側が汚染する。したがって、
リソグラフィ装置を共用できるようにＦｅＲＡＭウェー
ハの裏側を洗浄し、ＦｅＲＡＭのいかなる汚染もなしに
クリーンなウェーハをリソグラフィ装置により処理する
ことができる。ハードマスクがＳｉＯ₂のような標準材
料を含む場合には、ハードマスクのこの後の部分の堆積
の前にウェーハの裏側が洗浄されることがあるかも知れ
ない。たとえば、ハードマスクがＴｉＡｌＮの上のＳｉ
Ｏ₂で構成される場合には、ＴｉＡｌＮ堆積プロセスの
後でＳｉＯ₂堆積プロセスの前にウェーハの裏側を洗浄
することが好ましい。これにより、ＳｉＯ₂堆積ツール
の汚染が防止され、したがって、これを共用することが
できる。この洗浄プロセスは裏側の汚染の要素とそれら
の汚染レベルによって左右される。好適なアプローチ
（ＰＶＤ障壁、ハードマスク、下電極、上電極、および
ＭＯＣＶＤのＰＺＴ）では、裏側に低レベルのＩｒがあ
るが、ＭＯＣＶＤプロセスを採用する連続した膜はエッ
ジ除外をそなえない。したがって、この型のウェーハ汚
染の場合、好適な裏側ウェーハ洗浄プロセスは、裏側、
エッジ、およびエッジの近くのウェーハの表側の小領域
をエッチングする湿式エッチングプロセスである。エッ
チングプロセスは若干、ウェーハの裏側に存在する材料
によって左右される（たとえば、それがＳｉ、ＳＩ
Ｏ₂、またはＳｉ₃Ｎ₄の場合）。湿式エッチングＰＺＴ
は好ましくは、ふっ素の強酸、または酸と塩素およびふ
っ素のエッチング薬品との混合物、たとえばＨ₂Ｏ＋Ｈ
Ｆ＋ＨＣｌまたはＨ₂Ｏ＋ＮＨ₃Ｆ＋ＨＣｌを使用して行
われる。After the formation of the contacts, several different deposition steps have been described. That is, a lower diffusion barrier, a lower electrode, a ferroelectric, an upper electrode, and a hard mask.
It is believed that all or almost all devices used in these process steps can be contaminated by ferroelectric elements. Therefore, these devices are considered dedicated. Significant, if not high, contamination levels are likely to occur on the backside of the wafer. The next process step after hard mask deposition is typically lithography. By treating the backside contaminated wafer with this tool, the tool becomes contaminated, thus contaminating the clean wafer processed by the tool and contaminating the backside of the FeRAM. Therefore,
The backside of the FeRAM wafer can be cleaned so that the lithographic apparatus can be shared, and a clean wafer can be processed by the lithographic apparatus without any contamination of the FeRAM. If the hard mask includes a standard material such as SiO ₂ might sometimes backside of the wafer before the deposition of the latter part of this hard mask is cleaned. For example, if the hard mask is Si on TiAlN
If comprised of O ₂ , it is preferable to clean the backside of the wafer after the TiAlN deposition process and before the SiO ₂ deposition process. This prevents contamination of the SiO ₂ deposition tool and can therefore be shared. This cleaning process depends on the backside contamination factors and their level of contamination. In the preferred approach (PVD barrier, hard mask, bottom electrode, top electrode, and PZT for MOCVD), there is a low level of Ir on the backside, but a continuous film employing the MOCVD process does not have edge exclusion. Therefore, for this type of wafer contamination, the preferred backside wafer cleaning process is backside,
A wet etching process that etches the edge and a small area on the front side of the wafer near the edge. The etching process depends somewhat on the material present on the backside of the wafer (eg, it may be Si, SI
O ₂ or Si ₃ N ₄ ). Wet etching PZT
Is preferably a strong acid of fluorine or a mixture of an acid with an etching chemistry of chlorine and fluorine, such as H ₂ O + H
This is done using F + HCl or H ₂ O + NH ₃ F + HCl.

【００３５】一つのリソグラフィステップだけでコンデ
ンサスタックに対するパターン形成とエッチングのプロ
セスを行うことが好ましい。これは安いだけでなく、二
つ以上のリソグラフィステップが使用される場合に必要
なミスアラインメントの許容範囲を除去することにより
セルサイズをより小さくすることを可能にする。前に説
明したように、好適なアプローチは複数のエッチングプ
ロセスでハードマスクを使用することである。更に急峻
な側壁の傾斜と、したがって、より小さい最小寸法（Ｃ
Ｄ：ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）の成長を
達成するために、上昇させた温度を使用することによ
り、これらのエッチングプロセスを修正することができ
る。一般に、ＣＤ成長を最小にすることが好ましく、そ
してこれは、より急峻なエッチング輪郭をそなえるこ
と、より薄い層をそなえることの一方または両方により
達成することができる。ハードマスクを利用する本発明
の一実施例の低温エッチングプロセスはＰＺＴおよびＩ
ｒの構造に対して約７４度の側壁傾斜を達成するが、Ｔ
ｉＡｌＮ構造の輪郭はより急峻となる。ＩｒおよびＰＺ
Ｔ（遅いエッチング速度の材料）のエッチング速度は約
１００ｎｍ／分である。Preferably, the patterning and etching process for the capacitor stack is performed in only one lithographic step. This is not only cheap, but also allows smaller cell sizes by eliminating the misalignment tolerance required when more than one lithography step is used. As explained previously, a preferred approach is to use a hard mask in multiple etching processes. Even steeper sidewall slopes and, therefore, smaller minimum dimensions (C
These etching processes can be modified by using elevated temperatures to achieve critical dimension (D) growth. In general, it is preferable to minimize CD growth, and this can be achieved by providing a steeper etched profile, providing a thinner layer, or both. One embodiment of the low temperature etching process of the present invention utilizing a hard mask comprises PZT and IZT.
achieves a sidewall slope of about 74 degrees for the structure of r.
The contour of the iAlN structure becomes steeper. Ir and PZ
The etch rate for T (a slow etch rate material) is about 100 nm / min.

【００３６】エッチングプロセスはよごれるプロセスで
あるので、ウェーハのエッチングツール、表側、エッ
ジ、および裏側がＦｅＲＡＭで汚染するか、またはＦｅ
ＲＡＭで汚染したエッチングの残留物がつくことになる
可能性がある。したがって、ウェーハの表側を洗浄して
エッチングの残留物を化学的に除去し、そして多分損傷
したＰＺＴの薄い層を除去することが必要である。この
コンデンサエッチング後の湿式洗浄は、あるエッチング
条件と薬品の場合は、超純水（ＤＩ水またはＤＩＷ）洗
浄（超音波を伴う、又は伴わないタンク漬の後のスピン
リンス）と同様に簡単にすることができるか、もしくは
洗浄を改善するか、またはより多くの損傷を除去するた
めにタンクエッチングは酸ベースとしてもよい。このエ
ッチングプロセスの結果として、側壁上の貴金属のよう
なエッチングが難しい材料の導電性の層の再堆積も生じ
得る。たとえば、Ｉｒの下電極では、ＰＺＴの側壁上に
Ｉｒを再堆積することがあり、その結果コンデンサに対
して許容できないほど高い漏れ電流が生じ得る。強誘電
体材料を少しエッチングする薬品を使用して、この望ま
しくない材料を除去するためにも湿式洗浄（ステップ２
１６）を使用することができ、これは望ましくない材料
を溶液に保持することも行う。ウェーハの裏側とエッジ
は多分、ＦｅＲＡＭ要素の再堆積によって著しく汚染さ
れる。ＦｅＲＡＭ要素は共用ツールでプロセスの前に除
去されるべきである。Since the etching process is a dirty process, the etching tools, front side, edge, and back side of the wafer may be contaminated with FeRAM or
The residue of the etching contaminated with the RAM may be left. Therefore, it is necessary to clean the front side of the wafer to chemically remove etch residues and possibly remove a thin layer of damaged PZT. This wet cleaning after capacitor etching can be as simple as ultrapure water (DI water or DIW) cleaning (spin rinsing after immersion in a tank with or without ultrasonics) for certain etching conditions and chemicals. The tank etch may be acid-based to improve or improve cleaning or remove more damage. As a result of this etching process, redeposition of a conductive layer of a difficult-to-etch material such as a noble metal on the sidewall may also occur. For example, at the Ir lower electrode, Ir may be redeposited on the sidewalls of the PZT, which can result in unacceptably high leakage current for the capacitor. Wet cleaning (step 2) to remove this unwanted material using chemicals that slightly etch the ferroelectric material
16) can also be used, which also keeps unwanted materials in solution. The backside and edges of the wafer are probably significantly contaminated by redeposition of FeRAM elements. FeRAM elements should be removed before processing with shared tools.

【００３７】コンデンサエッチングの結果、回収する必
要のある強誘電体が損傷したり劣化する。この損傷から
回復する一つの方法（ステップ２１６）は、（生じたか
も知れない酸素の損失を回収するための）Ｏ₂プラズマ
の照射、（酸素を追加するためと、エッチングプロセス
によって生じる損傷した表面の結晶化度を改善するため
の）不活性または酸化の雰囲気の中でのＲＴＡまたは電
気炉熱処理の一方または両方によるものである。ＰＺＴ
の場合、この熱処理は好ましくは約５００−６５０Ｃ
（電気炉熱処理の場合、継続時間は好ましくは約１５分
から２時間である）または５５０−７００Ｃ（ＲＴＡの
場合、継続時間は好ましくは約１０秒から６０秒であ
る）で行われる。As a result of the capacitor etching, the ferroelectric which needs to be recovered is damaged or deteriorated. One way to recover from this damage (step 216), (resulting may not oxygen for recovering the loss of be) O ₂ plasma irradiation, (and for adding oxygen, damaged surface caused by the etching process By RTA or electric furnace heat treatment in an inert or oxidizing atmosphere (to improve the crystallinity of the alloy). PZT
The heat treatment is preferably about 500-650C
(For electric furnace heat treatment, the duration is preferably about 15 minutes to 2 hours) or at 550-700C (for RTA, the duration is preferably about 10 to 60 seconds).

【００３８】コンデンサの側壁は好ましくはかなり急峻
である。側壁拡散障壁は好ましくは層１３４の形成と相
互接続孔のエッチングの前にコンデンサスタック上に形
成される（ステップ２１８）。側壁拡散障壁は、コンデ
ンサを短絡することなくインタコネクトのミスアライン
メントを許容し、コンデンサの中にほとんどの物質が拡
散することからコンデンサを保護し、コンデンサからの
物質の外への拡散から構造の残りを保護するので重要で
ある。本発明のこの実施例では、側壁拡散障壁は二つの
層（層１１８および１２０）として示されているが、側
壁拡散障壁はより多くの、またはより少ない層で構成し
てもよい。好ましくは、層１１８は厚さが約３０ｎｍで
あり、ＡｌＯ_x、Ｔａ₂Ｏ₅、ＡｌＮ、ＴｉＯ₂、Ｚｒ
Ｏ₂、ＨｆＯ₂、またはそれらの任意のスタックまたは組
合わせで構成される。そして層１２０は厚さが約３０ｎ
ｍであり、窒化シリコン、ＡｌＮ、またはそれらの任意
のスタックまたは組合わせで構成される。酸化金属また
は窒化金属（有機金属プレカーソルを使用するときには
特に、これは炭化酸化窒化物であってもよい）を堆積す
るための好適なプロセスは最小の自由水素の条件（すな
わち、Ｈ₂ではなくてＨ₂Ｏが形成されるような充分な酸
素）のもとでＭＯＣＶＤである。プラズマエンハンスト
ＣＶＤまたはＭＯＣＶＤプロセスを使用することも可能
である。その代わりに、反応性スパッタ堆積は（酸化物
に対する）Ａｒ＋Ｏ₂、（窒化物に対する）Ａｒ＋Ｎ₂、
（酸化窒化物に対する）Ａｒ＋Ｏ₂＋Ｎ₂とともに使用す
ることができる。窒化シリコンに対する好適なプロセス
はＣＶＤまたはＰＥＣＶＤである。低水素プロセスの場
合、プロセスガスはＳｉＨ₄とＮ₂とすべきであり、ここ
でＮ₂のフロー速度はＳｉＨ₄のフロー速度よりずっと大
きい。水素自由ＰＥＣＶＤのＳｉ₃Ｎ₄堆積プロセスの場
合、ＳｉＣｌ₄＋Ｎ₂を使用すべきであり、この場合もＳ
ｉＣｌ₄のフロー速度よりずっと大きいＮ₂のフロー速度
とすることが有益である。ここに列挙した好適実施例の
場合、ＡｌＯ_x層がＰｂおよびＨ拡散層として使用さ
れ、Ｓｉ₃Ｎ₄層がコンタクトエッチストップとして使用
される。The side walls of the capacitor are preferably fairly steep. Sidewall diffusion barriers are preferably formed on the capacitor stack prior to formation of layer 134 and etching of the interconnect holes (step 218). Sidewall diffusion barriers allow interconnect misalignment without shorting the capacitor, protect the capacitor from diffusion of most material into the capacitor, and prevent the structure from diffusing out of material from the capacitor. It is important to protect. In this embodiment of the invention, the sidewall diffusion barrier is shown as two layers (layers 118 and 120), but the sidewall diffusion barrier may be composed of more or fewer layers. Preferably, layer 118 is about 30 nm thick and comprises AlO _x , Ta ₂ O ₅ , AlN, TiO ₂ , Zr
O ₂ , HfO ₂ , or any stack or combination thereof. And the layer 120 has a thickness of about 30 n
m, consisting of silicon nitride, AlN, or any stack or combination thereof. (Especially when using organic metal pre-cursor, which may be a carbide oxynitride) metal oxide or a metal nitride minimum of free hydrogen conditions preferred process for depositing (i.e., the H ₂ without MOCVD under sufficient oxygen so that H ₂ O is formed. It is also possible to use a plasma enhanced CVD or MOCVD process. Instead, reactive sputter deposition involves Ar + O ₂ (for oxide), Ar + N ₂ (for nitride),
Can be used with Ar + O ₂ + N ₂ (to oxynitride). The preferred process for silicon nitride is CVD or PECVD. For low hydrogen processes, the process gases should be SiH ₄ and N ₂ , where the flow rate of N ₂ is much greater than the flow rate of SiH ₄ . For a hydrogen-free PECVD Si ₃ N ₄ deposition process, SiCl ₄ + N ₂ should be used and again S
It is beneficial to have a flow rate of N ₂ that is much greater than the flow rate of iCl ₄ . In the preferred embodiment listed here, an AlO _x layer is used as the Pb and H diffusion layer and a Si ₃ N ₄ layer is used as the contact etch stop.

【００３９】ビアエッチングは側壁層（たとえば、Ａｌ
Ｏ_x）で停止するように修正することができれば、それ
はエッチストップであり、付加的な層（すなわち、Ｓｉ
₃Ｎ₄）は必要でない。この場合、側壁の厚さを大きくす
る必要があるかも知れない。代わりのアプローチでは、
堆積後に側壁材料をエッチバックする。このエッチバッ
クは拡散障壁層の堆積後に行うことができる。一実施例
では、ＡｌＯ_x（約４０ｎｍが好ましい）が堆積された
後、エッチングガスを含む塩素（たとえば、ＢＣｌ₃ま
たはＣｌ₂）を使用してエッチバックが行われ、その後
Ｓｉ₃Ｎ₄のＰＥＣＶＤ堆積（約３０ｎｍが好ましい）が
行われる。Via etching is performed on a side wall layer (for example, Al
If it can be modified to stop at O _x ), it is an etch stop and an additional layer (ie, Si
₃ N ₄ ) is not required. In this case, it may be necessary to increase the thickness of the side wall. In an alternative approach,
Etch back the sidewall material after deposition. This etchback can be performed after the deposition of the diffusion barrier layer. In one embodiment, after AlO _x (preferably about 40 nm) is deposited, an etchback is performed using chlorine (eg, BCl ₃ or Cl ₂ ) containing an etching gas, followed by PECVD of Si ₃ N ₄ . Deposition (preferably about 30 nm) is performed.

【００４０】エッチングの損傷がまだ熱処理によってい
やされない場合には、側壁拡散障壁堆積の後に熱処理を
行うことができる。ＰＺＴの場合、この熱処理は好まし
くは、（電気炉熱処理の場合、約１５分から２時間）約
５００−６５０Ｃで、または（ＲＴＡの場合、約１０秒
から６０秒）約５５０−７００Ｃで行われる。この選択
が好ましいのは、強誘電体コンデンサの真上に形成され
る層間誘電体層の選択が、最大熱バジェットが約５００
Ｃより低い低Ｋ材料である場合である。この熱処理は酸
化または不活性雰囲気条件で行うことができる。If the etching damage is not yet healed by the heat treatment, a heat treatment can be performed after the sidewall diffusion barrier deposition. In the case of PZT, this heat treatment is preferably performed at about 500-650C (about 15 minutes to 2 hours for electric furnace heat treatment) or about 550-700C (about 10 to 60 seconds for RTA). This choice is preferred because the choice of interlayer dielectric layer formed directly above the ferroelectric capacitor is such that the maximum thermal budget is about 500
This is the case with a low K material lower than C. This heat treatment can be performed under oxidizing or inert atmosphere conditions.

【００４１】ＡｌＯ_x堆積プロセスの初めに、ウェーハ
の表側はＦｅＲＡＭ要素を露出した。ＡｌＯ_x堆積プロ
セスの結果、ツールが汚染することもあり、汚染しない
こともある（汚染は、約１０¹⁰個の原子／ｃｍ²である
気にするレベルより上のレベルでの後のウェーハ上の付
加的なＦｅＲＡＭの汚染物質であると定義される）。Ｆ
ｅＲＡＭウェーハ上のＡｌＯ_x堆積プロセスの結果とし
て汚染に至らない場合には、この側壁拡散障壁を堆積す
る前にウェーハの裏側を湿式洗浄することが好ましい。
ＦｅＲＡＭウェーハ上のＡｌＯ_x堆積プロセスの結果と
して汚染した場合には、このステップの後に好適な裏側
洗浄を行うことができる。ウェーハの裏側を洗浄するた
めに使用される湿式薬品は最初に使用されたものと異な
っているかも知れない。裏側の汚染は要素の集中レベル
が異なっていると予想されるからである。At the beginning of the AlO _x deposition process, the front side of the wafer exposed the FeRAM elements. As a result of the AlO _x deposition process, the tool may or may not contaminate (contamination is on a subsequent wafer at a level above the level of concern which is about 10 ¹⁰ atoms / cm ² . Defined as additional FeRAM contaminants). F
If the AlO _x deposition process on the eRAM wafer does not result in contamination, it is preferable to wet clean the backside of the wafer before depositing this sidewall diffusion barrier.
If contaminated as a result of the AlO _x deposition process on the FeRAM wafer, a suitable backside cleaning can be performed after this step. The wet chemical used to clean the backside of the wafer may be different from the one originally used. This is because backside contamination is expected to have different levels of element concentration.

【００４２】側壁拡散障壁の上に層間誘電体（一つまた
は複数）が堆積される（ステップ２２０）。各レベル間
誘電体層（層１１２、１３４および１６０）の間に薄い
誘電体層（図示しない）を形成してもよい。形成される
場合、この薄い層は好ましくは、窒化シリコン、炭化シ
リコン、（ＳｉＣＮＯ）、または酸化シリコン（好まし
くは、高密度プラズマ酸化物）で構成される。更に、レ
ベル間誘電体層１１２、１３４および１６０は好ましく
は、酸化物、ＦＳＧ、ＰＳＧ、ＢＰＳＧ、ＰＥＴＥＯ
Ｓ、ＨＤＰ酸化物、窒化シリコン、酸化窒化シリコン、
炭化シリコン、炭化酸化窒化シリコン、低誘電率材料
（好ましくは、ＳｉＬＫ、ポーラスＳｉＬＫ、テフロ
ン、低Ｋポリマー（多分ポーラス）、エーロゲル、キセ
ロゲル、黒ダイヤ、ＨＳＱ、または任意の他のポーラス
ガラス材料）、またはそれらの組合わせまたはスタック
で構成される。第一および第二のＩＬＤ（１１２／１３
４）の熱バジェットはＦｅＲＡＭモジュールプロセスの
細部に影響を及ぼす。第二の層間誘電体（１３４）の堆
積後、好適プロセスは後続のリソグラフィプロセスのた
めに表面を平坦にするために、好ましくはＣＭＰを使用
して誘電体を平坦にすることである。バックエンドメタ
ライゼーションの選択に応じて、複数の処理オプション
がある。エッチングされたＡｌメタライゼーションの場
合、主なオプションはＡｌまたはＷのビアに対するもの
である。ダマスカスメタライゼーション（ＡｌまたはＣ
ｕが好ましい）の場合、デュアル・ダマスカス（同時に
充たされたビアおよび金属）またはシングル・ダマスカ
ス金属の前に充たされた別個の金属のビア（Ａｌ、Ｃ
ｕ、またはＷ）の選択がある。ビアとエッチングされた
金属または（ビア第一と呼ばれる）シングル・ダマスカ
ス金属を使用するプロセスルートのすべては、デュアル
・ダマスカスのアプローチと比べてＦｅＲＡＭプロセス
の細部について、より近い。An interlayer dielectric (s) is deposited over the sidewall diffusion barrier (step 220). A thin dielectric layer (not shown) may be formed between each interlevel dielectric layer (layers 112, 134 and 160). When formed, this thin layer is preferably composed of silicon nitride, silicon carbide, (SiCNO), or silicon oxide (preferably, high density plasma oxide). Further, the inter-level dielectric layers 112, 134 and 160 are preferably oxide, FSG, PSG, BPSG, PETEO
S, HDP oxide, silicon nitride, silicon oxynitride,
Silicon carbide, silicon oxynitride, low dielectric constant material (preferably SiLK, porous SiLK, Teflon, low K polymer (possibly porous), airgel, xerogel, black diamond, HSQ, or any other porous glass material); Or a combination or stack thereof. First and second ILD (112/13
The thermal budget of 4) affects the details of the FeRAM module process. After deposition of the second interlayer dielectric (134), the preferred process is to planarize the dielectric to planarize the surface for subsequent lithographic processes, preferably using CMP. There are multiple processing options, depending on the choice of back-end metallization. In the case of etched Al metallization, the main options are for Al or W vias. Damascus metallization (Al or C
u is preferred), a dual Damascus (simultaneously filled vias and metal) or a separate metal via (Al, C) filled before a single Damascus metal
u, or W). All of the process routes using vias and etched metal or single Damascus metal (referred to as via first) are closer in FeRAM process details as compared to the dual Damascus approach.

【００４３】ビア第一に対するプロセスフローは次の通
りである。Ｃｕのようなメタライゼーション方式に応じ
て、拡散障壁／エッチストップ（通常、炭化シリコン、
窒化シリコン、窒化酸素シリコン、炭化酸化窒化シリコ
ン）はＩＬＤの上に堆積される。次に、リソグラフィを
使用して、パターン形成されたレジストを形成する。コ
ンタクトエッチングプロセスは次のスタック、すなわ
ち、反射防止コーティング（存在する場合）、エッチス
トップ（存在する場合）、ＩＬＤ、ついでコンデンサの
上にのる側壁拡散障壁（一つまたは複数）、を通してエ
ッチングを行う。異なる各材料に対して多分、異なるエ
ッチングプロセス（薬品およびプラズマ条件）が使用さ
れる（周囲に比べてコンタクトの上ではビアの深さが小
さいからではない）。側壁拡散障壁がＡｌＯ_x上のＳｉ₃
Ｎ₄で構成される好適実施例では、Ｓｉ₃Ｎ₄はＩＬＤエ
ッチングに対するエッチストップとして作用することが
できる。これは、種々のエッチングされる領域の間でＩ
ＬＤ厚さに高さの差があるゲートエッチングのような用
途に対する標準エッチングである。ＩＬＤエッチングの
後、Ｓｉ₃Ｎ₄および（ビア孔によって露出される）Ａｌ
Ｏ_xが同じまたは異なる薬品を使用して次にエッチング
される。一般に、ビア面積が小さいので、すべてのエッ
チングステップは時間が定められる。しかし、ある実時
間測定（光放射または気相ＲＧＡ）を通った終点を定め
ることが好ましい。ＦｅＲＡＭ損傷制御の場合、最下層
側壁障壁エッチングプロセスを制御することが特に重要
である。プラズマの損傷が小さく、エッチング速度が一
様で、オーバエッチングが少ないプラズマ条件を使用す
ることが好ましい。ビアのエッチングプロセスの後、ア
ッシングプロセスとその後の湿式洗浄と乾燥によりレジ
ストが通常除去される。The process flow for via 1 is as follows. Depending on the metallization scheme, such as Cu, a diffusion barrier / etch stop (typically silicon carbide,
Silicon nitride, silicon oxynitride, silicon oxynitride) are deposited over the ILD. Next, a patterned resist is formed using lithography. The contact etch process etches through the next stack: anti-reflective coating (if present), etch stop (if present), ILD, and sidewall diffusion barrier (s) over the capacitor. . Perhaps different etching processes (chemical and plasma conditions) are used for each different material (not because of the lower via depth above the contacts compared to the surroundings). Side wall diffusion barrier is Si ₃ on AlO _x
In the preferred embodiment consists of N _4, Si ₃ N ₄ can act as an etch stop for the ILD etch. This is because I between the various etched regions
This is a standard etch for applications such as gate etch where the LD thickness varies in height. After ILD etching, Si ₃ N ₄ and Al (exposed by via hole)
_Ox is then etched using the same or different chemicals. In general, all etching steps are timed because of the small via area. However, it is preferable to determine the endpoint through some real-time measurement (light emission or gas phase RGA). For FeRAM damage control, it is particularly important to control the bottom sidewall barrier etch process. It is preferable to use plasma conditions in which plasma damage is small, etching rate is uniform, and overetching is small. After the via etching process, the resist is typically removed by an ashing process followed by wet cleaning and drying.

【００４４】ビアエッチングステップの後、エッチング
の損傷を除去するために熱処理プロセスステップ（ステ
ップ２２２）を行うことが好ましい。ＰＺＴコンデンサ
誘電体の場合、この熱処理は好ましくは、約５００−６
５０Ｃ（電気炉熱処理は１５分から２時間が好ましい）
または約５５０−７００Ｃ（ＲＴＡは１０秒から６０秒
が好ましい）で行われる。更にもっと好適なのは、約６
５０Ｃで約１分のＲＴＡプロセスである。上電極の拡散
障壁を酸化しないように不活性雰囲気（Ｎ₂またはＡ
ｒ）の中で熱処理を行うことも好ましい。このオプショ
ンが好ましいのは、層間誘電体の選択が最大熱バジェッ
トが５００Ｃより低い低Ｋ材料である場合である。第一
または第二のＩＬＤ（１１２／１３４）の最大熱バジェ
ットによりこれが不可能になる場合には、ＲＴＡプロセ
スを使用して、そのＩＬＤに対して可能な最大熱バジェ
ットを使用することが好ましい。After the via etching step, a heat treatment process step (step 222) is preferably performed to remove etching damage. For a PZT capacitor dielectric, this heat treatment is preferably about 500-6.
50C (Electric furnace heat treatment is preferable for 15 minutes to 2 hours)
Or at about 550-700C (RTA is preferably 10-60 seconds). Even more preferred is about 6
RTA process at 50C for about 1 minute. Inert atmosphere (N ₂ or A) so as not to oxidize the diffusion barrier of the upper electrode
It is also preferable to carry out a heat treatment in r). This option is preferred when the choice of interlayer dielectric is a low K material with a maximum thermal budget of less than 500C. If the maximum thermal budget of the first or second ILD (112/134) makes this impossible, it is preferable to use the maximum thermal budget possible for that ILD using an RTA process.

【００４５】ビアが形成されると、標準のメタライゼー
ションを使用してビアを充たすことができる。代表的な
メタライゼーションと拡散障壁は既に説明したが、窒化
ＴａまたはＴｉ／ＴｉＮの障壁とともに、Ｃｕ、Ｗ、ド
ーピングされたＡｌの金属を含む。洗浄と堆積との間の
真空遮断なしにツールの中の障壁と金属層の堆積の前
に、短プラズマ洗浄（たとえば、Ａｒ、Ａｒ＋Ｎ₂）を
使用してビアの底部を洗浄することが好ましい。Ｃｕの
場合、Ｔａ、ＴａＮｘまたはＴｉＮ障壁を使用した後、
Ｃｕシード層堆積を行うことが好ましい。この後、銅が
電解メッキされるか、または堆積されることが好まし
い。レベル間誘電体より上のＣｕおよび障壁は好ましく
は、ＣＭＰによって除去される。Ｗのビアの場合、Ｔｉ
／ＴｉＮの障壁の後にＣＶＤのＷを使用することが好ま
しく、余分なタングステンはエッチバックまたはＣＭＰ
によって除去される。Ａｌビアの場合、Ｔｉ／ＴｉＮの
障壁の後にＡｌが堆積される（ＣＶＤ、リフローしたＰ
ＶＤ、または高温ＰＶＤ）。ＩＬＤの上面上のＡｌは除
去するか、またはパターン形成とエッチングをして金属
ラインを形成する。Once the via has been formed, the via can be filled using standard metallization. Representative metallization and diffusion barriers have been described above and include Cu, W, and doped Al metals, as well as Ta nitride or Ti / TiN barriers. Preferably, a short plasma clean (eg, Ar, Ar + N ₂ ) is used to clean the bottom of the via prior to the deposition of the barrier and metal layers in the tool without a vacuum break between cleaning and deposition. For Cu, after using a Ta, TaNx or TiN barrier,
Preferably, a Cu seed layer deposition is performed. Thereafter, copper is preferably electroplated or deposited. Cu and barriers above the interlevel dielectric are preferably removed by CMP. In the case of W via, Ti
It is preferable to use CVD W after the / TiN barrier, and excess tungsten is etched back or CMP
Removed by In the case of Al via, Al is deposited after the Ti / TiN barrier (CVD, reflowed P
VD, or high temperature PVD). Al on the upper surface of the ILD is removed or patterned and etched to form metal lines.

【００４６】上電極とＰＺＴが導電性のハードマスクと
拡散障壁の一方または両方、もしくは側壁拡散障壁によ
って保護されない場合には、ビアエッチングツール、ビ
ア後洗浄、熱処理ツール、金属プラズマ洗浄、そして障
壁堆積ツールさえもがＦｅＲＡＭ要素で汚染される可能
性がある。この保護を行っても、プロセスの誤り、たと
えば大きなオーバエッチングによってエッチングツール
の汚染が生じ得る。したがって、プロセス制御と重要な
監視に応じて、これらのツールは専用にしないで共用す
ることができる。これらのツールを専用にする必要があ
ると判断された場合には、ＦｅＲＡＭ汚染が他の汚染さ
れていないツールに拡がる機会を除去するために、ウェ
ーハが最後の専用ツールを離れた後、裏側湿式洗浄プロ
セスを使用することも判断されるかも知れない。If the top electrode and PZT are not protected by one or both of the conductive hard mask and diffusion barrier, or sidewall diffusion barrier, via etch tool, post via clean, heat treatment tool, metal plasma clean, and barrier deposition Even tools can be contaminated with FeRAM elements. Even with this protection, process errors, eg, large overetch, can cause contamination of the etching tool. Thus, depending on process control and critical monitoring, these tools can be shared rather than dedicated. If it is determined that these tools need to be dedicated, the backside wet wet after the wafer leaves the last dedicated tool to eliminate the opportunity for FeRAM contamination to spread to other uncontaminated tools. It may also be decided to use a cleaning process.

【００４７】次に、デュアルダマスカスプロセスに対す
るプロセスフローについて説明する。ここで説明するフ
ローはビア第一のフローであるが、強誘電体特有の側面
の多くは他のプロセスフロールートにも当てはまる。Ｃ
ｕのようなメタライゼーション方式に応じて、拡散障壁
／エッチストップ（好ましくは炭化シリコン、窒化シリ
コン、窒化酸素シリコン、炭化窒化シリコンで構成され
る）がＩＬＤ上に堆積される。その後、上記の選択の一
つを使用して、第二の金属間層誘電体（ＩＭＤまたはＩ
ＬＤ）が堆積される（ときに、その後にもう一つの拡散
障壁／エッチストップが続く）。次に、リソグラフイを
使用して、ビアのパターン形成を行う。次に、上記と同
じ手順を使用してビアがエッチングされるが、今度は側
壁拡散障壁に達する前に複数の誘電体層が存在する可能
性がある。更に、デュアルダマスカスアプローチに対す
る第一の（深い）ビアのアスペクト比はビアだけの場合
より大きい。レジストのアッシング、ビアのエッチン
グ、および洗浄の後、第一のビアがレジストで充たさ
れ、金属パターンに対するリソグラフィが遂行される。
金属パターンが上誘電体内にエッチングされ、深さがエ
ッチングプロセスの間またはエッチストップにより制御
される。次に、レジストが除去され、エッチングの破片
が湿式洗浄により除去される。Next, a process flow for the dual damascus process will be described. Although the flow described here is a via first flow, many aspects specific to ferroelectrics also apply to other process flow routes. C
Depending on the metallization scheme, such as u, a diffusion barrier / etch stop (preferably composed of silicon carbide, silicon nitride, silicon oxynitride, silicon carbonitride) is deposited on the ILD. Then, using one of the above choices, a second intermetal dielectric (IMD or IMD)
LD) is deposited (sometimes followed by another diffusion barrier / etch stop). Next, via patterning is performed using lithography. The vias are then etched using the same procedure as above, but this time there may be multiple dielectric layers before reaching the sidewall diffusion barrier. Furthermore, the aspect ratio of the first (deep) via for the dual Damascus approach is greater than for the via alone. After resist ashing, via etching and cleaning, the first via is filled with resist and lithography is performed on the metal pattern.
A metal pattern is etched into the upper dielectric, the depth being controlled during the etching process or by an etch stop. Next, the resist is removed and the etching debris is removed by wet cleaning.

【００４８】次のステップはエッチング後の回収熱処理
を行うことであり、このとき熱バジェットはより多くの
誘電体層によって制限される。ＰＺＴで構成されるコン
デンサ誘電体の場合、この熱処理は好ましくは約５００
−６５０Ｃ（約１５分から２時間の電気炉熱処理の場
合）または５５０−７００Ｃ（約１０秒から６０秒のＲ
ＴＡプロセスの場合）で行われる。更により好ましいの
は約６５０Ｃで約１分間のＲＴＡプロセスである。上電
極拡散障壁を酸化しないように、不活性雰囲気（Ｎ₂ま
たはＡｒ）の中で熱処理を行うことも好ましい。このオ
プションが好ましいのは、層間誘電体の選択が５００Ｃ
より低い最大熱バジェットの低Ｋ材料であるからであ
る。ＩＬＤの最大熱バジェットによりこれが不可能にな
った場合、ＲＴＡプロセスを使用してそのＩＬＤに対し
て可能な最大熱バジェットを使用することが好ましい。The next step is to perform a post-etch recovery heat treatment, where the thermal budget is limited by more dielectric layers. For a capacitor dielectric composed of PZT, this heat treatment is preferably about 500
-650C (for electric furnace heat treatment for about 15 minutes to 2 hours) or 550-700C (R for about 10 to 60 seconds)
TA process). Even more preferred is an RTA process at about 650C for about 1 minute. So as not to oxidize the upper electrode diffusion barrier, it is also preferable to perform the heat treatment in an inert atmosphere (N ₂ or Ar). This option is preferred if the choice of interlayer dielectric is 500C
This is because it is a low K material with a lower maximum heat budget. If the maximum thermal budget of an ILD makes this impossible, it is preferable to use the maximum thermal budget possible for that ILD using an RTA process.

【００４９】次のステップでは、障壁と金属を堆積する
ことにより、ビアと金属ラインのくぼみを同時に充た
す。代表的なメタライゼーションと拡散障壁については
既に説明したが、ダマスカスプロセスの場合はこれらは
Ｔａ、ＴａＮ_x、またはＴｉ／ＴｉＮの障壁とともに、
Ｃｕ、Ｗ、ドーピングされたＡｌを含む。洗浄と堆積と
の間の真空遮断なしにツールの中の障壁と金属膜の堆積
の前に、短プラズマ洗浄（たとえば、Ａｒ、Ａｒ＋
Ｎ₂）を使用してビアの底部を洗浄することが好まし
い。In the next step, the via and metal line depressions are simultaneously filled by depositing barriers and metal. Representative metallization and diffusion barriers have been described above, but in the case of the Damascus process, these may be combined with Ta, TaN _x , or Ti / TiN barriers,
Includes Cu, W, and doped Al. Short plasma cleaning (eg, Ar, Ar +
It is preferred to use the N ₂₎ to clean the bottom of the via.

【００５０】デュアルダマスカスのアプローチにおける
汚染の問題はビア第一のアプローチのそれと同様であ
る。The contamination problem in the dual damascus approach is similar to that of the via-first approach.

【００５１】上電極への電気的接続を与えるようにイン
タコネクト１３６が形成される。インタコネクトは導体
１４４に接続される。導体１４４は好ましくはドライブ
ライン１４０に接続される。ドライブライン１４０は好
ましくは、デバイスの動作の間、約１．２ボルトの電位
とされ、この電圧は使用される論理テクノロジーの世代
とともにスケーリングされる。An interconnect 136 is formed to provide electrical connection to the upper electrode. The interconnect is connected to conductor 144. The conductor 144 is preferably connected to the drive line 140. Drive line 140 is preferably at a potential of about 1.2 volts during device operation, which voltage scales with the generation of logic technology used.

【００５２】本発明の一実施例についての以下の説明
は、図２に示されるようなプロセスフローおよび図３ａ
−３ｃに示されるようなメモリデバイスの横断図を中心
とする。図１と同じ参照番号で表された図３ａ−３ｃの
要素は同じか、または類似の要素を表す。The following description of one embodiment of the present invention refers to a process flow as shown in FIG.
-3c. Elements of FIGS. 3a-3c designated with the same reference numbers as FIG. 1 represent the same or similar elements.

【００５３】図３ａおよび図２のプロセスステップ２０
２に示すように、標準の半導体処理手法を使用してレベ
ル間誘電体層１１２が形成され、（必要な場合）平坦化
される。フォトレジスト層（図示しない）が形成され、
コンタクト孔がレベル間誘電体層１１２の中にエッチン
グされる。フォトレジストが除去された後、障壁／ライ
ン層１１６が毛布でおおうように（好ましくは、化学蒸
着ＣＶＤを使用して）形成される。次に、コンタクト孔
の残りを充たすように導電性の材料が毛布でおおうよう
に形成される。プラグ１１４およびライナー／障壁１１
６を形成するように、化学的機械的研磨（ＣＭＰ：ｃｈ
ｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌｐｏｌｉｓｈｉｎ
ｇ）を使用して、レベル間誘電体層の上にある導電性の
材料とライナー／障壁層の部分をエッチバックして研磨
バックする。表面ができる限り平らになるようにＣＭＰ
プロセスを使用することが好ましい。エッチバックプロ
セスによってくぼみが生じ、これによって後続の処理の
ための地勢が得られる。この地勢によって、強誘電体層
の局部結晶テクスチャが劣化することがあり、その結
果、コンデンサの特性が劣化することがある。Process step 20 of FIGS. 3a and 2
As shown in FIG. 2, an interlevel dielectric layer 112 is formed using standard semiconductor processing techniques and planarized (if necessary). A photoresist layer (not shown) is formed,
Contact holes are etched into the interlevel dielectric layer 112. After the photoresist is removed, a barrier / line layer 116 is formed (preferably using chemical vapor deposition CVD) over the blanket. Next, a conductive material is formed to cover the rest of the contact holes with a blanket. Plug 114 and liner / barrier 11
Chemical mechanical polishing (CMP: ch
electrical-mechanicalpolishing
Using g), etch back and polish back portions of the conductive material and liner / barrier layer above the interlevel dielectric layer. CMP to make the surface as flat as possible
Preferably, a process is used. The etch-back process creates depressions, which provide terrain for subsequent processing. Due to this terrain, the local crystal texture of the ferroelectric layer may deteriorate, and as a result, the characteristics of the capacitor may deteriorate.

【００５４】図２のステップに示すように、二層の酸化
障壁層３０２が選択的に形成される。まず、ＣＶＤ（標
準の半導体産業プロセス）の後に、好ましくは、Ａｒと
Ｎ₂の中の反応性スパッタ堆積によって堆積されるＴｉ
ＡｌＮ（好ましくは、約３０ｎｍ）を使用して、ＴｉＮ
（好ましくは、約５０ｎｍ）が堆積される。ＴｉＡｌタ
ーゲットの好適な組成はＴｉ_0.6Ａｌ_0.4であり、堆積プ
ロセスは好ましくは、約５０ｎｍ／分の堆積速度が達成
されるようにスパッタ電力を設定して、ＡｒとＮ₂（約
４０／６０の好適比）の中で約３５０Ｃ（ウェーハ温
度）で行われる。強誘電体コンデンサ誘電体のＭＯＣＶ
Ｄ堆積または強誘電体の酸素熱処理のような酸素を含む
プロセスの間に酸素が導体の中に拡散することにより導
体１１４の抵抗率が影響を受ける場合には、層３０２
（１２２）を形成するべきである。As shown in the step of FIG. 2, two oxidation barrier layers 302 are selectively formed. First, after the CVD (standard semiconductor industry process) is preferably deposited by reactive sputter deposition in Ar and N ₂ Ti
Using AlN (preferably about 30 nm), TiN
(Preferably about 50 nm) is deposited. The preferred composition of the TiAl target is Ti _0.6 Al _0.4 and the deposition process is preferably performed with the sputter power set to achieve a deposition rate of about 50 nm / min, with Ar and N ₂ (about 40/60 (Appropriate ratio) at about 350C (wafer temperature). MOCV of ferroelectric capacitor dielectric
If oxygen diffuses into the conductor during oxygen containing processes such as D deposition or ferroelectric oxygen heat treatment, the resistivity of conductor 114 will be affected if layer 114 is affected.
(122) should be formed.

【００５５】次に、ステップ２０４で、下電極材料３０
４（１２４）が形成される。このコンデンサを形成する
ために使用される誘電体材料３０６に応じて、下電極材
料３０４を一つ以上の層で構成してもよい。この実施例
では層３０４は好ましくは、ＡｒとＯ₂の雰囲気の中で
反応性スパッタ堆積によって堆積されるＩｒＯ_xの３０
ｎｍ下のスパッタ堆積によって堆積される約２０ｎｍの
Ｉｒで構成される。所有コストの理由で同じ成長室の中
でＩｒとＩｒＯ_xを堆積することが好ましい。堆積は好
ましくは、約５０ｎｍ／分が達成されるようにスパッタ
電力を設定して、Ａｒの中で約３００Ｃのウェーハ温度
で、その直後にガス雰囲気をＡｒ＋Ｏ₂（３０／７０）
に変え、ＩｒＯ_xの堆積速度が約３０ｎｍ／分となるよ
うにスパッタ電力を調整することにより、行われる。代
わりの好適実施例は、下電極として厚さが好ましくは約
１００ｎｍ以下のＩｒ層、より好ましくは約５０ｎｍの
Ｉｒを含む。Next, at step 204, the lower electrode material 30
4 (124) are formed. Depending on the dielectric material 306 used to form this capacitor, the lower electrode material 304 may be comprised of one or more layers. In this embodiment, layer 304 is preferably IrO _x 30 deposited by reactive sputter deposition in an atmosphere of Ar and O _2.
Consisting of about 20 nm Ir deposited by sub-nm sputter deposition. It is preferred to deposit Ir and IrO _x in the same growth chamber for cost of ownership reasons. The deposition is preferably performed at a wafer temperature of about 300 C in Ar, with the sputter power set to achieve about 50 nm / min, followed immediately by a gas atmosphere of Ar + O ₂ (30/70).
And the sputtering power is adjusted so that the deposition rate of IrO _x is about 30 nm / min. An alternative preferred embodiment includes an Ir layer having a thickness of preferably about 100 nm or less, more preferably about 50 nm of Ir, as the lower electrode.

【００５６】ＴｉＮは共用ツールの中で堆積し、ＴｉＡ
ｌＮは、ＩｒとＩｒＯ_xの一方または両方の成長室にク
ラスタされる専用ツールの中で堆積されることが好まし
い。所有コストを下げるために同じ成長室の中でＩｒと
ＩｒＯ_xを堆積することも好ましい。ＴｉＡｌＮの堆積
の前にＴｉＮが空気に露出される場合、真空または不活
性ガスの熱処理と（約１ｎｍのＴｉＮが除去される）プ
ラズマ洗浄の一方または両方がＴｉＡｌＮの堆積の前に
行われることが好ましい。TiN is deposited in a common tool and TiO
The 1N is preferably deposited in a dedicated tool that is clustered in one or both growth chambers of Ir and IrO _x . It is also preferable to deposit Ir and IrO _x in the same growth chamber to reduce the cost of ownership. If the TiN is exposed to air prior to TiAlN deposition, one or both of a vacuum or inert gas heat treatment and a plasma clean (to remove about 1 nm of TiN) may be performed prior to the TiAlN deposition. preferable.

【００５７】図３ｂに示すように、ステップ２０８でコ
ンデンサ誘電体層３０６が形成される。好ましくは層３
０６（１２６）は、有機金属ＣＶＤ（ＭＯＣＶＤ）を使
用して形成されるＰＺＴの１００ｎｍ未満（５０ｎｍが
更により好ましい）で構成される。しかし、化学溶液堆
積（ゾルゲルまたは有機金属分解）のような別の手法を
使用することもできる。良好な強誘電体スイッチング特
性（大きなスイッチング分極と比較的長方形に見えるヒ
ステリシスループ）を得るために好適なＺｒ／Ｔｉ組成
は約２０／８０である。その代わりに、スイッチング分
極とコンデンサ特性の一様さを最小にするためには、約
６５／３５のＺｒ／Ｔｉ組成が好ましいこともある。更
に、約０．５から１％のドーナドーパントでドーナドー
ピングされたＰＺＴとすることが好ましい。ドーナドー
パントは点欠陥の集中の制御を助けることにより、ＰＺ
Ｔの信頼性を改善する。ＭＯＣＶＤプロセス条件は好ま
しくは約６００Ｃより低い（更により好ましくは５５０
Ｃより低い）温度で行われる。ＰＺＴの堆積速度は１０
０と２００ｎｍ／分の間であるように設定される。膜組
成の再現可能な制御を行うために、ＭＯＣＶＤプロセス
は、溶剤と一緒に混合された有機金属プレカーソルの二
つまたは一つのカクテルを使用することにより、それを
液体に保持する。ＭＯＣＶＤ炉は一つまたは二つの液化
ガス蒸発器で液体を気化して、炉壁の温度を精密に制御
することにより、プレカーソルが分解したり凝縮したり
することを防止する。好ましくは、ＡｒまたはＨｅキャ
リアガスを使用してプレカーソルを反応室またはシャワ
ヘッドに流す。反応室またはシャワヘッドで、プレカー
ソルは酸化剤（Ｏ₂、Ｎ₂Ｏ、またはＨ₂Ｏ、Ｏ₂が好適）
と混合される。As shown in FIG. 3b, at step 208, a capacitor dielectric layer 306 is formed. Preferably layer 3
06 (126) comprises less than 100 nm (preferably 50 nm) of PZT formed using metal organic chemical vapor deposition (MOCVD). However, other approaches such as chemical solution deposition (sol-gel or organometallic decomposition) can also be used. The preferred Zr / Ti composition for obtaining good ferroelectric switching characteristics (large switching polarization and a hysteresis loop that looks relatively rectangular) is about 20/80. Alternatively, a Zr / Ti composition of about 65/35 may be preferred to minimize switching polarization and uniformity of capacitor characteristics. Further, it is preferred that the PZT be donor-doped with about 0.5 to 1% of a donor dopant. Donna dopants help control the concentration of point defects, thereby reducing PZ
Improve the reliability of T. MOCVD process conditions are preferably below about 600C (even more preferably 550C).
(Lower than C). PZT deposition rate is 10
It is set to be between 0 and 200 nm / min. To provide reproducible control of the film composition, the MOCVD process keeps it liquid by using a cocktail of two or one of an organometallic precursor mixed with a solvent. MOCVD furnaces vaporize liquids in one or two liquefied gas evaporators and precisely control the temperature of the furnace walls to prevent decomposition or condensation of the precursor. Preferably, the precursor is flowed to the reaction chamber or showerhead using an Ar or He carrier gas. In a reaction chamber or showerhead, the precursor is an oxidizing agent (O ₂ , N ₂ O, or H ₂ O, O ₂ is preferred)
Mixed with.

【００５８】ステップ２１０で、上電極３０８／３１０
（１２８／１３０）が形成される。ＰＺＴコンデンサ誘
電体の場合、好適な上電極スタックは、ＰＺＴコンデン
サ誘電体の上に形成されたＡｒとＯ₂内の反応性ＰＶＤ
によって堆積された約２０ｎｍのＩｒＯ_xの上にＡｒ内
のＰＶＤによって堆積された約１０ｎｍのＩｒで構成さ
れる。比較的低いスパッタ電力、したがって、遅い堆積
速度（２０ｎｍ／分前後が好ましい）で残りのアルゴン
と５０％と８０％との間のＯ₂とのガス混合物の中で４
００Ｃ未満でＩｒＯ_xを堆積することが好ましい。所有
権コストを低減するためにＩｒとＩｒＯ_xは同じ室の中
で堆積することが好ましい。At step 210, the upper electrodes 308/310
(128/130) is formed. For PZT capacitor dielectric, a suitable upper electrode stack, PZT capacitor dielectric reactive PVD of Ar and the O ₂ formed on the
Consists of about 10 nm Ir deposited by PVD in Ar on about 20 nm IrO _x deposited by. With a relatively low sputter power, and therefore a low deposition rate (preferably around 20 nm / min), the remaining argon and 4% in a gas mixture of 50% and 80% O _2.
It is preferred to deposit IrO _x at less than 00C. Preferably, Ir and IrO _x are deposited in the same chamber to reduce the cost of ownership.

【００５９】ステップ２１２で、ハードマスク３１２
（１３２）を形成するように、ハードマスク層が形成さ
れ、パターン形成とエッチングが行われる。好ましくは
ハードマスクは、コンデンサスタックの後続のエッチン
グの間に明らかにエッチングされない材料で構成され
る。ハードマスク材料が導電性であれば、それも有益で
ある。上電極への電気接続を行うのが容易になるからで
ある。好ましくは、ハードマスクは２００ｎｍのスパッ
タ堆積されたＴｉＡｌＮ（４０％のＡｌターゲット、Ａ
ｒ＋Ｎ₂（５０／５０）、４００Ｃのウェーハ温度）で
構成される。代替案では、ハードマスクは５０ｎｍのＴ
ｉＡｌＮの上の３００ｎｍのＳｉＯ₂で構成される。Ｓ
ｉＯ₂はＴＥＯＳのＰＥＣＶＤによって堆積される。ハ
ードマスクスタックのもう一つの実施例は、５０ｎｍの
ＴｉＡｌＮの上に形成された２０ｎｍのＴｉＡｌＯの上
に形成された、１２０ｎｍのＴｉＡｌの上の３０ｎｍの
ＴｉＡｌＮである。これらのすべての層は好ましくは、
同じ室の中のスパッタ堆積によって堆積される。ここ
で、膜の組成は、ガス組成（窒化物の場合Ａｒ＋Ｎ
₂（５０／５０）、金属の場合Ａｒ、酸化物の場合Ａｒ
＋Ｏ₂（９０／１０）またはＡｒ＋Ｎ₂＋Ｏ₂（８５／１
０／５））を変えることにより堆積の間に変えられる。
ＴｉＡｌＮは好ましくは、約１００ｎｍ／分のＴｉＡｌ
Ｎの堆積速度を達成するために、高電力で約４００Ｃで
堆積される。これらのすべての場合、ＴｉＡｌＮをＴｉ
Ｎに置き換えることができる。At step 212, the hard mask 312
A hard mask layer is formed to form (132), and pattern formation and etching are performed. Preferably, the hard mask is composed of a material that is not apparently etched during subsequent etching of the capacitor stack. It is also beneficial if the hardmask material is conductive. This is because it is easy to make an electrical connection to the upper electrode. Preferably, the hard mask is 200 nm sputter deposited TiAlN (40% Al target, A
r + N ₂ (50/50), wafer temperature of 400C). In the alternative, the hard mask is a 50 nm T
Consists of 300 nm of SiO ₂ on iAlN. S
iO ₂ is deposited by PEOS of TEOS. Another example of a hard mask stack is 30 nm TiAlN on 120 nm TiAl formed on 20 nm TiAlO formed on 50 nm TiAlN. All these layers are preferably
Deposited by sputter deposition in the same chamber. Here, the composition of the film is gas composition (Ar + N in the case of nitride).
₂ (50/50), Ar for metal, Ar for oxide
+ O ₂ (90/10) or Ar + N ₂ + O ₂ (85/1
0/5)) during the deposition.
TiAlN is preferably about 100 nm / min TiAl
To achieve a deposition rate of N, it is deposited at about 400 C with high power. In all these cases, TiAlN is replaced by Ti
N.

【００６０】リソグラフィツールの汚染を防止するため
に、ウェーハの裏側を洗浄することが好ましい。湿式エ
ッチングプロセスは若干、ウェーハの裏側に存在する材
料によって左右される（たとえば、それがＳｉ、ＳＩＯ
₂、またはＳｉ₃Ｎ₄の場合）。湿式エッチングＰＺＴ
は、ふっ素の強酸、または（更により好ましくは）酸と
塩素およびふっ素のエッチング薬品との混合物、たとえ
ばＨ₂Ｏ＋ＨＦ＋ＨＣｌまたはＨ₂Ｏ＋ＮＨ₃Ｆ＋ＨＣｌ
を必要とすることがある。この薬品は、ウェーハの裏側
／エッジに存在し得る低レベルのＩｒも除去する。Preferably, the backside of the wafer is cleaned to prevent contamination of the lithography tool. The wet etching process is somewhat dependent on the material present on the backside of the wafer (eg, it may be Si, SIO
₂ or for Si ₃ N ₄ ). Wet etching PZT
Is a strong acid of fluorine, or (more preferably) a mixture of an acid with chlorine and a fluorine etchant, such as H ₂ O + HF + HCl or H ₂ O + NH ₃ F + HCl
May be required. This chemical also removes low levels of Ir that may be present on the backside / edge of the wafer.

【００６１】どの従来形式のパターン形成も使用するこ
とができるが、フォトレジストマスクが好適である。パ
ターン形成マスクが形成された後、スタック全体をこの
一つのマスクでエッチングする（ステップ２１４）。し
たがって、このエッチングはハードマスク、上電極、Ｐ
ＺＴ、下電極、および下電極拡散障壁をエッチングする
必要がある。二つの好適なエッチングアプローチがあ
る。Although any conventional patterning can be used, a photoresist mask is preferred. After the patterning mask is formed, the entire stack is etched with this one mask (step 214). Therefore, this etching is performed by hard mask, upper electrode, P
The ZT, lower electrode, and lower electrode diffusion barrier need to be etched. There are two preferred etching approaches.

【００６２】第一のエッチングアプローチは一つの高密
度プラズマエッチング室を使用することにより、同じエ
ッチング室で以下のプロセスシーケンスを使用してこれ
らの層のすべてをエッチングする。各々の場合、遠隔プ
ラズマ密度は最大電力近くに設定される。ハードマスク
はまず塩素薬品を使用してエッチングされる（ＳｉＯ ₂
ハードマスクが使用されない場合、この場合ふっ素と塩
素の薬品が使用される）。一例のＴｉＡｌＮエッチング
レシピは、Ｃｌ₂とＮ₂（８０／２０）のエッチング用試
薬、約１０ｍＴｏｒｒの圧力、および中位の基板バイア
スで構成される。ＴｉＡｌＯ_xがハードマスクの一部で
ある場合には、好ましくは、この層に穴をあけるように
短い高電力ステップが付加される。ハードマスクのエッ
チング後、約４０ｍＴｏｒｒの圧力と小さい基板バイア
スでＯ₂とＮ₂（８５／１５）を使用してレジストが除去
される。Ｉｒ／ＩｒＯ_x上電極は好ましくは、高バイア
ス（約１００ｎｍ／分のエッチング速度）と低い圧力
（約３ｍＴｏｒｒ）でＣｌ₂＋Ｎ₂＋Ｏ₂薬品（６０／２
０／２０）を使用してエッチングされる。酸素を付加し
て、ＩｒエッチングとＴｉＡｌＮハードマスクエッチン
グとの間の高選択性を確実にする。ＰＺＴは、中間の圧
力（約１０ｍＴｏｒｒ）と高基板バイアス（約１００ｎ
ｍ／Ｏ₂（分のエッチング速度）で塩素とふっ素を含む
反応薬品（Ｃｌ₂＋ＣＦ₄＋Ｎ₂＋４５／１５／２０／２
０））の中でエッチングされる。この場合も、ＰＺＴエ
ッチング速度とハードマスクエッチング速度との間の良
好な選択性を確実にし、ＰＺＴからの酸素損失を最小に
するために、酸素が付加される。下電極は好ましくは、
上電極と同じレシピでエッチングされる。ＴｉＡｌＮ下
拡散障壁は好ましくは、二段階のレシピでエッチングさ
れる。エッチング用試薬はＣｌ₂とＮ₂（８０／２０）を
含む。圧力は好ましくは約１０ｍＴｏｒｒであり、エッ
チングは高電力短時間ステップ（約３０ｎｍの除去）で
始まり、その後の１００％のオーバエッチング時間の低
電力エッチングステップで行われる。The first etching approach is one high density
The same energy by using a plasma etching chamber.
Use the following process sequence in the
Etch all of these layers. In each case, the remote
The plasma density is set near maximum power. Hard mask
Is first etched using chlorine chemicals (SiO 2 _Two
If a hard mask is not used, in this case fluorine and salt
Raw chemicals are used). Example of TiAlN etching
The recipe is Cl_TwoAnd N_Two(80/20) Trial for etching
Drug, about 10 mTorr pressure, and medium substrate via
It is composed of TiAlO_xIs part of the hard mask
In some cases it is preferable to drill holes in this layer
A short high power step is added. Hard mask edge
After etching, a pressure of about 40 mTorr and a small substrate via
O_TwoAnd N_TwoRemove resist using (85/15)
Is done. Ir / IrO_xThe upper electrode is preferably a high via
(About 100 nm / min etching rate) and low pressure
(About 3mTorr) and Cl_Two+ N_Two+ O_TwoChemicals (60/2
0/20). Add oxygen
, Ir etching and TiAlN hard mask etch
To ensure high selectivity between them. PZT is an intermediate pressure
Force (about 10 mTorr) and high substrate bias (about 100 n
m / O_TwoIncludes chlorine and fluorine in (minute etching rate)
Reactive chemical (Cl_Two+ CF_Four+ N_Two+45/15/20/2
Etched in 0)). Also in this case, PZT
Good between etching rate and hard mask etching rate
Ensure good selectivity and minimize oxygen loss from PZT
To do so, oxygen is added. The lower electrode is preferably
Etching is performed in the same recipe as the upper electrode. Under TiAlN
The diffusion barrier is preferably etched in a two-step recipe
It is. The etching reagent is Cl_TwoAnd N_Two(80/20)
Including. The pressure is preferably about 10 mTorr,
The chining is a high power short time step (about 30nm removal)
Start and then 100% overetch time low
This is performed in a power etching step.

【００６３】第二のエッチングアプローチは高温エッチ
ングプロセスを使用して、Ｉｒ、ＩｒＯ_x、およびＰＺ
Ｔのような室温近くの低揮発性の種類をエッチングす
る。したがって、プロセスシーケンスを以下に列挙す
る。ＳｉＯ₂ハードマスクの場合、ＳｉＯ₂はまず標準の
ＳｉＯ₂エッチング薬品を使用して専用のＳｉＯ₂エッチ
ング室（ふっ素薬品のみ）でエッチングされる。次に、
標準のアッシングプロセス（たとえば、Ｏ₂＋Ｎ₂＋Ｈ₂
Ｏ＋選択的なＣＦ₄）を使用して、レジストが除去され
る。（ＳｉＯ₂の下の）ＴｉＡｌＮは、好ましくは、前
に説明したような類似の薬品と電力を使用するが、より
高い圧力（１５−２０ｍＴｏｒｒ）でＩｒの前に高温エ
ッチング室の中でエッチングされる。ＴｉＡｌＮハード
マスクの場合、前記のプロセス条件に類似したプロセス
条件で室温に近いエッチング室が使用される。レジスト
はそのエッチング室の中で、または専用の室の中でも除
去できる。Ｉｒ／ＩｒＯ_x上電極、ＰＺＴ、ＩｒＯ_x／Ｉ
ｒ下電極、およびＴｉＡｌＮ下電極拡散障壁は高温で、
室圧力が１０と２０ｍＴｏｒｒとの間になることを除い
て室温で説明したのと同様なエッチングレシピを使用し
てエッチングされる。A second etching approach uses a high temperature etching process to produce Ir, IrO _x , and PZ
Etch low volatility species near room temperature, such as T. Accordingly, the process sequences are listed below. In the case of a SiO ₂ hard mask, the SiO ₂ is first etched in a dedicated SiO ₂ etching chamber (only fluorochemical) using standard SiO ₂ etching chemicals. next,
Standard ashing process (eg, O ₂ + N ₂ + H ₂
The resist is removed using O + selective CF ₄ ). TiAlN (under SiO ₂ ) is preferably etched in a high temperature etch chamber before Ir using similar chemicals and power as previously described, but at a higher pressure (15-20 mTorr). You. In the case of a TiAlN hard mask, an etching chamber near room temperature is used under process conditions similar to those described above. The resist can be removed in the etching chamber or in a dedicated chamber. Ir / IrO _x upper electrode, PZT, IrO _x / I
r lower electrode, and TiAlN lower electrode diffusion barrier at high temperature,
Etching is performed using an etching recipe similar to that described at room temperature, except that the chamber pressure is between 10 and 20 mTorr.

【００６４】次に、５分間、ＤＩのＨ₂Ｏまたは希酸
（たとえば、Ｈ₂Ｏ＋ＮＨ₄Ｆ＋ＨＣｌ（５００：１：
１））のメガソニック洗浄でタンクの中にウェーハを浸
した後、ＤＩのＨ₂Ｏのスピン、リンス、乾燥を行うこ
とにより、ウェーハを洗浄する。代わりに、酸（水）ス
プレーツールを使用することができる。Next, for 5 minutes, DI H ₂ O or dilute acid (for example, H ₂ O + NH ₄ F + HCl (500: 1:
After the wafer is immersed in the tank by the megasonic cleaning of 1)), the wafer is cleaned by spinning, rinsing and drying DI H ₂ O. Alternatively, an acid (water) spray tool can be used.

【００６５】次のプロセスは図３ｃに示すように、側壁
拡散障壁３１４／３１６（１１８／１２０）の堆積を含
む（ステップ２１８）。この層の利点は、この層が誘電
体材料で構成され、上電極に接触するように形成された
コンタクトが少しずれた場合、この絶縁性の拡散障壁層
がなければコンデンサの二つの電極が短絡することがあ
るということである。本発明のこの実施例では、拡散層
は酸化アルミニウムの層３１６（１１８）と窒化シリコ
ンの層３１４（１２０）で構成される。他の障壁層も使
用することはできるが、この層の組合わせが、コンデン
サスタックまたはその後に続く必要な熱処理ステップに
悪影響を与えることなく最良の拡散障壁の性質を与える
ように思われる。好適アプローチはＡｌＯ_xを堆積する
ことである（１５−５０ｎｍ、より好ましくはＰＶＤに
よる３０ｎｍ、またはＭＯＣＶＤによる２０ｎｍ）。Ａ
ｌＯ_xのスパッタ堆積は好ましくは、パルス状ＤＣ電源
と純粋Ａｌターゲットを使用し、（１５ｎｍ／分より小
さい）低堆積速度、３００Ｃのウェーハ温度、Ａｒ＋Ｏ
₂（９２／８）を使用して行われる。The next process involves the deposition of sidewall diffusion barriers 314/316 (118/120), as shown in FIG. 3c (step 218). The advantage of this layer is that if this layer is made of a dielectric material and the contact formed to contact the upper electrode is slightly displaced, the two electrodes of the capacitor will be shorted without this insulating diffusion barrier layer. That is to say. In this embodiment of the invention, the diffusion layer is comprised of a layer of aluminum oxide 316 (118) and a layer of silicon nitride 314 (120). Although other barrier layers can be used, it appears that this combination of layers provides the best diffusion barrier properties without adversely affecting the capacitor stack or subsequent required heat treatment steps. The preferred approach is to deposit AlO _x (15-50 nm, more preferably 30 nm by PVD or 20 nm by MOCVD). A
The sputter deposition of lO _x preferably uses a pulsed DC power supply and a pure Al target, low deposition rate (less than 15 nm / min), wafer temperature of 300 C, Ar + O
₂ (92/8).

【００６６】相互汚染を防止するために、強誘電体コン
デンサのエッチングツール、湿式槽、スピンリンス乾
燥、および側壁拡散ツールはＦｅＲＡＭプロセスモジュ
ール専用にして共用しないことが好ましい。ＦｅＲＡＭ
構造の製造にだけ使用されて、他のどれにも使用されな
いように装置を専用することはしないことが好ましい。
そして、ツールを共用できないことを確実にするために
エッチングツール以外のすべてに対して汚染試験を行う
ことが推奨される。To prevent cross-contamination, the ferroelectric capacitor etching tool, wet bath, spin rinse drying, and sidewall diffusion tools are preferably dedicated to the FeRAM process module and not shared. FeRAM
It is preferred that the device be used only in the manufacture of the structure and not dedicated to anything else.
And it is recommended that a contamination test be performed on all but the etching tools to ensure that the tools cannot be shared.

【００６７】後続の誘電体堆積ツールの汚染を防止する
ためにウェーハの裏側を洗浄することが好ましい。湿式
エッチングプロセスはウェーハ（たとえば、Ｓｉ、Ｓｉ
Ｏ₂、またはＳｉ₃Ｎ₄である場合）の裏側に存在する材
料によって若干左右される。湿式エッチングＰＺＴは通
常、強ふっ素酸、または更に好ましくはＨ₂Ｏ＋ＨＦ＋
ＨＣＬまたはＨ₂Ｏ＋ＮＨ₃Ｆ＋ＨＣｌのような塩素とふ
っ素と酸の混合物のエッチング薬品を必要とする。この
薬品はウェーハの裏側／へりに存在し得る低レベルのＩ
ｒも除去する。Preferably, the backside of the wafer is cleaned to prevent contamination of subsequent dielectric deposition tools. The wet etching process is performed on the wafer (eg, Si, Si
(If O ₂ or Si ₃ N ₄ ). Wet etching PZT is typically a strong hydrofluoric acid, or more preferably H ₂ O + HF +
Requires an etch chemistry of a mixture of chlorine, fluorine and acid, such as HCL or H ₂ O + NH ₃ F + HCl. This chemical has a low level of I that may be present on the backside / edge of the wafer.
r is also removed.

【００６８】次の好適ステップは、ＳｉＨ₄＋Ｎ₂の好適
プロセス（１−１００フロー速度）のＰＥＣＶＤによる
薄いＳｉ₃Ｎ₄のエツチストップの堆積（約１５−５０ｎ
ｍ、より好ましくは２０ｎｍ）である。The next preferred step is the deposition of a thin Si ₃ N ₄ etch stop (about 15-50 n) by PECVD of the preferred SiH ₄ + N ₂ process (1-100 flow rate).
m, more preferably 20 nm).

【００６９】コンデンサより上に堆積することができる
多数の可能な層間誘電体（ＩＬＤ）がある。ＦｅＲＡＭ
プロセスモジュールの目標は選択を制限することではな
くて、プロセスフローがデバイスの残り（たとえば、論
理部分）に対してどれでも最善なものを使用できるよう
にすることである。しかし、ＰＺＴが使用される場合に
は、これは（ＰＺＴ堆積後の）熱バジェットを約６００
Ｃより低く制限する。そうでない場合には、選択は差を
生じない。There are a number of possible interlayer dielectrics (ILDs) that can be deposited above the capacitors. FeRAM
The goal of the process module is not to limit the choice, but to allow the process flow to use whatever is best for the rest of the device (eg, the logic). However, if PZT is used, this can increase the thermal budget (after PZT deposition) to about 600
Limit below C. Otherwise, the choice makes no difference.

【００７０】ＩＬＤ堆積後の最大熱バジェットが６００
Ｃより小さい場合には、ＡｌＯ_x堆積後に熱処理を行う
ことが好ましい（可能な場合、ＲＴＡにより６０秒間Ｏ
₂内で６００から６５０Ｃ）。The maximum thermal budget after ILD deposition is 600
If it is smaller than C, heat treatment is preferably performed after AlO _x deposition (if possible, RTA is performed for 60 seconds by RTA).
600 to 650C within ₂ ).

【００７１】ＩＬＤ堆積後に、サンプルは好ましくはＣ
ＭＰにより平坦化される。After ILD deposition, the sample is preferably C
It is planarized by MP.

【００７２】バックエンドのメタライゼーションには多
数の可能性がある。この場合も、ＦｅＲＡＭプロセスモ
ジュールの目標はこの判断を制限することではなくて、
論理部分のようなデバイスの残りの部分に対して最良で
あるものをプロセスフローが使用できるようにすること
である。この選択は、ビアエッチング後に、そしてビア
エッチングプロセス自体により熱バジェットに影響を及
ぼす場合には、ＦｅＲＡＭプロセスモジュールに影響を
及ぼす。二つのバックエンドのメタライゼーション方策
について説明する。二つの選択には、Ａｌメタライゼー
ションのＷビアが含まれる。第二の選択には、低Ｋ誘電
体（低熱バジェット）のＣｕデュアルダマスカスプロセ
スが含まれる。There are many possibilities for back-end metallization. Again, the goal of the FeRAM process module is not to limit this decision,
The goal is to make the process flow use what is best for the rest of the device, such as logic. This choice affects the FeRAM process module after via etching and if it affects the thermal budget by the via etching process itself. We describe two back-end metallization strategies. Two options include W vias in Al metallization. A second option includes a low K dielectric (low heat budget) Cu dual damascus process.

【００７３】ＷビアとＡｌメタライゼーションの例の場
合、コンデンサより上のＩＬＤが６００より大きい熱バ
ジェットを許容することができれば、好ましい。For the example of W via and Al metallization, it would be desirable if the ILD above the capacitor could tolerate a thermal budget greater than 600.

【００７４】ＣＭＰ平坦化後、ビアのパターン形成を行
うためにリソグラフィが行われる。次に、４ステップの
エッチング（反射防止コーティングエッチング、ＩＬＤ
エッチング、Ｓｉ₃Ｎ₄エッチング、およびＡｌＯ_xエッ
チング）を使用してビアのエッチングが行われる。Ａｌ
Ｏ_xエッチングがなければ、これは標準のビアエッチン
グプロセスである。好適なＡｌＯ_xエッチングプロセス
は、低圧力（約５ｍＴｏｒｒ）で大きなＤＣバイアスの
高密度プラズマを使用する。ＡｌＯ_xとＳｉ₃Ｎ ₄のエッ
チングプロセスは、ウェーハ上で一様で反復可能なエッ
チングを行うようにチューニングされる。これにより、
必要とされるオーバエッチングの量が最小になる。この
エッチングがハードマスク３１２／１３２の上表面で停
止するか、またはハードマスク３１２／１３２内に部分
的にのみエッチングすることが重要である。エッチング
ステップの終点検出が好ましい。ビアのエッチング後、
標準のビア洗浄プロセスを使用してウェーハが洗浄され
る。標準のビア洗浄プロセスでは通常、溶剤洗浄の後に
ＤＩスピン／リンス／乾燥が行われる。After the CMP flattening, via pattern formation is performed.
Lithography is performed to achieve this. Next, a four-step
Etching (Anti-reflective coating etching, ILD
Etching, Si_ThreeN_FourEtching and AlO_xEdge
The via etching is performed using (ching). Al
O_xWithout etching, this is a standard via etch
Process. Suitable AlO_xEtching process
Has a large DC bias at low pressure (about 5 mTorr).
Use high-density plasma. AlO_xAnd Si_ThreeN _FourNo
The etching process is uniform and repeatable on the wafer.
Tuned to perform tuning. This allows
The amount of overetching required is minimized. this
Etching stops at upper surface of hard mask 312/132
Stop or part inside hard mask 312/132
It is important to etch only in a specific way. etching
Detection of the end point of the step is preferred. After via etching,
The wafer is cleaned using a standard via cleaning process
You. In standard via cleaning processes, it is usually
DI spin / rinse / dry is performed.

【００７５】ステップ２２２で、導体１３２とライナー
１３８の形成の前に、本発明の熱処理を行うことによ
り、（強誘電体材料のエッチング、封止、およびコンタ
クトエッチングのような）コンデンサスタック処理によ
ってコンデンサ誘電体に生じる損傷が除去され、これら
の要素の電気的特性が改善される。この点でこの熱処理
が行わなければ（すなわち、ＰＺＴスタックの側壁が露
出した状態でこの熱処理が行われれば）、各コンデンサ
の周囲の近くでＰｂが失われる。ＰＺＴ膜内のＰｂのこ
の損失の結果として、コンデンサ集積後に小さなコンデ
ンサ（周囲対面積の比が大きなコンデンサ）の電気的特
性が劣化する。本発明の熱処理は好ましくは、レベル間
誘電体が形成され、ビア孔のパターン形成とエッチング
が行われた後で、ビアを導電性の材料で充たす前に行わ
れる。熱処理条件は、Ａｒ、Ｎ₂、または真空のような
不活性雰囲気の中で約４００から８００Ｃ（より好まし
くは、約５００から７００Ｃ、最も好ましくは、約６０
０Ｃ）で、継続時間が約３０秒から５分（より好ましく
は、約１から４分、最も好ましくは、約２分）である。
ＩＬＤ熱バジェットがこれを許さない場合には、ＲＴＡ
によりできる限り大きな利用可能な熱バジェットを使用
して熱処理することが好ましい。In step 222, prior to the formation of conductor 132 and liner 138, the heat treatment of the present invention is performed to provide a capacitor by capacitor stack processing (such as ferroelectric material etching, encapsulation, and contact etching). Damage to the dielectric is eliminated and the electrical properties of these components are improved. At this point, if the heat treatment is not performed (ie, if the heat treatment is performed with the sidewalls of the PZT stack exposed), Pb is lost near the periphery of each capacitor. As a result of this loss of Pb in the PZT film, the electrical properties of small capacitors (capacitors with a high perimeter to area ratio) are degraded after capacitor integration. The heat treatment of the present invention is preferably performed after the interlevel dielectric has been formed, the via holes have been patterned and etched, and before the vias are filled with a conductive material. The heat treatment conditions, Ar, N _2, or from about 400 800C (more preferably in an inert atmosphere such as vacuum,, 700C of about 500, and most preferably, about 60
At 0C), the duration is from about 30 seconds to 5 minutes (more preferably, from about 1 to 4 minutes, most preferably, about 2 minutes).
If the ILD heat budget does not allow this, RTA
It is preferred to heat treat using the largest available thermal budget.

【００７６】次に、ＡｒまたはＡｒ＋Ｈ₂を使用するビ
アのスパッタ洗浄後に、Ｔｉ上のＴｉＮのスパッタ堆積
により拡散障壁ライナが堆積される。これらのツールの
どれもが専用でないことが好ましい。しかし、汚染試験
の結果、これらのツールにより処理された清浄なウェー
ハ上のＦｅＲＡＭ汚染が示された場合には、汚染された
コンタクトエッチング後のすべてのツールは専用とする
必要があり、プロセスフローのこの点でＦｅＲＡＭ汚染
を除去するためのウェーハ裏側洗浄を行う必要がある。Next, after sputter cleaning of the via using Ar or Ar + H ₂ , a diffusion barrier liner is deposited by sputter deposition of TiN on Ti. Preferably, none of these tools are dedicated. However, if the contamination tests show FeRAM contamination on clean wafers processed by these tools, all tools after the contaminated contact etch need to be dedicated and the process flow At this point, it is necessary to perform backside cleaning of the wafer to remove FeRAM contamination.

【００７７】使用される場合には、ビアを充たすために
ＣＶＤのＷが堆積され、ＣＭＰまたはエッチバックを使
用して上表面からＷを除去する。次に、Ａｌメタライゼ
ーションが堆積される。これは好ましくは、Ｔｉの上に
あるＴｉＮ上にある（Ｃｕドーピングされた）Ａｌの上
のＴｉＮのスタックで構成される。次に、Ａｌがパター
ン形成され、エッチングされる。後続のすべてのプロセ
スはＦｅＲＡＭプロセスモジュールの影響を受けない。
特に、メタライゼーションプロセスステップ内で、また
はプロセスフローの終わりに形成ガス熱処理を使用する
ことが好ましい。この熱処理は一般に５００Ｃより低い
からである。If used, CVD W is deposited to fill the vias and CMP or etchback is used to remove W from the top surface. Next, Al metallization is deposited. It preferably consists of a stack of TiN on Al (Cu-doped) on TiN on Ti. Next, Al is patterned and etched. All subsequent processes are not affected by the FeRAM process module.
In particular, it is preferred to use a forming gas heat treatment within the metallization process steps or at the end of the process flow. This is because this heat treatment is generally lower than 500C.

【００７８】低Ｋ誘電体（低熱バジェット）のＣｕデュ
アルダマスカスの特定の例の場合、コンデンサより上の
ＩＬＤの堆積後に４５０Ｃの最大熱バジェットが好まし
い。コンデンサのエッチングの損傷を除去するために側
壁障壁堆積後に、前に説明したように熱処理を行うこと
が好ましい。For the specific example of a low K dielectric (low heat budget) Cu dual damascus, a maximum heat budget of 450 C after deposition of the ILD above the capacitor is preferred. Preferably, a heat treatment is performed after the sidewall barrier deposition, as described above, to remove damage to the capacitor etch.

【００７９】ＣＭＰ後に、ＣＶＤによりＳｉＣＯＮの薄
いエッチストップ（１５ｎｍ）が堆積された後、低Ｋで
低熱バジェットのＩＭＤ熱バジェットが堆積され、その
後にＳｉＣＯＮのもう一つの薄い（１５ｎｍ）エッチス
トップが堆積される。次に、リソグラフィを使用して、
ビアのパターン形成が行われる。次に、下記の層、すな
わち、反射防止コーティング（ある場合）、ＳｉＣＯ
Ｎ、ＩＭＤ、ＳｉＣＯＮ、ＩＬＤ、Ｓｉ₃Ｎ₄、ＡｌＯ_x
を通してビアのエッチングを行うべきである。Ｓｉ₃Ｎ₄
とＡｌＯｘの詳細については既に説明した。次に、レジ
ストが除去され、ビアが（好ましくは湿式プロセスを使
用して）洗浄される。次に、リソグラフィを使用して、
金属要素のパターン形成が行われる。次に、好ましく
は、反射防止コーティング（ある場合）、ＳｉＣＯＮ、
およびＩＭＤだけを通して金属エッチングを行うことに
より、下側のＳｉＣＯＮ層上で止まる。次に、レジスト
が除去され、金属とビアが洗浄される。ビアのエッチン
グ洗浄後、またはＮ₂または好適不活性ガスの中での金
属エッチング後に利用できる最大熱バジェットで熱処理
を行うことが好ましい。次のステップは金属堆積であ
り、これはプラズマ洗浄、その後のＴａＮ_xシード層、
Ｃｕシード層の堆積、その後のＣｕのめっきまたは堆積
によるビアの充てんで構成される。ＣｕとＴａＮは上記
のＩＭＤからＣＭＰにより除去される。After CMP, a thin etch stop (15 nm) of SiCON is deposited by CVD, followed by a low K, low heat budget IMD thermal budget, followed by another thin (15 nm) etch stop of SiCON. Is done. Then, using lithography,
Via patterning is performed. Next, the following layers: anti-reflective coating (if any), SiCO
N, IMD, SiCON, ILD, Si ₃ N ₄ , AlO _x
Vias should be etched through. Si ₃ N ₄
And AlOx have already been described in detail. Next, the resist is removed and the vias are cleaned (preferably using a wet process). Then, using lithography,
The pattern formation of the metal element is performed. Next, preferably, an anti-reflective coating (if any), SiCON,
And stopping on the underlying SiCON layer by performing a metal etch only through the IMD. Next, the resist is removed and the metal and vias are cleaned. After etching cleaning the via, or heat treatment is preferably performed at a maximum thermal budget available after metal etching in a N ₂ or preferably inert gas. The next step is metal deposition, which is a plasma clean, followed by a TaN _x seed layer,
It consists of depositing a Cu seed layer and then filling the vias by plating or depositing Cu. Cu and TaN are removed from the IMD by CMP.

【００８０】これらのどのツールも専用でないことが好
ましい。しかし、汚染試験の結果、これらのツールによ
り処理された清浄なウェーハ上のＦｅＲＡＭ汚染が示さ
れた場合には、汚染されたコンタクトエッチング後のす
べてのツールは専用とする必要があり、プロセスフロー
のこの点でＦｅＲＡＭ汚染を除去するためのウェーハ裏
側洗浄を行う必要がある。Preferably, none of these tools are dedicated. However, if the contamination tests show FeRAM contamination on clean wafers processed by these tools, all tools after the contaminated contact etch need to be dedicated and the process flow At this point, it is necessary to perform backside cleaning of the wafer to remove FeRAM contamination.

【００８１】無水素コンタクトエッチングの実施例 本発明のこの実施例は、図２のプロセスステップ２２０
を変更する。しかし、図１に示すようなデバイス構造は
プロセスのこの変更により変えても変えなくてもよい。
本質的に本発明は、強誘電体コンデンサの上電極をドラ
イブラインに接続し、図１のレベル１６９の導体または
半導体を図１のレベル１７０のメタライゼーションに接
続するために使用されるコンタクト開口をエッチングす
るための新規なエッチング薬品とプロセス条件セットで
ある。Embodiment of Hydrogen-Free Contact Etching This embodiment of the present invention uses process step 220 of FIG.
To change. However, the device structure as shown in FIG. 1 may or may not be changed by this change in the process.
In essence, the invention provides a contact opening used to connect the top electrode of a ferroelectric capacitor to the drive line and to connect the level 169 conductor or semiconductor of FIG. 1 to the level 170 metallization of FIG. A new set of etching chemicals and process conditions for etching.

【００８２】図４ａ−４ｄに示される本発明の実施例に
よれば、ＰＺＴは水素の存在によって減ることがあり得
る。その結果、スイッチング分極が小さくなり、これは
後の熱処理によって充分に回復することも回復しないこ
ともある。本発明の一実施例では、ハードマスクは複数
の層で構成され、この中でＴｉＡｌＮ層が上電極の上に
とどまる。もう一つの実施例では、上電極の上にＴｉＡ
ｌＮは残されない。本発明のこの実施例では、側壁拡散
障壁（好ましくはＡｌＯ_xとＡｌＮの一方または両方で
構成される）は層４０２、４０４、および４０６の中の
二つの層として堆積され、そして選択的にエッチバック
されてコンデンサスタック上に側壁を形成することがで
きる。層４０２は好ましくはＡｌＯ_xで構成され、層４
０４は好ましくはＡｌＮで構成される。好ましくは、層
４０２、４０４、および４０６の中のもう一つの層は層
間エッチストップ材料、好ましくは窒化シリコンで構成
される。代表的には、ＣＨＦ₃またはＣＨ₂Ｆ₂のような
水素を含むプラズマを使用して窒化シリコンはエッチン
グされる。したがって、これらの層をエッチングしてＴ
ｉＡｌＮ層とコンデンサの上電極の一方または両方への
コンタクトを形成する間に、水素が上電極を通ってＰＺ
Ｔ材料に拡散し、好ましくないことにこの層の電気的と
物理的の一方または両方の特性を変えてしまうことがあ
り得る。したがって、本発明の方法とエッチング用試薬
は、上電極へのコンタクトのエッチング（窒化シリコン
層、ＡｌＯ_x層、ＡｌＮ層等を通るエッチング）のため
の、水素のないエッチング用試薬を含む。更に、このエ
ッチング用試薬およびエッチングプロセスはＴｉＡｌ
Ｎ、層３１２の障壁材料に対してかなり選択的であるべ
きである。これにより、本発明のコンタクトエッチング
の後、この層の一部は上電極上で変わらないままとな
る。更に詳しく説明すると、本発明の層４０２、４０
４、４０６、４０８、４１０等をエッチングするための
エッチング用試薬はＣＦ ₄、Ｃ₂Ｆ₆、Ｃ₄Ｆ₈、Ｃ₅Ｆ₈、
Ｃ_xＦ_y、ＮＦ₃、ＳＦ₆またはそれらの任意の組合わせで
構成され、好ましくは、高密度プラズマに組込まれる。
本発明に対するエッチング用試薬は付加的に、Ａｒ、Ｎ
₂、Ｏ₂、Ｏ₃、ＣＯ、ＣＯ₂、ＮＨ₃、Ｈ₂、Ｃ_xＨ_y、Ｎ₂
Ｏ、ＮＯ、Ｈ₂Ｏ、またはそれらの組合わせで構成され
る。更に、水素を含むコンタクトエッチングのステップ
は水素を含むガス薬品、ＮＨ₃、Ｈ₂、Ｃ_xＨ_y、Ｈ₂Ｏ、
Ｃ₂Ｆ₅Ｈ、Ｃ₄Ｆ₇Ｈ、ＣＦ₃Ｈ、Ｃ_xＦ_yＨ_zをも含んでも
よい。水素障壁がエッチングされた構造とコンデンサ誘
電体との間にある場合には、水素を含むエッチング用試
薬を使用して構造をエッチングしてもよい。In the embodiment of the present invention shown in FIGS.
According to PZT, it can be reduced by the presence of hydrogen
You. As a result, the switching polarization is reduced, which is
It is necessary to make sure that the heat
There is also. In one embodiment of the present invention, the
In which a TiAlN layer is formed on the upper electrode
Stay. In another embodiment, a TiO 2
1N is not left. In this embodiment of the invention, the sidewall diffusion
Barrier (preferably AlO_xAnd one or both of AlN
Is composed of layers 402, 404, and 406
Deposited as two layers, and selectively etch back
To form sidewalls on the capacitor stack.
Wear. Layer 402 is preferably AlO_xComposed of layer 4
04 is preferably composed of AlN. Preferably, the layer
Another layer in 402, 404, and 406 is a layer
Consists of inter-etch stop material, preferably silicon nitride
Is done. Typically, CHF_ThreeOr CH_TwoF_Twolike
Silicon nitride is etched using a plasma containing hydrogen
Is Therefore, these layers are etched and T
to the iAlN layer and one or both of the top electrodes of the capacitor
During the formation of the contact, hydrogen is passed through the upper electrode to PZ
Diffuses into the T material, and undesirably, the electrical and electrical properties of this layer
May change one or both physical properties.
Can get. Therefore, the method of the present invention and the etching reagent
Is the etching of the contact to the upper electrode (silicon nitride
Layer, AlO_xLayer, AlN layer, etc.)
Of hydrogen-free etching reagents. Furthermore, this d
The etching reagent and etching process are TiAl
N, should be fairly selective to the barrier material of layer 312
It is. Thereby, the contact etching of the present invention
After this, part of this layer remains unchanged on the upper electrode.
You. More specifically, the layers 402 and 40 of the present invention are described.
For etching 4, 406, 408, 410, etc.
Etching reagent is CF _Four, C_TwoF₆, C_FourF₈, C_FiveF₈,
C_xF_y, NF_Three, SF₆Or in any combination of them
And preferably incorporated into a high density plasma.
The etching reagent for the present invention additionally comprises Ar, N
_Two, O_Two, O_Three, CO, CO_Two, NH_Three, H_Two, C_xH_y, N_Two
O, NO, H_TwoO, or a combination of
You. Further, a contact etching step containing hydrogen
Is a gas chemical containing hydrogen, NH_Three, H_Two, C_xH_y, H_TwoO,
C_TwoF_FiveH, C_FourF₇H, CF_ThreeH, C_xF_yH_zIncluding
Good. Structure with hydrogen barrier etched and capacitor
If it is located between the conductor and
The structure may be etched using a drug.

【００８３】図４ａに示すように、半導体デバイス処理
で普通に行われているようにウェーハ全体の上にレベル
間誘電体層４０８が形成される。好ましくは、レベル間
誘電体層４０８は図１の層１３４と同等であり、酸化
物、ＦＳＧ、ＰＳＧ、ＢＰＳＧ、ＰＥＴＥＯＳ、ＨＤＰ
酸化物、窒化シリコン、酸化窒化シリコン、炭化シリコ
ン、炭化酸化窒化シリコン、低誘電率材料（好ましく
は、ＳｉＬＫ、ポーラスＳｉＬＫ、テフロン、低Ｋポリ
マー（多分ポーラス）、エーロゲル、キセロゲル、黒ダ
イヤ、ＨＳＱ、または任意の他のポーラスガラス材
料）、またはそれらの組合わせまたはスタックで構成さ
れる。必要な場合には、層４０８は平坦化され、そして
好ましくは、ＨＤＰ酸化物、窒化シリコン、酸化窒化
物、またはそれらの組合わせまたはスタックで構成され
るキャッピング誘電体層を平坦化層４０８の上に形成し
ても形成しなくてもよい。このキャッピング誘電体層は
図には示されていない。層４０８は三つの材料で構成さ
れる拡散障壁の上に形成される。拡散障壁は連続層とし
て示されているが、コンデンサスタックに対する側壁を
形成するために異方性でエッチバックすることもでき
る。下記する材料の、より少ない、またはより多い層を
使用する他の構成も可能である。層４０２は好ましく
は、Ａｌ₂Ｏ₃、より一般的に書けばＡｌＯ_x、Ｔａ
₂Ｏ₅、ＡｌＮ、ＴｉＯ₂、ＺｒＯ₂、ＨｆＯ₂、またはそ
れらの任意のスタックまたは組み合わせの、約５から５
０ｎｍ、より好ましくは約１０から３０ｎｍ、最も好ま
しくは約１５から２０ｎｍで構成される。好ましくは、
層４０４は、ＡｌＮ、ＡｌＯ_x、Ｔａ₂Ｏ₅、ＴｉＯ₂、Ｚ
ｒＯ₂、ＨｆＯ₂、またはそれらの任意のスタックまたは
組み合わせの、約１０から７５ｎｍ、より好ましくは約
２０から３０ｎｍ、最も好ましくは約４０から５０ｎｍ
で構成される。層４０６は好ましくは、Ｓｉ_xＮ_y、Ｓｉ
₃Ｎ₄、ＡｌＮ、またはそれらの任意のスタックまたは組
み合わせの、約２１から１００ｎｍ、より好ましくは約
２５から５５ｎｍ、最も好ましくは約３０から４０ｎｍ
で構成される。この層は層４０８のエッチングの間、エ
ッチストップとしての役目を果たす。この層に対するエ
ッチング用試薬は水素を含んでも含まなくてもよい。As shown in FIG. 4a, an interlevel dielectric layer 408 is formed over the entire wafer, as is common in semiconductor device processing. Preferably, the interlevel dielectric layer 408 is equivalent to layer 134 of FIG. 1 and includes oxide, FSG, PSG, BPSG, PETEOS, HDP
Oxide, silicon nitride, silicon oxynitride, silicon carbide, silicon oxynitride, low dielectric constant material (preferably SiLK, porous SiLK, Teflon, low K polymer (possibly porous), airgel, xerogel, black diamond, HSQ, Or any other porous glass material), or combinations or stacks thereof. If necessary, layer 408 is planarized, and a capping dielectric layer, preferably comprised of HDP oxide, silicon nitride, oxynitride, or a combination or stack thereof, is deposited over planarization layer 408. It may or may not be formed. This capping dielectric layer is not shown in the figure. Layer 408 is formed over a diffusion barrier composed of three materials. Although the diffusion barrier is shown as a continuous layer, it can be etched back anisotropically to form sidewalls for the capacitor stack. Other configurations using fewer or more layers of the materials described below are also possible. Layer 402 is preferably Al ₂ O ₃ , more generally AlO _x , Ta
About 5 to 5 of ₂ O ₅ , AlN, TiO ₂ , ZrO ₂ , HfO ₂ , or any stack or combination thereof.
0 nm, more preferably about 10 to 30 nm, most preferably about 15 to 20 nm. Preferably,
The layer 404 is made of AlN, AlO _x , Ta ₂ O ₅ , TiO ₂ , Z
About 10 to 75 nm, more preferably about 20 to 30 nm, most preferably about 40 to 50 nm of rO ₂ , HfO ₂ , or any stack or combination thereof.
It consists of. Layer 406 is preferably, Si _x N _y, Si
About 21 to 100 nm, more preferably about 25 to 55 nm, most preferably about 30 to 40 nm of ₃ N ₄ , AlN, or any stack or combination thereof.
It consists of. This layer serves as an etch stop during the etching of layer 408. The etching reagent for this layer may or may not contain hydrogen.

【００８４】図４ｂに示すように、レベル間誘電体層４
０８の上にＢＡＲＣ（ｂｏｔｔｏｍａｎｔｉｒｅｆｌｅ
ｃｔｉｖｅ ｃｏａｔｉｎｇ、下反射防止コーティン
グ）層４１０が形成される。次に、フォトレジスト層４
１２（または他のパターン形成材料）が形成され、コン
タクト４１４および４１６を形成すべきＢＡＲＣ層４１
０の部分を露出するようにパターン形成される。ＢＡＲ
Ｃ層の露出された部分はエッチングされる。本発明の一
実施例に対する好適エッチングパラメータが表２に示し
てある。ＢＡＲＣ層４１０がエッチングされた後、層４
０６に対する良好なエッチング選択度を与えるエッチン
グ用試薬でレベル間誘電体層４０８がエッチングされ
る。次に、層４０６、４０４、および４０２がエッチン
グされる。好適な薬品とプロセス条件が表２に示されて
いる。この実施例では、側壁拡散障壁層４０２、４０
４、および４０６はすべて同じ無水素エッチング薬品を
使用してエッチングされる。層４０２、４０４、および
４０６は、エッチングされる層のしたの層に対するエッ
チング選択度を最適にするように、異なるエッチング用
試薬および異なるプラズマ条件でエッチングしてもよ
い。しかし、上電極層３１０を露出するどのプラズマエ
ッチング処理の間も、水素を含むどんなエッチング用試
薬も避けるべきである。以下、一例について説明する。As shown in FIG. 4B, the interlevel dielectric layer 4
08 on top of BARC (bottomantirefle)
An active coating layer 410 is formed. Next, the photoresist layer 4
12 (or other patterning material) is formed and the BARC layer 41 in which contacts 414 and 416 are to be formed.
The pattern is formed so as to expose a zero portion. BAR
The exposed part of the C layer is etched. Preferred etching parameters for one embodiment of the present invention are shown in Table 2. After BARC layer 410 is etched, layer 4
The interlevel dielectric layer 408 is etched with an etching reagent that provides a good etch selectivity for 06. Next, layers 406, 404, and 402 are etched. Suitable chemicals and process conditions are shown in Table 2. In this embodiment, the side wall diffusion barrier layers 402 and 40
4 and 406 are all etched using the same hydrogen-free etch chemistry. Layers 402, 404, and 406 may be etched with different etching reagents and different plasma conditions to optimize the etch selectivity of the layer being etched to the next layer. However, during any plasma etching process that exposes the upper electrode layer 310, any etching reagents containing hydrogen should be avoided. Hereinafter, an example will be described.

【００８５】表２に示す本発明の一実施例に対する好適
エッチングプロセスでは、好ましくはＳｉＯ₂で構成さ
れる層４０８は、好ましくはＳｉ₃Ｎ₄で構成される層４
０６に対して５：１より大きいエッチング選択度で約３
００ｎｍ／分の速度でエッチングされた。本発明のこの
実施例では同じプラズマプロセスを使用し、無水素エッ
チング用試薬を使用して、層４０６、４０４、および４
０２がエッチングされる。In a preferred etching process for one embodiment of the present invention shown in Table 2, layer 408, which preferably comprises SiO ₂ , comprises layer ₄ which preferably comprises Si ₃ N 4.
About 3 with an etch selectivity greater than 5: 1 to 06
Etching was performed at a rate of 00 nm / min. This embodiment of the invention uses the same plasma process and uses the hydrogen-free etching reagent to form layers 406, 404, and 4
02 is etched.

【００８６】図４ｃに示すように、層４０２および４０
４の露出部分のエッチングの前または後に、フォトレジ
ストマスク４１２およびＢＡＲＣ層４１０を除去するこ
とができ、浄化ステップを遂行することができる。好ま
しくは、層４０２および４０４の露出部分は同じ室内で
除去され、同じ薬品とプロセス条件を利用する。しか
し、そうである必要はない。同じ場合には、薬品とプロ
セス条件が表２に示してある。表２でＴＦＯは”ｔｈｒ
ｏｔｔｌｅ ｆｕｌｌｙ ｏｐｅｎ”（スロットル完全
開）を表す。ポンプとプラズマ室との間のスロットル弁
を部分的に開放して、プラズマ室の圧力を制御すること
ができる。更に、「コイル電流比」はイオンフラックス
の方向と一様性を制御する電磁石の内側コイルと外側コ
イルの電流をそれぞれアンペア単位で表したものであ
る。表２にリストされたパラメータの中のいくつかは使
用しているプラズマエッチングツールである高密度ＭＯ
ＲＩソースに特有のものである。類似のガス薬品による
異なるエッチングプラットホーム上の類似のプロセス
が、本発明で説明された所望の結果を与えるはずであ
る。As shown in FIG. 4c, layers 402 and 40
Before or after etching the exposed portions of 4, the photoresist mask 412 and the BARC layer 410 can be removed and a cleaning step can be performed. Preferably, the exposed portions of layers 402 and 404 are removed in the same chamber, utilizing the same chemicals and process conditions. But it doesn't have to be. If the same, the chemicals and process conditions are shown in Table 2. In Table 2, TFO is "thr
"Throttle fully open" (throttle fully open). The throttle valve between the pump and the plasma chamber can be partially opened to control the pressure in the plasma chamber. The currents in the inner and outer coils of the electromagnet for controlling the direction and uniformity of the flux are expressed in amperes, respectively. Some of the parameters listed in Table 2 are the plasma etching tools used, high density MO
Specific to the RI source. Similar processes on different etching platforms with similar gaseous chemicals should give the desired results described in the present invention.

【００８７】以下の好適実施例では側壁拡散障壁は、好
ましくは約２０ｎｍの厚さのＡｌＯ _x層と、その上の好
ましくは約３０ｎｍの厚さのＳｉ₃Ｎ₄の上層からなる２
層で構成される。Ｓｉ₃Ｎ₄層とそれより上のすべての層
は、標準のエッチング薬品を使用してコンタクトエッチ
ングでエッチングすべきである。標準のエッチング薬品
は水素を含んでも含まなくてもよい。反応性エッチング
薬品はふっ素をベースとしている。水素を含まない薬品
でＡｌＯ_x層をエッチングするために、次に説明するエ
ッチング薬品およびプロセス条件は最適化される。好適
なエッチング条件は、表２に示された条件と同様な、低
圧、高電力プラズマである。ＡｌＯ_xに対する好適なエ
ッチング薬品は塩素化合物薬品、ふっ素薬品、窒素薬
品、および酸素薬品である。Ｎ₂の代わりに不活性ガス
を使用することができる。水素を含まず、したがって、
ふっ素源として使用できる、多数の異なるふっ素化合物
がある。以下の説明ではＣＦ₄が使用されるが、ＣＦ₄の
代わりにＣ₂Ｆ₆、Ｃ₄Ｆ₈、Ｃ ₅Ｆ₈、Ｃ_xＦ_y、ＮＦ₃、Ｓ
Ｆ₆のような他のガスも使用できる。Ｃｌ₂、ＢＣｌ₃、
Ｃ_xＦ_yＣｌ_z化合物等の別の薬品を使用することもでき
る。好適薬品の例を相対的な流量（ｓｃｃｍ単位）とと
もに示すと、Ｃｌ₂＋ＣＦ₄＋ＮＯ（２０−６０／０−５
０／２０−５０）、Ｃｌ₂＋ＣＦ₄＋Ｎ₂＋Ｏ₂（２０−６
０／０−５０／０−５０／１０−３０）、Ｃｌ₂＋ＣＦ₄
＋Ａｒ＋Ｏ₂（２０−６０／０−５０／０−５０／１０
−３０）、Ｃｌ₂＋ＣＦ₄＋Ｎ₂＋ＣＯ（２０−６０／０
−５０／０−４０／１０−３０）である。これらの薬品
のすべては、ＡｌＯ_xと、その下にある、好ましくはＴ
ｉＮまたはＴｉＡｌＮで構成される導電性の窒化物拡散
障壁との間のエッチング選択度を改善するために酸化剤
を含む。酸素は導電性の窒化物のエッチング速度を劇的
に下げ、したがって、選択度を改善する。これらのエッ
チング薬品の一つの例はＣｌ₂／Ｏ₂／ＣＦ₄（５０／２
０／２０ｓｃｃｍ）である。これは約５０ｎｍ／分のＡ
ｌＯ_xのエッチング速度を達成するために、１２００Ｗ
の電源電力、３００Ｗのバイアス電力、および８ｍＴｏ
ｒｒのプロセス条件で利用される。第二の例はＣｌ₂／
Ｎ₂／Ｏ₂（２５／２５／２５ｓｃｃｍ）であり、これは
１２００Ｗの電源電力、４００Ｗのバイアス電力、およ
び５ｍＴｏｒｒのプロセス条件に対して８ｎｍ／分のＡ
ｌＯ_xのエッチング速度をそなえている。In the preferred embodiment described below, sidewall diffusion barriers are preferred.
Preferably, AlO having a thickness of about 20 nm is used. _xLayers and the
Preferably, the thickness of Si is about 30 nm._ThreeN_FourConsisting of upper layer 2
It is composed of layers. Si_ThreeN_FourLayer and all layers above it
Contact etch using standard etching chemicals
Should be etched. Standard etching chemicals
May or may not contain hydrogen. Reactive etching
The chemicals are based on fluorine. Hydrogen-free chemicals
With AlO_xTo etch the layer,
The etching chemicals and process conditions are optimized. Suitable
Etching conditions are the same as those shown in Table 2,
Pressure, high power plasma. AlO_xSuitable for
Pitching chemicals are chlorine chemicals, fluorine chemicals, nitrogen chemicals
Goods and oxygen chemicals. N_TwoInert gas instead of
Can be used. Contains no hydrogen and therefore
Many different fluorine compounds that can be used as a fluorine source
There is. In the following description, CF_FourIs used, but CF_Fourof
Instead C_TwoF₆, C_FourF₈, C _FiveF₈, C_xF_y, NF_Three, S
F₆Other gases such as can also be used. Cl_Two, BCl_Three,
C_xF_yCl_zOther chemicals such as compounds can also be used
You. Examples of suitable chemicals include relative flow rates (in sccm) and
Also shown is Cl_Two+ CF_Four+ NO (20-60 / 0-5
0 / 20-50), Cl_Two+ CF_Four+ N_Two+ O_Two(20-6
0 / 0-50 / 0-50 / 10-30), Cl_Two+ CF_Four
+ Ar + O_Two(20-60 / 0-50 / 0-50 / 10
-30), Cl_Two+ CF_Four+ N_Two+ CO (20-60 / 0
-50 / 0-40 / 10-30). These drugs
Is all AlO_xAnd the underlying, preferably T,
Conductive nitride diffusion composed of iN or TiAlN
Oxidizing agents to improve etch selectivity between barriers
including. Oxygen dramatically increases conductive nitride etch rate
And thus improve selectivity. These edges
One example of a ching chemical is Cl_Two/ O_Two/ CF_Four(50/2
0/20 sccm). This is approximately 50 nm / min A
10_x1200W to achieve an etching rate of
Power supply, 300 W bias power, and 8 mTo
Used under rr process conditions. The second example is Cl_Two/
N_Two/ O_Two(25/25/25 sccm), which is
1200 W power supply, 400 W bias power, and
And 8 m / min A for 5 mTorr process conditions
10_xEtching rate.

【００８８】これらの示唆された薬品の一つの欠点は、
そうでなければ反応性のふっ素化合物に露出されるだけ
であるエッチングリアクタに対する塩素の付加が室の壁
上の粒子の蓄積を増加させるということである。この粒
子の蓄積は本来の場所の室洗浄プロセスを使用すること
により減らすことができる。この室洗浄プロセスは真の
ウェーハの間に周期的に配置されたダミーウェーハ（た
とえば、ダミー：真、１：１、１：２、１：４、１：
８、１：１２、１：２５）で動作させるか、もしくはエ
ッチングプロセスの最後のステップまたはその近くで動
作させる。この洗浄プロセスでは、Ａｒ、Ｎ₂、ＣＦ₄の
ような少量のふっ素化合物等とともにＯ₂を使用するこ
とができる。One disadvantage of these suggested drugs is that
This means that the addition of chlorine to the etching reactor, which would otherwise only be exposed to reactive fluorine compounds, increases the accumulation of particles on the chamber walls. This particle buildup can be reduced by using an in situ chamber cleaning process. This chamber cleaning process involves periodically placing dummy wafers between true wafers (eg, dummy: true, 1: 1, 1: 2, 1: 4, 1:
8, 1:12, 1:25) or at or near the last step of the etching process. In this cleaning process, O ₂ can be used with a small amount of a fluorine compound such as Ar, N ₂ and CF ₄ .

【００８９】プロセスフローによっては、側壁拡散障壁
エッチバックプロセスを使用して、コンデンサの側面に
だけ側壁拡散障壁の一つ以上の層を残す。この型のプロ
セスフローの一例は、好ましくはＡｌＯ_xで構成される
側壁拡散障壁の堆積と、その後に続くエッチバックプロ
セスとを含む。エッチング洗浄ステップとあり得る熱処
理ステップを除けば、次の主要なプロセスステップは第
二の側壁拡散障壁、好ましくはＳｉ₃Ｎ₄、の堆積とな
る。この第二の側壁拡散障壁の主要な機能はコンタクト
エッチストップとして作用することである。ＡｌＯ_xエ
ッチバックプロセスとＳｉ₃Ｎ₄コンタクトエッチストッ
プとはともに水素がないことが好ましい。両方のステッ
プとも、上電極が露出されるからである。好適なＡｌＯ
_xエッチバックプロセスは前記の好適ＡｌＯ_xコンタクト
エッチングプロセスと同じである。好適Ｓｉ₃Ｎ₄エッチ
ングプロセスは、使用するにしても塩素ガスをほとんど
利用せず、したがって、示唆されたふっ素を含むガスの
量が増えることを除けば、前記の好適なＡｌＯ_xエッチ
ングプロセスと同じである。In some process flows, a sidewall diffusion barrier etchback process is used to leave one or more layers of sidewall diffusion barrier only on the sides of the capacitor. One example of this type of process flow involves the deposition of a sidewall diffusion barrier, preferably composed of AlO _x , followed by an etchback process. Aside from the etch cleaning step and the possible heat treatment step, the next major process step is the deposition of a second sidewall diffusion barrier, preferably Si ₃ N ₄ . The primary function of this second sidewall diffusion barrier is to act as a contact etch stop. Preferably, both the AlO _x etch back process and the Si ₃ N ₄ contact etch stop are free of hydrogen. This is because both steps expose the upper electrode. Suitable AlO
_{The x} etch back process is the same as the preferred AlO _x contact etching process described above. The preferred Si ₃ N ₄ etching process uses little chlorine gas, if used, and is therefore the same as the preferred AlO _x etching process described above, except that the suggested amount of fluorine-containing gas is increased. It is.

【００９０】[0090]

【表２】 [Table 2]

【００９１】好ましくは、層４０２および４０４をエッ
チングする本実施例のエッチングステップはハードマス
ク３１２、および相互接続孔１１６の中のプラグ１１４
を露出する。しかし、このエッチングステップでは、好
ましくは、ハードマスク３１２の下のＴｉＡｌＮ層にま
でずっと貫通して上電極を露出することはない。Preferably, the etching steps of this embodiment for etching layers 402 and 404 include hard mask 312 and plug 114 in interconnect hole 116.
To expose. However, this etching step preferably does not expose the upper electrode all the way down to the TiAlN layer under the hard mask 312.

【００９２】図４ｄには導電性の相互接続が示されてい
る。好ましくは、導電性の相互接続はライナー／障壁層
４３０と導電性プラグ４３２で形成される。ライナー／
障壁層４３０は好ましくは、Ｔｉ、ＴｉＮ、ＴｉＳｉ
Ｎ、Ｔａ、窒化タンタル、ＴａＳｉＮ、ＨｆＮ、Ｚｒ
Ｎ、ＴａＡｌＮ、ＣｒＮ、またはそれらの任意のスタッ
クまたは組合わせで構成される。好ましくは、導電性プ
ラグ４３２はＣｕ、（好ましくはＣｕドーピングされ
た）Ａｌ、Ｗで構成され、好ましくは、Ｔｉ、ＴｉＮ、
Ｔａ、ＴａＮ_x、ＴｉＳｉＮ、ＴａＳｉＮ、またはそれ
らの任意のスタックまたは組合わせで構成される拡散障
壁ライナーを好ましくはそなえている。FIG. 4d shows a conductive interconnect. Preferably, the conductive interconnect is formed by liner / barrier layer 430 and conductive plug 432. liner/
The barrier layer 430 is preferably made of Ti, TiN, TiSi
N, Ta, tantalum nitride, TaSiN, HfN, Zr
N, TaAlN, CrN, or any stack or combination thereof. Preferably, the conductive plug 432 is made of Cu, (preferably Cu-doped) Al, W, preferably Ti, TiN,
Ta, TaN _x, TiSiN, TaSiN, or preferably a diffusion barrier liner composed of any stack or combination thereof, and includes.

【００９３】本発明の代替実施例では、下電極はパター
ン形成とエッチングがされないので、ウェーハの一部ま
たは全部の上に連続した導体を形成する。本発明の方法
とエッチング用試薬を使用すると、エッチングは下電極
３０４の上面で止まる。これは前記実施例で導体１１４
と誘電体層１１２の上面でエッチングが止まるのと同様
である。In an alternative embodiment of the present invention, the bottom electrode is not patterned and etched to form a continuous conductor over some or all of the wafer. Using the method of the present invention and the etching reagent, the etching stops at the upper surface of the lower electrode 304. This is the same as conductor 114 in the previous embodiment.
This is the same as stopping the etching on the upper surface of the dielectric layer 112.

【００９４】コンデンサ障壁層の実施例 あるコンデンサ誘電体（たとえば、ＰＺＴ、およびＢＳ
Ｔのような高誘電率、高Ｋの材料）への水素の拡散は誘
電体の電気特性を劣化させる。多くの標準の半導体処理
ステップは水素ガス、重水素ガスの一方または両方を用
い、また処理に使用されるいくつかの材料は水素または
重水素を含む。コンデンサ誘電体を保護するために、そ
のまわりに障壁を形成して、水素がコンデンサ誘電体の
中に拡散できないようにするべきである。図５−８、１
０、および１１の導電性の下拡散障壁３０２、図１の導
電性の下拡散障壁（ＣＢＤＢ：ｃｏｎｄｕｃｔｉｖｅ
ｂｏｔｔｏｍ ｄｉｆｆｕｓｉｏｎ ｂａｒｉｅｒ）１
２２、図５、６、および８−１１の導電性の拡散障壁／
ハードマスク３１２（ＣＴＤＢ：ｃｏｎｄｕｃｔｉｖｅ
ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ／ｈａｒｄｍａ
ｓｋ）は、下と上からコンデンサ誘電体３０６の中への
水素の拡散を減らすか、または消去する材料から形成す
ることができる。しかし、これらの層はコンデンサ誘電
体３０６の側面への水素の拡散からコンデンサ誘電体を
保護するようには配置されていない。コンデンサ誘電体
の側面への水素の拡散を減らし、そして好ましくは消去
するために、コンデンサの側面に拡散障壁（ＩＳＤＢ）
が好ましくは形成され、そして好ましくは、それを通っ
て水素が容易には拡散しない材料で構成される。更に、
ＩＳＤＢはコンデンサスタックのどの部分とも悪影響を
及ぼすように反応すべきではない。水素がコンデンサ誘
電体の中に拡散すると、コンデンサ誘電体の電気的特性
が劣化し、その結果、漏れの増加、スイッチング分極の
減少のような性能の劣化が生じる。コンデンサ誘電体を
保護するために、そのまわりに障壁を形成して、水素が
コンデンサ誘電体の中に拡散できないようにするべきで
ある。Examples of Capacitor Barrier Layers Certain capacitor dielectrics (eg, PZT, and BS
The diffusion of hydrogen into high dielectric constant, high K materials such as T) degrades the electrical properties of the dielectric. Many standard semiconductor processing steps use hydrogen gas, deuterium gas, or both, and some materials used for processing include hydrogen or deuterium. To protect the capacitor dielectric, a barrier should be formed around it to prevent hydrogen from diffusing into the capacitor dielectric. Fig. 5-8, 1
The conductive lower diffusion barrier 302 of 0 and 11 and the conductive lower diffusion barrier (CBDB) of FIG.
bottom diffusion barrier) 1
22, the conductive diffusion barriers of FIGS. 5, 6, and 8-11
Hard mask 312 (CTDB: conductive)
diffusion barrier / hardma
sk) can be formed from a material that reduces or erases the diffusion of hydrogen from below and above into the capacitor dielectric 306. However, these layers are not arranged to protect the capacitor dielectric from diffusion of hydrogen to the sides of the capacitor dielectric 306. A diffusion barrier (ISDB) on the side of the capacitor to reduce and preferably eliminate diffusion of hydrogen to the side of the capacitor dielectric
Is preferably formed and is preferably composed of a material through which hydrogen does not readily diffuse. Furthermore,
ISDB should not react adversely to any part of the capacitor stack. As hydrogen diffuses into the capacitor dielectric, the electrical properties of the capacitor dielectric deteriorate, resulting in performance degradation such as increased leakage and reduced switching polarization. To protect the capacitor dielectric, a barrier should be formed around it to prevent hydrogen from diffusing into the capacitor dielectric.

【００９５】コンデンサは、厚さが異なる、そして多分
厚さが変化する複数の材料（すなわち、ＩＳＤＢ、ＣＢ
ＤＢ、およびＣＴＤＢ）によって保護すべきであるが、
コンデンサ全体の保護は「コンデンサ水素熱バジェッ
ト」で特徴付けることはできる。この熱バジェットが重
大なコンデンサ特性をあまり劣化させないように、「コ
ンデンサ水素熱バジェット」が設定される。したがっ
て、コンデンサ熱バジェットがプロセス水素熱バジェッ
トより大きいことが好ましく、そうでないとデバイスの
劣化が生じる。一般に、コンデンサ全体の水素熱バジェ
ットは、与えられた温度で貧弱な水素障壁材料となる材
料によって制御される。更に、障壁の特性は、強誘電体
材料またはその成分との反応性により、または種々のエ
ッチングプロセスからの損傷／汚染により、劣化するこ
とがあり得る。一般に、プロセス全体の水素熱バジェッ
トを満足するように要求される障壁材料の型毎に「臨界
厚さ」と呼ばれる最小の厚さがある。障壁層の材料を臨
界厚さより薄くしたとき、孔またはギャップがない状態
で水素障壁の障害が起こり得る。したがって、構造およ
びプロセスを制御して、薄いスポットがプロセスの範囲
全体にわたって形成されないように、そして代表的な、
または標準のプロセス条件のもとで生じないようにする
ことが重要である。The capacitor is made of a plurality of materials of different thicknesses and possibly varying thicknesses (ie, ISDB, CB
DB, and CTDB),
Protection of the entire condenser can be characterized by a "condenser hydrogen heat budget". A "condenser hydrogen heat budget" is set so that this thermal budget does not significantly degrade critical capacitor characteristics. Therefore, it is preferred that the condenser heat budget be greater than the process hydrogen heat budget, otherwise device degradation will occur. Generally, the hydrogen heat budget of the entire capacitor is controlled by a material that is a poor hydrogen barrier material at a given temperature. Further, the properties of the barrier can be degraded due to reactivity with the ferroelectric material or its components, or due to damage / contamination from various etching processes. Generally, there is a minimum thickness called the "critical thickness" for each type of barrier material required to satisfy the hydrogen heat budget of the entire process. When the material of the barrier layer is made thinner than the critical thickness, hydrogen barrier failure can occur without holes or gaps. Therefore, control the structure and process so that thin spots are not formed over the entire range of the process, and
It is important that they do not occur under standard process conditions.

【００９６】図５から１１に示される本発明の実施例は
本発明の異なる拡散障壁およびコンデンサのレイアウト
を示す。図および本発明の説明のこの部分を通して、い
くつかの略号が使用される。略号は表３に説明されてい
る。表３には、これらの構造の各々に対する好適材料
と、好適材料の代わりに、または好適材料とともに使用
することができる。他の材料も列挙してある。The embodiments of the present invention shown in FIGS. 5 to 11 illustrate different diffusion barrier and capacitor layouts of the present invention. Throughout this part of the figures and the description of the invention, some abbreviations are used. The abbreviations are described in Table 3. Table 3 shows the preferred materials for each of these structures, and may be used instead of or together with the preferred materials. Other materials are listed.

【００９７】一般に使用される可能な一つの側壁障壁材
料は窒化シリコンである。この障壁材料の一つの問題は
堆積プロセスは通常、水素を使用するということであ
る。たとえば、窒化シリコンの堆積はシランおよび窒素
ガス源（通常、Ｎ₂またはＮＨ３）を使用して形成され
る。この組合わせの結果、シリコンから窒素への結合、
シリコンから水素への結合、および水素から窒素への結
合をそなえた膜が得られる。シリコンから窒素への結
合、および水素から窒素への結合は本発明で使用される
処理温度でかなり安定である。しかし、後続の処理の温
度のいくつかでは、シリコンから水素への結合は安定で
ない。したがって、後続の高温ステップの間、窒化シリ
コン膜は水素源として作用し得る。水素の損失を最小に
するための一つの方法は、Ｎ₂に富んだガス混合物、好
ましくはガス比が１／１００より小さいＳｉＨ₄／Ｎ₂、
より好ましくはガス比が１／５００より小さいＳｉＨ₄
／Ｎ₂とともにシランおよびＮ₂を使用してＰＥＣＶＤに
よりＳｉ₃Ｎ₄を堆積することである。もう一つの可能
な、水素のないＣＶＤ堆積プロセスは、１／５０より小
さい好適ガス比、より好ましくは１／２００より小さい
ガス比のＳｉＣｌ₄＋Ｎ₂を使用するＰＥＣＶＤである。
もう一つの可能性は、ＳｉターゲットおよびＡｒ＋Ｎ₂
ガス混合物を使用し、好ましくは、パルス状ＤＣ電源を
使用するＳｉ₃Ｎ₄のスパッタ堆積である。しかし、この
アプローチは、ＣＶＤアプローチがそなえている利点の
いくつかをそなえていない。One commonly used sidewall barrier material is silicon nitride. One problem with this barrier material is that the deposition process typically uses hydrogen. For example, the deposition of silicon nitride are formed using silane and nitrogen gas source (typically, N ₂ or NH3). The result of this combination is a bond from silicon to nitrogen,
A film having a bond from silicon to hydrogen and a bond from hydrogen to nitrogen can be obtained. The bond from silicon to nitrogen and the bond from hydrogen to nitrogen are fairly stable at the processing temperatures used in the present invention. However, at some of the subsequent processing temperatures, the bond from silicon to hydrogen is not stable. Thus, during a subsequent high temperature step, the silicon nitride film can act as a hydrogen source. One way to minimize the loss of hydrogen is to use a gas mixture rich in N ₂ , preferably SiH ₄ / N _{2 with} a gas ratio less than 1/100,
More preferably, SiH ₄ having a gas ratio of less than 1/500
With / N ₂ using a silane and N ₂ is to deposit a Si ₃ N ₄ by PECVD. Another possible hydrogen-free CVD deposition process is PECVD using SiCl ₄ + N ₂ with a preferred gas ratio of less than 1/50, more preferably less than 1/200.
Another possibility is that the Si target and Ar + N ₂
Sputter deposition of Si ₃ N ₄ using a gas mixture, preferably using a pulsed DC power supply. However, this approach does not provide some of the advantages of the CVD approach.

【００９８】[0098]

【表３】 [Table 3]

【００９９】米国特許出願第ｘｘ／ｘｘｘ，ｘｘｘ号
（ＴＩ−２９９６９）に説明されているように、コンデ
ンサの上電極上にハードマスク３１２（図４ａ）が形成
される。好ましくは、コンデンサスタックのエッチング
前は、ハードマスクは複数の層で構成される。コンデン
サスタックのパターン形成とエッチング後は、ハードマ
スク３１２はより少数の層で構成される。好適実施例で
は、ハードマスクはもとは３層で構成される。すなわ
ち、ＴｉＡｌＮ層の上にあるＴｉＡｌＯ_x層の上にＴｉ
ＡｌＮ層が設けられる。しかし、コンデンサスタックの
エッチングステップ（ステップ２１４）後は、好ましく
は、ＴｉＡｌＮ層またはそれと同等のものだけが、そし
て多分ＴｉＡｌＯ_x層の一部またはそれと同等のものが
残る。この残っている層（一つまたは複数）は図ではＣ
ＴＤＢ層と表されている。そしてＣＴＤＢ層が上電極全
体の上に配置され、それを通して水素が容易に拡散しな
い材料でＣＴＤＢ層が構成される限り、コンデンサ構造
の上にＩＳＤＢ層を形成する必要はない（すなわち、使
用するにしても、ＩＳＤＢ層は側壁にありさえすればよ
い）。このより複雑なハードマスク構造の一つの利点
は、コンデンサのエッチング後に、上電極の厚さがずっ
と一様であるということである。より簡単なハードマス
クのアプローチの一つの問題は、比較的傾斜の浅いコン
デンサのへりでＣＴＤＢ層がずっと薄くなるということ
である。その結果、エッチ液に接触した後、またはエッ
チバックプロセスが行われた後、ＩＳＤＢ層またはＣＴ
ＤＢ層が薄くなるか、または無くなる。これは水素拡散
に対する経路を提供する。ＴｉＡｌＮが使用される場合
には、Ｔｉ対Ａｌの好適な比は約５０／５０から約７０
／３０の範囲にある。ＣＴＤＢに対するＴｉＡｌＮの代
わりに、窒化チタンまたは表３に示される他の代替材料
のどれでも使用することができる。As described in US Patent Application No. xx / xxx, xxx (TI-29969), a hard mask 312 (FIG. 4a) is formed on the upper electrode of the capacitor. Preferably, before etching the capacitor stack, the hard mask is composed of a plurality of layers. After patterning and etching of the capacitor stack, the hard mask 312 comprises fewer layers. In the preferred embodiment, the hard mask is originally comprised of three layers. That is, the TiAlO _x layer on the TiAlN layer
An AlN layer is provided. However, after the capacitor stack etching step (step 214), preferably only the TiAlN layer or equivalent remains, and possibly a portion of the TiAlO _x layer or equivalent. This remaining layer (s) is shown in the figure as C
It is represented as a TDB layer. And as long as the CTDB layer is disposed over the entire top electrode and the CTDB layer is made of a material through which hydrogen does not readily diffuse, there is no need to form an ISDB layer on the capacitor structure (ie, to use it). However, the ISDB layer only needs to be on the side wall). One advantage of this more complex hardmask structure is that after etching the capacitor, the thickness of the top electrode is much more uniform. One problem with the simpler hard mask approach is that the CTDB layer is much thinner at the edge of the capacitor with a relatively shallow slope. As a result, after contact with the etchant or after an etchback process, the ISDB layer or CT
The DB layer becomes thin or missing. This provides a path for hydrogen diffusion. If TiAlN is used, a suitable ratio of Ti to Al is from about 50/50 to about 70
/ 30. Instead of TiAlN for CTDB, titanium nitride or any of the other alternative materials shown in Table 3 can be used.

【０１００】ＩＳＤＢ層は好ましくは、材料の異なる複
数の層で構成される。コンデンサ誘電体の側面と接触し
ているＩＳＤＢ層の層４０２は好ましくは、コンデンサ
誘電体と反応しない材料で形成されるべきである。した
がって、ＰＺＴがコンデンサ誘電体として使用される場
合には、層４０２は好ましくは酸化アルミニウムで構成
される。層４０２は表３に代替実施例として列挙された
材料のどれから製造してもよい。好ましくは、層４０２
は「臨界厚さ」より厚い。層４０２の厚さは好ましくは
約１０から４０ｎｍ、より好ましくは約１０から２５ｎ
ｍ、最も好ましくは約１５から１７ｎｍである。層４０
２は、ＲＦスパッタリングまたはパルス状ＤＣスパッタ
リングのようなスパッタリング手法を使用して、もしく
はＣＶＤにより、形成される。好適なプロセスはＣＶＤ
またはＰＥＣＶＤである。ただし、このようなプロセス
がスパッタ堆積に比べて、ＩＳＤＢ材料のよりよいステ
ップカバレージを与える場合に限る。層４０２をＲＦス
パッタリングにより形成したとき、プロセス堆積条件
は、電源電力約１ｋＷで、周囲圧力が約１から２ｍＴｏ
ｒｒである。層４０２を形成するための本発明の方法で
実現される利点には、酸素を含むプラズマを使用して層
４０２の堆積を助けることが含まれる。ＡｌＯ _xがかな
りゆっくりと堆積するという事実により、酸素プラズマ
はＰＺＴ層の側壁と相互に作用することができる。これ
は、ＰＺＴ層の損傷のいくぶんかを「修理」し、ＰＺＴ
層からの残留物のいくぶんかを洗浄する。コンデンサ構
造はコンデンサスタックのエッチング（ステップ２１
４）の後に、酸素を含むプラズマを受けてもよく、この
同じ効果が得られる。The ISDB layer is preferably made of different materials.
Consists of several layers. In contact with the side of the capacitor dielectric
Layer 402 of the ISDB layer is preferably a capacitor
It should be formed of a material that does not react with the dielectric. did
Therefore, when PZT is used as a capacitor dielectric,
If so, layer 402 is preferably comprised of aluminum oxide
Is done. Layer 402 is listed in Table 3 as an alternative embodiment
It may be made from any of the materials. Preferably, layer 402
Is greater than the "critical thickness". The thickness of layer 402 is preferably
About 10 to 40 nm, more preferably about 10 to 25 n
m, most preferably about 15 to 17 nm. Layer 40
2 is RF sputtering or pulsed DC sputtering
Using a sputtering technique such as a ring
Is formed by CVD. The preferred process is CVD
Alternatively, it is PECVD. However, such a process
Have a better status of ISDB material than sputter deposition.
Only when providing top coverage. Layer 402
When formed by sputtering, process deposition conditions
Has a power supply of about 1 kW and an ambient pressure of about 1 to 2 mTo
rr. In the method of the present invention for forming layer 402
The realized benefits include the use of oxygen-containing plasma
Assisting 402 deposition. AlO _xKana
Oxygen plasma
Can interact with the sidewalls of the PZT layer. this
Will "repair" some of the damage to the PZT layer,
Wash some of the residue from the layer. Capacitor structure
Fabrication is capacitor stack etching (Step 21)
After 4), a plasma containing oxygen may be received.
The same effect is obtained.

【０１０１】ＩＳＤＢは、図に示される層４０４および
４０６のような付加的な層で構成してもよい。好ましく
は、絶縁層は層４０２の上に形成されるが、必ずしも層
４０２と接触しない。層４０２は、ビア４３２を形成す
るために層４０８を通って開くビアを形成することに対
して有効なエッチストップ層としても作用する。このこ
とは重要である。というのは、コンデンサの側壁が傾斜
しており、そしてビアのエッチングがコンデンサスタッ
クに対して少しずれている場合には、好ましくは層４０
６であるエッチストップ層が、エッチングプロセスによ
って生じた損傷を軽減したり消去するからである。した
がって、層４０６は好ましくは、充分に厚い、好ましく
は約１０から７０ｎｍ、より好ましくは約３０ｎｍの窒
化シリコンの層で構成され、有効なエッチストップ層と
して作用する。The ISDB may be composed of additional layers, such as layers 404 and 406 shown. Preferably, the insulating layer is formed over layer 402 but does not necessarily contact layer 402. Layer 402 also acts as an effective etch stop layer for forming vias that open through layer 408 to form vias 432. This is important. If the sidewalls of the capacitor are sloped and the via etch is slightly offset with respect to the capacitor stack, then preferably the layer 40
This is because the etch stop layer 6 reduces or eliminates damage caused by the etching process. Thus, layer 406 preferably comprises a sufficiently thick layer of silicon nitride, preferably about 10 to 70 nm, more preferably about 30 nm, which acts as an effective etch stop layer.

【０１０２】上ビアがコンデンサに対してずれていると
きにコンタクトがコンデンサを短絡させないようにする
ためにもＩＳＤＢは重要である。上ビアがコンデンサに
対してずれていれば、ビア金属は上電極の他に下電極に
も接触する。側壁拡散障壁はコンデンサ側面で強誘電体
および上電極をおおうだけでなく、ビア金属が下電極に
接触することも防止することができる。コンデンサの側
壁の傾斜が比較的急峻である場合には、側壁の垂直厚さ
はその投影された厚さよりずっと厚い。上ビアのエッチ
ングまたはエッチバックアプローチで上表面で側壁を通
してエッチングすると、平らに近い領域からＩＳＤＢを
除去した後にコンデンサ側壁にＩＳＤＢが残ることにな
る。The ISDB is also important to prevent the contacts from shorting the capacitor when the upper via is offset from the capacitor. If the upper via is offset from the capacitor, the via metal contacts the lower electrode as well as the upper electrode. The sidewall diffusion barrier not only covers the ferroelectric and the upper electrode on the side of the capacitor, but also prevents the via metal from contacting the lower electrode. If the slope of the capacitor sidewall is relatively steep, the vertical thickness of the sidewall is much greater than its projected thickness. Etching through the sidewalls at the top surface with an upper via etch or etchback approach will leave the ISDB on the capacitor sidewalls after removing the ISDB from near planar areas.

【０１０３】コンデンサが下にあるコンタクトより上で
ずれており、上コンタクトが下にあるコンタクトとそろ
っているときは、コンデンサの側面がＩＳＤＢによって
保護されても、余りに薄いＩＳＤＢにより上ビアが下に
あるコンタクトに直接接続してしまう。解決策は、最悪
の場合のミスアライメント（通常３シグマ）でも上ビア
が下にあるコンタクトに接続接続されないように充分な
厚さをそなえるようにＩＳＤＢを形成することである。When the capacitor is offset above the underlying contact and the top contact is aligned with the underlying contact, the overlying thin ISDB will cause the upper via to fall even if the side of the capacitor is protected by ISDB. Connect directly to a contact. The solution is to make the ISDB thick enough so that even in the worst case misalignment (typically 3 sigma), the upper via is not connected to the underlying contact.

【０１０４】側壁層を所望の厚さとするために、いくつ
かの異なるプロセスアプローチがある。第一のアプロー
チは種々の層４０２、４０４、および４０６の一つ以上
の層の厚さを大きくすることである。このアプローチの
一つの欠点は、ＩＳＤＢの誘電率は層間誘電体層に比べ
て大きいので、非エッチバックアプローチのＩＳＤＢ層
がより厚くなると、寄生キャパシタンスが大きくなると
いうことである。エッチバックアプローチでは、ＩＳＤ
Ｂがコンデンサの側壁にだけ残るので、この寄生キャパ
シタンスの増大は避けられる。There are several different process approaches to achieve the desired thickness of the sidewall layer. The first approach is to increase the thickness of one or more of the various layers 402, 404, and 406. One drawback of this approach is that since the dielectric constant of ISDB is large compared to the interlevel dielectric layer, the thicker ISDB layer in the non-etchback approach results in higher parasitic capacitance. In the etch back approach, ISD
This increase in parasitic capacitance is avoided because B remains only on the side walls of the capacitor.

【０１０５】一つの好適アプローチでは、好ましくは厚
さが約６０ｎｍの厚いＡｌＯ_x層を堆積した後、好まし
くは水素の無いエッチングプロセスを使用してＡｌＯ_x
層のエッチバックを行い、その結果、側壁に約３０−４
０ｎｍの層が得られる。厚さはコンデンサの側壁の傾
斜、エッチングプロセス、および堆積プロセスのステッ
プカバレージによって左右される。異なる上ビアのエッ
チング高さを許容するための上ビアエッチストップとし
て、薄い、好ましくは約２０ｎｍのＳｉ₃Ｎ₄層がＡｌＯ
_x層とコンデンサスタックの上に堆積される。上ビアの
エッチングプロセスがこのエッチストップを必要としな
い場合には、これを含める必要はない。[0105] In one preferred approach, preferably after depositing a thick AlO _x layer of about 60nm thick, preferably using a free etch process of hydrogen AlO _x
Etch back the layer so that about 30-4
A layer of 0 nm is obtained. The thickness depends on the slope of the capacitor sidewalls, the etching process, and the step coverage of the deposition process. As a top via etch stop to allow for different top via etch heights, a thin, preferably about 20 nm, Si ₃ N ₄ layer
Deposited on top of _x- layer and capacitor stack. If the upper via etch process does not require this etch stop, it need not be included.

【０１０６】第二の好適アプローチでは、好ましくは厚
さが約１５ｎｍの薄いＡｌＯ_x層を堆積した後、好まし
くは厚さが約４５ｎｍのより厚いＡｌＮ層を堆積する。
次に、ＡｌＮ、そして多分ＡｌＯ_xをエッチバックし、
その結果、側壁に厚さが約３０−４０ｎｍの層が形成さ
れる。異なる上電極のエッチング高さを許容するための
ビアエッチストップとして、薄い、好ましくは約２０ｎ
ｍ厚のＳｉ₃Ｎ₄層が上に堆積される。上ビアのエッチン
グプロセスがこのエッチストップを必要としない場合に
は、これを含める必要はない。In a second preferred approach, a thin AlO _x layer, preferably about 15 nm thick, is deposited, followed by a thicker AlN layer, preferably about 45 nm thick.
Next, etch back AlN, and maybe AlO _x ,
As a result, a layer having a thickness of about 30-40 nm is formed on the side wall. As a via etch stop to allow for different top electrode etch heights, a thin, preferably about 20n
An m thick Si ₃ N ₄ layer is deposited thereon. If the upper via etch process does not require this etch stop, it need not be included.

【０１０７】第三の好適アプローチでは、好ましくは厚
さが約１５ｎｍの薄いＡｌＯ_x層を堆積した後、好まし
くは厚さが約４５ｎｍのより厚いＳｉ₃Ｎ₄層を堆積す
る。次に、Ｓｉ₃Ｎ₄、そして多分ＡｌＯ_xをエッチバッ
クし、その結果、側壁に厚さが約３０−４０ｎｍの層が
形成される。異なる上電極のエッチング高さを許容する
ためのビアエッチストップとして、薄い、好ましくは約
２０ｎｍ厚のＳｉ₃Ｎ₄層が上に堆積される。上ビアのエ
ッチングプロセスがこのエッチストップを必要としない
場合には、これを含める必要はない。In a third preferred approach, a thin AlO _x layer, preferably about 15 nm thick, is deposited followed by a thicker layer of Si ₃ N ₄ , preferably about 45 nm thick. Next, etch back the Si ₃ N ₄ , and possibly AlO _x , resulting in a layer about 30-40 nm thick on the sidewalls. A thin, preferably about 20 nm thick, Si ₃ N ₄ layer is deposited thereon as a via etch stop to allow for different top electrode etch heights. If the upper via etch process does not require this etch stop, it need not be included.

【０１０８】本発明の一側面によれば、薄いＳｉ₃Ｎ₄の
堆積とエッチバック、および後続のＳｉ₃Ｎ₄エッチスト
ップ層の堆積はすべて同じ室内、または一緒にクラスタ
ーされた一連の室内で行われる。代替案では、堆積とエ
ッチバックの組合わせプロセスを使用して、コンデンサ
の側壁にだけＳｉ₃Ｎ₄を堆積した後、同じプロセス室で
ウェーハ全体の上に薄いＳｉ₃Ｎ₄を堆積する。According to one aspect of the present invention, the deposition and etchback of the thin Si ₃ N ₄ and the subsequent deposition of the Si ₃ N ₄ etch stop layer are all in the same chamber or a series of chambers clustered together. Done. An alternative is to use a combined deposition and etchback process to deposit Si ₃ N ₄ only on the capacitor sidewalls, and then deposit a thin Si ₃ N ₄ over the entire wafer in the same process chamber.

【０１０９】好ましくは、前に説明したように、より少
数のシリコン−水素結合が形成されるように窒化シリコ
ン層４０６が形成される。この層からの水素の拡散がコ
ンデンサの性能に悪影響を及ぼすことがあるからであ
る。換言すれば、半導体チップ上に構造の残りを製造す
るために必要とされる、より高温のプロセスステップの
間、堆積によって層に含まれる水素の量が同じままにな
るように、窒化シリコン層４０６が好ましくは製造され
る。目標は、後続の熱プロセスの間、Ｓｉ₃Ｎ₄からの水
素の損失を防止することにより、水素の損失で高誘電率
層、すなわち、この例ではＰＺＴの水素劣化が生じる可
能性を減らすか、または消去することである。Preferably, silicon nitride layer 406 is formed such that fewer silicon-hydrogen bonds are formed, as described above. This is because diffusion of hydrogen from this layer may adversely affect the performance of the capacitor. In other words, during the higher temperature process steps required to fabricate the rest of the structure on the semiconductor chip, the silicon nitride layer 406 is deposited such that the amount of hydrogen contained in the layer by deposition remains the same. Is preferably produced. The goal is to prevent the loss of hydrogen from Si ₃ N ₄ during subsequent thermal processing, thereby reducing the likelihood of hydrogen loss resulting in hydrogen degradation of the high-k layer, ie, PZT, in this example. Or erase.

【０１１０】層４０２が有効な水素障壁であるとともに
他の要素に対する障壁であり、層４０６が有効なエッチ
ストップ層であり、そしてそれが望まれる場合には、層
４０４を形成する必要はない。層４０４が形成される場
合には、これは好ましくは窒化アルミニウムで構成され
る。好ましくは、層４０４は有効な水素障壁として作用
するように充分に厚く、好ましくは厚さが約１０から７
５ｎｍで、より好ましくは厚さが約３０ｎｍである。層
４０４は、ＲＦスパッタリングまたはパルス状ＤＣスパ
ッタリングのようなスパッタリング手法を使用して、も
しくはＣＶＤにより、製造される。層４０４を形成する
ためのプロセス条件は好ましくは、層４０２を形成する
ためのプロセス条件に類似している。層４０４を使用し
て側壁拡散障壁を厚くすることができ、したがって、コ
ンタクトエッチングがコンデンサを短絡しないようにす
ることを助ける。Layer 402 is an effective hydrogen barrier as well as a barrier to other elements, layer 406 is an effective etch stop layer, and if desired, layer 404 need not be formed. If layer 404 is formed, it is preferably comprised of aluminum nitride. Preferably, layer 404 is thick enough to act as an effective hydrogen barrier, and preferably has a thickness of about 10 to 7
5 nm, more preferably about 30 nm thick. Layer 404 is manufactured using a sputtering technique such as RF sputtering or pulsed DC sputtering, or by CVD. The process conditions for forming layer 404 are preferably similar to the process conditions for forming layer 402. Layer 404 can be used to thicken the sidewall diffusion barrier, thus helping to prevent the contact etch from shorting the capacitor.

【０１１１】図５−１１の上電極３０９は単一の層（好
ましくは、ＩｒまたはＩｒＯｘ）で構成してもよく、あ
るいは上電極３０９は図１の層１２８および１３０もし
くは図３ａ−３ｃおよび４ａ−４ｄの層３０８および３
１０のような材料のスタックで構成してもよい。更に、
上電極は、従来の手法を使用して、または図１の層１２
８および１３０もしくは図３ａ−３ｃおよび４ａ−４ｄ
の層３０８および３１０を形成するために使用されるよ
うな本発明の方法を使用して、製造してもよい。The upper electrode 309 of FIGS. 5-11 may be comprised of a single layer (preferably Ir or IrOx), or the upper electrode 309 may be composed of the layers 128 and 130 of FIG. 1 or FIGS. 3a-3c and 4a. -4d layers 308 and 3
A stack of materials such as 10 may be used. Furthermore,
The upper electrode can be formed using conventional techniques or by using layer 12 of FIG.
8 and 130 or FIGS. 3a-3c and 4a-4d
May be manufactured using the methods of the present invention as used to form the layers 308 and 310 of FIG.

【０１１２】ビアライナー層４３０はＴｉ、ＴｉＮ、Ｔ
ａ、ＴａＮ、Ｔｉ／ＴｉＮ、またはＴａ／ＴａＮのよう
な標準材料で構成してもよく、表３に示されているよう
な本発明の障壁層から製造することもできる。たとえ
ば、ライナー層４３０はＴｉＡｌＮ、または表３に示さ
れている他の任意の導電障壁材料で構成することができ
る。ビアライナーが必要とされないこともあり得る。た
とえば、銅は、後続の熱処理の間に自己不活性化障壁を
形成するマグネシウムのような要素をドーピングするこ
とができる。The via liner layer 430 is made of Ti, TiN, T
It may be composed of standard materials such as a, TaN, Ti / TiN, or Ta / TaN, and may be made from the barrier layers of the present invention as shown in Table 3. For example, liner layer 430 may be comprised of TiAlN, or any other conductive barrier material shown in Table 3. A via liner may not be needed. For example, copper can be doped with elements such as magnesium that form a self-passivating barrier during a subsequent heat treatment.

【０１１３】図５に示されるような本発明の実施例で
は、層３１２が上電極３０９をおおうので、ＩＳＤＢは
コンデンサスタックの側壁にだけ形成される。図５は垂
直な側面をそなえた理想的なコンデンサスタックを示
す。ＩＳＤＢは好ましくは、（図６に示されるように）
コンデンサ構造とレベル間誘電体層１１２の全体の上に
位置するように形成される。次に、ＩＳＤＢが異方性エ
ッチバックされることにより、コンデンサスタックの上
にあるＩＳＤＢの部分、およびコンデンサスタックの隣
に位置しない誘電体層の部分が除去される。図５のＩＳ
ＤＢの上のへりが丸くなることが（図１に示されるゲー
ト側壁の場合のように）あり得る。この異方性エッチン
グに対して標準のどのエッチングを使用してもよいが、
上記のような、そして表２のエッチングが好適である。
図５−８のコンデンサ構造は「プレーナ」コンデンサ構
造と呼ばれる。In the embodiment of the present invention as shown in FIG. 5, the ISDB is formed only on the side walls of the capacitor stack, since the layer 312 covers the upper electrode 309. FIG. 5 shows an ideal capacitor stack with vertical sides. The ISDB is preferably (as shown in FIG. 6)
The capacitor structure and the inter-level dielectric layer 112 are formed so as to be located on the whole. Next, the ISDB is anisotropically etched back to remove portions of the ISDB that are above the capacitor stack and portions of the dielectric layer that are not adjacent to the capacitor stack. IS in FIG.
The edge above the DB can be rounded (as in the gate sidewall shown in FIG. 1). Any standard etching may be used for this anisotropic etching,
Etching as described above and in Table 2 is preferred.
The capacitor structure of FIGS. 5-8 is called a "planar" capacitor structure.

【０１１４】図６のコンデンサ構造は図５のコンデンサ
構造に類似しているが、図６のコンデンサに対してはＩ
ＳＤＢの異方性エッチングは行われない。したがって、
ビアが形成されるところを除いてコンデンサスタックの
上で、そしてレベル間誘電体層１１２の上で、ＩＳＤＢ
はそのまま残る。図７に示すようにＣＴＤＢが形成され
ないか、または有効な水素または他の拡散材料の障壁と
なるにはＣＴＤＢが薄過ぎるコンデンサについては、こ
の型の構造は好ましい。ビアの開口は好ましくは、前に
説明され、図４ａ−４ｄに示される本発明の実施例を使
用して形成される。The capacitor structure of FIG. 6 is similar to the capacitor structure of FIG. 5, but for the capacitor of FIG.
No anisotropic etching of the SDB is performed. Therefore,
On the capacitor stack except where vias are formed, and on the interlevel dielectric layer 112, the ISDB
Remains as is. This type of structure is preferred for capacitors where no CTDB is formed, as shown in FIG. 7, or where the CTDB is too thin to be a barrier to available hydrogen or other diffusion material. Via openings are preferably formed using the embodiment of the present invention described previously and shown in FIGS. 4a-4d.

【０１１５】図８のコンデンサ構造は図６のコンデンサ
構造に類似しているが、相違点はコンタクトの中に形成
される導電性の障壁領域７０６（ＣＣＤＢ）と、下電極
３０４と誘電体層１１２との間またはＣＢＤＢ３０２と
誘電体層１１２との間に形成される絶縁拡散障壁７０２
（ＩＢＤＢ）とが追加されたことである。好ましくは、
ＣＣＤＢ７０６はＣＢＤＢ３０２と同じ材料で構成され
るか、またはＣＣＤＢ７０６は金属に対する好適な拡散
障壁材料が良好な水素拡散障壁である場合には、それで
構成される。しかし、ＣＢＤＢ３０２とＣＣＤＢ７０６
は同じ材料で形成される必要はない。窒化チタンは好ま
しくはＷまたはＡｌビア金属に対するＣＣＤＢ７０６を
製造するために使用され、Ｃｕビア金属に対してはＴａ
Ｎ（ＴａＮ、Ｔａ₂Ｎ、またはＴａＮ₂）が好ましいが、
表３に列挙された他の材料を使用してもよい。ＣＣＤＢ
７０６は好ましくは、ＣＢＤＢ３０２を形成するために
使用されるのと同じ処理条件を使用して製造される。し
かし、ＣＣＤＢ７０６を形成するために、ビアの中に残
された、またはビアの中に形成されるボイドを完全に充
たすのに充分な厚さの材料層が堆積される。次に、ブラ
ンケットエッチバックまたはＣＭＰのような平坦化ステ
ップが好ましくは遂行されて、層１１２の上に形成され
た材料の部分が除去される。このプロセスは好ましく
は、シングルビアプロセスを使用して遂行されるが、デ
ュアルダマスカスも使用することもできる。好ましく
は、ＣＣＤＢ７０６はＩＢＤＢ７０２の後に形成され
る。ＩＢＤＢ７０２は、コンタクト孔をエッチングする
前に層１１２の上にＩＢＤＢ材料の層を堆積することに
より形成される。次に、堆積された材料と層１１２がエ
ッチングされて、コンタクト孔が形成される。ＩＢＤＢ
７０２は好ましくは、５から５０ｎｍの厚さのオーダ
で、酸化アルミウム、または表３に示された他の材料で
構成される。この実施例の利点は、コンデンサスタック
が拡散障壁によって完全に封止されるということであ
る。The capacitor structure of FIG. 8 is similar to the capacitor structure of FIG. 6, except that a conductive barrier region 706 (CCDB) formed in the contact, the lower electrode 304 and the dielectric layer 112 are formed. Or an insulating diffusion barrier 702 formed between the CBDB 302 and the dielectric layer 112
(IBDB) has been added. Preferably,
CCDB 706 is composed of the same material as CBDB 302, or CCDB 706 is composed of a suitable diffusion barrier material for metals, if a good hydrogen diffusion barrier. However, CBDB302 and CCDB706
Need not be formed of the same material. Titanium nitride is preferably used to manufacture CCDB 706 for W or Al via metal and Ta for Cu via metal.
N (TaN, Ta ₂ N, or TaN ₂ ) is preferred,
Other materials listed in Table 3 may be used. CCDB
706 is preferably manufactured using the same processing conditions used to form CBDB 302. However, to form the CCDB 706, a layer of material is deposited that is thick enough to completely fill the voids left or formed in the via. Next, a planarization step such as blanket etchback or CMP is preferably performed to remove portions of the material formed over layer 112. This process is preferably performed using a single via process, but dual damascus can also be used. Preferably, CCDB 706 is formed after IBDB 702. IBDB 702 is formed by depositing a layer of IBDB material over layer 112 before etching the contact holes. Next, the deposited material and layer 112 are etched to form contact holes. IBDB
702 is preferably of the order of 5 to 50 nm thick and is made of aluminum oxide or other material shown in Table 3. The advantage of this embodiment is that the capacitor stack is completely sealed by the diffusion barrier.

【０１１６】上ビアはその代わりに、Ｔａ／ＴａＮまた
はＴｉ／ＴｉＮ拡散障壁をそなえた銅で構成されるダマ
スカス金属層であることも可能である。この可能性は他
の好適実施例を限定しない。前に説明したプロセスの問
題は同様であるからである。The upper via may alternatively be a Damascus metal layer composed of copper with a Ta / TaN or Ti / TiN diffusion barrier. This possibility does not limit the other preferred embodiments. This is because the problems of the process described previously are similar.

【０１１７】図９−１１の実施例は、コンデンサ誘電体
３０６に対して高誘電率（高Ｋ）材料を使用して製造さ
れたＦｅＲＡＭコンデンサまたはＤＲＡＭコンデンサに
対する三次元コンデンサ構造を示す。これらの実施例の
利点は、コンデンサがＣＣＤＢ７０６、ＩＢＤＢ７０
２、ＩＳＤＢ、ライナー４３０、ＣＢＤＢ３０２、およ
びＣＴＤＢ３１２によって完全に封止される。図９のコ
ンデンサ構造は好ましくは、まずコンタクト構造および
拡散障壁ＩＢＤＢとＣＣＤＢを形成した後、下電極３０
４を形成することにより製造される。下電極３０４は好
ましくは、Ｐｔ、Ｉｒ、ＩｒＯｘ、またはこの三つのス
タックのような材料の層を堆積した後、その層のパター
ン形成とエッチングを行うことにより下電極構造を形成
することにより、形成される。好ましくは、係属米国特
許出願第ｘｘ／ｘｘｘ，ｘｘｘ号（ＴＩ−２９９６６）
に説明されているように、コンデンサ誘電体材料、上電
極材料、およびハードマスク材料が堆積された後、エッ
チングされる。次に、ＩＳＤＢ層が形成され、そして多
分異方性エッチングされて、構造の残りの部分とともに
側壁を形成する。The embodiment of FIGS. 9-11 shows a three-dimensional capacitor structure for an FeRAM or DRAM capacitor manufactured using a high dielectric constant (high K) material for the capacitor dielectric 306. FIG. The advantage of these embodiments is that the capacitors are CCDB706, IBDB70
2, completely sealed by ISDB, liner 430, CBDB 302, and CTDB 312. The capacitor structure of FIG. 9 is preferably formed after first forming a contact structure and diffusion barriers IBDB and CCDB, and then forming a lower electrode 30.
4 is formed. The lower electrode 304 is preferably formed by depositing a layer of material such as Pt, Ir, IrOx, or a stack of the three, followed by patterning and etching the layer to form a lower electrode structure. Is done. Preferably, pending U.S. Patent Application No. xx / xxx, xxx (TI-29966).
After the capacitor dielectric material, top electrode material, and hard mask material are deposited, they are etched as described in US Pat. Next, an ISDB layer is formed and possibly anisotropically etched to form sidewalls with the rest of the structure.

【０１１８】図１０および１１の実施例は少し異なった
風に形成される。これらの実施例は、誘電体層１００２
の中に形成された開口の下と側面、溝または孔と適合す
るようにＣＢＤＢ３０２、下電極３０４、コンデンサ誘
電体３０６、および上電極３０９を形成する能力を必要
とする。開口は好ましくは、円、正方形、長方形、また
はこれらのいずれかの隅を丸めたバージョンである横断
形状をそなえている。誘電体層１００２は好ましくは、
層１１２および４０８に類似した材料で構成され、同様
に形成される。コンタクト１１４と層１１２が形成され
た後、層１００２がＩＢＤＢ７０２とともに形成され
る。次に、これらの層の両方を通って開口がエッチング
され、ＣＢＤＢ３０２と下電極３０４が開口の側面およ
び下と合うように形成される。好ましくは、次に、研磨
動作が行われて、層７０２の上にある層３０２および３
０４の部分が除去される。しかし、代替実施例では、こ
れらの二つの層はコンデンサ誘電体層３０６、上電極３
０９、および導電性拡散障壁３１２とともにパターン形
成およびエッチングされる。次に、コンデンサ誘電体層
３０６、上電極３０９、および導電性拡散障壁３１２
は、前記の手法を使用して、堆積、パターン形成、およ
びエッチングされる。ＩＳＤＢ層（一つまたは複数）が
形成され、そして異方性エッチバックにより図１０の側
壁を形成するか、または図９に示すように（ビア孔の形
成以外は）変更されないままとされる。The embodiments of FIGS. 10 and 11 are formed a little differently. These embodiments illustrate the dielectric layer 1002
Requires the ability to form the CBDB 302, the lower electrode 304, the capacitor dielectric 306, and the upper electrode 309 to match the bottom and sides, grooves or holes formed therein. The opening preferably has a cross-sectional shape that is a circle, square, rectangle, or a rounded version of any of these. The dielectric layer 1002 is preferably
Layers 112 and 408 are made of similar materials and are formed similarly. After contact 114 and layer 112 are formed, layer 1002 is formed with IBDB 702. Next, the opening is etched through both of these layers to form CBDB 302 and lower electrode 304 so as to mate with the sides and below the opening. Preferably, a polishing operation is then performed to provide layers 302 and 3 above layer 702.
04 is removed. However, in an alternative embodiment, these two layers are the capacitor dielectric layer 306, the upper electrode 3
09 and the conductive diffusion barrier 312 are patterned and etched. Next, the capacitor dielectric layer 306, the upper electrode 309, and the conductive diffusion barrier 312
Are deposited, patterned, and etched using the techniques described above. The ISDB layer (s) is formed and the sidewalls of FIG. 10 are formed by anisotropic etchback or left unchanged (except for the formation of via holes) as shown in FIG.

【０１１９】本発明の特定の実施例を説明したが、これ
らは発明の範囲を限定するものと考えるべきではない。
明細書に開示された方法に照らして当業者は本発明の多
数の実施例を考えつき得る。発明の範囲を限定するのは
特許請求の範囲だけである。While specific embodiments of the present invention have been described, they should not be considered as limiting the scope of the invention.
Numerous embodiments of the present invention may occur to those skilled in the art in light of the methods disclosed herein. It is only the claims that limit the scope of the invention.

【０１２０】関連米国特許／特許出願に対する相互参照 本発明と同じ譲受け人に譲渡された下記の米国特許／特
許出願はここに引用することにより本明細書の一部とし
て組み入れる。 特許番号／追番 出願日 ＴＩケース番号 ６０／１７１，１５９ １２／２２／１９９９ ＴＩ−２９９６６ ６０／１７１，７５４ １２／２２／１９９９ ＴＩ−２９９６８ ６０／１７１，７９４ １２／２２／１９９９ ＴＩ−２９９６９ ６０／１７１，７５５ １２／２２／１９９９ ＴＩ−２９９７２ ６０／１７１，７７２ １２／２２／１９９９ ＴＩ−３００７７ ６０／１７１，８００ １２／２２／１９９９ ＴＩ−２９９７０ ０９／３９２，９８８ ０９／０９／１９９９ ＴＩ−２６５８６ ０９／１０５，７３８ ０６／２６／１９９８ ＴＩ−２５２９７ ０９／２３８，２１１ ０１／２７／１９９９ ＴＩ−２６７７８Cross-Reference to Related US Patents / Patent Applications The following US patents / patent applications, assigned to the same assignee as the present invention, are hereby incorporated by reference herein. Patent number / additional number Filing date TI case number 60 / 171,159 12/22/1999 TI-29966 60 / 171,754 12/22/1999 TI-29968 60 / 171,794 12/22/1999 TI-29969 60 / 171,755 12/22/1999 TI-29772 60 / 171,772 12/22/1999 TI-30077 60 / 171,800 12/22/1999 TI-29970 09 / 392,988 09/09/1999 TI- 26586 09 / 105,738 06/26/1998 TI-25297 09 / 238,211 01/27/1999 TI-26778

【０１２１】以上の説明に関して更に以下の項を開示す
る。 （１）コンデンサ構造であって、側面と上表面とをそな
えた下電極と、上表面と側面とをそなえ、前記下電極の
前記上表面の上に配置されたコンデンサ誘電体であっ
て、水素により劣化する電気的特性をそなえるコンデン
サ誘電体と、上表面と側面とをそなえ、前記コンデンサ
誘電体の上に配置された上電極と、前記コンデンサ誘電
体の前記側面の上に配置された窒化シリコン層と、前記
コンデンサ誘電体の前記側面と前記窒化シリコン層との
間に配置された酸化アルミニウム層とを具備するコンデ
ンサ構造。The following items are further disclosed with respect to the above description. (1) A capacitor dielectric, comprising: a lower electrode having a side surface and an upper surface; and a capacitor dielectric having an upper surface and a side surface, the capacitor dielectric being disposed on the upper surface of the lower electrode. A capacitor dielectric having electrical characteristics degraded by the capacitor, an upper electrode having an upper surface and side surfaces, an upper electrode disposed on the capacitor dielectric, and a silicon nitride disposed on the side surfaces of the capacitor dielectric A capacitor structure comprising: a layer; and an aluminum oxide layer disposed between the side of the capacitor dielectric and the silicon nitride layer.

【０１２２】（２）第１項記載のコンデンサ構造であっ
て、前記コンデンサ誘電体がＰＺＴを含む、コンデンサ
構造。 （３）第１項記載のコンデンサ構造であって、前記上電
極がイリジウム、酸化イリジウム、またはそれらのスタ
ックの任意の組合わせを含む、コンデンサ構造。(2) The capacitor structure according to item 1, wherein the capacitor dielectric includes PZT. (3) The capacitor structure according to (1), wherein the upper electrode includes iridium, iridium oxide, or any combination of a stack thereof.

【０１２３】（４）第１項記載のコンデンサ構造であっ
て、前記下電極がイリジウム、酸化イリジウム、または
それらのスタックの任意の組合わせを含む、コンデンサ
構造。(4) The capacitor structure according to item 1, wherein the lower electrode includes iridium, iridium oxide, or any combination of a stack thereof.

【０１２４】（５）第１項記載のコンデンサ構造であっ
て、前記酸化アルミニウム層が前記下電極の前記側面
と、前記上電極の前記側面と、前記コンデンサ誘電体の
前記側面の上に配置された、コンデンサ構造。(5) The capacitor structure according to item 1, wherein the aluminum oxide layer is disposed on the side surface of the lower electrode, the side surface of the upper electrode, and the side surface of the capacitor dielectric. Also, capacitor structure.

【０１２５】（６）第１項記載のコンデンサ構造であっ
て、前記酸化アルミニウム層が前記下電極の前記側面
と、前記上電極の前記側面と、前記コンデンサ誘電体の
前記側面と接触して配置された、コンデンサ構造。(6) The capacitor structure according to item 1, wherein the aluminum oxide layer is disposed in contact with the side surface of the lower electrode, the side surface of the upper electrode, and the side surface of the capacitor dielectric. , Capacitor structure.

【０１２６】（７）第１項記載のコンデンサ構造であっ
て、前記酸化アルミニウム層が前記上電極の前記上表面
の上に配置された、コンデンサ構造。(7) The capacitor structure according to (1), wherein the aluminum oxide layer is disposed on the upper surface of the upper electrode.

【０１２７】（８）第１項記載のコンデンサ構造であっ
て、前記酸化アルミニウム層と前記窒化シリコン層との
間に配置された第一の層も更に含まれ、前記第一の層は
ＢＯ _x、ＡｌＮ、ＢＮ、またはそれらのスタックの任意
の組合わせを含む、コンデンサ構造。(8) The capacitor structure according to item (1)
Between the aluminum oxide layer and the silicon nitride layer.
Also included is a first layer disposed therebetween, wherein the first layer is
BO _x, AlN, BN, or any of their stacks
Capacitor structure, including combinations of

【０１２８】（９）本発明の一実施例はコンデンサ構造
（図１の１２５）であって、側面と上表面とをそなえた
下電極（図１の１２４）と、上表面と側面とをそなえ、
前記下電極の前記上表面の上に配置されたコンデンサ誘
電体であって、水素により劣化する電気的特性をそなえ
るコンデンサ誘電体（図１の１２６）と、上表面と側面
とをそなえ、前記コンデンサ誘電体の上に配置された上
電極（図１の１２８および１３０）と、前記コンデンサ
誘電体の前記側面の上に配置された窒化シリコン層（図
１の１２０）と、前記コンデンサ誘電体の前記側面と前
記窒化シリコン層との間に配置された酸化アルミニウム
層（図１の１１８）とを具備するコンデンサ構造であ
る。(9) One embodiment of the present invention is a capacitor structure (125 in FIG. 1) having a lower electrode (124 in FIG. 1) having a side surface and an upper surface, and having an upper surface and a side surface. ,
A capacitor dielectric (126 in FIG. 1) disposed on the upper surface of the lower electrode, the capacitor dielectric having electrical characteristics degraded by hydrogen; and a capacitor dielectric having an upper surface and side surfaces. An upper electrode (128 and 130 in FIG. 1) disposed on the dielectric; a silicon nitride layer (120 in FIG. 1) disposed on the side of the capacitor dielectric; A capacitor structure including an aluminum oxide layer (118 in FIG. 1) disposed between a side surface and the silicon nitride layer.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例の方法を使用して製造され
る、部分的に製造されたデバイスの横断面図である。FIG. 1 is a cross-sectional view of a partially manufactured device manufactured using the method of one embodiment of the present invention.

【図２】本発明の一実施例のプロセスフローを示すフロ
ー図である。FIG. 2 is a flowchart showing a process flow of an embodiment of the present invention.

【図３ａ】図２に示された本発明の一実施例の方法を使
用して製造される、部分的に製造された強誘電体メモリ
デバイスの横断面図であって、図２のステップ２０２等
に対応する図。3a is a cross-sectional view of a partially fabricated ferroelectric memory device fabricated using the method of one embodiment of the present invention shown in FIG. FIG.

【図３ｂ】図２に示された本発明の一実施例の方法を使
用して製造される、部分的に製造された強誘電体メモリ
デバイスの横断面図であって、図２のステップ２０８等
に対応する図。3b is a cross-sectional view of a partially fabricated ferroelectric memory device fabricated using the method of one embodiment of the present invention shown in FIG. FIG.

【図３ｃ】図２に示された本発明の一実施例の方法を使
用して製造される、部分的に製造された強誘電体メモリ
デバイスの横断面図であって、図２のステップ２１８等
に対応する図。3c is a cross-sectional view of a partially fabricated ferroelectric memory device fabricated using the method of one embodiment of the present invention shown in FIG. FIG.

【図４ａ】本発明の一実施例の方法を使用して製造され
る、部分的に製造されたＦｅＲＡＭデバイスの横断図で
あり、レベル間誘電体層４０８の形成等を示す図。FIG. 4a is a cross-sectional view of a partially fabricated FeRAM device fabricated using the method of one embodiment of the present invention, including the formation of an interlevel dielectric layer 408, and the like.

【図４ｂ】本発明の一実施例の方法を使用して製造され
る、部分的に製造されたＦｅＲＡＭデバイスの横断図で
あり、ＢＡＲＣ層４１０の形成等を示す図。4b is a cross-sectional view of a partially fabricated FeRAM device fabricated using the method of one embodiment of the present invention, including the formation of a BARC layer 410. FIG.

【図４ｃ】本発明の一実施例の方法を使用して製造され
る、部分的に製造されたＦｅＲＡＭデバイスの横断図で
あり、ＢＡＲＣ層４１０の除去等を示す図。FIG. 4c is a cross-sectional view of a partially fabricated FeRAM device fabricated using the method of one embodiment of the present invention, including the removal of a BARC layer 410.

【図４ｄ】本発明の一実施例の方法を使用して製造され
る、部分的に製造されたＦｅＲＡＭデバイスの横断図で
あり、導電性の相互接続を示す図である。FIG. 4d is a cross-sectional view of a partially fabricated FeRAM device fabricated using the method of one embodiment of the present invention, showing conductive interconnects.

【図５】本発明の一実施例を使用して形成される、部分
的に製造された本発明の実施例のコンデンサの横断面図
である。FIG. 5 is a cross-sectional view of a partially fabricated embodiment of a capacitor of the present invention formed using one embodiment of the present invention.

【図６】本発明の一実施例を使用して形成される、部分
的に製造された本発明の実施例のコンデンサの横断面図
である。FIG. 6 is a cross-sectional view of a partially fabricated embodiment capacitor of the present invention formed using one embodiment of the present invention.

【図７】本発明の一実施例を使用して形成される、部分
的に製造された本発明の実施例のコンデンサの横断面図
である。FIG. 7 is a cross-sectional view of a partially fabricated embodiment of a capacitor of the present invention formed using one embodiment of the present invention.

【図８】本発明の一実施例を使用して形成される、部分
的に製造された本発明の実施例のコンデンサの横断面図
である。FIG. 8 is a cross-sectional view of a partially fabricated embodiment capacitor of the present invention formed using one embodiment of the present invention.

【図９】本発明の一実施例を使用して形成される、部分
的に製造された本発明の実施例のコンデンサの横断面図
である。FIG. 9 is a cross-sectional view of a partially fabricated embodiment of a capacitor of the present invention formed using one embodiment of the present invention.

【図１０】本発明の一実施例を使用して形成される、部
分的に製造された本発明の実施例のコンデンサの横断面
図である。FIG. 10 is a cross-sectional view of a partially fabricated embodiment capacitor of the present invention formed using one embodiment of the present invention.

【図１１】本発明の一実施例を使用して形成される、部
分的に製造された本発明の実施例のコンデンサの横断面
図である。FIG. 11 is a cross-sectional view of a partially fabricated embodiment of a capacitor of the present invention formed using one embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１１８ 側壁拡散障壁 １２０ 側壁拡散障壁 １２４ 下電極材料 １２５ コンデンサ １２６ コンデンサ誘電体層 １２８ 上電極 １３０ 上電極 ３０４ 下電極材料 ３０６ コンデンサ誘電体層 ３０８ 上電極 ３１０ 上電極 ３１４ 側壁拡散障壁 ３１６ 側壁拡散障壁 118 Sidewall diffusion barrier 120 Sidewall diffusion barrier 124 Lower electrode material 125 Capacitor 126 Capacitor dielectric layer 128 Upper electrode 130 Upper electrode 304 Lower electrode material 306 Capacitor dielectric layer 308 Upper electrode 310 Upper electrode 314 Sidewall diffusion barrier 316 Sidewall diffusion barrier

フロントページの続き (72)発明者 スチーブン アール、ギルバート アメリカ合衆国 カリフォルニア、サンフ ランシスコ、フレドリック ストリート 166、ナンバー 33 (72)発明者 ルイジ コロンボ アメリカ合衆国 テキサス、ダラス、イエ ロー ロック トレイル 6144 (72)発明者 セオドアー エス、モイズ アメリカ合衆国 カリフォルニア、ロスア ルトス、アーサー コート 1200Continued on the front page (72) Inventor Stephen Earl, Gilbert United States of America California, San Francisco, Fredrick Street 166, No. 33 (72) Inventor Luigi Colombo United States of America Texas, Dallas, Yarrow Rock Trail 6144 (72) Inventor Theodore S., Moise United States California, Los Altos, Arthur Court 1200

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 コンデンサ構造であって、 側面と上表面とをそなえた下電極と、 上表面と側面とをそなえ、前記下電極の前記上表面の上
に配置されたコンデンサ誘電体であって、水素により劣
化する電気的特性をそなえるコンデンサ誘電体と、 上表面と側面とをそなえ、前記コンデンサ誘電体の上に
配置された上電極と、 前記コンデンサ誘電体の前記側面の上に配置された窒化
シリコン層と、 前記コンデンサ誘電体の前記側面と前記窒化シリコン層
との間に配置された酸化アルミニウム層とを具備するコ
ンデンサ構造。1. A capacitor structure, comprising: a lower electrode having a side surface and an upper surface; and a capacitor dielectric having an upper surface and a side surface and disposed on the upper surface of the lower electrode. A capacitor dielectric having electrical characteristics degraded by hydrogen, an upper electrode having an upper surface and side surfaces, an upper electrode disposed on the capacitor dielectric, and disposed on the side surface of the capacitor dielectric A capacitor structure comprising: a silicon nitride layer; and an aluminum oxide layer disposed between the side surface of the capacitor dielectric and the silicon nitride layer.