JP2001203369A - Method of manufacturing thin film transistor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To efficiently crystallize a semiconductor film having an impurity. SOLUTION: In the method of manufacturing a thin film transistor, a semiconductor film is formed on one surface of a substrate and one or the other surface of the substrate is irradiated with a laser beam.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、半導体集積回路や液晶
表示装置等のアクティブマトリクス、あるいはその他の
電子回路およびその作製方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix such as a semiconductor integrated circuit and a liquid crystal display, or other electronic circuits, and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】主として１９８０年代以降、ＭＯＳ型半
導体集積回路のゲイトの材料はシリコンを中心とした材
料が使用された。これはゲイト電極と半導体チャネルと
のエネルギー差が小さいという物性的な特徴に加えて、
耐熱性があるため、ソース／ドレインを自己整合（セル
フアライン）的に形成できるからである。これとは逆
に、それまで主流であったアルミニウムのゲイトは、耐
熱性がないため、セルフアラインプロセスに適さず、配
線抵抗が低いという特徴にもかかわらず、次第に用いら
れなくなった。2. Description of the Related Art Since the 1980s, gate materials of MOS type semiconductor integrated circuits have been mainly made of silicon. This is in addition to the physical characteristic that the energy difference between the gate electrode and the semiconductor channel is small,
This is because the source / drain can be formed in a self-aligned manner (self-alignment) because of heat resistance. Conversely, aluminum gates, which have been the mainstream until then, are not suitable for self-alignment processes because of their lack of heat resistance, and have been gradually used, despite their low wiring resistance.

【０００３】しかし、最近になって、レーザーアニール
技術等を用いることによって、アルミニウムゲイトであ
っても、セルフアラインプロセスが採用できることを明
らかにし、なおかつ、ゲイト電極あるいはそれに接続す
る配線（これらは、互いに明確に区別できるものではな
いので、以下では、ゲイト電極配線と総称する）の表面
に、陽極酸化法によって、耐蝕性、耐圧性に優れた酸化
アルミニウム被膜を形成することによって、配線層間の
電気的分離を確実におこなえることと、酸化アルミニウ
ムを利用して、ゲイトとソース／ドレインにオフセット
領域を形成できることを示した（特願平３−３４０３３
６、同４−３０２２０、同４−３４１９４）。However, recently, by using a laser annealing technique or the like, it has been clarified that a self-alignment process can be adopted even with an aluminum gate, and furthermore, a gate electrode or a wiring connected to the gate electrode (these are mutually connected). Since these are not clearly distinguishable, hereinafter, they are collectively referred to as gate electrode wirings), and by forming an aluminum oxide film having excellent corrosion resistance and pressure resistance on the surface by an anodizing method, electrical connection between wiring layers can be achieved. It has been shown that the separation can be reliably performed and that an offset region can be formed in the gate and the source / drain by using aluminum oxide (Japanese Patent Application No. 3-34033).
6, 4-30220, 4-34194).

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、いくつ
かの問題点もあった。例えば、陽極酸化をおこなって
も、場所によって、その酸化膜の密着性がさまざまで、
一部には剥離してしまうことがあった。また、酸化アル
ミニウムは耐蝕性が著しく強いため、通常のウェットエ
ッチングやドライエッチングではなかなか除去できなか
った。そして、酸化アルミニウムは酸化珪素とのエッチ
ングの選択比が著しく大きく、酸化アルミニウムをエッ
チングしている間に周辺の酸化珪素等の材料まで、著し
くエッチングされてしまうことがあった。特に、複雑な
回路を構成する場合には、いくつものトランジスタのゲ
イト電極配線を１つの配線に接続して、陽極酸化をおこ
なうのであるが、そのための配線は後に除去されるべき
ものであり、その酸化アルミニウムで被覆された配線を
除去することは困難であった。また、これらのゲイト電
極配線の限られた部分にコンタクトを形成しようとした
際に、周辺の材料までもが浸食されてしまうことは回路
の作製に大きな制約となった。However, there are some problems. For example, even if anodizing is performed, the adhesion of the oxide film varies depending on the location,
In some cases, it was peeled off. In addition, since aluminum oxide has extremely high corrosion resistance, it cannot be easily removed by ordinary wet etching or dry etching. Aluminum oxide has a remarkably high etching selectivity with respect to silicon oxide, and a material such as silicon oxide in the periphery may be significantly etched during the etching of aluminum oxide. In particular, when configuring a complicated circuit, the gate electrode wirings of a number of transistors are connected to one wiring to perform anodic oxidation, but the wiring for that purpose must be removed later. It was difficult to remove the wiring covered with aluminum oxide. In addition, when a contact is to be formed in a limited portion of these gate electrode wirings, the erosion of even the surrounding materials has been a great constraint on the fabrication of the circuit.

【０００５】これに対し、例えば、特願平３−３４８１
３０に記述されるように、レーザー光のごとき、高エネ
ルギーの電磁波をエッチング箇所に集中的に照射して、
その部分の酸化アルミニウムと下地のゲイト電極配線を
除去してしまう方法を提案した。しかしながら、このよ
うな方法では、下地のゲイト電極配線までもが除去さ
れ、あるいは相当なダメージを受け、コンタクトを形成
することはほとんど不可能であった。On the other hand, for example, Japanese Patent Application No. 3-3481
As described in No. 30, a high-energy electromagnetic wave such as a laser beam is intensively irradiated on the etching portion,
A method for removing the aluminum oxide and the underlying gate electrode wiring in that portion was proposed. However, in such a method, even the underlying gate electrode wiring is removed or suffers considerable damage, making it almost impossible to form a contact.

【０００６】本発明はこのような問題点に対してなされ
たものであり、陽極酸化アルミゲイトのトランジスタを
安定して作製する作製方法、およびそれに適した回路配
置を提案せんとするものである。The present invention has been made in view of such problems, and an object thereof is to propose a method of stably manufacturing an anodized aluminum gate transistor and a circuit arrangement suitable for the method.

【０００７】[0007]

【問題を解決するための手段】先に指摘したように、陽
極酸化アルミゲイトトランジスタの作製においては、 陽極酸化膜の剥離た密着性のばらつき、 陽極酸化後の不要な配線の除去とコンタクトホール
の形成、 という２つの問題点があった。このうち、に関して
は、本発明人等の研究の結果、ゲイト電極配線にいたる
配線の最適化をおこなえばよいことが明らかになった。
すなわち、従来は、配線の幅に関しては特に考慮されて
いなかったため、ゲイト電極配線間で電位が異なってい
た。これは、ゲイト電極配線にいたる電流の通路を考慮
しなかったためである。そして、このような状況では、
陽極酸化が同じように進展しても、配線幅に占める陽極
酸化膜の厚さは線幅の細い所の方が太い所よりも早い段
階で大きくなり、結果的にその違いが密着性のばらつき
をもたらし、剥離に至ったのである。そこで、本発明は
図１（Ａ）に示すように、ゲイト電極配線にいたる配線
をその幅によって階層化した。[Means for Solving the Problems] As pointed out above, in the fabrication of an anodized aluminum gate transistor, the variation in adhesion due to the peeling of the anodized film, the removal of unnecessary wiring after the anodization and the contact hole Formation. Among them, as a result of research conducted by the present inventors, it has become clear that it is only necessary to optimize the wiring up to the gate electrode wiring.
That is, conventionally, no special consideration was given to the width of the wiring, so that the potential was different between the gate electrode wirings. This is because the current path leading to the gate electrode wiring was not considered. And in such a situation,
Even if anodic oxidation progresses in the same way, the thickness of the anodic oxide film occupying the wiring width increases earlier in places where the line width is narrower than in places where the line width is wider, and as a result, the difference is due to variations in adhesion. And led to peeling. Therefore, in the present invention, as shown in FIG. 1A, the wiring up to the gate electrode wiring is hierarchized by its width.

【０００８】すなわち、電流源から延びる配線は最も幅
の広い幹線配線１３とし、そこから、幹線配線よりは幅
の狭い支線配線５を設け、さらに、末端のゲイト電極配
線６というようにした。このような回路配置によって、
末端のゲイト電極配線の間での陽極酸化の進展の違いは
著しく抑えられ、各ゲイト電極配線の陽極酸化膜の密着
性をほぼ一定とすることができた。That is, the wiring extending from the current source is the main wiring 13 having the widest width, the branch wiring 5 narrower than the main wiring is provided, and the gate electrode wiring 6 at the end is provided. With such a circuit arrangement,
The difference in the progress of anodic oxidation between the terminal gate electrode wirings was remarkably suppressed, and the adhesion of the anodic oxide film of each gate electrode wiring could be made almost constant.

【０００９】の問題点を解決するために、本発明で
は、のちにエッチングされたり、コンタクトが形成され
る箇所を有機コーティング材料で被覆し、陽極酸化され
ないようにした。有機コーティング材料としては、例え
ばフォトニース等でよい。このような有機コーティング
材料は適切な溶媒によって簡単に除去される。特に、陽
極酸化に耐えられるだけの耐酸化性があることが望まし
い。In order to solve the problem of the present invention, in the present invention, a portion to be etched or a contact is formed later is coated with an organic coating material so as not to be anodized. The organic coating material may be, for example, Photo Nice. Such organic coating materials are easily removed by a suitable solvent. In particular, it is desirable to have oxidation resistance enough to withstand anodic oxidation.

【００１０】有機コーティング材料を除去した後は、金
属配線が露出されるので、そのエッチングは容易であ
り、また、コンタクトを形成するにも何ら問題がない。
特にコンタクトを形成するにあたっては、層間絶縁物を
形成した後、通常のようにコンタクトホールを形成し
て、コンタクトを設ければよい。以下に実施例を示し、
さらに本発明を説明する。After removing the organic coating material, the metal wiring is exposed, so that the etching is easy, and there is no problem in forming a contact.
In particular, in forming a contact, after forming an interlayer insulator, a contact hole may be formed as usual, and a contact may be provided. Examples are shown below,
Further, the present invention will be described.

【００１１】[0011]

【実施例】〔実施例１〕 図１および図２に本実施例を
示す。図１は上面から見た様子であり、図２は本発明の
工程をわかりやすくするために工程ごとの概念的な断面
を描いたものである。したがって、図２は図１の特定の
部分の断面というわけではない。[Embodiment 1] FIGS. 1 and 2 show this embodiment. FIG. 1 is a view from the top, and FIG. 2 is a conceptual cross section of each step for easy understanding of the steps of the present invention. Accordingly, FIG. 2 is not a cross-section of any particular portion of FIG.

【００１２】まず、基板１としてコーニング７０５９ガ
ラスを使用した。そして、下地の酸化珪素膜２を厚さ１
００ｎｍだけ、スパッタ法によって形成した。さらに、
アモルファスシリコン被膜をプラズマＣＶＤ法によって
１５０ｎｍだけ形成した。これを６００℃で６０時間、
窒素雰囲気中でアニールし、再結晶化させた。さらに、
これをパターニングして、島状の半導体領域３を複数形
成した。First, Corning 7059 glass was used as the substrate 1. Then, the underlying silicon oxide film 2 is formed to a thickness of 1
Only a thickness of 00 nm was formed by a sputtering method. further,
An amorphous silicon film was formed to a thickness of 150 nm by a plasma CVD method. This at 600 ° C for 60 hours
Annealed in a nitrogen atmosphere and recrystallized. further,
This was patterned to form a plurality of island-shaped semiconductor regions 3.

【００１３】さらに、酸化珪素をターゲットとする酸素
雰囲気中でのスパッタ法によって、ゲイト酸化膜４を厚
さ１１５ｎｍだけ堆積し、次に、電子ビーム蒸着によっ
てアルミニウム被膜（厚さ５００ｎｍ）を形成して、こ
れをパターニングし、第１の配線５、第２の配線１３お
よびゲイト電極配線６を形成した。ここで、第１の配線
は本発明でいう支線配線であり、第２の配線は幹線配線
である。これらの配線の幅は、第１の配線は４μｍ、第
２の配線は１０μｍとした。このようにして、薄膜トラ
ンジスタ（ＴＦＴ）の外形を整えた。このときのＴＦＴ
のチャネルの大きさは、長さを２μｍ、幅を１２μｍと
した。Further, a gate oxide film 4 is deposited to a thickness of 115 nm by a sputtering method in an oxygen atmosphere using silicon oxide as a target, and then an aluminum film (500 nm in thickness) is formed by electron beam evaporation. This was patterned to form a first wiring 5, a second wiring 13, and a gate electrode wiring 6. Here, the first wiring is a branch wiring according to the present invention, and the second wiring is a main wiring. The width of these wirings was 4 μm for the first wiring and 10 μm for the second wiring. Thus, the outer shape of the thin film transistor (TFT) was adjusted. TFT at this time
The channel had a length of 2 μm and a width of 12 μm.

【００１４】また、この配線のパターニングには５ｗｔ
％の硝酸と燐酸の混合したものを用いた。例えばエッチ
ングの温度を４０℃としてときは配線（アルミニウム）
のエッチングレートは２２５ｎｍ／分であった。ここま
での様子は図１（Ａ）および図２（Ａ）に示される。Further, 5 wt.
% Nitric acid and phosphoric acid were used. For example, when the etching temperature is 40 ° C., wiring (aluminum)
Was 225 nm / min. The state so far is shown in FIGS. 1A and 2A.

【００１５】さらに、フォトニース（東レＵＲ３８０
０）をスピンコータによって、塗布した。回転数は２５
００ｒｐｍであった。そして、このフォトニースをパタ
ーニングした。この場合には、第１の配線５と第２の配
線１３の全面に残存させた。そして、上記配線１３、
５、６に電気を通じ、陽極酸化法によって、フォトニー
スの塗布されていないゲイト電極配線の周囲（上面およ
び側面）に酸化アルミニウムの被膜８を形成した。陽極
酸化は、３％の酒石酸のエチレングリコール溶液を５％
アンモニアで中和して、ｐＨを７．０±０．２とした溶
液を使用しておこなった。まず、溶液中に陰極として白
金を浸し、さらにＴＦＴを基板ごと浸して、第２の配線
１３を電源の陽極に接続した。温度は２５±２℃に保っ
た。Further, Photo Nice (Toray UR380)
0) was applied by a spin coater. 25 rpm
It was 00 rpm. Then, this photo nice was patterned. In this case, the first wiring 5 and the second wiring 13 are left over the entire surface. Then, the wiring 13,
Electricity was passed through Nos. 5 and 6, and an aluminum oxide film 8 was formed around the gate electrode wiring not coated with photonice (upper surface and side surfaces) by anodic oxidation. Anodization is performed by adding 3% tartaric acid solution in ethylene glycol to 5%.
This was performed using a solution that was neutralized with ammonia to a pH of 7.0 ± 0.2. First, platinum was immersed in the solution as a cathode, and the TFT was immersed together with the substrate, and the second wiring 13 was connected to the anode of the power supply. The temperature was kept at 25 ± 2 ° C.

【００１６】この状態で、最初、０．１〜０．５ｍＡ／
ｃｍ² の電流を流し、電圧が２５０Ｖに達したら、電圧
を一定に保ったまま通電し、電流が０．００５ｍＡ／ｃ
ｍ²になったところで電流を止め、陽極酸化を終了させ
た。このようにして得られた陽極酸化膜の厚さは３２０
ｎｍであった。ここまでで得られた回路の状態を図１
（Ｂ）および図２（Ｂ）に示す。In this state, first, 0.1 to 0.5 mA /
flowing a current of cm ^2, When voltage reaches 250V, energized while keeping the voltage constant, current 0.005 mA / c
When the current reached m ² , the current was stopped and anodization was terminated. The thickness of the anodic oxide film thus obtained is 320
nm. Fig. 1 shows the state of the circuit obtained so far.
(B) and FIG. 2 (B).

【００１７】次に、イオン注入法によって、半導体領域
３にＮ型の不純物領域（ソース／ドレイン）９ａあるい
はＰ型の不純物領域９ｂを形成した。Ｎ型のドーパント
としてはリンイオンを使用し、イオンエネルギーは７０
〜１００ｋｅＶ、リンの濃度は１〜５×１０¹³ｃｍ^-2と
した。また、Ｐ型のドーパントとしては、ＢＦ₃ ⁺ を使
用した。ドーズ量、加速エネルギーはリンのドーピング
と同じ条件とした。このイオン注入によって、ソース、
ドレイン領域９はゲイト電極とかさならない部分（オフ
セット領域）が酸化アルミニウムの厚さ（約３００ｎ
ｍ）だけ形成されたものと推定される。Next, an N-type impurity region (source / drain) 9a or a P-type impurity region 9b was formed in the semiconductor region 3 by ion implantation. Phosphorus ions are used as the N-type dopant, and the ion energy is 70.
-100 keV, and the concentration of phosphorus was 1-5 × 10 ¹³ cm ⁻² . BF ₃ ⁺ was used as the P-type dopant. The dose and the acceleration energy were set to the same conditions as those for doping with phosphorus. By this ion implantation, the source,
In the drain region 9, a portion (offset region) which does not overlap with the gate electrode has a thickness of aluminum oxide (about 300 n).
m) is presumed to have been formed.

【００１８】次いでフォトニースを除去して、レーザー
アニールをおこなった。レーザーはＫｒＦエキシマーレ
ーザーを用い、例えば３５０ｍＪ／ｃｍ² のパワー密度
のレーザーパルスを５０ショット照射した。このレーザ
ーアニールによって、イオン注入でアモルファス化した
部分の再結晶化がなされた。ここまでで得られた回路の
状態を図１（Ｃ）および図２（Ｃ）に示す。Next, the photonice was removed and laser annealing was performed. As a laser, a KrF excimer laser was used, and a laser pulse having a power density of, for example, 350 mJ / cm ² was irradiated for 50 shots. By this laser annealing, the portion which was made amorphous by ion implantation was recrystallized. FIGS. 1C and 2C show the states of the circuit obtained so far.

【００１９】次に、図１（Ｄ）に示すように選択的に第
１の配線の一部および第２の配線の全部を除去して、Ｃ
ＭＯＳゲイトアレーを多数形成した。第１の配線の一部
は、５ａで示すように残存させた。その後、図２（Ｄ）
に示すように、酸化珪素のスパッタ成膜によって層間絶
縁物１０を形成し、公知のフォトリソグラフィー技術に
よって、半導体領域３上にコンタクトホール１１ａ、１
１ｂを形成し、また、同時に第１の配線５ａ上にもコン
タクトホール１２を形成した。もちろん、必ずしも同時
に形成されなければならないのではなく、必要に応じ
て、これらのコンタクトホールは独立に形成してもよ
い。その後、金属被膜を選択的に形成すれば、半導体回
路が完成する。Next, as shown in FIG. 1D, a part of the first wiring and the whole of the second wiring are selectively removed, and
A large number of MOS gate arrays were formed. Part of the first wiring was left as shown by 5a. Then, FIG. 2 (D)
As shown in FIG. 1, an interlayer insulator 10 is formed by sputtering a silicon oxide film, and contact holes 11a, 1a, 1a, and 1b are formed on the semiconductor region 3 by a known photolithography technique.
1b, and at the same time, a contact hole 12 was also formed on the first wiring 5a. Of course, the contact holes need not always be formed at the same time, and if necessary, these contact holes may be formed independently. Thereafter, if a metal film is selectively formed, a semiconductor circuit is completed.

【００２０】〔実施例２〕 図３に本実施例を示す。な
お、上面から見た配線パターンは図１と実質的に同一で
ある。Embodiment 2 FIG. 3 shows this embodiment. Note that the wiring pattern viewed from above is substantially the same as FIG.

【００２１】まず、基板２１としてコーニング７０５９
ガラスを使用した。そして、下地の酸化珪素膜２２を厚
さ１００ｎｍだけ、スパッタ法によって形成した。さら
に、アモルファスシリコン被膜をＬＰＣＶＤ法によって
５０ｎｍだけ形成した。これにパルスレーザーを照射し
て、結晶化させた。レーザーとしては、例えば、ＫｒＦ
エキシマーレーザーを用いた。エネルギー密度は１５０
〜３５０ｍＪ／ｃｍ²、好ましくは２５０〜３００ｍＪ
／ｃｍ² が適当であった。さらに、これをパターニング
して、島状の半導体領域２３を複数形成した。First, Corning 7059 is used as the substrate 21.
Glass was used. Then, the underlying silicon oxide film 22 was formed to a thickness of 100 nm by a sputtering method. Further, an amorphous silicon film was formed to a thickness of 50 nm by the LPCVD method. This was irradiated with a pulse laser to be crystallized. As a laser, for example, KrF
An excimer laser was used. Energy density is 150
３５０350 mJ / cm ² , preferably 250-300 mJ
/ Cm ² was appropriate. Further, this was patterned to form a plurality of island-shaped semiconductor regions 23.

【００２２】さらに、酸化珪素をターゲットとする酸素
雰囲気中でのスパッタ法によって、ゲイト酸化膜２４を
厚さ１１５ｎｍだけ堆積し、次に、電子ビーム蒸着によ
ってアルミニウム被膜（厚さ５００ｎｍ）を形成して、
これをパターニングし、第１の配線２５およびゲイト電
極配線２６を形成した。このようにして、薄膜トランジ
スタ（ＴＦＴ）の外形を整えた。このときのＴＦＴのチ
ャネルの大きさは、長さを２μｍ、幅を１２μｍとし
た。Further, a gate oxide film 24 is deposited to a thickness of 115 nm by a sputtering method in an oxygen atmosphere using silicon oxide as a target, and then an aluminum film (500 nm in thickness) is formed by electron beam evaporation. ,
This was patterned to form a first wiring 25 and a gate electrode wiring 26. Thus, the outer shape of the thin film transistor (TFT) was adjusted. The size of the TFT channel at this time was 2 μm in length and 12 μm in width.

【００２３】また、この配線のパターニングには５ｗｔ
％の硝酸と燐酸の混合したものを用いた。例えばエッチ
ングの温度を４０℃としてときは配線（アルミニウム）
のエッチングレートは２２５ｎｍ／分であった。ここま
での様子は図３（Ａ）に示される。Also, 5 wt.
% Nitric acid and phosphoric acid were used. For example, when the etching temperature is 40 ° C., wiring (aluminum)
Was 225 nm / min. The state so far is shown in FIG.

【００２４】さらに、フォトニース（東レＵＲ３８０
０）をスピンコータによって、塗布した。回転数は２５
００ｒｐｍであった。そして、このフォトニースをパタ
ーニングし、図３（Ｂ）に示すように、配線２５上にの
み残存させた。そして、上記配線２５、２６に電気を通
じ、陽極酸化法によって、フォトニースの塗布されてい
ないゲイト電極配線の周囲（上面および側面）に酸化ア
ルミニウムの被膜２８を形成した。陽極酸化は、３％の
酒石酸のエチレングリコール溶液を５％アンモニアで中
和して、ｐＨを７．０±０．２とした溶液を使用してお
こなった。まず、溶液中に陰極として白金を浸し、さら
にＴＦＴを基板ごと浸して、配線を電源の陽極に接続し
た。温度は２５±２℃に保った。Further, Photo Nice (Toray UR380)
0) was applied by a spin coater. 25 rpm
It was 00 rpm. Then, this photonice was patterned and left only on the wiring 25 as shown in FIG. Then, electricity was passed through the wirings 25 and 26, and an aluminum oxide film 28 was formed around the gate electrode wiring not coated with photonice (upper surface and side surfaces) by anodic oxidation. Anodization was performed using a solution in which a 3% solution of tartaric acid in ethylene glycol was neutralized with 5% ammonia to adjust the pH to 7.0 ± 0.2. First, platinum was immersed in the solution as a cathode, and further, the TFT was immersed together with the substrate, and the wiring was connected to the anode of the power supply. The temperature was kept at 25 ± 2 ° C.

【００２５】この状態で、最初、０．１〜０．５ｍＡ／
ｃｍ² の電流を流し、電圧が２５０Ｖに達したら、電圧
を一定に保ったまま通電し、電流が０．００５ｍＡ／ｃ
ｍ²になったところで電流を止め、陽極酸化を終了させ
た。このようにして得られた陽極酸化膜の厚さは３２０
ｎｍであった。ここまでで得られた回路の状態を図３
（Ｂ）に示す。In this state, at first, 0.1 to 0.5 mA /
flowing a current of cm ^2, When voltage reaches 250V, energized while keeping the voltage constant, current 0.005 mA / c
When the current reached m ² , the current was stopped and anodization was terminated. The thickness of the anodic oxide film thus obtained is 320
nm. The state of the circuit obtained so far is shown in FIG.
It is shown in (B).

【００２６】次に、イオン注入法によって、半導体領域
２３にＮ型の不純物領域（ソース／ドレイン）２９ａあ
るいはＰ型の不純物領域２９ｂを形成した。Ｎ型のドー
パントとしてはリンイオンを使用し、イオンエネルギー
は７０〜１００ｋｅＶ、リンの濃度は１〜５×１０¹³ｃ
ｍ^-2とした。また、Ｐ型のドーパントとしては、ＢＦ ₃
⁺ を使用した。ドーズ量、加速エネルギーはリンのドー
ピングと同じ条件とした。このイオン注入によって、ソ
ース、ドレイン領域２９はゲイト電極とかさならない部
分（オフセット領域）が酸化アルミニウムの厚さ（約３
００ｎｍ）だけ形成されたものと推定される。この工程
は、イオンを質量分離できない、プラズマドーピング
（イオンドーピングともいう）によっておこなってもよ
いし、他の適切なドーピング方法でおこなってもよい。Next, the semiconductor region is formed by ion implantation.
23 has an N-type impurity region (source / drain) 29a.
Alternatively, a P-type impurity region 29b was formed. N-type dough
Phosphorus ions are used as punts and ion energy
Is 70-100 keV, and the concentration of phosphorus is 1-5 × 10¹³c
m^-2And Further, as the P-type dopant, BF _Three
⁺It was used. The dose and acceleration energy are
The same conditions as ping were used. This ion implantation allows
Source and drain regions 29 are portions that do not overlap with the gate electrode.
(Offset area) is the thickness of aluminum oxide (about 3
00 nm). This process
Can not separate ions by mass, plasma doping
(Also called ion doping)
Alternatively, it may be performed by another appropriate doping method.

【００２７】次いでフォトニースを除去して、レーザー
アニールをおこなった。この際には実施例１とは異なっ
て、基板の裏面からレーザーを照射した（図３（Ｃ）参
照）。レーザーはＸｅＣｌエキシマーレーザー（波長３
０８ｎｍ）もしくはＸｅＦエキシマーレーザー（波長３
５０ｎｍ）を用いた。ここで、レーザーを選択するにあ
たっては、基板（ここではコーニング７０５９）の光透
過性を考慮しなければならない。石英であればＫｒＦレ
ーザー（波長２４８ｎｍ）でもよかった。本実施例で
は、図３（Ｃ）のように裏面からレーザーを照射し、例
えば３５０ｍＪ／ｃｍ² のパワー密度のレーザーパルス
を１０ショット照射した。このレーザーアニールによっ
て、イオン注入でアモルファス化した部分の再結晶化が
なされた。Next, the photonice was removed and laser annealing was performed. At this time, unlike in Example 1, laser was irradiated from the back surface of the substrate (see FIG. 3C). The laser is a XeCl excimer laser (wavelength 3
08 nm) or XeF excimer laser (wavelength 3
50 nm). Here, in selecting a laser, the light transmittance of the substrate (here, Corning 7059) must be considered. For quartz, a KrF laser (wavelength 248 nm) may be used. In this example, as shown in FIG. 3C, laser irradiation was performed from the back surface, and for example, 10 shots of a laser pulse having a power density of 350 mJ / cm ² were irradiated. By this laser annealing, the portion which was made amorphous by ion implantation was recrystallized.

【００２８】この方法は不純物領域の活性化をレーザー
アニールによっておこなうという点では実施例１と同じ
であるが、２回目のレーザーアニールを基板の裏面から
おこなうということによって、不純物領域とチャネル形
成領域の連続的な接続の形成を目的とする。不連続な境
界による欠陥については後述する。しかしながら、裏面
だけから、レーザー照射をおこなった場合には、シリコ
ン層の基板側のみがよく結晶化されて、不純物領域の全
域にゆきわたらない場合がある。より確実に結晶化をお
こなうには、両面からレーザー照射をおこなえばよい。This method is the same as that of the first embodiment in that the impurity region is activated by laser annealing. However, by performing the second laser annealing from the back surface of the substrate, the impurity region and the channel forming region are activated. The purpose is to form a continuous connection. Defects due to discontinuous boundaries will be described later. However, when laser irradiation is performed only from the back surface, only the substrate side of the silicon layer may be well crystallized and may not reach the entire impurity region. For more reliable crystallization, laser irradiation may be performed from both sides.

【００２９】また、実施例１のように上面からレーザー
を照射した場合には、陽極酸化されていない領域と陽極
酸化された領域の界面で熱膨張率の違いから配線が剥離
する現象が観測されたが、裏面にはそのような違いがな
いので、裏面からの照射では配線の剥離が抑制された。Further, when the laser is irradiated from the upper surface as in the first embodiment, a phenomenon that the wiring is separated due to a difference in thermal expansion coefficient at the interface between the non-anodized region and the anodized region is observed. However, since there is no such difference on the back surface, peeling of the wiring was suppressed by irradiation from the back surface.

【００３０】その後、配線２５の一部を除去し、また、
図３（Ｄ）に示すように、酸化珪素のスパッタ成膜によ
って層間絶縁物３０を形成し、公知のフォトリソグラフ
ィー技術によって、半導体領域２３上にコンタクトホー
ル３１ａ、３１ｂを形成し、また、同時に配線２５ａ上
にもコンタクトホール３２を形成した。もちろん、必ず
しも同時に形成されなければならないのではなく、必要
に応じて、これらのコンタクトホールは独立に形成して
もよい。その後、金属被膜を選択的に形成すれば、半導
体回路が完成する。Thereafter, a part of the wiring 25 is removed, and
As shown in FIG. 3D, an interlayer insulator 30 is formed by sputter deposition of silicon oxide, contact holes 31a and 31b are formed on the semiconductor region 23 by a known photolithography technique, and wiring is simultaneously performed. A contact hole 32 was also formed on 25a. Of course, the contact holes need not always be formed at the same time, and if necessary, these contact holes may be formed independently. Thereafter, if a metal film is selectively formed, a semiconductor circuit is completed.

【００３１】得られた素子（ＮＭＯＳ）の特性の例を図
４に示す。図４（Ａ）は、不純物領域の活性化のレーザ
ー照射を、上面からおこなった場合の素子特性である
が、初期特性（図中にてａで示す）は良好であるが、ゲ
イトに２５〜３０Ｖのパルスを連続的に印加すると、ｂ
で示すように劣化してしまった。これは、不純物領域と
チャネル形成領域の界面が不連続的で接合が弱く、長時
間の電圧印加によってダングリングボンドをターミネイ
トしていた水素等が離脱したためと考えられる。FIG. 4 shows an example of the characteristics of the obtained device (NMOS). FIG. 4A shows the device characteristics when laser irradiation for activating the impurity region is performed from the upper surface. The initial characteristics (indicated by a in FIG. 4A) are good, but the gate has 25 to 25%. When a pulse of 30 V is continuously applied, b
It has deteriorated as shown by. This is considered to be because the interface between the impurity region and the channel formation region is discontinuous, the junction is weak, and hydrogen or the like terminating the dangling bond has been released by application of a voltage for a long time.

【００３２】一方、レーザー照射を裏面からおこなった
場合には、初期特性（図中にｃで示す）も１００時間後
の特性（図中にｄで示す）も変化がなかった。このよう
に裏面からレーザー照射することの効果が確かめられ
た。On the other hand, when the laser irradiation was performed from the back surface, neither the initial characteristics (shown by c in the figure) nor the characteristics after 100 hours (shown by d in the figure) were changed. Thus, the effect of laser irradiation from the back surface was confirmed.

【００３３】[0033]

【発明の効果】以上のように、本発明によって、陽極酸
化アルミゲイトトランジスタの配線パターニングを従来
のトランジスタの場合と同じ程度に容易におこなえるよ
うになった。特に、本発明は微細加工に有利であると考
えられる。というのは、酸化アルミニウムは、レーザー
エッチング等の特殊な方法以外の通常のドライエッチン
グプロセスでは除去できなかったので、主としてウェッ
トエッチングによっておこなっていた。しかしながら、
ウェットエッチングでは微細加工が困難であったので、
作製される素子も集積度の低いものであった。本発明に
よって、ドライエッチングプロセスが使用できるように
なり、微細加工が可能となり、また、歩留りを向上させ
ることができた。As described above, according to the present invention, the wiring patterning of the anodized aluminum gate transistor can be performed as easily as in the case of the conventional transistor. In particular, it is believed that the present invention is advantageous for microfabrication. This is because aluminum oxide cannot be removed by a normal dry etching process other than a special method such as laser etching, and is mainly performed by wet etching. However,
Since micro-processing was difficult with wet etching,
The manufactured device was also of low integration. According to the present invention, a dry etching process can be used, fine processing can be performed, and the yield can be improved.

【００３４】本発明中、実施例では絶縁基板上のトラン
ジスタについて記述した。これは、例えば液晶表示装置
のアクティブマトリクス等に利用されるのであるが、こ
のことは、何も本発明を、半導体基板上のトランジス
タ、すなわち、通常の半導体集積回路の作製に利用でき
ないことを主張するものではない。むしろ、本発明によ
って半導体基板上にレーザーアニールプロセスを利用し
て、低温で半導体集積回路を作製すれば、その素子の特
性は従来のシリコンゲイトのものよりも優れたものとな
る。また、半導体基板上の絶縁層上にＴＦＴを形成する
際にも本発明は有効である。このように、本発明は広く
半導体回路の作製に必要な基盤技術であり、その工業的
価値は大である。In the embodiments of the present invention, the transistor on the insulating substrate has been described. This is used, for example, in an active matrix of a liquid crystal display device, but this asserts that the present invention cannot be used for manufacturing a transistor on a semiconductor substrate, that is, a normal semiconductor integrated circuit. It does not do. Rather, if a semiconductor integrated circuit is fabricated on a semiconductor substrate at a low temperature by using a laser annealing process according to the present invention, the characteristics of the device will be better than those of a conventional silicon gate. The present invention is also effective when forming a TFT on an insulating layer on a semiconductor substrate. As described above, the present invention is widely used as a basic technology required for manufacturing a semiconductor circuit, and its industrial value is great.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の半導体回路の作製工程を示す。（上
面図）FIG. 1 shows a manufacturing process of a semiconductor circuit of the present invention. (Top view)

【図２】 本発明の半導体回路の作製工程を示す。（断
面図）FIG. 2 shows a process for manufacturing a semiconductor circuit of the present invention. (Cross section)

【図３】 本発明の半導体回路の作製工程を示す。（断
面図）FIG. 3 shows a manufacturing process of the semiconductor circuit of the present invention. (Cross section)

【図４】 実施例で得られた素子の特性の例を示す。FIG. 4 shows an example of characteristics of an element obtained in an example.

【符号の説明】[Explanation of symbols]

１ 基板 ２ 下地酸化膜 ３ 半導体領域 ４ ゲイト絶縁膜 ５ 第１の配線 ６ ゲイト電極配線 ７ 有機コーティング材料 ８ 陽極酸化膜 ９ 不純物領域（ソース／ドレイン） １０ 層間絶縁物 １１ コンタクトホール（不純物領域用） １２ コンタクトホール（第１の配線用） １３ 第２の配線 DESCRIPTION OF SYMBOLS 1 Substrate 2 Base oxide film 3 Semiconductor region 4 Gate insulating film 5 First wiring 6 Gate electrode wiring 7 Organic coating material 8 Anodized film 9 Impurity region (source / drain) 10 Interlayer insulator 11 Contact hole (for impurity region) 12 contact hole (for first wiring) 13 second wiring

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【手続補正書】[Procedure amendment]

【提出日】平成１２年１２月１１日（２０００．１２．
１１）[Submission date] December 11, 2000 (200.12.
11)

【手続補正１】[Procedure amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】発明の名称[Correction target item name] Name of invention

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【発明の名称】 薄膜トランジスタの作製方法Patent application title: Method for manufacturing thin film transistor

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 舜平 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Shunpei Yamazaki 398 Hase, Atsugi-shi, Kanagawa Japan Semiconductor Energy Laboratory Co., Ltd.

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】基板の一方の面に半導体膜を形成し、前記
基板の一方及び他方の面にレーザーを照射することを特
徴とする薄膜トランジスタの作製方法。1. A method for manufacturing a thin film transistor, comprising: forming a semiconductor film on one surface of a substrate; and irradiating a laser to one and the other surfaces of the substrate. 【請求項２】基板の一方の面に半導体膜を形成し、前記
半導体膜にＰ型もしくはＮ型の不純物を添加し、前記基
板の一方及び他方の面にレーザーを照射することを特徴
とする薄膜トランジスタの作製方法。2. A semiconductor film is formed on one surface of a substrate, a P-type or N-type impurity is added to the semiconductor film, and one or the other surface of the substrate is irradiated with a laser. Method for manufacturing thin film transistor. 【請求項３】基板の一方の面に半導体膜を形成し、前記
半導体膜の上方にゲイト電極を形成し、前記ゲイト電極
をマスクとして前記半導体膜にＰ型もしくはＮ型の不純
物を添加し、前記基板の一方及び他方の面にレーザーを
照射することを特徴とする薄膜トランジスタの作製方
法。3. A semiconductor film is formed on one surface of a substrate, a gate electrode is formed above the semiconductor film, and P-type or N-type impurities are added to the semiconductor film using the gate electrode as a mask. A method for manufacturing a thin film transistor, comprising irradiating a laser to one surface and the other surface of the substrate. 【請求項４】請求項１乃至３のいずれか一において、前
記基板はガラスからなることを特徴とする薄膜トランジ
スタの作製方法。4. The method according to claim 1, wherein the substrate is made of glass. 【請求項５】請求項１乃至４のいずれかに記載の作製方
法により形成された薄膜トランジスタ。5. A thin film transistor formed by the manufacturing method according to claim 1. 【請求項６】請求項５に記載の薄膜トランジスタを用い
た半導体集積回路もしくは表示装置。6. A semiconductor integrated circuit or display device using the thin film transistor according to claim 5.