JP2001196562A - シリンダー型容量素子の製造方法 - Google Patents
シリンダー型容量素子の製造方法Info
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- JP2001196562A JP2001196562A JP2000008039A JP2000008039A JP2001196562A JP 2001196562 A JP2001196562 A JP 2001196562A JP 2000008039 A JP2000008039 A JP 2000008039A JP 2000008039 A JP2000008039 A JP 2000008039A JP 2001196562 A JP2001196562 A JP 2001196562A
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Abstract
(57)【要約】
【課題】 シリンダー構造を有するＤＲＡＭキャパシタ
部において、下部電極上にブランケットＨＳＧを形成す
る際、シリンダー側壁に接する酸化膜を露出させること
なく、所望のグレインサイズを持つＨＳＧを得る。 【解決手段】 ＬＰ−ＣＶＤ装置を用いてシリンダー型
容量素子を製造するに当たり、シリンダー側壁となる下
部電極膜１１を形成する第一の段階と、下部電極膜の表
面に酸化層１２を形成する第二の段階と、酸化層の表面
にＨＳＧ１３を形成する第三の段階と、不純物を拡散す
る第四の段階を同一バッチで行う。
部において、下部電極上にブランケットＨＳＧを形成す
る際、シリンダー側壁に接する酸化膜を露出させること
なく、所望のグレインサイズを持つＨＳＧを得る。 【解決手段】 ＬＰ−ＣＶＤ装置を用いてシリンダー型
容量素子を製造するに当たり、シリンダー側壁となる下
部電極膜１１を形成する第一の段階と、下部電極膜の表
面に酸化層１２を形成する第二の段階と、酸化層の表面
にＨＳＧ１３を形成する第三の段階と、不純物を拡散す
る第四の段階を同一バッチで行う。
Description
【０００１】
【発明の属する技術分野】本発明は、減圧気相成長装置
（ＬＰ−ＣＶＤ装置）を用いたシリンダー型容量素子の
製造方法に関する。
（ＬＰ−ＣＶＤ装置）を用いたシリンダー型容量素子の
製造方法に関する。
【０００２】
【従来の技術】従来技術において、ＤＲＡＭ（Dynamic
Random AccessMemory）は、一個のＭＯＳトランジスタ
と一個のキャパシタ構造を有するものが代表的である。
キャパシタ構造としては、ＨＳＧ（Hemi-Spherical Gra
ined Si）とシリンダー型の下部電極構造を有するもの
が主流であり、また、近年ではメモリ部とロジック部を
１つのチップに搭載する技術が開発されている。しか
し、この混載技術においては、高速化に対応させるため
に低温化プロセスが必要であり、空乏化が懸念される。
また、メモリ部の占有面積がかなり小さいので、シリン
ダー電極を形成してからＨＳＧ形成を行うと、ＨＳＧの
形成不良が発生する。そのため、図３（ａ）〜（ｃ）に
示すように、下部電極となるアモルファスシリコン膜１
１を成膜してからＨＳＧ１３形成を行い、シリンダー電
極を形成する方法が採られている。
Random AccessMemory）は、一個のＭＯＳトランジスタ
と一個のキャパシタ構造を有するものが代表的である。
キャパシタ構造としては、ＨＳＧ（Hemi-Spherical Gra
ined Si）とシリンダー型の下部電極構造を有するもの
が主流であり、また、近年ではメモリ部とロジック部を
１つのチップに搭載する技術が開発されている。しか
し、この混載技術においては、高速化に対応させるため
に低温化プロセスが必要であり、空乏化が懸念される。
また、メモリ部の占有面積がかなり小さいので、シリン
ダー電極を形成してからＨＳＧ形成を行うと、ＨＳＧの
形成不良が発生する。そのため、図３（ａ）〜（ｃ）に
示すように、下部電極となるアモルファスシリコン膜１
１を成膜してからＨＳＧ１３形成を行い、シリンダー電
極を形成する方法が採られている。
【０００３】しかしながら、上記方法では、アモルファ
スシリコン膜１１成膜と、ＨＳＧ１３形成を行う処理装
置が異なるため、工程数が多くなるという問題がある。
これに対し、工程数を削減するために、ＬＰ−ＣＶＤ装
置を用いてＨＳＧ形成を含んだ下部電極を形成する試み
がなされている。
スシリコン膜１１成膜と、ＨＳＧ１３形成を行う処理装
置が異なるため、工程数が多くなるという問題がある。
これに対し、工程数を削減するために、ＬＰ−ＣＶＤ装
置を用いてＨＳＧ形成を含んだ下部電極を形成する試み
がなされている。
【０００４】また、近年のメモリセルの微細化に伴い、
シリンダー側壁部の膜厚を薄くする必要がある。従来技
術として、ウエハ全面にＨＳＧ形成するＢｌａｎｋｅｔ
−ＨＳＧ技術がある。しかし、微細化により、電極のス
ペースが狭い下部電極形成用開口１４を設けた後、Ｂｌ
ａｎｋｅｔ−ＨＳＧ処理を行うと、シリンダー側壁部の
アモルファスシリコン膜１１の膜厚が薄いために、ＨＳ
Ｇ形成の際にすべて消費されてしまい、スペーサー層で
ある酸化膜が露出してしまう。
シリンダー側壁部の膜厚を薄くする必要がある。従来技
術として、ウエハ全面にＨＳＧ形成するＢｌａｎｋｅｔ
−ＨＳＧ技術がある。しかし、微細化により、電極のス
ペースが狭い下部電極形成用開口１４を設けた後、Ｂｌ
ａｎｋｅｔ−ＨＳＧ処理を行うと、シリンダー側壁部の
アモルファスシリコン膜１１の膜厚が薄いために、ＨＳ
Ｇ形成の際にすべて消費されてしまい、スペーサー層で
ある酸化膜が露出してしまう。
【０００５】また、同一バッチでまず、所定の膜厚のア
モルファスシリコン膜１１を成膜してから、Ｂｌａｎｋ
ｅｔ−ＨＳＧ処理を行うことも考えられている。しか
し、この場合、アモルファスシリコン膜に存在する結晶
核が成長してしまい、ＨＳＧの粒径を制御することがで
きず、所望のグレインサイズを持つＨＳＧを形成するこ
とができないという問題がある。
モルファスシリコン膜１１を成膜してから、Ｂｌａｎｋ
ｅｔ−ＨＳＧ処理を行うことも考えられている。しか
し、この場合、アモルファスシリコン膜に存在する結晶
核が成長してしまい、ＨＳＧの粒径を制御することがで
きず、所望のグレインサイズを持つＨＳＧを形成するこ
とができないという問題がある。
【０００６】
【発明が解決しようとする課題】本発明は、前述した事
情に鑑みてなされたもので、その主な目的の一つは、シ
リンダー構造を有するＤＲＡＭキャパシタ部において、
下部電極上にブランケットＨＳＧを形成する際、シリン
ダー側壁に接する酸化膜が露出することなく、所望のグ
レインサイズを持つＨＳＧを得ることができるシリンダ
ー型容量素子の製造方法を提供することにある。
情に鑑みてなされたもので、その主な目的の一つは、シ
リンダー構造を有するＤＲＡＭキャパシタ部において、
下部電極上にブランケットＨＳＧを形成する際、シリン
ダー側壁に接する酸化膜が露出することなく、所望のグ
レインサイズを持つＨＳＧを得ることができるシリンダ
ー型容量素子の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、前記目的を達
成するため、ＬＰ−ＣＶＤ装置を用いたシリンダー型容
量素子の製造方法であって、シリンダー側壁となるアモ
ルファスシリコン膜を形成する第一の段階と、前記アモ
ルファスシリコン膜の表面に酸化層を形成する第二の段
階と、前記酸化層の表面にＨＳＧを形成する第三の段階
とを具備し、かつ、前記第一〜第三の段階を同一バッチ
で行うことを特徴とするシリンダー型容量素子の製造方
法を提供する。
成するため、ＬＰ−ＣＶＤ装置を用いたシリンダー型容
量素子の製造方法であって、シリンダー側壁となるアモ
ルファスシリコン膜を形成する第一の段階と、前記アモ
ルファスシリコン膜の表面に酸化層を形成する第二の段
階と、前記酸化層の表面にＨＳＧを形成する第三の段階
とを具備し、かつ、前記第一〜第三の段階を同一バッチ
で行うことを特徴とするシリンダー型容量素子の製造方
法を提供する。
【０００８】また、本発明は、前記目的を達成するた
め、ＬＰ−ＣＶＤ装置を用いたシリンダー型容量素子の
製造方法であって、シリンダー側壁となるアモルファス
シリコン膜を形成する第一の段階と、前記アモルファス
シリコン膜の表面に酸化層を形成する第二の段階と、前
記酸化層の表面にＨＳＧを形成する第三の段階と、前記
アモルファスシリコン膜及びＨＳＧ中に不純物を拡散す
る第四の段階とを具備し、かつ、前記第一〜第四の段階
を同一バッチで行うことを特徴とするシリンダー型容量
素子の製造方法を提供する。
め、ＬＰ−ＣＶＤ装置を用いたシリンダー型容量素子の
製造方法であって、シリンダー側壁となるアモルファス
シリコン膜を形成する第一の段階と、前記アモルファス
シリコン膜の表面に酸化層を形成する第二の段階と、前
記酸化層の表面にＨＳＧを形成する第三の段階と、前記
アモルファスシリコン膜及びＨＳＧ中に不純物を拡散す
る第四の段階とを具備し、かつ、前記第一〜第四の段階
を同一バッチで行うことを特徴とするシリンダー型容量
素子の製造方法を提供する。
【０００９】図１に、本発明によるシリンダー型下部電
極の基板断面図を示すように、シリンダー電極部は、第
一のアモルファスシリコン膜１１、酸化層１２、ＨＳＧ
層１３から構成されている。本発明では、ＨＳＧシリン
ダー電極を減圧気相成長装置（ＬＰ−ＣＶＤ装置）によ
り同一バッチで形成し、その際、第一のアモルファスシ
リコン膜上に薄い酸化層を設けることを特徴としてい
る。このＨＳＧ層の下に形成されている酸化層は、第一
のα―Ｓｉ上層にブランケットＨＳＧを形成する際に、
マイグレーション（シリコンがＨＳＧ化のために消費さ
れない）を抑制するという役目を果たす。したがって、
スペースの狭いシリンダー電極内に、シリンダー側壁部
である酸化膜を露出させることなく、所望のグレインサ
イズを有するブランケットＨＳＧを形成できるという効
果が得られる。
極の基板断面図を示すように、シリンダー電極部は、第
一のアモルファスシリコン膜１１、酸化層１２、ＨＳＧ
層１３から構成されている。本発明では、ＨＳＧシリン
ダー電極を減圧気相成長装置（ＬＰ−ＣＶＤ装置）によ
り同一バッチで形成し、その際、第一のアモルファスシ
リコン膜上に薄い酸化層を設けることを特徴としてい
る。このＨＳＧ層の下に形成されている酸化層は、第一
のα―Ｓｉ上層にブランケットＨＳＧを形成する際に、
マイグレーション（シリコンがＨＳＧ化のために消費さ
れない）を抑制するという役目を果たす。したがって、
スペースの狭いシリンダー電極内に、シリンダー側壁部
である酸化膜を露出させることなく、所望のグレインサ
イズを有するブランケットＨＳＧを形成できるという効
果が得られる。
【００１０】
【発明の実施の形態】図２を参照して、本発明によるブ
ランケットＨＳＧ構造のシリンダー電極の形成方法につ
いて説明するが、本発明は下記例に限定されるものでは
ない。図２（ａ）から（ｆ）は、本発明の下部電極形成
における各工程の層構造を示す基板断面図である。
ランケットＨＳＧ構造のシリンダー電極の形成方法につ
いて説明するが、本発明は下記例に限定されるものでは
ない。図２（ａ）から（ｆ）は、本発明の下部電極形成
における各工程の層構造を示す基板断面図である。
【００１１】図２（ａ）に示すように、シリコン基板１
に素子分離膜３を形成し、素子分離された領域にゲート
酸化膜を成膜し、続いてゲート電極４、さらにソース／
ドレイン拡散領域２を形成して、ｎ−ＭＯＳＦＥＴを作
成する。次に、基板全面にエッチングストッパーである
シリコン窒化膜８、ＢＰＳＧ膜からなるスペーサー層９
及び第二シリコン酸化膜１０を順次堆積する。続いてフ
ォトリソグイラフィによりパターニングし、シリコン窒
化膜８をストッパーとしてエッチングし、下部電極形成
用開口１４を設ける。なお、図中５は容量コンタクトプ
ラグ、６はＢＰＳＧからなる層間絶縁膜、７は第一シリ
コン酸化膜を示す。
に素子分離膜３を形成し、素子分離された領域にゲート
酸化膜を成膜し、続いてゲート電極４、さらにソース／
ドレイン拡散領域２を形成して、ｎ−ＭＯＳＦＥＴを作
成する。次に、基板全面にエッチングストッパーである
シリコン窒化膜８、ＢＰＳＧ膜からなるスペーサー層９
及び第二シリコン酸化膜１０を順次堆積する。続いてフ
ォトリソグイラフィによりパターニングし、シリコン窒
化膜８をストッパーとしてエッチングし、下部電極形成
用開口１４を設ける。なお、図中５は容量コンタクトプ
ラグ、６はＢＰＳＧからなる層間絶縁膜、７は第一シリ
コン酸化膜を示す。
【００１２】次に、開口１４の開口壁全面にわたり、下
記の条件により、第一の段階から第四の段階までをＬＰ
−ＣＶＤ装置内で同一バッチで処理する。最初に、ウエ
ハを炉内に搬送させ、処理温度で安定させる。第一の段
階では、膜厚１００〜３００Åの下部電極膜１１を成長
させることにより、図２（ｂ）の構造を得る。この下部
電極膜１１は、一定のリン濃度である単層、異なるリン
濃度を有する複層構造、ノンドープのアモルファスシリ
コン、またはポリシリコン膜でも良い。リン濃度に関し
ては、結晶欠陥を防止するために、０〜２Ｅ２０（ａｔ
ｏｍｓ／ｃｍ3）が好ましい。また、膜厚に関しては、
所望するシリンダーの寸法によるものとする。
記の条件により、第一の段階から第四の段階までをＬＰ
−ＣＶＤ装置内で同一バッチで処理する。最初に、ウエ
ハを炉内に搬送させ、処理温度で安定させる。第一の段
階では、膜厚１００〜３００Åの下部電極膜１１を成長
させることにより、図２（ｂ）の構造を得る。この下部
電極膜１１は、一定のリン濃度である単層、異なるリン
濃度を有する複層構造、ノンドープのアモルファスシリ
コン、またはポリシリコン膜でも良い。リン濃度に関し
ては、結晶欠陥を防止するために、０〜２Ｅ２０（ａｔ
ｏｍｓ／ｃｍ3）が好ましい。また、膜厚に関しては、
所望するシリンダーの寸法によるものとする。
【００１３】第二の段階では、下部電極膜１１の成長を
終了させ、反応炉内をパージした後に炉内に酸素を導入
し、下部電極膜１１の表面に薄い酸化層１２を形成する
ことにより、図２（ｃ）の構造を得る。酸化層１２の形
成条件としては、５６０〜５８０℃の処理温度、０．０
１〜２Ｔｏｒｒ（約１．３３〜約２６６Ｐａ）の圧力、
０．２〜３ＳＬＭの流量で、３〜１０分間処理を行う。
この酸化層１２は、下部電極膜中に存在する結晶核の成
長を抑制し、かつ、ＨＳＧ形成の際に下部電極膜１１を
消費しないためのバリア膜となる。
終了させ、反応炉内をパージした後に炉内に酸素を導入
し、下部電極膜１１の表面に薄い酸化層１２を形成する
ことにより、図２（ｃ）の構造を得る。酸化層１２の形
成条件としては、５６０〜５８０℃の処理温度、０．０
１〜２Ｔｏｒｒ（約１．３３〜約２６６Ｐａ）の圧力、
０．２〜３ＳＬＭの流量で、３〜１０分間処理を行う。
この酸化層１２は、下部電極膜中に存在する結晶核の成
長を抑制し、かつ、ＨＳＧ形成の際に下部電極膜１１を
消費しないためのバリア膜となる。
【００１４】第三の段階では、第二の段階で形成した酸
化層１２上に、次の条件によりＨＳＧ層１３を形成する
ことにより、図２（ｄ）の構造を得る。ＨＳＧ層１３の
形成条件としては、５６０〜５８０℃の処理温度、１５
０〜３００ＳＣＣＭの流量で、ＳｉＨ4ガスを１Ｔｏｒ
ｒ（約１３３Ｐａ）以下の処理圧力で５〜１５分間炉内
に導入し、核付けを行う。次に、ポンプで炉内を引きき
り、１０〜３０分間アニールを行い、ＨＳＧ層１３を形
成する。アニール時間と、ＳｉＨ4ガスの照射時間を制
御することにより、所望のグレインサイズを有するＨＳ
Ｇ層１３を形成することができる。
化層１２上に、次の条件によりＨＳＧ層１３を形成する
ことにより、図２（ｄ）の構造を得る。ＨＳＧ層１３の
形成条件としては、５６０〜５８０℃の処理温度、１５
０〜３００ＳＣＣＭの流量で、ＳｉＨ4ガスを１Ｔｏｒ
ｒ（約１３３Ｐａ）以下の処理圧力で５〜１５分間炉内
に導入し、核付けを行う。次に、ポンプで炉内を引きき
り、１０〜３０分間アニールを行い、ＨＳＧ層１３を形
成する。アニール時間と、ＳｉＨ4ガスの照射時間を制
御することにより、所望のグレインサイズを有するＨＳ
Ｇ層１３を形成することができる。
【００１５】第四の段階では、ＨＳＧ形成温度でＰＨ3
（フォスフィン）ガスを流し、ＨＳＧ層１３及び下部電
極膜１１中に不純物を拡散する。この処理により、空乏
化が改善されると同時に、ＨＳＧの表面にＰＨ3が吸着
し、マイグレーションを抑制する効果が得られる。ＨＳ
Ｇのマイグレーションを抑制するガスとしては、Ｈ2，
Ｏ2等のガスでもよい。
（フォスフィン）ガスを流し、ＨＳＧ層１３及び下部電
極膜１１中に不純物を拡散する。この処理により、空乏
化が改善されると同時に、ＨＳＧの表面にＰＨ3が吸着
し、マイグレーションを抑制する効果が得られる。ＨＳ
Ｇのマイグレーションを抑制するガスとしては、Ｈ2，
Ｏ2等のガスでもよい。
【００１６】以上の第一から第四段階の終了後、ウエハ
を回収し、シリンダー電極底面を保護するためにＳＯＧ
（Spin on Glass）膜１５等を形成することにより、図
２（ｅ）の構造を得る。その後、ドライエッチング又は
ＣＭＰ等でエッチバックすることにより、図２（ｆ）の
構造を有するシリンダＨＳＧ下部電極を得る。続いて、
容量絶縁膜形成工程以降の処理を行う。
を回収し、シリンダー電極底面を保護するためにＳＯＧ
（Spin on Glass）膜１５等を形成することにより、図
２（ｅ）の構造を得る。その後、ドライエッチング又は
ＣＭＰ等でエッチバックすることにより、図２（ｆ）の
構造を有するシリンダＨＳＧ下部電極を得る。続いて、
容量絶縁膜形成工程以降の処理を行う。
【００１７】上記説明では、バッチタイプの減圧ＣＶＤ
装置で説明したが、枚葉式のＣＶＤ装置であってもよ
い。また、第一から第四段階の処理温度は同一であって
もよく、それぞれの段階で温度が異なってもよい。容量
絶縁膜形成工程前に、ＰＨ3による不純物拡散を行った
場合は、表面に高濃度の不純物層が存在し、寿命が劣化
するため、ＨＳＧ表層を除去する処理を行う。
装置で説明したが、枚葉式のＣＶＤ装置であってもよ
い。また、第一から第四段階の処理温度は同一であって
もよく、それぞれの段階で温度が異なってもよい。容量
絶縁膜形成工程前に、ＰＨ3による不純物拡散を行った
場合は、表面に高濃度の不純物層が存在し、寿命が劣化
するため、ＨＳＧ表層を除去する処理を行う。
【００１８】
【発明の効果】本実施例の第一の効果は、スペースの狭
いシリンダー内に、スペーサー層である酸化膜を露出さ
せることなく、所望のグレインサイズを持つＨＳＧを形
成することができる点にある。これは、アモルファスシ
リコン膜の表面に酸化層を形成することで、ＨＳＧ形成
時にこの酸化層がバリア膜となり、アモルファスシリコ
ン膜を消費しないためである。
いシリンダー内に、スペーサー層である酸化膜を露出さ
せることなく、所望のグレインサイズを持つＨＳＧを形
成することができる点にある。これは、アモルファスシ
リコン膜の表面に酸化層を形成することで、ＨＳＧ形成
時にこの酸化層がバリア膜となり、アモルファスシリコ
ン膜を消費しないためである。
【００１９】本発明の第二の効果は、連続処理における
ＨＳＧの形成不良を改善できる点である。これは、アモ
ルファスシリコン成膜とＨＳＧ形成を連続して処理した
場合、アモルファスシリコン膜中に存在する結晶核の成
長を酸化層で抑制できるからである。
ＨＳＧの形成不良を改善できる点である。これは、アモ
ルファスシリコン成膜とＨＳＧ形成を連続して処理した
場合、アモルファスシリコン膜中に存在する結晶核の成
長を酸化層で抑制できるからである。
【００２０】本発明の第三の効果は、工程の短縮化及び
コストダウンができるという点である。これは、従来の
工程では第一の段階、第三の段階、第四の段階を別装置
で処理していたため、ＴＡＴが長く、装置コストも高く
なるが、本発明では、同じ装置で第一から第四の段階ま
での処理が可能であり、工程短縮等が図れるためであ
る。
コストダウンができるという点である。これは、従来の
工程では第一の段階、第三の段階、第四の段階を別装置
で処理していたため、ＴＡＴが長く、装置コストも高く
なるが、本発明では、同じ装置で第一から第四の段階ま
での処理が可能であり、工程短縮等が図れるためであ
る。
【図１】本発明によるシリンダー型下部電極の基板断面
図である。
図である。
【図２】（ａ）〜（ｆ）は、本発明の下部電極形成にお
ける各工程の層構造を示す基板断面図である。
ける各工程の層構造を示す基板断面図である。
【図３】（ａ）〜（ｃ）は、従来技術の下部電極形成に
おける各工程の層構造を示す基板断面図である。
おける各工程の層構造を示す基板断面図である。
１．シリコン基板 ２．拡散層 ３．素子分離膜 ４．ゲート電極 ５．容量コンタクトプラグ ６．ＢＰＳＧからなる層間絶縁膜 ７．第一シリコン酸化膜 ８．シリコン窒化膜 ９．ＢＰＳＧからなるスペーサー層 １０．第二のシリコン酸化膜 １１ 下部電極膜 １２．酸化層 １３．ＨＳＧ層 １４．下部電極形成用開口 １５ ＳＯＧ膜
Claims (8)
- 【請求項１】 ＬＰ−ＣＶＤ装置を用いたシリンダー型
容量素子の製造方法であって、シリンダー側壁となる下
部電極膜を形成する第一の段階と、前記下部電極膜の表
面に酸化層を形成する第二の段階と、前記酸化層の表面
にＨＳＧを形成する第三の段階とを具備し、かつ、前記
第一〜第三の段階を同一バッチで行うことを特徴とする
シリンダー型容量素子の製造方法。 - 【請求項２】 ＬＰ−ＣＶＤ装置を用いたシリンダー型
容量素子の製造方法であって、シリンダー側壁となる下
部電極膜を形成する第一の段階と、前記下部電極膜の表
面に酸化層を形成する第二の段階と、前記酸化層の表面
にＨＳＧを形成する第三の段階と、前記下部電極膜及び
ＨＳＧ中に不純物を拡散する第四の段階とを具備し、か
つ、前記第一〜第四の段階を同一バッチで行うことを特
徴とするシリンダー型容量素子の製造方法。 - 【請求項３】 下部電極膜がアモルファスシリコン膜で
あることを特徴とする請求項１又は２に記載のシリンダ
ー型容量素子の製造方法。 - 【請求項４】 下部電極膜がポリシリコン膜であること
を特徴とする請求項１又は２に記載のシリンダー型容量
素子。 - 【請求項５】 反応炉内に酸素を導入することにより、
下部電極膜表面に酸化層を形成することを特徴とする請
求項１又は２に記載のシリンダー型容量素子の製造方
法。 - 【請求項６】 酸化層は５６０〜５８０℃の処理温度、
０．０１〜２Ｔｏｒｒ（約１．３３〜２６６Ｐａ）の圧
力、０．２〜３ｓｌｍの流量で、３〜１０分間処理し、
形成することを特徴とする請求項５に記載のシリンダー
型容量素子の製造方法。 - 【請求項７】 第４の段階において、ＨＳＧのマイグレ
ーションを抑制するガスを流す工程を含むことを特徴と
する、請求項２に記載のシリンダー型容量素子の製造方
法。 - 【請求項８】 ＨＳＧのマイグレーションを抑制するガ
ス種としてＰＨ3、Ｏ2、Ｈ2ガスであることを特徴とす
る請求項７に記載のシリンダー型容量素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000008039A JP2001196562A (ja) | 2000-01-17 | 2000-01-17 | シリンダー型容量素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000008039A JP2001196562A (ja) | 2000-01-17 | 2000-01-17 | シリンダー型容量素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001196562A true JP2001196562A (ja) | 2001-07-19 |
Family
ID=18536376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000008039A Pending JP2001196562A (ja) | 2000-01-17 | 2000-01-17 | シリンダー型容量素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001196562A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006287197A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | ナノチューブを有するキャパシタ及びその製造方法 |
| US7298002B2 (en) | 2004-06-24 | 2007-11-20 | Elpida Memory Inc. | Hemispherical silicon grain capacitor with variable grain size |
| KR100927785B1 (ko) * | 2002-11-20 | 2009-11-20 | 매그나칩 반도체 유한회사 | 반도체 소자의 커패시터 형성 방법 |
| US7897475B2 (en) | 2007-03-28 | 2011-03-01 | Renesas Electronics Corporation | Semiconductor device having projection on lower electrode and method for forming the same |
-
2000
- 2000-01-17 JP JP2000008039A patent/JP2001196562A/ja active Pending
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