JP2001196461A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】大容量のＤＲＡＭと論理回路を１チップに混載
するために、論理回路を構成するＣＭＯＳトランジスタ
の寄生抵抗を低減し得る集積回路を提供する。 【解決手段】本発明の半導体装置は、半導体層１０の第
１の領域（例えば、論理回路の領域）に形成された複数
の第１のトランジスタ、及び、該半導体層１０の第２の
領域（例えば、ＤＲＡＭの領域）に形成された複数の第
２のトランジスタから構成された半導体装置であって、
第１及び第２のトランジスタのそれぞれは、ゲート電極
２０Ａ，２０Ｂ、チャネル形成領域２３Ａ，２３Ｂ、及
び、ソース／ドレイン領域２２Ａ，２２Ｂから成り、第
１のトランジスタにおけるゲート電極２０Ａの高さは、
第２のトランジスタにおけるゲート電極２０Ｂの高さよ
りも低い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。

【０００２】

【従来の技術】グラフィック用ＬＳＩにおいて、高解像
度の画像をリアルタイムで生成するためには、ビデオ・
メモリと、最終的に表示するデータを生成するピクセル
・エンジン（論理回路によって構成される）とのバンド
幅（バス幅）を大きくすることが必要であるが、これは
大容量のメモリを混載したロジックＬＳＩによって実現
される（例えば、日経マイクロデバイス，１９９９年４
月号第１３８頁参照）。特に、混載するメモリとしてダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
を用いることは、メモリの大容量化に有利である。

【０００３】また、トランジスタの低消費電力化、高速
化を達成するために、サリサイド（Self-Aligned Silic
ide）技術、及び、デュアルゲート（Dual Gate、Dual W
orkFunction Gate あるいは、表面チャネル型ＣＭＯＳ
ＦＥＴとも呼ばれる）技術が、屡々、採用されている。

【０００４】ここでサリサイド技術とは、ソース／ドレ
イン領域及びゲート電極の頂面に自己整合的にシリサイ
ド層を形成する技術を指す。具体的には、半導体基板上
にポリシリコンから成るゲート電極を形成し、次いで、
シリコン半導体基板にソース／ドレイン領域を形成した
後、全面に高融点金属層を形成し、熱処理を施すことに
よって、高融点金属層を構成する金属原子と半導体基板
及びゲート電極を構成する原子（具体的には、Ｓｉ）と
を反応させてシリサイド層を形成し、その後、未反応の
高融点金属層を除去する技術である。

【０００５】また、デュアルゲート技術とは、ｎチャネ
ル型ＭＯＳトランジスタのゲート電極をｎ型不純物を含
有するポリシリコン層から構成し、ｐチャネル型ＭＯＳ
トランジスタのゲート電極をｐ型不純物を含有するポリ
シリコン層から構成することによって、どちらのＭＯＳ
トランジスタにおいても表面型チャネルを形成する技術
である。

【０００６】ＤＲＡＭを構成するＭＯＳトランジスタ
（以下、ＤＲＡＭメモリトランジスタと呼ぶ場合があ
る）のゲート電極間のスペースは、デザインルール上、
最小に近い値で設計される。そして、ソース／ドレイン
領域にコンタクトプラグを形成する場合、一般に、コン
タクトプラグを自己整合的に形成する技術が用いられて
いる。このような技術は、セルフ・アライン・コンタク
ト（ＳＡＣ）技術と呼ばれている。ところで、ＳＡＣ技
術を適用するためには、ゲート電極を、例えば、導電材
料層と、窒化シリコン（ＳｉＮ）から成るオフセット膜
とも呼ばれる絶縁材料層との多層構造にする必要があ
る。また、ゲート電極とコンタクトプラグとの間の距離
を確保するために、ゲート電極の側壁に窒化シリコン
（ＳｉＮ）から成るサイドウオールを設ける必要があ
る。コンタクトプラグは、具体的には、ＤＲＡＭメモリ
トランジスタを作製した後、全面に酸化シリコン（Ｓｉ
Ｏ₂）から成る層間絶縁層を形成し、次いで、ソース／
ドレイン領域の上方に位置する層間絶縁層の部分に開口
部を形成し、かかる開口部内に導電材料を埋め込むこと
によって形成することができる。リソグラフィ法におけ
る所謂合わせずれに起因して、たとえ開口部がゲート電
極の上方にも形成されてしまったとしても、ゲート電極
の頂面に酸化シリコン（ＳｉＯ₂）とエッチング選択比
のある窒化シリコン（ＳｉＮ）から成る絶縁材料層が堆
積され、しかも、サイドウオールが形成されているの
で、コンタクトホールとゲート電極との間に短絡が発生
するといった現象の発生を防止することができる。

【０００７】ところで、大容量のＤＲＡＭと論理回路を
混載するには、技術的に困難な問題が生じている。即
ち、素子を微細化して大容量のＤＲＡＭを形成するため
には、配線遅延を増大させてはならず、そのためには、
低抵抗のワード線材料が必要とされる。また、ワード線
は、ＤＲＡＭメモリトランジスタのゲート電極も兼ねて
いるので、１０００゜Ｃ程度の耐熱性を有することが要
求される。更には、ＤＲＡＭメモリトランジスタの特性
を低下させないゲート電極であることも要求される。こ
れらの要求から、０．１３μｍ世代のＤＲＡＭメモリト
ランジスタにおけるワード線及びゲート電極の材料とし
て、ポリシリコン層上にタングステン（Ｗ）から成る高
融点金属材料層を積層したポリメタル構造が有望視され
ている。しかしながら、このようなポリメタル構造をＣ
ＭＯＳトランジスタから構成される論理回路に適用した
場合、ｐチャネル型ＭＯＳトランジスタの電流駆動能力
に問題が生じる。

【０００８】即ち、ｐチャネル型ＭＯＳトランジスタの
ゲート電極には、ｐ型不純物であるボロンを高濃度に注
入したポリシリコン層上に、タングステンから成る高融
点金属材料層を積層したポリメタル構造が用いられる。
しかしながら、このようなポリメタル構造に対して、Ｍ
ＯＳトランジスタ作製に不可欠な熱処理を行うと、ポリ
シリコン層中のボロンがシリコン半導体基板中あるいは
高融点金属材料層中に拡散してしまい、ポリシリコン層
中のボロン濃度が低下する。このようなボロン濃度の低
下は、ゲート電極へのゲート電圧印加時の寄生ゲート容
量の増大を招き、実効的なゲート絶縁膜容量を低減させ
る。その結果、ゲート電圧印加時に誘起されるチャネル
キャリア密度を低下させ、ｐチャネル型ＭＯＳトランジ
スタの電流駆動能力を低下させてしまう。

【０００９】また、ｎ型不純物を含有したポリシリコン
層とｐ型不純物を含有したポリシリコン層のエッチング
レートが異なるので、所望の形状を有するｎチャネル型
ＭＯＳトランジスタのためのゲート電極と、所望の形状
を有するｐチャネル型ＭＯＳトランジスタのためのゲー
ト電極を同時に形成することは困難であるし、ゲート絶
縁膜は薄くなる一方であり、ゲート電極の形成のための
エッチング時、半導体基板に損傷が発生する虞がある。

【００１０】以下、従来の半導体装置の製造工程の概要
を、シリコン半導体基板等の模式的な一部断面図である
図２６〜図３３を参照して説明する。尚、以下の説明に
おいては、第１のトランジスタから論理回路が構成さ
れ、第２のトランジスタからＤＲＡＭ（より具体的に
は、ＤＲＡＭメモリトランジスタ）が構成されるとす
る。また、第１のトランジスタは、ｎチャネル型トラン
ジスタ及びｐチャネル型トランジスタであり、第２のト
ランジスタは、ｎチャネル型トランジスタであるとす
る。各図の（Ａ）は、ｐチャネル型の第１のトランジス
タの製造工程を示し、各図の（Ｂ）は、ｎチャネル型の
第２のトランジスタの製造工程を示す。

【００１１】［工程−１０］先ず、素子分離領域１１を
形成したシリコン半導体基板から成る半導体基板１０上
に、ゲート絶縁膜１２Ａ，１２Ｂを形成し、ゲート絶縁
膜１２Ａ，１２Ｂ上にゲート電極形成のためのポリシリ
コン層１３を堆積する。次いで、ポリシリコン層１３中
に、ゲート電極の仕事関数を制御するための不純物を導
入する（図２６参照）。具体的には、ｎチャネル型の第
１のトランジスタ及びｎチャネル型の第２のトランジス
タを形成すべき領域のポリシリコン層には、ｎ型不純物
であるリンをイオン注入する。一方、ｐチャネル型の第
１のトランジスタを形成すべき領域のポリシリコン層に
は、ｐ型不純物であるボロンをイオン注入する。その
後、ゲート電極の低抵抗化のためにタングステンから成
る高融点金属材料層１４を全面に形成し、更に、ソース
／ドレイン領域ヘのコンタクトプラグ形成時にゲート電
極を保護するために、窒化シリコン（ＳｉＮ）から成る
絶縁材料層（オフセット膜）１５を高融点金属材料層１
４上に形成する（図２７参照）。

【００１２】高融点金属材料層１４及び絶縁材料層１５
を堆積させるので、ポリシリコン層１３中への不純物の
導入を、図２６に示すように、高融点金属材料層１４の
形成前に行っておく必要がある。即ち、高融点金属材料
層１４及び絶縁材料層１５を通してポリシリコン層１３
中に不純物の導入を行うことは困難であり、たとえ不純
物を導入できたとしても、同時に、ポリシリコン層１３
の下方に位置する半導体基板１０にまで不純物が導入さ
れてしまう。しかも、このときの半導体基板１０への不
純物の導入量は不均一である。半導体基板１０中に不純
物が導入されてしまうと、トランジスタの閾値電圧Ｖ_th
が設計値からシフトしてしまい、しかも、このシフト量
は不均一になる。その結果、トランジスタの特性が低下
してしまう。以上の理由から、不純物、特にボロンを導
入した後、高融点金属材料層１４及び絶縁材料層１５を
堆積させるが、窒化シリコン（ＳｉＮ）から成る絶縁材
料層１５の堆積は比較的高温で行われるので（７００゜
Ｃ以上）、このとき、条件によっては、熱拡散し易いボ
ロンが、半導体基板１０や高融点金属材料層１４中に拡
散してしまうという問題が発生する。

【００１３】［工程−２０］その後、リソグラフィ法及
びドライエッチング法に基づき、絶縁材料層１５、高融
点金属材料層１４及びポリシリコン層１３をパターニン
グすることによって、第１のトランジスタ及び第２のト
ランジスタを構成するゲート電極２０Ａ，２０Ｂを形成
する（図２８参照）。尚、ｎ型不純物を含有したポリシ
リコン層１３とｐ型不純物を含有したポリシリコン層１
３のエッチングレートが異なるので、所望の形状を有す
るｎチャネル型トランジスタのためのゲート電極と、所
望の形状を有するｐチャネル型トランジスタのためのゲ
ート電極を同時に形成することが困難となる。

【００１４】［工程−３０］次に、ゲート電極２０Ａ，
２０Ｂをイオン注入用マスクとして用いて、第２のトラ
ンジスタを構成するソース／ドレイン領域２２Ｂを形成
するための不純物の導入、及び、第１のトランジスタを
構成するＬＤＤ構造あるいはエクステンション領域２１
Ａを形成するための不純物の導入を行う（図２９参
照）。具体的には、ｎチャネル型の第１のトランジスタ
を形成すべき領域の半導体基板１０には、ｎ型不純物で
あるヒ素をイオン注入し、ｎチャネル型の第２のトラン
ジスタを形成すべき領域の半導体基板１０には、ｎ型不
純物であるリンをイオン注入し、ｐチャネル型の第１の
トランジスタを形成すべき領域の半導体基板１０には、
ｐ型不純物であるＢＦ₂をイオン注入する。尚、参照番
号２３Ｂはチャネル形成領域である。

【００１５】［工程−４０］その後、ＣＶＤ法に基づ
き、全面に絶縁層２４を形成する。次いで、第２のトラ
ンジスタを形成すべき領域をエッチング用マスクにて保
護した状態で、絶縁層２４をドライエッチング（エッチ
バック）することによって、第１のトランジスタを構成
するゲート電極２０Ａの側壁にサイドウオール２２４Ａ
を形成した後、エッチング用マスクを除去する（図３０
参照）。第２のトランジスタを形成すべき領域はエッチ
ング用マスクで保護された状態にあるので、第２のトラ
ンジスタを形成すべき領域の半導体基板１０にダメージ
が発生することはない。また、第２のトランジスタを構
成するゲート電極２０Ｂの頂面には絶縁層２４が残さ
れ、更には、ゲート電極２０Ｂの側面にはサイドウオー
ルとして絶縁層２４が残される。サイドウオール２２４
Ａを構成する絶縁層２４は、ソース／ドレイン領域ヘの
コンタクトプラグ形成時にゲート電極を保護するために
窒化シリコン（ＳｉＮ）から構成することが望ましい
が、窒化シリコン（ＳｉＮ）から成る絶縁層２４の堆積
は比較的高温で行われるので（７００゜Ｃ以上）、やは
り、ポリシリコン層１３中のボロンが半導体基板１０や
タングステンから成る高融点金属材料層１４中に拡散し
てしまう虞がある。

【００１６】［工程−５０］次に、第１のトランジスタ
を構成するゲート電極２０Ａ及びサイドウオール２２４
Ａをマスクとして用いて、第１のトランジスタを形成す
べき領域の半導体基板１０に、ソース／ドレイン領域２
２Ａを形成するための不純物の導入を行う（図３１参
照）。具体的には、ｎチャネル型の第１のトランジスタ
を形成すべき領域の半導体基板１０にはｎ型不純物をイ
オン注入し、ｐチャネル型の第１のトランジスタを形成
すべき領域の半導体基板１０にはｐ型不純物をイオン注
入する。その後、導入された不純物の活性化熱処理を行
う。このときの熱処理は、１０００゜Ｃ程度のＲＴＡ
（Rapid Thermal Annealing）法にて行う。尚、参照番
号２３Ａはチャネル形成領域である。

【００１７】［工程−６０］続いて、全面に高融点金属
層２５を堆積させ（図３２）、サリサイド技術に基づ
き、第１のトランジスタを構成するソース／ドレイン領
域２２Ａ上のみに、シリサイド層２６を形成する（図３
３参照）。

【００１８】［工程−７０］以降、公知の方法に基づ
き、各種の配線やＤＲＡＭを構成するキャパシタ部を形
成することによって、半導体装置を完成させる。

【００１９】尚、大容量のＤＲＡＭと論理回路が混載さ
れた集積回路において、どちらのゲート電極をもサリサ
イド技術を用いてポリシリコン層とシリサイド層の２層
構造とした場合、以下の問題が生じる。即ち、即ち、Ｄ
ＲＡＭメモリトランジスタのノード側のソース／ドレイ
ン領域とシリサイド層との間に生じる接合に起因したリ
ーク電流によって、データ保持特性が低下する。また、
一般に、０．２５μｍ世代のＤＲＡＭにおいては２５６
個のＤＲＡＭメモリトランジスタが、０．１８μｍ世代
のＤＲＡＭにおいては５１２個のＤＲＡＭメモリトラン
ジスタが、１本のビット線に接続されるが、ビット線側
のソース／ドレイン領域とシリサイド層との間に生じる
接合に起因したリーク電流の総和としてのビット線への
リーク電流の増加によって、ビット線を流れる信号の振
幅低下による低電圧マージンの低下や減少、データ保持
特性（例えば、リフレッシュ特性）の低下が生じる。

【００２０】

【発明が解決しようとする課題】論理回路においては、
寄生抵抗の低減のために、第１のトランジスタを構成す
るソース／ドレイン領域２２Ａにシリサイド層２６を形
成する必要がある。ところで、シリサイド層２６のシー
ト抵抗は、堆積させる高融点金属層２５の厚さで決ま
り、厚さを厚くした方がシート抵抗は低くなる。一方、
ゲート電極２０Ａとゲート電極２０Ａとの間のソース／
ドレイン領域２２Ａ上に堆積させ得る高融点金属層２５
の厚さは、ゲート電極２０Ａとゲート電極２０Ａとの間
の間隔と、ゲート電極２０Ａの高さとで決まるアスペク
ト比（ゲート電極の高さ／ゲート電極の間隔）によって
決定される。つまり、アスペクト比の大きい領域の高融
点金属層２５の堆積厚さは、アスペクト比の小さい領域
に比べて薄くなってしまい（図３２の参照番号２５’を
参照）、その結果、得られるシリサイド層２６の厚さも
薄くなる（図３３の参照番号２６’を参照）。堆積させ
るべき高融点金属層２５の厚さの上限（アスペクト比の
小さい領域に形成される高融点金属層２５の厚さ）は、
ソース／ドレイン領域２２Ａの接合リークを増加させな
い厚さに基づき決定されるので、アスペクト比の大きい
領域のシリサイド層２６のシート抵抗は、無視できない
までに増加してしまう。尚、形成されるシリサイド層２
６の厚さは、堆積した高融点金属層２５の厚さに比例す
る。そして、ソース／ドレイン領域２２Ａのシート抵抗
は、形成したシリサイド層２６の厚さに反比例する。一
方、高融点金属層２５の厚さを厚くすると、形成される
シリサイド層２６の厚さも厚くなり、ソース／ドレイン
領域２２Ａの接合リークが増大する。従って、ソース／
ドレイン領域２２Ａのシート抵抗と、ソース／ドレイン
領域２２Ａの接合リークとを考慮した上で、シリサイド
層２６の厚さを決定する。

【００２１】従来の技術にあっては、［工程−６０］に
おいて、第１のトランジスタを構成するゲート電極２０
Ａも、第２のトランジスタと略同じく、ポリシリコン層
１３、高融点金属材料層１４及び絶縁材料層１５が積層
された構造である。それ故、第１のトランジスタを構成
するゲート電極２０Ａの高さが高い構造となっている。
それ故、第１のトランジスタが複数形成された論理回路
においては、第１のトランジスタを構成するゲート電極
２０Ａとゲート電極２０Ａとの間の間隔の小さい領域
は、［工程−６０］において高融点金属層２５を堆積さ
せる際、アスペクト比の大きい構造となっている。その
結果、ゲート電極２０Ａとゲート電極２０Ａとの間の間
隔の小さい領域に堆積される高融点金属層２５の厚さ
は、間隔の大きい領域に比べて薄くなってしまう（図３
２の参照番号２５’を参照）。

【００２２】従って、本発明の目的は、例えば、大容量
のＤＲＡＭと論理回路を１チップに混載するために、Ｄ
ＲＡＭメモリトランジスタのゲート電極（ワード線）の
低抵抗化を図り、しかも、ＣＭＯＳトランジスタから構
成された論理回路の特にｐチャネル型ＭＯＳトランジス
タの電流駆動能力の低下を回避することができ、更に
は、論理回路を構成するＣＭＯＳトランジスタの寄生抵
抗を低減し得る集積回路、及びその製造方法を提供する
ことを目的とする。

【００２３】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体装置は、半導体層の第１の領域に形
成された複数の第１のトランジスタ、及び、該半導体層
の第２の領域に形成された複数の第２のトランジスタか
ら構成された半導体装置であって、第１及び第２のトラ
ンジスタのそれぞれは、ゲート電極、チャネル形成領
域、及び、ソース／ドレイン領域から成り、第１のトラ
ンジスタにおけるゲート電極の高さは、第２のトランジ
スタにおけるゲート電極の高さよりも低いことを特徴と
する。

【００２４】尚、ゲート電極は、１層あるいは２層以上
の導電材料層のみから構成されている場合もあるし、１
層あるいは２層以上の導電材料層と１層あるいは２層以
上の絶縁材料層から構成されている場合もある。ゲート
電極の高さとは、ゲート電極が１層の導電材料層から構
成されている場合には、１層の導電材料層の厚さ、２層
以上の導電材料層から構成されている場合には、２層以
上の導電材料層の合計厚さ、１層あるいは２層以上の導
電材料層と１層あるいは２層以上の絶縁材料層から構成
されている場合には、これらの導電材料層と絶縁材料層
の合計厚さを意味する。

【００２５】上記の目的を達成するための本発明の第１
の態様に係る半導体装置の製造方法は、本発明の半導体
装置における第１のトランジスタを製造するための方法
である。即ち、本発明の第１の態様に係る半導体装置の
製造方法は、半導体層の第１の領域に形成された複数の
第１のトランジスタ、及び、該半導体層の第２の領域に
形成された複数の第２のトランジスタから構成され、第
１及び第２のトランジスタのそれぞれは、ゲート電極、
チャネル形成領域、及び、ソース／ドレイン領域から成
る半導体装置における第１のトランジスタの製造方法で
あって、（Ａ）半導体層の表面にゲート絶縁膜を形成し
た後、多結晶又は非晶質のシリコン層（ポリシリコン層
又はアモルファスシリコン層）を形成し、次いで、該シ
リコン層上にキャップ層を形成した後、キャップ層及び
シリコン層をパターニングする工程と、（Ｂ）パターニ
ングされたシリコン層及びキャップ層から成る積層体の
側壁にサイドウオールを形成する工程と、（Ｃ）キャッ
プ層を除去する工程と、（Ｄ）シリコン層及び半導体層
に不純物を導入することによって、パターニングされた
シリコン層から成るゲート電極を形成し、併せて、半導
体層にソース／ドレイン領域を形成する工程と、（Ｅ）
ソース／ドレイン領域を構成する半導体層の部分、及
び、ゲート電極を構成するシリコン層の表面に、シリサ
イド層を形成する工程、を具備することを特徴とする。

【００２６】本発明の第１の態様に係る半導体装置の製
造方法によって製造されるトランジスタのゲート電極
は、下から、不純物が導入されたシリコン層、その上に
形成されたシリサイド層の２層から構成される。

【００２７】上記の目的を達成するための本発明の第２
の態様に係る半導体装置の製造方法は、本発明の半導体
装置を製造するための方法である。即ち、半導体層の第
１の領域に形成された複数の第１のトランジスタ、及
び、該半導体層の第２の領域に形成された複数の第２の
トランジスタから構成され、第１及び第２のトランジス
タのそれぞれは、ゲート電極、チャネル形成領域、及
び、ソース／ドレイン領域から成る半導体装置の製造方
法であって、（Ａ）半導体層の表面にゲート絶縁膜を形
成した後、多結晶又は非晶質のシリコン層（ポリシリコ
ン層又はアモルファスシリコン層）を形成し、次いで、
少なくとも、第２のトランジスタを形成すべき領域のシ
リコン層に不純物を導入する工程と、（Ｂ）該シリコン
層上に、高融点金属材料層及び絶縁材料層を順次積層し
た後、第１のトランジスタを形成すべき領域の絶縁材料
層及び高融点金属材料層を除去する工程と、（Ｃ）全面
にキャップ層を形成した後、第２のトランジスタを形成
すべき領域のキャップ層を除去する工程と、（Ｄ）絶縁
材料層、高融点金属材料層及びシリコン層をパターニン
グすることによって第２のトランジスタを構成するゲー
ト電極を形成し、併せて、キャップ層及びシリコン層を
パターニングする工程と、（Ｅ）第２のトランジスタを
形成すべき領域の半導体層に不純物を導入することによ
って、第２のトランジスタを構成するソース／ドレイン
領域を形成する工程と、（Ｆ）第２のトランジスタを形
成すべき領域を絶縁層で被覆し、併せて、パターニング
されたシリコン層及びキャップ層から成る積層体の側壁
にサイドウオールを形成する工程と、（Ｇ）キャップ層
を除去する工程と、（Ｈ）第１のトランジスタを形成す
べき領域の半導体層及びシリコン層に不純物を導入する
ことによって、第１のトランジスタを構成するソース／
ドレイン領域及びゲート電極を形成する工程と、（Ｉ）
第１のトランジスタのソース／ドレイン領域を構成する
半導体層の部分、及び、第１のトランジスタのゲート電
極を構成するシリコン層の表面に、シリサイド層を形成
する工程、から成ることを特徴とする。

【００２８】上記の目的を達成するための本発明の第３
の態様に係る半導体装置の製造方法も、本発明の半導体
装置を製造するための方法である。第３の態様に係る半
導体装置の製造方法は、キャップ層を形成しない点が、
第２の態様に係る半導体装置の製造方法と異なる。即
ち、半導体層の第１の領域に形成された複数の第１のト
ランジスタ、及び、該半導体層の第２の領域に形成され
た複数の第２のトランジスタから構成され、第１及び第
２のトランジスタのそれぞれは、ゲート電極、チャネル
形成領域、及び、ソース／ドレイン領域から成る半導体
装置の製造方法であって、（Ａ）半導体層の表面にゲー
ト絶縁膜を形成した後、多結晶又は非晶質のシリコン層
（ポリシリコン層又はアモルファスシリコン層）を形成
し、次いで、少なくとも、第２のトランジスタを形成す
べき領域のシリコン層に不純物を導入する工程と、
（Ｂ）該シリコン層上に、高融点金属材料層及び絶縁材
料層を順次積層した後、第１のトランジスタを形成すべ
き領域の絶縁材料層及び高融点金属材料層を除去する工
程と、（Ｃ）絶縁材料層、高融点金属材料層及びシリコ
ン層をパターニングすることによって第２のトランジス
タを構成するゲート電極を形成し、併せて、シリコン層
をパターニングする工程と、（Ｄ）第２のトランジスタ
を形成すべき領域の半導体層に不純物を導入することに
よって、第２のトランジスタを構成するソース／ドレイ
ン領域を形成する工程と、（Ｅ）第２のトランジスタを
形成すべき領域を絶縁層で被覆し、併せて、パターニン
グされたシリコン層の側壁にサイドウオールを形成する
工程と、（Ｆ）第１のトランジスタを形成すべき領域の
半導体層及びシリコン層に不純物を導入することによっ
て、第１のトランジスタを構成するソース／ドレイン領
域及びゲート電極を形成する工程と、（Ｇ）第１のトラ
ンジスタのソース／ドレイン領域を構成する半導体層の
部分、及び、第１のトランジスタのゲート電極を構成す
るシリコン層の表面に、シリサイド層を形成する工程、
から成ることを特徴とする。

【００２９】尚、本発明の第２の態様若しくは第３の態
様に係る半導体装置の製造方法において、工程（Ａ）
で、「少なくとも」第２のトランジスタを形成すべき領
域のシリコン層に不純物を導入するとは、導入する不純
物の型に依っては（より具体的には、ｎ型不純物を導入
する場合には）、第２のトランジスタを形成すべき領域
のシリコン層だけでなく、第１のトランジスタを形成す
べき領域のシリコン層にも不純物を導入してもよいこと
を意味する。

【００３０】本発明の第２の態様若しくは第３の態様に
係る半導体装置の製造方法によって製造される第１のト
ランジスタのゲート電極は、下から、不純物が導入され
たシリコン層、その上に形成されたシリサイド層の２層
から構成される。また、第２のトランジスタのゲート電
極は、下から、不純物が導入されたシリコン層、その上
に形成された高融点金属材料層、絶縁材料層、絶縁層の
４層から構成される。本発明においては、第１のトラン
ジスタのゲート電極の高さは、第２のトランジスタのゲ
ート電極の高さよりも低いが、具体的には、第１のトラ
ンジスタにおけるゲート電極と第２のトランジスタにお
けるゲート電極とは、その断面構造が異なっている。

【００３１】本発明の半導体装置、あるいは又、本発明
の第１の態様〜第３の態様に係る半導体装置の製造方法
（以下、これらを総称して、単に本発明と呼ぶ場合があ
る）においては、第１のトランジスタから論理回路が構
成され、第２のトランジスタからダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）が構成されている構
造とすることができる。

【００３２】本発明の半導体装置においては、第１のト
ランジスタのソース／ドレイン領域にシリサイド層が形
成されている構成とすることができる。また、第１のト
ランジスタにおけるゲート電極は、多結晶又は非晶質の
シリコン層（ポリシリコン層又はアモルファスシリコン
層）、及び、該シリコン層上に形成されたシリサイド層
の２層構造（ゲート電極の高さは、シリコン層とシリサ
イド層の合計厚さ）であり、第２のトランジスタにおけ
るゲート電極は、少なくとも、多結晶又は非晶質のシリ
コン層（ポリシリコン層又はアモルファスシリコン
層）、該シリコン層上に形成された高融点金属材料層、
及び、該高融点金属材料層上に形成された絶縁材料層の
３層構造（ゲート電極の高さは、シリコン層と高融点金
属材料層と絶縁材料層の合計厚さ）であることが望まし
い。尚、第２のトランジスタにおけるゲート電極は、シ
リコン層、該シリコン層上に形成された高融点金属材料
層、該高融点金属材料層上に形成された絶縁材料層、該
絶縁材料層上及びゲート電極の側壁に形成され絶縁層の
４層構造（ゲート電極の高さは、シリコン層と高融点金
属材料層と絶縁材料層と絶縁層の合計厚さ）とすること
もできる。

【００３３】本発明において、ゲート電極を構成する高
融点金属材料層として、タングステン（Ｗ）層やタング
ステンシリサイド層を例示することができる。また、シ
リコン層と高融点金属材料層との間に、シリコン層を構
成するシリコン原子と高融点金属材料層を構成する金属
原子との反応を防止するために、例えば、ＷＮ、Ｔｉ
Ｎ、ＺｒＮ、ＨｆＮといった各種金属窒化物から成る反
応防止層を形成することが好ましい。

【００３４】絶縁材料層を構成する絶縁材料は、第１の
トランジスタ及び第２のトランジスタを形成した後、全
面に形成される層間絶縁層を構成する絶縁材料との間に
エッチング選択比のある絶縁材料であることが好まし
く、層間絶縁層を例えば酸化シリコン系材料から構成す
る場合、絶縁材料層を窒化シリコン（ＳｉＮ）層から構
成することが好ましい。

【００３５】サイドウオールあるいは絶縁層を構成する
材料は、層間絶縁層を構成する絶縁材料及び半導体層と
の間にエッチング選択比のある絶縁材料であることが好
ましく、窒化シリコン（ＳｉＮ）や、窒化シリコン（Ｓ
ｉＮ）層と酸化シリコン（ＳｉＯ₂）層の２層構造を例
示することができる。

【００３６】ゲート絶縁膜は、例えば、半導体層の表面
を湿式あるいは乾式の熱酸化法にて酸化することによっ
て形成することができる。半導体層の表面を熱酸化した
後、その表面に窒化処理を施し、酸窒化シリコン（Ｓｉ
ＯＮ）と酸化シリコン（ＳｉＯ₂）の２層、あるいは窒
化シリコン（ＳｉＮ）と酸化シリコン（ＳｉＯ₂）の２
層から構成されたゲート絶縁膜としてもよい。

【００３７】キャップ層を構成する材料は、サイドウオ
ールを構成する材料及び半導体層との間にエッチング選
択比のある材料から構成することが好ましく、導電材料
から構成しても絶縁材料から構成してもよく、例えば、
ＴｉＮ、ＢＰＳＧ、ＰＳＧ、ＳＯＧ、ＢＳＧ、ＡｓＳ
Ｇ、ＰｂＳＧ、ＳｂＳＧを挙げることができる。

【００３８】シリサイド層は、全面に高融点金属層を形
成した後、熱処理を施すことによって、高融点金属層を
構成する金属原子と半導体層あるいはゲート電極を構成
する原子（具体的には、Ｓｉ）とを反応させてシリサイ
ド層を形成し、その後、未反応の高融点金属層を除去す
る、サリサイド技術に基づき形成することができる。こ
こで、高融点金属層は、例えば、コバルト（Ｃｏ）、ニ
ッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、Ｔａ
（タンタル）、Ｍｏ（モリブデン）、タングステン
（Ｗ）、パラジウム（Ｐｄ）から構成することができ
る。

【００３９】本発明において、半導体層として、シリコ
ン半導体基板、スピネル上にシリコンやＳｉ−Ｇｅ混晶
系をエピタキシャル成長させた基板、サファイヤ上にシ
リコンやＳｉ−Ｇｅ混晶系をエピタキシャル成長させた
基板、絶縁膜上に多結晶シリコンを溶融、再結晶させた
基板を例示することができる。シリコン半導体基板とし
ては、ｎ型の不純物がドープされたｎ型シリコン半導体
基板やｐ型の不純物がドープされたｐ型シリコン半導体
基板を用いることができる。

【００４０】更には、半導体層として、ＳＯＩ（Semico
nductor On Insulator）基板を用いることもできる。Ｓ
ＯＩ基板の製造方法として、 （１）半導体基板と支持基板とを絶縁層を介して張り合
わせた後、半導体基板を裏面から研削、研磨することに
よって、支持基板から成る支持体と、絶縁層と、研削、
研磨後の半導体基板から成る半導体層を得る、基板張り
合わせ法 （２）半導体基板上に絶縁層を形成した後、半導体基板
に水素イオンをイオン注入し、剥離層を半導体基板内部
に形成した後、半導体基板と支持基板とを絶縁層を介し
て張り合わせ、次いで、熱処理を行うことによって剥離
層から半導体基板を剥離（劈開）し、残された半導体基
板を裏面から研削、研磨することによって、支持基板か
ら成る支持体と、絶縁層と、研削、研磨後の半導体基板
から成る半導体層を得る、スマート・カット法 （３）半導体基板の内部に酸素イオンをイオン注入した
後、熱処理を行うことによって、半導体基板の内部に絶
縁層を形成し、絶縁層の下に半導体基板の一部から成る
支持体を、また、絶縁層の上に半導体基板の一部から成
る半導体層を、それぞれ得るＳＩＭＯＸ（Separation b
y IMplanted OXygen）法 （４）支持体に相当する半導体基板上に形成された絶縁
層上に気相又は固相で単結晶半導体層を形成することに
よって、半導体基板から成る支持体と、絶縁層と、単結
晶半導体層から成る半導体層を得る方法 （５）陽極酸化によって半導体基板の表面を部分的に多
孔質化して絶縁層を形成することによって、絶縁層の下
に半導体基板の一部から成る支持体を、また、絶縁層の
上に半導体基板の一部から成る半導体層を、それぞれ得
る方法を挙げることができる。ここで、半導体層の半導
体装置を形成する。尚、ＳＯＩ基板の説明における絶縁
層は、本発明の半導体装置の製造方法における絶縁層と
は異なるものである。

【００４１】ＳＯＩ基板を用いた場合、素子分離領域は
以下の方法で形成することができる。 （ａ）半導体層上にパッド酸化膜及び窒化シリコン膜を
形成し、窒化シリコン膜及びパッド酸化膜をパターニン
グすることによって、素子分離領域形成用のマスクを形
成し、かかる素子分離領域形成用のマスクを用いて半導
体層を熱酸化することで素子分離領域を形成する、所謂
ＬＯＣＯＳ法 （ｂ）半導体層をパターニングすることによってトレン
チを半導体層に形成した後、トレンチ内を絶縁材料で埋
め込む、所謂ＳＴＩ（Shallow Trench Isolation）法 （ｃ）上記の（１）あるいは（２）の方法に基づき基板
を準備する場合、予め、半導体基板にトレンチを形成
し、かかるトレンチ内を絶縁層で埋め込み、次いで、全
面に層間膜（例えば、ＳｉＯ₂膜、ＳｉＯ₂膜とポリシリ
コン膜の積層構造を有する膜）を形成した後、かかる半
導体基板と支持基板とをこの層間膜を介して張り合わ
せ、半導体基板を裏面から研削、研磨することによっ
て、支持基板から成る支持体と、絶縁層と、半導体基板
から成る半導体層を得る、基板張り合わせ法とＳＴＩ法
とを組合せた方法 （ｄ）絶縁層上の半導体層を除去することによって絶縁
層を露出させることで、素子分離領域を形成するメサ
（Mesa）型素子分離領域形成法

【００４２】本発明の半導体装置あるいは本発明の第２
の態様及び第３の態様に係る半導体装置の製造方法にお
いては、第１のトランジスタにおけるゲート電極の高さ
は、第２のトランジスタにおけるゲート電極の高さより
も低い。それ故、隣接する第１のトランジスタにおける
ゲート電極間の距離（間隔）とゲート電極の高さとで決
まるアスペクト比の値の最大値と最小値の差を小さくで
きるので、第１のトランジスタを構成するソース／ドレ
イン領域に最終的に形成されるシリサイド層の厚さの最
大値と最小値の差を小さくすることができる。

【００４３】また、本発明の第１の態様〜第３の態様に
係る半導体装置の製造方法においては、パターニングさ
れ、露出したシリコン層に不純物を導入することによっ
てゲート電極を形成するので、シリコン層に導入された
不純物の型（ｎ型、ｐ型）に依存したエッチングレート
の差異によってシリコン層のパターニングが困難になる
といった問題、シリコン層に含まれた不純物が拡散して
しまうといった問題の発生を回避することが可能とな
る。

【００４４】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。尚、各図の（Ａ）は、ｐチャネル型の第
１のトランジスタの製造工程を示し、各図の（Ｂ）は、
ｎチャネル型の第２のトランジスタの製造工程を示す。

【００４５】（実施の形態１）実施の形態１は、本発明
の半導体装置、本発明の第１の態様及び第２の態様に係
る半導体装置の製造方法に関する。

【００４６】図１２に模式的な一部断面図を示す実施の
形態１の半導体装置は、半導体層である半導体基板１０
の第１の領域に形成された複数の第１のトランジスタ、
及び、半導体基板１０の第２の領域に形成された複数の
第２のトランジスタから構成された半導体装置である。
尚、第１のトランジスタから論理回路が構成され、第２
のトランジスタからダイナミック・ランダム・アクセス
・メモリ（より具体的には、ＤＲＡＭメモリトランジス
タ）が構成されている。ここで、第１のトランジスタ
は、ｎチャネル型トランジスタ及びｐチャネル型トラン
ジスタであり、第２のトランジスタは、ｎチャネル型ト
ランジスタであるとする。即ち、第１の領域には、論理
回路を構成する複数のｎチャネル型の第１のトランジス
タ及び複数のｐチャネル型の第２のトランジスタが設け
られ、第２の領域には、ＤＲＡＭを構成する複数のｎチ
ャネル型の第２のトランジスタが設けられている。

【００４７】第１及び第２のトランジスタのそれぞれ
は、ゲート電極２０Ａ，２０Ｂ、チャネル形成領域２３
Ａ，２３Ｂ、及び、ソース／ドレイン領域２２Ａ，２２
Ｂから成る。そして、第１のトランジスタにおけるゲー
ト電極２０Ａの高さは、第２のトランジスタにおけるゲ
ート電極２０Ｂの高さよりも低い。第１のトランジスタ
におけるゲート電極２０Ａは、不純物が導入された多結
晶のシリコン層（ポリシリコン層１３）、及び、ポリシ
リコン層１３上に形成されたシリサイド層２６の２層構
造である。一方、第２のトランジスタにおけるゲート電
極２０Ｂは、実施の形態１においては、不純物が導入さ
れた多結晶のシリコン層（ポリシリコン層１３）、ポリ
シリコン層１３上に形成されたタングステン（Ｗ）から
成る高融点金属材料層１４、高融点金属材料層１４上に
形成された絶縁材料層１５、及び、絶縁材料層１５上に
形成された絶縁層２４の４層構造である。尚、絶縁層２
４はゲート電極２０Ｂの側壁を被覆している。第１のト
ランジスタにおけるゲート電極２０Ａの高さは、ポリシ
リコン層１３とシリサイド層２６の合計厚さである。ま
た、第２のトランジスタにおけるゲート電極２０Ｂの高
さは、ポリシリコン層１３と高融点金属材料層１４と絶
縁材料層１５と絶縁層２４の合計厚さである。また、第
１のトランジスタのソース／ドレイン領域２２Ａには、
シリサイド層２６が形成されており、ゲート電極２０Ａ
の側壁にはサイドウオール２４Ａが形成されている。図
において、参照番号１１は素子分離領域、参照番号１２
Ａ，１２Ｂはゲート絶縁膜である。

【００４８】以下、半導体基板等の模式的な一部断面図
である図１〜図２０を参照して、実施の形態１における
半導体装置の製造方法を説明する。

【００４９】［工程−１００］先ず、半導体層であるシ
リコン半導体基板から成る半導体基板１０の表面にゲー
ト絶縁膜１２Ａ，１２Ｂを形成した後、ポリシリコン層
１３を形成し、次いで、少なくとも、第２のトランジス
タを形成すべき領域のポリシリコン層１３に不純物を導
入する。

【００５０】具体的には、先ず、ｐ型シリコン半導体基
板から成る半導体基板１０の所定の領域に素子分離領域
１１を形成する。素子分離領域１１の構造は、図に示す
ようにシャロウ・トレンチ構造を有していてもよいし、
ＬＯＣＯＳ構造を有していてもよいし、シャロウ・トレ
ンチ構造とＬＯＣＯＳ構造の組合せであってもよい。そ
の後、論理回路を構成するｎチャネル型の第１のトラン
ジスタを形成すべき領域の半導体基板１０にｐ型ウエル
を、ｐチャネル型の第１のトランジスタを形成すべき領
域の半導体基板１０にｎ型ウエルを形成する。また、Ｄ
ＲＡＭを構成するｎチャネル型の第２のトランジスタを
形成すべき領域の半導体基板１０にｎ型ウエルを形成
し、このｎ型ウエル内にｐ型ウエルを形成する（即ち、
ツインウエル構造を形成する）。論理回路を構成する第
１のトランジスタを形成すべき領域の半導体基板１０
と、ＤＲＡＭを構成する第２のトランジスタを形成すべ
き領域の半導体基板１０とにおける不純物プロファイル
は、同じであってもよいし、異なっていてもよい。ウエ
ルの形成は、例えば、イオン注入法によって行うことが
できる。ｎ型ウエルを形成するためには、リン（Ｐ）を
５００ｋｅＶ程度の加速エネルギーでイオン注入すれば
よい。一方、ｐ型ウエルを形成するためには、ボロン
（Ｂ）を２５０ｋｅＶ程度の加速エネルギーでイオン注
入すればよい。各ウエルの図示は省略した。また、ｎ型
ウエルにおいてパンチスルーストップイオン注入にあっ
ては、リン（Ｐ）を３００ｋｅＶ程度の加速エネルギー
でイオン注入すればよい。一方、ｐ型ウエルにおいてパ
ンチスルーストップイオン注入にあっては、ボロン
（Ｂ）を１００ｋｅＶ程度の加速エネルギーでイオン注
入すればよい。更には、ｎチャネル型トランジスタの閾
値電圧Ｖ_th調整のためのイオン注入にあっては、ボロン
（Ｂ）を１０ｋｅＶ程度の加速エネルギーで注入すれば
よい。一方、ｐチャネル型トランジスタの閾値電圧Ｖ_th
調整のためのイオン注入にあっては、ヒ素（Ａｓ）を７
０ｋｅＶ程度の加速エネルギーでイオン注入すればよ
い。注入量は、それぞれ、１×１０¹²／ｃｍ²のオーダ
ーとすればよい。

【００５１】その後、半導体基板１０の表面に、例え
ば、厚さ２．５ｎｍのゲート絶縁膜１２Ａ，１２Ｂを熱
酸化法にて形成する。第１のトランジスタを形成すべき
領域の半導体基板１０におけるゲート絶縁膜１２Ａの厚
さと、第２のトランジスタを形成すべき領域の半導体基
板１０におけるゲート絶縁膜１２Ｂの厚さは、同じであ
ってもよいし、前者の厚さを後者の厚さよりも薄くして
もよい。半導体基板１０へのボロンの突き抜けを防止す
るために、所望に応じて、酸化シリコン（ＳｉＯ ₂）か
ら成るゲート絶縁膜の表面に窒化処理を施してもよい。
次いで、全面に、ＣＶＤ法にて、不純物を含有していな
い厚さ約０．１μｍのポリシリコン層１３を形成する。

【００５２】次に、第２のトランジスタを形成すべき領
域のポリシリコン層１３及びｎチャネル型の第１のトラ
ンジスタを形成すべき領域のポリシリコン層１３にｎ型
不純物をイオン注入法にて導入する。例えば、リン
（Ｐ）を１０ｋｅＶの加速エネルギーでイオン注入すれ
ばよく、注入量は１×１０¹⁵／ｃｍ²のオーダーとすれ
ばよい（図１参照）。尚、ｐチャネル型の第１のトラン
ジスタを形成すべき領域のポリシリコン層１３には、こ
の段階では不純物を導入しない。

【００５３】［工程−１１０］その後、ポリシリコン層
１３上に、高融点金属材料層１４及び絶縁材料層１５を
順次積層した後、第１のトランジスタを形成すべき領域
の絶縁材料層１５及び高融点金属材料層１４を除去す
る。具体的には、ポリシリコン層１３上に窒化タングス
テン膜から成る反応防止層（図示せず）を形成し、更
に、タングステンから成る高融点金属材料層１４、窒化
シリコン（ＳｉＮ）から成る絶縁材料層１５を形成する
（図２参照）。反応防止層の厚さを５ｎｍ、タングステ
ンから成る高融点金属材料層１４の厚さを５０ｎｍ、窒
化シリコン（ＳｉＮ）から成る絶縁材料層１５の厚さを
０．１５μｍとする。尚、ポリシリコン層１３にはｐ型
不純物であるボロンが含有されていないので、ポリシリ
コン層１３からのボロンの拡散が生じることはない。

【００５４】次いで、リソグラフィ法に基づき、第２の
トランジスタを形成すべき領域の絶縁材料層１５上にレ
ジスト層（図示せず）を形成し、かかるレジスト層をエ
ッチング用マスクとして、第１のトランジスタを形成す
べき領域の絶縁材料層１５及び高融点金属材料層１４
（実施の形態１においては、更に反応防止層）をドライ
エッチング法あるいはウェットエッチング法にて除去し
た後、レジスト層を除去する（図３参照）。

【００５５】［工程−１２０］その後、全面に、窒化チ
タン（ＴｉＮ）から成るキャップ層１６をスパッタ法に
て形成する（図４参照）。キャップ層１６の厚さを、例
えば０．１μｍとする。次いで、第２のトランジスタを
形成すべき領域のキャップ層１６を除去する（図５参
照）。具体的には、第１のトランジスタを形成すべき領
域のキャップ層１６上にリソグラフィ法に基づきレジス
ト層（図示せず）を形成し、かかるレジスト層をエッチ
ング用マスクとして、第２のトランジスタを形成すべき
領域のキャップ層１６をドライエッチング法あるいはウ
ェットエッチング法にて除去した後、レジスト層を除去
する。

【００５６】［工程−１３０］次に、絶縁材料層１５、
高融点金属材料層１４及びシリコン層１３をパターニン
グすることによって第２のトランジスタを構成するゲー
ト電極２０Ｂを形成し、併せて、キャップ層１６及びシ
リコン層１３をパターニングする（図６参照）。パター
ニングは、リソグラフィ法及びエッチング法といった公
知の方法に基づき行うことができる。尚、ｐチャネル型
の第１のトランジスタを形成すべき領域のポリシリコン
層１３にはｐ型不純物が含有されていないので、ｎ型不
純物を含有したポリシリコン層とｐ型不純物を含有した
ポリシリコン層のエッチングレートが異なることに起因
した問題の発生を回避することができる。

【００５７】以上の工程により、本発明の第１の態様に
係る半導体装置の製造方法における第１の工程、即ち、
半導体層である半導体基板１０の表面にゲート絶縁膜１
２Ａを形成した後、ポリシリコン層１３を形成し、次い
で、ポリシリコン層１３上にキャップ層１６を形成した
後、キャップ層１６及びポリシリコン層１３をパターニ
ングする工程が完了する。

【００５８】尚、その後、ポリシリコン層１３の側面を
酸化し、側面に酸化シリコン（ＳｉＯ₂）膜を形成して
もよい。これによって、ポリシリコン層１３の側面下端
部近傍のゲート絶縁膜１２Ａ，１２Ｂの膜厚が若干厚く
なる結果、最終的に形成されるゲート電極の側壁下端部
における電界の緩和を図ることができ、ＤＲＡＭのリフ
レッシュ特性の向上を図ることができるし、ゲート絶縁
膜の薄膜化に伴うリーク電流の発生を防止することがで
きる。

【００５９】［工程−１４０］その後、第２のトランジ
スタを形成すべき領域の半導体基板１０にｎ型不純物を
導入することによって、第２のトランジスタを構成する
ソース／ドレイン領域２２Ｂを形成する（図７参照）。

【００６０】具体的には、第２のトランジスタを構成す
るゲート電極２０Ｂをイオン注入用マスクとしてイオン
注入を行う。例えば、リン（Ｐ）を２０ｋｅＶの加速エ
ネルギーでイオン注入すればよい。また、注入量を１×
１０¹³／ｃｍ²のオーダーとすればよい。

【００６１】併せて、ｎチャネル型の第１のトランジス
タを形成すべき領域の半導体基板１０に対しては、例え
ば、ヒ素（Ａｓ）を、５ｋｅＶの加速エネルギーにて、
注入量を１×１０¹⁴／ｃｍ²のオーダーとしてイオン注
入を行い、ｐチャネル型の第１のトランジスタを形成す
べき領域の半導体基板１０に対しては、例えば、ＢＦ ₂
を、４ｋｅＶの加速エネルギーにて、注入量を１×１０
¹⁴／ｃｍ²のオーダーとしてイオン注入を行うことによ
って、ＬＤＤ構造あるいはエクステンション領域２１Ａ
を形成することができる。尚、第１のトランジスタにお
いて、短チャネル効果が顕著となる場合には、ポケット
イオン注入を行ってもよい。また、イオン注入により半
導体基板１０中に形成される結晶欠陥のために生じる増
速拡散によって半導体基板１０中の不純物の再分布が顕
著となる場合には、この工程の後に、結晶欠陥回復のた
めの熱処理（ＲＴＡ処理）を行ってもよい。

【００６２】［工程−１５０］次に、第２のトランジス
タを形成すべき領域を絶縁層２４で被覆し、併せて、パ
ターニングされたポリシリコン層１３及びキャップ層１
６から成る積層体の側壁にサイドウオール２４Ａを形成
する（図８参照）。あるいは又、パターニングされたポ
リシリコン層１３及びキャップ層１６から成る積層体の
側壁にサイドウオール２４Ａを形成する。具体的には、
ＣＶＤ法にて、厚さ約３０ｎｍの窒化シリコン（Ｓｉ
Ｎ）膜、厚さ４０ｎｍの酸化シリコン（ＳｉＯ₂）膜を
全面に堆積させ、次いで、第２のトランジスタを形成す
べき領域をリソグラフィ法に基づきレジスト層（図示せ
ず）で被覆し、エッチバック法にて第１のトランジスタ
を形成すべき領域の酸化シリコン膜及び窒化シリコン膜
をエッチバックする。酸化シリコン膜のエッチバックに
よる除去量を４０ｎｍ、窒化シリコン膜のエッチバック
による除去量を３０ｎｍとする。第２のトランジスタを
形成すべき領域は、窒化シリコン膜及び酸化シリコン膜
の２層から成る絶縁層２４で被覆されている。一方、パ
ターニングされたポリシリコン層１３及びキャップ層１
６から成る積層体の側壁には、窒化シリコン膜及び酸化
シリコン膜の２層の絶縁層２４から成るサイドウオール
２４Ａが形成される。

【００６３】［工程−１６０］その後、キャップ層１６
を除去する（図９参照）。具体的には、第１のトランジ
スタを構成するポリシリコン層１３上の窒化チタンから
成るキャップ層１６を、例えば、アンモニアと過酸化水
素水と純水の混合液を用いたウェットエッチング法に基
づき、選択的に除去する。これによって、第１のトラン
ジスタのゲート電極を構成するポリシリコン層１３が露
出する。

【００６４】［工程−１７０］次に、第１のトランジス
タを形成すべき領域の半導体基板１０及びポリシリコン
層１３に不純物を導入することによって、第１のトラン
ジスタを構成するソース／ドレイン領域２２Ａ及びゲー
ト電極２０Ａを形成する（図１０参照）。具体的には、
第１のトランジスタを形成すべき領域におけるパターニ
ングされたポリシリコン層１３及びサイドウオール２４
Ａをイオン注入用マスクとして、イオン注入を行う。ｎ
チャネル型の第１のトランジスタに関しては、ヒ素（Ａ
ｓ）を４０ｋｅＶの加速エネルギーでイオン注入し、注
入量を１×１０¹⁵／ｃｍ²のオーダーとすればよい。一
方、ｐチャネル型の第１のトランジスタに関しては、Ｂ
Ｆ ₂を２０ｋｅＶの加速エネルギーでイオン注入し、注
入量を１×１０¹⁵／ｃｍ²のオーダーとすればよい。更
に、これらのイオン注入された不純物の活性化アニール
を行う。活性化アニールは、例えば、ＲＴＡにより、窒
素雰囲気中、１０００゜Ｃ、１０秒とすることができ
る。

【００６５】［工程−１８０］その後、第１のトランジ
スタのソース／ドレイン領域２２Ａを構成する半導体基
板１０の部分、及び、第１のトランジスタのゲート電極
２０Ａを構成するポリシリコン層１３の表面に、サリサ
イド技術に基づきシリサイド層２６を形成する。あるい
は又、ソース／ドレイン領域２２Ａを構成する半導体基
板１０の部分、及び、ゲート電極２０Ａを構成するポリ
シリコン層１３の表面に、シリサイド層２６を形成す
る。具体的には、例えば、コバルト（Ｃｏ）から成り、
厚さ約１０ｎｍの高融点金属層２５をスパッタ法にて全
面に製膜した後（図１１参照）、Ｎ ₂１００％雰囲気又
はＮ₂／Ａｒ雰囲気（大気圧）中で、５５０゜Ｃ、３０
秒の条件のＲＴＡ法に基づき熱処理を施す。これによっ
て、Ｃｏ原子と、半導体基板１０やポリシリコン層１３
を構成するＳｉ原子とが反応してコバルトシリサイド
（ＣｏＳｉ₂）層２６が形成される。サイドウオール２
４Ａや素子分離領域１１上、絶縁層２４上の高融点金属
層２５は未反応であり、そのまま残る。次いで、硫酸と
過酸化水素水と純水の混合溶液中で未反応の高融点金属
層２５を除去し、再度、Ｎ₂１００％雰囲気又はＮ₂／Ａ
ｒ雰囲気（大気圧）中で、８００゜Ｃ、３０秒の条件の
ＲＴＡ法に基づき熱処理を施す（図１２参照）。これに
よって、コバルトシリサイド層２６の低抵抗化を図るこ
とができる。尚、第２のトランジスタを構成するソース
／ドレイン領域２２Ｂは絶縁層２４で覆われているの
で、かかるソース／ドレイン領域２２Ｂにシリサイド層
が形成されることはない。

【００６６】第１のトランジスタを構成するゲート電極
２０Ａは、下から、不純物が導入されたポリシリコン層
１３、その上に形成されたシリサイド層２６の２層から
構成されている。第１のトランジスタを構成するゲート
電極２０Ａの高さは約０．１μｍである。一方、第２の
トランジスタのゲート電極２０Ｂは、下から、不純物が
導入された厚さ約０．１μｍのポリシリコン層１３、そ
の上に形成された厚さ約０．０５μｍの高融点金属材料
層１４、厚さ約０．１５μｍの絶縁材料層１５、厚さ約
０．０７μｍの絶縁層２４の４層から構成される。従っ
て、第２のトランジスタを構成するゲート電極２０Ｂの
高さは、約０．３７μｍである。このように、第１のト
ランジスタにおけるゲート電極２０Ａの高さが、第２の
トランジスタにおけるゲート電極２０Ｂの高さよりも低
いので、第１のトランジスタにおけるアスペクト比
（（ゲート電極の高さ／ゲート電極の間隔）の最大値と
最小値と差を小さくすることができ、第１のトランジス
タを構成するソース／ドレイン領域に形成されたシリサ
イド層２６の厚さの最大値と最小値の差を小さくするこ
とができる。

【００６７】［工程−１９０］以降、層間絶縁層、コン
タクトプラグ、ＤＲＡＭキヤバシタ、配線等を形成し、
ＤＲＡＭ混載ロジックＬＳＩを完成させる。具体的に
は、例えば、酸化シリコン（ＳｉＯ₂）から成る第１の
層間絶縁層３１をＣＶＤ法にて全面に形成し、化学的機
械的研磨法（ＣＭＰ法）等によって第１の層間絶縁層３
１の平坦化処理を行う。次いで、全面に、ポリシリコン
から成るハードマスク層３２をＣＶＤ法にて形成する。
その後、リソグラフィ法及びドライエッチング法に基づ
き、ハードマスク層３２に開口部を形成する。次いで、
開口部内を含むハードマスク層３２上にポリシリコン層
を形成し、かかるポリシリコン層をエッチバックするこ
とによって、開口部内に開口部径縮小用マスク３３を形
成する。この状態におけるＤＲＡＭの領域を模式的に図
１３に示す。尚、論理回路の領域においても、層間絶縁
層３１及びハードマスク層３２は形成されているが、開
口部及び開口部径縮小用マスク３３は形成されていな
い。開口部径縮小用マスク３３によって縮径された開口
部の直径を約８０ｎｍとする。即ち、開口部の底部の直
径は約８０ｎｍである。場合によっては、ハードマスク
層３２を形成すること無く、レジスト材料から成るマス
ク層を形成し、かかるマスク層をエッチング用マスクと
して用いて第１の層間絶縁層３１に開口部を形成しても
よい。

【００６８】そして、ハードマスク層３２及び開口部径
縮小用マスク３３をエッチング用マスクとして用いて、
ドライエッチング法に基づき、第２のトランジスタを構
成するソース／ドレイン領域２２Ｂに達する開口部３４
を、第１の絶縁材料層３１に形成する。絶縁層２４が形
成されているので、開口部３４内にゲート電極２０Ｂが
露出することを防止でき、次に形成するコンタクトプラ
グとゲート電極２０Ｂとの間の短絡発生を確実に防止す
ることができる。その後、開口部３４の底部に露出した
第２のトランジスタを構成するソース／ドレイン領域２
２Ｂにｎ型不純物をイオン注入して不純物含有領域を形
成し（即ち、コンタクト補償イオン注入を実施し）、開
口部３４内に形成されるコンタクトプラグとソース／ド
レイン領域２２Ｂとの間の接触抵抗の低減を図ることが
好ましい。

【００６９】その後、開口部３４内を含む全面に、ポリ
シリコンあるいはアモルファスシリコンから成り、不純
物を含有するシリコン層を堆積させ、エッチバック法あ
るいはＣＭＰ法によって、かかるシリコン層、ハードマ
スク層３２及び開口部径縮小用マスク３３を除去し、導
電材料である不純物を含有するシリコン層によって開口
部３４内を埋め込み、コンタクトプラグ３５（ビット線
用のコンタクトプラグ及びノード用のコンタクトプラ
グ）を完成させる。

【００７０】その後、不純物含有領域中の不純物の活性
化及びコンタクトプラグ３５中の不純物の活性化のため
に、ＲＴＡ法にて８００〜８５０゜Ｃの熱処理を行う。
この熱処理は、論理回路を構成する第１のトランジスタ
の製造プロセスに不要なプロセスであるが、トランジス
タの特性への影響が無視できる程度の短時間の熱処理で
ある。

【００７１】次いで、コンタクトプラグ３５の頂面上を
含む第１の層間絶縁層３１上にコンタクトプラグ３５と
ビット線を電気的に分離するため、厚さ約２０ｎｍの酸
化シリコン（ＳｉＯ₂）から成る第１の絶縁膜３６を形
成する。この状態を図１５に示す。尚、論理回路の領域
においても、層間絶縁層３１上に第１の絶縁膜３６を形
成する。

【００７２】次に、ビット線用のコンタクトプラグ３５
上を含む第１の絶縁膜３６上に、ビット線３７を形成す
る（図１６参照）。具体的には、ビット線用のコンタク
トプラグ３５上の第１の絶縁膜３６に開口部を形成し、
次いで、厚さ１０〜２０ｎｍのチタン（Ｔｉ）層、厚さ
約２０ｎｍのＴｉＮ層、厚さ約１００ｎｍのタングステ
ン層を順次、スパッタ法にて形成し、タングステン層、
ＴｉＮ層、チタン層をパターニングすればよい。尚、図
においては、ビット線３７を１層で表した。このような
ビット線構成により、ビット線３７の低抵抗化を実現で
き、ビット線イコライズ速度の向上を図ることができ、
高速アクセスが実現できる。尚、このビット線３７の形
成時、同時に、論理回路を構成する第１のトランジスタ
における局所配線も形成することができる。ビット線の
構成として、その他、タングステン層／ＴｉＮ層の積層
構成、タングステン層／ＷＮ層／ポリシリコン層の積層
構成を例示することができる。

【００７３】その後、全面に第２の層間絶縁層４０を形
成し、ノード用のコンタクトプラグ３５の上方の第２の
層間絶縁層４０に開口部を形成し、かかる開口部内をタ
ングステンで埋め込み、ノードコンタクトプラグ４１を
形成する。具体的には、超解像法や、先に説明したハー
ドマスク層と開口部径縮小用マスクとの組合せによっ
て、第２の層間絶縁層４０に直径１００ｎｍ程度の開口
部を形成し、開口部内を含む第２の層間絶縁層上にチタ
ン層、ＴｉＮ層をスパッタ法にて形成した後、開口部内
を含む全面にＣＶＤ法にてタングステン層を形成する。
そして、第２の層間絶縁層４０上のタングステン層、Ｔ
ｉＮ層、チタン層をエッチバック法やＣＭＰ法に基づき
選択的に除去することによって、ノードコンタクトプラ
グ４１を得ることができる。尚、図においては、ノード
コンタクトプラグ４１を１層で表した。

【００７４】次に、ノードコンタクトプラグ４１の頂面
上を含む第２の層間絶縁層４０上に厚さ約１００ｎｍの
第２の絶縁膜４２を形成した後（ＤＲＡＭの領域に関し
ては、図１７参照）、第２の絶縁膜４２、第２の層間絶
縁層４０、第１の絶縁膜３６、第１の層間絶縁層３１を
貫通し、論理回路を構成する第１のトランジスタのソー
ス／ドレイン領域２２Ａ及びゲート電極２０Ａに達する
開口部４３を設ける（図１８参照）。尚、ゲート電極２
０Ａに達する開口部の図示は省略した。サイドウオール
２４Ａが形成されているので、次に形成するコンタクト
プラグとゲート電極２０Ａとの間の短絡発生を確実に防
止することができる。

【００７５】その後、第１のトランジスタを構成するソ
ース／ドレイン領域２２Ａに水素を導入するシンタリン
グ処理を行う。シンタリング処理は、約４００゜Ｃの水
素ガス雰囲気での熱処理とすることができる。

【００７６】ＤＲＡＭを構成するキャパシタを形成する
とき、一般に使用されている窒化膜系の誘電体材料に
は、７００〜８００゜Ｃ程度の高温プロセスが必要とさ
れる。キャパシタとして、６００゜Ｃ以下の低温プロセ
スで形成が可能なＭＩＭ（Metal-Insulator-Metal）構
造を適用することもできるが、その後、論理回路を構成
する第１のトランジスタのソース／ドレイン領域にコン
タクトプラグを形成するとき、バリアメタルやグルーレ
イヤーの特性向上のため、６５０゜Ｃ程度の熱処理が必
要とされる。然るに、このような６５０゜Ｃ程度の熱処
理を行うと、ＭＩＭ構造を有するキャパシタの特性が低
下する虞がある。また、ＭＩＭ構造のキャパシタを構成
する誘電体薄膜には、一般に、金属酸化物が使用される
が、かかる誘電体薄膜は、酸素欠陥によってリークが発
生し、特性が低下するので、高温の還元性雰囲気に誘電
体薄膜を曝すことは好ましくない。即ち、ＭＩＭ構造の
キャパシタを形成した後に、論理回路を構成する第１の
トランジスタのソース／ドレイン領域に水素を導入する
シンタリング処理は、出来る限り避けたい処理である。

【００７７】実施の形態１においては、キャパシタの形
成前に、シンタリング処理や論理回路を構成する第１の
トランジスタのソース／ドレイン領域にコンタクトプラ
グを形成するので、上述の問題が発生することがない。

【００７８】その後、開口部４３内を含む第２の絶縁膜
４２上にＴｉＮから成る密着層（図示せず）をスパッタ
法にて形成し、密着層の緻密化のために６５０゜Ｃ前後
のＲＴＡ処理を行う。このとき、タングステンから成る
ノードコンタクトプラグ４１と、シリコンから成るノー
ド用のコンタクトプラグ３５との接続境界領域におい
て、シリサイド化が生じる結果、ノードコンタクトプラ
グ４１とノード用のコンタクトプラグ３５との良好なる
接続を確保することができる。そして、開口部４３内を
含む全面にＣＶＤ法にてタングステン層を形成した後、
第２の絶縁膜４２上のタングステン層、ＴｉＮ層をエッ
チバック法やＣＭＰ法に基づき選択的に除去することに
よって、コンタクトプラグ４４を得ることができる。
尚、図においては、コンタクトプラグ４４を１層で表し
た。

【００７９】次に、ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉ
（＝５０／４００／２０／２０ｎｍ）の積層構成を有す
る配線４５を、スパッタ法、リソグラフィ法及びドライ
エッチング法に基づき形成する。ＤＲＡＭを構成するキ
ャパシタの形成によって大きな段差が生じる前に配線４
５を形成するので、容易に、且つ、高い信頼性を有する
配線４５、コンタクトプラグ４４を得ることができる。
尚、配線４５を１層で表した。その後、全面に第３の層
間絶縁層４６を形成する（図１９参照）。尚、キャパシ
タを形成する前に、配線４５を形成するので、コンタク
トプラグ４４の深さが左程深くなることがない。

【００８０】次いで、第３の層間絶縁層４６に記憶ノー
ド形状を有する凹部を、その底部にノードコンタクトプ
ラグ４１が露出するように形成する。その後、ＷＮやＴ
ｉＮ等の耐酸化性に優れた金属、あるいは、ＲｕやＩｒ
等の酸化物が導電性を有する金属あるいは金属酸化物か
ら成る薄膜を、凹部内を含む第３の層間絶縁層４６上に
５０ｎｍ程度、堆積させる。次いで、レジスト材料やＢ
ＰＳＧ、ＳＯＧといった第３の層間絶縁層４６に対して
選択的に除去できる材料で凹部内を埋め込み、エッチバ
ック法やＣＭＰ法に基づき、第３の層間絶縁層４６上の
薄膜を除去した後、凹部内を埋め込んだ材料を除去する
ことによって、凹部内に記憶ノード電極４７を形成する
ことができる。その後、凹部内の記憶ノード電極４７上
を含む第３の層間絶縁層４６上に、厚さ１０ｎｍ程度の
Ｔａ₂Ｏ₅から成る誘電体薄膜４８を形成し、４００〜４
５０゜Ｃに加熱した状態で紫外線を誘電体薄膜４８に照
射し、次いで、オゾンガス雰囲気中で１０分程度のアニ
ール処理を施す。これによって、誘電体薄膜４８は非晶
質状態のままであるが、膜中の酸素欠陥が十分に消失
し、残留カーボンも除去されて、良好なる膜質のキャパ
シタ誘電体薄膜となる。その後、全面に厚さ約１００ｎ
ｍのＴｉＮ層あるいはタングステン層をスパッタ法にて
形成し、リソグラフィ法及びエッチング法に基づき、Ｔ
ｉＮ層あるいはタングステン層及び誘電体薄膜４８をパ
ターニングする。こうして、ＴｉＮ層あるいはタングス
テン層から成るセルプレート４９を得ることができる
（図２０参照）。以上のキャパシタ形成工程において大
きな段差が生じることはない。尚、記憶ノード電極４７
は各第２のトランジスタ毎に設けられており、誘電体薄
膜４８及びセルプレート４９は複数（若しくは全て）の
第２のトランジスタに共通である。

【００８１】その後、全面に第４の層間絶縁層を形成
し、セルプレート４９及び配線４５の上方の第４の層間
絶縁層に開口部を形成し、かかる開口部内を導電材料で
埋め込み、接続孔を形成する。その後、接続孔上を含む
第４の層間絶縁層上に配線材料層を形成し、かかる配線
材料層をパターニングすることによって、第２の配線を
形成することができる。尚、配線４５と第２の配線を形
成する間の工程においてキャパシタ構造を形成するの
で、第２の配線のためのコンタクトプラグの深さは、従
来の論理回路とＤＲＡＭとが混載された半導体装置にお
けるコンタクトプラグの深さよりも浅くすることができ
る。

【００８２】（実施の形態２）実施の形態２は、本発明
の半導体装置及び本発明の第３の態様に係る半導体装置
の製造方法に関する。

【００８３】図２５に模式的な一部断面図を示す実施の
形態２の半導体装置も、第１のトランジスタにおけるサ
イドウオール１２４Ａの構造が、実施の形態１にて説明
した半導体装置の第１のトランジスタにおけるサイドウ
オール２４Ａの構造と若干相違している点を除き、実質
的に同じ構造を有するので、実施の形態２における半導
体装置の詳細な説明は省略する。

【００８４】以下、半導体基板等の模式的な一部断面図
である図２１〜図２５を参照して、実施の形態２の半導
体装置の製造方法を説明するが、実施の形態２の半導体
装置の製造方法は、キャップ層を形成しない点が、実施
の形態１の半導体装置の製造方法と異なる。

【００８５】［工程−２００］先ず、実施の形態１の
［工程−１００］と同様にして、半導体層であるシリコ
ン半導体基板から成る半導体基板１０の表面にゲート絶
縁膜１２Ａ，１２Ｂを形成した後、ポリシリコン層１３
を形成し、次いで、少なくとも、第２のトランジスタを
形成すべき領域のポリシリコン層１３に不純物を導入す
る。

【００８６】［工程−２１０］その後、実施の形態１の
［工程−１１０］と同様にして、ポリシリコン層１３上
に、高融点金属材料層１４及び絶縁材料層１５を順次積
層した後、第１のトランジスタを形成すべき領域の絶縁
材料層１５及び高融点金属材料層１４を除去する。

【００８７】［工程−２２０］その後、実施の形態１の
［工程−１３０］と略同様にして、絶縁材料層１５、高
融点金属材料層１４及びシリコン層１３をパターニング
することによって第２のトランジスタを構成するゲート
電極２０Ｂを形成する。併せて、ポリシリコン層１３を
パターニングする（図２１参照）。パターニングは、リ
ソグラフィ法及びエッチング法といった公知の方法に基
づき行うことができる。尚、ｐチャネル型の第１のトラ
ンジスタを形成すべき領域のポリシリコン層１３にはｐ
型不純物が含有されていないので、ｎ型不純物を含有し
たポリシリコン層とｐ型不純物を含有したポリシリコン
層のエッチングレートが異なることに起因した問題の発
生を回避することができる。その後、ポリシリコン層１
３の側面を酸化し、側面に酸化シリコン（ＳｉＯ₂）膜
を形成してもよい。

【００８８】［工程−２３０］その後、実施の形態１の
［工程−１４０］と同様にして、第２のトランジスタを
形成すべき領域の半導体基板１０にｎ型不純物を導入す
ることによって、第２のトランジスタを構成するソース
／ドレイン領域２２Ｂを形成する（図２２参照）。尚、
併せて、第１のトランジスタを形成すべき領域の半導体
基板１０に、ＬＤＤ構造あるいはエクステンション領域
２１Ａを形成する。

【００８９】［工程−２４０］次に、実施の形態１の
［工程−１５０］と略同様にして、第２のトランジスタ
を形成すべき領域を絶縁層２４で被覆し、併せて、パタ
ーニングされたポリシリコン層１３の側壁にサイドウオ
ール１２４Ａを形成する（図２３参照）。

【００９０】［工程−２５０］次に、実施の形態１の
［工程−１７０］と同様にして、第１のトランジスタを
形成すべき領域の半導体基板１０及びポリシリコン層１
３に不純物を導入することによって、第１のトランジス
タを構成するソース／ドレイン領域２２Ａ及びゲート電
極２０Ａを形成する（図２４参照）。

【００９１】［工程−２６０］その後、実施の形態１の
［工程−１８０］と同様にして、第１のトランジスタの
ソース／ドレイン領域２２Ａを構成する半導体基板１０
の部分、及び、第１のトランジスタのゲート電極２０Ａ
を構成するポリシリコン層１３の表面に、サリサイド技
術に基づきシリサイド層２６を形成する（図２５参
照）。

【００９２】第１のトランジスタを構成するゲート電極
２０Ａ及び第２のトランジスタのゲート電極２０Ｂの構
造、高さは、実施の形態１における第１のトランジスタ
を構成するゲート電極２０Ａ及び第２のトランジスタの
ゲート電極２０Ｂの構造、高さと同じである。

【００９３】［工程−２７０］以降、実施の形態１の
［工程−１９０］と同様の方法で、層間絶縁層、コンタ
クトプラグ、ＤＲＡＭキヤバシタ、配線等を形成し、Ｄ
ＲＡＭ混載ロジックＬＳＩを完成させる。

【００９４】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した半導体装置の構造、
半導体装置の製造において使用した材料、加工条件、イ
オン注入条件等は例示であり、適宜変更することができ
る。第２のトランジスタはＤＲＡＭに限定するものでは
ない。場合によっては、絶縁材料層１５の形成を省略し
て、絶縁層２４のみを形成してもよい。また、サイドウ
オール２４Ａを形成するとき、第２のトランジスタを形
成すべき領域の絶縁層２４を除去してもよい。

【００９５】

【発明の効果】本発明の半導体装置あるいは本発明の第
２の態様及び第３の態様に係る半導体装置の製造方法に
おいては、第１のトランジスタにおけるゲート電極の高
さが、第２のトランジスタにおけるゲート電極の高さよ
りも低いので、隣接する第１のトランジスタにおけるゲ
ート電極間の距離（間隔）とゲート電極の高さとで決ま
るアスペクト比の値の最大値と最小値の差を小さくでき
る。その結果、第１のトランジスタを構成するソース／
ドレイン領域に最終的に形成されるシリサイド層の厚さ
の最大値と最小値の差を小さくすることができ、論理回
路を構成するＣＭＯＳトランジスタの寄生抵抗を低減す
ることが可能となる。

【００９６】また、本発明の第１の態様〜第３の態様に
係る半導体装置の製造方法においては、パターニングさ
れ、露出したシリコン層に不純物を導入することによっ
てゲート電極を形成するので、シリコン層に導入された
不純物の型（ｎ型、ｐ型）に依存したエッチングレート
の差異によってシリコン層のパターニングが困難になる
といった問題を回避することができる。

【００９７】しかも、シリコン層中に含まれたボロンに
対して熱処理が加えられるのは、基本的には、シリコン
層中に導入されたボロンを活性化するための１回の熱処
理のみである。従って、シリコン層に含まれた不純物が
高融点金属材料層や半導体層に拡散してしまい、シリコ
ン層中のボロン濃度が低下するといった問題の発生を回
避することができる。これによって、ＣＭＯＳ論理回路
における特にｐチャネル型の第１のトランジスタの電流
駆動能力の低下を回避することができる。

【００９８】また、ＤＲＡＭを構成する第２のトランジ
スタのゲート電極（ワード線）には高融点金属材料層が
形成され、論理回路を構成する第１のトランジスタのゲ
ート電極にはシリサイド層が形成されているので、どち
らのトランジスタにおいてもゲート電極の低抵抗化が達
成できる。それ故、大容量のＤＲＡＭと論理回路を１チ
ップに混載することが可能となる。

【００９９】しかも、第２のトランジスタを構成するソ
ース／ドレイン領域にシリサイド層が形成されることが
ないので、ＤＲＡＭメモリセル特性の低下といった問題
の発生を回避することができる。

【０１００】更には、第１のトランジスタにあっては、
ゲート電極の側壁にサイドウオールが形成されているの
で、ソース／ドレイン領域ヘのコンタクトプラグ形成に
おいて、層間絶縁層に開口部を形成する際、合わせずれ
により開口部がゲート電極側にシフトしたとしても、ゲ
ート電極とコンタクトプラグとの距離が確保され、ゲー
ト電極とコンタクトプラグとの間の耐圧が劣化すること
はない。また、第２のトランジスタにおいても、ゲート
電極に絶縁層を形成すれば、ソース／ドレイン領域への
コンタクトプラグ形成において、層間絶縁層に開口部を
形成する際、合わせずれにより開口部がゲート電極側に
シフトしたとしても、ゲート電極とコンタクトプラグと
の距離が確保されるので、ゲート電極とコンタクトプラ
グとの間の耐圧が低下することはない。

【０１０１】また、本発明の第２の態様若しくは第３の
態様に係る半導体装置の製造方法においては、第２のト
ランジスタを構成するソース／ドレイン領域が絶縁層で
被覆された状態で第１のトランジスタを形成すべき領域
の半導体層を露出させるので、このとき、第２のトラン
ジスタを形成すべき領域の半導体層がエッチングによっ
て掘られたり、エッチングダメージ（所謂、半導体基板
におけるサブオキサイドの生成やカーボンの叩き込み）
が生じることがなく、第２のトランジスタの特性が低下
することを防止し得る。

【０１０２】以上の結果として、サリサイド技術及びデ
ュアルゲート技術を含む高速論理回路製造プロセスと汎
用のＤＲＡＭ製造プロセスとの間の良好なる整合性を達
成することができる。即ち、標準的な論理回路プロセス
に付加的なＤＲＡＭプロセスを加えることによって、論
理回路とＤＲＡＭとが混載された半導体装置を容易に得
ることができる。また、今後の流通が期待されるＩＰの
ライブラリとして、ＤＲＡＭメモリセルを準備すること
が可能となる。更には、シリサイド層を形成すべきでな
い領域の半導体層を容易に得ることができるので、静電
破壊強度の高い入出力回路の保護素子や高抵抗素子を同
時に形成することができる。

【図面の簡単な説明】

【図１】発明の実施の形態１の半導体装置の製造方法を
説明するための半導体基板等の模式的な一部断面図であ
る。

【図２】図１に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。

【図３】図２に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。

【図４】図３に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。

【図５】図４に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。

【図６】図５に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。

【図７】図６に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。

【図８】図７に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。

【図９】図８に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。

【図１０】図９に引き続き、発明の実施の形態１の半導
体装置の製造方法を説明するための半導体基板等の模式
的な一部断面図である。

【図１１】図１０に引き続き、発明の実施の形態１の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図１２】図１１に引き続き、発明の実施の形態１の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図１３】図１２に引き続き、発明の実施の形態１の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図１４】図１３に引き続き、発明の実施の形態１の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図１５】図１４に引き続き、発明の実施の形態１の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図１６】図１５に引き続き、発明の実施の形態１の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図１７】図１６に引き続き、発明の実施の形態１の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図１８】図１７に引き続き、発明の実施の形態１の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図１９】図１８に引き続き、発明の実施の形態１の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図２０】図１９に引き続き、発明の実施の形態１の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図２１】発明の実施の形態２の半導体装置の製造方法
を説明するための半導体基板等の模式的な一部断面図で
ある。

【図２２】図２１に引き続き、発明の実施の形態２の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図２３】図２２に引き続き、発明の実施の形態２の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図２４】図２３に引き続き、発明の実施の形態２の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図２５】図２４に引き続き、発明の実施の形態２の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図２６】従来の半導体装置の製造方法を説明するため
の半導体基板等の模式的な一部断面図である。

【図２７】図２６に引き続き、従来の半導体装置の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。

【図２８】図２７に引き続き、従来の半導体装置の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。

【図２９】図２８に引き続き、従来の半導体装置の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。

【図３０】図２９に引き続き、従来の半導体装置の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。

【図３１】図３０に引き続き、従来の半導体装置の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。

【図３２】図３１に引き続き、従来の半導体装置の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。

【図３３】図３２に引き続き、従来の半導体装置の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。

【符号の説明】

１０・・・半導体基板、１１・・・素子分離領域、１２
Ａ．１２Ｂ・・・ゲート絶縁膜、１３・・・ポリシリコ
ン層、１４・・・高融点金属材料層、１５・・・絶縁材
料層、１６・・・キャップ層、２０Ａ，２０Ｂ・・・ゲ
ート電極、２１Ａ・・・エクステンション領域、２２
Ａ，２２Ｂ・・・ソース／ドレイン領域、２３Ａ，２３
Ｂ・・・チャネル形成領域、２４・・・絶縁層、２４
Ａ，１２４Ａ・・・サイドウオール、２５・・・高融点
金属層、２６，２６’・・・シリサイド層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 29/78 ３０１Ｇ 21/8242 29/43 29/78 Ｆターム(参考） 4M104 AA01 BB01 BB02 BB14 BB18 BB20 BB30 BB33 CC01 CC05 DD09 DD37 DD63 EE03 EE12 EE17 FF13 FF14 GG09 GG14 GG16 HH14 5F038 AC05 AC15 CD05 CD19 DF05 EZ01 EZ06 EZ20 5F040 DB03 DB09 DC01 EB03 EC02 EC07 EC12 EC13 ED01 ED05 ED09 EE05 EL06 FA05 FA07 FA10 FA12 5F048 AA07 AB01 AB03 AC03 AC10 BA16 BB00 BB06 BB07 BB08 BB09 BB10 BB11 BB13 BC18 BD04 BE03 BF06 BF11 BG12 BG13 DA25 DA27 DA30 5F083 AD63 AD70 GA02 GA06 HA02 HA07 JA06 JA32 JA35 JA39 JA53 KA05 MA06 MA19 ZA05 ZA08

Claims (8)

【特許請求の範囲】
1. 【請求項１】半導体層の第１の領域に形成された複数の
   第１のトランジスタ、及び、該半導体層の第２の領域に
   形成された複数の第２のトランジスタから構成された半
   導体装置であって、 第１及び第２のトランジスタのそれぞれは、ゲート電
   極、チャネル形成領域、及び、ソース／ドレイン領域か
   ら成り、 第１のトランジスタにおけるゲート電極の高さは、第２
   のトランジスタにおけるゲート電極の高さよりも低いこ
   とを特徴とする半導体装置。
2. 【請求項２】第１のトランジスタから論理回路が構成さ
   れ、第２のトランジスタからダイナミック・ランダム・
   アクセス・メモリが構成されていることを特徴とする請
   求項１に記載の半導体装置。
3. 【請求項３】第１のトランジスタのソース／ドレイン領
   域には、シリサイド層が形成されていることを特徴とす
   る請求項１に記載の半導体装置。
4. 【請求項４】第１のトランジスタにおけるゲート電極
   は、多結晶又は非晶質のシリコン層、及び、該シリコン
   層上に形成されたシリサイド層の２層構造であり、 第２のトランジスタにおけるゲート電極は、少なくと
   も、多結晶又は非晶質のシリコン層、該シリコン層上に
   形成された高融点金属材料層、及び、該高融点金属材料
   層上に形成された絶縁材料層の３層構造であることを特
   徴とする請求項１に記載の半導体装置。
5. 【請求項５】半導体層の第１の領域に形成された複数の
   第１のトランジスタ、及び、該半導体層の第２の領域に
   形成された複数の第２のトランジスタから構成され、 第１及び第２のトランジスタのそれぞれは、ゲート電
   極、チャネル形成領域、及び、ソース／ドレイン領域か
   ら成る半導体装置における第１のトランジスタの製造方
   法であって、 （Ａ）半導体層の表面にゲート絶縁膜を形成した後、多
   結晶又は非晶質のシリコン層を形成し、次いで、該シリ
   コン層上にキャップ層を形成した後、キャップ層及びシ
   リコン層をパターニングする工程と、 （Ｂ）パターニングされたシリコン層及びキャップ層か
   ら成る積層体の側壁にサイドウオールを形成する工程
   と、 （Ｃ）キャップ層を除去する工程と、 （Ｄ）シリコン層及び半導体層に不純物を導入すること
   によって、パターニングされたシリコン層から成るゲー
   ト電極を形成し、併せて、半導体層にソース／ドレイン
   領域を形成する工程と、 （Ｅ）ソース／ドレイン領域を構成する半導体層の部
   分、及び、ゲート電極を構成するシリコン層の表面に、
   シリサイド層を形成する工程、を具備することを特徴と
   する半導体装置の製造方法。
6. 【請求項６】半導体層の第１の領域に形成された複数の
   第１のトランジスタ、及び、該半導体層の第２の領域に
   形成された複数の第２のトランジスタから構成され、 第１及び第２のトランジスタのそれぞれは、ゲート電
   極、チャネル形成領域、及び、ソース／ドレイン領域か
   ら成る半導体装置の製造方法であって、 （Ａ）半導体層の表面にゲート絶縁膜を形成した後、多
   結晶又は非晶質のシリコン層を形成し、次いで、少なく
   とも、第２のトランジスタを形成すべき領域のシリコン
   層に不純物を導入する工程と、 （Ｂ）該シリコン層上に、高融点金属材料層及び絶縁材
   料層を順次積層した後、第１のトランジスタを形成すべ
   き領域の絶縁材料層及び高融点金属材料層を除去する工
   程と、 （Ｃ）全面にキャップ層を形成した後、第２のトランジ
   スタを形成すべき領域のキャップ層を除去する工程と、 （Ｄ）絶縁材料層、高融点金属材料層及びシリコン層を
   パターニングすることによって第２のトランジスタを構
   成するゲート電極を形成し、併せて、キャップ層及びシ
   リコン層をパターニングする工程と、 （Ｅ）第２のトランジスタを形成すべき領域の半導体層
   に不純物を導入することによって、第２のトランジスタ
   を構成するソース／ドレイン領域を形成する工程と、 （Ｆ）第２のトランジスタを形成すべき領域を絶縁層で
   被覆し、併せて、パターニングされたシリコン層及びキ
   ャップ層から成る積層体の側壁にサイドウオールを形成
   する工程と、 （Ｇ）キャップ層を除去する工程と、 （Ｈ）第１のトランジスタを形成すべき領域の半導体層
   及びシリコン層に不純物を導入することによって、第１
   のトランジスタを構成するソース／ドレイン領域及びゲ
   ート電極を形成する工程と、 （Ｉ）第１のトランジスタのソース／ドレイン領域を構
   成する半導体層の部分、及び、第１のトランジスタのゲ
   ート電極を構成するシリコン層の表面に、シリサイド層
   を形成する工程、から成ることを特徴とする半導体装置
   の製造方法。
7. 【請求項７】半導体層の第１の領域に形成された複数の
   第１のトランジスタ、及び、該半導体層の第２の領域に
   形成された複数の第２のトランジスタから構成され、 第１及び第２のトランジスタのそれぞれは、ゲート電
   極、チャネル形成領域、及び、ソース／ドレイン領域か
   ら成る半導体装置の製造方法であって、 （Ａ）半導体層の表面にゲート絶縁膜を形成した後、多
   結晶又は非晶質のシリコン層を形成し、次いで、少なく
   とも、第２のトランジスタを形成すべき領域のシリコン
   層に不純物を導入する工程と、 （Ｂ）該シリコン層上に、高融点金属材料層及び絶縁材
   料層を順次積層した後、第１のトランジスタを形成すべ
   き領域の絶縁材料層及び高融点金属材料層を除去する工
   程と、 （Ｃ）絶縁材料層、高融点金属材料層及びシリコン層を
   パターニングすることによって第２のトランジスタを構
   成するゲート電極を形成し、併せて、シリコン層をパタ
   ーニングする工程と、 （Ｄ）第２のトランジスタを形成すべき領域の半導体層
   に不純物を導入することによって、第２のトランジスタ
   を構成するソース／ドレイン領域を形成する工程と、 （Ｅ）第２のトランジスタを形成すべき領域を絶縁層で
   被覆し、併せて、パターニングされたシリコン層の側壁
   にサイドウオールを形成する工程と、 （Ｆ）第１のトランジスタを形成すべき領域の半導体層
   及びシリコン層に不純物を導入することによって、第１
   のトランジスタを構成するソース／ドレイン領域及びゲ
   ート電極を形成する工程と、 （Ｇ）第１のトランジスタのソース／ドレイン領域を構
   成する半導体層の部分、及び、第１のトランジスタのゲ
   ート電極を構成するシリコン層の表面に、シリサイド層
   を形成する工程、から成ることを特徴とする半導体装置
   の製造方法。
8. 【請求項８】第１のトランジスタから論理回路が構成さ
   れ、第２のトランジスタからダイナミック・ランダム・
   アクセス・メモリが構成されていることを特徴とする請
   求項５乃至請求項７のいずれか１項に記載の半導体装置
   の製造方法。