JP2001194423A - 半導体集積回路の試験回路 - Google Patents
半導体集積回路の試験回路Info
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- JP2001194423A JP2001194423A JP2000006583A JP2000006583A JP2001194423A JP 2001194423 A JP2001194423 A JP 2001194423A JP 2000006583 A JP2000006583 A JP 2000006583A JP 2000006583 A JP2000006583 A JP 2000006583A JP 2001194423 A JP2001194423 A JP 2001194423A
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Abstract
(57)【要約】
【課題】半導体集積回路を高価な試験装置を使用するこ
となく、また半導体集積回路の回路規模の増大を抑制
し、高速かつ正確に試験するための半導体集積回路に内
蔵される試験回路及び試験方法を提供することである。 【解決手段】開閉回路(出力バッファ)8と、排他的論
理和回路14と、保持回路(レジスタ)11と、保持回
路の制御回路(論理和ゲート)18と、を一組として、
この回路を複数備え、半導体集積回路の内部回路5の信
号入出力部と入出力端子2との電気的接続を開閉回路8
で切断し、入出力端子2から入力された信号と内部回路
5の出力信号との排他的論理和を排他的論理和回路14
から出力し、排他的論理和回路14から出力された信号
を信号保持を制御する制御回路18が接続された保持回
路11で保持し、複数の保持回路から出力された信号の
論理和を論理和回路16からモニタ端子17に出力させ
る。
となく、また半導体集積回路の回路規模の増大を抑制
し、高速かつ正確に試験するための半導体集積回路に内
蔵される試験回路及び試験方法を提供することである。 【解決手段】開閉回路(出力バッファ)8と、排他的論
理和回路14と、保持回路(レジスタ)11と、保持回
路の制御回路(論理和ゲート)18と、を一組として、
この回路を複数備え、半導体集積回路の内部回路5の信
号入出力部と入出力端子2との電気的接続を開閉回路8
で切断し、入出力端子2から入力された信号と内部回路
5の出力信号との排他的論理和を排他的論理和回路14
から出力し、排他的論理和回路14から出力された信号
を信号保持を制御する制御回路18が接続された保持回
路11で保持し、複数の保持回路から出力された信号の
論理和を論理和回路16からモニタ端子17に出力させ
る。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路に
内蔵される試験回路、及び半導体集積回路の試験方法に
関する。
内蔵される試験回路、及び半導体集積回路の試験方法に
関する。
【0002】
【従来の技術】半導体集積回路の試験装置では、被試験
デバイス(半導体集積回路)の各端子毎に用意された計
測回路であるピンエレクトロニクス、試験装置の被試験
デバイスまでの配線、及びデバイスソケットなどに、浮
遊容量が存在する。この試験装置で半導体集積回路を5
0MHz以上の出力変化サイクルで高速試験を行う場
合、波形なまり、出力信号の遅延が発生し、この波形な
まりや出力信号の遅延は、試験時には無視できない値に
なっている。
デバイス(半導体集積回路)の各端子毎に用意された計
測回路であるピンエレクトロニクス、試験装置の被試験
デバイスまでの配線、及びデバイスソケットなどに、浮
遊容量が存在する。この試験装置で半導体集積回路を5
0MHz以上の出力変化サイクルで高速試験を行う場
合、波形なまり、出力信号の遅延が発生し、この波形な
まりや出力信号の遅延は、試験時には無視できない値に
なっている。
【0003】そのため、被試験デバイスの出力端子から
出力される信号の試験を行う際には、上記の問題を考慮
して、試験装置のストローブ信号の出力タイミングを、
試験プログラムによって、出力信号の遅延量だけ遅らせ
るように設定する。これにより、波形なまり、出力信号
遅延の対策を行うことができる。
出力される信号の試験を行う際には、上記の問題を考慮
して、試験装置のストローブ信号の出力タイミングを、
試験プログラムによって、出力信号の遅延量だけ遅らせ
るように設定する。これにより、波形なまり、出力信号
遅延の対策を行うことができる。
【0004】一方、被試験デバイスの入出力端子では、
所定のタイミングで信号出力サイクルと信号入力サイク
ルとが切り替わる。被試験デバイスの入出力端子におい
て、波形なまりや出力信号遅延が発生した場合、対策と
して試験装置のストローブ信号の出力タイミングを、試
験プログラムによって、出力信号の遅延量だけ遅らせる
ことはできる。しかし、出力サイクルから入力サイクル
に切り替わるサイクルでは、入力サイクルの開始時間以
降のタイミングで出力信号を検出できない。そのため、
入力サイクルの開始時間以降のタイミングまで試験装置
のストローブ信号の出力タイミングを遅らせることはで
きない。したがって、被試験デバイスの入出力端子で
は、波形なまりや出力信号遅延が致命的な問題となる。
所定のタイミングで信号出力サイクルと信号入力サイク
ルとが切り替わる。被試験デバイスの入出力端子におい
て、波形なまりや出力信号遅延が発生した場合、対策と
して試験装置のストローブ信号の出力タイミングを、試
験プログラムによって、出力信号の遅延量だけ遅らせる
ことはできる。しかし、出力サイクルから入力サイクル
に切り替わるサイクルでは、入力サイクルの開始時間以
降のタイミングで出力信号を検出できない。そのため、
入力サイクルの開始時間以降のタイミングまで試験装置
のストローブ信号の出力タイミングを遅らせることはで
きない。したがって、被試験デバイスの入出力端子で
は、波形なまりや出力信号遅延が致命的な問題となる。
【0005】このため、高精度の高速試験を行う場合、
出力信号の波形なまり及び出力信号遅延の発生を最小限
に抑えるために、ピンエレクトロニクスの浮遊容量を非
常に小さくした高価な高速試験装置を使用する必要があ
る。
出力信号の波形なまり及び出力信号遅延の発生を最小限
に抑えるために、ピンエレクトロニクスの浮遊容量を非
常に小さくした高価な高速試験装置を使用する必要があ
る。
【0006】また、このような高価な試験装置を用いず
に高速試験を行う方法として、低速試験装置を用いて自
己試験回路を内蔵した被試験デバイスを試験する方法が
ある。自己試験回路内蔵の半導体集積回路の一例とし
て、図3に示すように、本来内部回路から出力されるべ
き信号出力期待値を発生させる期待値発生回路、及び内
部回路から実際に出力される信号と上記期待値とを比較
するための出力比較回路を内蔵する半導体集積回路があ
る。
に高速試験を行う方法として、低速試験装置を用いて自
己試験回路を内蔵した被試験デバイスを試験する方法が
ある。自己試験回路内蔵の半導体集積回路の一例とし
て、図3に示すように、本来内部回路から出力されるべ
き信号出力期待値を発生させる期待値発生回路、及び内
部回路から実際に出力される信号と上記期待値とを比較
するための出力比較回路を内蔵する半導体集積回路があ
る。
【0007】この半導体集積回路である被試験デバイス
18は、入力発生回路20、期待値発生回路21、被試
験内部回路22、出力比較器23及び試験結果格納レジ
スタ24を備える。半導体集積回路試験装置19から被
試験デバイス18にクロック信号などの入力信号を入力
することで、入力発生回路20から被試験内部回路22
に試験信号が入力される。
18は、入力発生回路20、期待値発生回路21、被試
験内部回路22、出力比較器23及び試験結果格納レジ
スタ24を備える。半導体集積回路試験装置19から被
試験デバイス18にクロック信号などの入力信号を入力
することで、入力発生回路20から被試験内部回路22
に試験信号が入力される。
【0008】被試験内部回路22の出力信号は、被試験
内部回路22の出力端子から出力されずに、出力比較器
23に入力される。また、半導体集積回路試験装置19
の出力信号が入力されて動作する期待値発生回路21の
出力信号が出力比較器23に入力される。なお、期待値
発生回路21は、本来内部回路から出力されるべき正規
の信号である期待値を発生させる。
内部回路22の出力端子から出力されずに、出力比較器
23に入力される。また、半導体集積回路試験装置19
の出力信号が入力されて動作する期待値発生回路21の
出力信号が出力比較器23に入力される。なお、期待値
発生回路21は、本来内部回路から出力されるべき正規
の信号である期待値を発生させる。
【0009】出力比較器23は、両信号の比較を行い、
その結果は試験結果格納レジスタ24に格納される。半
導体集積回路試験装置19は、試験結果格納レジスタ2
4から出力された出力信号を1MHz程度の低速で試験
し、被試験内部回路22が正常に動作したか否かを判定
する。
その結果は試験結果格納レジスタ24に格納される。半
導体集積回路試験装置19は、試験結果格納レジスタ2
4から出力された出力信号を1MHz程度の低速で試験
し、被試験内部回路22が正常に動作したか否かを判定
する。
【0010】このように、試験結果格納レジスタ24を
ラッチ回路で構成することにより、試験結果格納レジス
タ24の出力を高価な試験装置を用いて、高速動作試験
を行う必要がなくなる。
ラッチ回路で構成することにより、試験結果格納レジス
タ24の出力を高価な試験装置を用いて、高速動作試験
を行う必要がなくなる。
【0011】次に、高速動作をさせた内部回路から出力
された信号をRAMなどの内部記憶装置に格納して、高
速動作での試験を実施後、低速動作にてRAMなどの内
部記憶装置から読み出した信号の試験を行い、出力波形
なまりや出力信号遅延の影響を受けないような試験を行
う場合の構成を図4に示す。
された信号をRAMなどの内部記憶装置に格納して、高
速動作での試験を実施後、低速動作にてRAMなどの内
部記憶装置から読み出した信号の試験を行い、出力波形
なまりや出力信号遅延の影響を受けないような試験を行
う場合の構成を図4に示す。
【0012】被試験デバイス25は、被試験内部回路2
6、出力結果演算回路28及び出力結果格納用内部記憶
装置29を備える。半導体集積回路試験装置27から被
試験デバイス25の被試験内部回路26に、クロック信
号、入力データなどを入力する。この場合、半導体集積
回路試験装置27からは50MHz以上の高速信号を入
力する。1MHz程度の低速信号を入力する場合は、図
3に示したように入力発生回路20のような内部回路に
対する入力発生回路を設ける必要がある。
6、出力結果演算回路28及び出力結果格納用内部記憶
装置29を備える。半導体集積回路試験装置27から被
試験デバイス25の被試験内部回路26に、クロック信
号、入力データなどを入力する。この場合、半導体集積
回路試験装置27からは50MHz以上の高速信号を入
力する。1MHz程度の低速信号を入力する場合は、図
3に示したように入力発生回路20のような内部回路に
対する入力発生回路を設ける必要がある。
【0013】図4に示した被試験デバイス25では、入
力信号は出力信号ほど波形遅延や波形なまりの影響を受
けない。そのため、半導体集積回路試験装置27から入
力された信号に従って、被試験内部回路26から出力さ
れた信号は、出力結果演算回路28に入力されて、出力
結果格納用内部記憶装置29に格納するデータ形式に加
工される。そして、出力結果格納用内部記憶装置29に
格納・保持される。そして、出力結果格納用内部記憶装
置29の出力を低速で試験することで、被試験内部回路
26の高速動作試験を行うことができる。
力信号は出力信号ほど波形遅延や波形なまりの影響を受
けない。そのため、半導体集積回路試験装置27から入
力された信号に従って、被試験内部回路26から出力さ
れた信号は、出力結果演算回路28に入力されて、出力
結果格納用内部記憶装置29に格納するデータ形式に加
工される。そして、出力結果格納用内部記憶装置29に
格納・保持される。そして、出力結果格納用内部記憶装
置29の出力を低速で試験することで、被試験内部回路
26の高速動作試験を行うことができる。
【0014】このように、出力結果格納用内部記憶装置
29の出力を低速で試験するので、波形なまりや出力遅
延の影響を受けない。
29の出力を低速で試験するので、波形なまりや出力遅
延の影響を受けない。
【0015】また、特開平5−264667号公報に
は、高速試験を行うために低速のパラレル信号入力を内
部高速変換器によって高速のシリアルデータに変換して
内部被試験高速動作回路に供給、さらに内部被試験高速
動作回路からのシリアル出力を低速のパラレルデータに
変換して低速で出力することにより高速試験を行うテス
ト回路について開示されている。
は、高速試験を行うために低速のパラレル信号入力を内
部高速変換器によって高速のシリアルデータに変換して
内部被試験高速動作回路に供給、さらに内部被試験高速
動作回路からのシリアル出力を低速のパラレルデータに
変換して低速で出力することにより高速試験を行うテス
ト回路について開示されている。
【0016】このテスト回路は、低速の信号入力を半導
体集積回路内部で高速に変換し、また、高速出力信号を
半導体集積回路内部で低速に変換する高速試験用データ
変換回路を内蔵した高速試験のテスト回路である。
体集積回路内部で高速に変換し、また、高速出力信号を
半導体集積回路内部で低速に変換する高速試験用データ
変換回路を内蔵した高速試験のテスト回路である。
【0017】
【発明が解決しようとする課題】半導体集積回路で高速
試験を行うためには、ピンエレクトロニクスの浮遊容量
が非常に小さい試験装置を用いて試験を行う必要があ
る。しかしながら、前記のようにピンエレクトロニクス
の浮遊容量が非常に小さい試験装置は、非常に高価なう
え、このような試験装置は主に研究開発用である。よっ
て、広く量産工場への展開は、実施されていないのが現
状である。
試験を行うためには、ピンエレクトロニクスの浮遊容量
が非常に小さい試験装置を用いて試験を行う必要があ
る。しかしながら、前記のようにピンエレクトロニクス
の浮遊容量が非常に小さい試験装置は、非常に高価なう
え、このような試験装置は主に研究開発用である。よっ
て、広く量産工場への展開は、実施されていないのが現
状である。
【0018】また、入力発生回路や期待値発生回路を含
む自己試験回路を内蔵する半導体集積回路や、内部記憶
装置を含む自己試験回路を内蔵する半導体集積回路は、
非常に大きな回路を高速試験用に内蔵する。そのため、
回路面積が増加してチップコストの増加につながる。
む自己試験回路を内蔵する半導体集積回路や、内部記憶
装置を含む自己試験回路を内蔵する半導体集積回路は、
非常に大きな回路を高速試験用に内蔵する。そのため、
回路面積が増加してチップコストの増加につながる。
【0019】特開平5−264667号公報に開示され
たテスト回路の場合、低速クロック信号を複数倍して高
速クロック信号を生成する周波数逓倍器、低速のパラレ
ル信号を高速のシリアル信号に変換するパラレル/シリ
アル変換器、及び高速のシリアル信号を低速のパラレル
信号に変換するシリアル/パラレル変換器などを設ける
必要がある。そのため、テスト回路の面積が増加して、
上記のようにチップコストの増加につながる。
たテスト回路の場合、低速クロック信号を複数倍して高
速クロック信号を生成する周波数逓倍器、低速のパラレ
ル信号を高速のシリアル信号に変換するパラレル/シリ
アル変換器、及び高速のシリアル信号を低速のパラレル
信号に変換するシリアル/パラレル変換器などを設ける
必要がある。そのため、テスト回路の面積が増加して、
上記のようにチップコストの増加につながる。
【0020】さらに、期待値発生回路や入力発生回路は
複雑な論理設計が必要であり、設計開発期間の延長にも
なりかねない。高速試験用データ変換回路を内蔵する場
合も、同様に回路規模を増加させるという問題がある。
複雑な論理設計が必要であり、設計開発期間の延長にも
なりかねない。高速試験用データ変換回路を内蔵する場
合も、同様に回路規模を増加させるという問題がある。
【0021】加えて、これらの自己試験回路及び高速試
験用データ変換回路を内蔵する半導体集積回路は、内部
の回路ブロック単位で試験を行うため、回路ブロック単
位では十分な高速試験を行えるが、回路ブロック間や出
力回路など回路ブロック以外の論理回路の高速試験が十
分行えない傾向がある。そのため、試験品質が低下する
原因になる。
験用データ変換回路を内蔵する半導体集積回路は、内部
の回路ブロック単位で試験を行うため、回路ブロック単
位では十分な高速試験を行えるが、回路ブロック間や出
力回路など回路ブロック以外の論理回路の高速試験が十
分行えない傾向がある。そのため、試験品質が低下する
原因になる。
【0022】本発明は以上のような問題を鑑みてなされ
たものであり、その目的は、半導体集積回路を高価な試
験装置を使用することなく、また半導体集積回路の回路
規模の増大を抑制し、高速かつ正確に試験するための半
導体集積回路に内蔵される試験回路及び試験方法を提供
することである。
たものであり、その目的は、半導体集積回路を高価な試
験装置を使用することなく、また半導体集積回路の回路
規模の増大を抑制し、高速かつ正確に試験するための半
導体集積回路に内蔵される試験回路及び試験方法を提供
することである。
【0023】
【課題を解決するための手段】この発明は、上記の課題
を解決するための手段として、以下の構成を備えいてい
る。
を解決するための手段として、以下の構成を備えいてい
る。
【0024】(1) 出力端子と内部回路の信号出力部との
電気的接続を切断する開閉回路と、該出力端子から入力
された信号と該内部回路の信号出力部から出力された信
号との排他的論理和を出力する排他的論理和回路と、該
排他的論理和回路から出力された信号を保持する保持回
路と、を一組とした回路を複数備え、該複数の保持回路
から出力された信号の論理和を出力する論理和回路と、
該論理和回路の出力端子に接続されたモニタ端子と、を
備えたことを特徴とする。
電気的接続を切断する開閉回路と、該出力端子から入力
された信号と該内部回路の信号出力部から出力された信
号との排他的論理和を出力する排他的論理和回路と、該
排他的論理和回路から出力された信号を保持する保持回
路と、を一組とした回路を複数備え、該複数の保持回路
から出力された信号の論理和を出力する論理和回路と、
該論理和回路の出力端子に接続されたモニタ端子と、を
備えたことを特徴とする。
【0025】この構成においては、半導体集積回路の試
験回路として、開閉回路と、排他的論理和回路と、保持
回路と、を一組とした回路を複数備え、半導体集積回路
の出力端子と内部回路の信号出力部との電気的接続を開
閉回路で切断し、出力端子から入力された信号と内部回
路の信号出力部の出力信号との排他的論理和を排他的論
理和回路から出力し、排他的論理和回路から出力された
信号を保持回路で保持し、複数の保持回路から出力され
た信号の論理和が論理和回路からモニタ端子に出力され
る。したがって、半導体集積回路の内部回路を浮遊容量
を小さくしたピンエレクトロニクスを備えた高価な高速
半導体集積回路試験装置を使用することなく、安価に高
速テストを行うことが可能となる。
験回路として、開閉回路と、排他的論理和回路と、保持
回路と、を一組とした回路を複数備え、半導体集積回路
の出力端子と内部回路の信号出力部との電気的接続を開
閉回路で切断し、出力端子から入力された信号と内部回
路の信号出力部の出力信号との排他的論理和を排他的論
理和回路から出力し、排他的論理和回路から出力された
信号を保持回路で保持し、複数の保持回路から出力され
た信号の論理和が論理和回路からモニタ端子に出力され
る。したがって、半導体集積回路の内部回路を浮遊容量
を小さくしたピンエレクトロニクスを備えた高価な高速
半導体集積回路試験装置を使用することなく、安価に高
速テストを行うことが可能となる。
【0026】(2) 入出力端子と内部回路の信号入出力部
との電気的接続を切断する開閉回路と、該入出力端子か
ら入力された信号と該内部回路の信号入出力部から出力
された信号との排他的論理和を出力する排他的論理和回
路と、該排他的論理和回路から出力された信号を保持す
る保持回路と、該保持回路に入力された信号保持を制御
する制御回路と、を一組とした回路を複数備え、該複数
の保持回路から出力された信号の論理和を出力する論理
和回路と、該論理和回路の出力端子に接続されたモニタ
端子と、を備えたことを特徴とする。
との電気的接続を切断する開閉回路と、該入出力端子か
ら入力された信号と該内部回路の信号入出力部から出力
された信号との排他的論理和を出力する排他的論理和回
路と、該排他的論理和回路から出力された信号を保持す
る保持回路と、該保持回路に入力された信号保持を制御
する制御回路と、を一組とした回路を複数備え、該複数
の保持回路から出力された信号の論理和を出力する論理
和回路と、該論理和回路の出力端子に接続されたモニタ
端子と、を備えたことを特徴とする。
【0027】この構成においては、半導体集積回路の試
験回路として、開閉回路と、排他的論理和回路と、保持
回路と、保持回路の制御回路と、を一組とした回路を複
数備え、半導体集積回路の入出力端子と内部回路の信号
入出力部との電気的接続を開閉回路で切断し、入出力端
子から入力された信号と内部回路の入出力部の出力信号
との排他的論理和を排他的論理和回路から出力し、排他
的論理和回路から出力された信号を信号保持を制御する
制御回路が接続された保持回路で保持し、複数の保持回
路から出力された信号の論理和が、論理和回路からモニ
タ端子に出力される。したがって、半導体集積回路の内
部回路の試験回路を簡単な回路で構成することによっ
て、回路面積の増大を抑えて、半導体集積回路の価格の
上昇を抑制することが可能となる。
験回路として、開閉回路と、排他的論理和回路と、保持
回路と、保持回路の制御回路と、を一組とした回路を複
数備え、半導体集積回路の入出力端子と内部回路の信号
入出力部との電気的接続を開閉回路で切断し、入出力端
子から入力された信号と内部回路の入出力部の出力信号
との排他的論理和を排他的論理和回路から出力し、排他
的論理和回路から出力された信号を信号保持を制御する
制御回路が接続された保持回路で保持し、複数の保持回
路から出力された信号の論理和が、論理和回路からモニ
タ端子に出力される。したがって、半導体集積回路の内
部回路の試験回路を簡単な回路で構成することによっ
て、回路面積の増大を抑えて、半導体集積回路の価格の
上昇を抑制することが可能となる。
【0028】(3) 出力端子と内部回路の信号出力部との
電気的接続を切断する開閉回路と、該出力端子から入力
された信号と該内部回路の信号出力部から出力された信
号との排他的論理和を出力する排他的論理和回路と、該
排他的論理和回路から出力された信号を保持する第1の
保持回路と、を一組とした回路を複数備え、半導体集積
回路の内部回路の信号入出力部と入出力端子との電気的
接続を切断する開閉回路と、該入出力端子から入力され
た信号と該内部回路の信号入出力部から出力された信号
との排他的論理和を出力する排他的論理和回路と、排他
的論理和回路から出力された信号を保持する第2の保持
回路と、該第2の保持回路に入力された信号保持を制御
する制御回路と、を一組とした回路を複数備え、該複数
の第1の保持回路及び該複数の第2の保持回路から出力
された信号の論理和を出力する論理和出力回路と、該論
理和回路の出力端子に接続されたモニタ端子と、を備え
たことを特徴とする。
電気的接続を切断する開閉回路と、該出力端子から入力
された信号と該内部回路の信号出力部から出力された信
号との排他的論理和を出力する排他的論理和回路と、該
排他的論理和回路から出力された信号を保持する第1の
保持回路と、を一組とした回路を複数備え、半導体集積
回路の内部回路の信号入出力部と入出力端子との電気的
接続を切断する開閉回路と、該入出力端子から入力され
た信号と該内部回路の信号入出力部から出力された信号
との排他的論理和を出力する排他的論理和回路と、排他
的論理和回路から出力された信号を保持する第2の保持
回路と、該第2の保持回路に入力された信号保持を制御
する制御回路と、を一組とした回路を複数備え、該複数
の第1の保持回路及び該複数の第2の保持回路から出力
された信号の論理和を出力する論理和出力回路と、該論
理和回路の出力端子に接続されたモニタ端子と、を備え
たことを特徴とする。
【0029】この構成においては、半導体集積回路の出
力端子と内部回路の信号出力部とに接続した試験回路
は、開閉回路と、排他的論理和回路と、第1の保持回路
と、を一組として構成された回路を複数備え、半導体集
積回路の内部回路の信号出力部と出力端子との電気的接
続を開閉回路で切断し、出力端子から入力された信号と
内部回路の信号出力部の出力信号との排他的論理和を排
他的論理和回路から出力し、排他的論理和回路から出力
された信号を第1の保持回路で保持する。また、半導体
集積回路の入出力端子と内部回路の信号入出力部とに接
続した試験回路は、開閉回路と、排他的論理和回路と、
第2の保持回路と、第2の保持回路の制御回路と、を一
組として構成された回路を複数備え、半導体集積回路の
内部回路の信号入出力部と入出力端子との電気的接続を
開閉回路で切断し、入出力端子から入力された信号と内
部回路の入出力部の出力信号との排他的論理和を排他的
論理和回路から出力し、排他的論理和回路から出力され
た信号を信号保持を制御する制御回路が接続された第2
の保持回路で保持する。そして、複数の第1の保持回路
及び複数の第2の保持回路から出力された信号の論理和
が論理和回路からモニタ端子に出力される。したがっ
て、出力端子、入出力端子毎に比較的簡易な試験回路を
内蔵させることにより内部回路の動作を、略すべての回
路ブロック及び出力回路を実動作に近いタイミングで高
速動作させることが可能であり、半導体集積回路の高速
試験を高品質にかつ安価に実行可能となる。
力端子と内部回路の信号出力部とに接続した試験回路
は、開閉回路と、排他的論理和回路と、第1の保持回路
と、を一組として構成された回路を複数備え、半導体集
積回路の内部回路の信号出力部と出力端子との電気的接
続を開閉回路で切断し、出力端子から入力された信号と
内部回路の信号出力部の出力信号との排他的論理和を排
他的論理和回路から出力し、排他的論理和回路から出力
された信号を第1の保持回路で保持する。また、半導体
集積回路の入出力端子と内部回路の信号入出力部とに接
続した試験回路は、開閉回路と、排他的論理和回路と、
第2の保持回路と、第2の保持回路の制御回路と、を一
組として構成された回路を複数備え、半導体集積回路の
内部回路の信号入出力部と入出力端子との電気的接続を
開閉回路で切断し、入出力端子から入力された信号と内
部回路の入出力部の出力信号との排他的論理和を排他的
論理和回路から出力し、排他的論理和回路から出力され
た信号を信号保持を制御する制御回路が接続された第2
の保持回路で保持する。そして、複数の第1の保持回路
及び複数の第2の保持回路から出力された信号の論理和
が論理和回路からモニタ端子に出力される。したがっ
て、出力端子、入出力端子毎に比較的簡易な試験回路を
内蔵させることにより内部回路の動作を、略すべての回
路ブロック及び出力回路を実動作に近いタイミングで高
速動作させることが可能であり、半導体集積回路の高速
試験を高品質にかつ安価に実行可能となる。
【0030】(4) 前記開閉回路は、スリーステートゲー
ト回路であり、半導体集積回路の試験時に半導体集積回
路の内部回路の信号出力部と、半導体集積回路の出力端
子及び入出力端子と、の電気的接続を切断することを特
徴とする。
ト回路であり、半導体集積回路の試験時に半導体集積回
路の内部回路の信号出力部と、半導体集積回路の出力端
子及び入出力端子と、の電気的接続を切断することを特
徴とする。
【0031】この構成においては、半導体集積回路の試
験時に半導体集積回路の内部回路の信号出力部と、半導
体集積回路の出力端子及び入出力端子と、の電気的接続
を切断する開閉回路は、スリーステートゲート回路であ
る。したがって、試験時に、半導体集積回路の内部回路
の出力信号を半導体集積回路の出力端子や入出力端子か
ら出力させることなく、電気的接続を切断して、確実に
内部回路の出力信号を試験回路で試験することができ
る。
験時に半導体集積回路の内部回路の信号出力部と、半導
体集積回路の出力端子及び入出力端子と、の電気的接続
を切断する開閉回路は、スリーステートゲート回路であ
る。したがって、試験時に、半導体集積回路の内部回路
の出力信号を半導体集積回路の出力端子や入出力端子か
ら出力させることなく、電気的接続を切断して、確実に
内部回路の出力信号を試験回路で試験することができ
る。
【0032】(5) 前記出力端子及び入出力端子の少なく
とも一方から入力する信号は、内部回路の信号出力部が
出力する信号の期待値であることを特徴とする。
とも一方から入力する信号は、内部回路の信号出力部が
出力する信号の期待値であることを特徴とする。
【0033】この構成においては、内部回路の出力信号
の期待値を半導体集積回路の出力端子及び入出力端子の
少なくとも一方から入力する。したがって、内部回路の
信号出力部や信号入出力部から出力された信号と期待値
とを比較することで、内部回路から出力された信号の良
否判定を容易に行うことができる。なお、期待値とは、
内部回路に信号を入力した際に本来出力されるべき正規
の出力信号のことである。
の期待値を半導体集積回路の出力端子及び入出力端子の
少なくとも一方から入力する。したがって、内部回路の
信号出力部や信号入出力部から出力された信号と期待値
とを比較することで、内部回路から出力された信号の良
否判定を容易に行うことができる。なお、期待値とは、
内部回路に信号を入力した際に本来出力されるべき正規
の出力信号のことである。
【0034】(6) 半導体集積回路の複数の出力端子と内
部回路の複数の信号出力部、及び半導体集積回路の複数
の入出力端子と内部回路の複数の信号入出力部のいずれ
か一方の電気的接続を複数の開閉回路で切断し、該出力
端子及び該入出力端子のいずれか一方から入力された信
号と該内部回路の出力信号との排他的論理和を複数の排
他的論理和回路から出力し、該排他的論理和回路から出
力された信号の論理和を複数の論理和回路から出力し、
該論理和回路から出力された信号を制御信号によって信
号保持を制御される複数の保持回路で保持し、該複数の
保持回路から出力された信号の論理和を論理和回路から
出力し、該論理和回路の出力端子に接続されたモニタ端
子から出力された信号を確認することを特徴とする。
部回路の複数の信号出力部、及び半導体集積回路の複数
の入出力端子と内部回路の複数の信号入出力部のいずれ
か一方の電気的接続を複数の開閉回路で切断し、該出力
端子及び該入出力端子のいずれか一方から入力された信
号と該内部回路の出力信号との排他的論理和を複数の排
他的論理和回路から出力し、該排他的論理和回路から出
力された信号の論理和を複数の論理和回路から出力し、
該論理和回路から出力された信号を制御信号によって信
号保持を制御される複数の保持回路で保持し、該複数の
保持回路から出力された信号の論理和を論理和回路から
出力し、該論理和回路の出力端子に接続されたモニタ端
子から出力された信号を確認することを特徴とする。
【0035】この構成においては、半導体集積回路の内
部回路の複数の信号出力部と複数の出力端子、及び内部
回路の複数の信号入出力部と複数の入出力端子のいずれ
か一方の電気的接続を開閉回路で切断し、複数の出力端
子及び複数の入出力端子のいずれか一方から入力された
信号と内部回路の出力信号との排他的論理和を複数の排
他的論理和回路から出力し、複数の排他的論理和回路か
ら出力された信号を複数の保持回路で保持し、複数の保
持回路から出力された信号の論理和が論理和回路からモ
ニタ端子に出力される。したがって、半導体集積回路の
内部回路を浮遊容量を小さくした高価な高速半導体集積
回路試験装置を使用することなく、安価に高速テストを
行うことができる。また、半導体集積回路の内部回路の
試験回路を簡単な回路で構成することで、回路面積の増
大を抑えて、半導体集積回路の価格の上昇を抑制するも
のである。さらに、出力端子、入出力端子ごとに比較的
簡易な試験回路を内蔵させることにより内部回路の動作
を、略すべての回路ブロック及び出力回路を実動作に近
いタイミングで高速動作させることが可能であり、半導
体集積回路の高速試験を高品質にかつ安価に実行可能と
なる。
部回路の複数の信号出力部と複数の出力端子、及び内部
回路の複数の信号入出力部と複数の入出力端子のいずれ
か一方の電気的接続を開閉回路で切断し、複数の出力端
子及び複数の入出力端子のいずれか一方から入力された
信号と内部回路の出力信号との排他的論理和を複数の排
他的論理和回路から出力し、複数の排他的論理和回路か
ら出力された信号を複数の保持回路で保持し、複数の保
持回路から出力された信号の論理和が論理和回路からモ
ニタ端子に出力される。したがって、半導体集積回路の
内部回路を浮遊容量を小さくした高価な高速半導体集積
回路試験装置を使用することなく、安価に高速テストを
行うことができる。また、半導体集積回路の内部回路の
試験回路を簡単な回路で構成することで、回路面積の増
大を抑えて、半導体集積回路の価格の上昇を抑制するも
のである。さらに、出力端子、入出力端子ごとに比較的
簡易な試験回路を内蔵させることにより内部回路の動作
を、略すべての回路ブロック及び出力回路を実動作に近
いタイミングで高速動作させることが可能であり、半導
体集積回路の高速試験を高品質にかつ安価に実行可能と
なる。
【0036】
【発明の実施の形態】以下、本発明の実施形態に係る高
速試験を容易に行うことができる半導体集積回路の試験
回路を図1、図2にて詳細に説明する。図1は、本発明
の半導体集積回路の試験回路のブロック図である。ま
た、図2は、図1の回路におけるタイミングチャートで
ある。
速試験を容易に行うことができる半導体集積回路の試験
回路を図1、図2にて詳細に説明する。図1は、本発明
の半導体集積回路の試験回路のブロック図である。ま
た、図2は、図1の回路におけるタイミングチャートで
ある。
【0037】本発明の半導体集積回路の試験回路は、出
力端子及び入出力端子からの出力信号の試験を行うこと
ができる。
力端子及び入出力端子からの出力信号の試験を行うこと
ができる。
【0038】試験回路の出力信号試験回路部A1は、出
力バッファ7、排他的論理和ゲート13、結果格納用レ
ジスタ10、結果格納レジスタ用論理和ゲート16によ
って構成される。
力バッファ7、排他的論理和ゲート13、結果格納用レ
ジスタ10、結果格納レジスタ用論理和ゲート16によ
って構成される。
【0039】半導体集積回路の内部回路4の信号出力部
は、制御用入力端子を備えたスリーステートゲート回路
である出力バッファ7を介して、出力端子1に接続され
ている。また、内部回路4の信号出力部は、排他的論理
回路である排他的論理和ゲート13の2つの入力端子の
一方に接続されている。
は、制御用入力端子を備えたスリーステートゲート回路
である出力バッファ7を介して、出力端子1に接続され
ている。また、内部回路4の信号出力部は、排他的論理
回路である排他的論理和ゲート13の2つの入力端子の
一方に接続されている。
【0040】半導体集積回路の出力端子1は、排他的論
理和回路である排他的論理和ゲート13の2つの入力端
子の他方に接続されている。また、排他的論理和ゲート
13の出力端子は、第1の保持回路である結果格納用レ
ジスタ10の入力端子Dに接続されている。さらに、結
果格納用レジスタ10の出力端子Qは、論理和回路であ
る結果格納レジスタ用論理和ゲート16の入力端子に接
続されている。
理和回路である排他的論理和ゲート13の2つの入力端
子の他方に接続されている。また、排他的論理和ゲート
13の出力端子は、第1の保持回路である結果格納用レ
ジスタ10の入力端子Dに接続されている。さらに、結
果格納用レジスタ10の出力端子Qは、論理和回路であ
る結果格納レジスタ用論理和ゲート16の入力端子に接
続されている。
【0041】なお、結果格納用レジスタ10のクロック
入力端子CKには、内部回路から所定のクロック信号が
入力される。また、結果格納用レジスタ10のリセット
入力端子Rには、内部回路から出力バッファ7の制御用
入力端子に入力されるのと同じ信号が入力される。
入力端子CKには、内部回路から所定のクロック信号が
入力される。また、結果格納用レジスタ10のリセット
入力端子Rには、内部回路から出力バッファ7の制御用
入力端子に入力されるのと同じ信号が入力される。
【0042】試験回路の入出力信号試験回路部A2は、
出力バッファ8、排他的論理和ゲート14、結果格納用
レジスタ11、論理和ゲート18、結果格納レジスタ用
論理和ゲート16によって構成される。
出力バッファ8、排他的論理和ゲート14、結果格納用
レジスタ11、論理和ゲート18、結果格納レジスタ用
論理和ゲート16によって構成される。
【0043】半導体集積回路の内部回路5の信号入出力
部は、制御用入力端子を備えたスリーステートゲート回
路である出力バッファ8を介して、入出力端子2に接続
されている。また、内部回路5の信号出力部は、排他的
論理回路である排他的論理和ゲート14の2つの入力端
子の一方に接続されている。
部は、制御用入力端子を備えたスリーステートゲート回
路である出力バッファ8を介して、入出力端子2に接続
されている。また、内部回路5の信号出力部は、排他的
論理回路である排他的論理和ゲート14の2つの入力端
子の一方に接続されている。
【0044】半導体集積回路の入出力端子2は、排他的
論理和ゲート14の2つの入力端子の他方に接続されて
いる。また、排他的論理和ゲート14の出力端子は、第
2の保持回路である結果格納用レジスタ11の入力端子
Dに接続されている。さらに、結果格納用レジスタ11
の出力端子Qは、論理和回路である結果格納レジスタ用
論理和ゲート16の前記入力端子と異なる入力端子に接
続されている。
論理和ゲート14の2つの入力端子の他方に接続されて
いる。また、排他的論理和ゲート14の出力端子は、第
2の保持回路である結果格納用レジスタ11の入力端子
Dに接続されている。さらに、結果格納用レジスタ11
の出力端子Qは、論理和回路である結果格納レジスタ用
論理和ゲート16の前記入力端子と異なる入力端子に接
続されている。
【0045】なお、結果格納用レジスタ11のクロック
入力端子CKには、結果格納用レジスタ11の信号保持
(ラッチ)を制御する制御回路である論理和ゲート18
の出力端子が接続されている。この論理和ゲート18の
2つの入力端子には、内部回路から所定のクロック信号
と、半導体集積回路の入出力の制御信号であるIO_C
TRL信号と、が入力される。また、結果格納用レジス
タ11のリセット入力端子Rには、内部回路から出力バ
ッファ8の制御用入力端子に入力されるのと同じHTE
ST1信号が入力される。
入力端子CKには、結果格納用レジスタ11の信号保持
(ラッチ)を制御する制御回路である論理和ゲート18
の出力端子が接続されている。この論理和ゲート18の
2つの入力端子には、内部回路から所定のクロック信号
と、半導体集積回路の入出力の制御信号であるIO_C
TRL信号と、が入力される。また、結果格納用レジス
タ11のリセット入力端子Rには、内部回路から出力バ
ッファ8の制御用入力端子に入力されるのと同じHTE
ST1信号が入力される。
【0046】本発明の半導体集積回路の試験回路は、上
記の出力信号試験回路部と入出力信号試験回路部とを複
数備えている。そして、各信号試験回路部の結果格納用
レジスタの出力端子Qは、論理和回路である論理和ゲー
ト16の複数の入力端子に各々接続されている。
記の出力信号試験回路部と入出力信号試験回路部とを複
数備えている。そして、各信号試験回路部の結果格納用
レジスタの出力端子Qは、論理和回路である論理和ゲー
ト16の複数の入力端子に各々接続されている。
【0047】次に、出力信号試験回路部A1を用いて内
部回路4の信号出力部から出力された信号の試験方法に
ついて説明する。本発明において、出力端子1の出力信
号を試験する際には、出力端子1を信号入力端子として
使用して出力信号試験回路部A1によって試験を行うと
ともに、半導体集積回路試験装置のピンエレクトロニク
スなどを介さずに半導体集積回路の試験回路で試験を行
い、試験結果出力を確認するものである。
部回路4の信号出力部から出力された信号の試験方法に
ついて説明する。本発明において、出力端子1の出力信
号を試験する際には、出力端子1を信号入力端子として
使用して出力信号試験回路部A1によって試験を行うと
ともに、半導体集積回路試験装置のピンエレクトロニク
スなどを介さずに半導体集積回路の試験回路で試験を行
い、試験結果出力を確認するものである。
【0048】まず、半導体集積回路の試験回路は、HT
EST1信号をHighにすることで試験モードに設定
される。
EST1信号をHighにすることで試験モードに設定
される。
【0049】出力信号試験回路部A1では、出力バッフ
ァ7の制御用入力端子に、HTEST1信号が入力され
る。HTEST1信号がHighの時は、出力バッファ
7の出力がハイインピーダンスとなり、内部回路4の信
号出力部と出力端子1との電気的接続が切断される。な
お、HTEST1信号がLowの時は、出力バッファ7
において、内部回路4の信号出力部と出力端子1とは、
電気的に接続された状態となる。
ァ7の制御用入力端子に、HTEST1信号が入力され
る。HTEST1信号がHighの時は、出力バッファ
7の出力がハイインピーダンスとなり、内部回路4の信
号出力部と出力端子1との電気的接続が切断される。な
お、HTEST1信号がLowの時は、出力バッファ7
において、内部回路4の信号出力部と出力端子1とは、
電気的に接続された状態となる。
【0050】また、半導体集積回路試験装置から半導体
集積回路の図外の入力端子を介して、内部回路4の図外
の信号入力部にテスト信号を入力する。さらに、この
時、テスト信号を内部回路4に入力した際に内部回路4
の信号出力部から出力される期待値を入力信号A1_I
として、出力端子1から入力する。
集積回路の図外の入力端子を介して、内部回路4の図外
の信号入力部にテスト信号を入力する。さらに、この
時、テスト信号を内部回路4に入力した際に内部回路4
の信号出力部から出力される期待値を入力信号A1_I
として、出力端子1から入力する。
【0051】排他的論理和ゲート13には、内部回路4
の信号出力部から出力された信号A1_Oと、期待値入
力信号A1_Iと、が入力される。そして、排他的論理
和ゲート13は、両信号の排他的論理和を出力端子から
出力する。
の信号出力部から出力された信号A1_Oと、期待値入
力信号A1_Iと、が入力される。そして、排他的論理
和ゲート13は、両信号の排他的論理和を出力端子から
出力する。
【0052】ここで、排他的論理和ゲート13は、期待
値入力信号A1_Iと内部回路4の出力信号A1_Oが
一致していれば、Low信号を出力する。また、排他的
論理和ゲート13は、期待値入力信号A1_Iと内部回
路4の出力信号A1_Oが不一致ならば、High信号
を出力する。
値入力信号A1_Iと内部回路4の出力信号A1_Oが
一致していれば、Low信号を出力する。また、排他的
論理和ゲート13は、期待値入力信号A1_Iと内部回
路4の出力信号A1_Oが不一致ならば、High信号
を出力する。
【0053】排他的論理和ゲート13の出力信号は、所
定のタイミングに設定された試験タイミングラッチ用ク
ロック信号CK1に応じて、結果格納用レジスタ10に
格納・保持される。
定のタイミングに設定された試験タイミングラッチ用ク
ロック信号CK1に応じて、結果格納用レジスタ10に
格納・保持される。
【0054】一方、入出力信号試験回路部A2では、出
力バッファ8の制御用入力端子に、HTEST1信号が
入力される。HTEST1信号がHighの時は、出力
バッファ8の出力がハイインピーダンスとなり、内部回
路4の信号出力部と出力端子1との電気的接続が切断さ
れる。なお、HTEST1信号がLowの時は、出力バ
ッファ7において、内部回路4の信号出力部と出力端子
1とは、電気的に接続された状態となる。
力バッファ8の制御用入力端子に、HTEST1信号が
入力される。HTEST1信号がHighの時は、出力
バッファ8の出力がハイインピーダンスとなり、内部回
路4の信号出力部と出力端子1との電気的接続が切断さ
れる。なお、HTEST1信号がLowの時は、出力バ
ッファ7において、内部回路4の信号出力部と出力端子
1とは、電気的に接続された状態となる。
【0055】また、半導体集積回路試験装置から半導体
集積回路の図外の入力端子を介して、内部回路5の図外
の信号入力部にテスト信号を入力する。さらに、この
時、テスト信号を内部回路5に入力した際に内部回路5
の信号入出力部から出力される期待値を入力信号A2_
Iとして、出力端子2から入力する。
集積回路の図外の入力端子を介して、内部回路5の図外
の信号入力部にテスト信号を入力する。さらに、この
時、テスト信号を内部回路5に入力した際に内部回路5
の信号入出力部から出力される期待値を入力信号A2_
Iとして、出力端子2から入力する。
【0056】排他的論理和ゲート14には、内部回路5
の信号入出力部から出力された信号A2_Oと、期待値
入力信号A2_Iと、が入力される。そして、排他的論
理和ゲート14は、両信号の排他的論理和を出力端子か
ら出力する。
の信号入出力部から出力された信号A2_Oと、期待値
入力信号A2_Iと、が入力される。そして、排他的論
理和ゲート14は、両信号の排他的論理和を出力端子か
ら出力する。
【0057】ここで、排他的論理和ゲート14は、期待
値入力信号A2_Iと内部回路5の出力信号A2_Oが
一致していれば、Low信号を出力する。また、排他的
論理和ゲート14は、期待値入力信号A2_Iと内部回
路5の出力信号A2_Oが不一致ならば、High信号
を出力する。
値入力信号A2_Iと内部回路5の出力信号A2_Oが
一致していれば、Low信号を出力する。また、排他的
論理和ゲート14は、期待値入力信号A2_Iと内部回
路5の出力信号A2_Oが不一致ならば、High信号
を出力する。
【0058】排他的論理和ゲート14の出力信号は、所
定のタイミングに設定された試験タイミングラッチ用ク
ロック信号CK2に応じて、結果格納用レジスタ11に
保持、格納される。
定のタイミングに設定された試験タイミングラッチ用ク
ロック信号CK2に応じて、結果格納用レジスタ11に
保持、格納される。
【0059】ここで、出力信号試験回路A1の動作と異
なるのは、IO_CTRL信号がHIGHとなる入力モ
ード時には、クロック信号が所定のタイミングで変化し
ても、論理和ゲート18から出力される試験タイミング
ラッチ用クロック信号CK2を非アクティブとする。そ
して、結果格納用レジスタ11へのラッチを禁止してい
る点である。
なるのは、IO_CTRL信号がHIGHとなる入力モ
ード時には、クロック信号が所定のタイミングで変化し
ても、論理和ゲート18から出力される試験タイミング
ラッチ用クロック信号CK2を非アクティブとする。そ
して、結果格納用レジスタ11へのラッチを禁止してい
る点である。
【0060】これは、入出力端子の出力信号の試験時
に、出力モードから入力モードに切り替わった後の入力
モード時での結果格納用レジスタ11の出力の変動を防
止して、不良判定が発生しないようにするものである。
に、出力モードから入力モードに切り替わった後の入力
モード時での結果格納用レジスタ11の出力の変動を防
止して、不良判定が発生しないようにするものである。
【0061】結果格納用レジスタ10や結果格納用レジ
スタ11などの論理和ゲート16に接続された各結果格
納用レジスタから出力された信号は、論理ゲート16に
入力される。そして、論理和ゲート16から、各入力信
号の論理和がモニタ端子17に出力される。
スタ11などの論理和ゲート16に接続された各結果格
納用レジスタから出力された信号は、論理ゲート16に
入力される。そして、論理和ゲート16から、各入力信
号の論理和がモニタ端子17に出力される。
【0062】論理和ゲート16は、入力された信号に問
題がなければ、Highレベルの信号を出力する。しか
し、入力された信号が1つでも不良信号であると、Lo
wレベルの信号を出力する。
題がなければ、Highレベルの信号を出力する。しか
し、入力された信号が1つでも不良信号であると、Lo
wレベルの信号を出力する。
【0063】そのため、モニタ端子17を半導体集積回
路の浮遊容量が存在するピンエレクトロニクスに接続し
たために、モニタ端子から出力された信号が波形なま
り、信号遅延を起こしても、試験結果に影響を与えな
い。このため、ピンエレクトロニクス固有の浮遊容量が
小さい高価な半導体集積回路試験装置を使用する必要は
ない。
路の浮遊容量が存在するピンエレクトロニクスに接続し
たために、モニタ端子から出力された信号が波形なま
り、信号遅延を起こしても、試験結果に影響を与えな
い。このため、ピンエレクトロニクス固有の浮遊容量が
小さい高価な半導体集積回路試験装置を使用する必要は
ない。
【0064】上記のように本発明では、内部回路の出力
部や入出力部から出力された信号を出力端子1や入出力
端子2に出力して、半導体集積回路の外部に接続した半
導体集積回路試験装置のピンエレクトロニクスで試験を
行わずに、出力信号試験回路部A1や出力信号試験回路
部A2などの半導体集積回路に内蔵した試験回路で試験
を行う。そのため、出力信号遅延や波形なまりは発生し
ないため、入出力端子のみならず出力端子においても顕
著に効果を発揮する。
部や入出力部から出力された信号を出力端子1や入出力
端子2に出力して、半導体集積回路の外部に接続した半
導体集積回路試験装置のピンエレクトロニクスで試験を
行わずに、出力信号試験回路部A1や出力信号試験回路
部A2などの半導体集積回路に内蔵した試験回路で試験
を行う。そのため、出力信号遅延や波形なまりは発生し
ないため、入出力端子のみならず出力端子においても顕
著に効果を発揮する。
【0065】また、上記の構成の試験回路を用いること
で、出力バッファ7〜9より内部の回路に対して高速試
験を実施するための試験回路の追加を行う必要がない。
そのため、比較的実動作に近いタイミングで内部回路を
動作させることができ、また出力バッファ以外のすべて
の回路を等価に高速動作させることができるので、非常
に高い品質の試験を行うことができる。
で、出力バッファ7〜9より内部の回路に対して高速試
験を実施するための試験回路の追加を行う必要がない。
そのため、比較的実動作に近いタイミングで内部回路を
動作させることができ、また出力バッファ以外のすべて
の回路を等価に高速動作させることができるので、非常
に高い品質の試験を行うことができる。
【0066】なお、本発明の半導体集積回路の試験回路
の別の実施形態として、出力端子試験部のみを複数備え
るとともに、各端子試験部の結果格納用レジスタの出力
端子Qは、論理和ゲート16の複数の入力端子に各々接
続するようにしてもよい。この場合、各部の動作は、図
1、図2を用いて説明した出力信号試験回路部A1と同
様であるため、説明は省略する。
の別の実施形態として、出力端子試験部のみを複数備え
るとともに、各端子試験部の結果格納用レジスタの出力
端子Qは、論理和ゲート16の複数の入力端子に各々接
続するようにしてもよい。この場合、各部の動作は、図
1、図2を用いて説明した出力信号試験回路部A1と同
様であるため、説明は省略する。
【0067】また、本発明の半導体集積回路の試験回路
のさらに別の実施形態として、入出力端子試験部のみを
複数備えるとともに、各端子試験部の結果格納用レジス
タの出力端子Qは、論理和ゲート16の複数の入力端子
に各々接続するようにしてもよい。この場合、各部の動
作は、図1、図2を用いて説明した入出力信号試験回路
部A2と同様であるため、説明は省略する。
のさらに別の実施形態として、入出力端子試験部のみを
複数備えるとともに、各端子試験部の結果格納用レジス
タの出力端子Qは、論理和ゲート16の複数の入力端子
に各々接続するようにしてもよい。この場合、各部の動
作は、図1、図2を用いて説明した入出力信号試験回路
部A2と同様であるため、説明は省略する。
【0068】以上のように、本発明を用いれば、高価な
試験装置を用いることなく、また回路規模の大きな自己
試験回路や高速試験用データ変換回路回路を内蔵させて
チップコストを増加させることなく、高速試験を行うこ
とができる。さらには、出力端子、入出力端子ごとに比
較的簡易な試験回路を内蔵させることにより内部回路の
動作を、略すべての回路ブロック及び出力回路を実動作
に近いタイミングで高速動作させることが可能であり、
半導体集積回路の高速試験を高品質にかつ安価に実行可
能となる。
試験装置を用いることなく、また回路規模の大きな自己
試験回路や高速試験用データ変換回路回路を内蔵させて
チップコストを増加させることなく、高速試験を行うこ
とができる。さらには、出力端子、入出力端子ごとに比
較的簡易な試験回路を内蔵させることにより内部回路の
動作を、略すべての回路ブロック及び出力回路を実動作
に近いタイミングで高速動作させることが可能であり、
半導体集積回路の高速試験を高品質にかつ安価に実行可
能となる。
【0069】
【発明の効果】本発明によれば、以下の効果が得られ
る。
る。
【0070】(1) 半導体集積回路の試験回路として、開
閉回路と、排他的論理和回路と、保持回路と、を一組と
した回路を複数備え、半導体集積回路の出力端子と内部
回路の信号出力部との電気的接続を開閉回路で切断し、
出力端子から入力された信号と内部回路の信号出力部の
出力信号との排他的論理和を排他的論理和回路から出力
し、排他的論理和回路から出力された信号を保持回路で
保持し、複数の保持回路から出力された信号の論理和が
論理和回路からモニタ端子に出力されるので、半導体集
積回路の内部回路を浮遊容量を小さくしたピンエレクト
ロニクスを備えた高価な高速半導体集積回路試験装置を
使用することなく、安価に高速テストを行うことができ
る。
閉回路と、排他的論理和回路と、保持回路と、を一組と
した回路を複数備え、半導体集積回路の出力端子と内部
回路の信号出力部との電気的接続を開閉回路で切断し、
出力端子から入力された信号と内部回路の信号出力部の
出力信号との排他的論理和を排他的論理和回路から出力
し、排他的論理和回路から出力された信号を保持回路で
保持し、複数の保持回路から出力された信号の論理和が
論理和回路からモニタ端子に出力されるので、半導体集
積回路の内部回路を浮遊容量を小さくしたピンエレクト
ロニクスを備えた高価な高速半導体集積回路試験装置を
使用することなく、安価に高速テストを行うことができ
る。
【0071】(2) 半導体集積回路の試験回路として、開
閉回路と、排他的論理和回路と、保持回路と、保持回路
の制御回路と、を一組とした回路を複数備え、半導体集
積回路の入出力端子と内部回路の信号入出力部との電気
的接続を開閉回路で切断し、入出力端子から入力された
信号と内部回路の入出力部の出力信号との排他的論理和
を排他的論理和回路から出力し、排他的論理和回路から
出力された信号を信号保持を制御する制御回路が接続さ
れた保持回路で保持し、複数の保持回路から出力された
信号の論理和が、論理和回路からモニタ端子に出力され
るので、半導体集積回路の内部回路の試験回路を簡単な
回路で構成することによって、回路面積の増大を抑え
て、半導体集積回路の価格の上昇を抑制することができ
る。
閉回路と、排他的論理和回路と、保持回路と、保持回路
の制御回路と、を一組とした回路を複数備え、半導体集
積回路の入出力端子と内部回路の信号入出力部との電気
的接続を開閉回路で切断し、入出力端子から入力された
信号と内部回路の入出力部の出力信号との排他的論理和
を排他的論理和回路から出力し、排他的論理和回路から
出力された信号を信号保持を制御する制御回路が接続さ
れた保持回路で保持し、複数の保持回路から出力された
信号の論理和が、論理和回路からモニタ端子に出力され
るので、半導体集積回路の内部回路の試験回路を簡単な
回路で構成することによって、回路面積の増大を抑え
て、半導体集積回路の価格の上昇を抑制することができ
る。
【0072】(3) 半導体集積回路の出力端子と内部回路
の信号出力部とに接続した試験回路は、開閉回路と、排
他的論理和回路と、第1の保持回路と、を一組として構
成された回路を複数備え、半導体集積回路の内部回路の
信号出力部と出力端子との電気的接続を開閉回路で切断
し、出力端子から入力された信号と内部回路の信号出力
部の出力信号との排他的論理和を排他的論理和回路から
出力し、排他的論理和回路から出力された信号を第1の
保持回路で保持する。また、半導体集積回路の入出力端
子と内部回路の信号入出力部とに接続した試験回路は、
開閉回路と、排他的論理和回路と、第2の保持回路と、
第2の保持回路の制御回路と、を一組として構成された
回路を複数備え、半導体集積回路の内部回路の信号入出
力部と入出力端子との電気的接続を開閉回路で切断し、
入出力端子から入力された信号と内部回路の入出力部の
出力信号との排他的論理和を排他的論理和回路から出力
し、排他的論理和回路から出力された信号を信号保持を
制御する制御回路が接続された第2の保持回路で保持す
る。そして、複数の第1の保持回路及び複数の第2の保
持回路から出力された信号の論理和が論理和回路からモ
ニタ端子に出力されるので、出力端子、入出力端子毎に
比較的簡易な試験回路を内蔵させることにより内部回路
の動作を、略すべての回路ブロック及び出力回路を実動
作に近いタイミングで高速動作させることが可能であ
り、半導体集積回路の高速試験を高品質にかつ安価に実
行することができる。
の信号出力部とに接続した試験回路は、開閉回路と、排
他的論理和回路と、第1の保持回路と、を一組として構
成された回路を複数備え、半導体集積回路の内部回路の
信号出力部と出力端子との電気的接続を開閉回路で切断
し、出力端子から入力された信号と内部回路の信号出力
部の出力信号との排他的論理和を排他的論理和回路から
出力し、排他的論理和回路から出力された信号を第1の
保持回路で保持する。また、半導体集積回路の入出力端
子と内部回路の信号入出力部とに接続した試験回路は、
開閉回路と、排他的論理和回路と、第2の保持回路と、
第2の保持回路の制御回路と、を一組として構成された
回路を複数備え、半導体集積回路の内部回路の信号入出
力部と入出力端子との電気的接続を開閉回路で切断し、
入出力端子から入力された信号と内部回路の入出力部の
出力信号との排他的論理和を排他的論理和回路から出力
し、排他的論理和回路から出力された信号を信号保持を
制御する制御回路が接続された第2の保持回路で保持す
る。そして、複数の第1の保持回路及び複数の第2の保
持回路から出力された信号の論理和が論理和回路からモ
ニタ端子に出力されるので、出力端子、入出力端子毎に
比較的簡易な試験回路を内蔵させることにより内部回路
の動作を、略すべての回路ブロック及び出力回路を実動
作に近いタイミングで高速動作させることが可能であ
り、半導体集積回路の高速試験を高品質にかつ安価に実
行することができる。
【0073】(4) 半導体集積回路の試験時に半導体集積
回路の内部回路の信号出力部と、半導体集積回路の出力
端子及び入出力端子と、の電気的接続を切断する開閉回
路を、スリーステートゲート回路とすることによって、
試験時に、半導体集積回路の内部回路の出力信号を半導
体集積回路の出力端子や入出力端子から出力させること
なく、電気的接続を切断して、確実に内部回路の出力信
号を試験回路で試験することができる。
回路の内部回路の信号出力部と、半導体集積回路の出力
端子及び入出力端子と、の電気的接続を切断する開閉回
路を、スリーステートゲート回路とすることによって、
試験時に、半導体集積回路の内部回路の出力信号を半導
体集積回路の出力端子や入出力端子から出力させること
なく、電気的接続を切断して、確実に内部回路の出力信
号を試験回路で試験することができる。
【0074】(5) 内部回路の出力信号の期待値を半導体
集積回路の出力端子及び入出力端子の少なくとも一方か
ら入力させることにより、内部回路の信号出力部や信号
入出力部から出力された信号と期待値とを比較すること
で、内部回路から出力された信号の良否判定を容易に行
うことができる。
集積回路の出力端子及び入出力端子の少なくとも一方か
ら入力させることにより、内部回路の信号出力部や信号
入出力部から出力された信号と期待値とを比較すること
で、内部回路から出力された信号の良否判定を容易に行
うことができる。
【0075】(6) 半導体集積回路の内部回路の複数の信
号出力部と複数の出力端子、及び内部回路の複数の信号
入出力部と複数の入出力端子のいずれか一方の電気的接
続を開閉回路で切断し、複数の出力端子及び複数の入出
力端子のいずれか一方から入力された信号と内部回路の
出力信号との排他的論理和を複数の排他的論理和回路か
ら出力し、複数の排他的論理和回路から出力された信号
を複数の保持回路で保持し、複数の保持回路から出力さ
れた信号の論理和が論理和回路からモニタ端子に出力さ
れるため、半導体集積回路の内部回路を浮遊容量を小さ
くした高価な高速半導体集積回路試験装置を使用するこ
となく、安価に高速テストを行うことができる。また、
半導体集積回路の内部回路の試験回路を簡単な回路で構
成することで、回路面積の増大を抑えて、半導体集積回
路の価格の上昇を抑制するものである。さらに、出力端
子、入出力端子ごとに比較的簡易な試験回路を内蔵させ
ることにより内部回路の動作を、略すべての回路ブロッ
ク及び出力回路を実動作に近いタイミングで高速動作さ
せることが可能であり、半導体集積回路の高速試験を高
品質にかつ安価に実行することができる。
号出力部と複数の出力端子、及び内部回路の複数の信号
入出力部と複数の入出力端子のいずれか一方の電気的接
続を開閉回路で切断し、複数の出力端子及び複数の入出
力端子のいずれか一方から入力された信号と内部回路の
出力信号との排他的論理和を複数の排他的論理和回路か
ら出力し、複数の排他的論理和回路から出力された信号
を複数の保持回路で保持し、複数の保持回路から出力さ
れた信号の論理和が論理和回路からモニタ端子に出力さ
れるため、半導体集積回路の内部回路を浮遊容量を小さ
くした高価な高速半導体集積回路試験装置を使用するこ
となく、安価に高速テストを行うことができる。また、
半導体集積回路の内部回路の試験回路を簡単な回路で構
成することで、回路面積の増大を抑えて、半導体集積回
路の価格の上昇を抑制するものである。さらに、出力端
子、入出力端子ごとに比較的簡易な試験回路を内蔵させ
ることにより内部回路の動作を、略すべての回路ブロッ
ク及び出力回路を実動作に近いタイミングで高速動作さ
せることが可能であり、半導体集積回路の高速試験を高
品質にかつ安価に実行することができる。
【図1】本発明の半導体集積回路の試験回路のブロック
図である。
図である。
【図2】図1に示した回路におけるタイミングチャート
である。
である。
【図3】従来の半導体集積回路の試験回路の構成を示す
ブロック図である。
ブロック図である。
【図4】従来の半導体集積回路の図4とは異なる試験回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
2−入出力端子 5−半導体集積回路の内部回路5 8−開閉回路(出力バッファ) 11−保持回路(レジスタ) 14−排他的論理和回路 16−論理和回路 17−モニタ端子 18−保持回路の制御回路(論理和ゲート)
Claims (6)
- 【請求項1】 出力端子と内部回路の信号出力部との電
気的接続を切断する開閉回路と、該出力端子から入力さ
れた信号と該内部回路の信号出力部から出力された信号
との排他的論理和を出力する排他的論理和回路と、該排
他的論理和回路から出力された信号を保持する保持回路
と、を一組とした回路を複数備え、 該複数の保持回路から出力された信号の論理和を出力す
る論理和回路と、該論理和回路の出力端子に接続された
モニタ端子と、を備えたことを特徴とする半導体集積回
路の試験回路。 - 【請求項2】 入出力端子と内部回路の信号入出力部と
の電気的接続を切断する開閉回路と、該入出力端子から
入力された信号と該内部回路の信号入出力部から出力さ
れた信号との排他的論理和を出力する排他的論理和回路
と、該排他的論理和回路から出力された信号を保持する
保持回路と、該保持回路に入力された信号保持を制御す
る制御回路と、を一組とした回路を複数備え、 該複数の保持回路から出力された信号の論理和を出力す
る論理和回路と、該論理和回路の出力端子に接続された
モニタ端子と、を備えたことを特徴とする半導体集積回
路の試験回路。 - 【請求項3】 出力端子と内部回路の信号出力部との電
気的接続を切断する開閉回路と、該出力端子から入力さ
れた信号と該内部回路の信号出力部から出力された信号
との排他的論理和を出力する排他的論理和回路と、該排
他的論理和回路から出力された信号を保持する第1の保
持回路と、を一組とした回路を複数備え、 半導体集積回路の内部回路の信号入出力部と入出力端子
との電気的接続を切断する開閉回路と、該入出力端子か
ら入力された信号と該内部回路の信号入出力部から出力
された信号との排他的論理和を出力する排他的論理和回
路と、排他的論理和回路から出力された信号を保持する
第2の保持回路と、該第2の保持回路に入力された信号
保持を制御する制御回路と、を一組とした回路を複数備
え、 該複数の第1の保持回路及び該複数の第2の保持回路か
ら出力された信号の論理和を出力する論理和出力回路
と、該論理和回路の出力端子に接続されたモニタ端子
と、を備えたことを特徴とする半導体集積回路の試験回
路。 - 【請求項4】 前記開閉回路は、スリーステートゲート
回路であり、半導体集積回路の試験時に半導体集積回路
の内部回路の信号出力部と、半導体集積回路の出力端子
及び入出力端子と、の電気的接続を切断することを特徴
とする請求項1乃至3のいずれかに記載の半導体集積回
路の試験回路。 - 【請求項5】 前記出力端子及び入出力端子の少なくと
も一方から入力する信号は、内部回路の信号出力部が出
力する信号の期待値であることを特徴とする請求項1乃
至4のいずれかに記載の半導体集積回路の試験回路。 - 【請求項6】 半導体集積回路の複数の出力端子と内部
回路の複数の信号出力部、及び半導体集積回路の複数の
入出力端子と内部回路の複数の信号入出力部のいずれか
一方の電気的接続を複数の開閉回路で切断し、該出力端
子及び該入出力端子のいずれか一方から入力された信号
と該内部回路の出力信号との排他的論理和を複数の排他
的論理和回路から出力し、該排他的論理和回路から出力
された信号の論理和を複数の論理和回路から出力し、該
論理和回路から出力された信号を制御信号によって信号
保持を制御される複数の保持回路で保持し、該複数の保
持回路から出力された信号の論理和を論理和回路から出
力し、該論理和回路の出力端子に接続されたモニタ端子
から出力された信号を確認することを特徴とする半導体
集積回路の試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000006583A JP2001194423A (ja) | 2000-01-14 | 2000-01-14 | 半導体集積回路の試験回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000006583A JP2001194423A (ja) | 2000-01-14 | 2000-01-14 | 半導体集積回路の試験回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001194423A true JP2001194423A (ja) | 2001-07-19 |
Family
ID=18535090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000006583A Pending JP2001194423A (ja) | 2000-01-14 | 2000-01-14 | 半導体集積回路の試験回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001194423A (ja) |
-
2000
- 2000-01-14 JP JP2000006583A patent/JP2001194423A/ja active Pending
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