JP2001194423A - 半導体集積回路の試験回路 - Google Patents

Abstract

(57)【要約】 【課題】半導体集積回路を高価な試験装置を使用するこ
となく、また半導体集積回路の回路規模の増大を抑制
し、高速かつ正確に試験するための半導体集積回路に内
蔵される試験回路及び試験方法を提供することである。 【解決手段】開閉回路（出力バッファ）８と、排他的論
理和回路１４と、保持回路（レジスタ）１１と、保持回
路の制御回路（論理和ゲート）１８と、を一組として、
この回路を複数備え、半導体集積回路の内部回路５の信
号入出力部と入出力端子２との電気的接続を開閉回路８
で切断し、入出力端子２から入力された信号と内部回路
５の出力信号との排他的論理和を排他的論理和回路１４
から出力し、排他的論理和回路１４から出力された信号
を信号保持を制御する制御回路１８が接続された保持回
路１１で保持し、複数の保持回路から出力された信号の
論理和を論理和回路１６からモニタ端子１７に出力させ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
内蔵される試験回路、及び半導体集積回路の試験方法に
関する。

【０００２】

【従来の技術】半導体集積回路の試験装置では、被試験
デバイス（半導体集積回路）の各端子毎に用意された計
測回路であるピンエレクトロニクス、試験装置の被試験
デバイスまでの配線、及びデバイスソケットなどに、浮
遊容量が存在する。この試験装置で半導体集積回路を５
０ＭＨｚ以上の出力変化サイクルで高速試験を行う場
合、波形なまり、出力信号の遅延が発生し、この波形な
まりや出力信号の遅延は、試験時には無視できない値に
なっている。

【０００３】そのため、被試験デバイスの出力端子から
出力される信号の試験を行う際には、上記の問題を考慮
して、試験装置のストローブ信号の出力タイミングを、
試験プログラムによって、出力信号の遅延量だけ遅らせ
るように設定する。これにより、波形なまり、出力信号
遅延の対策を行うことができる。

【０００４】一方、被試験デバイスの入出力端子では、
所定のタイミングで信号出力サイクルと信号入力サイク
ルとが切り替わる。被試験デバイスの入出力端子におい
て、波形なまりや出力信号遅延が発生した場合、対策と
して試験装置のストローブ信号の出力タイミングを、試
験プログラムによって、出力信号の遅延量だけ遅らせる
ことはできる。しかし、出力サイクルから入力サイクル
に切り替わるサイクルでは、入力サイクルの開始時間以
降のタイミングで出力信号を検出できない。そのため、
入力サイクルの開始時間以降のタイミングまで試験装置
のストローブ信号の出力タイミングを遅らせることはで
きない。したがって、被試験デバイスの入出力端子で
は、波形なまりや出力信号遅延が致命的な問題となる。

【０００５】このため、高精度の高速試験を行う場合、
出力信号の波形なまり及び出力信号遅延の発生を最小限
に抑えるために、ピンエレクトロニクスの浮遊容量を非
常に小さくした高価な高速試験装置を使用する必要があ
る。

【０００６】また、このような高価な試験装置を用いず
に高速試験を行う方法として、低速試験装置を用いて自
己試験回路を内蔵した被試験デバイスを試験する方法が
ある。自己試験回路内蔵の半導体集積回路の一例とし
て、図３に示すように、本来内部回路から出力されるべ
き信号出力期待値を発生させる期待値発生回路、及び内
部回路から実際に出力される信号と上記期待値とを比較
するための出力比較回路を内蔵する半導体集積回路があ
る。

【０００７】この半導体集積回路である被試験デバイス
１８は、入力発生回路２０、期待値発生回路２１、被試
験内部回路２２、出力比較器２３及び試験結果格納レジ
スタ２４を備える。半導体集積回路試験装置１９から被
試験デバイス１８にクロック信号などの入力信号を入力
することで、入力発生回路２０から被試験内部回路２２
に試験信号が入力される。

【０００８】被試験内部回路２２の出力信号は、被試験
内部回路２２の出力端子から出力されずに、出力比較器
２３に入力される。また、半導体集積回路試験装置１９
の出力信号が入力されて動作する期待値発生回路２１の
出力信号が出力比較器２３に入力される。なお、期待値
発生回路２１は、本来内部回路から出力されるべき正規
の信号である期待値を発生させる。

【０００９】出力比較器２３は、両信号の比較を行い、
その結果は試験結果格納レジスタ２４に格納される。半
導体集積回路試験装置１９は、試験結果格納レジスタ２
４から出力された出力信号を１ＭＨｚ程度の低速で試験
し、被試験内部回路２２が正常に動作したか否かを判定
する。

【００１０】このように、試験結果格納レジスタ２４を
ラッチ回路で構成することにより、試験結果格納レジス
タ２４の出力を高価な試験装置を用いて、高速動作試験
を行う必要がなくなる。

【００１１】次に、高速動作をさせた内部回路から出力
された信号をＲＡＭなどの内部記憶装置に格納して、高
速動作での試験を実施後、低速動作にてＲＡＭなどの内
部記憶装置から読み出した信号の試験を行い、出力波形
なまりや出力信号遅延の影響を受けないような試験を行
う場合の構成を図４に示す。

【００１２】被試験デバイス２５は、被試験内部回路２
６、出力結果演算回路２８及び出力結果格納用内部記憶
装置２９を備える。半導体集積回路試験装置２７から被
試験デバイス２５の被試験内部回路２６に、クロック信
号、入力データなどを入力する。この場合、半導体集積
回路試験装置２７からは５０ＭＨｚ以上の高速信号を入
力する。１ＭＨｚ程度の低速信号を入力する場合は、図
３に示したように入力発生回路２０のような内部回路に
対する入力発生回路を設ける必要がある。

【００１３】図４に示した被試験デバイス２５では、入
力信号は出力信号ほど波形遅延や波形なまりの影響を受
けない。そのため、半導体集積回路試験装置２７から入
力された信号に従って、被試験内部回路２６から出力さ
れた信号は、出力結果演算回路２８に入力されて、出力
結果格納用内部記憶装置２９に格納するデータ形式に加
工される。そして、出力結果格納用内部記憶装置２９に
格納・保持される。そして、出力結果格納用内部記憶装
置２９の出力を低速で試験することで、被試験内部回路
２６の高速動作試験を行うことができる。

【００１４】このように、出力結果格納用内部記憶装置
２９の出力を低速で試験するので、波形なまりや出力遅
延の影響を受けない。

【００１５】また、特開平５−２６４６６７号公報に
は、高速試験を行うために低速のパラレル信号入力を内
部高速変換器によって高速のシリアルデータに変換して
内部被試験高速動作回路に供給、さらに内部被試験高速
動作回路からのシリアル出力を低速のパラレルデータに
変換して低速で出力することにより高速試験を行うテス
ト回路について開示されている。

【００１６】このテスト回路は、低速の信号入力を半導
体集積回路内部で高速に変換し、また、高速出力信号を
半導体集積回路内部で低速に変換する高速試験用データ
変換回路を内蔵した高速試験のテスト回路である。

【００１７】

【発明が解決しようとする課題】半導体集積回路で高速
試験を行うためには、ピンエレクトロニクスの浮遊容量
が非常に小さい試験装置を用いて試験を行う必要があ
る。しかしながら、前記のようにピンエレクトロニクス
の浮遊容量が非常に小さい試験装置は、非常に高価なう
え、このような試験装置は主に研究開発用である。よっ
て、広く量産工場への展開は、実施されていないのが現
状である。

【００１８】また、入力発生回路や期待値発生回路を含
む自己試験回路を内蔵する半導体集積回路や、内部記憶
装置を含む自己試験回路を内蔵する半導体集積回路は、
非常に大きな回路を高速試験用に内蔵する。そのため、
回路面積が増加してチップコストの増加につながる。

【００１９】特開平５−２６４６６７号公報に開示され
たテスト回路の場合、低速クロック信号を複数倍して高
速クロック信号を生成する周波数逓倍器、低速のパラレ
ル信号を高速のシリアル信号に変換するパラレル／シリ
アル変換器、及び高速のシリアル信号を低速のパラレル
信号に変換するシリアル／パラレル変換器などを設ける
必要がある。そのため、テスト回路の面積が増加して、
上記のようにチップコストの増加につながる。

【００２０】さらに、期待値発生回路や入力発生回路は
複雑な論理設計が必要であり、設計開発期間の延長にも
なりかねない。高速試験用データ変換回路を内蔵する場
合も、同様に回路規模を増加させるという問題がある。

【００２１】加えて、これらの自己試験回路及び高速試
験用データ変換回路を内蔵する半導体集積回路は、内部
の回路ブロック単位で試験を行うため、回路ブロック単
位では十分な高速試験を行えるが、回路ブロック間や出
力回路など回路ブロック以外の論理回路の高速試験が十
分行えない傾向がある。そのため、試験品質が低下する
原因になる。

【００２２】本発明は以上のような問題を鑑みてなされ
たものであり、その目的は、半導体集積回路を高価な試
験装置を使用することなく、また半導体集積回路の回路
規模の増大を抑制し、高速かつ正確に試験するための半
導体集積回路に内蔵される試験回路及び試験方法を提供
することである。

【００２３】

【課題を解決するための手段】この発明は、上記の課題
を解決するための手段として、以下の構成を備えいてい
る。

【００２４】(1) 出力端子と内部回路の信号出力部との
電気的接続を切断する開閉回路と、該出力端子から入力
された信号と該内部回路の信号出力部から出力された信
号との排他的論理和を出力する排他的論理和回路と、該
排他的論理和回路から出力された信号を保持する保持回
路と、を一組とした回路を複数備え、該複数の保持回路
から出力された信号の論理和を出力する論理和回路と、
該論理和回路の出力端子に接続されたモニタ端子と、を
備えたことを特徴とする。

【００２５】この構成においては、半導体集積回路の試
験回路として、開閉回路と、排他的論理和回路と、保持
回路と、を一組とした回路を複数備え、半導体集積回路
の出力端子と内部回路の信号出力部との電気的接続を開
閉回路で切断し、出力端子から入力された信号と内部回
路の信号出力部の出力信号との排他的論理和を排他的論
理和回路から出力し、排他的論理和回路から出力された
信号を保持回路で保持し、複数の保持回路から出力され
た信号の論理和が論理和回路からモニタ端子に出力され
る。したがって、半導体集積回路の内部回路を浮遊容量
を小さくしたピンエレクトロニクスを備えた高価な高速
半導体集積回路試験装置を使用することなく、安価に高
速テストを行うことが可能となる。

【００２６】(2) 入出力端子と内部回路の信号入出力部
との電気的接続を切断する開閉回路と、該入出力端子か
ら入力された信号と該内部回路の信号入出力部から出力
された信号との排他的論理和を出力する排他的論理和回
路と、該排他的論理和回路から出力された信号を保持す
る保持回路と、該保持回路に入力された信号保持を制御
する制御回路と、を一組とした回路を複数備え、該複数
の保持回路から出力された信号の論理和を出力する論理
和回路と、該論理和回路の出力端子に接続されたモニタ
端子と、を備えたことを特徴とする。

【００２７】この構成においては、半導体集積回路の試
験回路として、開閉回路と、排他的論理和回路と、保持
回路と、保持回路の制御回路と、を一組とした回路を複
数備え、半導体集積回路の入出力端子と内部回路の信号
入出力部との電気的接続を開閉回路で切断し、入出力端
子から入力された信号と内部回路の入出力部の出力信号
との排他的論理和を排他的論理和回路から出力し、排他
的論理和回路から出力された信号を信号保持を制御する
制御回路が接続された保持回路で保持し、複数の保持回
路から出力された信号の論理和が、論理和回路からモニ
タ端子に出力される。したがって、半導体集積回路の内
部回路の試験回路を簡単な回路で構成することによっ
て、回路面積の増大を抑えて、半導体集積回路の価格の
上昇を抑制することが可能となる。

【００２８】(3) 出力端子と内部回路の信号出力部との
電気的接続を切断する開閉回路と、該出力端子から入力
された信号と該内部回路の信号出力部から出力された信
号との排他的論理和を出力する排他的論理和回路と、該
排他的論理和回路から出力された信号を保持する第１の
保持回路と、を一組とした回路を複数備え、半導体集積
回路の内部回路の信号入出力部と入出力端子との電気的
接続を切断する開閉回路と、該入出力端子から入力され
た信号と該内部回路の信号入出力部から出力された信号
との排他的論理和を出力する排他的論理和回路と、排他
的論理和回路から出力された信号を保持する第２の保持
回路と、該第２の保持回路に入力された信号保持を制御
する制御回路と、を一組とした回路を複数備え、該複数
の第１の保持回路及び該複数の第２の保持回路から出力
された信号の論理和を出力する論理和出力回路と、該論
理和回路の出力端子に接続されたモニタ端子と、を備え
たことを特徴とする。

【００２９】この構成においては、半導体集積回路の出
力端子と内部回路の信号出力部とに接続した試験回路
は、開閉回路と、排他的論理和回路と、第１の保持回路
と、を一組として構成された回路を複数備え、半導体集
積回路の内部回路の信号出力部と出力端子との電気的接
続を開閉回路で切断し、出力端子から入力された信号と
内部回路の信号出力部の出力信号との排他的論理和を排
他的論理和回路から出力し、排他的論理和回路から出力
された信号を第１の保持回路で保持する。また、半導体
集積回路の入出力端子と内部回路の信号入出力部とに接
続した試験回路は、開閉回路と、排他的論理和回路と、
第２の保持回路と、第２の保持回路の制御回路と、を一
組として構成された回路を複数備え、半導体集積回路の
内部回路の信号入出力部と入出力端子との電気的接続を
開閉回路で切断し、入出力端子から入力された信号と内
部回路の入出力部の出力信号との排他的論理和を排他的
論理和回路から出力し、排他的論理和回路から出力され
た信号を信号保持を制御する制御回路が接続された第２
の保持回路で保持する。そして、複数の第１の保持回路
及び複数の第２の保持回路から出力された信号の論理和
が論理和回路からモニタ端子に出力される。したがっ
て、出力端子、入出力端子毎に比較的簡易な試験回路を
内蔵させることにより内部回路の動作を、略すべての回
路ブロック及び出力回路を実動作に近いタイミングで高
速動作させることが可能であり、半導体集積回路の高速
試験を高品質にかつ安価に実行可能となる。

【００３０】(4) 前記開閉回路は、スリーステートゲー
ト回路であり、半導体集積回路の試験時に半導体集積回
路の内部回路の信号出力部と、半導体集積回路の出力端
子及び入出力端子と、の電気的接続を切断することを特
徴とする。

【００３１】この構成においては、半導体集積回路の試
験時に半導体集積回路の内部回路の信号出力部と、半導
体集積回路の出力端子及び入出力端子と、の電気的接続
を切断する開閉回路は、スリーステートゲート回路であ
る。したがって、試験時に、半導体集積回路の内部回路
の出力信号を半導体集積回路の出力端子や入出力端子か
ら出力させることなく、電気的接続を切断して、確実に
内部回路の出力信号を試験回路で試験することができ
る。

【００３２】(5) 前記出力端子及び入出力端子の少なく
とも一方から入力する信号は、内部回路の信号出力部が
出力する信号の期待値であることを特徴とする。

【００３３】この構成においては、内部回路の出力信号
の期待値を半導体集積回路の出力端子及び入出力端子の
少なくとも一方から入力する。したがって、内部回路の
信号出力部や信号入出力部から出力された信号と期待値
とを比較することで、内部回路から出力された信号の良
否判定を容易に行うことができる。なお、期待値とは、
内部回路に信号を入力した際に本来出力されるべき正規
の出力信号のことである。

【００３４】(6) 半導体集積回路の複数の出力端子と内
部回路の複数の信号出力部、及び半導体集積回路の複数
の入出力端子と内部回路の複数の信号入出力部のいずれ
か一方の電気的接続を複数の開閉回路で切断し、該出力
端子及び該入出力端子のいずれか一方から入力された信
号と該内部回路の出力信号との排他的論理和を複数の排
他的論理和回路から出力し、該排他的論理和回路から出
力された信号の論理和を複数の論理和回路から出力し、
該論理和回路から出力された信号を制御信号によって信
号保持を制御される複数の保持回路で保持し、該複数の
保持回路から出力された信号の論理和を論理和回路から
出力し、該論理和回路の出力端子に接続されたモニタ端
子から出力された信号を確認することを特徴とする。

【００３５】この構成においては、半導体集積回路の内
部回路の複数の信号出力部と複数の出力端子、及び内部
回路の複数の信号入出力部と複数の入出力端子のいずれ
か一方の電気的接続を開閉回路で切断し、複数の出力端
子及び複数の入出力端子のいずれか一方から入力された
信号と内部回路の出力信号との排他的論理和を複数の排
他的論理和回路から出力し、複数の排他的論理和回路か
ら出力された信号を複数の保持回路で保持し、複数の保
持回路から出力された信号の論理和が論理和回路からモ
ニタ端子に出力される。したがって、半導体集積回路の
内部回路を浮遊容量を小さくした高価な高速半導体集積
回路試験装置を使用することなく、安価に高速テストを
行うことができる。また、半導体集積回路の内部回路の
試験回路を簡単な回路で構成することで、回路面積の増
大を抑えて、半導体集積回路の価格の上昇を抑制するも
のである。さらに、出力端子、入出力端子ごとに比較的
簡易な試験回路を内蔵させることにより内部回路の動作
を、略すべての回路ブロック及び出力回路を実動作に近
いタイミングで高速動作させることが可能であり、半導
体集積回路の高速試験を高品質にかつ安価に実行可能と
なる。

【００３６】

【発明の実施の形態】以下、本発明の実施形態に係る高
速試験を容易に行うことができる半導体集積回路の試験
回路を図１、図２にて詳細に説明する。図１は、本発明
の半導体集積回路の試験回路のブロック図である。ま
た、図２は、図１の回路におけるタイミングチャートで
ある。

【００３７】本発明の半導体集積回路の試験回路は、出
力端子及び入出力端子からの出力信号の試験を行うこと
ができる。

【００３８】試験回路の出力信号試験回路部Ａ１は、出
力バッファ７、排他的論理和ゲート１３、結果格納用レ
ジスタ１０、結果格納レジスタ用論理和ゲート１６によ
って構成される。

【００３９】半導体集積回路の内部回路４の信号出力部
は、制御用入力端子を備えたスリーステートゲート回路
である出力バッファ７を介して、出力端子１に接続され
ている。また、内部回路４の信号出力部は、排他的論理
回路である排他的論理和ゲート１３の２つの入力端子の
一方に接続されている。

【００４０】半導体集積回路の出力端子１は、排他的論
理和回路である排他的論理和ゲート１３の２つの入力端
子の他方に接続されている。また、排他的論理和ゲート
１３の出力端子は、第１の保持回路である結果格納用レ
ジスタ１０の入力端子Ｄに接続されている。さらに、結
果格納用レジスタ１０の出力端子Ｑは、論理和回路であ
る結果格納レジスタ用論理和ゲート１６の入力端子に接
続されている。

【００４１】なお、結果格納用レジスタ１０のクロック
入力端子ＣＫには、内部回路から所定のクロック信号が
入力される。また、結果格納用レジスタ１０のリセット
入力端子Ｒには、内部回路から出力バッファ７の制御用
入力端子に入力されるのと同じ信号が入力される。

【００４２】試験回路の入出力信号試験回路部Ａ２は、
出力バッファ８、排他的論理和ゲート１４、結果格納用
レジスタ１１、論理和ゲート１８、結果格納レジスタ用
論理和ゲート１６によって構成される。

【００４３】半導体集積回路の内部回路５の信号入出力
部は、制御用入力端子を備えたスリーステートゲート回
路である出力バッファ８を介して、入出力端子２に接続
されている。また、内部回路５の信号出力部は、排他的
論理回路である排他的論理和ゲート１４の２つの入力端
子の一方に接続されている。

【００４４】半導体集積回路の入出力端子２は、排他的
論理和ゲート１４の２つの入力端子の他方に接続されて
いる。また、排他的論理和ゲート１４の出力端子は、第
２の保持回路である結果格納用レジスタ１１の入力端子
Ｄに接続されている。さらに、結果格納用レジスタ１１
の出力端子Ｑは、論理和回路である結果格納レジスタ用
論理和ゲート１６の前記入力端子と異なる入力端子に接
続されている。

【００４５】なお、結果格納用レジスタ１１のクロック
入力端子ＣＫには、結果格納用レジスタ１１の信号保持
（ラッチ）を制御する制御回路である論理和ゲート１８
の出力端子が接続されている。この論理和ゲート１８の
２つの入力端子には、内部回路から所定のクロック信号
と、半導体集積回路の入出力の制御信号であるＩＯ＿Ｃ
ＴＲＬ信号と、が入力される。また、結果格納用レジス
タ１１のリセット入力端子Ｒには、内部回路から出力バ
ッファ８の制御用入力端子に入力されるのと同じＨＴＥ
ＳＴ１信号が入力される。

【００４６】本発明の半導体集積回路の試験回路は、上
記の出力信号試験回路部と入出力信号試験回路部とを複
数備えている。そして、各信号試験回路部の結果格納用
レジスタの出力端子Ｑは、論理和回路である論理和ゲー
ト１６の複数の入力端子に各々接続されている。

【００４７】次に、出力信号試験回路部Ａ１を用いて内
部回路４の信号出力部から出力された信号の試験方法に
ついて説明する。本発明において、出力端子１の出力信
号を試験する際には、出力端子１を信号入力端子として
使用して出力信号試験回路部Ａ１によって試験を行うと
ともに、半導体集積回路試験装置のピンエレクトロニク
スなどを介さずに半導体集積回路の試験回路で試験を行
い、試験結果出力を確認するものである。

【００４８】まず、半導体集積回路の試験回路は、ＨＴ
ＥＳＴ１信号をＨｉｇｈにすることで試験モードに設定
される。

【００４９】出力信号試験回路部Ａ１では、出力バッフ
ァ７の制御用入力端子に、ＨＴＥＳＴ１信号が入力され
る。ＨＴＥＳＴ１信号がＨｉｇｈの時は、出力バッファ
７の出力がハイインピーダンスとなり、内部回路４の信
号出力部と出力端子１との電気的接続が切断される。な
お、ＨＴＥＳＴ１信号がＬｏｗの時は、出力バッファ７
において、内部回路４の信号出力部と出力端子１とは、
電気的に接続された状態となる。

【００５０】また、半導体集積回路試験装置から半導体
集積回路の図外の入力端子を介して、内部回路４の図外
の信号入力部にテスト信号を入力する。さらに、この
時、テスト信号を内部回路４に入力した際に内部回路４
の信号出力部から出力される期待値を入力信号Ａ１＿Ｉ
として、出力端子１から入力する。

【００５１】排他的論理和ゲート１３には、内部回路４
の信号出力部から出力された信号Ａ１＿Ｏと、期待値入
力信号Ａ１＿Ｉと、が入力される。そして、排他的論理
和ゲート１３は、両信号の排他的論理和を出力端子から
出力する。

【００５２】ここで、排他的論理和ゲート１３は、期待
値入力信号Ａ１＿Ｉと内部回路４の出力信号Ａ１＿Ｏが
一致していれば、Ｌｏｗ信号を出力する。また、排他的
論理和ゲート１３は、期待値入力信号Ａ１＿Ｉと内部回
路４の出力信号Ａ１＿Ｏが不一致ならば、Ｈｉｇｈ信号
を出力する。

【００５３】排他的論理和ゲート１３の出力信号は、所
定のタイミングに設定された試験タイミングラッチ用ク
ロック信号ＣＫ１に応じて、結果格納用レジスタ１０に
格納・保持される。

【００５４】一方、入出力信号試験回路部Ａ２では、出
力バッファ８の制御用入力端子に、ＨＴＥＳＴ１信号が
入力される。ＨＴＥＳＴ１信号がＨｉｇｈの時は、出力
バッファ８の出力がハイインピーダンスとなり、内部回
路４の信号出力部と出力端子１との電気的接続が切断さ
れる。なお、ＨＴＥＳＴ１信号がＬｏｗの時は、出力バ
ッファ７において、内部回路４の信号出力部と出力端子
１とは、電気的に接続された状態となる。

【００５５】また、半導体集積回路試験装置から半導体
集積回路の図外の入力端子を介して、内部回路５の図外
の信号入力部にテスト信号を入力する。さらに、この
時、テスト信号を内部回路５に入力した際に内部回路５
の信号入出力部から出力される期待値を入力信号Ａ２＿
Ｉとして、出力端子２から入力する。

【００５６】排他的論理和ゲート１４には、内部回路５
の信号入出力部から出力された信号Ａ２＿Ｏと、期待値
入力信号Ａ２＿Ｉと、が入力される。そして、排他的論
理和ゲート１４は、両信号の排他的論理和を出力端子か
ら出力する。

【００５７】ここで、排他的論理和ゲート１４は、期待
値入力信号Ａ２＿Ｉと内部回路５の出力信号Ａ２＿Ｏが
一致していれば、Ｌｏｗ信号を出力する。また、排他的
論理和ゲート１４は、期待値入力信号Ａ２＿Ｉと内部回
路５の出力信号Ａ２＿Ｏが不一致ならば、Ｈｉｇｈ信号
を出力する。

【００５８】排他的論理和ゲート１４の出力信号は、所
定のタイミングに設定された試験タイミングラッチ用ク
ロック信号ＣＫ２に応じて、結果格納用レジスタ１１に
保持、格納される。

【００５９】ここで、出力信号試験回路Ａ１の動作と異
なるのは、ＩＯ＿ＣＴＲＬ信号がＨＩＧＨとなる入力モ
ード時には、クロック信号が所定のタイミングで変化し
ても、論理和ゲート１８から出力される試験タイミング
ラッチ用クロック信号ＣＫ２を非アクティブとする。そ
して、結果格納用レジスタ１１へのラッチを禁止してい
る点である。

【００６０】これは、入出力端子の出力信号の試験時
に、出力モードから入力モードに切り替わった後の入力
モード時での結果格納用レジスタ１１の出力の変動を防
止して、不良判定が発生しないようにするものである。

【００６１】結果格納用レジスタ１０や結果格納用レジ
スタ１１などの論理和ゲート１６に接続された各結果格
納用レジスタから出力された信号は、論理ゲート１６に
入力される。そして、論理和ゲート１６から、各入力信
号の論理和がモニタ端子１７に出力される。

【００６２】論理和ゲート１６は、入力された信号に問
題がなければ、Ｈｉｇｈレベルの信号を出力する。しか
し、入力された信号が１つでも不良信号であると、Ｌｏ
ｗレベルの信号を出力する。

【００６３】そのため、モニタ端子１７を半導体集積回
路の浮遊容量が存在するピンエレクトロニクスに接続し
たために、モニタ端子から出力された信号が波形なま
り、信号遅延を起こしても、試験結果に影響を与えな
い。このため、ピンエレクトロニクス固有の浮遊容量が
小さい高価な半導体集積回路試験装置を使用する必要は
ない。

【００６４】上記のように本発明では、内部回路の出力
部や入出力部から出力された信号を出力端子１や入出力
端子２に出力して、半導体集積回路の外部に接続した半
導体集積回路試験装置のピンエレクトロニクスで試験を
行わずに、出力信号試験回路部Ａ１や出力信号試験回路
部Ａ２などの半導体集積回路に内蔵した試験回路で試験
を行う。そのため、出力信号遅延や波形なまりは発生し
ないため、入出力端子のみならず出力端子においても顕
著に効果を発揮する。

【００６５】また、上記の構成の試験回路を用いること
で、出力バッファ７〜９より内部の回路に対して高速試
験を実施するための試験回路の追加を行う必要がない。
そのため、比較的実動作に近いタイミングで内部回路を
動作させることができ、また出力バッファ以外のすべて
の回路を等価に高速動作させることができるので、非常
に高い品質の試験を行うことができる。

【００６６】なお、本発明の半導体集積回路の試験回路
の別の実施形態として、出力端子試験部のみを複数備え
るとともに、各端子試験部の結果格納用レジスタの出力
端子Ｑは、論理和ゲート１６の複数の入力端子に各々接
続するようにしてもよい。この場合、各部の動作は、図
１、図２を用いて説明した出力信号試験回路部Ａ１と同
様であるため、説明は省略する。

【００６７】また、本発明の半導体集積回路の試験回路
のさらに別の実施形態として、入出力端子試験部のみを
複数備えるとともに、各端子試験部の結果格納用レジス
タの出力端子Ｑは、論理和ゲート１６の複数の入力端子
に各々接続するようにしてもよい。この場合、各部の動
作は、図１、図２を用いて説明した入出力信号試験回路
部Ａ２と同様であるため、説明は省略する。

【００６８】以上のように、本発明を用いれば、高価な
試験装置を用いることなく、また回路規模の大きな自己
試験回路や高速試験用データ変換回路回路を内蔵させて
チップコストを増加させることなく、高速試験を行うこ
とができる。さらには、出力端子、入出力端子ごとに比
較的簡易な試験回路を内蔵させることにより内部回路の
動作を、略すべての回路ブロック及び出力回路を実動作
に近いタイミングで高速動作させることが可能であり、
半導体集積回路の高速試験を高品質にかつ安価に実行可
能となる。

【００６９】

【発明の効果】本発明によれば、以下の効果が得られ
る。

【００７０】(1) 半導体集積回路の試験回路として、開
閉回路と、排他的論理和回路と、保持回路と、を一組と
した回路を複数備え、半導体集積回路の出力端子と内部
回路の信号出力部との電気的接続を開閉回路で切断し、
出力端子から入力された信号と内部回路の信号出力部の
出力信号との排他的論理和を排他的論理和回路から出力
し、排他的論理和回路から出力された信号を保持回路で
保持し、複数の保持回路から出力された信号の論理和が
論理和回路からモニタ端子に出力されるので、半導体集
積回路の内部回路を浮遊容量を小さくしたピンエレクト
ロニクスを備えた高価な高速半導体集積回路試験装置を
使用することなく、安価に高速テストを行うことができ
る。

【００７１】(2) 半導体集積回路の試験回路として、開
閉回路と、排他的論理和回路と、保持回路と、保持回路
の制御回路と、を一組とした回路を複数備え、半導体集
積回路の入出力端子と内部回路の信号入出力部との電気
的接続を開閉回路で切断し、入出力端子から入力された
信号と内部回路の入出力部の出力信号との排他的論理和
を排他的論理和回路から出力し、排他的論理和回路から
出力された信号を信号保持を制御する制御回路が接続さ
れた保持回路で保持し、複数の保持回路から出力された
信号の論理和が、論理和回路からモニタ端子に出力され
るので、半導体集積回路の内部回路の試験回路を簡単な
回路で構成することによって、回路面積の増大を抑え
て、半導体集積回路の価格の上昇を抑制することができ
る。

【００７２】(3) 半導体集積回路の出力端子と内部回路
の信号出力部とに接続した試験回路は、開閉回路と、排
他的論理和回路と、第１の保持回路と、を一組として構
成された回路を複数備え、半導体集積回路の内部回路の
信号出力部と出力端子との電気的接続を開閉回路で切断
し、出力端子から入力された信号と内部回路の信号出力
部の出力信号との排他的論理和を排他的論理和回路から
出力し、排他的論理和回路から出力された信号を第１の
保持回路で保持する。また、半導体集積回路の入出力端
子と内部回路の信号入出力部とに接続した試験回路は、
開閉回路と、排他的論理和回路と、第２の保持回路と、
第２の保持回路の制御回路と、を一組として構成された
回路を複数備え、半導体集積回路の内部回路の信号入出
力部と入出力端子との電気的接続を開閉回路で切断し、
入出力端子から入力された信号と内部回路の入出力部の
出力信号との排他的論理和を排他的論理和回路から出力
し、排他的論理和回路から出力された信号を信号保持を
制御する制御回路が接続された第２の保持回路で保持す
る。そして、複数の第１の保持回路及び複数の第２の保
持回路から出力された信号の論理和が論理和回路からモ
ニタ端子に出力されるので、出力端子、入出力端子毎に
比較的簡易な試験回路を内蔵させることにより内部回路
の動作を、略すべての回路ブロック及び出力回路を実動
作に近いタイミングで高速動作させることが可能であ
り、半導体集積回路の高速試験を高品質にかつ安価に実
行することができる。

【００７３】(4) 半導体集積回路の試験時に半導体集積
回路の内部回路の信号出力部と、半導体集積回路の出力
端子及び入出力端子と、の電気的接続を切断する開閉回
路を、スリーステートゲート回路とすることによって、
試験時に、半導体集積回路の内部回路の出力信号を半導
体集積回路の出力端子や入出力端子から出力させること
なく、電気的接続を切断して、確実に内部回路の出力信
号を試験回路で試験することができる。

【００７４】(5) 内部回路の出力信号の期待値を半導体
集積回路の出力端子及び入出力端子の少なくとも一方か
ら入力させることにより、内部回路の信号出力部や信号
入出力部から出力された信号と期待値とを比較すること
で、内部回路から出力された信号の良否判定を容易に行
うことができる。

【００７５】(6) 半導体集積回路の内部回路の複数の信
号出力部と複数の出力端子、及び内部回路の複数の信号
入出力部と複数の入出力端子のいずれか一方の電気的接
続を開閉回路で切断し、複数の出力端子及び複数の入出
力端子のいずれか一方から入力された信号と内部回路の
出力信号との排他的論理和を複数の排他的論理和回路か
ら出力し、複数の排他的論理和回路から出力された信号
を複数の保持回路で保持し、複数の保持回路から出力さ
れた信号の論理和が論理和回路からモニタ端子に出力さ
れるため、半導体集積回路の内部回路を浮遊容量を小さ
くした高価な高速半導体集積回路試験装置を使用するこ
となく、安価に高速テストを行うことができる。また、
半導体集積回路の内部回路の試験回路を簡単な回路で構
成することで、回路面積の増大を抑えて、半導体集積回
路の価格の上昇を抑制するものである。さらに、出力端
子、入出力端子ごとに比較的簡易な試験回路を内蔵させ
ることにより内部回路の動作を、略すべての回路ブロッ
ク及び出力回路を実動作に近いタイミングで高速動作さ
せることが可能であり、半導体集積回路の高速試験を高
品質にかつ安価に実行することができる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の試験回路のブロック
図である。

【図２】図１に示した回路におけるタイミングチャート
である。

【図３】従来の半導体集積回路の試験回路の構成を示す
ブロック図である。

【図４】従来の半導体集積回路の図４とは異なる試験回
路の構成を示すブロック図である。

【符号の説明】

２−入出力端子 ５−半導体集積回路の内部回路５ ８−開閉回路（出力バッファ） １１−保持回路（レジスタ） １４−排他的論理和回路 １６−論理和回路 １７−モニタ端子 １８−保持回路の制御回路（論理和ゲート）

Claims (6)

【特許請求の範囲】
1. 【請求項１】 出力端子と内部回路の信号出力部との電
   気的接続を切断する開閉回路と、該出力端子から入力さ
   れた信号と該内部回路の信号出力部から出力された信号
   との排他的論理和を出力する排他的論理和回路と、該排
   他的論理和回路から出力された信号を保持する保持回路
   と、を一組とした回路を複数備え、 該複数の保持回路から出力された信号の論理和を出力す
   る論理和回路と、該論理和回路の出力端子に接続された
   モニタ端子と、を備えたことを特徴とする半導体集積回
   路の試験回路。
2. 【請求項２】 入出力端子と内部回路の信号入出力部と
   の電気的接続を切断する開閉回路と、該入出力端子から
   入力された信号と該内部回路の信号入出力部から出力さ
   れた信号との排他的論理和を出力する排他的論理和回路
   と、該排他的論理和回路から出力された信号を保持する
   保持回路と、該保持回路に入力された信号保持を制御す
   る制御回路と、を一組とした回路を複数備え、 該複数の保持回路から出力された信号の論理和を出力す
   る論理和回路と、該論理和回路の出力端子に接続された
   モニタ端子と、を備えたことを特徴とする半導体集積回
   路の試験回路。
3. 【請求項３】 出力端子と内部回路の信号出力部との電
   気的接続を切断する開閉回路と、該出力端子から入力さ
   れた信号と該内部回路の信号出力部から出力された信号
   との排他的論理和を出力する排他的論理和回路と、該排
   他的論理和回路から出力された信号を保持する第１の保
   持回路と、を一組とした回路を複数備え、 半導体集積回路の内部回路の信号入出力部と入出力端子
   との電気的接続を切断する開閉回路と、該入出力端子か
   ら入力された信号と該内部回路の信号入出力部から出力
   された信号との排他的論理和を出力する排他的論理和回
   路と、排他的論理和回路から出力された信号を保持する
   第２の保持回路と、該第２の保持回路に入力された信号
   保持を制御する制御回路と、を一組とした回路を複数備
   え、 該複数の第１の保持回路及び該複数の第２の保持回路か
   ら出力された信号の論理和を出力する論理和出力回路
   と、該論理和回路の出力端子に接続されたモニタ端子
   と、を備えたことを特徴とする半導体集積回路の試験回
   路。
4. 【請求項４】 前記開閉回路は、スリーステートゲート
   回路であり、半導体集積回路の試験時に半導体集積回路
   の内部回路の信号出力部と、半導体集積回路の出力端子
   及び入出力端子と、の電気的接続を切断することを特徴
   とする請求項１乃至３のいずれかに記載の半導体集積回
   路の試験回路。
5. 【請求項５】 前記出力端子及び入出力端子の少なくと
   も一方から入力する信号は、内部回路の信号出力部が出
   力する信号の期待値であることを特徴とする請求項１乃
   至４のいずれかに記載の半導体集積回路の試験回路。
6. 【請求項６】 半導体集積回路の複数の出力端子と内部
   回路の複数の信号出力部、及び半導体集積回路の複数の
   入出力端子と内部回路の複数の信号入出力部のいずれか
   一方の電気的接続を複数の開閉回路で切断し、該出力端
   子及び該入出力端子のいずれか一方から入力された信号
   と該内部回路の出力信号との排他的論理和を複数の排他
   的論理和回路から出力し、該排他的論理和回路から出力
   された信号の論理和を複数の論理和回路から出力し、該
   論理和回路から出力された信号を制御信号によって信号
   保持を制御される複数の保持回路で保持し、該複数の保
   持回路から出力された信号の論理和を論理和回路から出
   力し、該論理和回路の出力端子に接続されたモニタ端子
   から出力された信号を確認することを特徴とする半導体
   集積回路の試験方法。