JP2001186011A - 集積回路装置 - Google Patents
集積回路装置Info
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Abstract
(57)【要約】
【課題】 ＩＰ（設計資産）の活用によって各機能ブロ
ックを組み合わせたシステムＬＳＩなどの設計におい
て、設計評価および評価結果の対策の容易化を実現し、
設計品質の向上を図ること。 【解決手段】 複数の機能ブロック１１〜１４と、機能
ブロック１１〜１４を並列に協調して動作させるグルー
・ロジック（ＧＬＵＥ ＬＯＧＩＣ）とからなる集積回
路装置において、機能ブロック１１〜１４間およびグル
ー・ロジックの一部または全部を相互接続するＦＰＧＡ
１５を備える。
ックを組み合わせたシステムＬＳＩなどの設計におい
て、設計評価および評価結果の対策の容易化を実現し、
設計品質の向上を図ること。 【解決手段】 複数の機能ブロック１１〜１４と、機能
ブロック１１〜１４を並列に協調して動作させるグルー
・ロジック（ＧＬＵＥ ＬＯＧＩＣ）とからなる集積回
路装置において、機能ブロック１１〜１４間およびグル
ー・ロジックの一部または全部を相互接続するＦＰＧＡ
１５を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＰ（Ｉｎｔｅｌ
ｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）と呼称される機能
ブロックを複数組み合わせて実現するシステムＬＳＩな
どの集積回路装置に関する。
ｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）と呼称される機能
ブロックを複数組み合わせて実現するシステムＬＳＩな
どの集積回路装置に関する。
【０００２】
【従来の技術】近年、ＩＣ（集積回路）の設計技術や製
造技術の急速な進歩により、従来、複数のＩＣやＬＳＩ
で構成したシステム機能を、少数の専用機能をもったチ
ップで実現できるように、数１００万ゲートが１チップ
に集積されたシステムＬＳＩが設計されている。一般的
に数１００万ゲートをフラットなゲートレベルですべて
の機能を最初から設計することは、開発期間・信頼性評
価などの理由によりまれである。また、電子機器は新し
いサービスの登場や個性化の進展により、モデルチェン
ジが頻繁に行われ、製品寿命が短く、多品種・多様化し
ている。このため、これら電子機器に搭載されるシステ
ムＬＳＩなどの設計期間を短縮し、リスクを回避する必
要がある。
造技術の急速な進歩により、従来、複数のＩＣやＬＳＩ
で構成したシステム機能を、少数の専用機能をもったチ
ップで実現できるように、数１００万ゲートが１チップ
に集積されたシステムＬＳＩが設計されている。一般的
に数１００万ゲートをフラットなゲートレベルですべて
の機能を最初から設計することは、開発期間・信頼性評
価などの理由によりまれである。また、電子機器は新し
いサービスの登場や個性化の進展により、モデルチェン
ジが頻繁に行われ、製品寿命が短く、多品種・多様化し
ている。このため、これら電子機器に搭載されるシステ
ムＬＳＩなどの設計期間を短縮し、リスクを回避する必
要がある。
【０００３】そこで、プロセッサやＤＳＰ（ｄｉｇｉｔ
ａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）などの演算
器を、多くは過去に設計され実績のある機能ブロックを
再利用するか、あるいはＩＰ（Ｉｎｔｅｌｌｅｃｔｕａ
ｌ Ｐｒｏｐｅｒｔｙ：設計資産）と呼ばれる機能ブロ
ックを外部から調達し、それぞれの機能ブロックを組み
合わせることで、システムＬＳＩを実現している。
ａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）などの演算
器を、多くは過去に設計され実績のある機能ブロックを
再利用するか、あるいはＩＰ（Ｉｎｔｅｌｌｅｃｔｕａ
ｌ Ｐｒｏｐｅｒｔｙ：設計資産）と呼ばれる機能ブロ
ックを外部から調達し、それぞれの機能ブロックを組み
合わせることで、システムＬＳＩを実現している。
【０００４】すなわち、ＩＰは、半導体業界で、各社が
設計したシステムＬＳＩの各機能ブロックを指し、部品
のように流通させたり、再利用を図っている。システム
ＬＳＩでは、種々の機能ブロックを一片のシリコンチッ
プに集約し複合するので、ＬＳＩごとに機能ブロックを
新たに開発するのに対して効率的である。ＩＰには、高
集積・高性能のＣＰＵやＤＳＰ、フィルタ回路、各種の
大記憶容量メモリ、音声や画像の処理回路、各種のイン
ターフェース回路、さらにはアナログ・デジタル混成信
号処理回路など各種の機能回路ブロック（ライブラリ）
が流通している。
設計したシステムＬＳＩの各機能ブロックを指し、部品
のように流通させたり、再利用を図っている。システム
ＬＳＩでは、種々の機能ブロックを一片のシリコンチッ
プに集約し複合するので、ＬＳＩごとに機能ブロックを
新たに開発するのに対して効率的である。ＩＰには、高
集積・高性能のＣＰＵやＤＳＰ、フィルタ回路、各種の
大記憶容量メモリ、音声や画像の処理回路、各種のイン
ターフェース回路、さらにはアナログ・デジタル混成信
号処理回路など各種の機能回路ブロック（ライブラリ）
が流通している。
【０００５】図５は、従来におけるシステムＬＳＩの構
成を示すブロック図である。この従来におけるシステム
ＬＳＩ１は、それぞれ異なる機能を有する機能ブロック
Ａ〜Ｄ（２〜５）をＧＬＵＥ ＬＯＧＩＣ６で相互接続
した構成となっている。すなわち、ＧＬＵＥ ＬＯＧＩ
Ｃ６によって、機能ブロックＡ〜Ｄの複数の異なる機能
に対し、それぞれの機能ブロック間の制御を取り持ち、
それらを互いに協調して動作させる。
成を示すブロック図である。この従来におけるシステム
ＬＳＩ１は、それぞれ異なる機能を有する機能ブロック
Ａ〜Ｄ（２〜５）をＧＬＵＥ ＬＯＧＩＣ６で相互接続
した構成となっている。すなわち、ＧＬＵＥ ＬＯＧＩ
Ｃ６によって、機能ブロックＡ〜Ｄの複数の異なる機能
に対し、それぞれの機能ブロック間の制御を取り持ち、
それらを互いに協調して動作させる。
【０００６】さて、複雑、大規模化したＬＳＩテスト
は、テスト・プログラム作成に大きな時間を費やすこと
になる。したがって、テスト評価の負荷を軽減しようと
するのがテスト容易化設計である。ここでは、あらかじ
めテスト・パターン生成がしやすいように、テスト設計
（Ｔｅｓｔｉｎｇ Ｄｅｓｉｇｎ）で対策を実施してお
く方法を用いる。具体的なテスト容易化設計方法には、
アドホック方式、スキャン・デザイン方式、ビルトイン
方式などがある。
は、テスト・プログラム作成に大きな時間を費やすこと
になる。したがって、テスト評価の負荷を軽減しようと
するのがテスト容易化設計である。ここでは、あらかじ
めテスト・パターン生成がしやすいように、テスト設計
（Ｔｅｓｔｉｎｇ Ｄｅｓｉｇｎ）で対策を実施してお
く方法を用いる。具体的なテスト容易化設計方法には、
アドホック方式、スキャン・デザイン方式、ビルトイン
方式などがある。
【０００７】なお、本発明に関連する参考技術文献とし
て、たとえば特開平７−２８１９２３号公報の「プログ
ラマブルロジック回路を用いた電子回路」が開示されて
いる。ここでは、プリント基板に複数個のＰＬＤの間
に、テスト用あるいはジャンパー接続用としてピンが複
数組設けられたジャンパピンを設けることにより、回路
のディバック時に設計変更が生じた場合にも、ジャンパ
線を半田付け等により接続することなく、ジャンパソケ
ットにより容易に対応可能としている。また、ＦＰＧＡ
によりシミレーション解析を行うものが、特開平１０−
６３７０４号公報の「半導体試験装置」、特開平６−８
５２１４号公報に開示されている。なお、これらは、Ｇ
ＬＵＥ ＬＯＧＩＣをＦＰＧＡに置き換えるものではな
い。
て、たとえば特開平７−２８１９２３号公報の「プログ
ラマブルロジック回路を用いた電子回路」が開示されて
いる。ここでは、プリント基板に複数個のＰＬＤの間
に、テスト用あるいはジャンパー接続用としてピンが複
数組設けられたジャンパピンを設けることにより、回路
のディバック時に設計変更が生じた場合にも、ジャンパ
線を半田付け等により接続することなく、ジャンパソケ
ットにより容易に対応可能としている。また、ＦＰＧＡ
によりシミレーション解析を行うものが、特開平１０−
６３７０４号公報の「半導体試験装置」、特開平６−８
５２１４号公報に開示されている。なお、これらは、Ｇ
ＬＵＥ ＬＯＧＩＣをＦＰＧＡに置き換えるものではな
い。
【０００８】
【発明が解決しようとする課題】しかしながら、図５に
示されるような従来の手法でシステムＬＳＩを設計した
場合、以下のような問題点があった。第１に、外部から
調達したＩＰ（設計資産）は設計品質がまちまちであ
り、供給されるシミュレーションモデルの精度にもバラ
ツキがある。シミュレーションモデルの精度が低レベル
であると、完成した実チップと動作が異なったり、タイ
ミング精度に起因する不具合が生じる。この不具合が生
じた場合、それぞれの機能ブロックがＧＬＵＥ ＬＯＧ
ＩＣによって相互接続されているので、各機能ブロック
を直接アクセスすることができず、その解析が困難であ
る。
示されるような従来の手法でシステムＬＳＩを設計した
場合、以下のような問題点があった。第１に、外部から
調達したＩＰ（設計資産）は設計品質がまちまちであ
り、供給されるシミュレーションモデルの精度にもバラ
ツキがある。シミュレーションモデルの精度が低レベル
であると、完成した実チップと動作が異なったり、タイ
ミング精度に起因する不具合が生じる。この不具合が生
じた場合、それぞれの機能ブロックがＧＬＵＥ ＬＯＧ
ＩＣによって相互接続されているので、各機能ブロック
を直接アクセスすることができず、その解析が困難であ
る。
【０００９】第２に、完成されたチップのテスト（評
価）は、機能ブロック毎にテスト容易化設計の標準化方
式であるバウンダリスキャン（Ｂｏｕｎｄａｒｙ Ｓｃ
ａｎＤｅｓｉｇｎ）手法で行う場合が多い。この場合、
テストプログラム作成に多くの時間が必要になると共
に、チップを実際のクロックより低速のクロックでしか
テストすることができず、テスト評価に時間がかかり、
設計品質の向上を阻害するという問題点があった。
価）は、機能ブロック毎にテスト容易化設計の標準化方
式であるバウンダリスキャン（Ｂｏｕｎｄａｒｙ Ｓｃ
ａｎＤｅｓｉｇｎ）手法で行う場合が多い。この場合、
テストプログラム作成に多くの時間が必要になると共
に、チップを実際のクロックより低速のクロックでしか
テストすることができず、テスト評価に時間がかかり、
設計品質の向上を阻害するという問題点があった。
【００１０】本発明は、上記に鑑みてなされたものであ
って、ＩＰ（設計資産）の活用によって各機能ブロック
を組み合わせたシステムＬＳＩなどの設計において、設
計評価および評価結果の対策の容易化を実現し、設計品
質の向上を図ることを目的とする。
って、ＩＰ（設計資産）の活用によって各機能ブロック
を組み合わせたシステムＬＳＩなどの設計において、設
計評価および評価結果の対策の容易化を実現し、設計品
質の向上を図ることを目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１にかかる集積回路装置にあっては、複数
の機能回路ブロックと、前記機能回路ブロックを並列に
協調して動作させるグルー・ロジック（ＧＬＵＥ ＬＯ
ＧＩＣ）とからなる集積回路装置において、前記機能回
路ブロック間および前記グルー・ロジックの一部または
全部を相互接続するプログラムマブルロジックを備えた
ものである。
めに、請求項１にかかる集積回路装置にあっては、複数
の機能回路ブロックと、前記機能回路ブロックを並列に
協調して動作させるグルー・ロジック（ＧＬＵＥ ＬＯ
ＧＩＣ）とからなる集積回路装置において、前記機能回
路ブロック間および前記グルー・ロジックの一部または
全部を相互接続するプログラムマブルロジックを備えた
ものである。
【００１２】この発明によれば、たとえば、ＩＰ（設計
資産）を活用し、機能回路ブロックを１チップ上に配列
してシステムＬＳＩを設計する際に、配列した機能回路
ブロック間をプログラム実行可能なプログラムマブルロ
ジックで相互接続することにより、各機能ブロックでタ
イミングの不具合が発生しても、セットアップ／ホール
ドの問題であれば、プログラムマブルロジックでゲート
の段数を調整することにより対応することが可能にな
る。また、機能回路ブロックそれぞれについて致命的な
不具合が発生した場合、その機能の一部または全部をプ
ログラマブルロジックで置き換えることが困難な場合に
も、不具合が発生した機能回路ブロックを切り離すこと
により、デバックが可能となる。
資産）を活用し、機能回路ブロックを１チップ上に配列
してシステムＬＳＩを設計する際に、配列した機能回路
ブロック間をプログラム実行可能なプログラムマブルロ
ジックで相互接続することにより、各機能ブロックでタ
イミングの不具合が発生しても、セットアップ／ホール
ドの問題であれば、プログラムマブルロジックでゲート
の段数を調整することにより対応することが可能にな
る。また、機能回路ブロックそれぞれについて致命的な
不具合が発生した場合、その機能の一部または全部をプ
ログラマブルロジックで置き換えることが困難な場合に
も、不具合が発生した機能回路ブロックを切り離すこと
により、デバックが可能となる。
【００１３】また、請求項２にかかる集積回路装置にあ
っては、さらに、外部入出力端子を設け、前記外部入出
力端子の一部または全部が前記プログラマブルロジック
を経由して前記機能回路ブロックに接続されているもの
である。
っては、さらに、外部入出力端子を設け、前記外部入出
力端子の一部または全部が前記プログラマブルロジック
を経由して前記機能回路ブロックに接続されているもの
である。
【００１４】この発明によれば、外部入出力端子の一部
または全部を、プログラマブルロジックを経由して機能
回路ブロックに接続する構成とすることにより、ＩＰ
（設計資産）単位でのテスト検証が実現可能となる。
または全部を、プログラマブルロジックを経由して機能
回路ブロックに接続する構成とすることにより、ＩＰ
（設計資産）単位でのテスト検証が実現可能となる。
【００１５】また、請求項３にかかる集積回路装置にあ
っては、さらに、前記プログラムマブルロジックは、複
数のブロックに分割され、分割された各ブロック間を固
定配線で接続されるものである。
っては、さらに、前記プログラムマブルロジックは、複
数のブロックに分割され、分割された各ブロック間を固
定配線で接続されるものである。
【００１６】この発明によれば、プログラムマブルロジ
ックを、複数のブロックに分割し、その各ブロック間を
固定配線で接続することにより、高密度の各ブロック間
配線が可能となる。
ックを、複数のブロックに分割し、その各ブロック間を
固定配線で接続することにより、高密度の各ブロック間
配線が可能となる。
【００１７】また、請求項４にかかる集積回路装置にあ
っては、前記プログラムマブルロジックは、ＦＰＧＡ
（フィールドプログラムゲートアレイ）で構成するもの
である。
っては、前記プログラムマブルロジックは、ＦＰＧＡ
（フィールドプログラムゲートアレイ）で構成するもの
である。
【００１８】この発明によれば、プログラムマブルロジ
ックとして、ＦＰＧＡ（フィールドプログラムゲートア
レイ）を用いることにより、数十万〜百万ゲートレベル
の大規模集積回路のテスト検証およびその対策が可能と
なる。
ックとして、ＦＰＧＡ（フィールドプログラムゲートア
レイ）を用いることにより、数十万〜百万ゲートレベル
の大規模集積回路のテスト検証およびその対策が可能と
なる。
【００１９】
【発明の実施の形態】以下、本発明にかかる集積回路装
置の好適な実施の形態について添付図面を参照し、詳細
に説明する。なお、この実施の形態によって、本発明が
限定されるものではない。
置の好適な実施の形態について添付図面を参照し、詳細
に説明する。なお、この実施の形態によって、本発明が
限定されるものではない。
【００２０】この実施の形態による集積回路装置とし
て、システムＬＳＩを例にとって説明する。ここでのシ
ステムＬＳＩは、１つのチップ上に、複数のＩＰ（Ｉｎ
ｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ：設計資産）
を複合（集積）し、それぞれのＩＰの接続およびＧＬＵ
Ｅ ＬＯＧＩＣをプログラム可能なように構成すること
により、設計品質を向上させるものである。
て、システムＬＳＩを例にとって説明する。ここでのシ
ステムＬＳＩは、１つのチップ上に、複数のＩＰ（Ｉｎ
ｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ：設計資産）
を複合（集積）し、それぞれのＩＰの接続およびＧＬＵ
Ｅ ＬＯＧＩＣをプログラム可能なように構成すること
により、設計品質を向上させるものである。
【００２１】図１は、本発明の実施の形態にかかるシス
テムＬＳＩの第１の構成を示すブロック図である。この
システムＬＳＩ１０は、図示するように、４個の機能ブ
ロック（Ａ〜Ｄ）１１，１２，１３，１４で構成されて
いる。各機能ブロックの入出力は、プログラム可能なＰ
ＬＤ（ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖ
ｉｃｅ）を用いる。特に、本例では１００万ゲートレベ
ルのゲート数に対応可能な大規模化なＦＰＧＡ（ｆｉｅ
ｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅａｒｒａ
ｙ）１５を経由して相互に接続されている。
テムＬＳＩの第１の構成を示すブロック図である。この
システムＬＳＩ１０は、図示するように、４個の機能ブ
ロック（Ａ〜Ｄ）１１，１２，１３，１４で構成されて
いる。各機能ブロックの入出力は、プログラム可能なＰ
ＬＤ（ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖ
ｉｃｅ）を用いる。特に、本例では１００万ゲートレベ
ルのゲート数に対応可能な大規模化なＦＰＧＡ（ｆｉｅ
ｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅａｒｒａ
ｙ）１５を経由して相互に接続されている。
【００２２】なお、ＰＬＤ（プログラマブルロジックデ
バイス）は、ＡＮＤゲートの配列とＯＲゲートの配列で
あって、ＡＮＤゲートの出力がＯＲゲートの入力につな
がる構造を有している。このＡＮＤゲートとＯＲゲート
の配列の構造を、ユーザがチップ上に形成されたヒュー
ズを電気的に選択して破壊することにより決定する。Ｐ
ＬＤは、利用可能なゲート数は２〜３ｋに留まってお
り、大規模化が要求される場合には、たとえば、図４に
示すような、ＦＰＧＡ（フィールドプログラマブルゲー
トアレイ）を用いる。
バイス）は、ＡＮＤゲートの配列とＯＲゲートの配列で
あって、ＡＮＤゲートの出力がＯＲゲートの入力につな
がる構造を有している。このＡＮＤゲートとＯＲゲート
の配列の構造を、ユーザがチップ上に形成されたヒュー
ズを電気的に選択して破壊することにより決定する。Ｐ
ＬＤは、利用可能なゲート数は２〜３ｋに留まってお
り、大規模化が要求される場合には、たとえば、図４に
示すような、ＦＰＧＡ（フィールドプログラマブルゲー
トアレイ）を用いる。
【００２３】ＦＰＧＡは、基本論理回路で構成された論
理モジュールと、未接続の配線をチップに配置し、ユー
ザがプログラム素子を使って配線を完成させることで、
所望とする機能を実現するものである。たとえば、ＦＰ
ＧＡ１５は図４に示すように、論理構造可変の論理ブロ
ック３０がアレイ状に配列されており、論理ブロック３
０の間にスイッチマトリクス３１、配線チャネル３２が
設けられている。論理ブロック３０内の論理構造の決定
と論理ブロック間配線の交差点にプログラマブル素子
（スイッチマトリクス３１）が使われる。プログラマブ
ル素子の実現方法には、ゲートがメモリセルに接続され
たスイッチトランジスタによる方法と、２電極間に誘電
体をはさみ電気パルスで絶縁破壊を起こし、双方向に導
通させるアンチフューズ方式があり、その特長を考慮し
て選択すればよい。
理モジュールと、未接続の配線をチップに配置し、ユー
ザがプログラム素子を使って配線を完成させることで、
所望とする機能を実現するものである。たとえば、ＦＰ
ＧＡ１５は図４に示すように、論理構造可変の論理ブロ
ック３０がアレイ状に配列されており、論理ブロック３
０の間にスイッチマトリクス３１、配線チャネル３２が
設けられている。論理ブロック３０内の論理構造の決定
と論理ブロック間配線の交差点にプログラマブル素子
（スイッチマトリクス３１）が使われる。プログラマブ
ル素子の実現方法には、ゲートがメモリセルに接続され
たスイッチトランジスタによる方法と、２電極間に誘電
体をはさみ電気パルスで絶縁破壊を起こし、双方向に導
通させるアンチフューズ方式があり、その特長を考慮し
て選択すればよい。
【００２４】なお、機能ブロックＡ〜Ｄは、ＩＰ（設計
資産）の活用により、たとえば、マイクロプロセッサや
ＤＳＰ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓ
ｓｏｒ）、フィルタ回路、入出力回路、インターフェー
ス回路など各種の機能ライブラリが相当する。また、シ
ステムＬＳＩとして、たとえば、レーザプリンタの制御
用ＬＳＩとして、プロセッサコア、キャッシュメモリ、
ＰＬＬ回路といったコアを内蔵する。あるいは、システ
ムＬＳＩをデジタル・セット・トップ・ボックス用の場
合には、ＭＰＥＧ２デコーダ、Ｄ／Ａコンバータ、ビデ
オエンコーダ、グラフィックエンジン、ストリームデコ
ーダ、ＰＬＬ、ＣＰＵコアなどの機能ブロックが１チッ
プ上に高集積されて搭載される。
資産）の活用により、たとえば、マイクロプロセッサや
ＤＳＰ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓ
ｓｏｒ）、フィルタ回路、入出力回路、インターフェー
ス回路など各種の機能ライブラリが相当する。また、シ
ステムＬＳＩとして、たとえば、レーザプリンタの制御
用ＬＳＩとして、プロセッサコア、キャッシュメモリ、
ＰＬＬ回路といったコアを内蔵する。あるいは、システ
ムＬＳＩをデジタル・セット・トップ・ボックス用の場
合には、ＭＰＥＧ２デコーダ、Ｄ／Ａコンバータ、ビデ
オエンコーダ、グラフィックエンジン、ストリームデコ
ーダ、ＰＬＬ、ＣＰＵコアなどの機能ブロックが１チッ
プ上に高集積されて搭載される。
【００２５】さて、以上のように構成されたシステムＬ
ＳＩにおいて所望する機能の検証を行う。すなわち、機
能ブロックＡ〜Ｄに対し、論理ブロック構造を有するＦ
ＰＧＡ１５によって、機器に組み込んだ状態でプログラ
ムを行いそれぞれの機能を並列に協調動作させ、１つの
チップで異なった機能（被搭載機器が要求する仕様）を
実行させる。ここで、機能ブロックＡ〜Ｄでタイミング
の不具合が発生しても、セットアップ／ホールドの問題
であれば、ＦＰＧＡ１５でゲートの段数を調整すること
により対応することが可能になる。
ＳＩにおいて所望する機能の検証を行う。すなわち、機
能ブロックＡ〜Ｄに対し、論理ブロック構造を有するＦ
ＰＧＡ１５によって、機器に組み込んだ状態でプログラ
ムを行いそれぞれの機能を並列に協調動作させ、１つの
チップで異なった機能（被搭載機器が要求する仕様）を
実行させる。ここで、機能ブロックＡ〜Ｄでタイミング
の不具合が発生しても、セットアップ／ホールドの問題
であれば、ＦＰＧＡ１５でゲートの段数を調整すること
により対応することが可能になる。
【００２６】また、機能ブロックＡ〜Ｄそれぞれについ
て致命的な不具合が発生した場合、その機能の一部また
は全部をＦＰＧＡ１５（プログラマブルロジック）で置
き換えることが困難であっても、不具合が発生した機能
ブロックを切り離すことにより、デバックが可能とな
る。
て致命的な不具合が発生した場合、その機能の一部また
は全部をＦＰＧＡ１５（プログラマブルロジック）で置
き換えることが困難であっても、不具合が発生した機能
ブロックを切り離すことにより、デバックが可能とな
る。
【００２７】このように、複数の機能ブロックと、各機
能ブロックを接続するＧＬＵＥ ＬＯＧＩＣからなるシ
ステムＬＳＩなどの集積回路おいて、各ブロック間の配
線およびＧＬＵＥ ＬＯＧＩＣの一部あるいは全部をＰ
ＬＤ／ＦＰＧＡで構成させることにより、ＩＰを活用し
たシステムＬＳＩのテスト評価で不具合が発生しても、
上述したように、その対策を容易に行うことができる。
能ブロックを接続するＧＬＵＥ ＬＯＧＩＣからなるシ
ステムＬＳＩなどの集積回路おいて、各ブロック間の配
線およびＧＬＵＥ ＬＯＧＩＣの一部あるいは全部をＰ
ＬＤ／ＦＰＧＡで構成させることにより、ＩＰを活用し
たシステムＬＳＩのテスト評価で不具合が発生しても、
上述したように、その対策を容易に行うことができる。
【００２８】つぎに、各ＩＰ単位にテスト評価を可能に
する例について説明する。図２は、本発明の実施の形態
にかかるシステムＬＳＩの第２の構成を示すブロック図
である。前述した図１の構成に対し、入出力端子１６を
付加した構成となっている。すなわち、各機能ブロック
Ａ〜Ｄに接続される入出力端子１６の一部または全部
が、ＦＰＧＡ１５（プログラマブルロジック）を経由し
て接続されている。
する例について説明する。図２は、本発明の実施の形態
にかかるシステムＬＳＩの第２の構成を示すブロック図
である。前述した図１の構成に対し、入出力端子１６を
付加した構成となっている。すなわち、各機能ブロック
Ａ〜Ｄに接続される入出力端子１６の一部または全部
が、ＦＰＧＡ１５（プログラマブルロジック）を経由し
て接続されている。
【００２９】入出力端子１６を付加した構成し、各機能
ブロックＡ〜Ｄの入出力信号を直接入出力端子１６に接
続するようにプログラムすることにより、機能ブロック
単位、すなわち、ＩＰ単位でのテスト評価を容易に行う
ことができる。
ブロックＡ〜Ｄの入出力信号を直接入出力端子１６に接
続するようにプログラムすることにより、機能ブロック
単位、すなわち、ＩＰ単位でのテスト評価を容易に行う
ことができる。
【００３０】図３は、本発明の実施の形態にかかるシス
テムＬＳＩの第３の構成を示すブロック図である。ここ
では、前述した図１、図２の構成に対し、図示のごとく
ＦＰＧＡを４ブロックに分割した構成とする。すなわ
ち、機能ブロックＡと機能ブロックＢとをＦＰＧＡ１７
で、機能ブロックＡと機能ブロックＣとをＦＰＧＡ１８
で、機能ブロックＣと機能ブロックＤとをＦＰＧＡ１９
で、機能ブロックＢと機能ブロックＤとをＦＰＧＡ２０
でそれぞれ接続する。さらに、上記４つのＦＰＧＡ１７
〜２０は、図示するように、配線が集中する中心部分
を、配線密度が高い固定回線２１で接続する。
テムＬＳＩの第３の構成を示すブロック図である。ここ
では、前述した図１、図２の構成に対し、図示のごとく
ＦＰＧＡを４ブロックに分割した構成とする。すなわ
ち、機能ブロックＡと機能ブロックＢとをＦＰＧＡ１７
で、機能ブロックＡと機能ブロックＣとをＦＰＧＡ１８
で、機能ブロックＣと機能ブロックＤとをＦＰＧＡ１９
で、機能ブロックＢと機能ブロックＤとをＦＰＧＡ２０
でそれぞれ接続する。さらに、上記４つのＦＰＧＡ１７
〜２０は、図示するように、配線が集中する中心部分
を、配線密度が高い固定回線２１で接続する。
【００３１】このように、ＦＰＧＡが複数のブロックに
分割され、各ブロック間における配線が集中する中心部
分を、配線密度が高い固定配線２１で接続することによ
り、前述したテスト検証およびその対策の容易性が向上
すると共に、配線が集中する中心部分が密度を高くして
配線されるので、よりチップサイズの縮小を図ることが
できる。
分割され、各ブロック間における配線が集中する中心部
分を、配線密度が高い固定配線２１で接続することによ
り、前述したテスト検証およびその対策の容易性が向上
すると共に、配線が集中する中心部分が密度を高くして
配線されるので、よりチップサイズの縮小を図ることが
できる。
【００３２】なお、この実施の形態では、プログラマブ
ルロジックとして、数十万〜百万以上のゲート規模のＦ
ＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａ
ｔｅａｒｒａｙ）を用いて説明してきたが、ゲート数に
応じ、たとえば数ｋゲート（ローエンド領域）では、適
宜ＰＬＤ（ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃｄｅ
ｖｉｃｅ）を用いてもよい。
ルロジックとして、数十万〜百万以上のゲート規模のＦ
ＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａ
ｔｅａｒｒａｙ）を用いて説明してきたが、ゲート数に
応じ、たとえば数ｋゲート（ローエンド領域）では、適
宜ＰＬＤ（ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃｄｅ
ｖｉｃｅ）を用いてもよい。
【００３３】このように、この実施の形態では、流通Ｉ
Ｐ（設計資産）の活用により、１チップ上に、プロセッ
サやＤＳＰなどの演算器を顧客の仕様に応じて金属配線
する工程の前までに、あるいは配線と並行して、論理シ
ミュレーション（テスト検証）およびその対策をＰＬＤ
／ＦＰＧＡを用いて行うことにより、短期間に顧客が要
求するシステムＬＳＩを提供することができる。
Ｐ（設計資産）の活用により、１チップ上に、プロセッ
サやＤＳＰなどの演算器を顧客の仕様に応じて金属配線
する工程の前までに、あるいは配線と並行して、論理シ
ミュレーション（テスト検証）およびその対策をＰＬＤ
／ＦＰＧＡを用いて行うことにより、短期間に顧客が要
求するシステムＬＳＩを提供することができる。
【００３４】
【発明の効果】以上説明したように、本発明にかかる集
積回路装置（請求項１）によれば、複数の機能回路ブロ
ック間をプログラム実行可能なプログラムマブルロジッ
クで相互接続することにより、各機能ブロックでタイミ
ングの不具合が発生した場合に、プログラムマブルロジ
ックでゲートの段数を調整することにより対応し、他
方、機能回路ブロックそれぞれについて致命的な不具合
が発生した場合、その機能の一部または全部をプログラ
マブルロジックで置き換えることが困難な場合にも、不
具合が発生した機能回路ブロックを切り離すことによ
り、デバックが可能となるため、ＩＰによる複数の機能
回路ブロックを活用してＬＳＩを設計する際に、実際の
設計評価がプログラマブルロジックを介して行うことが
でき、その評価結果の対策がプログラマブルロジックに
よって容易に行え、その結果、評価および対策のサイク
ルを短い時間で行えるのでその信頼度が高くなり、設計
品質が向上する。
積回路装置（請求項１）によれば、複数の機能回路ブロ
ック間をプログラム実行可能なプログラムマブルロジッ
クで相互接続することにより、各機能ブロックでタイミ
ングの不具合が発生した場合に、プログラムマブルロジ
ックでゲートの段数を調整することにより対応し、他
方、機能回路ブロックそれぞれについて致命的な不具合
が発生した場合、その機能の一部または全部をプログラ
マブルロジックで置き換えることが困難な場合にも、不
具合が発生した機能回路ブロックを切り離すことによ
り、デバックが可能となるため、ＩＰによる複数の機能
回路ブロックを活用してＬＳＩを設計する際に、実際の
設計評価がプログラマブルロジックを介して行うことが
でき、その評価結果の対策がプログラマブルロジックに
よって容易に行え、その結果、評価および対策のサイク
ルを短い時間で行えるのでその信頼度が高くなり、設計
品質が向上する。
【００３５】また、本発明にかかる集積回路装置（請求
項２）によれば、外部入出力端子の一部または全部を、
プログラマブルロジックを経由して機能回路ブロックに
接続する構成とするため、ＩＰ（設計資産）を活用して
配置した機能回路ブロック単位でのデバックを容易に行
うことができる。
項２）によれば、外部入出力端子の一部または全部を、
プログラマブルロジックを経由して機能回路ブロックに
接続する構成とするため、ＩＰ（設計資産）を活用して
配置した機能回路ブロック単位でのデバックを容易に行
うことができる。
【００３６】また、本発明にかかる集積回路装置（請求
項３）によれば、プログラムマブルロジックを、複数の
ブロックに分割し、その各ブロック間を固定配線で接続
することにより、高密度の各ブロック間配線が可能とな
るため、よりチップサイズが縮小され、小型の集積回路
を提供することができる。
項３）によれば、プログラムマブルロジックを、複数の
ブロックに分割し、その各ブロック間を固定配線で接続
することにより、高密度の各ブロック間配線が可能とな
るため、よりチップサイズが縮小され、小型の集積回路
を提供することができる。
【００３７】また、本発明にかかる集積回路装置（請求
項４）によれば、プログラムマブルロジックとして、Ｆ
ＰＧＡ（フィールドプログラムゲートアレイ）を用いる
ことにより、数十万〜百万ゲートレベルの大規模集積回
路のテスト検証が可能となるため、大規模な回路設計の
評価およびその対策を短期間で行うことができる。
項４）によれば、プログラムマブルロジックとして、Ｆ
ＰＧＡ（フィールドプログラムゲートアレイ）を用いる
ことにより、数十万〜百万ゲートレベルの大規模集積回
路のテスト検証が可能となるため、大規模な回路設計の
評価およびその対策を短期間で行うことができる。
【図１】本発明の実施の形態にかかるシステムＬＳＩの
第１の構成を示すブロック図である。
第１の構成を示すブロック図である。
【図２】本発明の実施の形態にかかるシステムＬＳＩの
第２の構成を示すブロック図である。
第２の構成を示すブロック図である。
【図３】本発明の実施の形態にかかるシステムＬＳＩの
第３の構成を示すブロック図である。
第３の構成を示すブロック図である。
【図４】本発明の実施の形態にかかるＦＰＧＡの構成例
を示す説明図である。
を示す説明図である。
【図５】従来におけるシステムＬＳＩの構成を示すブロ
ック図である。
ック図である。
１０ システムＬＳＩ １１〜１４ 機能ブロックＡ〜Ｄ １５，１７〜２０ ＦＰＧＡ １６ 入出力端子 ２１ 固定配線
Claims (4)
- 【請求項１】 複数の機能回路ブロックと、前記機能回
路ブロックを並列に協調して動作させるグルー・ロジッ
ク（ＧＬＵＥ ＬＯＧＩＣ）とからなる集積回路装置に
おいて、 前記機能回路ブロック間および前記グルー・ロジックの
一部または全部を相互接続するプログラムマブルロジッ
クを備えたことを特徴とする集積回路装置。 - 【請求項２】 さらに、外部入出力端子を設け、前記外
部入出力端子の一部または全部が前記プログラマブルロ
ジックを経由して前記機能回路ブロックに接続されてい
ることを特徴とする請求項１に記載の集積回路装置。 - 【請求項３】 さらに、前記プログラムマブルロジック
は、複数のブロックに分割され、分割された各ブロック
間を固定配線で接続されることを特徴とする請求項１ま
たは２に記載の集積回路装置。 - 【請求項４】 前記プログラムマブルロジックは、ＦＰ
ＧＡ（フィールドプログラムゲートアレイ）で構成する
ことを特徴とする請求項１、２または３に記載の集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36830599A JP2001186011A (ja) | 1999-12-24 | 1999-12-24 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36830599A JP2001186011A (ja) | 1999-12-24 | 1999-12-24 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001186011A true JP2001186011A (ja) | 2001-07-06 |
Family
ID=18491488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36830599A Pending JP2001186011A (ja) | 1999-12-24 | 1999-12-24 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001186011A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7502706B2 (en) | 2002-06-13 | 2009-03-10 | Murata Manufacturing Co., Ltd | Module-testing device |
| JP2011527746A (ja) * | 2008-07-11 | 2011-11-04 | 株式会社アドバンテスト | 試験装置および半導体デバイス |
-
1999
- 1999-12-24 JP JP36830599A patent/JP2001186011A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7502706B2 (en) | 2002-06-13 | 2009-03-10 | Murata Manufacturing Co., Ltd | Module-testing device |
| JP2011527746A (ja) * | 2008-07-11 | 2011-11-04 | 株式会社アドバンテスト | 試験装置および半導体デバイス |
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