JP2001186011A - 集積回路装置 - Google Patents
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- JP2001186011A JP2001186011A JP36830599A JP36830599A JP2001186011A JP 2001186011 A JP2001186011 A JP 2001186011A JP 36830599 A JP36830599 A JP 36830599A JP 36830599 A JP36830599 A JP 36830599A JP 2001186011 A JP2001186011 A JP 2001186011A
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- integrated circuit
- blocks
- functional
- programmable logic
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 IP(設計資産)の活用によって各機能ブロ
ックを組み合わせたシステムLSIなどの設計におい
て、設計評価および評価結果の対策の容易化を実現し、
設計品質の向上を図ること。 【解決手段】 複数の機能ブロック11〜14と、機能
ブロック11〜14を並列に協調して動作させるグルー
・ロジック(GLUE LOGIC)とからなる集積回
路装置において、機能ブロック11〜14間およびグル
ー・ロジックの一部または全部を相互接続するFPGA
15を備える。
ックを組み合わせたシステムLSIなどの設計におい
て、設計評価および評価結果の対策の容易化を実現し、
設計品質の向上を図ること。 【解決手段】 複数の機能ブロック11〜14と、機能
ブロック11〜14を並列に協調して動作させるグルー
・ロジック(GLUE LOGIC)とからなる集積回
路装置において、機能ブロック11〜14間およびグル
ー・ロジックの一部または全部を相互接続するFPGA
15を備える。
Description
【0001】
【発明の属する技術分野】本発明は、IP(Intel
lectual Property)と呼称される機能
ブロックを複数組み合わせて実現するシステムLSIな
どの集積回路装置に関する。
lectual Property)と呼称される機能
ブロックを複数組み合わせて実現するシステムLSIな
どの集積回路装置に関する。
【0002】
【従来の技術】近年、IC(集積回路)の設計技術や製
造技術の急速な進歩により、従来、複数のICやLSI
で構成したシステム機能を、少数の専用機能をもったチ
ップで実現できるように、数100万ゲートが1チップ
に集積されたシステムLSIが設計されている。一般的
に数100万ゲートをフラットなゲートレベルですべて
の機能を最初から設計することは、開発期間・信頼性評
価などの理由によりまれである。また、電子機器は新し
いサービスの登場や個性化の進展により、モデルチェン
ジが頻繁に行われ、製品寿命が短く、多品種・多様化し
ている。このため、これら電子機器に搭載されるシステ
ムLSIなどの設計期間を短縮し、リスクを回避する必
要がある。
造技術の急速な進歩により、従来、複数のICやLSI
で構成したシステム機能を、少数の専用機能をもったチ
ップで実現できるように、数100万ゲートが1チップ
に集積されたシステムLSIが設計されている。一般的
に数100万ゲートをフラットなゲートレベルですべて
の機能を最初から設計することは、開発期間・信頼性評
価などの理由によりまれである。また、電子機器は新し
いサービスの登場や個性化の進展により、モデルチェン
ジが頻繁に行われ、製品寿命が短く、多品種・多様化し
ている。このため、これら電子機器に搭載されるシステ
ムLSIなどの設計期間を短縮し、リスクを回避する必
要がある。
【0003】そこで、プロセッサやDSP(digit
al signal processor)などの演算
器を、多くは過去に設計され実績のある機能ブロックを
再利用するか、あるいはIP(Intellectua
l Property:設計資産)と呼ばれる機能ブロ
ックを外部から調達し、それぞれの機能ブロックを組み
合わせることで、システムLSIを実現している。
al signal processor)などの演算
器を、多くは過去に設計され実績のある機能ブロックを
再利用するか、あるいはIP(Intellectua
l Property:設計資産)と呼ばれる機能ブロ
ックを外部から調達し、それぞれの機能ブロックを組み
合わせることで、システムLSIを実現している。
【0004】すなわち、IPは、半導体業界で、各社が
設計したシステムLSIの各機能ブロックを指し、部品
のように流通させたり、再利用を図っている。システム
LSIでは、種々の機能ブロックを一片のシリコンチッ
プに集約し複合するので、LSIごとに機能ブロックを
新たに開発するのに対して効率的である。IPには、高
集積・高性能のCPUやDSP、フィルタ回路、各種の
大記憶容量メモリ、音声や画像の処理回路、各種のイン
ターフェース回路、さらにはアナログ・デジタル混成信
号処理回路など各種の機能回路ブロック(ライブラリ)
が流通している。
設計したシステムLSIの各機能ブロックを指し、部品
のように流通させたり、再利用を図っている。システム
LSIでは、種々の機能ブロックを一片のシリコンチッ
プに集約し複合するので、LSIごとに機能ブロックを
新たに開発するのに対して効率的である。IPには、高
集積・高性能のCPUやDSP、フィルタ回路、各種の
大記憶容量メモリ、音声や画像の処理回路、各種のイン
ターフェース回路、さらにはアナログ・デジタル混成信
号処理回路など各種の機能回路ブロック(ライブラリ)
が流通している。
【0005】図5は、従来におけるシステムLSIの構
成を示すブロック図である。この従来におけるシステム
LSI1は、それぞれ異なる機能を有する機能ブロック
A〜D(2〜5)をGLUE LOGIC6で相互接続
した構成となっている。すなわち、GLUE LOGI
C6によって、機能ブロックA〜Dの複数の異なる機能
に対し、それぞれの機能ブロック間の制御を取り持ち、
それらを互いに協調して動作させる。
成を示すブロック図である。この従来におけるシステム
LSI1は、それぞれ異なる機能を有する機能ブロック
A〜D(2〜5)をGLUE LOGIC6で相互接続
した構成となっている。すなわち、GLUE LOGI
C6によって、機能ブロックA〜Dの複数の異なる機能
に対し、それぞれの機能ブロック間の制御を取り持ち、
それらを互いに協調して動作させる。
【0006】さて、複雑、大規模化したLSIテスト
は、テスト・プログラム作成に大きな時間を費やすこと
になる。したがって、テスト評価の負荷を軽減しようと
するのがテスト容易化設計である。ここでは、あらかじ
めテスト・パターン生成がしやすいように、テスト設計
(Testing Design)で対策を実施してお
く方法を用いる。具体的なテスト容易化設計方法には、
アドホック方式、スキャン・デザイン方式、ビルトイン
方式などがある。
は、テスト・プログラム作成に大きな時間を費やすこと
になる。したがって、テスト評価の負荷を軽減しようと
するのがテスト容易化設計である。ここでは、あらかじ
めテスト・パターン生成がしやすいように、テスト設計
(Testing Design)で対策を実施してお
く方法を用いる。具体的なテスト容易化設計方法には、
アドホック方式、スキャン・デザイン方式、ビルトイン
方式などがある。
【0007】なお、本発明に関連する参考技術文献とし
て、たとえば特開平7−281923号公報の「プログ
ラマブルロジック回路を用いた電子回路」が開示されて
いる。ここでは、プリント基板に複数個のPLDの間
に、テスト用あるいはジャンパー接続用としてピンが複
数組設けられたジャンパピンを設けることにより、回路
のディバック時に設計変更が生じた場合にも、ジャンパ
線を半田付け等により接続することなく、ジャンパソケ
ットにより容易に対応可能としている。また、FPGA
によりシミレーション解析を行うものが、特開平10−
63704号公報の「半導体試験装置」、特開平6−8
5214号公報に開示されている。なお、これらは、G
LUE LOGICをFPGAに置き換えるものではな
い。
て、たとえば特開平7−281923号公報の「プログ
ラマブルロジック回路を用いた電子回路」が開示されて
いる。ここでは、プリント基板に複数個のPLDの間
に、テスト用あるいはジャンパー接続用としてピンが複
数組設けられたジャンパピンを設けることにより、回路
のディバック時に設計変更が生じた場合にも、ジャンパ
線を半田付け等により接続することなく、ジャンパソケ
ットにより容易に対応可能としている。また、FPGA
によりシミレーション解析を行うものが、特開平10−
63704号公報の「半導体試験装置」、特開平6−8
5214号公報に開示されている。なお、これらは、G
LUE LOGICをFPGAに置き換えるものではな
い。
【0008】
【発明が解決しようとする課題】しかしながら、図5に
示されるような従来の手法でシステムLSIを設計した
場合、以下のような問題点があった。第1に、外部から
調達したIP(設計資産)は設計品質がまちまちであ
り、供給されるシミュレーションモデルの精度にもバラ
ツキがある。シミュレーションモデルの精度が低レベル
であると、完成した実チップと動作が異なったり、タイ
ミング精度に起因する不具合が生じる。この不具合が生
じた場合、それぞれの機能ブロックがGLUE LOG
ICによって相互接続されているので、各機能ブロック
を直接アクセスすることができず、その解析が困難であ
る。
示されるような従来の手法でシステムLSIを設計した
場合、以下のような問題点があった。第1に、外部から
調達したIP(設計資産)は設計品質がまちまちであ
り、供給されるシミュレーションモデルの精度にもバラ
ツキがある。シミュレーションモデルの精度が低レベル
であると、完成した実チップと動作が異なったり、タイ
ミング精度に起因する不具合が生じる。この不具合が生
じた場合、それぞれの機能ブロックがGLUE LOG
ICによって相互接続されているので、各機能ブロック
を直接アクセスすることができず、その解析が困難であ
る。
【0009】第2に、完成されたチップのテスト(評
価)は、機能ブロック毎にテスト容易化設計の標準化方
式であるバウンダリスキャン(Boundary Sc
anDesign)手法で行う場合が多い。この場合、
テストプログラム作成に多くの時間が必要になると共
に、チップを実際のクロックより低速のクロックでしか
テストすることができず、テスト評価に時間がかかり、
設計品質の向上を阻害するという問題点があった。
価)は、機能ブロック毎にテスト容易化設計の標準化方
式であるバウンダリスキャン(Boundary Sc
anDesign)手法で行う場合が多い。この場合、
テストプログラム作成に多くの時間が必要になると共
に、チップを実際のクロックより低速のクロックでしか
テストすることができず、テスト評価に時間がかかり、
設計品質の向上を阻害するという問題点があった。
【0010】本発明は、上記に鑑みてなされたものであ
って、IP(設計資産)の活用によって各機能ブロック
を組み合わせたシステムLSIなどの設計において、設
計評価および評価結果の対策の容易化を実現し、設計品
質の向上を図ることを目的とする。
って、IP(設計資産)の活用によって各機能ブロック
を組み合わせたシステムLSIなどの設計において、設
計評価および評価結果の対策の容易化を実現し、設計品
質の向上を図ることを目的とする。
【0011】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項1にかかる集積回路装置にあっては、複数
の機能回路ブロックと、前記機能回路ブロックを並列に
協調して動作させるグルー・ロジック(GLUE LO
GIC)とからなる集積回路装置において、前記機能回
路ブロック間および前記グルー・ロジックの一部または
全部を相互接続するプログラムマブルロジックを備えた
ものである。
めに、請求項1にかかる集積回路装置にあっては、複数
の機能回路ブロックと、前記機能回路ブロックを並列に
協調して動作させるグルー・ロジック(GLUE LO
GIC)とからなる集積回路装置において、前記機能回
路ブロック間および前記グルー・ロジックの一部または
全部を相互接続するプログラムマブルロジックを備えた
ものである。
【0012】この発明によれば、たとえば、IP(設計
資産)を活用し、機能回路ブロックを1チップ上に配列
してシステムLSIを設計する際に、配列した機能回路
ブロック間をプログラム実行可能なプログラムマブルロ
ジックで相互接続することにより、各機能ブロックでタ
イミングの不具合が発生しても、セットアップ/ホール
ドの問題であれば、プログラムマブルロジックでゲート
の段数を調整することにより対応することが可能にな
る。また、機能回路ブロックそれぞれについて致命的な
不具合が発生した場合、その機能の一部または全部をプ
ログラマブルロジックで置き換えることが困難な場合に
も、不具合が発生した機能回路ブロックを切り離すこと
により、デバックが可能となる。
資産)を活用し、機能回路ブロックを1チップ上に配列
してシステムLSIを設計する際に、配列した機能回路
ブロック間をプログラム実行可能なプログラムマブルロ
ジックで相互接続することにより、各機能ブロックでタ
イミングの不具合が発生しても、セットアップ/ホール
ドの問題であれば、プログラムマブルロジックでゲート
の段数を調整することにより対応することが可能にな
る。また、機能回路ブロックそれぞれについて致命的な
不具合が発生した場合、その機能の一部または全部をプ
ログラマブルロジックで置き換えることが困難な場合に
も、不具合が発生した機能回路ブロックを切り離すこと
により、デバックが可能となる。
【0013】また、請求項2にかかる集積回路装置にあ
っては、さらに、外部入出力端子を設け、前記外部入出
力端子の一部または全部が前記プログラマブルロジック
を経由して前記機能回路ブロックに接続されているもの
である。
っては、さらに、外部入出力端子を設け、前記外部入出
力端子の一部または全部が前記プログラマブルロジック
を経由して前記機能回路ブロックに接続されているもの
である。
【0014】この発明によれば、外部入出力端子の一部
または全部を、プログラマブルロジックを経由して機能
回路ブロックに接続する構成とすることにより、IP
(設計資産)単位でのテスト検証が実現可能となる。
または全部を、プログラマブルロジックを経由して機能
回路ブロックに接続する構成とすることにより、IP
(設計資産)単位でのテスト検証が実現可能となる。
【0015】また、請求項3にかかる集積回路装置にあ
っては、さらに、前記プログラムマブルロジックは、複
数のブロックに分割され、分割された各ブロック間を固
定配線で接続されるものである。
っては、さらに、前記プログラムマブルロジックは、複
数のブロックに分割され、分割された各ブロック間を固
定配線で接続されるものである。
【0016】この発明によれば、プログラムマブルロジ
ックを、複数のブロックに分割し、その各ブロック間を
固定配線で接続することにより、高密度の各ブロック間
配線が可能となる。
ックを、複数のブロックに分割し、その各ブロック間を
固定配線で接続することにより、高密度の各ブロック間
配線が可能となる。
【0017】また、請求項4にかかる集積回路装置にあ
っては、前記プログラムマブルロジックは、FPGA
(フィールドプログラムゲートアレイ)で構成するもの
である。
っては、前記プログラムマブルロジックは、FPGA
(フィールドプログラムゲートアレイ)で構成するもの
である。
【0018】この発明によれば、プログラムマブルロジ
ックとして、FPGA(フィールドプログラムゲートア
レイ)を用いることにより、数十万〜百万ゲートレベル
の大規模集積回路のテスト検証およびその対策が可能と
なる。
ックとして、FPGA(フィールドプログラムゲートア
レイ)を用いることにより、数十万〜百万ゲートレベル
の大規模集積回路のテスト検証およびその対策が可能と
なる。
【0019】
【発明の実施の形態】以下、本発明にかかる集積回路装
置の好適な実施の形態について添付図面を参照し、詳細
に説明する。なお、この実施の形態によって、本発明が
限定されるものではない。
置の好適な実施の形態について添付図面を参照し、詳細
に説明する。なお、この実施の形態によって、本発明が
限定されるものではない。
【0020】この実施の形態による集積回路装置とし
て、システムLSIを例にとって説明する。ここでのシ
ステムLSIは、1つのチップ上に、複数のIP(In
tellectual Property:設計資産)
を複合(集積)し、それぞれのIPの接続およびGLU
E LOGICをプログラム可能なように構成すること
により、設計品質を向上させるものである。
て、システムLSIを例にとって説明する。ここでのシ
ステムLSIは、1つのチップ上に、複数のIP(In
tellectual Property:設計資産)
を複合(集積)し、それぞれのIPの接続およびGLU
E LOGICをプログラム可能なように構成すること
により、設計品質を向上させるものである。
【0021】図1は、本発明の実施の形態にかかるシス
テムLSIの第1の構成を示すブロック図である。この
システムLSI10は、図示するように、4個の機能ブ
ロック(A〜D)11,12,13,14で構成されて
いる。各機能ブロックの入出力は、プログラム可能なP
LD(programmable logic dev
ice)を用いる。特に、本例では100万ゲートレベ
ルのゲート数に対応可能な大規模化なFPGA(fie
ld programmable gatearra
y)15を経由して相互に接続されている。
テムLSIの第1の構成を示すブロック図である。この
システムLSI10は、図示するように、4個の機能ブ
ロック(A〜D)11,12,13,14で構成されて
いる。各機能ブロックの入出力は、プログラム可能なP
LD(programmable logic dev
ice)を用いる。特に、本例では100万ゲートレベ
ルのゲート数に対応可能な大規模化なFPGA(fie
ld programmable gatearra
y)15を経由して相互に接続されている。
【0022】なお、PLD(プログラマブルロジックデ
バイス)は、ANDゲートの配列とORゲートの配列で
あって、ANDゲートの出力がORゲートの入力につな
がる構造を有している。このANDゲートとORゲート
の配列の構造を、ユーザがチップ上に形成されたヒュー
ズを電気的に選択して破壊することにより決定する。P
LDは、利用可能なゲート数は2〜3kに留まってお
り、大規模化が要求される場合には、たとえば、図4に
示すような、FPGA(フィールドプログラマブルゲー
トアレイ)を用いる。
バイス)は、ANDゲートの配列とORゲートの配列で
あって、ANDゲートの出力がORゲートの入力につな
がる構造を有している。このANDゲートとORゲート
の配列の構造を、ユーザがチップ上に形成されたヒュー
ズを電気的に選択して破壊することにより決定する。P
LDは、利用可能なゲート数は2〜3kに留まってお
り、大規模化が要求される場合には、たとえば、図4に
示すような、FPGA(フィールドプログラマブルゲー
トアレイ)を用いる。
【0023】FPGAは、基本論理回路で構成された論
理モジュールと、未接続の配線をチップに配置し、ユー
ザがプログラム素子を使って配線を完成させることで、
所望とする機能を実現するものである。たとえば、FP
GA15は図4に示すように、論理構造可変の論理ブロ
ック30がアレイ状に配列されており、論理ブロック3
0の間にスイッチマトリクス31、配線チャネル32が
設けられている。論理ブロック30内の論理構造の決定
と論理ブロック間配線の交差点にプログラマブル素子
(スイッチマトリクス31)が使われる。プログラマブ
ル素子の実現方法には、ゲートがメモリセルに接続され
たスイッチトランジスタによる方法と、2電極間に誘電
体をはさみ電気パルスで絶縁破壊を起こし、双方向に導
通させるアンチフューズ方式があり、その特長を考慮し
て選択すればよい。
理モジュールと、未接続の配線をチップに配置し、ユー
ザがプログラム素子を使って配線を完成させることで、
所望とする機能を実現するものである。たとえば、FP
GA15は図4に示すように、論理構造可変の論理ブロ
ック30がアレイ状に配列されており、論理ブロック3
0の間にスイッチマトリクス31、配線チャネル32が
設けられている。論理ブロック30内の論理構造の決定
と論理ブロック間配線の交差点にプログラマブル素子
(スイッチマトリクス31)が使われる。プログラマブ
ル素子の実現方法には、ゲートがメモリセルに接続され
たスイッチトランジスタによる方法と、2電極間に誘電
体をはさみ電気パルスで絶縁破壊を起こし、双方向に導
通させるアンチフューズ方式があり、その特長を考慮し
て選択すればよい。
【0024】なお、機能ブロックA〜Dは、IP(設計
資産)の活用により、たとえば、マイクロプロセッサや
DSP(digital signal proces
sor)、フィルタ回路、入出力回路、インターフェー
ス回路など各種の機能ライブラリが相当する。また、シ
ステムLSIとして、たとえば、レーザプリンタの制御
用LSIとして、プロセッサコア、キャッシュメモリ、
PLL回路といったコアを内蔵する。あるいは、システ
ムLSIをデジタル・セット・トップ・ボックス用の場
合には、MPEG2デコーダ、D/Aコンバータ、ビデ
オエンコーダ、グラフィックエンジン、ストリームデコ
ーダ、PLL、CPUコアなどの機能ブロックが1チッ
プ上に高集積されて搭載される。
資産)の活用により、たとえば、マイクロプロセッサや
DSP(digital signal proces
sor)、フィルタ回路、入出力回路、インターフェー
ス回路など各種の機能ライブラリが相当する。また、シ
ステムLSIとして、たとえば、レーザプリンタの制御
用LSIとして、プロセッサコア、キャッシュメモリ、
PLL回路といったコアを内蔵する。あるいは、システ
ムLSIをデジタル・セット・トップ・ボックス用の場
合には、MPEG2デコーダ、D/Aコンバータ、ビデ
オエンコーダ、グラフィックエンジン、ストリームデコ
ーダ、PLL、CPUコアなどの機能ブロックが1チッ
プ上に高集積されて搭載される。
【0025】さて、以上のように構成されたシステムL
SIにおいて所望する機能の検証を行う。すなわち、機
能ブロックA〜Dに対し、論理ブロック構造を有するF
PGA15によって、機器に組み込んだ状態でプログラ
ムを行いそれぞれの機能を並列に協調動作させ、1つの
チップで異なった機能(被搭載機器が要求する仕様)を
実行させる。ここで、機能ブロックA〜Dでタイミング
の不具合が発生しても、セットアップ/ホールドの問題
であれば、FPGA15でゲートの段数を調整すること
により対応することが可能になる。
SIにおいて所望する機能の検証を行う。すなわち、機
能ブロックA〜Dに対し、論理ブロック構造を有するF
PGA15によって、機器に組み込んだ状態でプログラ
ムを行いそれぞれの機能を並列に協調動作させ、1つの
チップで異なった機能(被搭載機器が要求する仕様)を
実行させる。ここで、機能ブロックA〜Dでタイミング
の不具合が発生しても、セットアップ/ホールドの問題
であれば、FPGA15でゲートの段数を調整すること
により対応することが可能になる。
【0026】また、機能ブロックA〜Dそれぞれについ
て致命的な不具合が発生した場合、その機能の一部また
は全部をFPGA15(プログラマブルロジック)で置
き換えることが困難であっても、不具合が発生した機能
ブロックを切り離すことにより、デバックが可能とな
る。
て致命的な不具合が発生した場合、その機能の一部また
は全部をFPGA15(プログラマブルロジック)で置
き換えることが困難であっても、不具合が発生した機能
ブロックを切り離すことにより、デバックが可能とな
る。
【0027】このように、複数の機能ブロックと、各機
能ブロックを接続するGLUE LOGICからなるシ
ステムLSIなどの集積回路おいて、各ブロック間の配
線およびGLUE LOGICの一部あるいは全部をP
LD/FPGAで構成させることにより、IPを活用し
たシステムLSIのテスト評価で不具合が発生しても、
上述したように、その対策を容易に行うことができる。
能ブロックを接続するGLUE LOGICからなるシ
ステムLSIなどの集積回路おいて、各ブロック間の配
線およびGLUE LOGICの一部あるいは全部をP
LD/FPGAで構成させることにより、IPを活用し
たシステムLSIのテスト評価で不具合が発生しても、
上述したように、その対策を容易に行うことができる。
【0028】つぎに、各IP単位にテスト評価を可能に
する例について説明する。図2は、本発明の実施の形態
にかかるシステムLSIの第2の構成を示すブロック図
である。前述した図1の構成に対し、入出力端子16を
付加した構成となっている。すなわち、各機能ブロック
A〜Dに接続される入出力端子16の一部または全部
が、FPGA15(プログラマブルロジック)を経由し
て接続されている。
する例について説明する。図2は、本発明の実施の形態
にかかるシステムLSIの第2の構成を示すブロック図
である。前述した図1の構成に対し、入出力端子16を
付加した構成となっている。すなわち、各機能ブロック
A〜Dに接続される入出力端子16の一部または全部
が、FPGA15(プログラマブルロジック)を経由し
て接続されている。
【0029】入出力端子16を付加した構成し、各機能
ブロックA〜Dの入出力信号を直接入出力端子16に接
続するようにプログラムすることにより、機能ブロック
単位、すなわち、IP単位でのテスト評価を容易に行う
ことができる。
ブロックA〜Dの入出力信号を直接入出力端子16に接
続するようにプログラムすることにより、機能ブロック
単位、すなわち、IP単位でのテスト評価を容易に行う
ことができる。
【0030】図3は、本発明の実施の形態にかかるシス
テムLSIの第3の構成を示すブロック図である。ここ
では、前述した図1、図2の構成に対し、図示のごとく
FPGAを4ブロックに分割した構成とする。すなわ
ち、機能ブロックAと機能ブロックBとをFPGA17
で、機能ブロックAと機能ブロックCとをFPGA18
で、機能ブロックCと機能ブロックDとをFPGA19
で、機能ブロックBと機能ブロックDとをFPGA20
でそれぞれ接続する。さらに、上記4つのFPGA17
〜20は、図示するように、配線が集中する中心部分
を、配線密度が高い固定回線21で接続する。
テムLSIの第3の構成を示すブロック図である。ここ
では、前述した図1、図2の構成に対し、図示のごとく
FPGAを4ブロックに分割した構成とする。すなわ
ち、機能ブロックAと機能ブロックBとをFPGA17
で、機能ブロックAと機能ブロックCとをFPGA18
で、機能ブロックCと機能ブロックDとをFPGA19
で、機能ブロックBと機能ブロックDとをFPGA20
でそれぞれ接続する。さらに、上記4つのFPGA17
〜20は、図示するように、配線が集中する中心部分
を、配線密度が高い固定回線21で接続する。
【0031】このように、FPGAが複数のブロックに
分割され、各ブロック間における配線が集中する中心部
分を、配線密度が高い固定配線21で接続することによ
り、前述したテスト検証およびその対策の容易性が向上
すると共に、配線が集中する中心部分が密度を高くして
配線されるので、よりチップサイズの縮小を図ることが
できる。
分割され、各ブロック間における配線が集中する中心部
分を、配線密度が高い固定配線21で接続することによ
り、前述したテスト検証およびその対策の容易性が向上
すると共に、配線が集中する中心部分が密度を高くして
配線されるので、よりチップサイズの縮小を図ることが
できる。
【0032】なお、この実施の形態では、プログラマブ
ルロジックとして、数十万〜百万以上のゲート規模のF
PGA(field programmable ga
tearray)を用いて説明してきたが、ゲート数に
応じ、たとえば数kゲート(ローエンド領域)では、適
宜PLD(programmable logicde
vice)を用いてもよい。
ルロジックとして、数十万〜百万以上のゲート規模のF
PGA(field programmable ga
tearray)を用いて説明してきたが、ゲート数に
応じ、たとえば数kゲート(ローエンド領域)では、適
宜PLD(programmable logicde
vice)を用いてもよい。
【0033】このように、この実施の形態では、流通I
P(設計資産)の活用により、1チップ上に、プロセッ
サやDSPなどの演算器を顧客の仕様に応じて金属配線
する工程の前までに、あるいは配線と並行して、論理シ
ミュレーション(テスト検証)およびその対策をPLD
/FPGAを用いて行うことにより、短期間に顧客が要
求するシステムLSIを提供することができる。
P(設計資産)の活用により、1チップ上に、プロセッ
サやDSPなどの演算器を顧客の仕様に応じて金属配線
する工程の前までに、あるいは配線と並行して、論理シ
ミュレーション(テスト検証)およびその対策をPLD
/FPGAを用いて行うことにより、短期間に顧客が要
求するシステムLSIを提供することができる。
【0034】
【発明の効果】以上説明したように、本発明にかかる集
積回路装置(請求項1)によれば、複数の機能回路ブロ
ック間をプログラム実行可能なプログラムマブルロジッ
クで相互接続することにより、各機能ブロックでタイミ
ングの不具合が発生した場合に、プログラムマブルロジ
ックでゲートの段数を調整することにより対応し、他
方、機能回路ブロックそれぞれについて致命的な不具合
が発生した場合、その機能の一部または全部をプログラ
マブルロジックで置き換えることが困難な場合にも、不
具合が発生した機能回路ブロックを切り離すことによ
り、デバックが可能となるため、IPによる複数の機能
回路ブロックを活用してLSIを設計する際に、実際の
設計評価がプログラマブルロジックを介して行うことが
でき、その評価結果の対策がプログラマブルロジックに
よって容易に行え、その結果、評価および対策のサイク
ルを短い時間で行えるのでその信頼度が高くなり、設計
品質が向上する。
積回路装置(請求項1)によれば、複数の機能回路ブロ
ック間をプログラム実行可能なプログラムマブルロジッ
クで相互接続することにより、各機能ブロックでタイミ
ングの不具合が発生した場合に、プログラムマブルロジ
ックでゲートの段数を調整することにより対応し、他
方、機能回路ブロックそれぞれについて致命的な不具合
が発生した場合、その機能の一部または全部をプログラ
マブルロジックで置き換えることが困難な場合にも、不
具合が発生した機能回路ブロックを切り離すことによ
り、デバックが可能となるため、IPによる複数の機能
回路ブロックを活用してLSIを設計する際に、実際の
設計評価がプログラマブルロジックを介して行うことが
でき、その評価結果の対策がプログラマブルロジックに
よって容易に行え、その結果、評価および対策のサイク
ルを短い時間で行えるのでその信頼度が高くなり、設計
品質が向上する。
【0035】また、本発明にかかる集積回路装置(請求
項2)によれば、外部入出力端子の一部または全部を、
プログラマブルロジックを経由して機能回路ブロックに
接続する構成とするため、IP(設計資産)を活用して
配置した機能回路ブロック単位でのデバックを容易に行
うことができる。
項2)によれば、外部入出力端子の一部または全部を、
プログラマブルロジックを経由して機能回路ブロックに
接続する構成とするため、IP(設計資産)を活用して
配置した機能回路ブロック単位でのデバックを容易に行
うことができる。
【0036】また、本発明にかかる集積回路装置(請求
項3)によれば、プログラムマブルロジックを、複数の
ブロックに分割し、その各ブロック間を固定配線で接続
することにより、高密度の各ブロック間配線が可能とな
るため、よりチップサイズが縮小され、小型の集積回路
を提供することができる。
項3)によれば、プログラムマブルロジックを、複数の
ブロックに分割し、その各ブロック間を固定配線で接続
することにより、高密度の各ブロック間配線が可能とな
るため、よりチップサイズが縮小され、小型の集積回路
を提供することができる。
【0037】また、本発明にかかる集積回路装置(請求
項4)によれば、プログラムマブルロジックとして、F
PGA(フィールドプログラムゲートアレイ)を用いる
ことにより、数十万〜百万ゲートレベルの大規模集積回
路のテスト検証が可能となるため、大規模な回路設計の
評価およびその対策を短期間で行うことができる。
項4)によれば、プログラムマブルロジックとして、F
PGA(フィールドプログラムゲートアレイ)を用いる
ことにより、数十万〜百万ゲートレベルの大規模集積回
路のテスト検証が可能となるため、大規模な回路設計の
評価およびその対策を短期間で行うことができる。
【図1】本発明の実施の形態にかかるシステムLSIの
第1の構成を示すブロック図である。
第1の構成を示すブロック図である。
【図2】本発明の実施の形態にかかるシステムLSIの
第2の構成を示すブロック図である。
第2の構成を示すブロック図である。
【図3】本発明の実施の形態にかかるシステムLSIの
第3の構成を示すブロック図である。
第3の構成を示すブロック図である。
【図4】本発明の実施の形態にかかるFPGAの構成例
を示す説明図である。
を示す説明図である。
【図5】従来におけるシステムLSIの構成を示すブロ
ック図である。
ック図である。
10 システムLSI 11〜14 機能ブロックA〜D 15,17〜20 FPGA 16 入出力端子 21 固定配線
Claims (4)
- 【請求項1】 複数の機能回路ブロックと、前記機能回
路ブロックを並列に協調して動作させるグルー・ロジッ
ク(GLUE LOGIC)とからなる集積回路装置に
おいて、 前記機能回路ブロック間および前記グルー・ロジックの
一部または全部を相互接続するプログラムマブルロジッ
クを備えたことを特徴とする集積回路装置。 - 【請求項2】 さらに、外部入出力端子を設け、前記外
部入出力端子の一部または全部が前記プログラマブルロ
ジックを経由して前記機能回路ブロックに接続されてい
ることを特徴とする請求項1に記載の集積回路装置。 - 【請求項3】 さらに、前記プログラムマブルロジック
は、複数のブロックに分割され、分割された各ブロック
間を固定配線で接続されることを特徴とする請求項1ま
たは2に記載の集積回路装置。 - 【請求項4】 前記プログラムマブルロジックは、FP
GA(フィールドプログラムゲートアレイ)で構成する
ことを特徴とする請求項1、2または3に記載の集積回
路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36830599A JP2001186011A (ja) | 1999-12-24 | 1999-12-24 | 集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36830599A JP2001186011A (ja) | 1999-12-24 | 1999-12-24 | 集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001186011A true JP2001186011A (ja) | 2001-07-06 |
Family
ID=18491488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36830599A Pending JP2001186011A (ja) | 1999-12-24 | 1999-12-24 | 集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001186011A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7502706B2 (en) | 2002-06-13 | 2009-03-10 | Murata Manufacturing Co., Ltd | Module-testing device |
JP2011527746A (ja) * | 2008-07-11 | 2011-11-04 | 株式会社アドバンテスト | 試験装置および半導体デバイス |
-
1999
- 1999-12-24 JP JP36830599A patent/JP2001186011A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7502706B2 (en) | 2002-06-13 | 2009-03-10 | Murata Manufacturing Co., Ltd | Module-testing device |
JP2011527746A (ja) * | 2008-07-11 | 2011-11-04 | 株式会社アドバンテスト | 試験装置および半導体デバイス |
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