JP2001176992A - Thin-film ic - Google Patents
Thin-film icInfo
- Publication number
- JP2001176992A JP2001176992A JP35808799A JP35808799A JP2001176992A JP 2001176992 A JP2001176992 A JP 2001176992A JP 35808799 A JP35808799 A JP 35808799A JP 35808799 A JP35808799 A JP 35808799A JP 2001176992 A JP2001176992 A JP 2001176992A
- Authority
- JP
- Japan
- Prior art keywords
- ceramic substrate
- bare chip
- metal
- cap
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、薄膜ＩＣに係わ
り、特に、マイクロ波システム用として用いて好適な薄
膜ＩＣに関するものである。The present invention relates to a thin film IC, and more particularly to a thin film IC suitable for use in a microwave system.
【０００２】[0002]
【従来の技術】一般的に、薄膜ＩＣにはＳｉ集積回路の
ベアチップ（ｂａｒｅ ｃｈｉｐ ：裸のＳｉ集積回
路）が搭載されている。ベアチップは汚れに弱く、また
外部からの電気的磁気的ノイズによって誤動作したり故
障したりするので、通常、樹脂やセラミックス等の材料
で封止している。ベアチップの封止方法としては、次の
ものが知られている。2. Description of the Related Art Generally, a bare chip (bare chip: bare Si integrated circuit) of an Si integrated circuit is mounted on a thin film IC. The bare chip is susceptible to dirt and malfunctions or breaks down due to external electric or magnetic noise. Therefore, the bare chip is usually sealed with a material such as resin or ceramic. The following are known as methods for sealing bare chips.
【０００３】＜プラスチックパッケージ＞熱硬化型樹脂
を使用してベアチップを封止成形したものであって、低
コストで大量生産に向いており、民生品に広く利用され
ている。<Plastic Package> A bare chip is molded by sealing using a thermosetting resin, is suitable for mass production at low cost, and is widely used in consumer products.
【０００４】＜セラミックパッケージ＞アルミナームラ
イト、ステアタイトーフォルステライト等のセラミック
容器にベアチップを封止したものである。<Ceramic Package> A bare chip is sealed in a ceramic container such as aluminate or steatite-forsterite.
【０００５】＜ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋ
ａｇｅ）およびＭＣＭ（ＭｕｌｔｉＣｈｉｐ Ｍｏｄｕ
ｌｅ）＞セラミック基板に電子回路、フィードスルー等
の金属配線を、金属／セラミックスの同時焼成によって
形成したものである。金属には、高融点金属、セラミッ
クスには低温で焼成可能なものが使われる。[0005] <CSP (Chip Size Pack)
age) and MCM (MultiChip Modu)
le)> A metal wiring such as an electronic circuit and a feedthrough is formed on a ceramic substrate by simultaneous firing of metal and ceramics. As the metal, a refractory metal and a ceramic that can be fired at a low temperature are used.
【０００６】[0006]
【発明が解決しようとする課題】上述した従来の薄膜Ｉ
Ｃには、次に示すような欠点があった。上記プラスチッ
クパッケージやセラミックパッケージは、基本的にベア
チップを搭載した基板をそれより大きなパッケージ内に
封止するものであり、したがって、製品としてのＩＣサ
イズは、ベアチップのサイズに比べてかなり大型にな
り、近年、要求されている小型・軽量化に逆行するもの
であった。The above-mentioned conventional thin film I
C had the following disadvantages. The plastic package and the ceramic package described above basically seal the substrate on which the bare chip is mounted in a larger package. Therefore, the IC size as a product is considerably larger than the size of the bare chip. In recent years, this has been against the demand for smaller and lighter units.
【０００７】また、プラスチックパッケージの場合、高
周波域でのプラスチックの誘電損失が大きいため、マイ
クロ波システム用としては利用できないという欠点があ
り、また、セラミックパッケージの場合には、機械的強
度、熱伝導性、耐衝撃性に優れる利点を有するものの、
高価であるという欠点があった。In the case of a plastic package, there is a drawback that the plastic cannot be used for a microwave system because of a large dielectric loss of the plastic in a high frequency range. In the case of a ceramic package, the mechanical strength and heat conduction are low. Although it has the advantage of excellent resistance and impact resistance,
There was a disadvantage that it was expensive.
【０００８】さらに、ＣＳＰおよびＭＣＭの場合、マイ
クロ波システム用のＩＣとして用いるには、金属配線用
材料に、電気伝導度に優れかつ比較的安価であることか
らＣｕを用い、セラミック基板用材料に、マイクロ波領
域での損失の少ない高純度アルミナを用いるのが好まし
いが、これらの材料、つまりＣｕと高純度アルミナを用
いる場合にはそれらを同時に焼成することは不可能であ
ることから、結局、マイクロ波領域で高性能を発揮する
ＩＣの製造は困難であった。Further, in the case of CSP and MCM, for use as an IC for a microwave system, Cu is used for a metal wiring material because of its excellent electrical conductivity and relatively low cost, and for a ceramic substrate material. However, it is preferable to use high-purity alumina with a small loss in the microwave region. However, when using these materials, that is, Cu and high-purity alumina, it is impossible to fire them at the same time. It has been difficult to manufacture ICs that exhibit high performance in the microwave region.
【０００９】本発明は上記事情に鑑みてなされたもので
あって、ベアチップを電気的磁気的ノイズを含めた外部
から隔離でき、小型・軽量化が図れるとともに低コスト
が図れ、さらに、マイクロ波領域で高性能を発揮でき、
マイクロ波システム用として用いて好適な薄膜ＩＣを提
供することを目的とする。The present invention has been made in view of the above circumstances, and can isolate a bare chip from the outside including electric and magnetic noises, can reduce the size and weight, can achieve low cost, and can further reduce the cost in the microwave region. With high performance,
It is an object to provide a thin film IC suitable for use in a microwave system.
【００１０】[0010]
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の様な薄膜ＩＣを提供する。すなわち、
本発明の請求項１記載の薄膜ＩＣは、表面から裏面に達
するスルーホールに金属が充填されてなる金属柱を具備
したセラミック基板の表面に回路が、また同セラミック
基板の裏面にベアチップがそれぞれ配置され、該ベアチ
ップがキャップによって覆われ、該キャップの周縁部が
前記セラミック基板の裏面に気密に接合されて、前記ベ
アチップが前記キャップと前記セラミック基板とで囲ま
れる空間内に封止され、前記ベアチップと前記回路とが
前記金属柱を介して電気的に接続されていることを特徴
とする。In order to solve the above problems, the present invention provides the following thin film IC. That is,
In the thin film IC according to the first aspect of the present invention, a circuit is arranged on a front surface of a ceramic substrate having a metal column in which metal is filled in a through hole extending from the front surface to the back surface, and a bare chip is arranged on the back surface of the ceramic substrate. The bare chip is covered with a cap, and a peripheral portion of the cap is hermetically bonded to a back surface of the ceramic substrate, and the bare chip is sealed in a space surrounded by the cap and the ceramic substrate. And the circuit is electrically connected via the metal pillar.
【００１１】請求項２記載の薄膜ＩＣは、貫通部を有す
るベアチップ収納用セラミック基板の表面に回路が配置
され、前記ベアチップ収納用セラミック基板の前記貫通
部にベアチップが前記回路と電気的に接続された状態で
収納され、該ベアチップを覆うように前記ベアチップ収
納用セラミック基板の表面側にキャップが、その周縁部
をベアチップ収納用セラミック基板の表面に気密に接合
されて設けられ、前記ベアチップ収納用セラミック基板
の裏面側に封止用セラミック基板または金属板が接合さ
れ、前記ベアチップが、前記キャップ、前記ベアチップ
収納用セラミック基板及び封止用セラミック基板または
金属板で囲まれる空間内に封止されていることを特徴と
する。In the thin film IC according to the second aspect, a circuit is arranged on a surface of a bare chip storing ceramic substrate having a through portion, and a bare chip is electrically connected to the circuit at the through portion of the bare chip storing ceramic substrate. A cap is provided on the front side of the bare chip storage ceramic substrate so as to cover the bare chip, and a peripheral portion thereof is hermetically bonded to the surface of the bare chip storage ceramic substrate, and the cap is provided. A sealing ceramic substrate or metal plate is bonded to the back surface of the substrate, and the bare chip is sealed in a space surrounded by the cap, the bare chip storage ceramic substrate, and the sealing ceramic substrate or metal plate. It is characterized by the following.
【００１２】請求項３記載の薄膜ＩＣは、前記キャップ
の周縁部が前記ベアチップ収納用セラミック基板の表面
に電気絶縁材料を介して気密に接合されていることを特
徴とする。請求項４記載の薄膜ＩＣは、表面から裏面に
達するスルーホールに金属が充填されてなる金属柱と貫
通部とを具備したベアチップ収納用セラミック基板の表
面と裏面にそれぞれ回路が配置され、前記ベアチップ収
納用セラミック基板の前記貫通部にベアチップが収納さ
れ、該ベアチップを覆うように前記ベアチップ収納用セ
ラミック基板の表面側にキャップが、その周縁部をベア
チップ収納用セラミック基板の表面に気密に接合されて
設けられ、該ベアチップ収納用セラミック基板の裏面側
に、該ベアチップ収納用セラミック基板よりも面積が広
くかつ該ベアチップ収納用セラミックとの対向面側に電
極を有する封止用セラミック基板が接合され、前記ベア
チップが、前記キャップ、前記ベアチップ収納用セラミ
ック基板及び封止用セラミック基板で囲まれる空間内に
封止されていることを特徴とする。According to a third aspect of the present invention, in the thin film IC, the peripheral portion of the cap is hermetically bonded to the surface of the bare chip storage ceramic substrate via an electrically insulating material. 5. The thin-film IC according to claim 4, wherein a circuit is arranged on each of the front and back surfaces of the bare chip storage ceramic substrate having a metal pillar and a through portion formed by filling a through hole extending from the front surface to the back surface with metal. A bare chip is stored in the penetrating portion of the storage ceramic substrate, a cap is provided on the front side of the bare chip storage ceramic substrate so as to cover the bare chip, and a peripheral portion thereof is hermetically bonded to the surface of the bare chip storage ceramic substrate. Provided on the back side of the bare chip storing ceramic substrate, a sealing ceramic substrate having an area larger than that of the bare chip storing ceramic substrate and having an electrode on a surface facing the bare chip storing ceramic is joined, The bare chip includes the cap, the bare chip storage ceramic substrate, and the sealing ceramic. Characterized in that it is sealed in a space surrounded by the substrate.
【００１３】請求項５記載の薄膜ＩＣは、前記ベアチッ
プ収納用セラミック基板の表面側の前記回路と裏面側の
回路とが前記金属柱で電気的に接続され、前記ベアチッ
プ収納用セラミック基板の裏面側の回路と前記封止用セ
ラミック基板の前記対向面側に設けられた電極とが電気
的に接続されていることを特徴とする。The thin-film IC according to claim 5, wherein the circuit on the front side and the circuit on the back side of the bare chip storage ceramic substrate are electrically connected by the metal pillar, and the back side of the bare chip storage ceramic substrate. And the electrode provided on the facing surface side of the sealing ceramic substrate is electrically connected.
【００１４】本発明の薄膜ＩＣによれば、基板ごと覆う
のではなく、主にベアチップをキャップによって覆うも
のであるから、全体を無理なく小型・軽量化できる。ま
た、ベアチップは、キャップによって覆われることか
ら、外部に対し隔離することができ、外乱の影響を受け
ない。さらに、ベアチップと回路とが、セラミック基板
を貫通する、電気抵抗が少なく配線距離が極めて短い金
属柱を介して電気的に接続されていること、また、電気
的絶縁を樹脂ではなくセラミックスによって行っている
ことから、マイクロ波領域で高性能を発揮することを期
待でき、マイクロ波システム用として用いて好適であ
る。According to the thin film IC of the present invention, since the bare chip is mainly covered by the cap instead of covering the whole substrate, the whole can be reduced in size and weight without difficulty. Further, since the bare chip is covered by the cap, it can be isolated from the outside and is not affected by disturbance. Furthermore, the bare chip and the circuit are electrically connected via a metal pillar that penetrates through the ceramic substrate, has a low electric resistance and has a very short wiring distance, and is electrically insulated by ceramics instead of resin. Therefore, it can be expected to exhibit high performance in the microwave region, and is suitable for use in microwave systems.
【００１５】[0015]
【発明の実施の形態】本発明の薄膜ＩＣの各実施の形態
について図面に基づき説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Each embodiment of the thin film IC of the present invention will be described with reference to the drawings.
【００１６】＜第１の実施の形態＞図１は本発明の第１
の実施の形態のＩＣ薄膜を示す断面図である。図１にお
いて符号１はセラミック基板である。セラミック基板と
しては、アルミナ、サファイヤ、窒化珪素、石英等が利
用される。<First Embodiment> FIG. 1 shows a first embodiment of the present invention.
It is sectional drawing which shows the IC thin film of embodiment. In FIG. 1, reference numeral 1 denotes a ceramic substrate. Alumina, sapphire, silicon nitride, quartz, or the like is used as the ceramic substrate.
【００１７】セラミック基板１には表面から裏面に達す
るスルーホール２が形成され、このスルーホール２には
金属柱３が配置されている。セラミック基板１には、例
えば、厚さが０．３ｍｍ、スルーホール２の間隔が０．
６ｍｍ、スルーホール２の径が０．１ｍｍのもの等が用
いられる。金属柱３の材料としては、電気伝導度に優れ
たＣｕ，Ａｇ，Ａｕ，Ｐｄ，もしくはＡｌまたはそれら
の合金、あるいは複合材料を好適に利用できる。なお、
金属柱３の形成方法について後に詳しく述べる。A through hole 2 extending from the front surface to the back surface is formed in the ceramic substrate 1, and a metal column 3 is arranged in the through hole 2. The ceramic substrate 1 has, for example, a thickness of 0.3 mm and an interval between the through holes 2 of 0.3 mm.
For example, those having a diameter of 6 mm and a diameter of the through hole 2 of 0.1 mm are used. As a material of the metal pillar 3, Cu, Ag, Au, Pd, or Al having excellent electric conductivity, an alloy thereof, or a composite material can be suitably used. In addition,
The method of forming the metal pillar 3 will be described later in detail.
【００１８】セラミック基板１の表面には薄膜回路４が
前記金属柱３と電気的に接続された状態で配置されてい
る。薄膜回路４は、例えば、Ａｕが厚さ３μｍ程度でメ
タライズされて構成される。また、セラミック基板１の
裏面全体には、例えばＡｕが厚さ３μｍ程度でメタライ
ズされることにより金属層５が形成されている。尚、セ
ラミック基板１の表面には、薄膜回路４の信号および電
源端子が形成されている。On the surface of the ceramic substrate 1, a thin film circuit 4 is arranged in a state of being electrically connected to the metal pillar 3. The thin film circuit 4 is formed by, for example, metalizing Au with a thickness of about 3 μm. A metal layer 5 is formed on the entire back surface of the ceramic substrate 1 by, for example, metallizing Au to a thickness of about 3 μm. The signal and power supply terminals of the thin film circuit 4 are formed on the surface of the ceramic substrate 1.
【００１９】また、セラミック基板１の裏面にはベアチ
ップ６が配置されている。ベアチップ６は前述したよう
にパッケージで覆われていない裸の集積回路である。ベ
アチップ６の電極は、ワイヤー７を介して前記金属柱３
に電気的に接続されている。A bare chip 6 is arranged on the back surface of the ceramic substrate 1. The bare chip 6 is a bare integrated circuit that is not covered with a package as described above. The electrode of the bare chip 6 is connected to the metal column 3 via a wire 7.
Is electrically connected to
【００２０】また、ベアチップ６は底の浅い金属キャッ
プ８によって覆われている。金属キャップ８の周縁部は
前記セラミック基板１の裏面の金属層５に対してハンダ
付け等の接合手段によって気密に接合されている。これ
により、前記ベアチップ６は、前記金属キャップ８と前
記セラミック基板１とで囲まれる空間９内に封止されて
いる。なお、金属キャップ８の材料としては、セラミッ
ク基板１と熱膨張係数の近い金属、例えば、セラミック
基板１にアルミナを用いる場合にはコバールが好適に用
いられる。The bare chip 6 is covered with a metal cap 8 having a shallow bottom. The periphery of the metal cap 8 is hermetically joined to the metal layer 5 on the back surface of the ceramic substrate 1 by joining means such as soldering. Thereby, the bare chip 6 is sealed in a space 9 surrounded by the metal cap 8 and the ceramic substrate 1. As a material of the metal cap 8, a metal having a thermal expansion coefficient close to that of the ceramic substrate 1, for example, Kovar is preferably used when alumina is used for the ceramic substrate 1.
【００２１】前記金属柱３の作り方は、本出願人が先に
特願平１１−０８１４４３号として出願した方法が用い
られる。すなわち、まず、スルーホール２が設けられて
いる非導電性のセラミック基板１と表面活性処理を施し
ていない導電性板材または導電性ブロックとを貼り合わ
し、導電性板材または導電性ブロックの少なくとも前記
貼り合わした面を除く所定領域に絶縁体を設けて積層物
を作る。この積層物を電気メッキ液中に浸漬し、前記ス
ルーホールの底部にて露出している前記導電性板材また
は導電性ブロックの表面に電気メッキを行う。そして、
この電気メッキによって前記スルーホール２の内部に少
なくとも前記セラミック基板の厚さ分の高さまで金属を
成長させて、前記スルーホール２を金属で充填する。そ
の後、セラミック基板１から前記導電性板材または導電
性ブロックを剥離する。さらに、スルーホール２の壁部
と該スルーホール２に充填した前記金属との間隔を化学
蒸着浸透法または液体浸透法によって充填する。The method of manufacturing the metal pillar 3 is the same as the method previously filed by the present applicant as Japanese Patent Application No. 11-084433. That is, first, the non-conductive ceramic substrate 1 provided with the through-hole 2 and the conductive plate or conductive block not subjected to the surface activation treatment are bonded together, and at least the conductive plate or the conductive block is bonded. An insulator is provided in a predetermined area excluding the mating surface to form a laminate. The laminate is immersed in an electroplating solution, and electroplating is performed on the surface of the conductive plate or the conductive block exposed at the bottom of the through hole. And
By this electroplating, a metal is grown inside the through hole 2 to at least the height of the thickness of the ceramic substrate, and the through hole 2 is filled with the metal. Thereafter, the conductive plate or the conductive block is peeled off from the ceramic substrate 1. Further, the gap between the wall of the through hole 2 and the metal filled in the through hole 2 is filled by a chemical vapor deposition infiltration method or a liquid infiltration method.
【００２２】以上のような方法によって得られた金属柱
３であると、セラミック基板１のスルーホール２と金属
柱３との接合部は気密性が保たれる。このため、セラミ
ック基板１の裏面と表面との間にたとえ気圧差が生じて
も、セラミック基板１のスルーホールと金属柱３との接
合部から気体がリークすることはない。With the metal pillar 3 obtained by the above-described method, the joint between the through hole 2 of the ceramic substrate 1 and the metal pillar 3 is kept airtight. Therefore, even if a pressure difference occurs between the back surface and the front surface of the ceramic substrate 1, gas does not leak from the joint between the through hole of the ceramic substrate 1 and the metal column 3.
【００２３】上記構成の薄膜ＩＣによれば、セラミック
基板１ごと覆うのではなく、主にベアチップ６を金属キ
ャップ８によって覆うものであるから、全体を無理なく
小型・軽量化することができる。また、従来の基板ごと
覆う構造に比べて構造が簡素化できことから、コストを
低減できる。また、ベアチップ６は、金属キャップ８に
よって覆われることから、外部に対し隔離し得て、ゴミ
や塵埃が空間９内に浸入するのを回避できるとともに、
水の浸入も回避できる。According to the thin film IC having the above structure, the bare chip 6 is mainly covered by the metal cap 8 instead of covering the entire ceramic substrate 1, so that the whole can be reduced in size and weight without difficulty. Further, since the structure can be simplified as compared with the conventional structure in which the entire substrate is covered, the cost can be reduced. In addition, since the bare chip 6 is covered with the metal cap 8, the bare chip 6 can be isolated from the outside, so that dust and dust can be prevented from entering the space 9.
Water intrusion can also be avoided.
【００２４】また、ベアチップ６は、下側半分を金属キ
ャップ並びに金属層５によって覆われることとなるか
ら、ある程度の電磁シールド効果も得られる。また、こ
こでは図示していないが、ベアチップ６を金属キャップ
８に接触させるようにすれば、この外部に露出する金属
キャップ８を放熱用として利用することができ、さらに
この金属キャップ８をヒートシンクに接する構造にすれ
ば、ベアチップ６をより効果的に冷却できる。Further, since the lower half of the bare chip 6 is covered with the metal cap and the metal layer 5, a certain electromagnetic shielding effect can be obtained. Although not shown here, if the bare chip 6 is brought into contact with the metal cap 8, the metal cap 8 exposed to the outside can be used for heat dissipation, and the metal cap 8 can be used as a heat sink. With such a structure, the bare chip 6 can be cooled more effectively.
【００２５】さらに、ベアチップ６と薄膜回路４とが、
セラミック基板１を貫通する、電気抵抗が少なく配線距
離が極めて短い金属柱３，３を介して電気的に接続され
ていること、また、電気的絶縁を樹脂ではなくセラミッ
クスによって行っていることから、マイクロ波領域でも
高性能を発揮することが期待でき、マイクロ波システム
用として用いて好適である。図２は、以上説明した薄膜
ＩＣの概略構成を表したものである。Further, the bare chip 6 and the thin film circuit 4
Since they are electrically connected via the metal columns 3 and 3 having a small electric resistance and having a very short wiring distance penetrating through the ceramic substrate 1, and since the electric insulation is performed by ceramics instead of resin, It can be expected to exhibit high performance even in the microwave region, and is suitable for use in microwave systems. FIG. 2 shows a schematic configuration of the thin film IC described above.
【００２６】＜第２の実施の形態＞図３は本発明の第２
の実施の形態のＩＣ薄膜を示す断面図である。図３にお
いて符号２０はベアチップ収納用のセラミック基板であ
る。このベアチップ収納用セラミック基板としては、前
記第１の実施の形態と同様に、アルミナ、サファイヤ、
窒化珪素、石英等が利用される。<Second Embodiment> FIG. 3 shows a second embodiment of the present invention.
It is sectional drawing which shows the IC thin film of embodiment. In FIG. 3, reference numeral 20 denotes a ceramic substrate for storing bare chips. As this bare chip storage ceramic substrate, alumina, sapphire,
Silicon nitride, quartz, or the like is used.
【００２７】ベアチップ収納用セラミック基板２０の略
中央には、例えば方形状の貫通部２１が形成されてい
る。また、ベアチップ収納用セラミック基板２０の表面
には薄膜回路２２が配置され、同セラミック基板２０の
裏面にはメタライズされて金属層２３が形成されてい
る。At a substantially center of the ceramic substrate 20 for accommodating a bare chip, for example, a rectangular through portion 21 is formed. A thin film circuit 22 is disposed on the surface of the ceramic substrate 20 for storing bare chips, and a metal layer 23 is formed on the rear surface of the ceramic substrate 20 by metallization.
【００２８】前記ベアチップ収納用セラミック基板２０
の貫通部２１にはベアチップ２５が収納されている。ベ
アチップ２５の電極は、ワイヤー２６，…を介して前記
薄膜回路２２に電気的に接続されている。薄膜回路２２
の信号および電源端子は、ベアチップ収納用セラミック
基板２０の表面に形成されている。The above-mentioned bare chip storage ceramic substrate 20
The bare chip 25 is housed in the penetrating portion 21. The electrodes of the bare chip 25 are electrically connected to the thin film circuit 22 via wires 26,. Thin film circuit 22
Are formed on the surface of the ceramic substrate 20 for storing bare chips.
【００２９】前記ベアチップ２５は上側を金属キャップ
２８によって覆われている。金属キャップキャップ２８
の周縁部は、電気絶縁膜２９を介しベアチップ収納用セ
ラミック基板の表面に気密に接合されている。つまり、
金属キャップ２８は、電気絶縁膜２９が介在するため、
前記薄膜回路２２に対して電気的に絶縁された状態で、
前記ベアチップ収納用セラミック基板の表面に気密に接
合されている。電気絶縁膜２９としては、ポリイミド、
ポリエチレン等の樹脂膜が、好適に利用できる。The bare chip 25 is covered with a metal cap 28 on the upper side. Metal cap cap 28
Is hermetically bonded to the surface of the bare chip storage ceramic substrate via an electrical insulating film 29. That is,
Since the metal cap 28 has the electric insulating film 29 interposed,
In a state of being electrically insulated from the thin film circuit 22,
It is airtightly bonded to the surface of the bare chip storage ceramic substrate. As the electric insulating film 29, polyimide,
A resin film such as polyethylene can be suitably used.
【００３０】前記ベアチップ収納用セラミック基板２０
の裏面側には封止用セラミック基板３０が、その上面に
形成された金属層３１を前記ベアチップ収納用セラミッ
ク基板の金属層２３にろう接されることにより、電気的
に形状的にも一体化した状態で接合されている。また、
封止用セラミック基板３０の下面にはメタライズされて
金属層３２が形成されている。また、これらセラミック
基板２０，３０にそれぞれ形成された金属層２３，３
１，３２は、セラミック基板２０，３０を貫通するスル
ーホール３３ａに配置された金属柱３３によって前記金
属キャップ２８と電気的に接続されている。そして、前
記ベアチップ２５は、前記金属キャップ２８、前記ベア
チップ収納用セラミック基板２０及び封止用セラミック
基板３０で囲まれる空間３４内に気密に封止されてい
る。The above-mentioned bare chip storage ceramic substrate 20
A sealing ceramic substrate 30 is formed on the back surface side of the substrate, and a metal layer 31 formed on the upper surface thereof is soldered to the metal layer 23 of the bare chip storage ceramic substrate, thereby being electrically integrated in shape. It is joined in the state where it was done. Also,
A metallized metal layer 32 is formed on the lower surface of the sealing ceramic substrate 30. The metal layers 23, 3 formed on the ceramic substrates 20, 30, respectively.
The metal caps 1 and 32 are electrically connected to the metal cap 28 by metal pillars 33 arranged in through holes 33a passing through the ceramic substrates 20 and 30. The bare chip 25 is hermetically sealed in a space 34 surrounded by the metal cap 28, the bare chip storage ceramic substrate 20, and the sealing ceramic substrate 30.
【００３１】上記構成の薄膜ＩＣによれば、セラミック
基板２０ごと覆うのではなく、主にベアチップ２５を金
属キャップ２８によって覆うものであるから、前記第１
の実施の形態と同様に、全体を無理なく小型軽量化で
き、構造が簡素化できることから、低コストを図ること
ができる等の効果が得られる。さらに、この第２の実施
の形態では、ベアチップ２５を、セラミック基板２０の
貫通部２１内に収納しているので外部衝撃にも強く、運
搬や組立時に損傷されるおそれが少ない。また、ベアチ
ップ２５の全周を、金属キャップ２８、セラミック基板
２０，３０の金属層２３，３１，３２によって覆ってい
ることから、優れた電磁シールド効果が得られる。ま
た、ベアチップ２５の上面を除く他の５面をセラミック
基板により覆うことで絶縁構造としており、他の絶縁材
料例えば樹脂等を用いた絶縁構造に比べて、マイクロ波
領域でも高性能を発揮することができる。また、電気絶
縁に一部樹脂（電気絶縁膜２９）を用いているので、低
コストかをより一層進めることができる。According to the thin film IC having the above structure, the bare chip 25 is mainly covered with the metal cap 28 instead of covering the entire ceramic substrate 20.
As in the case of the first embodiment, since the whole can be reduced in size and weight without difficulty and the structure can be simplified, effects such as reduction in cost can be obtained. Furthermore, in the second embodiment, since the bare chip 25 is housed in the through portion 21 of the ceramic substrate 20, it is resistant to external impacts, and is less likely to be damaged during transportation or assembly. Further, since the entire periphery of the bare chip 25 is covered by the metal cap 28 and the metal layers 23, 31, and 32 of the ceramic substrates 20, 30, an excellent electromagnetic shielding effect can be obtained. In addition, the insulating structure is formed by covering the other five surfaces except the upper surface of the bare chip 25 with a ceramic substrate, and exhibits higher performance even in a microwave region than an insulating structure using another insulating material such as a resin. Can be. In addition, since a part of the resin (electric insulating film 29) is used for electric insulation, the cost can be further reduced.
【００３２】なお、この第２の実施の形態では、前記ベ
アチップ収納用セラミック基板２０の下方に封止用セラ
ミック基板３０を一体的に接合しているが、これに限ら
れることなく、封止用セラミック基板３０に代えて金属
板をベアチップ収納用セラミック基板２０の下方に一体
的に接合してもよい。In the second embodiment, the sealing ceramic substrate 30 is integrally joined below the bare chip storage ceramic substrate 20. However, the present invention is not limited to this. Instead of the ceramic substrate 30, a metal plate may be integrally joined below the bare chip storage ceramic substrate 20.
【００３３】＜第３の実施の形態＞図４は本発明の第３
の実施の形態のＩＣ薄膜を示す断面図である。図４にお
いて符号４０はベアチップ収納用セラミック基板であ
る。ベアチップ収納用セラミック基板４０の略中央に
は、例えば方形状の貫通部４１が形成され、この貫通部
にはベアチップ４２が収納されている。また、ベアチッ
プ収納用セラミック基板４０の前記貫通部４１の外方に
は、表面から裏面に達するスルーホール４３ａ、４３ｂ
が形成されている。これらスルーホール４３ａ，４３ｂ
には前述した方法によって金属が充填されて内側の金属
柱４４と外側の金属柱４５が配置されている。ベアチッ
プ４２はその上方を金属キャップ４６によって気密的に
覆われている。<Third Embodiment> FIG. 4 shows a third embodiment of the present invention.
It is sectional drawing which shows the IC thin film of embodiment. In FIG. 4, reference numeral 40 denotes a bare chip storage ceramic substrate. At a substantially central portion of the bare chip storage ceramic substrate 40, for example, a rectangular through portion 41 is formed, and a bare chip 42 is stored in this through portion. Also, through holes 43a, 43b extending from the front surface to the rear surface are provided outside the through portion 41 of the ceramic substrate 40 for storing bare chips.
Are formed. These through holes 43a, 43b
Are filled with metal by the method described above, and an inner metal column 44 and an outer metal column 45 are arranged. The upper portion of the bare chip 42 is hermetically covered with a metal cap 46.
【００３４】ベアチップ収納用セラミック基板４０の表
面には薄膜回路４７が前記内側の金属柱４４の上部に電
気的に接して形成されている。前記ベアチップ４２はワ
イヤー４２ａを介して薄膜回路４７に電気的に接続され
ている。また、ベアチップ収納用セラミック基板４０の
裏面には薄膜回路４８が前記内側の金属柱４４の下部に
電気的に接して形成されている。すなわち、ベアチップ
収納用セラミック基板４０の表面と裏面にそれぞれ形成
された薄膜回路４７と薄膜回路４８は、内側の金属柱４
４によって電気的に接続されている。A thin-film circuit 47 is formed on the surface of the bare chip storage ceramic substrate 40 so as to be in electrical contact with the upper part of the inner metal column 44. The bare chip 42 is electrically connected to a thin film circuit 47 via a wire 42a. A thin film circuit 48 is formed on the back surface of the bare chip storage ceramic substrate 40 so as to be in electrical contact with the lower part of the inner metal column 44. That is, the thin film circuits 47 and 48 formed on the front and back surfaces of the bare chip storage ceramic substrate 40 respectively correspond to the inner metal columns 4.
4 are electrically connected.
【００３５】また、ベアチップ収納用セラミック基板４
０の表面外周部には金属層４９が、前記外側の金属柱４
５の上部と電気的に接するように形成され、また、同セ
ラミック基板４０の裏面には金属層５０が前記ベアチッ
プ４２を収納する貫通部４１の内縁に沿って形成されて
いる。ここで、前記金属キャップ４６は、その周縁部が
前記金属層４９に対してハンダ付け等の接合手段によっ
て気密に接合されている。The ceramic substrate 4 for storing bare chips
0, a metal layer 49 is provided on the outer peripheral portion of the outer metal column 4.
5 and a metal layer 50 is formed on the back surface of the ceramic substrate 40 along the inner edge of the through portion 41 that houses the bare chip 42. Here, the metal cap 46 is hermetically joined to the metal layer 49 by a joining means such as soldering.
【００３６】また、前記ベアチップ収納用セラミック基
板４０の裏面側には封止用セラミック基板５２が、その
上面（ベアチップ収納用セラミック基板との対向面）に
形成された金属層５３を前記ベアチップ収納用セラミッ
ク基板の金属層５０にろう接されるとともに、封止用セ
ラミック基板５２の上面に薄膜によって形成された電極
５４を、前記ベアチップ収納用セラミック基板の薄膜回
路４８にろう接されることにより接合されている。ま
た、封止用セラミック基板５２の下面には金属層５５が
形成されている。A ceramic substrate 52 for sealing is provided on the back side of the ceramic substrate 40 for storing bare chips, and a metal layer 53 formed on the upper surface thereof (the surface facing the ceramic substrate for storing bare chips) is attached to the ceramic substrate 52 for storing bare chips. While being brazed to the metal layer 50 of the ceramic substrate, the electrode 54 formed by a thin film on the upper surface of the sealing ceramic substrate 52 is joined by brazing to the thin film circuit 48 of the bare chip storage ceramic substrate. ing. A metal layer 55 is formed on the lower surface of the sealing ceramic substrate 52.
【００３７】そして、封止用セラミック基板５２の下面
の金属層５５は、封止用セラミック基板５２の中央に形
成された金属柱５６を介して前記金属層５３に電気的に
接続され、また、同金属層５５は、両セラミック基板４
０，５２を貫通する前記外側の金属柱４５を介して金属
層４９に電気的に接続され、さらに金属キャップ４６に
も電気的に接続されている。The metal layer 55 on the lower surface of the sealing ceramic substrate 52 is electrically connected to the metal layer 53 via a metal column 56 formed at the center of the sealing ceramic substrate 52. The metal layer 55 is formed on both ceramic substrates 4.
It is electrically connected to the metal layer 49 via the outer metal column 45 penetrating through the metal caps 0 and 52, and is also electrically connected to the metal cap 46.
【００３８】そして、前記ベアチップ４２は、前記金属
キャップ４６、前記ベアチップ収納用セラミック基板４
０及び封止用セラミック基板５２で囲まれる空間６０内
に気密に封止されている。The bare chip 42 includes the metal cap 46, the bare chip storage ceramic substrate 4
It is airtightly sealed in a space 60 surrounded by the ceramic substrate 52 and the sealing ceramic substrate 52.
【００３９】上記構成の薄膜ＩＣによれば、セラミック
基板４０ごと覆うのではなく、主にベアチップ４２を金
属キャップ４６によって覆うものであるから、前記第
１、第２の実施の形態と同様に、全体を無理なく小型軽
量化でき、構造が簡素化できることから、低コストを図
ることができる等の効果が得られる。According to the thin film IC having the above structure, the bare chip 42 is mainly covered by the metal cap 46 instead of covering the entire ceramic substrate 40. Therefore, similar to the first and second embodiments, Since the whole can be reasonably reduced in size and weight and the structure can be simplified, effects such as reduction in cost can be obtained.
【００４０】さらに、この第３の実施の形態では、封止
用セラミック基板５２の外方への突出部分の表面に電極
５４が設けられるので、外部機器への接続が容易でかつ
短い配線で接続することができる利点が得られる。ま
た、封止用セラミック基板５２の金属層５３がベアチッ
プ４２の下面に接することとなり、加えて、金属層５３
が金属柱５６を介して封止用セラミック基板５２の金属
層５５につながっているので、これら金属層５３、５５
や金属柱５６を介してベアチップを冷却効率をあげるこ
とができる。また、ベアチップの外側６面全てを、金属
キャップ４６、ベアチップ収納用セラミック基板４０の
上面の金属層４９、下面の金属層５３、封止用セラミッ
ク基板５２の下面の金属層５５によって覆っているの
で、より確実な磁気シールド効果が得られる。Further, in the third embodiment, since the electrode 54 is provided on the surface of the protruding portion of the sealing ceramic substrate 52, connection to external equipment is easy and connection is made with short wiring. The advantage that can be obtained is obtained. Further, the metal layer 53 of the sealing ceramic substrate 52 comes into contact with the lower surface of the bare chip 42, and in addition, the metal layer 53
Are connected to the metal layer 55 of the sealing ceramic substrate 52 via the metal pillar 56, so that these metal layers 53, 55
The cooling efficiency of the bare chip can be increased through the metal pillar 56 or the metal pillar 56. Also, since all the six outer surfaces of the bare chip are covered by the metal cap 46, the metal layer 49 on the upper surface of the bare chip storage ceramic substrate 40, the metal layer 53 on the lower surface, and the metal layer 55 on the lower surface of the sealing ceramic substrate 52. Thus, a more reliable magnetic shielding effect can be obtained.
【００４１】なお、上記各実施の形態では、回路を例え
ば、厚さ３μｍ程度の薄膜回路により形成しているが、
これに限られることなく、厚さ３０μｍ程度の厚膜回路
によって形成してもよい。また、上記各実施の形態で
は、主にベアチップのみを封止しているが、これに限る
ことなく、ベアチップの回りに設けられた薄膜回路をベ
アチップとともにキャップで封止してもよい。In each of the above embodiments, the circuit is formed by, for example, a thin film circuit having a thickness of about 3 μm.
The present invention is not limited to this, and may be formed by a thick film circuit having a thickness of about 30 μm. Further, in each of the above embodiments, only the bare chip is mainly sealed, but the present invention is not limited to this, and a thin film circuit provided around the bare chip may be sealed with the cap together with the bare chip.
【００４２】[0042]
【発明の効果】以上説明した様に、本発明の薄膜ＩＣに
よれば、セラミック基板ごと覆うのではなく、主にベア
チップをキャップによって覆うものであるから、全体を
無理なく小型・軽量化することができる。また、従来の
基板ごと覆う構造に比べて構造が簡素化できることか
ら、コストを低減できる。また、ベアチップを、キャッ
プによって覆うから、外部に対し隔離し得て、ゴミや塵
埃がベアチップ側に浸入するのを回避できるとともに、
水の浸入も回避できる。また、ベアチップは、外周部分
をキャップ並びに金属層によって覆われることとなるか
ら、キャップを金属製とすることにより、電磁シールド
効果も得られる。As described above, according to the thin film IC of the present invention, the bare chip is mainly covered by the cap, not the entire ceramic substrate, so that the whole can be reduced in size and weight without difficulty. Can be. Further, since the structure can be simplified as compared with the conventional structure in which the entire substrate is covered, the cost can be reduced. In addition, since the bare chip is covered by the cap, it can be isolated from the outside, so that dust and dust can be prevented from entering the bare chip side,
Water intrusion can also be avoided. In addition, since the outer periphery of the bare chip is covered with the cap and the metal layer, an electromagnetic shielding effect can be obtained by forming the cap from metal.
【００４３】また、ベアチップをキャップに接触させる
ようにすれば、キャップ８を放熱用として利用すること
ができ、さらにキャップをヒートシンクに接する構造に
すれば、ベアチップをより効果的に冷却できる。また、
ベアチップと回路とが、セラミック基板を貫通する、電
気抵抗が少なく配線距離が極めて短い金属柱を介して電
気的に接続されていること、また、電気的絶縁を樹脂で
はなくセラミックスによって行っていることから、マイ
クロ波領域でも高性能を発揮することが期待でき、マイ
クロ波システム用として用いて好適である。If the bare chip is brought into contact with the cap, the cap 8 can be used for heat dissipation, and if the cap is in contact with the heat sink, the bare chip can be cooled more effectively. Also,
The bare chip and the circuit are electrically connected via a metal pillar that penetrates through the ceramic substrate, has low electrical resistance, and has a very short wiring distance, and is electrically insulated by ceramics instead of resin. Therefore, high performance can be expected in the microwave region, and it is suitable for use in microwave systems.
【図１】 本発明の第１の実施の形態を示す薄膜ＩＣの
断面図である。FIG. 1 is a cross-sectional view of a thin film IC showing a first embodiment of the present invention.
【図２】 本発明の第１の実施の形態を示す薄膜ＩＣの
概略斜視図である。FIG. 2 is a schematic perspective view of a thin-film IC showing a first embodiment of the present invention.
【図３】 本発明の第２の実施の形態を示す薄膜ＩＣの
断面図である。FIG. 3 is a cross-sectional view of a thin film IC showing a second embodiment of the present invention.
【図４】 本発明の第３の実施の形態を示す薄膜ＩＣの
断面図である。FIG. 4 is a sectional view of a thin-film IC showing a third embodiment of the present invention.
１ セラミック基板 ２，３３ａ，４３ａ，４３ｂ スルーホール ３，３３，４４，４５ 金属柱 ４，２２，４７，４８ 薄膜回路 ６，２５，４２ ベアチップ ８，２８，４６ 金属キャップ ９，３４，６０ 空間 ２０，４０ ペアチップ収納用セラミック基板 ２１，４１ 貫通部 ２９ 電気絶縁膜 ３０，５２ 封止用セラミック基板 ５４ 電極 Reference Signs List 1 ceramic substrate 2, 33a, 43a, 43b through hole 3, 33, 44, 45 metal pillar 4, 22, 47, 48 thin film circuit 6, 25, 42 bare chip 8, 28, 46 metal cap 9, 34, 60 space 20 , 40 Pair chip storage ceramic substrate 21, 41 Penetration portion 29 Electrical insulating film 30, 52 Sealing ceramic substrate 54 Electrode
フロントページの続き Ｆターム(参考） 5E336 AA04 AA08 AA09 AA11 BB02 BB03 BB18 BC15 BC26 CC58 DD28 DD39 EE01 GG03 GG11 GG30 Continued on the front page F term (reference) 5E336 AA04 AA08 AA09 AA11 BB02 BB03 BB18 BC15 BC26 CC58 DD28 DD39 EE01 GG03 GG11 GG30
Claims (5)
属が充填されてなる金属柱を具備したセラミック基板の
表面に回路が、また同セラミック基板の裏面にベアチッ
プがそれぞれ配置され、 該ベアチップがキャップによって覆われ、 該キャップの周縁部が前記セラミック基板の裏面に気密
に接合されて、前記ベアチップが前記キャップと前記セ
ラミック基板とで囲まれる空間内に封止され、 前記ベアチップと前記回路とが前記金属柱を介して電気
的に接続されていることを特徴とする薄膜ＩＣ。1. A circuit is arranged on a surface of a ceramic substrate provided with metal columns in which metal is filled in through holes reaching from the surface to the back surface, and a bare chip is arranged on the back surface of the ceramic substrate. The cap is peripherally sealed to the back surface of the ceramic substrate, the bare chip is sealed in a space surrounded by the cap and the ceramic substrate, and the bare chip and the circuit are formed of the metal. A thin-film IC electrically connected through a pillar.
ック基板の表面に回路が配置され、 前記ベアチップ収納用セラミック基板の前記貫通部にベ
アチップが前記回路と電気的に接続された状態で収納さ
れ、 該ベアチップを覆うように前記ベアチップ収納用セラミ
ック基板の表面側にキャップが、その周縁部をベアチッ
プ収納用セラミック基板の表面に気密に接合されて設け
られ、 前記ベアチップ収納用セラミック基板の裏面側に封止用
セラミック基板または金属板が接合され、 前記ベアチップが、前記キャップ、前記ベアチップ収納
用セラミック基板及び封止用セラミック基板または金属
板で囲まれる空間内に封止されていることを特徴とする
薄膜ＩＣ。2. A circuit is disposed on a surface of a bare chip storing ceramic substrate having a through portion, and a bare chip is stored in the through portion of the bare chip storing ceramic substrate in a state of being electrically connected to the circuit. A cap is provided on the front side of the bare chip storage ceramic substrate so as to cover the bare chip, and a peripheral portion thereof is hermetically bonded to the surface of the bare chip storage ceramic substrate, and sealed on the back side of the bare chip storage ceramic substrate. A thin film IC wherein a ceramic substrate or a metal plate for bonding is bonded, and the bare chip is sealed in a space surrounded by the cap, the ceramic substrate for storing the bare chip, and the sealing ceramic substrate or the metal plate. .
納用セラミック基板の表面に電気絶縁材料を介して気密
に接合されていることを特徴とする請求項２記載の薄膜
ＩＣ。3. The thin film IC according to claim 2, wherein a peripheral portion of the cap is hermetically bonded to a surface of the bare chip storage ceramic substrate via an electrically insulating material.
が充填されてなる金属柱と貫通部とを具備したベアチッ
プ収納用セラミック基板の表面と裏面にそれぞれ回路が
配置され、 前記ベアチップ収納用セラミック基板の前記貫通部にベ
アチップが収納され、 該ベアチップを覆うように前記ベアチップ収納用セラミ
ック基板の表面側にキャップが、その周縁部をベアチッ
プ収納用セラミック基板の表面に気密に接合されて設け
られ、 該ベアチップ収納用セラミック基板の裏面側に、該ベア
チップ収納用セラミック基板よりも面積が広くかつ該ベ
アチップ収納用セラミック基板との対向面側に電極を有
する封止用セラミック基板が接合され、 前記ベアチップが、前記キャップ、前記ベアチップ収納
用セラミック基板及び封止用セラミック基板で囲まれる
空間内に封止されていることを特徴とする薄膜ＩＣ。4. A bare chip storing ceramic substrate having a metal column filled with metal in a through hole extending from the front surface to the back surface and a through-hole, and a circuit disposed on each of the front and back surfaces of the bare chip storing ceramic substrate. A bare chip is stored in the through portion of the ceramic chip, and a cap is provided on the front side of the bare chip storing ceramic substrate so as to cover the bare chip, with a peripheral portion thereof being hermetically bonded to a surface of the bare chip storing ceramic substrate. On the back surface side of the bare chip storage ceramic substrate, a sealing ceramic substrate having an area larger than that of the bare chip storage ceramic substrate and having an electrode on the side opposite to the bare chip storage ceramic substrate is joined, The cap, the bare chip storage ceramic substrate and the sealing ceramic substrate A thin film IC which is sealed in an enclosed space.
面側の前記回路と裏面側の回路とが前記金属柱で電気的
に接続され、 前記ベアチップ収納用セラミック基板の裏面側の回路と
前記封止用セラミック基板の前記対向面側に設けられた
電極とが電気的に接続されていることを特徴とする請求
項４記載の薄膜ＩＣ。5. The circuit on the front side and the circuit on the back side of the ceramic substrate for bare chip storage are electrically connected by the metal pillar, and the circuit on the back side of the ceramic substrate for bare chip storage and the sealing are provided. 5. The thin-film IC according to claim 4, wherein an electrode provided on the facing surface side of the ceramic substrate is electrically connected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35808799A JP2001176992A (en) | 1999-12-16 | 1999-12-16 | Thin-film ic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35808799A JP2001176992A (en) | 1999-12-16 | 1999-12-16 | Thin-film ic |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001176992A true JP2001176992A (en) | 2001-06-29 |
Family
ID=18457481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35808799A Pending JP2001176992A (en) | 1999-12-16 | 1999-12-16 | Thin-film ic |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001176992A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112996238A (en) * | 2021-02-05 | 2021-06-18 | 成都中科四点零科技有限公司 | Ceramic film circuit board and circuit board assembly structure |
-
1999
- 1999-12-16 JP JP35808799A patent/JP2001176992A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112996238A (en) * | 2021-02-05 | 2021-06-18 | 成都中科四点零科技有限公司 | Ceramic film circuit board and circuit board assembly structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5434358A (en) | High density hermetic electrical feedthroughs | |
| JP2000340687A (en) | Package for storing semiconductor element | |
| US3303265A (en) | Miniature semiconductor enclosure | |
| JP2001176992A (en) | Thin-film ic | |
| JPH08335650A (en) | Package for housing semiconductor chip | |
| USRE29325E (en) | Hermetic power package | |
| JP2851732B2 (en) | Electronic component storage package | |
| JP3199672B2 (en) | Electronic component storage package | |
| JPH06188334A (en) | Semiconductor device | |
| JP2001237332A (en) | Package for accommodation of electronic part | |
| JPH11238820A (en) | Package for accommodating electronic component | |
| JP2831219B2 (en) | Semiconductor device | |
| JPH0669375A (en) | Air-tightly sealed package electronic part | |
| JPH11238818A (en) | Package for accommodating electronic component | |
| JP2543153Y2 (en) | Package for storing semiconductor elements | |
| JP2005183724A (en) | Package for containing electronic component and electronic apparatus | |
| JPS62217642A (en) | Package for containing hybrid integrated circuit element | |
| JP2006074059A (en) | Semiconductor device | |
| JPH06275737A (en) | Package for housing semiconductor element | |
| JPH06188324A (en) | Semiconductor device | |
| JPH03259552A (en) | Sealing structure for semiconductor chip | |
| JPH09162337A (en) | Semiconductor element encapsulating package | |
| JPH06112347A (en) | Package for accommodating semiconductor element | |
| JPH11238819A (en) | Package for accommodating electronic component | |
| JPH06236936A (en) | Package for housing semiconductor-element |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |