JP2001168866A

JP2001168866A - マルチレートａｔｍ交換装置

Info

Publication number: JP2001168866A
Application number: JP35077899A
Authority: JP
Inventors: Kenji Matsumura; 健次松村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-12-09
Filing date: 1999-12-09
Publication date: 2001-06-22
Also published as: EP1107517A2; EP1107517A3; CA2327930A1; AU7215000A; US20010003528A1

Abstract

(57)【要約】【課題】ＡＴＭスイッチ部の各入出力スイッチポートの
レートを変更せずに、その入出力スイッチポートのレー
トを越える高速回線を収容することを可能とするマルチ
レートＡＴＭ交換装置を提供する。【解決手段】複数の入出力回線間でＡＴＭセルの交換を
行うＡＴＭ交換装置において、入力側高速回線から入力
されたＡＴＭセル流を複数のＡＴＭセル流に分離するセ
ル分離部と、前記セル分離部で分離された複数のＡＴＭ
セル流をそれぞれ複数の入力スイッチポートを介して入
力し、該ＡＴＭセル流をスイッチングして複数の出力ス
イッチポートから出力するＡＴＭスイッチ部と、前記Ａ
ＴＭスイッチ部の複数の出力スイッチポートから出力さ
れたＡＴＭセル流を多重化するセル多重部とを備える構
成とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマルチレートＡＴＭ
交換装置に関し、特にＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕ
ｓＴｒａｎｓｆｅｒＭｏｄｅ：非同期転送モード）
交換装置におけるスイッチ部のポートのレートを越える
高速回線を収容することを可能とするマルチレートＡＴ
Ｍ交換装置に関する。

【０００２】

【従来の技術】従来のＡＴＭ交換装置において、スイッ
チ部に収容される回線のレートは、スイッチ部の１ポー
トあたりのレートを越えることは無かった。

【０００３】図８に、従来のＡＴＭ交換装置における回
線収容方式の一例を示す。

【０００４】図８において、ＡＴＭ交換装置１００は、
入力回線の終端を行う入力回線対応部１１１〜１１ｉ、
１３１〜１３ｋと、入力回線から入力されるＡＴＭセル
のスイッチングを行うＡＴＭスイッチ部１４０と、ＡＴ
Ｍスイッチ部１４０から出力されるＡＴＭセルを終端処
理して出力回線へ出力する出力回線対応部１５１〜１５
ｍ、１７１〜１７ｎとから構成されている。入力回線対
応部１１１〜１１ｉは、それぞれ物理レイヤの終端処理
を行う物理レイヤ終端部１１１１とＡＴＭレイヤの終端
処理を行うＡＴＭレイヤ終端部１１１２とを備えてい
る。入力回線対応部１３１〜１３ｋは、同様に物理レイ
ヤ終端部１３１１とＡＴＭレイヤ終端部１３１２とを備
えている。出力回線対応部１５１〜１５ｍは、それぞれ
ＡＴＭレイヤの終端処理を行うＡＴＭレイヤ終端部１５
１２と物理レイヤの終端処理を行う物理レイヤ終端部１
５１１とを備え、出力回線対応部１７１〜１７ｎも同様
に、ＡＴＭレイヤ終端部１７１２と物理レイヤ終端部１
７１１とを備えている。

【０００５】また、低速回線１０１〜１０ｉは入力回線
対応部１１１〜１１ｉに接続され、各入力回線対応部１
１１〜１１ｉからのＡＴＭセルを多重してＡＴＭスイッ
チ部１４０に入力するセル多重部１４２を備えている。
通常回線１２１〜１２ｋは入力回線対応部１３１〜１３
ｋに接続され、各入力回線対応部１３１〜１３ｋからの
ＡＴＭセルは直接ＡＴＭスイッチ部１４０に入力され
る。

【０００６】なお、ここで、低速回線とはＡＴＭスイッ
チ部１４０の入出力スイッチポートの入出力レートより
も低速のレートの回線を示し、通常回線とはＡＴＭスイ
ッチ部１４０の入出力スイッチポートの入出力レートを
越えないレートを有する回線を示すものとする。

【０００７】さらに、ＡＴＭ交換装置１００は、ＡＴＭ
スイッチ部１４０から低速回線に向けて出力されるＡＴ
Ｍセルを分離するセル分離部１４４を備え、セル分離部
１４４で分離されたＡＴＭセルは出力回線対応部１５１
〜１５ｍを経て、各出力回線対応部１５１〜１５ｍに各
々接続されている低速回線１６１〜１６ｍに出力され
る。ＡＴＭスイッチ部１４０から通常回線に向けて出力
されるＡＴＭセルは、直接出力回線対応部１７１〜１７
ｎに出力され、出力回線対応部１７１〜１７ｎにそれぞ
れ接続されている通常回線１８１〜１８ｎに出力され
る。

【０００８】図８において、低速回線１０１〜１０ｉか
ら入力されるＡＴＭセル流は、入力回線対応部１１１〜
１１ｉの物理レイヤ終端部１１１１及びＡＴＭレイヤ終
端部１１１２でそれぞれ所定の物理レイヤ終端処理及び
ＡＴＭレイヤ終端処理が施された後、セル多重部１４２
で多重化され、ＡＴＭスイッチ部１４０に入力される。

【０００９】また、通常回線１２１〜１２ｋから入力さ
れるＡＴＭセル流は、入力回線対応部１３１〜１３ｋの
物理レイヤ終端部１３１１及びＡＴＭレイヤ終端部１３
１２でそれぞれ所定の物理レイヤ終端処理及びＡＴＭレ
イヤ終端処理が施された後、ＡＴＭスイッチ部１４０に
入力される。

【００１０】ＡＴＭスイッチ部１４０に入力されたＡＴ
Ｍセル流は、各セル内に書き込まれているＶＰＩ（Ｖｉ
ｒｔｕａｌＰａｔｈＩｄｅｎｔｉｆｉｅｒ：仮想パ
ス識別子）やＶＣＩ（ＶｉｒｔｕａｌＣｈａｎｎｅｌ
Ｉｄｅｎｔｉｆｉｅｒ：仮想チャネル識別子）などの
識別子によりスイッチングされ、所望の出力回線にそれ
ぞれ出力される。

【００１１】ＡＴＭスイッチ部１４０により低速回線１
６１〜１６ｍにスイッチングされたＡＴＭセル流は、セ
ル分離部１４４において各セル内に書き込まれているＶ
ＰＩやＶＣＩなどの識別子により所望の出力回線へのＡ
ＴＭセル流の分離が行われ、その後、出力回線対応部１
５１〜１５ｍのＡＴＭレイヤ終端部１５１２及び物理レ
イヤ終端部１５１１でそれぞれ所定のＡＴＭレイヤ終端
処理及び物理レイヤ終端処理が施された後、低速回線１
６１〜１６ｍに出力される。

【００１２】また、ＡＴＭスイッチ部１４０により通常
回線１８１〜１８ｎにスイッチングされたＡＴＭセル流
は、出力回線対応部１７１〜１７ｎのＡＴＭレイヤ終端
部１７１２及び物理レイヤ終端部１７１１でそれぞれ所
定のＡＴＭレイヤ終端処理及び物理レイヤ終端処理が施
された後、通常回線１８１〜１８ｎに出力される。

【００１３】以上述べたように、図８に示した従来のＡ
ＴＭ交換装置１００においては、ＡＴＭスイッチ部１４
０に収容される回線のレートは、ＡＴＭスイッチ部１４
０のスイッチポートのレートを越えることは無かった。
すなわち、図８において、ＡＴＭスイッチ部１４０のス
イッチポートのレートよりも低速の低速回線を収容する
場合は、複数の低速回線をセル多重部１４２で多重化し
てＡＴＭスイッチ部１４０に収容し、また、ＡＴＭスイ
ッチ部１４０のスイッチポートのレートを越えないレー
トを有する通常回線の場合は、多重化することなくその
ままＡＴＭスイッチ部１４０に収容していた。

【００１４】

【発明が解決しようとする課題】上述した従来のＡＴＭ
交換装置において、ＡＴＭスイッチ部のスイッチポート
のレートを越える高速の回線を収容しようとした場合に
は、ＡＴＭスイッチ部そのものを高速回線に対応できる
ように新規に開発し、その新規ＡＴＭスイッチ部に高速
回線を接続することで対応していた。

【００１５】この様な対応を取る場合、ＡＴＭ交換装置
を含めたシステム全体を新規開発する必要があり、その
コストや納期の面で大きな問題を有していた。また、す
でに運用状態に入っているシステムにあっては、ＡＴＭ
スイッチ部のみ変更し交換することは非常に困難であ
り、結局別システムを導入してこれに高速回線を接続す
るなど、多大なコストを生じさせる結果となっていた。

【００１６】本発明の目的は、ＡＴＭスイッチ部の各入
出力スイッチポートのレートを変更せずに、その入出力
スイッチポートのレートを越える高速回線を収容するこ
とを可能とするマルチレートＡＴＭ交換装置を提供する
ことにある。

【００１７】

【課題を解決するための手段】本発明のマルチレートＡ
ＴＭ交換装置は、複数の入出力回線間でＡＴＭ（Ａｓｙ
ｎｃｈｒｏｎｏｕｓＴｒａｎｓｆｅｒＭｏｄｅ：非
同期転送モード）セルの交換を行うＡＴＭ交換装置にお
いて、入力側高速回線から入力されたＡＴＭセル流の物
理レイヤ終端処理及びＡＴＭレイヤ終端処理を行う第１
の入力回線対応部と、前記第１の入力回線対応部で終端
処理されたＡＴＭセル流を複数のＡＴＭセル流に分離す
るセル分離部と、入力側通常回線から入力されたＡＴＭ
セル流の物理レイヤ終端処理及びＡＴＭレイヤ終端処理
を行う第２の入力回線対応部と、前記セル分離部で分離
された複数のＡＴＭセル流及び前記第２の入力回線対応
部で終端処理されたＡＴＭセル流をそれぞれ複数の入力
スイッチポートを介して入力し、該ＡＴＭセル流をスイ
ッチングして複数の出力スイッチポートから出力するＡ
ＴＭスイッチ部と、前記ＡＴＭスイッチ部の複数の出力
スイッチポートから出力されたＡＴＭセル流の内で、出
力側高速回線に出力される複数のＡＴＭセル流を多重化
するセル多重部と、前記セル多重部で多重化されたＡＴ
Ｍセル流のＡＴＭレイヤ終端処理及び物理レイヤ終端処
理を行い出力側高速回線に出力する第１の出力回線対応
部と、前記ＡＴＭスイッチ部の複数の出力スイッチポー
トから出力されたＡＴＭセル流の内で、出力側通常回線
に出力されるＡＴＭセル流のＡＴＭレイヤ終端処理及び
物理レイヤ終端処理を行い出力側通常回線に出力する第
２の出力回線対応部とを備えたことを特徴とする。

【００１８】また、前記ＡＴＭスイッチ部の各入出力ス
イッチポートの入出力レートがＢ（ｂｐｓ）であり、前
記入力側高速回線の通信レートがＡｎ（ｂｐｓ）である
場合に前記セル分離部が分離するＡＴＭセル流の数はＣ
本であり、前記Ｃの値はＡｎ（ｂｐｓ）≦Ｂ（ｂｐｓ）
×Ｃを満たす最小の整数値であり、前記出力側高速回線
の通信レートがＡｍ（ｂｐｓ）である場合に前記セル多
重部が多重化するＡＴＭセル流の数はＤ本であり、前記
Ｄの値はＡｍ（ｂｐｓ）≦Ｂ（ｂｐｓ）×Ｄを満たす最
小の整数値であることを特徴とする。

【００１９】さらに、前記セル分離部は、前記セル分離
部に入力されるＡＴＭセルの順序を保存するためにＡＴ
ＭセルにシーケンスＩＤを付加する第１の順序制御部
と、前記第１の順序制御部から出力されるＡＴＭセルを
Ｃ本に分離する第１のセレクタと、前記第１のセレクタ
の動作制御を行うセレクタ制御部と、前記第１のセレク
タから出力されるＡＴＭセルを一時的に蓄えるＣ個のバ
ッファを有する第１のＦＩＦＯバッファと、前記第１の
ＦＩＦＯバッファに蓄えられたＡＴＭセルの同期を制御
する同期制御部とから構成されることを特徴とする。

【００２０】また、前記第１の順序制御部は、入力され
たＡＴＭセルにその到着順序を示すシーケンスＩＤを順
次付加し、前記シーケンスＩＤは入力されたＡＴＭセル
の識別子ごとに独立のシーケンスとして付加されること
を特徴とする。

【００２１】さらに、前記ＡＴＭスイッチ部は、入力ス
イッチポートの数がＮで出力スイッチポートの数がＮの
Ｎ×ＮのＡＴＭスイッチと、前記ＡＴＭスイッチのＮ本
の入力スイッチポートと同数のバッファを有する第２の
ＦＩＦＯバッファと、前記第２のＦＩＦＯバッファ内の
ＡＴＭセルの同期制御を行うセル同期制御部と、前記Ａ
ＴＭスイッチ及び前記第２のＦＩＦＯバッファの制御を
行うスイッチ制御部とから構成されることを特徴とす
る。

【００２２】また、前記第２のＦＩＦＯバッファは、前
記ＡＴＭスイッチ部へ入力されるＡＴＭセルを一旦蓄積
して前記セル同期制御部の指示で該ＡＴＭセル間のセル
同期を取り、また、前記第２のＦＩＦＯバッファは、前
記スイッチ制御部に対して前記第２のＦＩＦＯバッファ
が有するＮ本の各バッファ内の先頭ＡＴＭセルの識別子
及び入力スイッチポートＩＤを通知し、該通知を受けた
前記スイッチ制御部は、該ＡＴＭセルの出力スイッチポ
ートＩＤを検索して該検索結果を前記第２のＦＩＦＯバ
ッファに返送し、前記第２のＦＩＦＯバッファは、該検
索結果を受信した後、該検索結果に含まれる該ＡＴＭセ
ルの出力スイッチポートＩＤと共に前記ＡＴＭスイッチ
へ該ＡＴＭセルを送信し、前記ＡＴＭスイッチでは、該
ＡＴＭセルと共に入力された出力スイッチポートＩＤを
元に該ＡＴＭセルを出力スイッチポートＩＤが示す出力
スイッチポートへスイッチングして出力することを特徴
とする。

【００２３】さらに、前記スイッチ制御部が前記第２の
ＦＩＦＯバッファ内のＡＴＭセルを前記ＡＴＭスイッチ
の出力スイッチポートへスイッチングして出力する制御
を行うにあたり、前記第２のＦＩＦＯバッファ内のＡＴ
Ｍセルの出力先が出力側通常回線であると認められたと
きには、該出力側通常回線１本につき一時に１個のＡＴ
Ｍセルだけが出力スイッチポートへ出力されるよう制御
し、前記第２のＦＩＦＯバッファ内のＡＴＭセルの出力
先が出力側高速回線であると認められたときには、該出
力側高速回線１本につき同時に複数個の最大Ｄ個までの
ＡＴＭセルが出力スイッチポートへ出力されるよう制御
するグルーピング制御を行うことを特徴とする。

【００２４】また、前記セル多重部は、前記セル多重部
に入力されるＤ本のＡＴＭセルを一時的に蓄えるＤ個の
バッファを有する第３のＦＩＦＯバッファと、前記第３
のＦＩＦＯバッファに蓄えられたＡＴＭセルの順序制御
を行う第２の順序制御部と、前記第３のＦＩＦＯバッフ
ァに蓄えられたＡＴＭセルを多重して出力側高速回線に
出力する第２のセレクタとから構成されることを特徴と
する。

【００２５】さらに、前記第２の順序制御部は、前記第
３のＦＩＦＯバッファに蓄積されたＡＴＭセルを、前記
ＡＴＭスイッチのスイッチポートの１セル周期ごとに、
前記第３のＦＩＦＯバッファのＤ個のバッファから１セ
ルずつ計Ｄ個読み出し、若番のバッファから順番に多重
を行えるよう前記第２のセレクタに出力し、前記第２の
セレクタで出力されたＡＴＭセルの多重化を行い、前記
第２の順序制御部が計Ｄ個のＡＴＭセルを読み出す際に
は、該ＡＴＭセルの識別子ごとにシーケンスＩＤの確認
を行い、該ＡＴＭセルの順序が崩れていた場合には、該
ＡＴＭセルの順序を補正して読み出すことを特徴とす
る。

【００２６】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００２７】図１は本発明のマルチレートＡＴＭ交換装
置の一つの実施の形態を示すブロック図である。

【００２８】図１において、マルチレートＡＴＭ交換装
置２０は、入力回線の終端を行う入力回線対応部２２、
入力回線対応部２４と、入力回線から入力されるＡＴＭ
セルのスイッチングを行うＡＴＭスイッチ部２６と、Ａ
ＴＭスイッチ部２６から出力されるＡＴＭセルを終端処
理して出力回線へ出力する出力回線対応部２８、出力回
線対応部３０とから構成されている。入力回線対応部２
２は、それぞれ物理レイヤの終端処理を行う物理レイヤ
終端部２２１とＡＴＭレイヤの終端処理を行うＡＴＭレ
イヤ終端部２２２とを備えている。入力回線対応部２４
は、同様に物理レイヤ終端部２４１とＡＴＭレイヤ終端
部２４２とを備えている。出力回線対応部２８は、それ
ぞれＡＴＭレイヤの終端処理を行うＡＴＭレイヤ終端部
２８２と物理レイヤの終端処理を行う物理レイヤ終端部
２８１とを備え、出力回線対応部３０も同様に、ＡＴＭ
レイヤ終端部３０２と物理レイヤ終端部３０１とを備え
ている。

【００２９】また、高速回線２１は入力回線対応部２２
に接続され、入力回線対応部２２からのＡＴＭセルを分
離してＡＴＭスイッチ部２６に入力するセル分離部２５
を備えている。通常回線２３は入力回線対応部２４に接
続され、入力回線対応部２４からのＡＴＭセルは直接Ａ
ＴＭスイッチ部２６に入力される。

【００３０】なお、ここで、高速回線とはＡＴＭスイッ
チ部２６の入出力スイッチポートの入出力レートよりも
高速のレートの回線を示し、通常回線とはＡＴＭスイッ
チ部２６の入出力スイッチポートの入出力レートを越え
ないレートを有する回線を示すものとする。

【００３１】さらに、マルチレートＡＴＭ交換装置２０
は、ＡＴＭスイッチ部２６から高速回線に向けて出力さ
れるＡＴＭセルを多重するセル多重部２７を備え、セル
多重部２７で多重されたＡＴＭセルは出力回線対応部２
８を経て、出力回線対応部２８に接続されている高速回
線２９に出力される。ＡＴＭスイッチ部２６から通常回
線に向けて出力されるＡＴＭセルは、直接出力回線対応
部３０に出力され、出力回線対応部３０に接続されてい
る通常回線３１に出力される。

【００３２】図１において、ＡＴＭスイッチ部２６は、
入力スイッチポートの数がＮで出力スイッチポートの数
がＮのＮ×Ｎスイッチであり、入力スイッチポートＩＤ
は０〜Ｎ−１であり、出力スイッチポートＩＤも０〜Ｎ
−１であるものとする。

【００３３】また、セル分離部２５は、高速回線２１か
ら入力されたＡＴＭセルをセルの到着順に順次Ｃ本に分
離し、分離したＣ本のセルをそれぞれＡＴＭスイッチ部
２６の入力スイッチポートＩＤが０〜Ｃ−１のポートに
入力する。ここで、高速回線２１のレート（通信レー
ト）をＡｎ（ｂｐｓ）とし、ＡＴＭスイッチ部２６の各
入出力スイッチポートのレート（入出力レート）をＢ
（ｂｐｓ）とすると、Ｃの値は、Ａｎ（ｂｐｓ）≦Ｂ（ｂｐｓ）×Ｃを満たす最小の整数値である（但しＣは、Ｎを越えない
ものとする）。また、Ｃ本に分離されたＡＴＭセルを入
力スイッチポートＩＤが０〜Ｃ−１の入力スイッチポー
トに入力するとしているが、これはあくまで本発明の説
明の容易化のためであり、何れの入力スイッチポートに
ＡＴＭセルを入力してもよい。

【００３４】さらに、セル多重部２７は、高速回線２９
に向けてＡＴＭスイッチ部２６からＤ本に分けられて出
力されたＡＴＭセル（出力スイッチポートＩＤがＣ〜Ｃ
＋Ｄ−１から出力されるＡＴＭセル）を順次多重し高速
回線２９に出力する。ここで、高速回線２９のレート
（通信レート）をＡｍ（ｂｐｓ）とし、ＡＴＭスイッチ
部２６の各入出力スイッチポートのレート（入出力レー
ト）を前述の通りＢ（ｂｐｓ）とすると、Ｄの値は、Ａｍ（ｂｐｓ）≦Ｂ（ｂｐｓ）×Ｄを満たす最小の整数値である（但しＤは、Ｎを越えない
ものとする）。また、Ｄ本に分けられてＡＴＭスイッチ
部２６から出力されるＡＴＭセルの出力スイッチポート
ＩＤがＣ〜Ｃ＋Ｄ−１であるとしているが、これもあく
まで本発明の説明の容易化のためであり、何れの出力ス
イッチポートからＡＴＭセルが出力されてもよい。

【００３５】次に、図２を参照して、図１に示したセル
分離部２５の詳細構成を説明する。

【００３６】図２は、図１のセル分離部の一実施例を示
す詳細ブロック図である。

【００３７】図２において、セル分離部２５は、セル分
離部２５に入力されるＡＴＭセルの順序を保存するた
め、ＡＴＭセルにシーケンスＩＤを付加する順序制御部
２５１と、順序制御部２５１から出力されるＡＴＭセル
をＣ本に分離するセレクタ２５２と、セレクタ２５２の
動作制御を行うセレクタ制御部２５３と、セレクタ２５
２から出力されるＡＴＭセルを一時的に蓄えるＣ個のバ
ッファを有するＦＩＦＯバッファ２５４と、ＦＩＦＯバ
ッファ２５４に蓄えられたＡＴＭセルの同期を制御する
同期制御部２５５とから構成されている。

【００３８】セル分離部２５にＡＴＭセルが入力される
と、順序制御部２５１は、入力されたＡＴＭセルに、そ
の到着順序を示すシーケンスＩＤを順次付加して後段の
セレクタ２５２へ送出する。シーケンスＩＤは、０〜Ｒ
迄の整数であり、上限のＲの値は本マルチレート交換装
置のシステム構成により決定されるが、上述したＣある
いはＤの値より大きな値が望ましい。

【００３９】このシーケンスＩＤは、ＡＴＭセル内に書
き込まれているＶＰＩやＶＣＩなどの識別子ごとに独立
して付加される。例えば、識別子がＸのＡＴＭセルが２
個、識別子がＹのＡＴＭセルが１個入力された場合に
は、識別子ＸのＡＴＭセルには「０、１」と順次にシー
ケンスＩＤが付加され、識別子ＹのＡＴＭセルにはこれ
と独立に新たなシーケンスＩＤ「０」が付加される。ま
た、シーケンスＩＤを０からＲ迄付加した後は、再度０
から付加していく。

【００４０】セレクタ２５２は、セレクタ制御部２５３
の指示に従い、入力されたＡＴＭセルをＣ本の方路に振
り分ける。セレクタ制御部２５３は、到着したＡＴＭセ
ルを順番に、１セル単位で若番の方路から振り分けるよ
う制御を行う。

【００４１】セレクタ２５２により各方路に振り分けら
れたＡＴＭセルは、図１に示した高速回線２１のレート
で一旦ＦＩＦＯバッファ２５４に書き込まれ、同期制御
部２５５の制御の元でセル単位で同期を取られた後、Ｃ
個のＡＴＭセルが同時に、図１に示したＡＴＭスイッチ
部２６のスイッチポートのレートで読み出され、後段の
ＡＴＭスイッチ部２６に送出される。

【００４２】次に、図３を参照して、図１に示したＡＴ
Ｍスイッチ部２６の詳細構成を説明する。

【００４３】図３は、図１のＡＴＭスイッチ部の一実施
例を示す詳細ブロック図である。

【００４４】図３において、ＡＴＭスイッチ部２６は、
入力スイッチポートの数がＮで出力スイッチポートの数
がＮのＮ×ＮのＡＴＭスイッチ２６１と、ＡＴＭスイッ
チ２６１のＮ本の入力スイッチポートと同数のバッファ
を有するＦＩＦＯバッファ２６２と、ＦＩＦＯバッファ
２６２内のＡＴＭセルの同期制御を行うセル同期制御部
２６３と、ＡＴＭスイッチ２６１及びＦＩＦＯバッファ
２６２の制御を行うスイッチ制御部２６４とから構成さ
れている。

【００４５】ＦＩＦＯバッファ２６２は、Ｎ本のスイッ
チポートごとにバッファを有し、ＡＴＭスイッチ部２６
へ入力されるＡＴＭセルを一旦蓄積し、セル同期制御部
２６３の指示で、Ｎ本のスイッチポートへ入力されるＡ
ＴＭセル間のセル同期を取る。また、ＦＩＦＯバッファ
２６２は、スイッチ制御部２６４に対し、Ｎ本のスイッ
チポートごとの各バッファ内の先頭ＡＴＭセルの識別子
及び入力スイッチポートＩＤを通知し、スイッチ制御部
２６４が返す出力スイッチポートＩＤを受信した後、そ
の出力スイッチポートＩＤと共にＮ×ＮのＡＴＭスイッ
チ２６１へＡＴＭセルを送信する。

【００４６】Ｎ×ＮのＡＴＭスイッチ２６１では、ＡＴ
Ｍセルと共に入力された出力スイッチポートＩＤを元
に、そのＡＴＭセルを出力スイッチポートＩＤが示す出
力スイッチポートへスイッチングし出力する。Ｎ×Ｎの
ＡＴＭスイッチ２６１は、入出力それぞれＮ本のスイッ
チポートを有しているため、１セル周期ごとにＮ個のＡ
ＴＭセルの入出力が可能である。

【００４７】スイッチ制御部２６４は、スイッチポート
がＮ本有るため、１セル周期内にＮ個のＡＴＭセルの処
理を行う必要がある。しかし、複数のＡＴＭセルの出力
先が単一出力スイッチポートを示している場合は、その
中の最若番入力スイッチポートのＡＴＭセルにのみ出力
スイッチポートＩＤを通知し、その他のＡＴＭセルには
通知せず、その他のＡＴＭセルは次のセル周期に再度検
索を行ってスイッチングを行うよう制御する。次のセル
周期では、最若番入力スイッチポートの次の若番入力ス
イッチポートを最優先として処理を行う。

【００４８】スイッチ制御部２６４は、上述した通り、
ＦＩＦＯバッファ２６２に入力されたＡＴＭセルの識別
子とそのＡＴＭセルの入力スイッチポートＩＤを元に、
そのＡＴＭセルの出力スイッチポートＩＤを図示しない
テーブル等を参照して検索し、その結果をＦＩＦＯバッ
ファ２６２へ通知する制御を行うが、高速回線が接続さ
れているスイッチポートに関しては、グルーピング制御
を行う。グルーピング制御とは、高速回線が接続されて
いるスイッチポートを１つのグループとして処理する制
御のことを指す。

【００４９】ここで、グルーピング制御について、図３
及び図４、図５を用いて説明する。

【００５０】図４は、グルーピング制御が行われる時の
出力スイッチポートＩＤを示す図である。図５は、グル
ーピング制御が行われる時のＡＴＭスイッチ部の動作を
説明する図である。

【００５１】図３において、ＡＴＭスイッチ２６１の入
力スイッチポートＩＤが０〜Ｃ−１のスイッチポート
は、図１の高速回線２１を収容するスイッチポートであ
り、出力スイッチポートＩＤがＣ〜Ｃ＋Ｄ−１のスイッ
チポートは、図１の高速回線２９を収容するスイッチポ
ートである。入力スイッチポート０〜Ｃ−１及び出力ス
イッチポートＣ〜Ｃ＋Ｄ−１がそれぞれ１つのグループ
として処理されることとなり、この設定を図３のスイッ
チ制御部２６４に行っておく。

【００５２】この時、高速回線２９へ出力されるべきＡ
ＴＭセルがＦＩＦＯバッファ２６２へ入力されると、そ
のＡＴＭセルの出力スイッチポートＩＤを、スイッチ制
御部２６４は「Ｃ」であると判断し、これをＦＩＦＯバ
ッファ２６２へ通知する（図４のイ、すなわち出力スイ
ッチポートＩＤがＣ）。この状態で、同一セル周期内
で、高速回線２９宛のＡＴＭセルが他に存在する場合
は、グルーピング制御により、そのＡＴＭセルの出力ス
イッチポートＩＤは「Ｃ＋１」と判断され、その旨がＦ
ＩＦＯバッファ２６２に通知される（図４のロ、すなわ
ち出力スイッチポートＩＤがＣ＋１）。さらに他のＡＴ
Ｍセルも同一の高速回線２９宛の宛先を有する場合は
「Ｃ＋２」と通知され（図４のハ、すなわち出力スイッ
チポートＩＤがＣ＋２）、最大で「Ｃ＋Ｄ−１」迄の出
力スイッチポートＩＤ迄通知される（図４のニ、すなわ
ち出力スイッチポートＩＤがＣ＋Ｄ−１）。つまり、１
セル周期で最大Ｄ個のグルーピングしたスイッチポート
数分のＡＴＭセルの出力が可能となる。この後のセル周
期で、同一の高速回線２９宛の宛先を有するＡＴＭセル
が入力された場合には、続きの出力スイッチポートＩＤ
へＡＴＭセルが出力されるよう制御を行う。例えば、前
のセル周期で出力スイッチポートＣ＋３迄出力されてい
た場合には、今回のセル周期では出力スイッチポートＣ
＋４から出力されるよう制御する。また、出力スイッチ
ポートＣ＋Ｄ−１の次は、出力スイッチポートＣに戻る
よう制御する（図４のホ、すなわち出力スイッチポート
ＩＤがＣ）。

【００５３】次に、図５を参照して、グルーピング制御
が行われる時のＡＴＭスイッチ部の動作を説明する。

【００５４】なお、図５において図３に示す構成要素に
対応するものは同一の参照数字または符号を付し、その
説明を省略する。

【００５５】図５において、図３に示したＮ×ＮのＡＴ
Ｍスイッチ２６１が１６×１６のＡＴＭスイッチ２６１
１に置き換えられている。これに伴い、図３のＦＩＦＯ
バッファ２６２が１６個のバッファを有するＦＩＦＯバ
ッファ２６２１に置き換えられており、かつ、ＦＩＦＯ
バッファ２６２１内の各バッファに＃０〜＃１５迄の番
号を付してある。

【００５６】そして、ＡＴＭスイッチ部２６への入力側
の高速回線のレートが３ＢすなわちＣ＝３で、出力側の
高速回線のレートが２ＢすなわちＤ＝２とし、それぞれ
が、入力スイッチポートＩＤが０〜２の入力スイッチポ
ート、出力スイッチポートＩＤが８〜９の出力スイッチ
ポートに接続されているものとする。また、通常回線
が、入力スイッチポートＩＤが１５の入力スイッチポー
トに接続されており、出力スイッチポートＩＤが１５の
出力スイッチポートにも出力側の通常回線が接続されて
いるものとする。

【００５７】さらに、図５における初期状態として、入
力スイッチポート０、１、２、１５のＦＩＦＯバッファ
２６２１の各バッファにそれぞれ２個ずつのＡＴＭセル
が蓄積されており、それぞれのＡＴＭセルに付加された
シーケンスＩＤは、＃０のバッファで０と３、＃１のバ
ッファで１と４、＃２のバッファで２と５である。＃１
５のバッファのＡＴＭセルには、通常回線からのＡＴＭ
セルであるためにシーケンスＩＤは付加されないが、Ａ
ＴＭセルの到着順序を示すため括弧で囲んだ数字（０）
及び（１）を付しておく。そして、これらのＡＴＭセル
が全て出力側の高速回線へ出力される場合のグルーピン
グ制御の例を示す。

【００５８】図５において、最初のセル周期では、入力
スイッチポート０のＦＩＦＯバッファ２６２１の＃０に
蓄積されているＡＴＭセル（シーケンスＩＤ＝０）が出
力スイッチポート８へ出力されるよう指示され、次に入
力スイッチポート１のＦＩＦＯバッファ２６２１の＃１
に蓄積されているＡＴＭセル（シーケンスＩＤ＝１）が
出力スイッチポート８とグルーピングされている出力ス
イッチポート９への出力指示を受け、高速回線へ出力さ
れる。

【００５９】次のセル周期では、ＦＩＦＯバッファ２６
２１の各バッファの先頭のＡＴＭセルは、入力スイッチ
ポート０、１、２、１５でそれぞれ３、４、２、（０）
となっている。この状態での出力は、入力スイッチポー
ト２のＦＩＦＯバッファ２６２１の＃２に蓄積されてい
るＡＴＭセル（シーケンスＩＤ＝２）が出力スイッチポ
ート８へ出力されるよう指示され、次に入力スイッチポ
ート１５のＦＩＦＯバッファ２６２１の＃１５に蓄積さ
れているＡＴＭセル（到着順序＝（０））が出力スイッ
チポート８とグルーピングされている出力スイッチポー
ト９への出力指示を受け、高速回線へ出力される。

【００６０】続くセル周期でも同様の制御が行われ、結
果としてシーケンスＩＤ＝３とシーケンスＩＤ＝４のＡ
ＴＭセルが、出力スイッチポート８と９にそれぞれ出力
され、次のセル周期では、シーケンスＩＤ＝５と到着順
序＝（１）のＡＴＭセルが、出力スイッチポート８と９
にそれぞれ出力される。

【００６１】次に、図６を参照して、図１に示したセル
多重部２７の詳細構成を説明する。

【００６２】図６は、図１のセル多重部の一実施例を示
す詳細ブロック図である。

【００６３】図６において、セル多重部２７は、セル多
重部２７に入力されるＤ本のＡＴＭセルを一時的に蓄え
るＤ個のバッファを有するＦＩＦＯバッファ２７１と、
ＦＩＦＯバッファ２７１に蓄えられたＡＴＭセルの順序
制御を行う順序制御部２７２と、ＦＩＦＯバッファ２７
１に蓄えられたＡＴＭセルを多重して高速回線に出力す
るセレクタ２７３とから構成されている。

【００６４】セル多重部２７に入力されたＡＴＭセル
は、一旦ＦＩＦＯバッファ２７１に蓄積される。基本的
に各ＡＴＭセルはセル同期が取られた形でＦＩＦＯバッ
ファ２７１の各バッファに入力されるが、もしセル同期
がずれていた場合には同期するよう補正が行われる。そ
の後、ＦＩＦＯバッファ２７１に蓄積されたＡＴＭセル
は、シーケンスＩＤと識別子を順序制御部２７２へ送信
する。

【００６５】順序制御部２７２では、ＦＩＦＯバッファ
２７１に蓄積されたＡＴＭセルを、図１に示したＡＴＭ
スイッチ部２６のスイッチポートの１セル周期ごとに、
ＦＩＦＯバッファ２７１の各バッファから１セルずつ計
Ｄ個読み出し、若番のバッファから順番に多重を行える
ようセレクタ２７３に出力し、セレクタ２７３で多重化
を行う。

【００６６】順序制御部２７２が計Ｄ個のＡＴＭセルを
読み出す際には、識別子ごとにシーケンスＩＤの確認を
行い、ＡＴＭセルの順序が崩れていた場合には、ＡＴＭ
セルの順序補正を行う。

【００６７】ここで、順序制御部２７２が行う順序補正
について、図７を参照して具体的に説明する。

【００６８】図７は、順序補正が行われる時のセル多重
部の動作を説明する図である。

【００６９】なお、図７において図６に示す構成要素に
対応するものは同一の参照数字または符号を付し、その
説明を省略する。

【００７０】図７においては、図６に示したセル多重部
２７に入力されるＡＴＭセルが２本、すなわちＤ＝２の
場合を例示しており、図６のＦＩＦＯバッファ２７１が
ＦＩＦＯバッファ２７１１に置き換えられており、ＦＩ
ＦＯバッファ２７１１内のバッファは＃０と＃１の２つ
であり、また、図６のセレクタ２７３がセレクタ２７３
１に置き換えられている。

【００７１】そして、図７における初期状態として、Ｆ
ＩＦＯバッファ２７１１内の＃０のバッファには、シー
ケンスＩＤが０、２、３、５のＡＴＭセルが蓄積されて
おり、＃１のバッファにはシーケンスＩＤが［０］、
１、［１］、４のＡＴＭセルが蓄積されているものとす
る。なお、シーケンスＩＤが０〜５のＡＴＭセルは同じ
識別子を有するＡＴＭセルとし、［と］で囲んだシーケ
ンスＩＤすなわち［０］、［１］を付加したＡＴＭセル
は、別識別子を有するＡＴＭセルであるとする。従っ
て、図７においては、ＦＩＦＯバッファ２７１１内の＃
１側のＡＴＭセルの順序が＃０側に比べて１セル分ずれ
ている状態を示している。この状態において、順序制御
部２７２が行う順序補正の動作について説明する。

【００７２】図７において、最初のスイッチポートのセ
ル周期では、ＦＩＦＯバッファ２７１１の若番のバッフ
ァから＃０、＃１の順にそれぞれ、シーケンスＩＤが０
と［０］を有するＡＴＭセルが読み出され、セレクタ２
７３１で多重されて、高速回線に出力される。

【００７３】次のセル周期では、そのまま順次読み出す
と、ＦＩＦＯバッファ２７１１の若番の方からシーケン
スＩＤが２と１を有するＡＴＭセルが読み出されること
になるが、順序制御部２７２が各識別子ごとにシーケン
スＩＤを確認しているため、このようには読み出され
ず、ＦＩＦＯバッファ２７１１の＃１、＃０の順に、つ
まりシーケンスＩＤが１であるＡＴＭセルが先に読み出
され、ついでシーケンスＩＤが２であるＡＴＭセルが読
み出される。

【００７４】このように、順序制御部２７２がシーケン
スＩＤを確認しながらＡＴＭセルの読み出し制御を行う
ため、ＦＩＦＯバッファ２７１１から読み出されるＡＴ
Ｍセルの読み出し順序は可変的であり、従って順序補正
の動作が正しく行われることになる。

【００７５】次に、図１及び図２、図３、図６を再度参
照して、本実施の形態の動作をより詳細に説明する。

【００７６】図１に示すように、高速回線２１からはＣ
個の同一識別子を有するＡＴＭセルが入力され、通常回
線２３からは別識別子を有する１個のＡＴＭセルが入力
され、入力したＡＴＭセルの合計はＣ＋１≦Ｎ（入出力
スイッチポートの数）であるものとする。また、Ｃ＋１
個のＡＴＭセルは全て高速回線２９に出力されるよう宛
先が定められているものとする。

【００７７】図１において、高速回線２１から入力され
たＡＴＭセルは、入力回線対応部２２の物理レイヤ終端
部２２１及びＡＴＭレイヤ終端部２２２でそれぞれ所定
の物理レイヤ終端処理及びＡＴＭレイヤ終端処理が施さ
れた後、セル分離部２５に入力される。通常回線２３か
ら入力されたＡＴＭセルは、入力回線対応部２４の物理
レイヤ終端部２４１及びＡＴＭレイヤ終端部２４２でそ
れぞれ所定の物理レイヤ終端処理及びＡＴＭレイヤ終端
処理が施された後、ＡＴＭスイッチ部２６に送出され
る。

【００７８】図２のセル分離部２５の順序制御部２５１
は、高速回線２１から入力されたＣ個のＡＴＭセルの識
別子ごとにシーケンスＩＤを付加し、後段のセレクタ２
５２に送付する。ここでは、Ｃ個のＡＴＭセルに０〜Ｃ
−１のシーケンスＩＤが順次付加される。セレクタ２５
２では、セレクタ制御部２５３の指示に従い、ＡＴＭセ
ルを到着順にＦＩＦＯバッファ２５４に１セルづつ送出
する。ＦＩＦＯバッファ２５４への書き込みは、高速回
線２１のレートで行い、ＦＩＦＯバッファ２５４ではセ
ル同期を行った後、Ｃ個のＡＴＭセルを同時に、ＡＴＭ
スイッチ部２６のスイッチポートのレートで読み出しを
行い、各スイッチポートへ送出する。また、通常回線２
３からのＡＴＭセルもＣ個のＡＴＭセルと同期してＡＴ
Ｍスイッチ部２６へ入力される。

【００７９】次に、図３のＡＴＭスイッチ部２６へ同時
に入力されたＣ＋１個のＡＴＭセルは、伝送路を通過す
ることで発生し得る伝送遅延をＦＩＦＯバッファ２６２
及びセル同期制御部２６３の制御の元で補正し、ＦＩＦ
Ｏバッファ２６２はそれぞれのＡＴＭセルの識別子及び
自スイッチポートＩＤをスイッチ制御部２６４に送信す
る。スイッチ制御部２６４は、入力されたＣ＋１個のＡ
ＴＭセルが全て高速回線２９宛のＡＴＭセルであること
を識別し、また、高速回線２９の接続されている出力ス
イッチポートはグルーピングされていることを認識し、
同時に出力スイッチポートＩＤをＣ〜Ｃ＋Ｃとそれぞれ
通知し、Ｃ＋１個のＡＴＭセルは同時にＮ×ＮのＡＴＭ
スイッチ２６１へ入力されてスイッチングされ、それぞ
れ該当する出力スイッチポートへ出力される。

【００８０】次いで、図６に示す後段のセル多重部２７
では、同期して入力したＣ＋１個のＡＴＭセルを、順序
制御部２７２の制御の元で識別子ごとにシーケンスＩＤ
を参照してＡＴＭセルの順序を保存し、セレクタ２７３
で多重して高速回線２９に向け送出する。

【００８１】高速回線２９に向け送出されたＣ＋１個の
ＡＴＭセルは、図１の出力回線対応部２８のＡＴＭレイ
ヤ終端部２８２及び物理レイヤ終端部２８１でそれぞれ
所定のＡＴＭレイヤ終端処理及び物理レイヤ終端処理が
施された後、高速回線２９に送出される。

【００８２】次に、本発明のマルチレートＡＴＭ交換装
置の他の実施の形態について説明する。

【００８３】図３において、ＦＩＦＯバッファ２６２及
びセル同期制御部２６３は、前段のセル分離部２５から
ＡＴＭセルが出力されてから、後段のＡＴＭスイッチ２
６１にＡＴＭセルが入力されるまでの間に生じるセル同
期のずれを補正するために使用されているが、この間の
セル同期のずれがＡＴＭ交換装置の設計上問題とならな
いような小さなレベルであれば、ＦＩＦＯバッファ２６
２を小容量化することが可能となり、また、セル同期制
御部２６３を削除することが可能となり、ハードウエア
の削減を計ることが可能となる。

【００８４】また、図２の順序制御部２５１及び図６の
順序制御部２７２は、ＡＴＭセルの到着順序を保存する
ために、シーケンスＩＤをＡＴＭセルに付加すると共
に、付加されたシーケンスＩＤを元にＡＴＭセルの到着
順序を保存する為の機能ブロックであるが、図２のセレ
クタ２５２において、必ず到着順にＡＴＭセルを若番の
スイッチポートから順次振り分けること、各機能ブロッ
ク間においてセル同期を遵守すること、及び図６のセレ
クタ２７３で必ず若番のスイッチポートからのＡＴＭセ
ルから順次多重していくことが保証されている場合に
は、シーケンスＩＤを使用せずにＡＴＭセルの到着順序
の保存がなされる為、図２の順序制御部２５１及び図６
の順序制御部２７２は削除が可能となり、ハードウエア
の削減を計ることが可能となる。

【００８５】

【発明の効果】以上説明したように、本発明のマルチレ
ートＡＴＭ交換装置は、ＡＴＭスイッチ部の各入出力ス
イッチポートのレートを変更せずに、その入出力スイッ
チポートのレートを越える高速回線を収容することがで
きるという効果を有している。

【００８６】これに伴い、従来、ＡＴＭ交換装置に新た
に高速回線を収容する場合に必要であったＡＴＭスイッ
チ部の再設計・再製造といった工程が不要となり、コス
トや納期の面で格段に優れたマルチレートＡＴＭ交換装
置を提供可能となるという効果を有している。

【図面の簡単な説明】

【図１】本発明のマルチレートＡＴＭ交換装置の一つの
実施の形態を示すブロック図である。

【図２】図１のセル分離部の一実施例を示す詳細ブロッ
ク図である。

【図３】図１のＡＴＭスイッチ部の一実施例を示す詳細
ブロック図である。

【図４】グルーピング制御が行われる時の出力スイッチ
ポートＩＤを示す図である。

【図５】グルーピング制御が行われる時のＡＴＭスイッ
チ部の動作を説明する図である。

【図６】図１のセル多重部の一実施例を示す詳細ブロッ
ク図である。

【図７】順序補正が行われる時のセル多重部の動作を説
明する図である。

【図８】従来のＡＴＭ交換装置における回線収容方式の
一例を示す図である。

【符号の説明】

１００ＡＴＭ交換装置１０１〜１０ｉ低速回線１１１〜１１ｉ入力回線対応部１１１１物理レイヤ終端部１１１２ＡＴＭレイヤ終端部１２１〜１２ｋ通常回線１３１〜１３ｋ入力回線対応部１３１１物理レイヤ終端部１３１２ＡＴＭレイヤ終端部１４０ＡＴＭスイッチ部１４２セル多重部１４４セル分離部１５１〜１５ｍ出力回線対応部１５１１物理レイヤ終端部１５１２ＡＴＭレイヤ終端部１６１〜１６ｍ低速回線１７１〜１７ｎ出力回線対応部１７１１物理レイヤ終端部１７１２ＡＴＭレイヤ終端部１８１〜１８ｎ通常回線２０マルチレートＡＴＭ交換装置２１高速回線２２入力回線対応部２２１物理レイヤ終端部２２２ＡＴＭレイヤ終端部２３通常回線２４入力回線対応部２４１物理レイヤ終端部２４２ＡＴＭレイヤ終端部２５セル分離部２５１順序制御部２５２セレクタ２５３セレクタ制御部２５４ＦＩＦＯバッファ２５５同期制御部２６ＡＴＭスイッチ部２６１ＡＴＭスイッチ２６１１ＡＴＭスイッチ２６２ＦＩＦＯバッファ２６２１ＦＩＦＯバッファ２６３セル同期制御部２６４スイッチ制御部２７セル多重部２７１ＦＩＦＯバッファ２７１１ＦＩＦＯバッファ２７２順序制御部２７３セレクタ２７３１セレクタ２８出力回線対応部２８１物理レイヤ終端部２８２ＡＴＭレイヤ終端部２９高速回線３０出力回線対応部３０１物理レイヤ終端部３０２ＡＴＭレイヤ終端部３１通常回線

Claims

【特許請求の範囲】

【請求項１】複数の入出力回線間でＡＴＭ（Ａｓｙｎ
ｃｈｒｏｎｏｕｓＴｒａｎｓｆｅｒＭｏｄｅ：非同期
転送モード）セルの交換を行うＡＴＭ交換装置におい
て、入力側高速回線から入力されたＡＴＭセル流の物理
レイヤ終端処理及びＡＴＭレイヤ終端処理を行う第１の
入力回線対応部と、前記第１の入力回線対応部で終端処
理されたＡＴＭセル流を複数のＡＴＭセル流に分離する
セル分離部と、入力側通常回線から入力されたＡＴＭセ
ル流の物理レイヤ終端処理及びＡＴＭレイヤ終端処理を
行う第２の入力回線対応部と、前記セル分離部で分離さ
れた複数のＡＴＭセル流及び前記第２の入力回線対応部
で終端処理されたＡＴＭセル流をそれぞれ複数の入力ス
イッチポートを介して入力し、該ＡＴＭセル流をスイッ
チングして複数の出力スイッチポートから出力するＡＴ
Ｍスイッチ部と、前記ＡＴＭスイッチ部の複数の出力ス
イッチポートから出力されたＡＴＭセル流の内で、出力
側高速回線に出力される複数のＡＴＭセル流を多重化す
るセル多重部と、前記セル多重部で多重化されたＡＴＭ
セル流のＡＴＭレイヤ終端処理及び物理レイヤ終端処理
を行い出力側高速回線に出力する第１の出力回線対応部
と、前記ＡＴＭスイッチ部の複数の出力スイッチポート
から出力されたＡＴＭセル流の内で、出力側通常回線に
出力されるＡＴＭセル流のＡＴＭレイヤ終端処理及び物
理レイヤ終端処理を行い出力側通常回線に出力する第２
の出力回線対応部と、を備えたことを特徴とするマルチ
レートＡＴＭ交換装置。
【請求項２】前記ＡＴＭスイッチ部の各入出力スイッ
チポートの入出力レートがＢ（ｂｐｓ）であり、前記入
力側高速回線の通信レートがＡｎ（ｂｐｓ）である場合
に前記セル分離部が分離するＡＴＭセル流の数はＣ本で
あり、前記Ｃの値はＡｎ（ｂｐｓ）≦Ｂ（ｂｐｓ）×Ｃ
を満たす最小の整数値であり、前記出力側高速回線の通
信レートがＡｍ（ｂｐｓ）である場合に前記セル多重部
が多重化するＡＴＭセル流の数はＤ本であり、前記Ｄの
値はＡｍ（ｂｐｓ）≦Ｂ（ｂｐｓ）×Ｄを満たす最小の
整数値であることを特徴とする請求項１に記載のマルチ
レートＡＴＭ交換装置。
【請求項３】前記セル分離部は、前記セル分離部に入
力されるＡＴＭセルの順序を保存するためにＡＴＭセル
にシーケンスＩＤを付加する第１の順序制御部と、前記
第１の順序制御部から出力されるＡＴＭセルをＣ本に分
離する第１のセレクタと、前記第１のセレクタの動作制
御を行うセレクタ制御部と、前記第１のセレクタから出
力されるＡＴＭセルを一時的に蓄えるＣ個のバッファを
有する第１のＦＩＦＯバッファと、前記第１のＦＩＦＯ
バッファに蓄えられたＡＴＭセルの同期を制御する同期
制御部とから構成されることを特徴とする請求項１から
請求項２に記載のマルチレートＡＴＭ交換装置。
【請求項４】前記第１の順序制御部は、入力されたＡ
ＴＭセルにその到着順序を示すシーケンスＩＤを順次付
加し、前記シーケンスＩＤは入力されたＡＴＭセルの識
別子ごとに独立のシーケンスとして付加されることを特
徴とする請求項１から請求項３に記載のマルチレートＡ
ＴＭ交換装置。
【請求項５】前記ＡＴＭスイッチ部は、入力スイッチ
ポートの数がＮで出力スイッチポートの数がＮのＮ×Ｎ
のＡＴＭスイッチと、前記ＡＴＭスイッチのＮ本の入力
スイッチポートと同数のバッファを有する第２のＦＩＦ
Ｏバッファと、前記第２のＦＩＦＯバッファ内のＡＴＭ
セルの同期制御を行うセル同期制御部と、前記ＡＴＭス
イッチ及び前記第２のＦＩＦＯバッファの制御を行うス
イッチ制御部とから構成されることを特徴とする請求項
１から請求項４に記載のマルチレートＡＴＭ交換装置。
【請求項６】前記第２のＦＩＦＯバッファは、前記Ａ
ＴＭスイッチ部へ入力されるＡＴＭセルを一旦蓄積して
前記セル同期制御部の指示で該ＡＴＭセル間のセル同期
を取り、また、前記第２のＦＩＦＯバッファは、前記ス
イッチ制御部に対して前記第２のＦＩＦＯバッファが有
するＮ本の各バッファ内の先頭ＡＴＭセルの識別子及び
入力スイッチポートＩＤを通知し、該通知を受けた前記
スイッチ制御部は、該ＡＴＭセルの出力スイッチポート
ＩＤを検索して該検索結果を前記第２のＦＩＦＯバッフ
ァに返送し、前記第２のＦＩＦＯバッファは、該検索結
果を受信した後、該検索結果に含まれる該ＡＴＭセルの
出力スイッチポートＩＤと共に前記ＡＴＭスイッチへ該
ＡＴＭセルを送信し、前記ＡＴＭスイッチでは、該ＡＴ
Ｍセルと共に入力された出力スイッチポートＩＤを元に
該ＡＴＭセルを出力スイッチポートＩＤが示す出力スイ
ッチポートへスイッチングして出力することを特徴とす
る請求項１から請求項５に記載のマルチレートＡＴＭ交
換装置。
【請求項７】前記スイッチ制御部が前記第２のＦＩＦ
Ｏバッファ内のＡＴＭセルを前記ＡＴＭスイッチの出力
スイッチポートへスイッチングして出力する制御を行う
にあたり、前記第２のＦＩＦＯバッファ内のＡＴＭセル
の出力先が出力側通常回線であると認められたときに
は、該出力側通常回線１本につき一時に１個のＡＴＭセ
ルだけが出力スイッチポートへ出力されるよう制御し、
前記第２のＦＩＦＯバッファ内のＡＴＭセルの出力先が
出力側高速回線であると認められたときには、該出力側
高速回線１本につき同時に複数個の最大Ｄ個までのＡＴ
Ｍセルが出力スイッチポートへ出力されるよう制御する
グルーピング制御を行うことを特徴とする請求項１から
請求項６に記載のマルチレートＡＴＭ交換装置。
【請求項８】前記セル多重部は、前記セル多重部に入
力されるＤ本のＡＴＭセルを一時的に蓄えるＤ個のバッ
ファを有する第３のＦＩＦＯバッファと、前記第３のＦ
ＩＦＯバッファに蓄えられたＡＴＭセルの順序制御を行
う第２の順序制御部と、前記第３のＦＩＦＯバッファに
蓄えられたＡＴＭセルを多重して出力側高速回線に出力
する第２のセレクタとから構成されることを特徴とする
請求項１から請求項７に記載のマルチレートＡＴＭ交換
装置。
【請求項９】前記第２の順序制御部は、前記第３のＦ
ＩＦＯバッファに蓄積されたＡＴＭセルを、前記ＡＴＭ
スイッチのスイッチポートの１セル周期ごとに、前記第
３のＦＩＦＯバッファのＤ個のバッファから１セルずつ
計Ｄ個読み出し、若番のバッファから順番に多重を行え
るよう前記第２のセレクタに出力し、前記第２のセレク
タで出力されたＡＴＭセルの多重化を行い、前記第２の
順序制御部が計Ｄ個のＡＴＭセルを読み出す際には、該
ＡＴＭセルの識別子ごとにシーケンスＩＤの確認を行
い、該ＡＴＭセルの順序が崩れていた場合には、該ＡＴ
Ｍセルの順序を補正して読み出すことを特徴とする請求
項１から請求項８に記載のマルチレートＡＴＭ交換装
置。