JPH05260071A - スイッチ素子を備えた非同期時分割多重伝送装置 - Google Patents

Abstract

(57)【要約】 【目的】 伝送の閉塞が生じることなく、しかも交差バ
ッファの記憶容量が小さな、非同期時分割多重伝送装置
を提供することである。 【構成】 交差バッファ（１５）とが出力バッファ（１
７）との間で入線（６）から供給されるセルをエレメン
ト伝送速度に比べて高い速度で伝送するように非同期時
分割多重伝送装置を構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の入線から到来
し、１つの出線に指定されているセルを所定のエレメン
ト伝送速度で伝送しかつそれぞれ１つの入線に接続され
ているセルフィルタを含んでいるスイッチ素子を備え、
前記セルフィルタはセルに含まれている経路識別子が前
記出線に割り当てられている場合にセルをそれぞれのセ
ルフィルタに接続されている交差バッファに記憶される
ように通過させる、非同期時分割多重伝送装置に関す
る。

【０００２】

【従来の技術】非同期時分割多重伝送装置において有効
情報、例えば電話信号、画像信号または音声信号は固定
長のブロックにおいてデジタル信号処理装置を介して送
信される。固定長のブロックとは、前以て決められた数
のビットを連続した順序で有しているセルを示してい
る。それぞれのセルはヘッド領域および情報領域から成
っている。ヘッド領域にはとりわけ、セルに対する経路
識別子が収納されている。経路識別子とは、接続識別子
または経路操縦情報である。接続識別子には、有効情報
の目的地ないし部分目的地に関するデータが含まれてい
る。経路操縦情報は、装置内で所定の交換装置において
付加されかつ交換装置内の部分目的地に関するデータを
含んでいる。有効情報は情報領域に収納されている。

【０００３】セルは連続的に所定の時間部分（時間フレ
ーム）に割り当てられている。このような時間部分の持
続時間は、伝送要素が使用しているクロック周波数に依
存している。有効情報が存在していない場合、このよう
な時間フレームにおいて空きセル、即ち有効情報なしの
セルが伝送される。有効情報を含んでいるセルは有効セ
ルと称される。

【０００４】加入者間でのセルの伝送の際に、セルはス
イッチフレームを通過し、そこで経路識別子の評価によ
って経路が形成される。このようなスイッチフレームは
通例、複数のスイッチフレームブロックから構成されて
いる。複数の入線および出線を有するこの種のスイッチ
フレームブロックは、複数のスイッチ素子から成ってい
る。１つのスイッチ素子は、複数の入線および１つの出
線に接続されている。その際スイッチ素子において入線
からのセルが出線に送出される。１つの時間フレームの
期間に、１つの出線にアクセスしようとするセルが複数
の入線に到来した際には、結合のための特別なストラテ
ジー、即ち結合構想が必要である。

【０００５】***国特許出願第３８３３４９０号明細書
から、上に述べたスイッチ素子が公知である。ここでは
入線に到来するセルは、セルフィルタがセルを交差バッ
ファに通過させる場合に、その都度交差バッファに記憶
される。セルフィルタにおいてセルはレジスタに記憶さ
れかつセルの経路識別子とアドレスメモリに格納されて
いる、出線のアドレスとに基づいて比較器によって、当
該セルが出線に割り当てられているかどうかが検査され
る。セルが出線に送出されるべき場合には、それは交差
メモリに記憶される。この出線に属していないセルは、
別のスイッチ素子において検査される。交差バッファ
は、それが読み出すように制御されると、セルを出線に
送出する。セルが読み込まれた順序においてセルを読み
出すように制御する決定回路が、セルの読み出し順序を
決定する。同時に複数のセルが到来したとき、セルは前
以て決められた順序に従って読み出される。

【０００６】

【発明が解決しようとする問題点】このようなスイッチ
素子においては、若干の交差バッファが他のバッファよ
り著しく強く負荷される可能性がある。各交差バッファ
は同じ記憶容量を有しかつ交差バッファの大きさは、比
較的大きな負荷でもセルが消失することがないように選
定されているので、記憶容量の大きな交差バッファが必
要であるある。

【０００７】それ故に本発明の課題は、比較的僅かな記
憶容量しか必要としない非同期時分割多重伝送装置用ス
イッチ素子を提供することである。

【０００８】

【問題点を解決するための手段】この課題は、冒頭に述
べた形式のスイッチ素子において、交差メモリの出力側
をセルを出線に送出する出力バッファに接続しかつ交差
バッファと出力バッファとの間においてセルをエレメン
ト伝送速度に比べて高い中間伝送速度で伝送するように
したことによって解決される。

【０００９】

【作用】本発明のスイッチ素子では、到来しかつ出線に
割り当てられているセルはそれぞれの交差バッファに所
定のエレメント伝送速度で読み込まれる。エレメント伝
送速度とは、セルバッファまでのセルを処理しかつセル
をセルバッファに読み込む速度を意味する。交差バッフ
ァから、セルは高められた速度で、即ちエレメント伝送
速度に比べて高い中間伝送速度で読み出されかつ出力バ
ッファに読み込まれる。その際交差バッファからの読み
出し順序は、交差バッファに最初到来したセルが出力バ
ッファにも最初に読み込まれるように行われるものとす
る。セルが同時に到来した場合、交差バッファからの所
定の読み出し順序は前以て決めることができる。それか
ら出力バッファからのセルの読み出しは再び、エレメン
ト伝送速度で行われる。交差バッファと出力バッファと
の間での速度を高めることによって、交差バッファにお
けるセルの滞留時間が低減されかつこれによりセルは比
較的僅かな記憶容量しか必要としないことになる。出力
バッファは交差バッファに比して、不均一な負荷に対し
て設計される必要はない。本発明のスイッチ素子の交差
バッファの記憶容量は、前記***国特許出願第３８３３
４９０号明細書の交差バッファの記憶容量より小さく設
計されなければならない。というのは本発明のスイッチ
素子の交差バッファにおけるセルの滞留時間は比較的僅
かであるからである。これにより、本発明のスイッチ素
子のすべてのバッファの記憶容量も、公知のスイッチ素
子に比して低減されることになる。

【００１０】更に、論文“asynchrone Zeitvielfachueb
ermittlung fuer Breitbandnetze”（U.Killat 著、nt
Z, 第４０巻、１９８７年、第８冊、第５７２ないし５
７６頁、図５）から、それぞれの到来するセルを記憶す
る入力バッファが使用されるスイッチ素子が公知であ
る。セルが入力バッファから読み出された後、セルフィ
ルタにおいて、それが出線に割り当てられているもので
あるかどうかが検出される。入線の負荷が高い場合に入
力バッファにおいてセルを分解することができるよう
に、スイッチフレームにおける速度上昇を行うことが提
案される。その場合更に出力線路にバッファが必要であ
る。このスイッチフレームでは、１つの時間フレーム期
間に２つの入線にセルが到来しかつそれらセルが同一の
出線に送出されるべきであるとき、セルの送出が妨げら
れる（セルの、入力バッファにおける記憶）。その前に
記憶されたセルが供給された入線に供給された、別のセ
ルが次の時間フレームにおいて別の出線に送出されるべ
きであるとき、このセルは前記記憶されたセルが送出さ
れてしまう以前には送出することができない。これによ
り生じる送出制限は時間遅延を来すが、本発明のスイッ
チ素子ではこのような時間遅延は生じることがない。即
ち本発明のスイッチ素子における速度上昇は閉塞の防止
のために用いられる。

【００１１】エレメント伝送速度に比して中間伝送速度
を高めることは、セルのビットの直列伝送においては、
クロック速度を高めることによって実現することができ
る。しかしこのような回路手段は現在のところ技術的に
非常に難しい。というのは必要な速度は現在の集積回路
技術的によっては実現することは極めて困難であるから
である。簡単な仕方は、交差バッファと出力バッファと
の間においてセルを少なくとも部分的に並列に伝送する
ことによって実現される。セルの完全並列伝送とは、セ
ルのすべてのビットの同時伝送を意味する。セルの部分
的に並列な伝送では、１つの時間フレーム内にセルの若
干数のビットが伝送されかつ続く時間フレームにおいて
セルの残りのビットが伝送される。例えば１００ビット
を有するセルであって、速度を５倍に高めた場合、１つ
の時間フレーム内でその都度５ビットが出力バッファに
伝送される。

【００１２】バッファはそれぞれ、１つの並列入力側お
よび直列入力側並びに１つの並列出力側および直列出力
側を有している。直列入力側ないし直列出力側において
データは直列に読み込まれないし読み出され、かつ並列
入力側ないし並列出力側においてデータは並列に読み込
まれないし読み出される。それ故にセルを少なくとも部
分的に並列に伝送することができるようにするために、
交差バッファの少なくとも若干数の並列出力側が出力バ
ッファの相応の並列入力側に接続されている。セルのす
べてのビットが一度に読み出すべき場合には、交差バッ
ファのすべての並列出力側は出力バッファの相応の並列
入力側に接続されなければならない。しかし部分的な並
列伝送の場合には、交差バッファの若干数の並列出力側
のみが出力バッファの相応の並列入力側に接続されてい
る。通例バッファはシフトレジスタ原理に従って動作す
るので、伝送過程の簡単な制御を実現するために、交差
バッファの並列出力側と出力バッファの並列入力側との
間の接続線路は対称に配分されている。例えば１００ビ
ットの長さを有するセルであって、速度が１０倍に高め
られた場合に、交差バッファのそれぞれ１０番目の並列
出力側ないし出力バッファの並列入力側が１つの接続線
路に接続されている。即ち１つの接続線路に接続されて
いる並列入力側ないし出力側の間に、接続線路の接続の
ない９つの入力側ないし出力側が存在している。この例
においてセルのビットは、１０個の連続する時間フレー
ムの期間で接続線路を介して伝送される。

【００１３】交差バッファからの読み出し過程を制御す
るために、セルフィルタにより出線に定められたセルの
到来が通報される割当回路が設けられており、この割当
回路は、交差バッファの読み出し過程を、セルがその時
間的到来の順序に従って、また同時に到来した場合には
前以て決められた順序に従って読み出されるように、制
御する。本発明のスイッチ素子に対して例えば、前記西
独国特許出願第３８３３４９０号明細書に記載された割
当回路を使用することができる。

【００１４】セルが交差バッファに読み込まれるかどう
かは、その都度それぞれの入線に所属するセルフィルタ
が検査する。この種のセルフィルタはレジスタを含んで
おり、レジスタには入線に供給されたセルが読み込まれ
る。更にセルフィルタは、到来したセルの経路識別子お
よびメモリから供給される情報に基づいて、セルが出線
に割り当てられているかどうかを検査する比較器を含ん
でいる。割り当てが存在する場合、比較器はレジスタに
接続されている交差バッファを読み込みのために制御す
る。

【００１５】スイッチ素子は出来るだけ、入力バッファ
が出来るだけ小さく実現されるように、設計されるべき
である。この要求に答えるために、エレメント伝送速度
に対して中間伝送速度を高める係数は非常に高く選択さ
れるべきである。並列処理の場合、このことは、交差バ
ッファと出力バッファとの間に数多くの線路が存在する
ことを意味する。しかし集積回路の所要スペースには制
限があるので、線路の数も制限されている。それ故に、
中間伝送速度をエレメント伝送速度に対して高める最適
な係数は３であることが明らかになっている。この場
合、交差バッファはそれぞれ、それらが最大３つのセル
を記憶することができるように、設計することができ
る。

【００１６】スイッチ素子は通例、所定数の入線に対し
て形成される。例えば比較的大きな数の入線を有する交
換局を実現しようとするためには、１つの出線に導かれ
ている複数のスイッチ素子を並列に接続することが必要
である。この場合、スイッチ素子の出力バッファはそれ
ぞれ１つの段階バッファに接続されておりかつスイッチ
素子から供給されるセルはエレメント伝送速度に比べて
高めらた段階伝送速度で段階バッファに伝送されるよう
にしている。段階伝送速度をエレメント伝送速度に比し
て高めることによって、スイッチ素子の交差ないし出力
バッファにおいて実際にセルの滞留時間は生ぜず、これ
によりバッファの記憶容量も、スイッチ素子の単純な並
列回路の場合に比べて全体として一層小さく選択するこ
とができる。更にこの種のスイッチ段に対して、段階割
当回路がセルの、スイッチ素子から段階バッファへの読
み出し過程を制御する。この種の割当回路は、スイッチ
素子に対して先に述べた割当回路のように構成すること
ができる。

【００１７】複数のスイッチ素子を１つのスイッチ段に
統合する別の実施例においては、スイッチ素子の出力バ
ッファはそれぞれ、１つの段階出線に接続されるように
している。この場合、出力側バッファからの読み出し過
程は、別の段階割当回路によって制御される。

【００１８】

【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。

【００１９】図１に示されているブロック線図を用いて
非同期時分割多重伝送装置の原理について説明する。端
末装置の信号、例えば電話信号、画像信号または音声信
号は、パケット形成装置においてセグメント化されかつ
経路識別子が存在しているヘッド領域を備えている。経
路識別子は、信号の目的地に関するデータを含んでい
る。この種の端末装置およびパケット形成装置は加入者
装置１を形成している。その際この種の端末装置のデー
タは、連続する時間間隔（時間フレーム）内でセルの形
において伝送される。その際この種の時間フレームの持
続時間は、伝送要素が使用しているクロック周波数に依
存している。

【００２０】この種のセルは、冒頭で述べたヘッド領域
と有効情報とから成っている。情報フレーム内でデータ
が伝送されるべきでなければ、空セル、即ちヘッド領域
にこれ以上情報が続いていないことが指示されているセ
ルが形成される。この種の空セルは装置の同期のために
用いられる。有効情報を担持しているセルは有効セルと
称される。

【００２１】図１に示されているブロック線図において
データは例えば６４個の加入者端末装置１からそれぞれ
１５０Ｍｂｉｔ／ｓの容量を有する６４本の線路を介し
てトランク群２に伝送される。トランク群２においてデ
ータは統合されかつ比較的大きな容量を有する比較的僅
かな数の線路を介して伝送される。例えばこれらデータ
はそれぞれ６００Ｍｂｉｔ／ｓの容量を有する１６本の
線路を介して導くことができる。複数のスイッチフレー
ムブロックから成り、スイッチフレームブロックは複数
のスイッチ素子から成っている後続のスイッチフレーム
３において、経路識別子の評価によって、データを所定
の出線に送出することによって、データの交換が行われ
る。この場合スイッチ素子は、複数の入線および１つの
出線に接続されている回路装置から成っている。回路装
置、即ちスイッチ素子は、該スイッチ素子に接続されて
いる出線に更に送出されるべきであるデータを検出しか
つそのために回路装置内に必要な経路を形成することが
できる。スイッチフレーム３は再び、複数の線路、例え
ば６００Ｍｂｉｔ／ｓの容量を有する１６本の線路にて
トランク群４に接続されている。トランク群４は受信さ
れたデータを線路を介して加入者端末装置５に転送す
る。例えばこの場合、それぞれ１５０Ｍｂｉｔ／ｓの容
量を有する６４本の線路が設けられている。この種の装
置はデータを双方向において処理し、即ちこれらデータ
は更にその他に、加入者端末装置５から加入者端末装置
１に伝送される。

【００２２】図２には、スイッチフレームの部分である
スイッチ素子が示されている。スイッチ素子は複数の入
線６に接続されている。それぞれの入線６にセルフィル
タ７が接続されており、このセルフィルタは、到来した
セルが出線８に送出すべきかどうかを検査する。セルフ
ィルタ７はそれぞれ、レジスタ９、比較器１０およびメ
モリ１１を含んでいる。それぞれのレジスタ９は、入線
６に接続されている。比較器１０には、一方の線路を介
してレジスタ９に記憶されているセルの経路識別子が供
給され、他方の線路を介してメモリ１１から情報が供給
される。比較器１０は、経路識別子およびメモリ１１か
らの情報に基づいて、この経路識別子が出線８に割り当
てられているものであるかどうかを検出する。レジスタ
９に記憶されたセルが出線８に転送されるべきである場
合には、比較器は信号を線路１３を介して割当回路１２
に送出する。これに基づいて割当回路１２は線路１４を
介してレジスタ９に接続されている交差バッファ１５
を、レジスタ９に記憶されているセルを読み込むように
制御する。

【００２３】割当回路１２は、セルがセルフィルタ７か
らそれぞれの交差バッファ１５に読み込まれた順序を記
憶しかつこの順序を同じ時間的な順序において接続線路
１６を介して出力バッファ１７に送出する。セルが同時
に種々異なった交差バッファ１５に読み込まれた場合、
セルは所定の時間的な順序において交差バッファ１５か
ら読み出される。この種の割当回路は例えば、前記の西
独国特許出願第３８３３４９０号明細書から公知であ
る。交差バッファ１５に対する読み出し命令は同様、線
路１４を介して割当回路１２から送出される。出力バッ
ファ１７からその都度、時間フレーム毎に１つのセルが
出線８に送出される。

【００２４】セルをセルフィルタ７に供給しかつ交差バ
ッファ１５に読み込むまで処理する速度は、所定のエレ
メント伝送速度に相応している。即ちセルの伝送速度
は、交差バッファ１５までは所定のクロック周波数に依
存している。しかし接続線路１６を介してセルは、高め
られた速度、即ち高められた中間伝送速度で、交差バッ
ファ１５から出力バッファ１７に伝送される。このよう
に速度を高めることは、クロック周波数を高めることに
よって行うことができる。しかしセルの個々のビットを
少なくとも部分的に並列伝送する、即ちセルの所定数の
ビットを同時に接続線路１６を介して送出することによ
って、一層簡単に実現される。

【００２５】接続線路１６を介するセルの並列処理を説
明するために、図３には、３つの交差バッファ２０ａな
いし２０ｃおよび１つの出力バッファ２１を有する簡単
な例が示されている。この例に対してセル長は９ビット
を有するものとする。交差バッファ２０ａないし２０ｃ
はそれぞれ、セルが直列に読み込まれる直列入力側２２
ａないし２２ｃを有している。更に交差バッファ２０ａ
ないし２０ｃはそれぞれ、セルを並列に読み出すことが
できる１つの並列出力側を有している。図には、交差バ
ッファ２０ａないし２０ｃに対する出力メモリセル２３
ａないし２３ｃが略示されており、これら出力メモリセ
ルからセルのビットを並列に読み出すことができる。そ
れぞれの出力メモリセル２３ａないし２３ｃの第１のメ
モリセルは接続線路２４ａに接続されており、それぞれ
の出力メモリセル２３ａないし２３ｃの第４のメモリセ
ルは接続接続２４ｂに接続されており、それぞれの出力
メモリセル２３ａないし２３ｃの第７のメモリセルは接
続線路２４ｃに接続されている。連続する時間フレーム
において、接続線路２４ａを介してセルの第１、第２お
よび第３のビットが伝送され、接続線路２４ｂを介して
セルの第４、第５、第６のビットが伝送され、接続線路
２４ｃを介してセルの第７、第８および第９のビットが
伝送される。それぞれの時間フレームにおいてセルのビ
ットはメモリセルを介して接続線路に対してシフトされ
る（シフトレジスタ原理）。

【００２６】出力バッファ２１に対しても、入力メモリ
セル２５が略示されている。出力バッファ２１のこれら
入力メモリセル２５は同様、９個のメモリセルから成っ
ている。その際接続線路２４ａは第３のメモリセルに接
続されており、線路２４ｂは第６のメモリセルに接続さ
れており、接続線路２４ｃは第９のメモリセルに接続さ
れている。このように、交差バッファ２０ａないし２０
ｃと出力バッファ２１との間で部分的に並列処理するこ
とによって、３倍の速度上昇が実現される。というのは
接続線路２４ａないし２４ｃにおいてその都度３ビット
が並列に出力バッファ２１にシフトされるからである。
出力バッファ２１から、データは直列に出線８に送出さ
れる。

【００２７】速度上昇に対する係数として、係数３が最
適であることがわかっている。即ち中間伝送速度は、エ
レメント伝送速度に対して係数３だけ高められたものと
なる。この場合、交差バッファ１５において記憶すべき
セルの数は最大３に制限することができる。

【００２８】図２に示されているように、割当回路１２
は制御線路２６を介して出力バッファ１７からの読み出
し過程も制御する。この場合出力バッファ１７から時間
フレーム当たりその都度１つのセルが出線８に送出され
るべきである。

【００２９】図２に図示の線路はわかりやすくするため
に部分的に１本の線路の形で示されているが、それらは
大抵の場合複数の並列線路から成っていることを付け加
えておく。個々のデジタル回路要素の制御のために必要
なクロック線路およびクロック発生器も図示されていな
い。

【００３０】図４には、図２に示されたスイッチ素子が
複数個組み合わせて成っているスイッチ段が示されてい
る。その際それぞれのスイッチ素子３０は複数の入線３
１に接続されている。スイッチ素子３０はそれぞれ、線
路３２を介して段バッファ３３に接続されている。スイ
ッチ素子からの読み出し過程は段階割当回路３４によっ
て制御される。線路３２を介して、スイッチ素子３０か
ら読み出されるセルは同様、高められた速度によって、
即ちエレメント伝送速度に比べて高められた段階伝送速
度によって伝送される。このために同様、セルのビット
の並列処理を行うことができる。その際段階割当回路３
４は、線路３５を介して、セルがいつ、スイッチ素子３
０から送出されるべきであるかを認識し、かつこの読み
出し過程を線路３６を介して制御する。この場合最初、
スイッチ素子３０の出力バッファにも最初に到来したデ
ータが段階バッファ３３に転送される。このような段階
割当回路３４は、スイッチ素子３０の割当回路と同様に
構成することができる。

【００３１】図５には、図２に示されたスイッチ素子を
複数個組み合わせて成っている別のスイッチ段が示され
ている。その際それぞれのスイッチ素子３８は複数の入
線３９に接続されている。それぞれのスイッチ素子の出
力バッファは、段階出線４０に接続されている。スイッ
チ素子３８からの読み出し過程は、別の段階割当回路４
１によって制御される。このために、この別の段階割当
回路４１に、スイッチ素子３８とこの別の段階割当回路
４１との間のそれぞれの接続線路４２を介して情報が供
給されるようになっている。別の段階割当回路４１はス
イッチ素子をその都度制御線路４３を介して制御する。
この別の段階割当回路４１はスイッチ素子３０の割当回
路と同様に構成することができる。

【００３２】

【発明の効果】以上説明したように、本発明によれば、
交差バッファの記憶容量が僅かですみ、伝送の閉塞が生
じることもない、非同期時分割多重伝送装置用のスイッ
チ素子が提供される。

【図面の簡単な説明】

【図１】非同期時分割多重伝送装置全体のブロック線図
である。

【図２】スイッチ素子の回路略図である。

【図３】交差バッファと出力バッファとの間のセルの並
列処理を説明するための簡単化された回路図である。

【図４】複数のスイッチ素子から成るスイッチ段の略図
である。

【図５】複数のスイッチ素子から成る別のスイッチ段の
略図である。

【符号の説明】

１，５ 加入者端末装置 ２，４ トランク群 ３ スイッチフレーム ６，３１，３９ 入線 ７ セルフィルタ ８ 出線 ９ レジスタ １０ 比較器 １１ メモリ １２ 割当回路 １５，２０ａないし２０ｃ 交差バッファ １７，２１ 出力バッファ ３０，３８ スイッチ素子 ３３ 段階バッファ ３４，４１ 段階割当回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数の入線（６）から供給され、１つの
   出線（８）に指定されているセルを所定のエレメント伝
   送速度で伝送しかつそれぞれ前記入線に接続されている
   セルフィルタ（７）を含んでいるスイッチ素子を備え、
   前記セルフィルタは、セルに含まれている経路識別子が
   前記出線に割り当てられている場合にセルをそれぞれの
   セルフィルタに接続されている交差バッファ（１５）に
   記憶するために通過させる、非同期時分割多重伝送装置
   において、 前記交差バッファの出力側に、セルを前記出線に送出す
   る出力バッファ（１７）が接続されておりかつ前記セル
   は前記交差バッファと前記出力バッファとの間において
   前記エレメント伝送速度に比べて高い中間伝送速度で伝
   送されることを特徴とするスイッチ素子を備えた非同期
   時分割多重伝送装置。
2. 【請求項２】 セルは、交差バッファ（１５）と出力バ
   ッファ（１７）との間において少なくとも部分的に並列
   に伝送される請求項１記載のスイッチ素子を備えた時分
   割多重伝送装置。
3. 【請求項３】 交差バッファ（１５；２０ａないし２０
   ｃ）の少なくとも若干の出力側（２３ａないし２３ｃ）
   は、出力バッファ（１７；２１）の相応の並列入力側
   （２５）に接続されている請求項２記載のスイッチ素子
   を備えた非同期時分割多重伝送装置。
4. 【請求項４】 それぞれのセルフィルタ（７）は、出線
   （８）に決められたセルの到来を割当回路(１２)に通報
   し、該割当回路は、交差バッファ（１５）の読み出し過
   程を、セルがその時間的な到来に従って、また同時に到
   来した場合には前以て決められた順序に従って読み出さ
   れるように、制御する請求項１から３までのいずれか１
   項記載のスイッチ素子を備えた非同期時分割多重伝送装
   置。
5. 【請求項５】 セルフィルタ（７）は、入線に供給され
   たセルを読み込むレジスタ（９）と、到来したセルの経
   路識別子およびメモリ（１１）から供給された情報に基
   づいて、当該セルが出線（８）に割り当てられているか
   どうかを検査しかつ割り当てが存在している場合に前記
   レジスタに接続されている交差バッファ（１５）を読み
   込みのために制御する比較器（１０）とを含んでいる請
   求項１から４までのいずれか１項記載のスイッチ素子を
   備えた非同期時分割多重伝送装置。
6. 【請求項６】 中間伝送速度は、エレメント伝送速度に
   比べて３倍だけ高い請求項１から５までのいずれか１項
   記載のスイッチ素子を備えた非同期時分割多重伝送装
   置。
7. 【請求項７】 複数のスイッチ素子（３０）の出力バッ
   ファはそれぞれ、１つの段階バッファ(３３)に接続され
   ておりかつ前記スイッチ素子から供給されるセルは、エ
   レメント伝送速度に比べて高い段階伝送速度で前記段階
   バッファに伝送されることを特徴とする、請求項１から
   ６までのいずれか１項記載のスイッチ素子を１つのスイ
   ッチ段において複数個使用した非同期時分割多重伝送装
   置。
8. 【請求項８】 複数のスイッチ素子の出力バッファはそ
   れぞれ、１つの段階出線に接続されていることを特徴と
   する、請求項１から６までのいずれか１項記載のスイッ
   チ素子を１つのスイッチ段において複数個使用した非同
   期時分割多重伝送装置。
9. 【請求項９】 請求項１から６までのいずれか１項記載
   のスイッチ素子。