JP2001166987A - Memory wait control circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a memory wait control circuit for improving the operating speed of a processor by shortening a passage from instruction decoding to a clock stop signal in circuit-wire. SOLUTION: This memory wait control circuit is provided with a means for extending the cycle of a system clock only in a cycle for performing access to a memory and a register 12 for storing the number of cycles corresponding to a memory pointer for designating the address of the memory, Thus, it is possible to extend the cycle of a system clock during the number of cycles corresponding to the used memory pointer by referring to the register 12 at the time of performing memory access.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明はプロセッサのメモリ
アクセスおよびプロセッサの高速化に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory access of a processor and a high speed processor.

【０００２】[0002]

【従来の技術】プロセッサにメモリを接続する場合、メ
モリ自身のアクセス時間の規格がプロセッサのメモリア
クセスに与えられた時間を超えるならば、そのままでは
アクセスすることができない。この時、アクセスするサ
イクルのみプロセッサのシステムクロックの周期を引き
伸ばしてアクセス時間を確保する方法がある。以下この
方法をメモリウェイトと呼び、通常のシステムクロック
をＮサイクル分引き伸ばすことをＮウェイトと呼び、Ｎ
をウェイト数と呼ぶ。2. Description of the Related Art When a memory is connected to a processor, if the standard of the access time of the memory itself exceeds the time given to the memory access of the processor, the memory cannot be accessed as it is. At this time, there is a method of securing the access time by extending the cycle of the system clock of the processor only in the access cycle. Hereinafter, this method is called a memory wait, and extending a normal system clock by N cycles is called an N wait.
Is called a weight number.

【０００３】図２は従来のメモリウェイト制御回路を示
す。３１は命令デコーダ、３２〜３５は各１６ビットの
メモリアドレスポインタでＰ０，Ｐ１，Ｐ２，Ｐ３は略
称である。以下、略称は括弧書きで示す。３６はメモリ
アドレスポインタの選択信号、３７は４系統の１６ビッ
トアドレスから１系統のアドレスを通すセレクタ、３８
はメモリのアドレス信号、３９はメモリ（Ｍ）、４０，
４１は各１６ビットの汎用レジスタ（ＲＥＧ０），（Ｒ
ＥＧ１）、４２は１６ビットのウェイト数設定レジスタ
（ＷＣＲ）、４３は４系統の４ビット入力から１系統を
選択するセレクタ、４４はダウンカウンタでＬＤで示す
ロード信号入力とＣＫのクロック入力と４ビットの初期
値入力と４ビットの出力４４をもつ。４６はＯＲゲー
ト、４７はＯＲゲート４６の出力で、ダウンカウンタ４
４の出力がゼロ以外でＨＩになる信号であって“ ／ゼ
ロ信号 ”と呼ぶ。４８はメモリアクセス信号、４９は
ＡＮＤゲート、５０はクロック停止信号Ａ，５１はラッ
チ、５２はクロック停止信号Ｂ、５３は片側を反転入力
とするＡＮＤゲート、５４はシステムクロックの元とな
るクロック原信号、５５はシステムクロックで、立ち上
がりから次の立ち上がりまでがプロセッサの１サイクル
となる。５６の点線はメモリウェイト制御回路の範囲を
示す。FIG. 2 shows a conventional memory weight control circuit. 31 is an instruction decoder, 32 to 35 are 16-bit memory address pointers, and P0, P1, P2 and P3 are abbreviations. Hereinafter, abbreviations are shown in parentheses. 36 is a memory address pointer selection signal, 37 is a selector that passes one system address from four 16-bit addresses, 38
Is a memory address signal, 39 is a memory (M), 40,
41 is a 16-bit general-purpose register (REG0), (R
EG1), 42 are 16-bit wait number setting registers (WCR), 43 is a selector for selecting one of the four 4-bit inputs, 44 is a down counter, a load signal input indicated by LD, a CK clock input, and 4 It has a bit initial value input and a 4-bit output 44. 46 is an OR gate; 47 is an output of the OR gate 46;
4 is a signal which becomes HI when the output is other than zero and is called "/ zero signal". 48 is a memory access signal; 49 is an AND gate; 50 is a clock stop signal A, 51 is a latch; 52 is a clock stop signal B; A signal 55 is a system clock, and one cycle of the processor is from the rise to the next rise. The dotted line 56 indicates the range of the memory weight control circuit.

【０００４】図３はクロック原信号５４、ダウンカウン
タ出力４５、／ゼロ信号４７、メモリアクセス信号４
８、クロック停止信号Ａ５０，クロック停止信号Ｂ５
２、システムクロック５５の関係を示すタイミングチャ
ートであり、〜はサイクルの番号を示す。図４はメ
モリウェイト動作が行われる場合のプロセッサの命令の
例を示し、（１）（２）…はそれぞれ１命令の処理内容
を示す。命令は全て１マシンサイクルで実行されるとす
る。記号は、“ ＃ ”は１６進表示、“ → ”はデ
ータの転送、ＷＣＲ、Ｐ０，Ｐ１，Ｍ，ＲＥＧ０，ＲＥ
Ｇ１はそれぞれ図２の括弧内の略称に対応する。Ｍ
［ ］はメモリの［ ］内のポインタで指定される番地
の内容を示す。FIG. 3 shows a clock original signal 54, a down counter output 45, a / zero signal 47, and a memory access signal 4.
8, clock stop signal A50, clock stop signal B5
2 is a timing chart showing the relationship between the system clock 55 and 〜 indicates a cycle number. FIG. 4 shows an example of an instruction of a processor when a memory wait operation is performed, and (1), (2)... Each show the processing content of one instruction. Assume that all instructions are executed in one machine cycle. The symbol "#" indicates hexadecimal, "→" indicates data transfer, WCR, P0, P1, M, REG0, RE
G1 respectively correspond to the abbreviations in parentheses in FIG. M
[] Indicates the contents of the address specified by the pointer in [] in the memory.

【０００５】以下、図３と図４を参照しながら図２の構
成を説明する。まず、図４の命令（１）でＷＣＲにウェ
イト数を設定するが、ＷＣＲの内容は図２のように４ビ
ットずつに区切られ、それぞれのメモリアドレス領域を
アクセスする時のウェイト数を０〜１５サイクルの範囲
で設定することができる。この例では＃００２４を設定
する。The configuration of FIG. 2 will be described below with reference to FIGS. 3 and 4. First, the number of waits is set in the WCR by the instruction (1) in FIG. 4. The contents of the WCR are divided into four bits as shown in FIG. 2, and the number of waits when accessing each memory address area is set to 0 to 0. It can be set within a range of 15 cycles. In this example, # 0024 is set.

【０００６】次に命令（２）でポインタＰ０に＃０００
０を、命令（３）でポインタＰ１に＃４０００を代入す
る。命令（４）でメモリのＰ０で指定される＃００００
番地からレジスタＲＥＧ０にデータを転送する。＃００
００番地はＷＣＲの指定により４ウェイトが設定されて
いるため、システムクロックが４サイクル分だけ引き伸
ばされる。同様に命令（５）ではメモリの＃４０００番
地に対応した２ウェイトの動作が行われる。Next, # 000 is added to the pointer P0 by the instruction (2).
0 is substituted for # 4000 to the pointer P1 by the instruction (3). # 0000 specified by P0 of memory in instruction (4)
The data is transferred from the address to the register REG0. # 00
At address 00, four waits are set by WCR designation, so that the system clock is extended by four cycles. Similarly, in the instruction (5), a 2-wait operation corresponding to the address # 4000 of the memory is performed.

【０００７】以下、図４の命令（５）でウェイト動作が
行われる様子を説明する。まず命令デコーダ３１によっ
て命令が解読され、セレクタ３７でポインタ３３の出力
が選択される。アドレス３８はメモリ３９に入力されア
クセスに使用されるが、セレクタ４３にも使われる。ア
ドレスは＃４０００〜＃７ＦＦＦ番地の範囲であるか
ら、セレクタ４３でウェイト数設定レジスタ４２のビッ
ト７〜４が選択される。ビット７〜４は２が設定されて
いるので図３のサイクルでダウンカウンタ４４に２の
値がロードされる。このとき／ゼロ信号４７とメモリア
クセス信号４８がＨＩなのでクロック停止信号Ａ５０は
ＨＩとなる。ラッチ５１はクロック原信号５４がＬＯの
ときＤ入力をラッチするのでサイクルの中間でクロッ
ク停止信号Ｂ５２がＨＩとなる。このためサイクルで
はシステムクロック５５がＬＯのままとなる。サイクル
でダウンカウンタ出力４５は１となり、サイクルで
０となる。このとき／ゼロ信号４７はＬＯとなりクロッ
ク停止信号Ａ５０もＬＯとなる。クロック停止信号Ｂ５
２は半サイクル遅れてＬＯとなるのでサイクルでシス
テムクロック５５は再びＨＩパルスを出力する。Hereinafter, the manner in which the wait operation is performed by the instruction (5) in FIG. 4 will be described. First, the instruction is decoded by the instruction decoder 31, and the output of the pointer 33 is selected by the selector 37. The address 38 is input to the memory 39 and used for access, but is also used for the selector 43. Since the address is in the range of addresses # 4000 to # 7FFF, the selector 43 selects bits 7 to 4 of the wait number setting register 42. Since bits 7 to 4 are set to 2, the value of 2 is loaded into the down counter 44 in the cycle of FIG. At this time, since the / zero signal 47 and the memory access signal 48 are HI, the clock stop signal A50 becomes HI. Since the latch 51 latches the D input when the original clock signal 54 is LO, the clock stop signal B52 becomes HI in the middle of the cycle. Therefore, in the cycle, the system clock 55 remains at LO. The down counter output 45 becomes 1 in a cycle and becomes 0 in a cycle. At this time, the / zero signal 47 becomes LO and the clock stop signal A50 also becomes LO. Clock stop signal B5
2 becomes LO with a delay of a half cycle, so that the system clock 55 outputs the HI pulse again in the cycle.

【０００８】このようにしてからがメモリアクセス
のサイクルとなり、アクセス時間を引き延ばすことがで
きる。After this, a memory access cycle is performed, and the access time can be extended.

【０００９】[0009]

【発明が解決しようとする課題】しかしながら、上記従
来の構成では命令解読からクロック停止信号Ａ５０に至
る経路が長いため、構成によってはプロセッサ動作速度
のクリティカルパスとなる問題がある。メモリのアクセ
スとウェイト動作は同じサイクルで行わなければならな
いためパイプライン制御によって経路を分割する方法も
有効ではない。However, in the above-mentioned conventional configuration, since the path from the instruction decoding to the clock stop signal A50 is long, there is a problem that a critical path of the processor operating speed is obtained depending on the configuration. Since a memory access and a wait operation must be performed in the same cycle, a method of dividing a path by pipeline control is not effective.

【００１０】本発明はこの命令解読からクロック停止信
号Ａ５０に至る経路を回路的に短縮し、ひいてはプロセ
ッサの動作速度向上を可能にすることを目的とする。It is an object of the present invention to shorten the path from the decoding of the instruction to the clock stop signal A50 in terms of a circuit, and thereby to improve the operation speed of the processor.

【００１１】[0011]

【課題を解決するための手段】この目的を達成するため
に本発明のメモリウェイト制御回路は、アドレスの範囲
に対応したウェイト数ではなく、ポインタに対応したウ
ェイト数でメモリウェイト制御を行う構成を備えてい
る。この構成により本発明のメモリウェイト制御回路
は、ポインタ選択およびウェイト制御回路によるアドレ
スの範囲を判定する経路を通ることなく、ポインタの選
択信号とそれに対応するウェイト数を判定することでク
ロック停止信号を発生することができ、信号の経路を短
縮することができ、その結果、クロック停止信号発生の
速度を大幅に速めることが可能となる。In order to achieve this object, a memory weight control circuit according to the present invention has a configuration in which memory weight control is performed not with the number of weights corresponding to the address range but with the number of weights corresponding to the pointer. Have. With this configuration, the memory wait control circuit of the present invention determines the pointer selection signal and the corresponding wait number without passing through the path for determining the address range by the pointer selection and wait control circuit, thereby generating the clock stop signal. Can be generated, the signal path can be shortened, and as a result, the speed of clock stop signal generation can be greatly increased.

【００１２】本発明のメモリウェイト制御回路は、メモ
リをアクセスするサイクルのみシステムクロックの周期
を引き伸ばす手段と、前記メモリのアドレスを指定する
メモリポインタに対応したサイクル数を格納するレジス
タと、サイクル数をカウントするダウンカウンタとを設
け、前記ダウンカウンタに前記レジスタからメモリポイ
ンタに応じた値を選択して初期値としてセットし、前記
ダウンカウンタはシステムクロックの元になる一定周期
のクロックでカウントされ、メモリアクセスのサイクル
で前記ダウンカウンタの値がゼロになるまでシステムク
ロックのパルスを停止することで、システムクロックの
周期を引き伸ばすように構成したことを特徴とする。A memory wait control circuit according to the present invention includes means for extending a system clock cycle only in a cycle for accessing a memory, a register for storing a cycle number corresponding to a memory pointer designating an address of the memory, A down counter for counting, a value corresponding to a memory pointer is selected from the register and set as an initial value in the down counter, and the down counter is counted by a clock of a constant cycle that is a source of a system clock, and The pulse of the system clock is stopped until the value of the down counter becomes zero in an access cycle, thereby extending the cycle of the system clock.

【００１３】[0013]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は本発明のメモリウェイト制
御回路を示す。１は命令デコーダ、２〜５は各１６ビッ
トのメモリアドレスポインタ、６はメモリアドレスポイ
ンタの選択信号、７は４系統の１６ビットアドレスから
１系統のアドレスを通すセレクタ、８はメモリのアドレ
ス信号、９はメモリ（Ｍ）、１０，１１は各１６ビット
の汎用レジスタ（ＲＥＧ０），（ＲＥＧ１）、１２は１
６ビットのウェイト数設定レジスタ（ＷＣＲ）、１３は
４系統の４ビット入力から１系統を選択するセレクタ、
１４はダウンカウンタでＬＤで示すロード信号入力とＣ
Ｋのクロック入力と４ビットの初期値入力と４ビットの
出力１５をもつ、１６はＯＲゲート、１７はダウンカウ
ンタの出力がゼロ以外でＨＩになり／ゼロ信号と呼ぶ、
１８はメモリアクセス信号、１９はＡＮＤゲート、２０
はクロック停止信号Ａ，２１はラッチ、２２はクロック
停止信号Ｂ、２３は片側を反転入力とするＡＮＤゲー
ト、２４はシステムクロックの原信号、２５はシステム
クロック、２６の点線はメモリウェイト制御回路であ
る。図３のタイミングチャートと図４の命令の例は従来
例と共通に使用するので、説明は省略する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a memory weight control circuit of the present invention. 1 is an instruction decoder, 2 to 5 are 16-bit memory address pointers, 6 is a memory address pointer selection signal, 7 is a selector that passes one system address from four 16-bit addresses, 8 is a memory address signal, 9 is a memory (M), 10 and 11 are 16-bit general-purpose registers (REG0) and (REG1), and 12 is 1
A 6-bit wait number setting register (WCR) 13 is a selector for selecting one system from four 4-bit inputs.
Numeral 14 denotes a down counter and a load signal input indicated by LD and C
It has a clock input of K, a 4-bit initial value input, and a 4-bit output 15, 16 is an OR gate, 17 is called a HI / zero signal when the output of the down counter is non-zero,
18 is a memory access signal, 19 is an AND gate, 20
Is a clock stop signal A, 21 is a latch, 22 is a clock stop signal B, 23 is an AND gate having one input inverted, 24 is an original signal of a system clock, 25 is a system clock, and a dotted line 26 is a memory wait control circuit. is there. Since the timing chart of FIG. 3 and the example of the instruction of FIG. 4 are used in common with the conventional example, the description is omitted.

【００１４】メモリウェイト制御回路２５の構成を図
１、図３、図４を参照しながら説明する。まず、命令
（１）でＷＣＲに＃００２４を設定する。ここで図１に
示すようにＷＣＲにはメモリアドレスの範囲ではなく、
４ビット毎に４本のポインタＰ０〜Ｐ３に対応したウェ
イト数が設定される。命令（２）では従来例と同様にＰ
０に＃００００が、命令（３）でＰ１に＃４０００が設
定される。The configuration of the memory weight control circuit 25 will be described with reference to FIGS. 1, 3, and 4. First, the instruction (1) sets # 0024 in the WCR. Here, as shown in FIG. 1, the WCR does not have a memory address range,
The number of waits corresponding to the four pointers P0 to P3 is set for every four bits. In instruction (2), P
# 0000 is set to 0, and # 4000 is set to P1 by the instruction (3).

【００１５】次に、命令（４）でＰ０で指定されるメモ
リの＃００００番地からレジスタＲＥＧ０にデータが転
送される。このときポインタＰ０に対応する４ウェイト
が施される。命令（５）ではポインタＰ１に設定された
２ウェイトが行われる。このように図４の命令の例では
見かけ上は従来例と同じ動作となる。次に、命令（５）
でウェイト動作がおこなわれる様子を説明する。Next, data is transferred from the address # 0000 of the memory designated by P0 to the register REG0 by the instruction (4). At this time, four waits corresponding to the pointer P0 are performed. In the instruction (5), two waits set in the pointer P1 are performed. Thus, in the example of the instruction shown in FIG. 4, the operation is apparently the same as that of the conventional example. Next, the instruction (5)
The manner in which the wait operation is performed will be described.

【００１６】まず命令デコーダ１によって命令が解読さ
れポインタセレクタ７でＰ１の出力が選択されて、その
メモリアドレス８によってメモリ９がアクセスされる。
しかしウェイト制御はこれと別にポインタの選択信号６
がセレクタ１３に入力される。ここで図１に示すように
アドレスの範囲に関わりなくＰ１が選択されていること
によってウェイト数設定レジスタ４２のビット７〜４が
選択される。ウェイト設定レジスタ１２の意味は従来例
と異なるがビット７〜４は２が設定されている。このた
め、図３のタイミングチャートに示す動作は従来例と全
く同様に行われるので説明は省略する。First, the instruction is decoded by the instruction decoder 1, the output of P1 is selected by the pointer selector 7, and the memory 9 is accessed by the memory address 8.
However, wait control is performed separately from the pointer selection signal 6
Is input to the selector 13. Here, as shown in FIG. 1, since P1 is selected regardless of the address range, bits 7 to 4 of the wait number setting register 42 are selected. The meaning of the wait setting register 12 is different from that of the conventional example, but 2 is set in bits 7 to 4. For this reason, the operation shown in the timing chart of FIG.

【００１７】このとき下記の経路で信号が伝播する。 命令デコーダ１→ポインタ選択信号６→セレクタ１３→
ダウンカウンタ１４→ダウンカウンタ出力１５→ＯＲゲ
ート１６→／ゼロ信号１７→ＡＮＤゲート１９→クロッ
ク停止信号Ａ２０ これは従来例の信号の経路が下記であったのに比べ短縮
されている。At this time, the signal propagates through the following path. Instruction decoder 1 → pointer selection signal 6 → selector 13 →
Down counter 14 → Down counter output 15 → OR gate 16 → / Zero signal 17 → AND gate 19 → Clock stop signal A20 This is shorter than the signal path of the conventional example as described below.

【００１８】命令デコーダ２１→ポインタ選択信号２６
→ポインタセレクタ３７→メモリアドレス３８→セレク
タ４３→ダウンカウンタ４４→ダウンカウンタ出力４５
→ＯＲゲート４６→／ゼロ信号４７→ＡＮＤゲート４９
→クロック停止信号Ａ５０ 特にポインタセレクタ３７→メモリアドレス３８に至る
速度はポインタ本数やメモリの規模によって決定され容
易に高速化することができないため経路短縮の効果は大
きい。Instruction decoder 21 → pointer selection signal 26
→ Pointer selector 37 → Memory address 38 → Selector 43 → Down counter 44 → Down counter output 45
→ OR gate 46 → / zero signal 47 → AND gate 49
→ Clock stop signal A50 The speed from the pointer selector 37 to the memory address 38 is determined by the number of pointers and the size of the memory, and cannot be easily increased.

【００１９】ただし、本発明のメモリウェイト制御回路
では例えば図４の命令（５）においてＰ１で＃４０００
番地から＃ＢＦＦＦ番地以外をアクセスしたときに所定
のメモリウェイトは行われない。この点はソフトウェア
設計時に各ソフトウェアモジュールでポインタのアクセ
ス範囲を定義することで回避可能である。However, in the memory weight control circuit of the present invention, for example, in instruction (5) of FIG.
When an address other than the address #BFFF is accessed from the address, a predetermined memory wait is not performed. This point can be avoided by defining the access range of the pointer in each software module at the time of software design.

【００２０】[0020]

【発明の効果】以上のように本発明のメモリウェイト制
御回路は、ウェイト数設定の条件をメモリアドレスの範
囲からポインタに変え、それを制御するための機構を設
けることにより高速にクロック停止信号を発生すること
ができ、クリティカルパスになることを避けることがで
きる優れたメモリウェイト制御回路である。As described above, the memory wait control circuit of the present invention changes the condition for setting the number of waits from the range of the memory address to the pointer and provides a mechanism for controlling the pointer, thereby providing a high-speed clock stop signal. An excellent memory weight control circuit that can be generated and can avoid becoming a critical path.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態におけるメモリウェイト制
御回路ブロック図FIG. 1 is a block diagram of a memory weight control circuit according to an embodiment of the present invention.

【図２】従来例におけるメモリウェイト制御回路ブロッ
ク図FIG. 2 is a block diagram of a conventional memory weight control circuit.

【図３】実施の形態および従来例におけるタイミングチ
ャート図FIG. 3 is a timing chart in the embodiment and the conventional example.

【図４】実施の形態および従来例における命令の例の説
明図FIG. 4 is an explanatory diagram of an example of an instruction in the embodiment and a conventional example.

【符号の説明】[Explanation of symbols]

１，３１ 命令デコーダ ２，３２ ポインタ（Ｐ０） ３，３３ ポインタ（Ｐ１） ４，３４ ポインタ（Ｐ２） ５，３５ ポインタ（Ｐ３） ６，３６ ポインタ選択信号 ７，３７ ポインタ出力セレクタ ８，３８ メモリアドレス信号 ９，３９ メモリ １０，４０ 汎用レジスタ（ＲＥＧ０） １１，４１ 汎用レジスタ（ＲＥＧ１） １２，４２ ウェイト数設定レジスタ（ＷＣＲ） １３，４３ セレクタ １４，４４ ダウンカウンタ １５，４５ ダウンカウンタ出力 １６，４６ ＯＲゲート １７，４７ ／ゼロ信号 １８，４８ メモリアクセス信号 １９，４９ ＡＮＤゲート ２０，５０ クロック停止信号Ａ ２１，５１ ラッチ ２２，５２ クロック停止信号Ｂ ２３，５３ ＡＮＤゲート ２４，５４ クロック原信号 ２５，５５ システムクロック ２６，５６ メモリウェイト制御回路 1,31 instruction decoder 2,32 pointer (P0) 3,33 pointer (P1) 4,34 pointer (P2) 5,35 pointer (P3) 6,36 pointer select signal 7,37 pointer output selector 8,38 memory address Signal 9, 39 Memory 10, 40 General-purpose register (REG0) 11, 41 General-purpose register (REG1) 12, 42 Wait number setting register (WCR) 13, 43 Selector 14, 44 Down counter 15, 45 Down counter output 16, 46 OR Gate 17, 47 / Zero signal 18, 48 Memory access signal 19, 49 AND gate 20, 50 Clock stop signal A 21, 51 Latch 22, 52 Clock stop signal B 23, 53 AND gate 24, 54 Clock original signal 25, 55 System clock 26, 56 Mori wait control circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】メモリをアクセスするサイクルのみシステ
ムクロックの周期を引き伸ばす手段と、 前記メモリのアドレスを指定するメモリポインタに対応
したサイクル数を格納するレジスタと、 サイクル数をカウントするダウンカウンタとを設け、前
記ダウンカウンタに前記レジスタからメモリポインタに
応じた値を選択して初期値としてセットし、前記ダウン
カウンタはシステムクロックの元になる一定周期のクロ
ックでカウントされ、メモリアクセスのサイクルで前記
ダウンカウンタの値がゼロになるまでシステムクロック
のパルスを停止することで、システムクロックの周期を
引き伸ばすように構成したメモリウェイト制御回路。A means for extending a cycle of a system clock only in a cycle for accessing a memory; a register for storing a cycle number corresponding to a memory pointer designating an address of the memory; and a down counter for counting the cycle number. A value corresponding to a memory pointer is selected from the register and set as an initial value in the down counter, and the down counter is counted by a clock of a fixed period serving as a base of a system clock, and the down counter is counted in a memory access cycle. A memory wait control circuit configured to extend the system clock cycle by stopping the system clock pulse until the value of the system clock becomes zero.