JP2001156630A - 位相同期装置 - Google Patents
位相同期装置Info
- Publication number
- JP2001156630A JP2001156630A JP33155699A JP33155699A JP2001156630A JP 2001156630 A JP2001156630 A JP 2001156630A JP 33155699 A JP33155699 A JP 33155699A JP 33155699 A JP33155699 A JP 33155699A JP 2001156630 A JP2001156630 A JP 2001156630A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- clock
- internal clock
- circuit
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 外部クロックとの位相同期をとる安定性を重
視しすぎると、その追従性を確保することができない。 【解決手段】 外部クロック100と分周クロック20
3とを位相比較することで第1位相差を検出する第1位
相比較器11と、第1位相差を装置内クロック200で
同期カウント値をカウントする位相補正カウンタ12
と、同期カウント値に基づいて装置内クロック200を
分周することで補正分周クロック201を生成する位相
補正分周器13と、補正分周クロック201と装置内ク
ロック200の分周クロック202とを位相比較するこ
とで第2位相差を検出する第2位相比較器21と、第2
位相差に基づいて装置内クロック200を生成するVC
O23とを有している。
視しすぎると、その追従性を確保することができない。 【解決手段】 外部クロック100と分周クロック20
3とを位相比較することで第1位相差を検出する第1位
相比較器11と、第1位相差を装置内クロック200で
同期カウント値をカウントする位相補正カウンタ12
と、同期カウント値に基づいて装置内クロック200を
分周することで補正分周クロック201を生成する位相
補正分周器13と、補正分周クロック201と装置内ク
ロック200の分周クロック202とを位相比較するこ
とで第2位相差を検出する第2位相比較器21と、第2
位相差に基づいて装置内クロック200を生成するVC
O23とを有している。
Description
【0001】
【発明の属する技術分野】本発明は、例えばISDNと
接続する局設備内で、前記ISDNからの外部クロック
と位相同期した装置内クロックを生成する位相同期装置
に関する。
接続する局設備内で、前記ISDNからの外部クロック
と位相同期した装置内クロックを生成する位相同期装置
に関する。
【0002】
【従来の技術】従来、このような位相同期装置として
は、フェーズ・ロック・ループ(以下、単にPLL)回
路が知られているが、このような従来のPLL回路にお
いては、例えばISDNからの外部クロックと、この外
部クロックに基づいて生成した装置内クロックの分周ク
ロックとを位相比較することで位相差を検出し、この位
相差に基づく周波数制御を行うことで、前記装置内クロ
ックを生成するようにしていた。
は、フェーズ・ロック・ループ(以下、単にPLL)回
路が知られているが、このような従来のPLL回路にお
いては、例えばISDNからの外部クロックと、この外
部クロックに基づいて生成した装置内クロックの分周ク
ロックとを位相比較することで位相差を検出し、この位
相差に基づく周波数制御を行うことで、前記装置内クロ
ックを生成するようにしていた。
【0003】このような従来のPLL回路によれば、前
記装置内クロックの分周クロックと外部クロックとの位
相差に基づいて、前記外部クロックと位相同期した装置
内クロックを生成することで、前記外部クロックとの間
の位相同期の安定性を重視する構成としていた。
記装置内クロックの分周クロックと外部クロックとの位
相差に基づいて、前記外部クロックと位相同期した装置
内クロックを生成することで、前記外部クロックとの間
の位相同期の安定性を重視する構成としていた。
【0004】また、このような位相同期装置で冗長化構
成をとる場合、複数のPLL回路を並列配置し、これら
PLL回路にて生成した装置内クロックをセレクタで選
択することで、この選択した装置内クロックを出力する
ようにしていた。
成をとる場合、複数のPLL回路を並列配置し、これら
PLL回路にて生成した装置内クロックをセレクタで選
択することで、この選択した装置内クロックを出力する
ようにしていた。
【0005】このような冗長化構成をとった位相同期装
置によれば、各PLL回路で生成した装置内クロックを
セレクタで選択することで、たとえ、いずれかのPLL
回路に障害が発生したとしても、正常な他のPLL回路
で生成した装置内クロックを獲得することができる。
置によれば、各PLL回路で生成した装置内クロックを
セレクタで選択することで、たとえ、いずれかのPLL
回路に障害が発生したとしても、正常な他のPLL回路
で生成した装置内クロックを獲得することができる。
【0006】
【発明が解決しようとする課題】しかしながら、上記従
来の位相同期装置によれば、外部クロックとの位相同期
を確実にとる安定性を重視したために、PLL回路内部
のループフィルタに要する時定数を長くしなければなら
ず、PLL回路がロックするまでの収束時間が長くなる
ことで追従性が悪くなってしまうといった第1の問題点
があった。
来の位相同期装置によれば、外部クロックとの位相同期
を確実にとる安定性を重視したために、PLL回路内部
のループフィルタに要する時定数を長くしなければなら
ず、PLL回路がロックするまでの収束時間が長くなる
ことで追従性が悪くなってしまうといった第1の問題点
があった。
【0007】また、冗長化構成をとった位相同期装置に
よれば、セレクタで各PLL回路にて生成した装置内ク
ロックを選択出力するのであるが、各PLL回路には若
干のバラツキや伝搬遅延等が発生するため、これら各P
LL回路が全く同一の外部クロックを用いて装置内クロ
ックを生成したとしても、各装置内クロック間では位相
差が発生してしまうといった第2の問題点があった。
よれば、セレクタで各PLL回路にて生成した装置内ク
ロックを選択出力するのであるが、各PLL回路には若
干のバラツキや伝搬遅延等が発生するため、これら各P
LL回路が全く同一の外部クロックを用いて装置内クロ
ックを生成したとしても、各装置内クロック間では位相
差が発生してしまうといった第2の問題点があった。
【0008】本発明は上記第1の問題点に鑑みてなされ
たものであり、その第1の目的とするところは、外部ク
ロックとの位相同期をとる安定性を確保しながら、その
追従性にも優れた位相同期装置を提供することにある。
たものであり、その第1の目的とするところは、外部ク
ロックとの位相同期をとる安定性を確保しながら、その
追従性にも優れた位相同期装置を提供することにある。
【0009】本発明は上記第2の問題点に鑑みてなされ
たものであり、その第2の目的とするところは、冗長化
構成をとったとしても、各PLL回路の装置内クロック
選択出力によって生じる装置内クロック間の位相差を吸
収する位相同期装置を提供することにある。
たものであり、その第2の目的とするところは、冗長化
構成をとったとしても、各PLL回路の装置内クロック
選択出力によって生じる装置内クロック間の位相差を吸
収する位相同期装置を提供することにある。
【0010】
【課題を解決するための手段】上記第1の目的を達成す
るために本発明の位相同期装置は、外部クロックに基づ
いて、前記外部クロックと位相同期した装置内クロック
を生成する位相同期装置であって、前記外部クロックと
前記装置内クロックの分周クロックとを位相比較するこ
とで第1位相差を検出する第1位相比較器と、前記第1
位相差を前記装置内クロックで同期カウント値をカウン
トする位相補正カウンタと、前記位相補正カウンタの同
期カウント値に基づいて前記装置内クロックを分周する
ことで、前記補正分周クロックを生成する位相補正分周
器と、前記補正分周クロックと前記装置内クロックの分
周クロックとを位相比較することで第2位相差を検出す
る第2位相比較器と、前記第2位相差に基づいて前記装
置内クロックを生成する周波数制御回路とを有するもの
である。
るために本発明の位相同期装置は、外部クロックに基づ
いて、前記外部クロックと位相同期した装置内クロック
を生成する位相同期装置であって、前記外部クロックと
前記装置内クロックの分周クロックとを位相比較するこ
とで第1位相差を検出する第1位相比較器と、前記第1
位相差を前記装置内クロックで同期カウント値をカウン
トする位相補正カウンタと、前記位相補正カウンタの同
期カウント値に基づいて前記装置内クロックを分周する
ことで、前記補正分周クロックを生成する位相補正分周
器と、前記補正分周クロックと前記装置内クロックの分
周クロックとを位相比較することで第2位相差を検出す
る第2位相比較器と、前記第2位相差に基づいて前記装
置内クロックを生成する周波数制御回路とを有するもの
である。
【0011】従って、本発明の位相同期装置によれば、
前記第1位相比較器、位相補正カウンタ及び位相補正分
周器で装置内クロックの分周クロックの位相が外部クロ
ックの位相に近づけるように、例えば第2位相比較器及
び周波数制御回路がロックできる範囲まで位相差を吸収
するようにしたので、前記第2位相比較器及び周波数制
御回路がロックするまでの収束時間を短縮化すること
で、その追従性を確保すると共に、前記第2位相比較器
及び周波数制御回路でロックできる動作範囲を確保する
ことで、ジッタ成分が非常に少ない等、安定精度の高い
システムクロックを生成することができる。
前記第1位相比較器、位相補正カウンタ及び位相補正分
周器で装置内クロックの分周クロックの位相が外部クロ
ックの位相に近づけるように、例えば第2位相比較器及
び周波数制御回路がロックできる範囲まで位相差を吸収
するようにしたので、前記第2位相比較器及び周波数制
御回路がロックするまでの収束時間を短縮化すること
で、その追従性を確保すると共に、前記第2位相比較器
及び周波数制御回路でロックできる動作範囲を確保する
ことで、ジッタ成分が非常に少ない等、安定精度の高い
システムクロックを生成することができる。
【0012】本発明の位相同期装置は、前記周波数制御
回路の出力段に、前記装置内クロックの位相を遅延する
位相遅延回路を配置するようにしたものである。
回路の出力段に、前記装置内クロックの位相を遅延する
位相遅延回路を配置するようにしたものである。
【0013】従って、本発明の位相同期装置によれば、
周波数制御回路の出力段に位相遅延回路を配置するよう
にしたので、外部クロックと装置内クロックとの位相差
を確実に吸収することができる。
周波数制御回路の出力段に位相遅延回路を配置するよう
にしたので、外部クロックと装置内クロックとの位相差
を確実に吸収することができる。
【0014】本発明の位相同期装置は、前記位相遅延回
路にて遅延した装置内クロックの位相を監視し、前記装
置内クロックと外部クロックとの位相差が所定値未満と
なるように、前記位相遅延回路による位相遅延を制御す
る監視部を有するものである。
路にて遅延した装置内クロックの位相を監視し、前記装
置内クロックと外部クロックとの位相差が所定値未満と
なるように、前記位相遅延回路による位相遅延を制御す
る監視部を有するものである。
【0015】従って、本発明の位相同期装置によれば、
前記位相遅延回路にて遅延した装置内クロックの位相を
監視し、前記装置内クロックと外部ロックとの位相差が
所定値未満となるように、前記位相遅延回路による位相
遅延を制御するようにしたので、外部クロックと装置内
クロックとの位相差をより確実に吸収することができ
る。
前記位相遅延回路にて遅延した装置内クロックの位相を
監視し、前記装置内クロックと外部ロックとの位相差が
所定値未満となるように、前記位相遅延回路による位相
遅延を制御するようにしたので、外部クロックと装置内
クロックとの位相差をより確実に吸収することができ
る。
【0016】上記第2の目的を達成するために本発明の
位相同期装置は、前記第1位相比較器、前記位相補正カ
ウンタ及び前記位相補正分周器で構成する第1フェーズ
・ロック・ループ回路と、前記第2位相比較器及び前記
周波数制御回路で構成する第2フェーズ・ロック・ルー
プ回路と、前記第2フェーズ・ロック・ループ回路にて
生成した前記装置内クロックの位相を遅延する位相遅延
回路とで構成する位相同期回路を複数並列に配置し、各
位相同期回路に関わる装置内クロックの位相を監視し、
各装置内クロック間の位相差を補正するように各位相同
期回路内の前記位相遅延回路による位相遅延を制御する
監視部を設けたものである。
位相同期装置は、前記第1位相比較器、前記位相補正カ
ウンタ及び前記位相補正分周器で構成する第1フェーズ
・ロック・ループ回路と、前記第2位相比較器及び前記
周波数制御回路で構成する第2フェーズ・ロック・ルー
プ回路と、前記第2フェーズ・ロック・ループ回路にて
生成した前記装置内クロックの位相を遅延する位相遅延
回路とで構成する位相同期回路を複数並列に配置し、各
位相同期回路に関わる装置内クロックの位相を監視し、
各装置内クロック間の位相差を補正するように各位相同
期回路内の前記位相遅延回路による位相遅延を制御する
監視部を設けたものである。
【0017】従って、本発明の位相同期装置によれば、
第1フェーズ・ロック・ループ回路で追従性を確保し、
第2フェーズ・ロック・ループ回路で安定性を確保する
と共に、これら第1フェーズ・ロック・ループ回路及び
第2フェーズ・ロック・ループ回路で構成する各位相同
期回路からの装置内クロックの位相差を監視し、この位
相差を補正するように各位相遅延回路の位相遅延を制御
するようにしたので、各PLL回路の装置内クロック選
択出力によって生じる装置内クロック間の位相差を吸収
することができる。
第1フェーズ・ロック・ループ回路で追従性を確保し、
第2フェーズ・ロック・ループ回路で安定性を確保する
と共に、これら第1フェーズ・ロック・ループ回路及び
第2フェーズ・ロック・ループ回路で構成する各位相同
期回路からの装置内クロックの位相差を監視し、この位
相差を補正するように各位相遅延回路の位相遅延を制御
するようにしたので、各PLL回路の装置内クロック選
択出力によって生じる装置内クロック間の位相差を吸収
することができる。
【0018】また、上記第2の目的を達成するために本
発明の位相同期装置は、各外部クロックに基づいて装置
内クロックを生成する複数の位相同期回路を有し、各位
相同期回路で生成した各装置内クロック間で位相を合わ
せる位相同期装置であって、各位相同期回路は、外部ク
ロックと装置内クロックの分周クロックとを位相比較す
ることで位相差を検出する位相比較器と、前記位相差に
基づいて前記装置内クロックを生成する周波数制御回路
と、前記装置内クロックを分周することで、前記分周ク
ロックを生成する分周器と、前記装置内クロックを位相
補正すべく同期カウント値をカウントする位相補正カウ
ンタと、前記同期カウント値に基づいて前記装置内クロ
ックを分周することで、位相補正された装置内クロック
を生成する位相補正分周器と、他の位相同期回路内の周
波数制御回路から基準とする装置内クロックを検出する
と、前記位相補正カウンタの同期カウント値をリセット
するスイッチ部とを有し、前記位相補正カウンタは、こ
の位相同期回路内のスイッチ部による同期カウント値の
リセットに応じて、前記基準とする装置内クロックとの
位相を合わせるべく、この位相同期回路内の装置内クロ
ックにおける同期カウント値のカウントを開始するもの
である。
発明の位相同期装置は、各外部クロックに基づいて装置
内クロックを生成する複数の位相同期回路を有し、各位
相同期回路で生成した各装置内クロック間で位相を合わ
せる位相同期装置であって、各位相同期回路は、外部ク
ロックと装置内クロックの分周クロックとを位相比較す
ることで位相差を検出する位相比較器と、前記位相差に
基づいて前記装置内クロックを生成する周波数制御回路
と、前記装置内クロックを分周することで、前記分周ク
ロックを生成する分周器と、前記装置内クロックを位相
補正すべく同期カウント値をカウントする位相補正カウ
ンタと、前記同期カウント値に基づいて前記装置内クロ
ックを分周することで、位相補正された装置内クロック
を生成する位相補正分周器と、他の位相同期回路内の周
波数制御回路から基準とする装置内クロックを検出する
と、前記位相補正カウンタの同期カウント値をリセット
するスイッチ部とを有し、前記位相補正カウンタは、こ
の位相同期回路内のスイッチ部による同期カウント値の
リセットに応じて、前記基準とする装置内クロックとの
位相を合わせるべく、この位相同期回路内の装置内クロ
ックにおける同期カウント値のカウントを開始するもの
である。
【0019】従って、本発明の位相同期装置によれば、
各外部クロック間で周波数差や位相差が生じたとして
も、各位相同期回路毎に装置内クロックを生成し、これ
ら装置内クロックの内から基準とする装置内クロックを
選択し、この基準とする装置内クロックに位相を合わせ
るべく、他の装置内クロックの位相を補正するようにし
たので、各装置内クロック間の位相差を吸収することが
できる。
各外部クロック間で周波数差や位相差が生じたとして
も、各位相同期回路毎に装置内クロックを生成し、これ
ら装置内クロックの内から基準とする装置内クロックを
選択し、この基準とする装置内クロックに位相を合わせ
るべく、他の装置内クロックの位相を補正するようにし
たので、各装置内クロック間の位相差を吸収することが
できる。
【0020】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態に示す位相同期装置について説明する。
施の形態に示す位相同期装置について説明する。
【0021】(実施の形態1)図1は第1の実施の形態
に示す位相同期装置内部の概略構成を示すブロック図で
ある。
に示す位相同期装置内部の概略構成を示すブロック図で
ある。
【0022】図1に示す位相同期装置1は、外部クロッ
ク100を入力する第1PLL回路10と、この第1P
LL回路10の後段に装置内クロック200を出力する
第2PLL回路20とで構成する。
ク100を入力する第1PLL回路10と、この第1P
LL回路10の後段に装置内クロック200を出力する
第2PLL回路20とで構成する。
【0023】第1PLL回路10は、前記外部クロック
100と前記装置内クロック200の分周クロック20
3とを位相比較することで第1位相差を検出する第1位
相比較器11と、前記第1位相差を前記装置内クロック
200で同期カウント値をカウントする位相補正カウン
タ12と、前記位相補正カウンタ12の同期カウント値
に基づいて前記装置内クロック200を分周すること
で、前記補正分周クロック201を生成する位相補正分
周器13とを有している。
100と前記装置内クロック200の分周クロック20
3とを位相比較することで第1位相差を検出する第1位
相比較器11と、前記第1位相差を前記装置内クロック
200で同期カウント値をカウントする位相補正カウン
タ12と、前記位相補正カウンタ12の同期カウント値
に基づいて前記装置内クロック200を分周すること
で、前記補正分周クロック201を生成する位相補正分
周器13とを有している。
【0024】第2PLL回路20は、前記位相補正分周
器13からの補正分周クロック201と前記装置内クロ
ック200の分周クロック202とを位相比較すること
で第2位相差を検出する第2位相比較器21と、この第
2位相差に対応した制御電圧を生成するループフィルタ
22と、このループフィルタ22にて生成した制御電圧
に基づいて、前記装置内クロック200を生成する周波
数制御回路(以下、単にVCOと称する)23と、この
装置内クロック200を分周することで、分周クロック
202(203)を生成し、この分周クロック202を
第2位相比較器21の一方の入力に供給すると共に、前
記分周クロック203を第1位相比較器11の一方の入
力に供給する分周器24とを有している。
器13からの補正分周クロック201と前記装置内クロ
ック200の分周クロック202とを位相比較すること
で第2位相差を検出する第2位相比較器21と、この第
2位相差に対応した制御電圧を生成するループフィルタ
22と、このループフィルタ22にて生成した制御電圧
に基づいて、前記装置内クロック200を生成する周波
数制御回路(以下、単にVCOと称する)23と、この
装置内クロック200を分周することで、分周クロック
202(203)を生成し、この分周クロック202を
第2位相比較器21の一方の入力に供給すると共に、前
記分周クロック203を第1位相比較器11の一方の入
力に供給する分周器24とを有している。
【0025】次に第1の実施の形態に示す位相同期装置
1の動作について説明する。図2は第1の実施の形態に
示す位相同期装置1内部の第1PLL回路10内部の動
作を示すタイミング図である。
1の動作について説明する。図2は第1の実施の形態に
示す位相同期装置1内部の第1PLL回路10内部の動
作を示すタイミング図である。
【0026】まず、第1の実施の形態に示す位相同期装
置1においては、外部クロック100と装置内クロック
200とに位相差が発生した場合を前提として説明す
る。
置1においては、外部クロック100と装置内クロック
200とに位相差が発生した場合を前提として説明す
る。
【0027】図1に示す第1PLL回路10の第1位相
比較器11は、外部クロック100と、前記分周器24
からの分周クロック203とを位相比較することで第1
位相差を検出する。
比較器11は、外部クロック100と、前記分周器24
からの分周クロック203とを位相比較することで第1
位相差を検出する。
【0028】前記位相補正カウンタ12は、図2に示す
ように前記第1位相差(位相進み又は位相遅れ)を、前
記第2PLL回路20のVCO23からの装置内クロッ
ク200で同期カウント値としてカウントする。
ように前記第1位相差(位相進み又は位相遅れ)を、前
記第2PLL回路20のVCO23からの装置内クロッ
ク200で同期カウント値としてカウントする。
【0029】例えば第1位相差として、前記分周クロッ
ク203が外部クロック100の半周期よりも遅い場合
には同期カウント値は少なくなり、前記分周クロック2
03が外部クロック100の半周期よりも進んでいる場
合には同期カウント値は多くなる。
ク203が外部クロック100の半周期よりも遅い場合
には同期カウント値は少なくなり、前記分周クロック2
03が外部クロック100の半周期よりも進んでいる場
合には同期カウント値は多くなる。
【0030】前記位相補正カウンタ12は、前記第1位
相差を装置内クロック200でカウントし、その同期カ
ウント値を位相補正分周器13に入力する。この位相補
正分周器13は、同期カウント値に基づいて、前記VC
O23からの装置内クロック200を分周することで、
補正分周クロック201を生成し、この補正分周クロッ
ク201を第2位相比較器21の一方の入力に供給す
る。
相差を装置内クロック200でカウントし、その同期カ
ウント値を位相補正分周器13に入力する。この位相補
正分周器13は、同期カウント値に基づいて、前記VC
O23からの装置内クロック200を分周することで、
補正分周クロック201を生成し、この補正分周クロッ
ク201を第2位相比較器21の一方の入力に供給す
る。
【0031】このように第1PLL回路10では、分周
クロック203のフィードバック処理を行って、位相補
正カウンタ12及び位相補正分周器13で外部クロック
100と位相補正を行うことで、第2PLL回路20が
ロックできる範囲まで位相差を吸収する。
クロック203のフィードバック処理を行って、位相補
正カウンタ12及び位相補正分周器13で外部クロック
100と位相補正を行うことで、第2PLL回路20が
ロックできる範囲まで位相差を吸収する。
【0032】第2PLL回路20の第2位相比較器21
は、前記補正分周クロック201と前記装置内クロック
200の分周クロック202とを位相比較することで第
2位相差を検出する。
は、前記補正分周クロック201と前記装置内クロック
200の分周クロック202とを位相比較することで第
2位相差を検出する。
【0033】前記ループフィルタ22は、前記第2位相
差に基づいて制御電圧を生成し、この制御電圧をVCO
23に入力する。このVCO23は、前記制御電圧に応
じて装置内クロック200を生成し、この装置内クロッ
ク200を出力すると共に、この装置内クロック200
を分周器24に供給する。
差に基づいて制御電圧を生成し、この制御電圧をVCO
23に入力する。このVCO23は、前記制御電圧に応
じて装置内クロック200を生成し、この装置内クロッ
ク200を出力すると共に、この装置内クロック200
を分周器24に供給する。
【0034】尚、前記第2位相差として、補正分周クロ
ック201が装置内クロック200の分周クロック20
2よりも進んでいれば、装置内クロック200の位相差
を進めるべく、VCO23の発振周波数を上げるような
制御電圧をかけ、補正分周クロック201が装置内クロ
ック200の分周クロック202よりも遅れていれば、
装置内クロック200の位相差を遅らすべく、VCO2
3の発振周波数を下げるような制御電圧をかける。
ック201が装置内クロック200の分周クロック20
2よりも進んでいれば、装置内クロック200の位相差
を進めるべく、VCO23の発振周波数を上げるような
制御電圧をかけ、補正分周クロック201が装置内クロ
ック200の分周クロック202よりも遅れていれば、
装置内クロック200の位相差を遅らすべく、VCO2
3の発振周波数を下げるような制御電圧をかける。
【0035】第1の実施の形態に示す位相同期装置1に
よれば、前記第1PLL回路10で装置内クロック20
0の分周クロック203の位相が外部クロック100の
位相に近づけるように、第2PLL回路20がロックで
きる範囲まで位相差を吸収するようにしたので、第2P
LL回路20がロックするまでの収束時間を短縮化する
ことで、その追従性を確保すると共に、前記第2PLL
回路20がロックできる動作範囲を確保することで、ジ
ッタ成分が非常に少ない等、安定精度の高いシステムク
ロックを生成することができる。
よれば、前記第1PLL回路10で装置内クロック20
0の分周クロック203の位相が外部クロック100の
位相に近づけるように、第2PLL回路20がロックで
きる範囲まで位相差を吸収するようにしたので、第2P
LL回路20がロックするまでの収束時間を短縮化する
ことで、その追従性を確保すると共に、前記第2PLL
回路20がロックできる動作範囲を確保することで、ジ
ッタ成分が非常に少ない等、安定精度の高いシステムク
ロックを生成することができる。
【0036】また、第1の実施の形態に示す位相同期装
置1によれば、アナログ方式のPLL回路で構成してい
るので、例えばディジタル方式のPLL回路で装置内ク
ロックを生成した場合のジッタ成分の吸収といった回路
構成を考慮する必要もない。
置1によれば、アナログ方式のPLL回路で構成してい
るので、例えばディジタル方式のPLL回路で装置内ク
ロックを生成した場合のジッタ成分の吸収といった回路
構成を考慮する必要もない。
【0037】(実施の形態2)次に第2の実施の形態に
示す位相同期装置について説明する。図3が第2の実施
の形態に示す位相同期装置の概略構成を示すブロック図
である。尚、図1に示す位相同期装置の構成と重複する
ものには同一符号を付すと共に、その構成及び動作の説
明については省略する。
示す位相同期装置について説明する。図3が第2の実施
の形態に示す位相同期装置の概略構成を示すブロック図
である。尚、図1に示す位相同期装置の構成と重複する
ものには同一符号を付すと共に、その構成及び動作の説
明については省略する。
【0038】図3に示す位相同期装置2は、冗長化構成
を採用しており、第1PLL回路10及び第2PLL回
路20で構成する位相同期回路30(30A)を並列配
置し、各位相同期回路30(30A)の後段に、前記第
2PLL回路20からの装置内クロック200の位相を
遅延制御する位相遅延回路40(40A)を配置するよ
うにした。
を採用しており、第1PLL回路10及び第2PLL回
路20で構成する位相同期回路30(30A)を並列配
置し、各位相同期回路30(30A)の後段に、前記第
2PLL回路20からの装置内クロック200の位相を
遅延制御する位相遅延回路40(40A)を配置するよ
うにした。
【0039】各位相同期回路30(30A)は、全く同
一の外部クロック100を入力し、この外部クロック1
00に基づいて装置内クロック200(200A)を生
成する。各位相同期回路30(30A)後段の位相遅延
回路40(40A)は、図4に示すように前記装置内ク
ロック200(200A)と外部クロック100との位
相差を補正すべく遅延制御を行うことで、外部クロック
100及び装置内クロック200(200A)間の位相
差T2を無くすようにした。
一の外部クロック100を入力し、この外部クロック1
00に基づいて装置内クロック200(200A)を生
成する。各位相同期回路30(30A)後段の位相遅延
回路40(40A)は、図4に示すように前記装置内ク
ロック200(200A)と外部クロック100との位
相差を補正すべく遅延制御を行うことで、外部クロック
100及び装置内クロック200(200A)間の位相
差T2を無くすようにした。
【0040】第2の実施の形態に示す位相同期装置2に
よれば、位相同期回路30(30A)の出力段に位相遅
延回路40(40A)を配置するようにしたので、たと
え位相同期回路30(30A)の回路バラツキや伝搬遅
延等が発生したとしても、外部クロック100と装置内
クロック200(200A)との位相差を確実に吸収す
ることができる。
よれば、位相同期回路30(30A)の出力段に位相遅
延回路40(40A)を配置するようにしたので、たと
え位相同期回路30(30A)の回路バラツキや伝搬遅
延等が発生したとしても、外部クロック100と装置内
クロック200(200A)との位相差を確実に吸収す
ることができる。
【0041】(実施の形態3)次に第3の実施の形態に
示す位相同期装置について説明する。図5は第3の実施
の形態に示す位相同期装置内部の概略構成を示すブロッ
ク図である。
示す位相同期装置について説明する。図5は第3の実施
の形態に示す位相同期装置内部の概略構成を示すブロッ
ク図である。
【0042】図5に示す位相同期装置3は、図3に示す
位相同期装置2の構成に加えて、各位相遅延回路40
(40A)にて遅延した装置内クロック200(200
A)の位相を監視し、各装置内クロック200(200
A)間の位相差が所定値未満となるように、前記位相遅
延回路40(40A)による位相遅延を制御する監視部
50を有するものである。
位相同期装置2の構成に加えて、各位相遅延回路40
(40A)にて遅延した装置内クロック200(200
A)の位相を監視し、各装置内クロック200(200
A)間の位相差が所定値未満となるように、前記位相遅
延回路40(40A)による位相遅延を制御する監視部
50を有するものである。
【0043】各位相同期回路30(30A)は、全く同
一の外部クロック100を入力し、この外部クロック1
00に基づいて装置内クロック200(200A)を生
成する。
一の外部クロック100を入力し、この外部クロック1
00に基づいて装置内クロック200(200A)を生
成する。
【0044】各位相同期回路30(30A)後段の位相
遅延回路40(40A)は、図4に示すように前記装置
内クロック200と外部クロック100との位相差を補
正すべく遅延制御を行う。
遅延回路40(40A)は、図4に示すように前記装置
内クロック200と外部クロック100との位相差を補
正すべく遅延制御を行う。
【0045】さらに、監視部50は、各位相遅延回路4
0(40A)にて遅延制御した装置内クロック200
(200A)の位相を監視し、各装置内クロック200
(200A)間の位相差が所定値未満となるように、前
記位相遅延回路40(40A)による位相遅延を制御す
る。
0(40A)にて遅延制御した装置内クロック200
(200A)の位相を監視し、各装置内クロック200
(200A)間の位相差が所定値未満となるように、前
記位相遅延回路40(40A)による位相遅延を制御す
る。
【0046】第3の実施の形態に示す位相同期装置3に
よれば、監視部50で各位相遅延回路40(40A)に
て遅延制御した装置内クロック200(200A)の位
相を監視し、各装置内クロック200(200A)間の
位相差が所定値未満となるように前記位相遅延回路40
(40A)による位相遅延を制御するようにしたので、
前記装置内クロック200(200A)間の位相差を吸
収することができる。
よれば、監視部50で各位相遅延回路40(40A)に
て遅延制御した装置内クロック200(200A)の位
相を監視し、各装置内クロック200(200A)間の
位相差が所定値未満となるように前記位相遅延回路40
(40A)による位相遅延を制御するようにしたので、
前記装置内クロック200(200A)間の位相差を吸
収することができる。
【0047】(実施の形態4)次に第4の実施の形態に
示す位相同期装置について説明する。図6は第4の実施
の形態に示す位相同期装置内部の概略構成を示すブロッ
ク図である。
示す位相同期装置について説明する。図6は第4の実施
の形態に示す位相同期装置内部の概略構成を示すブロッ
ク図である。
【0048】図6に示す位相同期装置4は、冗長化構成
を採用しており、第1外部クロック100aに基づいて
第1装置内クロック200aを生成する第1位相同期回
路60aと、第2外部クロック100bに基づいて第2
装置内クロック200bを生成する第2位相同期回路6
0bとを有し、第1装置内クロック200a及び第2装
置内クロック200bの位相同期をとる構成としてい
る。
を採用しており、第1外部クロック100aに基づいて
第1装置内クロック200aを生成する第1位相同期回
路60aと、第2外部クロック100bに基づいて第2
装置内クロック200bを生成する第2位相同期回路6
0bとを有し、第1装置内クロック200a及び第2装
置内クロック200bの位相同期をとる構成としてい
る。
【0049】前記第1位相同期回路60aは、第1外部
クロック100aに基づいて第1装置内クロック200
aを生成する第3PLL回路70aと、前記第1装置内
クロック200aを位相補正する第4PLL回路80a
と、前記第2位相同期回路60b側の第2装置内クロッ
ク200b入力に応じて、この第1位相同期回路60a
側の第4PLL回路80aの同期カウント値をリセット
するスイッチ部90aとを有している。
クロック100aに基づいて第1装置内クロック200
aを生成する第3PLL回路70aと、前記第1装置内
クロック200aを位相補正する第4PLL回路80a
と、前記第2位相同期回路60b側の第2装置内クロッ
ク200b入力に応じて、この第1位相同期回路60a
側の第4PLL回路80aの同期カウント値をリセット
するスイッチ部90aとを有している。
【0050】前記第1位相同期回路60a側の第3PL
L回路70aは、第1外部クロック100aと第1装置
内クロック200aの分周クロック201aとを位相比
較することで第3位相差を検出する位相比較器71a
と、この第3位相差に基づいて制御電圧を生成するルー
プフィルタ72aと、この制御電圧に応じて第1装置内
クロック200aを生成するVCO73aと、この第1
装置内クロック200aを分周することで、前記第1装
置内クロック200aの分周クロック201aを生成す
る分周器74aとを有している。
L回路70aは、第1外部クロック100aと第1装置
内クロック200aの分周クロック201aとを位相比
較することで第3位相差を検出する位相比較器71a
と、この第3位相差に基づいて制御電圧を生成するルー
プフィルタ72aと、この制御電圧に応じて第1装置内
クロック200aを生成するVCO73aと、この第1
装置内クロック200aを分周することで、前記第1装
置内クロック200aの分周クロック201aを生成す
る分周器74aとを有している。
【0051】前記第1位相同期回路60a側の第4PL
L回路80aは、後述する基準とする装置内クロックと
第1装置内クロック200aとの位相差をカウントする
位相補正カウンタ81aと、この位相補正カウンタ81
aの同期カウント値に基づいて分周することで、位相補
正した第1装置内クロック200aを生成する位相補正
分周器82aとを有している。
L回路80aは、後述する基準とする装置内クロックと
第1装置内クロック200aとの位相差をカウントする
位相補正カウンタ81aと、この位相補正カウンタ81
aの同期カウント値に基づいて分周することで、位相補
正した第1装置内クロック200aを生成する位相補正
分周器82aとを有している。
【0052】前記第2位相同期回路60bは、第2外部
クロック100bに基づいて第2装置内クロック200
bを生成する第3PLL回路70bと、前記第2装置内
クロック200bを位相補正する第4PLL回路80b
と、前記第1位相同期装置60a側の第1装置内クロッ
ク200a入力に応じて、この第2位相同期回路60b
側の第4PLL回路80bの同期カウント値をリセット
するスイッチ部90bとを有している。
クロック100bに基づいて第2装置内クロック200
bを生成する第3PLL回路70bと、前記第2装置内
クロック200bを位相補正する第4PLL回路80b
と、前記第1位相同期装置60a側の第1装置内クロッ
ク200a入力に応じて、この第2位相同期回路60b
側の第4PLL回路80bの同期カウント値をリセット
するスイッチ部90bとを有している。
【0053】前記第2位相同期回路60bの第3PLL
回路70bは、第2外部クロック100bと第2装置内
クロック200bの分周クロック201bとを位相比較
することで第3位相差を検出する位相比較器71bと、
この第3位相差に基づいて制御電圧を生成するループフ
ィルタ72bと、この制御電圧に応じて第2装置内クロ
ック200bを生成するVCO73bと、この第2装置
内クロック200bを分周することで、前記第2装置内
クロック200bの分周クロック201bを生成する分
周器74bとを有している。
回路70bは、第2外部クロック100bと第2装置内
クロック200bの分周クロック201bとを位相比較
することで第3位相差を検出する位相比較器71bと、
この第3位相差に基づいて制御電圧を生成するループフ
ィルタ72bと、この制御電圧に応じて第2装置内クロ
ック200bを生成するVCO73bと、この第2装置
内クロック200bを分周することで、前記第2装置内
クロック200bの分周クロック201bを生成する分
周器74bとを有している。
【0054】前記第2位相同期回路60bの第4PLL
回路80bは、後述する基準とする装置内クロックと第
2装置内クロック200bとの位相差をカウントする位
相補正カウンタ81bと、この位相補正カウンタ81b
の同期カウント値に基づいて分周することで、位相補正
した第2装置内クロック200bを生成する位相補正分
周器82bとを有している。
回路80bは、後述する基準とする装置内クロックと第
2装置内クロック200bとの位相差をカウントする位
相補正カウンタ81bと、この位相補正カウンタ81b
の同期カウント値に基づいて分周することで、位相補正
した第2装置内クロック200bを生成する位相補正分
周器82bとを有している。
【0055】次に第4の実施の形態に示す位相同期装置
4の動作について説明する。
4の動作について説明する。
【0056】一般的に第1外部クロック100a及び第
2外部クロック100bに周波数差及び位相差が発生す
る場合がある。
2外部クロック100bに周波数差及び位相差が発生す
る場合がある。
【0057】前記第1位相同期回路60aの第3PLL
回路70aは、第1外部クロック100aに基づいてV
CO73aで第1装置内クロック200aを生成し、こ
の第1装置内クロック200aを第4PLL回路80a
内部の位相補正カウンタ81aに伝送する。
回路70aは、第1外部クロック100aに基づいてV
CO73aで第1装置内クロック200aを生成し、こ
の第1装置内クロック200aを第4PLL回路80a
内部の位相補正カウンタ81aに伝送する。
【0058】また、同様に、前記第2位相同期回路60
bの第3PLL回路70bにおいても、第2外部クロッ
ク100bに基づいてVCO73aで第2装置内クロッ
ク200bを生成し、この第2装置内クロック200b
を第4PLL回路80b内部の位相補正カウンタ81b
に伝送する。
bの第3PLL回路70bにおいても、第2外部クロッ
ク100bに基づいてVCO73aで第2装置内クロッ
ク200bを生成し、この第2装置内クロック200b
を第4PLL回路80b内部の位相補正カウンタ81b
に伝送する。
【0059】そして、例えば第1装置内クロック200
aの位相を基準とする場合、前記第1位相同期回路60
a側のVCO73aは、前記第1装置内クロック200
aを位相補正カウンタ81aに伝送すると共に、前記第
1装置内クロック200aを第2位相同期回路60b側
のスイッチ部90bに入力する。
aの位相を基準とする場合、前記第1位相同期回路60
a側のVCO73aは、前記第1装置内クロック200
aを位相補正カウンタ81aに伝送すると共に、前記第
1装置内クロック200aを第2位相同期回路60b側
のスイッチ部90bに入力する。
【0060】第2位相同期回路60b側のスイッチ部9
0bは、前記第1装置内クロック200aの入力に応じ
て、この第2位相同期回路60b側の位相補正カウンタ
81bの同期カウント値をリセットする。
0bは、前記第1装置内クロック200aの入力に応じ
て、この第2位相同期回路60b側の位相補正カウンタ
81bの同期カウント値をリセットする。
【0061】この第2位相同期回路60b側の位相補正
カウンタ81bは、同期カウント値をリセットすること
で、前記第1装置内クロック200aと第2装置内クロ
ック200bとの位相差を補正すべく同期カウント値の
カウントを開始し、この同期カウント値を位相補正分周
器82bに伝送する。
カウンタ81bは、同期カウント値をリセットすること
で、前記第1装置内クロック200aと第2装置内クロ
ック200bとの位相差を補正すべく同期カウント値の
カウントを開始し、この同期カウント値を位相補正分周
器82bに伝送する。
【0062】この第2位相同期回路60b側の位相補正
分周器82bは、この位相補正カウンタ81bからの同
期カウント値に基づいて第2装置内クロック200bを
分周することで、前記第1装置内クロック200aと位
相同期した第2装置内クロック200aを生成出力す
る。
分周器82bは、この位相補正カウンタ81bからの同
期カウント値に基づいて第2装置内クロック200bを
分周することで、前記第1装置内クロック200aと位
相同期した第2装置内クロック200aを生成出力す
る。
【0063】第4実施の形態に示す位相同期装置4によ
れば、各外部クロック100a,100b間で周波数差
や位相差が生じたとしても、各位相同期回路60a,6
0b毎に装置内クロック200a,200bを生成し、
これら装置内クロック200a,200bの内から基準
とする装置内クロック200a(200b)を選択し、
この基準とする装置内クロック200a(200b)に
位相を合わせるべく、他の装置内クロック200b(2
00a)の位相を補正するようにしたので、各装置内ク
ロック200a,200b間の位相差を吸収することが
できる。
れば、各外部クロック100a,100b間で周波数差
や位相差が生じたとしても、各位相同期回路60a,6
0b毎に装置内クロック200a,200bを生成し、
これら装置内クロック200a,200bの内から基準
とする装置内クロック200a(200b)を選択し、
この基準とする装置内クロック200a(200b)に
位相を合わせるべく、他の装置内クロック200b(2
00a)の位相を補正するようにしたので、各装置内ク
ロック200a,200b間の位相差を吸収することが
できる。
【0064】また、上記第4の実施の形態に示す位相同
期装置4によれば、位相補正カウンタ81a(81b)
の位相補正を1クロックづつ補正するようにしたので、
スイッチ90a(90b)にて基準となる装置内クロッ
ク200a(200b)を切り替えたとしても徐々に位
相差吸収を行うことができるため、位相のホップが発生
することはない。
期装置4によれば、位相補正カウンタ81a(81b)
の位相補正を1クロックづつ補正するようにしたので、
スイッチ90a(90b)にて基準となる装置内クロッ
ク200a(200b)を切り替えたとしても徐々に位
相差吸収を行うことができるため、位相のホップが発生
することはない。
【0065】尚、上記実施の形態2乃至4に示す位相同
期装置によれば、2個の位相同期回路からなる冗長化構
成を例にあげて説明したが、3個以上の位相同期回路か
らなる冗長化構成にしても同様の効果を奏することは言
うまでもない。
期装置によれば、2個の位相同期回路からなる冗長化構
成を例にあげて説明したが、3個以上の位相同期回路か
らなる冗長化構成にしても同様の効果を奏することは言
うまでもない。
【0066】
【発明の効果】上記のように構成された本発明の位相同
期装置によれば、第1位相比較器、位相補正カウンタ及
び位相補正分周器で装置内クロックの分周クロックの位
相が外部クロックの位相に近づけるように、例えば第2
位相比較器及び周波数制御回路でロックできる範囲まで
位相差を吸収するようにしたので、前記第2位相比較器
及び周波数制御回路がロックするまでの収束時間を短縮
化することで、その追従性を確保すると共に、前記第2
位相比較器及び周波数制御回路でロックできる動作範囲
を確保することで、ジッタ成分が非常に少ない等、安定
精度の高いシステムクロックを生成することができる。
期装置によれば、第1位相比較器、位相補正カウンタ及
び位相補正分周器で装置内クロックの分周クロックの位
相が外部クロックの位相に近づけるように、例えば第2
位相比較器及び周波数制御回路でロックできる範囲まで
位相差を吸収するようにしたので、前記第2位相比較器
及び周波数制御回路がロックするまでの収束時間を短縮
化することで、その追従性を確保すると共に、前記第2
位相比較器及び周波数制御回路でロックできる動作範囲
を確保することで、ジッタ成分が非常に少ない等、安定
精度の高いシステムクロックを生成することができる。
【0067】また、本発明の位相同期装置によれば、冗
長化構成をとったとしても、各PLL回路の装置内クロ
ック選択出力によって生じる装置内クロック間の位相差
を吸収することができる。
長化構成をとったとしても、各PLL回路の装置内クロ
ック選択出力によって生じる装置内クロック間の位相差
を吸収することができる。
【図1】本発明における第1の実施の形態に示す位相同
期装置内部の概略構成を示すブロック図
期装置内部の概略構成を示すブロック図
【図2】第1の実施の形態に示す位相同期装置の動作を
示すタイミング図
示すタイミング図
【図3】本発明における第2の実施の形態に示す位相同
期装置内部の概略構成を示すブロック図
期装置内部の概略構成を示すブロック図
【図4】第2の実施の形態に示す位相同期装置の動作を
示すタイミング図
示すタイミング図
【図5】第3の実施の形態に示す位相同期装置内部の概
略構成を示すブロック図
略構成を示すブロック図
【図6】第4の実施の形態に示す位相同期装置内部の概
略構成を示すブロック図
略構成を示すブロック図
1,2,3,4 位相同期装置 10 第1PLL回路(第1フェーズ・ロック・ループ
回路) 11 第1位相比較器 12 位相補正カウンタ 13 位相補正分周器 20 第2PLL回路(第2フェーズ・ロック・ループ
回路) 21 第2位相比較器 23 VCO(周波数制御回路) 30,30A 位相同期回路 40,40A 位相遅延回路 50 監視部 71a,71b 位相比較器 73a,73b VCO(周波数制御回路) 81a,81b 位相補正カウンタ 82a,82b 位相補正分周器 90a,90b スイッチ部 100 外部クロック 100a 第1外部クロック 100b 第2外部クロック 200 装置内クロック 200a 装置内クロック 200b 装置内クロック 201 補正分周クロック 202 分周クロック 203 分周クロック
回路) 11 第1位相比較器 12 位相補正カウンタ 13 位相補正分周器 20 第2PLL回路(第2フェーズ・ロック・ループ
回路) 21 第2位相比較器 23 VCO(周波数制御回路) 30,30A 位相同期回路 40,40A 位相遅延回路 50 監視部 71a,71b 位相比較器 73a,73b VCO(周波数制御回路) 81a,81b 位相補正カウンタ 82a,82b 位相補正分周器 90a,90b スイッチ部 100 外部クロック 100a 第1外部クロック 100b 第2外部クロック 200 装置内クロック 200a 装置内クロック 200b 装置内クロック 201 補正分周クロック 202 分周クロック 203 分周クロック
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5J106 AA04 BB02 CC01 CC30 CC41 CC52 CC53 CC59 DD24 FF06 FF07 GG08 GG09 HH09 KK03 KK05 KK25 5K047 AA02 AA06 BB17 GG10 MM36 MM46 MM55 MM56 MM63
Claims (5)
- 【請求項1】 外部クロックに基づいて、前記外部クロ
ックと位相同期した装置内クロックを生成する位相同期
装置であって、 前記外部クロックと前記装置内クロックの分周クロック
とを位相比較することで第1位相差を検出する第1位相
比較器と、 前記第1位相差を前記装置内クロックで同期カウント値
をカウントする位相補正カウンタと、 前記位相補正カウンタの同期カウント値に基づいて前記
装置内クロックを分周することで、前記補正分周クロッ
クを生成する位相補正分周器と、 前記補正分周クロックと前記装置内クロックの分周クロ
ックとを位相比較することで第2位相差を検出する第2
位相比較器と、 前記第2位相差に基づいて前記装置内クロックを生成す
る周波数制御回路とを有することを特徴とする位相同期
装置。 - 【請求項2】 前記周波数制御回路の出力段に、前記装
置内クロックの位相を遅延する位相遅延回路を配置した
ことを特徴とする請求項1記載の位相同期装置。 - 【請求項3】 前記位相遅延回路にて遅延した装置内ク
ロックの位相を監視し、前記装置内クロックと前記外部
クロックとの位相差が所定値未満となるように、前記位
相遅延回路による位相遅延を制御する監視部を有するこ
とを特徴とする請求項2記載の位相同期装置。 - 【請求項4】 前記第1位相比較器、前記位相補正カウ
ンタ及び前記位相補正分周器で構成する第1フェーズ・
ロック・ループ回路と、前記第2位相比較器及び前記周
波数制御回路で構成する第2フェーズ・ロック・ループ
回路と、前記第2フェーズ・ロック・ループ回路にて生
成した前記装置内クロックの位相を遅延する位相遅延回
路とで構成する位相同期回路を複数並列に配置し、 各位相同期回路に関わる装置内クロックの位相を監視
し、各装置内クロック間の位相差を補正するように各位
相同期回路内の前記位相遅延回路による位相遅延を制御
する監視部を設けたことを特徴とする請求項1記載の位
相同期装置。 - 【請求項5】 各外部クロックに基づいて装置内クロッ
クを生成する複数の位相同期回路を有し、各位相同期回
路で生成した各装置内クロック間で位相を合わせる位相
同期装置であって、 各位相同期回路は、 外部クロックと装置内クロックの分周クロックとを位相
比較することで位相差を検出する位相比較器と、 前記位相差に基づいて前記装置内クロックを生成する周
波数制御回路と、 前記装置内クロックを分周することで、前記分周クロッ
クを生成する分周器と、 前記装置内クロックを位相補正すべく同期カウント値を
カウントする位相補正カウンタと、 前記同期カウント値に基づいて前記装置内クロックを分
周することで、位相補正された装置内クロックを生成す
る位相補正分周器と、 他の位相同期回路内の周波数制御回路から基準とする装
置内クロックを検出すると、前記位相補正カウンタの同
期カウント値をリセットするスイッチ部とを有し、 前記位相補正カウンタは、この位相同期回路内のスイッ
チ部による同期カウント値のリセットに応じて、前記基
準とする装置内クロックとの位相を合わせるべく、この
位相同期回路内の装置内クロックにおける同期カウント
値のカウントを開始することを特徴とする位相同期装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33155699A JP2001156630A (ja) | 1999-11-22 | 1999-11-22 | 位相同期装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33155699A JP2001156630A (ja) | 1999-11-22 | 1999-11-22 | 位相同期装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001156630A true JP2001156630A (ja) | 2001-06-08 |
Family
ID=18244993
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33155699A Withdrawn JP2001156630A (ja) | 1999-11-22 | 1999-11-22 | 位相同期装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001156630A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030021016A (ko) * | 2001-09-05 | 2003-03-12 | 엘지전자 주식회사 | 워블 위상 동기 루프에서의 위상 에러 보정장치 및 방법 |
WO2005057840A1 (ja) * | 2003-12-08 | 2005-06-23 | Nec Corporation | クロックデータ再生回路 |
-
1999
- 1999-11-22 JP JP33155699A patent/JP2001156630A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030021016A (ko) * | 2001-09-05 | 2003-03-12 | 엘지전자 주식회사 | 워블 위상 동기 루프에서의 위상 에러 보정장치 및 방법 |
WO2005057840A1 (ja) * | 2003-12-08 | 2005-06-23 | Nec Corporation | クロックデータ再生回路 |
JPWO2005057840A1 (ja) * | 2003-12-08 | 2007-07-12 | 日本電気株式会社 | クロックデータ再生回路 |
JP4586730B2 (ja) * | 2003-12-08 | 2010-11-24 | 日本電気株式会社 | クロックデータ再生回路 |
US7983370B2 (en) | 2003-12-08 | 2011-07-19 | Nec Corporation | Clock and data recovery circuit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1022857B1 (en) | Phase locked loop and method that provide fail-over redundant clocking | |
US5109394A (en) | All digital phase locked loop | |
US7239681B2 (en) | System and method for maintaining a stable synchronization state in a programmable clock synchronizer | |
US6577174B2 (en) | Phase lock loop system and method | |
US8433027B2 (en) | Digital controller for automatic rate detection and tracking of audio interface clocks | |
US9124415B2 (en) | PLL glitchless phase adjustment system | |
US6285219B1 (en) | Dual mode phase and frequency detector | |
JP3848325B2 (ja) | 分数分周シンセサイザおよび出力位相の同期化方法 | |
US6526374B1 (en) | Fractional PLL employing a phase-selection feedback counter | |
JP4079733B2 (ja) | 位相同期ループ回路 | |
EP1257059B1 (en) | Method and apparatus for synchronizing slave network node to master network node | |
CN101132247A (zh) | 一种实现主备时钟相位对齐的方法及其装置 | |
US7714631B2 (en) | Method and apparatus for synchronizing a clock generator in the presence of jittery clock sources | |
JP2001156630A (ja) | 位相同期装置 | |
JPH09502594A (ja) | デジタル位相ロック・ループ | |
US6778623B1 (en) | Apparatus for synchronizing the frame clock in units/nodes of data-transmitting systems | |
JP3808424B2 (ja) | Pll回路および位相同期方法 | |
US7440518B2 (en) | Phase-locked loop circuit | |
JP3612497B2 (ja) | 移動通信基地局装置のクロック同期システム及び方法 | |
JP3239945B2 (ja) | クロック切替調整方法及び回路 | |
KR200242921Y1 (ko) | 시스템클럭이중화장치 | |
JPH07273648A (ja) | Pll回路 | |
JP2001136060A (ja) | Pll回路 | |
JP4103620B2 (ja) | ディジタルpll回路 | |
CN115603889A (zh) | 包括彼此同步的主设备和至少一个从设备的定时***和相关同步方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061121 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20080613 |