JP2001156299A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 低価格のＦＺウェハをウェハプロセスに用い
ても支障なく製造可能であって、裏面最表側の高不純物
濃度層のうち低不純物濃度のドリフト層との境界側で不
純物濃度が急峻な勾配を持ち、低コスト化と高性能を両
立できる半導体装置及びその製造方法の提供。 【解決手段】 縦形ダイオードは、ｎ型低不純物濃度の
ＦＺウェハを用いて製造される。ｎ−ドリフト層３を形
成するＦＺウェハの表面側に素子活性領域（ｐ+アノー
ド層４）及びアノード電極８を形成し、ＦＺウェハの裏
面側を所定の厚さまで削り落とした後、裏面からプロト
ン照射を行い、アニール処理を施して高不純物濃度層
（ｎ+カソード層１ｂ）として実質的に機能するｎ型欠
陥層を形成するものである。このｎ型欠陥層の活性化の
ためのアニール温度（例えば300℃〜500℃）は、アルミ
ニウムのアノード電極８の融点（700℃）よりも低い温
度で十分である。
ても支障なく製造可能であって、裏面最表側の高不純物
濃度層のうち低不純物濃度のドリフト層との境界側で不
純物濃度が急峻な勾配を持ち、低コスト化と高性能を両
立できる半導体装置及びその製造方法の提供。 【解決手段】 縦形ダイオードは、ｎ型低不純物濃度の
ＦＺウェハを用いて製造される。ｎ−ドリフト層３を形
成するＦＺウェハの表面側に素子活性領域（ｐ+アノー
ド層４）及びアノード電極８を形成し、ＦＺウェハの裏
面側を所定の厚さまで削り落とした後、裏面からプロト
ン照射を行い、アニール処理を施して高不純物濃度層
（ｎ+カソード層１ｂ）として実質的に機能するｎ型欠
陥層を形成するものである。このｎ型欠陥層の活性化の
ためのアニール温度（例えば300℃〜500℃）は、アルミ
ニウムのアノード電極８の融点（700℃）よりも低い温
度で十分である。
Description
【０００１】
【発明が属する技術分野】本発明は、電力変換装置など
に使用されるダイオード，ＭＯＳＦＥＴ（電界効果絶縁
ゲート型トランジスタ）等のパワー半導体装置に関し、
特に、ＦＺ（浮遊ゾーン）ウェハの採用に適した半導体
装置及びその製造方法に関する。
に使用されるダイオード，ＭＯＳＦＥＴ（電界効果絶縁
ゲート型トランジスタ）等のパワー半導体装置に関し、
特に、ＦＺ（浮遊ゾーン）ウェハの採用に適した半導体
装置及びその製造方法に関する。
【０００２】
【従来の技術】図４に示すエピ型ダイオードは、ｎ+カ
ソード層１を形成する高濃度ｎ型シリコン基板上にｎ−
ドリフト層３として機能する低濃度ｎ型エピタキシャル
層を成長させて成るエピウェハを使用して製造される。
ｎ−ドリフト層３は、オン状態においてはドリフト電流
が流れると共に、ブロッキングモード時（オフ状態）に
おいてはｐ+アノード層４とのｐｎ接合から空乏層がｎ+
カソード層１へ拡張し耐圧の確保に役立つ。ｎ+カソー
ド層１は、ブロッキングモード時において空乏層がカソ
ード電極９に達するのを防ぐと共に、カソード電極９と
の良好なオーミックコンタクトを得る機能を有する。こ
のエピウェハを用いたエピ型ダイオードは、高濃度ｎ型
シリコン基板と、その上にエピタキシャル成長させたｎ
−ドリフト層３とを有しているため、図４に付記したド
ーピング濃度の縦方向依存性のグラフに示す様に、ｎ+
カソード層１のうちｎ−ドリフト層３との境界側で不純
物濃度が急峻な勾配を持つために、順方向電圧と耐圧と
の間のトレードオフが良好である。しかしながら、エピ
ウェハは高価であるために、エピ型ダイオードは製造コ
スト高という難点がある。
ソード層１を形成する高濃度ｎ型シリコン基板上にｎ−
ドリフト層３として機能する低濃度ｎ型エピタキシャル
層を成長させて成るエピウェハを使用して製造される。
ｎ−ドリフト層３は、オン状態においてはドリフト電流
が流れると共に、ブロッキングモード時（オフ状態）に
おいてはｐ+アノード層４とのｐｎ接合から空乏層がｎ+
カソード層１へ拡張し耐圧の確保に役立つ。ｎ+カソー
ド層１は、ブロッキングモード時において空乏層がカソ
ード電極９に達するのを防ぐと共に、カソード電極９と
の良好なオーミックコンタクトを得る機能を有する。こ
のエピウェハを用いたエピ型ダイオードは、高濃度ｎ型
シリコン基板と、その上にエピタキシャル成長させたｎ
−ドリフト層３とを有しているため、図４に付記したド
ーピング濃度の縦方向依存性のグラフに示す様に、ｎ+
カソード層１のうちｎ−ドリフト層３との境界側で不純
物濃度が急峻な勾配を持つために、順方向電圧と耐圧と
の間のトレードオフが良好である。しかしながら、エピ
ウェハは高価であるために、エピ型ダイオードは製造コ
スト高という難点がある。
【０００３】他方、図５に示すＤＷ型ダイオードは、ｎ
−ドリフト層３として機能する低濃度ｎ型シリコン基板
（ＦＺウェハ）の裏面から高濃度の燐を拡散してｎ+カ
ソード層１ａを形成して成るＤＷウェハを使用して製造
される。このＤＷウェハは、エピウェハに比べてエピタ
キシャル成長工程が不要である分、低価格であるため、
ＤＷ型ダイオードの製造コストの低減化が可能であるも
のの、図５に付記したドーピング濃度の縦方向依存性の
グラフに示す様に、ｎ+カソード層１ａのうちｎ−ドリ
フト層３との境界側で不純物濃度が緩い勾配を持つため
に、順方向電圧と耐圧との間のトレードオフが悪化す
る。
−ドリフト層３として機能する低濃度ｎ型シリコン基板
（ＦＺウェハ）の裏面から高濃度の燐を拡散してｎ+カ
ソード層１ａを形成して成るＤＷウェハを使用して製造
される。このＤＷウェハは、エピウェハに比べてエピタ
キシャル成長工程が不要である分、低価格であるため、
ＤＷ型ダイオードの製造コストの低減化が可能であるも
のの、図５に付記したドーピング濃度の縦方向依存性の
グラフに示す様に、ｎ+カソード層１ａのうちｎ−ドリ
フト層３との境界側で不純物濃度が緩い勾配を持つため
に、順方向電圧と耐圧との間のトレードオフが悪化す
る。
【０００４】
【発明が解決しようとする課題】近年、ダイオードやＭ
ＯＳＦＥＴ等のパワー半導体装置は高特性を実現しなが
らも、更なる低コスト化が要請されている。低コスト化
のためには、ウェハプロセスに低価格のＦＺウェハを採
用する方が有利である。高特性を得るには、ｐ+アノー
ド層４等の表面活性領域及びそのアノード電極８を形成
したＦＺウェハの裏面側を所定の厚さに削った後、裏面
から燐又は砒素イオンなどの粒子線を照射（注入）し、
アニール処理により不純物を活性化させてｎ+カソード
層を形成する方法が考えられる。イオン打ち込み法によ
り、最大濃度点を深部に設定できるため、ｎ+カソード
層のうちｎ−ドリフト層との境界側で不純物濃度が急峻
になるので、エピ型ダイオード並みの高特性が期待でき
る。
ＯＳＦＥＴ等のパワー半導体装置は高特性を実現しなが
らも、更なる低コスト化が要請されている。低コスト化
のためには、ウェハプロセスに低価格のＦＺウェハを採
用する方が有利である。高特性を得るには、ｐ+アノー
ド層４等の表面活性領域及びそのアノード電極８を形成
したＦＺウェハの裏面側を所定の厚さに削った後、裏面
から燐又は砒素イオンなどの粒子線を照射（注入）し、
アニール処理により不純物を活性化させてｎ+カソード
層を形成する方法が考えられる。イオン打ち込み法によ
り、最大濃度点を深部に設定できるため、ｎ+カソード
層のうちｎ−ドリフト層との境界側で不純物濃度が急峻
になるので、エピ型ダイオード並みの高特性が期待でき
る。
【０００５】しかしながら、実際、燐又は砒素原子をシ
リコンウェハ中で十分に活性化させるには、アニール温
度を1000℃以上にする必要があることから、ウェハ表面
に低融点（約700℃）のアルミニウムのアノード電極８
を被着する前に上記のアニール処理を完了せねばならな
い。ところが、アノード電極８の被着前にアニール処理
を施すとしても、切削後の薄いウェハを1000℃以上の高
温でアニール処理すると、ウェハ形状が大きく反ってし
まうため、その後段工程であるアノード電極８の形成の
ためのフォトリソグラフィーがもはや不可能になる。こ
のため、ウェハプロセスに低価格のＦＺウェハを使用す
ることが無理であった。このような問題は、上述の様な
縦形ダイオードのカソード層に限らず、縦形ＭＯＳＦＥ
Ｔのドレイン層やノンパンチスルー型のＩＧＢＴ（伝導
度変調型ＭＯＳＦＥＴ）のコレクタ層の様に、裏面最表
側のオーミックコンタクト層（高不純物濃度層）一般の
形成の際に言える問題でもある。
リコンウェハ中で十分に活性化させるには、アニール温
度を1000℃以上にする必要があることから、ウェハ表面
に低融点（約700℃）のアルミニウムのアノード電極８
を被着する前に上記のアニール処理を完了せねばならな
い。ところが、アノード電極８の被着前にアニール処理
を施すとしても、切削後の薄いウェハを1000℃以上の高
温でアニール処理すると、ウェハ形状が大きく反ってし
まうため、その後段工程であるアノード電極８の形成の
ためのフォトリソグラフィーがもはや不可能になる。こ
のため、ウェハプロセスに低価格のＦＺウェハを使用す
ることが無理であった。このような問題は、上述の様な
縦形ダイオードのカソード層に限らず、縦形ＭＯＳＦＥ
Ｔのドレイン層やノンパンチスルー型のＩＧＢＴ（伝導
度変調型ＭＯＳＦＥＴ）のコレクタ層の様に、裏面最表
側のオーミックコンタクト層（高不純物濃度層）一般の
形成の際に言える問題でもある。
【０００６】そこで、上記問題点に鑑み、本発明の課題
は、低価格のＦＺウェハをウェハプロセスに用いても支
障なく製造可能であって、裏面最表側の高不純物濃度層
のうち低不純物濃度のドリフト層との境界側で不純物濃
度が急峻な勾配を持ち、低コスト化と高性能を両立でき
る半導体装置及びその製造方法を提供することにある。
は、低価格のＦＺウェハをウェハプロセスに用いても支
障なく製造可能であって、裏面最表側の高不純物濃度層
のうち低不純物濃度のドリフト層との境界側で不純物濃
度が急峻な勾配を持ち、低コスト化と高性能を両立でき
る半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、裏面（第２主面）最表側の高不純物濃度
層を低温プロセスにより形成し得ることを特徴とする。
本発明の第１の手段は、第１導電型低不純物濃度のドリ
フト層を形成する第１導電型低不純物濃度の基板を用
い、その基板の第１主面側に形成された素子活性領域及
びその第１電極と、上記基板の第２主面の最表側に形成
された高不純物濃度層及びその第２電極とを備えた半導
体装置において、上記高不純物濃度層がｎ型欠陥層とし
て構成されていることを特徴とする。このｎ型欠陥層は
単結晶の格子欠陥層であるが、実質的に高濃度ｎ型半導
体層として機能するものである。
に、本発明は、裏面（第２主面）最表側の高不純物濃度
層を低温プロセスにより形成し得ることを特徴とする。
本発明の第１の手段は、第１導電型低不純物濃度のドリ
フト層を形成する第１導電型低不純物濃度の基板を用
い、その基板の第１主面側に形成された素子活性領域及
びその第１電極と、上記基板の第２主面の最表側に形成
された高不純物濃度層及びその第２電極とを備えた半導
体装置において、上記高不純物濃度層がｎ型欠陥層とし
て構成されていることを特徴とする。このｎ型欠陥層は
単結晶の格子欠陥層であるが、実質的に高濃度ｎ型半導
体層として機能するものである。
【０００８】このような第２主面の最表側のｎ型欠陥層
をコンタクト層等たる高濃度ｎ型半導体層として利用す
る半導体装置の製造方法は、基板の第１主面側に素子活
性領域及び第１電極を形成し、基板の第２主面側を所定
の厚さまで削り落とした後、第２主面からプロトン照射
を行い、アニール処理を施してｎ型欠陥層を形成するも
のである。ｎ型欠陥層の活性化のためのアニール温度
は、アルミニウム等の第１電極層の融点よりも低い温度
（700度以下）で十分であるので、第１主面側の第１電
極の被着工程後に支障なく第２主面側のｎ型欠陥層を形
成できる。低価格のｎ型低不純物濃度ＦＺウェハを用い
ることができるので、半導体装置の低コスト化を実現で
きる。しかも、プロトンのイオン打ち込み法を用いるた
め、飛程が長く、最大濃度点を深部に設定でき、高不純
物濃度層たるｎ型欠陥層のうちｎ型低不純物濃度のドリ
フト層との境界側で不純物濃度が急峻になるので、エピ
ウェハを用いた半導体装置並みの高特性が得られる。
をコンタクト層等たる高濃度ｎ型半導体層として利用す
る半導体装置の製造方法は、基板の第１主面側に素子活
性領域及び第１電極を形成し、基板の第２主面側を所定
の厚さまで削り落とした後、第２主面からプロトン照射
を行い、アニール処理を施してｎ型欠陥層を形成するも
のである。ｎ型欠陥層の活性化のためのアニール温度
は、アルミニウム等の第１電極層の融点よりも低い温度
（700度以下）で十分であるので、第１主面側の第１電
極の被着工程後に支障なく第２主面側のｎ型欠陥層を形
成できる。低価格のｎ型低不純物濃度ＦＺウェハを用い
ることができるので、半導体装置の低コスト化を実現で
きる。しかも、プロトンのイオン打ち込み法を用いるた
め、飛程が長く、最大濃度点を深部に設定でき、高不純
物濃度層たるｎ型欠陥層のうちｎ型低不純物濃度のドリ
フト層との境界側で不純物濃度が急峻になるので、エピ
ウェハを用いた半導体装置並みの高特性が得られる。
【０００９】アニール処理の温度としては300℃以上か
つ500℃以下が適している。また、プロトン照射の照射
エネルギーは１ＭｅＶ以下で良い。
つ500℃以下が適している。また、プロトン照射の照射
エネルギーは１ＭｅＶ以下で良い。
【００１０】本発明の第２の手段は、第１導電型低不純
物濃度のドリフト層を形成する第１導電型低不純物濃度
の基板を用い、その基板の第１主面側に形成された素子
活性領域及びその第１電極と、上記基板の第２主面の最
表側に形成された高不純物濃度層及びその第２電極とを
備えた半導体装置において、上記高不純物濃度層が酸素
ドナードープ層であることを特徴とする。高不純物濃度
層を酸素ドナードープ層とすると、アニール処理の温度
をアルミニウム等の第１電極の融点よりも低い温度にす
ることができるため、第１電極層の被着工程後に支障な
く第２主面側の高不純物濃度層を形成できる。
物濃度のドリフト層を形成する第１導電型低不純物濃度
の基板を用い、その基板の第１主面側に形成された素子
活性領域及びその第１電極と、上記基板の第２主面の最
表側に形成された高不純物濃度層及びその第２電極とを
備えた半導体装置において、上記高不純物濃度層が酸素
ドナードープ層であることを特徴とする。高不純物濃度
層を酸素ドナードープ層とすると、アニール処理の温度
をアルミニウム等の第１電極の融点よりも低い温度にす
ることができるため、第１電極層の被着工程後に支障な
く第２主面側の高不純物濃度層を形成できる。
【００１１】かかる半導体装置の製造方法は、基板の第
１主面側に素子活性領域及び第１電極を形成し、基板の
第２主面側を所定の厚さまで削り落とした後、高不純物
濃度層を、第２主面から酸素イオン照射を行い、アニー
ル処理を施して形成するものである。低価格のｎ型低不
純物濃度ＦＺウェハを用いることができるので、半導体
装置の低コスト化を実現できる。また酸素イオンのイオ
ン打ち込み法を用いるため、飛程が長く、最大濃度点を
深部に設定でき、高不純物濃度層たる酸素ドナードープ
層のうちｎ型低不純物濃度のドリフト層との境界側で不
純物濃度が急峻になるので、エピウェハを用いた半導体
装置並みの高特性が得られる。アニール処理の温度とし
ては300℃以上かつ500℃以下が適している。
１主面側に素子活性領域及び第１電極を形成し、基板の
第２主面側を所定の厚さまで削り落とした後、高不純物
濃度層を、第２主面から酸素イオン照射を行い、アニー
ル処理を施して形成するものである。低価格のｎ型低不
純物濃度ＦＺウェハを用いることができるので、半導体
装置の低コスト化を実現できる。また酸素イオンのイオ
ン打ち込み法を用いるため、飛程が長く、最大濃度点を
深部に設定でき、高不純物濃度層たる酸素ドナードープ
層のうちｎ型低不純物濃度のドリフト層との境界側で不
純物濃度が急峻になるので、エピウェハを用いた半導体
装置並みの高特性が得られる。アニール処理の温度とし
ては300℃以上かつ500℃以下が適している。
【００１２】本発明の第３の手段は、第１導電型低不純
物濃度のドリフト層を形成する第１導電型低不純物濃度
の基板を用い、その基板の第１主面側に形成された素子
活性領域及びその第１電極と、上記基板の第２主面の最
表側に形成された高不純物濃度層及びその第２電極とを
備えた半導体装置の製造方法において、上記基板の第１
主面側に上記素子活性領域及び第１電極層を形成し、上
記基板の上記第２主面側を所定の厚さまで削り落とした
後、高不純物濃度層を、上記第２主面から不純物イオン
の粒子線照射を行い、上記第１主面を冷却しながら上記
第２主面に対し光又はレーザーを照射して形成すること
を特徴とする。
物濃度のドリフト層を形成する第１導電型低不純物濃度
の基板を用い、その基板の第１主面側に形成された素子
活性領域及びその第１電極と、上記基板の第２主面の最
表側に形成された高不純物濃度層及びその第２電極とを
備えた半導体装置の製造方法において、上記基板の第１
主面側に上記素子活性領域及び第１電極層を形成し、上
記基板の上記第２主面側を所定の厚さまで削り落とした
後、高不純物濃度層を、上記第２主面から不純物イオン
の粒子線照射を行い、上記第１主面を冷却しながら上記
第２主面に対し光又はレーザーを照射して形成すること
を特徴とする。
【００１３】このように、第２主面側の高不純物濃度層
の形成のためのアニール処理として、第１電極を有する
第１主面側を冷却（冷却ガスの吹き付け、又はヒートシ
ンクなど）しながら第２主面にランプアニール又はレー
ザーアニールを施すものであるから、基板厚方向に温度
勾配を確保しながら、第２主面側のアニール温度をアル
ミニウムの融点よりも高い温度（700℃以上）に設定す
ることができ、飛程の短い導入不純物でも十分活性化さ
せることが可能となり、ドナー不純物として例えば燐又
は砒素を用いることができる。低価格の低不純物濃度Ｆ
Ｚウェハを用いることができるので、半導体装置の低コ
スト化を実現できる。またイオン打ち込み法を用いるた
め、最大濃度点を深部に設定でき、高不純物濃度層のう
ちドリフト層との境界側で不純物濃度が急峻になるの
で、エピウェハを用いた半導体装置並みの高特性が得ら
れる。
の形成のためのアニール処理として、第１電極を有する
第１主面側を冷却（冷却ガスの吹き付け、又はヒートシ
ンクなど）しながら第２主面にランプアニール又はレー
ザーアニールを施すものであるから、基板厚方向に温度
勾配を確保しながら、第２主面側のアニール温度をアル
ミニウムの融点よりも高い温度（700℃以上）に設定す
ることができ、飛程の短い導入不純物でも十分活性化さ
せることが可能となり、ドナー不純物として例えば燐又
は砒素を用いることができる。低価格の低不純物濃度Ｆ
Ｚウェハを用いることができるので、半導体装置の低コ
スト化を実現できる。またイオン打ち込み法を用いるた
め、最大濃度点を深部に設定でき、高不純物濃度層のう
ちドリフト層との境界側で不純物濃度が急峻になるの
で、エピウェハを用いた半導体装置並みの高特性が得ら
れる。
【００１４】燐又は砒素イオンの照射エネルギーは１Ｍ
ｅＶ以下で良い。また、燐又は砒素のドーズ量は１×１
０13cm-2以上かつ１×１０16cm-2以下であることが望ま
しい。
ｅＶ以下で良い。また、燐又は砒素のドーズ量は１×１
０13cm-2以上かつ１×１０16cm-2以下であることが望ま
しい。
【００１５】なお、本発明は、ダイオードやＭＯＳＦＥ
Ｔに限らず、ｎ−ドリフト層及び第２主面の最表側のｎ
型高不純物濃度層（オーミックコンタクト層など）を備
えた縦形半導体装置一般に適用できる。また、本発明の
第３の手段は、ドナー不純物の粒子線照射に限らず、ア
クセプター不純物（例えば硼素）の粒子線照射でも良
く、ｐ−ドリフト層及び第２主面の最表側のｐ型高不純
物濃度層（オーミックコンタクト層など）を備えた縦形
半導体装置一般に適用できる。ノンパンチスルー型のＩ
ＧＢＴ（伝導度変調型ＭＯＳＦＥＴ）のコレクタ層の様
に、裏面最表側のオーミックコンタクト層（導電型を問
わず高不純物濃度層）に適用できる。
Ｔに限らず、ｎ−ドリフト層及び第２主面の最表側のｎ
型高不純物濃度層（オーミックコンタクト層など）を備
えた縦形半導体装置一般に適用できる。また、本発明の
第３の手段は、ドナー不純物の粒子線照射に限らず、ア
クセプター不純物（例えば硼素）の粒子線照射でも良
く、ｐ−ドリフト層及び第２主面の最表側のｐ型高不純
物濃度層（オーミックコンタクト層など）を備えた縦形
半導体装置一般に適用できる。ノンパンチスルー型のＩ
ＧＢＴ（伝導度変調型ＭＯＳＦＥＴ）のコレクタ層の様
に、裏面最表側のオーミックコンタクト層（導電型を問
わず高不純物濃度層）に適用できる。
【００１６】
【発明の実施の形態】次に、本発明の各実施形態を添付
図面に基づいて説明する。図１は本発明の実施形態１に
係る縦形ダイオードの断面構造を示す一部断面図であ
る。本実施形態の縦形ダイオードは1200Ｖ耐圧ダイオー
ドであって、ｎ−ドリフト層３ｂを形成するｎ型低不純
物濃度のＦＺウェハを用いて製造される。ＦＺウェハの
表面側には素子活性領域及びアルミニウムのアノード電
極８が形成されている。ここで、ダイオードの素子活性
領域（核心部）とは、ｐ＋アノード層４とｎ−ドリフト
層３ｂとのｐｎ接合を意味する。ＦＺウェハの裏面最表
側にはｎ＋カソード層１ｂが形成されており、そのｎ＋
カソード層１ｂ上にはアルミニウムのカソード電極９が
被着されている。
図面に基づいて説明する。図１は本発明の実施形態１に
係る縦形ダイオードの断面構造を示す一部断面図であ
る。本実施形態の縦形ダイオードは1200Ｖ耐圧ダイオー
ドであって、ｎ−ドリフト層３ｂを形成するｎ型低不純
物濃度のＦＺウェハを用いて製造される。ＦＺウェハの
表面側には素子活性領域及びアルミニウムのアノード電
極８が形成されている。ここで、ダイオードの素子活性
領域（核心部）とは、ｐ＋アノード層４とｎ−ドリフト
層３ｂとのｐｎ接合を意味する。ＦＺウェハの裏面最表
側にはｎ＋カソード層１ｂが形成されており、そのｎ＋
カソード層１ｂ上にはアルミニウムのカソード電極９が
被着されている。
【００１７】このように、ｎ型低不純物濃度のＦＺウェ
ハを用いた縦形ダイオードは、そのＦＺウェハの表面側
に上記素子活性領域及びアノード電極８を形成し、ＦＺ
ウェハの裏面側を所定の厚さまで削り落とした後、裏面
から後述する不純物イオンの粒子線照射を行い、所定の
アニール処理を施してｎ＋カソード層１ｂを形成し、し
かる後、カソード電極９を被着して製造される。
ハを用いた縦形ダイオードは、そのＦＺウェハの表面側
に上記素子活性領域及びアノード電極８を形成し、ＦＺ
ウェハの裏面側を所定の厚さまで削り落とした後、裏面
から後述する不純物イオンの粒子線照射を行い、所定の
アニール処理を施してｎ＋カソード層１ｂを形成し、し
かる後、カソード電極９を被着して製造される。
【００１８】
【実施例１】実施例１の縦形ダイオードの構造はｎ＋カ
ソード層１ｂがｎ型欠陥層で構成されている。このｎ型
欠陥層は単結晶の格子欠陥層であるが、実質的に高濃度
ｎ型半導体層として機能するものである。このような裏
面最表側のｎ型欠陥層をｎ＋カソード層１ｂとして利用
するダイオードの製造方法は、前述した様に、ＦＺウェ
ハの表面側に上記素子活性領域（ｐ＋アノード層４）及
びアノード電極８を形成し、ＦＺウェハの裏面側を所定
の厚さまで削り落とした後、ＦＺウェハ裏面側からプロ
トン照射を行い、アニール処理（例えば300℃〜500℃）
を施してｎ型欠陥層を形成するものである。プロトン照
射の照射エネルギーは飛程が長いので１ＭｅＶ以下で良
い。ｎ型欠陥層の活性化のためのアニール温度は、アル
ミニウムのアノード電極８の融点よりも低い温度（700
℃以下）で十分であるので、アノード電極８の被着工程
後に支障なくｎ＋カソード層１ｂとしてのｎ型欠陥層を
形成できる。勿論、低価格のｎ型低不純物濃度ＦＺウェ
ハを用いるので、ダイオードの低コスト化を実現でき
る。しかも、ｎ＋カソード層１ｂの形成ではプロトンの
イオン打ち込み法を用いるため、飛程が長く、最大濃度
点を深部に設定でき、図１に付記したドーピング濃度の
縦方向依存性のグラフに示す様に、ｎ＋カソード層１ｂ
たるｎ型欠陥層のうちｎ−ドリフト層３ｂとの境界側で
不純物濃度が急峻になるので、エピウェハを用いたダイ
オード並みの高特性が得られる。
ソード層１ｂがｎ型欠陥層で構成されている。このｎ型
欠陥層は単結晶の格子欠陥層であるが、実質的に高濃度
ｎ型半導体層として機能するものである。このような裏
面最表側のｎ型欠陥層をｎ＋カソード層１ｂとして利用
するダイオードの製造方法は、前述した様に、ＦＺウェ
ハの表面側に上記素子活性領域（ｐ＋アノード層４）及
びアノード電極８を形成し、ＦＺウェハの裏面側を所定
の厚さまで削り落とした後、ＦＺウェハ裏面側からプロ
トン照射を行い、アニール処理（例えば300℃〜500℃）
を施してｎ型欠陥層を形成するものである。プロトン照
射の照射エネルギーは飛程が長いので１ＭｅＶ以下で良
い。ｎ型欠陥層の活性化のためのアニール温度は、アル
ミニウムのアノード電極８の融点よりも低い温度（700
℃以下）で十分であるので、アノード電極８の被着工程
後に支障なくｎ＋カソード層１ｂとしてのｎ型欠陥層を
形成できる。勿論、低価格のｎ型低不純物濃度ＦＺウェ
ハを用いるので、ダイオードの低コスト化を実現でき
る。しかも、ｎ＋カソード層１ｂの形成ではプロトンの
イオン打ち込み法を用いるため、飛程が長く、最大濃度
点を深部に設定でき、図１に付記したドーピング濃度の
縦方向依存性のグラフに示す様に、ｎ＋カソード層１ｂ
たるｎ型欠陥層のうちｎ−ドリフト層３ｂとの境界側で
不純物濃度が急峻になるので、エピウェハを用いたダイ
オード並みの高特性が得られる。
【００１９】
【実施例２】実施例２の縦形ダイオードの構造は、ｎ＋
カソード層１ｂが酸素ドナードープ層で構成されてい
る。ｎ＋カソード層１ｂを酸素ドナードープ層とする
と、アニール処理の温度をアルミニウムのアノード電極
８の融点よりも低い温度にすることができるため、アノ
ード電極８の被着工程後に支障なくｎ＋カソード層１ｂ
を形成できる。
カソード層１ｂが酸素ドナードープ層で構成されてい
る。ｎ＋カソード層１ｂを酸素ドナードープ層とする
と、アニール処理の温度をアルミニウムのアノード電極
８の融点よりも低い温度にすることができるため、アノ
ード電極８の被着工程後に支障なくｎ＋カソード層１ｂ
を形成できる。
【００２０】このような裏面最表側の酸素ドナードープ
層をｎ＋カソード層１ｂとして利用するダイオードの製
造方法は、前述した様に、ＦＺウェハの表面側に上記素
子活性領域及びアノード電極８を形成し、ＦＺウェハの
裏面側を所定の厚さまで削り落とした後、ＦＺウェハ裏
面側から酸素イオンの照射を行い、アニール処理（例え
ば300℃〜500℃）を施して酸素ドナードープ層を形成す
るものである。酸素イオン照射の照射エネルギーも飛程
が長いので１ＭｅＶ以下で良い。酸素ドナードープ層の
活性化のためのアニール温度も、アルミニウムのアノー
ド電極８の融点よりも低い温度（700℃以下）で十分で
あるので、アノード電極８の被着工程後に支障なくｎ＋
カソード層１ｂとしての酸素ドナードープ層を形成でき
る。また、低価格のｎ型低不純物濃度ＦＺウェハを用い
るので、ダイオードの低コスト化を実現できる。しか
も、ｎ＋カソード層１ｂの形成では酸素イオンのイオン
打ち込み法を用いるため、飛程が長く、最大濃度点を深
部に設定でき、図１に付記したドーピング濃度の縦方向
依存性のグラフに示す様に、ｎ＋カソード層１ｂたるｎ
型欠陥層のうちｎ−ドリフト層３ｂとの境界側で不純物
濃度が急峻になるので、エピウェハを用いたダイオード
並みの高特性が得られる。
層をｎ＋カソード層１ｂとして利用するダイオードの製
造方法は、前述した様に、ＦＺウェハの表面側に上記素
子活性領域及びアノード電極８を形成し、ＦＺウェハの
裏面側を所定の厚さまで削り落とした後、ＦＺウェハ裏
面側から酸素イオンの照射を行い、アニール処理（例え
ば300℃〜500℃）を施して酸素ドナードープ層を形成す
るものである。酸素イオン照射の照射エネルギーも飛程
が長いので１ＭｅＶ以下で良い。酸素ドナードープ層の
活性化のためのアニール温度も、アルミニウムのアノー
ド電極８の融点よりも低い温度（700℃以下）で十分で
あるので、アノード電極８の被着工程後に支障なくｎ＋
カソード層１ｂとしての酸素ドナードープ層を形成でき
る。また、低価格のｎ型低不純物濃度ＦＺウェハを用い
るので、ダイオードの低コスト化を実現できる。しか
も、ｎ＋カソード層１ｂの形成では酸素イオンのイオン
打ち込み法を用いるため、飛程が長く、最大濃度点を深
部に設定でき、図１に付記したドーピング濃度の縦方向
依存性のグラフに示す様に、ｎ＋カソード層１ｂたるｎ
型欠陥層のうちｎ−ドリフト層３ｂとの境界側で不純物
濃度が急峻になるので、エピウェハを用いたダイオード
並みの高特性が得られる。
【００２１】
【実施例３】実施例３の縦形ダイオードは製法上のアニ
ール法に特徴がある。即ち、本例の製造方法は、ＦＺウ
ェハの表面側に上記素子活性領域及びアノード電極８を
形成し、ＦＺウェハの裏面側を所定の厚さまで削り落と
した後、ｎ＋カソード層１ｂを、ＦＺウェハ裏面から燐
又は砒素イオンの粒子線照射を行い、ＦＺウェハを冷却
しながらＦＺウェハ裏面に対し光又はレーザーを照射し
て形成するものである。燐又は砒素イオンの照射エネル
ギーは１ＭｅＶ以下で良い。また、燐又は砒素のドーズ
量は１×１０13cm-2〜１×１０16cm-2で良い。ＦＺウェ
ハ表面側の冷却法は、冷却ガスの吹き付け、又はヒート
シンクなどである。
ール法に特徴がある。即ち、本例の製造方法は、ＦＺウ
ェハの表面側に上記素子活性領域及びアノード電極８を
形成し、ＦＺウェハの裏面側を所定の厚さまで削り落と
した後、ｎ＋カソード層１ｂを、ＦＺウェハ裏面から燐
又は砒素イオンの粒子線照射を行い、ＦＺウェハを冷却
しながらＦＺウェハ裏面に対し光又はレーザーを照射し
て形成するものである。燐又は砒素イオンの照射エネル
ギーは１ＭｅＶ以下で良い。また、燐又は砒素のドーズ
量は１×１０13cm-2〜１×１０16cm-2で良い。ＦＺウェ
ハ表面側の冷却法は、冷却ガスの吹き付け、又はヒート
シンクなどである。
【００２２】アニール法がＦＺウェハ表面を冷却しなが
らの裏面に対する短時間のランプアニール又はレーザー
アニールであることから、このアニール中、ＦＺウェハ
の厚さ方向に温度勾配を確保しながら、裏面のアニール
温度をアルミニウムの融点よりも高い温度（700℃以
上）に設定することができ、飛程の短い導入不純物でも
十分活性化させることが可能となり、ドナー不純物とし
て例えば燐又は砒素を用いることができる。勿論、低価
格の低不純物濃度ＦＺウェハを用いることができるの
で、ダイオードの低コスト化を実現できる。またイオン
打ち込み法を用いるため、最大濃度点を深部に設定で
き、図１に付記したドーピング濃度の縦方向依存性のグ
ラフに示す様に、ｎ＋カソード層１ｂのうちｎ−ドリフ
ト層３ｂとの境界側で不純物濃度が急峻になるので、エ
ピウェハを用いたダイオード並みの高特性が得られる。
らの裏面に対する短時間のランプアニール又はレーザー
アニールであることから、このアニール中、ＦＺウェハ
の厚さ方向に温度勾配を確保しながら、裏面のアニール
温度をアルミニウムの融点よりも高い温度（700℃以
上）に設定することができ、飛程の短い導入不純物でも
十分活性化させることが可能となり、ドナー不純物とし
て例えば燐又は砒素を用いることができる。勿論、低価
格の低不純物濃度ＦＺウェハを用いることができるの
で、ダイオードの低コスト化を実現できる。またイオン
打ち込み法を用いるため、最大濃度点を深部に設定で
き、図１に付記したドーピング濃度の縦方向依存性のグ
ラフに示す様に、ｎ＋カソード層１ｂのうちｎ−ドリフ
ト層３ｂとの境界側で不純物濃度が急峻になるので、エ
ピウェハを用いたダイオード並みの高特性が得られる。
【００２３】次に、図２は本発明の実施形態２に係る縦
形ＭＯＳＦＥＴの断面構造を示す一部断面図である。
形ＭＯＳＦＥＴの断面構造を示す一部断面図である。
【００２４】本実施形態の縦形ＭＯＳＦＥＴは600Ｖ耐
圧ＭＯＳＦＥＴであって、ｎ−ドリフト層１３ｂを形成
するｎ型低不純物濃度のＦＺウェハを用いて製造され
る。ＦＺウェハの表面側には素子活性領域（核心部）及
びアルミニウムのソース電極１８が形成されている。こ
こでＭＯＳＦＥＴの素子活性領域は、ｎ−ドリフト層１
３ｂの表面側に形成されたウェル状のｐ＋ベース領域１
４と、このｐ＋ベース領域１４の表面側に形成されたｎ
＋ソース領域１５と、ゲート酸化膜１６を介して形成さ
れた多結晶シリコン等のゲート電極１７と、層間絶縁膜
を介して形成されたソース電極１８などである。ＦＺウ
ェハの裏面最表側にはｎ＋ドレイン層1１ｂが形成され
ており、そのｎ＋ドレイン層１１ｂ上にはアルミニウム
のドレイン電極１９が被着されている。
圧ＭＯＳＦＥＴであって、ｎ−ドリフト層１３ｂを形成
するｎ型低不純物濃度のＦＺウェハを用いて製造され
る。ＦＺウェハの表面側には素子活性領域（核心部）及
びアルミニウムのソース電極１８が形成されている。こ
こでＭＯＳＦＥＴの素子活性領域は、ｎ−ドリフト層１
３ｂの表面側に形成されたウェル状のｐ＋ベース領域１
４と、このｐ＋ベース領域１４の表面側に形成されたｎ
＋ソース領域１５と、ゲート酸化膜１６を介して形成さ
れた多結晶シリコン等のゲート電極１７と、層間絶縁膜
を介して形成されたソース電極１８などである。ＦＺウ
ェハの裏面最表側にはｎ＋ドレイン層1１ｂが形成され
ており、そのｎ＋ドレイン層１１ｂ上にはアルミニウム
のドレイン電極１９が被着されている。
【００２５】このように、ｎ型低不純物濃度のＦＺウェ
ハを用いた縦形ＭＯＳＦＥＴは、そのＦＺウェハの表面
側に上記素子活性領域及びソース電極１８を形成し、Ｆ
Ｚウェハの裏面側を所定の厚さまで削り落とした後、裏
面から後述する不純物イオンの粒子線照射を行い、所定
のアニール処理を施してｎ＋ドレイン層１１ｂを形成
し、しかる後、ドレイン電極１９を被着して製造され
る。
ハを用いた縦形ＭＯＳＦＥＴは、そのＦＺウェハの表面
側に上記素子活性領域及びソース電極１８を形成し、Ｆ
Ｚウェハの裏面側を所定の厚さまで削り落とした後、裏
面から後述する不純物イオンの粒子線照射を行い、所定
のアニール処理を施してｎ＋ドレイン層１１ｂを形成
し、しかる後、ドレイン電極１９を被着して製造され
る。
【００２６】
【実施例４】実施例４の縦形ＭＯＳＦＥＴの構造は、ｎ
＋ドレイン層１１ｂがｎ型欠陥層で構成されている。こ
のｎ型欠陥層は単結晶の格子欠陥層であるが、実質的に
高濃度ｎ型半導体層として機能するものである。このよ
うな裏面最表側のｎ型欠陥層をｎ＋ドレイン層１ｂとし
て利用するＭＯＳＦＥＴの製造方法は、前述した様に、
ＦＺウェハの表面側に上記素子活性領域及びソース電極
１８を形成し、ＦＺウェハの裏面側を所定の厚さまで削
り落とした後、ＦＺウェハ裏面側からプロトン照射を行
い、アニール処理（例えば300℃〜500℃）を施してｎ型
欠陥層を形成するものである。プロトン照射の照射エネ
ルギーは飛程が長いので１ＭｅＶ以下で良い。ｎ型欠陥
層の活性化のためのアニール温度は、アルミニウムのソ
ース電極１８の融点よりも低い温度（700℃以下）で十
分であるので、ソース電極１８の被着工程後に支障なく
ｎ＋ドレイン層１１ｂとしてのｎ型欠陥層を形成でき
る。勿論、低価格のｎ型低不純物濃度ＦＺウェハを用い
るので、ＭＯＳＦＥＴの低コスト化を実現できる。しか
も、ｎ＋ドレイン層１ｂの形成ではプロトンのイオン打
ち込み法を用いるため、飛程が長く、最大濃度点を深部
に設定でき、図２に付記したドーピング濃度の縦方向依
存性のグラフに示す様に、ｎ＋ドレイン層１１ｂたるｎ
型欠陥層のうちｎ−ドリフト層１３ｂとの境界側で不純
物濃度が急峻になるので、エピウェハを用いたＭＯＳＦ
ＥＴ並みの高特性が得られる。
＋ドレイン層１１ｂがｎ型欠陥層で構成されている。こ
のｎ型欠陥層は単結晶の格子欠陥層であるが、実質的に
高濃度ｎ型半導体層として機能するものである。このよ
うな裏面最表側のｎ型欠陥層をｎ＋ドレイン層１ｂとし
て利用するＭＯＳＦＥＴの製造方法は、前述した様に、
ＦＺウェハの表面側に上記素子活性領域及びソース電極
１８を形成し、ＦＺウェハの裏面側を所定の厚さまで削
り落とした後、ＦＺウェハ裏面側からプロトン照射を行
い、アニール処理（例えば300℃〜500℃）を施してｎ型
欠陥層を形成するものである。プロトン照射の照射エネ
ルギーは飛程が長いので１ＭｅＶ以下で良い。ｎ型欠陥
層の活性化のためのアニール温度は、アルミニウムのソ
ース電極１８の融点よりも低い温度（700℃以下）で十
分であるので、ソース電極１８の被着工程後に支障なく
ｎ＋ドレイン層１１ｂとしてのｎ型欠陥層を形成でき
る。勿論、低価格のｎ型低不純物濃度ＦＺウェハを用い
るので、ＭＯＳＦＥＴの低コスト化を実現できる。しか
も、ｎ＋ドレイン層１ｂの形成ではプロトンのイオン打
ち込み法を用いるため、飛程が長く、最大濃度点を深部
に設定でき、図２に付記したドーピング濃度の縦方向依
存性のグラフに示す様に、ｎ＋ドレイン層１１ｂたるｎ
型欠陥層のうちｎ−ドリフト層１３ｂとの境界側で不純
物濃度が急峻になるので、エピウェハを用いたＭＯＳＦ
ＥＴ並みの高特性が得られる。
【００２７】
【実施例５】実施例５の縦形ＭＯＳＦＥＴの構造は、ｎ
＋ドレイン層１１ｂが酸素ドナードープ層で構成されて
いる。ｎ＋ドレイン層１１ｂを酸素ドナードープ層とす
ると、アニール処理の温度をアルミニウムのソース電極
１８の融点よりも低い温度にすることができるため、ソ
ース電極１８の被着工程後に支障なくｎ＋ドレイン層１
ｂを形成できる。
＋ドレイン層１１ｂが酸素ドナードープ層で構成されて
いる。ｎ＋ドレイン層１１ｂを酸素ドナードープ層とす
ると、アニール処理の温度をアルミニウムのソース電極
１８の融点よりも低い温度にすることができるため、ソ
ース電極１８の被着工程後に支障なくｎ＋ドレイン層１
ｂを形成できる。
【００２８】このような裏面最表側の酸素ドナードープ
層をｎ＋ドレイン層１１ｂとして利用するＭＯＳＦＥＴ
の製造方法は、前述した様に、ＦＺウェハの表面側に上
記素子活性領域及びソース電極１８を形成し、ＦＺウェ
ハの裏面側を所定の厚さまで削り落とした後、ＦＺウェ
ハ裏面側から酸素イオンの照射を行い、アニール処理
（例えば300℃〜500℃）を施して酸素ドナードープ層を
形成するものである。酸素イオン照射の照射エネルギー
も飛程が長いので１ＭｅＶ以下で良い。酸素ドナードー
プ層の活性化のためのアニール温度も、アルミニウムの
ソース電極１８の融点よりも低い温度（700℃以下）で
十分であるので、ソース電極１８の被着工程後に支障な
くｎ＋ドレイン層１１ｂとしての酸素ドナードープ層を
形成できる。また、低価格のｎ型低不純物濃度ＦＺウェ
ハを用いるので、ＭＯＳＦＥＴの低コスト化を実現でき
る。しかも、ｎ＋ドレイン層１１ｂの形成では酸素イオ
ンのイオン打ち込み法を用いるため、飛程が長く、最大
濃度点を深部に設定でき、図２に付記したドーピング濃
度の縦方向依存性のグラフに示す様に、ｎ＋ドレイン層
１１ｂたるｎ型欠陥層のうちｎ−ドリフト層１３ｂとの
境界側で不純物濃度が急峻になるので、エピウェハを用
いたＭＯＳＦＥＴ並みの高特性が得られる。
層をｎ＋ドレイン層１１ｂとして利用するＭＯＳＦＥＴ
の製造方法は、前述した様に、ＦＺウェハの表面側に上
記素子活性領域及びソース電極１８を形成し、ＦＺウェ
ハの裏面側を所定の厚さまで削り落とした後、ＦＺウェ
ハ裏面側から酸素イオンの照射を行い、アニール処理
（例えば300℃〜500℃）を施して酸素ドナードープ層を
形成するものである。酸素イオン照射の照射エネルギー
も飛程が長いので１ＭｅＶ以下で良い。酸素ドナードー
プ層の活性化のためのアニール温度も、アルミニウムの
ソース電極１８の融点よりも低い温度（700℃以下）で
十分であるので、ソース電極１８の被着工程後に支障な
くｎ＋ドレイン層１１ｂとしての酸素ドナードープ層を
形成できる。また、低価格のｎ型低不純物濃度ＦＺウェ
ハを用いるので、ＭＯＳＦＥＴの低コスト化を実現でき
る。しかも、ｎ＋ドレイン層１１ｂの形成では酸素イオ
ンのイオン打ち込み法を用いるため、飛程が長く、最大
濃度点を深部に設定でき、図２に付記したドーピング濃
度の縦方向依存性のグラフに示す様に、ｎ＋ドレイン層
１１ｂたるｎ型欠陥層のうちｎ−ドリフト層１３ｂとの
境界側で不純物濃度が急峻になるので、エピウェハを用
いたＭＯＳＦＥＴ並みの高特性が得られる。
【００２９】
【実施例６】実施例６の縦形ＭＯＳＦＥＴは製法上のア
ニール法に特徴がある。即ち、本例の製造方法は、ＦＺ
ウェハの表面側に上記素子活性領域及びソース電極１８
を形成し、ＦＺウェハの裏面側を所定の厚さまで削り落
とした後、ｎ＋ドレイン層１１ｂを、ＦＺウェハ裏面か
ら燐又は砒素イオンの粒子線照射を行い、ＦＺウェハを
冷却しながらＦＺウェハ裏面に対し光又はレーザーを照
射して形成するものである。燐又は砒素イオンの照射エ
ネルギーは１ＭｅＶ以下で良い。また、燐又は砒素のド
ーズ量は１×１０13cm-2〜１×１０16cm-2で良い。ＦＺ
ウェハ表面側の冷却法は、冷却ガスの吹き付け、又はヒ
ートシンクなどである。
ニール法に特徴がある。即ち、本例の製造方法は、ＦＺ
ウェハの表面側に上記素子活性領域及びソース電極１８
を形成し、ＦＺウェハの裏面側を所定の厚さまで削り落
とした後、ｎ＋ドレイン層１１ｂを、ＦＺウェハ裏面か
ら燐又は砒素イオンの粒子線照射を行い、ＦＺウェハを
冷却しながらＦＺウェハ裏面に対し光又はレーザーを照
射して形成するものである。燐又は砒素イオンの照射エ
ネルギーは１ＭｅＶ以下で良い。また、燐又は砒素のド
ーズ量は１×１０13cm-2〜１×１０16cm-2で良い。ＦＺ
ウェハ表面側の冷却法は、冷却ガスの吹き付け、又はヒ
ートシンクなどである。
【００３０】アニール法がＦＺウェハ表面を冷却しなが
らの裏面に対する短時間のランプアニール又はレーザー
アニールであることから、ＦＺウェハの厚さ方向に温度
勾配を確保しながら、裏面のアニール温度をアルミニウ
ムの融点よりも高い温度（700℃以上）に設定すること
ができ、飛程の短い導入不純物でも十分活性化させるこ
とが可能となり、ドナー不純物として例えば燐又は砒素
を用いることができる。勿論、低価格の低不純物濃度Ｆ
Ｚウェハを用いることができるので、ＭＯＳＦＥＴの低
コスト化を実現できる。またイオン打ち込み法を用いる
ため、最大濃度点を深部に設定でき、図２に付記したド
ーピング濃度の縦方向依存性のグラフに示す様に、ｎ＋
ドレイン層１１ｂのうちｎ−ドリフト層３ｂとの境界側
で不純物濃度が急峻になるので、エピウェハを用いたＭ
ＯＳＦＥＴ並みの高特性が得られる。
らの裏面に対する短時間のランプアニール又はレーザー
アニールであることから、ＦＺウェハの厚さ方向に温度
勾配を確保しながら、裏面のアニール温度をアルミニウ
ムの融点よりも高い温度（700℃以上）に設定すること
ができ、飛程の短い導入不純物でも十分活性化させるこ
とが可能となり、ドナー不純物として例えば燐又は砒素
を用いることができる。勿論、低価格の低不純物濃度Ｆ
Ｚウェハを用いることができるので、ＭＯＳＦＥＴの低
コスト化を実現できる。またイオン打ち込み法を用いる
ため、最大濃度点を深部に設定でき、図２に付記したド
ーピング濃度の縦方向依存性のグラフに示す様に、ｎ＋
ドレイン層１１ｂのうちｎ−ドリフト層３ｂとの境界側
で不純物濃度が急峻になるので、エピウェハを用いたＭ
ＯＳＦＥＴ並みの高特性が得られる。
【００３１】図３は本発明の実施形態３に係るトレンチ
ゲート構造の縦形ＭＯＳＦＥＴの断面構造を示す一部断
面図である。
ゲート構造の縦形ＭＯＳＦＥＴの断面構造を示す一部断
面図である。
【００３２】本実施形態のトレンチゲート構造の縦形Ｍ
ＯＳＦＥＴも、ｎ−ドリフト層１３ｂを形成するｎ型低
不純物濃度のＦＺウェハを用いて製造される。実施形態
２に係る縦形ＭＯＳＦＥＴと異なる点は、素子活性領域
（核心部）にある。その素子活性領域はトレンチゲート
構造であって、ｎ−ドリフト層１３ｂの表面側に形成さ
れたｐ＋ベース領域２４と、このｐ＋ベース領域２４の
表面側に形成されたｎ ＋ソース領域２５と、ｐ＋ベース
領域２４の深さ以上に掘り込まれたトレンチ内にゲート
酸化膜２６を介して埋め込まれた多結晶シリコン等のゲ
ート電極２７と、層間絶縁膜を介して形成されたソース
電極２８などである。ＦＺウェハの裏面最表側にはｎ＋
ドレイン層１１ｂが形成されており、そのｎ＋ドレイン
層１１ｂ上にはアルミニウムのドレイン電極１９が被着
されている。
ＯＳＦＥＴも、ｎ−ドリフト層１３ｂを形成するｎ型低
不純物濃度のＦＺウェハを用いて製造される。実施形態
２に係る縦形ＭＯＳＦＥＴと異なる点は、素子活性領域
（核心部）にある。その素子活性領域はトレンチゲート
構造であって、ｎ−ドリフト層１３ｂの表面側に形成さ
れたｐ＋ベース領域２４と、このｐ＋ベース領域２４の
表面側に形成されたｎ ＋ソース領域２５と、ｐ＋ベース
領域２４の深さ以上に掘り込まれたトレンチ内にゲート
酸化膜２６を介して埋め込まれた多結晶シリコン等のゲ
ート電極２７と、層間絶縁膜を介して形成されたソース
電極２８などである。ＦＺウェハの裏面最表側にはｎ＋
ドレイン層１１ｂが形成されており、そのｎ＋ドレイン
層１１ｂ上にはアルミニウムのドレイン電極１９が被着
されている。
【００３３】かかるトレンチゲート構造の縦形ＭＯＳＦ
ＥＴも、実施形態１又は実施形態２と同様の製造方法を
採用し、同様の作用効果を発揮するものであるが、素子
活性領域のトレンチゲート構造であることにより、より
一層のオン抵抗の低減が可能である。
ＥＴも、実施形態１又は実施形態２と同様の製造方法を
採用し、同様の作用効果を発揮するものであるが、素子
活性領域のトレンチゲート構造であることにより、より
一層のオン抵抗の低減が可能である。
【００３４】
【発明の効果】以上説明したように、本発明は、縦形ダ
イオードのカソード層、縦型ＭＯＳＦＥＴのドレイン
層、ノンパンチスルー型ＩＧＢＴのコレクタ層などの様
なオーミックコンタクト層として機能する第２主面最表
側の高不純物濃度層を低温プロセスにより形成し得るこ
とに特徴を有するため、次の効果を奏する。
イオードのカソード層、縦型ＭＯＳＦＥＴのドレイン
層、ノンパンチスルー型ＩＧＢＴのコレクタ層などの様
なオーミックコンタクト層として機能する第２主面最表
側の高不純物濃度層を低温プロセスにより形成し得るこ
とに特徴を有するため、次の効果を奏する。
【００３５】 ｎ型欠陥層を高濃度ｎ型半導体層とし
て利用する半導体装置では、第１主面側に素子活性領域
及び第１電極を形成した後、第２主面からプロトン照射
を行い、アニール処理を施してｎ型欠陥層を形成するこ
とができるため、ｎ型欠陥層の活性化のためのアニール
温度は、第１電極の融点よりも低い温度で十分であるの
で、第１電極の被着工程後に支障なく第２主面側のｎ型
欠陥層を形成できる。このため、低価格のｎ型低不純物
濃度ＦＺウェハをウェハプロセスに用いることができ、
半導体装置の低コスト化を実現できる。しかも、高不純
物濃度層たるｎ型欠陥層のうちｎ型低不純物濃度のドリ
フト層との境界側で不純物濃度が急峻になるので、エピ
ウェハを用いた半導体装置並みの高特性が得られる。
て利用する半導体装置では、第１主面側に素子活性領域
及び第１電極を形成した後、第２主面からプロトン照射
を行い、アニール処理を施してｎ型欠陥層を形成するこ
とができるため、ｎ型欠陥層の活性化のためのアニール
温度は、第１電極の融点よりも低い温度で十分であるの
で、第１電極の被着工程後に支障なく第２主面側のｎ型
欠陥層を形成できる。このため、低価格のｎ型低不純物
濃度ＦＺウェハをウェハプロセスに用いることができ、
半導体装置の低コスト化を実現できる。しかも、高不純
物濃度層たるｎ型欠陥層のうちｎ型低不純物濃度のドリ
フト層との境界側で不純物濃度が急峻になるので、エピ
ウェハを用いた半導体装置並みの高特性が得られる。
【００３６】 酸素ドナードープ層を高濃度ｎ型半導
体層として利用する半導体装置では、第１主面側に素子
活性領域及び第１電極を形成した後、第２主面から酸素
イオン照射を行い、アニール処理を施して酸素ドナード
ープ層を形成できる。このため、低価格のｎ型低不純物
濃度ＦＺウェハを用いることができるので、半導体装置
の低コスト化を実現できる。また酸素ドナードープ層の
うちｎ型低不純物濃度のドリフト層との境界側で不純物
濃度が急峻になるので、エピウェハを用いた半導体装置
並みの高特性が得られる。
体層として利用する半導体装置では、第１主面側に素子
活性領域及び第１電極を形成した後、第２主面から酸素
イオン照射を行い、アニール処理を施して酸素ドナード
ープ層を形成できる。このため、低価格のｎ型低不純物
濃度ＦＺウェハを用いることができるので、半導体装置
の低コスト化を実現できる。また酸素ドナードープ層の
うちｎ型低不純物濃度のドリフト層との境界側で不純物
濃度が急峻になるので、エピウェハを用いた半導体装置
並みの高特性が得られる。
【００３７】 第１主面側に素子活性領域及び第１電
極を形成した後、第２主面から不純物イオンの粒子線照
射を行い、第１主面を冷却しながら第２主面に対し光又
はレーザーを照射するアニール法により高不純物濃度層
を形成する製造方法を採用すると、基板厚方向に温度勾
配を確保しながら、第２主面側のアニール温度をアルミ
ニウムの融点よりも高い温度に設定することができ、飛
程の短い導入不純物でも十分活性化させることが可能と
なり、ドナー不純物として例えば燐又は砒素など、アク
セプター不純物として硼素などを用いることができる。
低価格の低不純物濃度ＦＺウェハを用いることができる
ので、半導体装置の低コスト化を実現できる。また、高
不純物濃度層のうちドリフト層との境界側で不純物濃度
が急峻になるので、エピウェハを用いた半導体装置並み
の高特性が得られる。
極を形成した後、第２主面から不純物イオンの粒子線照
射を行い、第１主面を冷却しながら第２主面に対し光又
はレーザーを照射するアニール法により高不純物濃度層
を形成する製造方法を採用すると、基板厚方向に温度勾
配を確保しながら、第２主面側のアニール温度をアルミ
ニウムの融点よりも高い温度に設定することができ、飛
程の短い導入不純物でも十分活性化させることが可能と
なり、ドナー不純物として例えば燐又は砒素など、アク
セプター不純物として硼素などを用いることができる。
低価格の低不純物濃度ＦＺウェハを用いることができる
ので、半導体装置の低コスト化を実現できる。また、高
不純物濃度層のうちドリフト層との境界側で不純物濃度
が急峻になるので、エピウェハを用いた半導体装置並み
の高特性が得られる。
【図１】本発明の実施形態１に係る縦形ダイオードの断
面構造を示す一部断面図である。
面構造を示す一部断面図である。
【図２】本発明の実施形態２に係る縦形ＭＯＳＦＥＴの
断面構造を示す一部断面図である。
断面構造を示す一部断面図である。
【図３】本発明の実施形態３に係る縦形ＭＯＳＦＥＴの
断面構造を示す一部断面図である。
断面構造を示す一部断面図である。
【図４】従来のエピ型ダイオードの断面構造を示す一部
断面図である。
断面図である。
【図５】従来のＤＷ型ダイオードの断面構造を示す一部
断面図である。
断面図である。
１a，１ｂ…ｎ＋カソード層 ３，３ｂ，１３ｂ…ｎ−ドリフト層 ４…ｐ＋アノード層 ８…アノード電極 ９…カソード電極 １１ｂ…ｎ＋ドレイン層 １４，２４…ｐ＋ベース領域 １５，２５…ｎ＋ソース領域 １６，２６…ゲート酸化膜 １７，２７…ゲート電極 １８，２８…ソース電極 １９，２９…ドレイン電極
Claims (11)
- 【請求項１】 第１導電型低不純物濃度のドリフト層を
形成する第１導電型低不純物濃度の基板を用い、該基板
の第１主面側に形成された素子活性領域及びその第１電
極と、前記基板の第２主面の最表側に形成された高不純
物濃度層及びその第２電極とを備えた半導体装置におい
て、前記高不純物濃度層がｎ型欠陥層で構成されている
ことを特徴とする半導体装置。 - 【請求項２】 請求項１に規定する半導体装置の製造方
法であって、前記基板の前記第１主面側に前記素子活性
領域及び前記第１電極を形成し、前記基板の前記第２主
面側を所定の厚さまで削り落とした後、前記第２主面か
らプロトン照射を行い、アニール処理を施して前記ｎ型
欠陥層を形成することを特徴とする半導体装置の製造方
法。 - 【請求項３】 請求項２において、前記アニール処理の
温度は、300℃以上かつ500℃以下であることを特徴とす
る半導体装置の製造方法。 - 【請求項４】 請求項２又は請求項３において、前記プ
ロトン照射の照射エネルギーは、１ＭｅＶ以下であるこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 第１導電型低不純物濃度のドリフト層を
形成する第１導電型低不純物濃度の基板を用い、該基板
の第１主面側に形成された素子活性領域及びその第１電
極と、前記基板の第２主面の最表側に形成された第１導
電型高不純物濃度層及びその第２電極とを備えた半導体
装置において、前記第１導電型高不純物濃度層が酸素ド
ナードープ層であることを特徴とする半導体装置の製造
方法。 - 【請求項６】 請求項５に規定する半導体装置の製造方
法であって、前記基板の前記第１主面側に前記素子活性
領域及び前記第１電極を形成し、前記基板の前記第２主
面側を所定の厚さまで削り落とした後、前記第２主面か
ら酸素イオン照射を行い、アニール処理を施して前記酸
素ドナードープ層を形成することを特徴とする半導体装
置の製造方法。 - 【請求項７】 請求項６において、前記アニール処理の
温度は、300℃以上かつ500℃以下であることを特徴とす
る半導体装置の製造方法。 - 【請求項８】 第１導電型低不純物濃度のドリフト層を
形成する第１導電型低不純物濃度の基板を用い、該基板
の第１主面側に形成された素子活性領域及びその第１電
極と、前記基板の第２主面の最表側に形成された高不純
物濃度層及びその第２電極とを備えた半導体装置の製造
方法において、前記基板の前記第１主面側に前記素子活
性領域及び前記第１電極を形成し、前記基板の前記第２
主面側を所定の厚さまで削り落とした後、前記第２主面
から不純物イオンの粒子線照射を行い、前記第１主面を
冷却しながら前記第２主面に対し光又はレーザーを照射
して前記高不純物濃度層を形成することを特徴とする半
導体装置の製造方法。 - 【請求項９】 請求項８において、前記不純物イオン
は、燐又は砒素イオンであることを特徴とする半導体装
置の製造方法。 - 【請求項１０】 請求項９において、前記燐又は砒素イ
オンの照射エネルギーは、１ＭｅＶ以下であることを特
徴とする半導体装置の製造方法。 - 【請求項１１】 請求項９又は請求項１０において、前
記燐又は砒素のドーズ量は、１×１０13cm-2以上かつ１
×１０16cm-2以下であることを特徴とする半導体装置の
製造方法。
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|---|---|---|---|---|
| JP2004039842A (ja) * | 2002-07-03 | 2004-02-05 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2007059801A (ja) * | 2005-08-26 | 2007-03-08 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2009099705A (ja) * | 2007-10-16 | 2009-05-07 | Toyota Motor Corp | 半導体装置の製造方法 |
| JP2009224794A (ja) * | 2002-02-20 | 2009-10-01 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| US7602045B2 (en) | 2006-02-21 | 2009-10-13 | Renesas Technology Corp. | Semiconductor device and inverter device using the same |
| US7799662B2 (en) | 2005-11-14 | 2010-09-21 | Fuji Electric Systems Co., Ltd. | Power semiconductor device with soft switching characteristic and manufacturing method for same |
| WO2013080417A1 (ja) * | 2011-11-30 | 2013-06-06 | 株式会社デンソー | 半導体装置 |
| JP2014120569A (ja) * | 2012-12-14 | 2014-06-30 | Canon Inc | 光電変換装置の製造方法 |
| JP2017130648A (ja) * | 2015-12-23 | 2017-07-27 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | 半導体デバイスを形成する方法 |
| JP2018206916A (ja) * | 2017-06-02 | 2018-12-27 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US10312331B2 (en) | 2014-10-03 | 2019-06-04 | Fuji Electric Co., Ltd. | Semiconductor device, and method of manufacturing semiconductor device |
| JP2019169637A (ja) * | 2018-03-23 | 2019-10-03 | 新電元工業株式会社 | 半導体装置、半導体装置の製造方法及び電力変換回路 |
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|---|---|---|---|---|
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582791A (ja) * | 1991-09-24 | 1993-04-02 | Fuji Electric Co Ltd | 電力用ｍｏｓｆｅｔおよびその製造方法 |
| JPH08148501A (ja) * | 1994-11-17 | 1996-06-07 | Hitachi Ltd | シリコン半導体装置の製造方法 |
| JPH09162136A (ja) * | 1995-12-13 | 1997-06-20 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH09232326A (ja) * | 1996-02-27 | 1997-09-05 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JPH09260639A (ja) * | 1996-03-27 | 1997-10-03 | Hitachi Ltd | シリコン半導体装置の製造方法 |
| JPH10190040A (ja) * | 1996-12-27 | 1998-07-21 | Sharp Corp | 半導体装置の製造方法および半導体装置 |
| JPH10321877A (ja) * | 1997-03-18 | 1998-12-04 | Toshiba Corp | 高耐圧電力用半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582791A (ja) * | 1991-09-24 | 1993-04-02 | Fuji Electric Co Ltd | 電力用ｍｏｓｆｅｔおよびその製造方法 |
| JPH08148501A (ja) * | 1994-11-17 | 1996-06-07 | Hitachi Ltd | シリコン半導体装置の製造方法 |
| JPH09162136A (ja) * | 1995-12-13 | 1997-06-20 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH09232326A (ja) * | 1996-02-27 | 1997-09-05 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JPH09260639A (ja) * | 1996-03-27 | 1997-10-03 | Hitachi Ltd | シリコン半導体装置の製造方法 |
| JPH10190040A (ja) * | 1996-12-27 | 1998-07-21 | Sharp Corp | 半導体装置の製造方法および半導体装置 |
| JPH10321877A (ja) * | 1997-03-18 | 1998-12-04 | Toshiba Corp | 高耐圧電力用半導体装置 |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009224794A (ja) * | 2002-02-20 | 2009-10-01 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2004039842A (ja) * | 2002-07-03 | 2004-02-05 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2007059801A (ja) * | 2005-08-26 | 2007-03-08 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| US7799662B2 (en) | 2005-11-14 | 2010-09-21 | Fuji Electric Systems Co., Ltd. | Power semiconductor device with soft switching characteristic and manufacturing method for same |
| US7602045B2 (en) | 2006-02-21 | 2009-10-13 | Renesas Technology Corp. | Semiconductor device and inverter device using the same |
| JP2009099705A (ja) * | 2007-10-16 | 2009-05-07 | Toyota Motor Corp | 半導体装置の製造方法 |
| WO2013080417A1 (ja) * | 2011-11-30 | 2013-06-06 | 株式会社デンソー | 半導体装置 |
| JP2014120569A (ja) * | 2012-12-14 | 2014-06-30 | Canon Inc | 光電変換装置の製造方法 |
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| JP2018206916A (ja) * | 2017-06-02 | 2018-12-27 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2019169637A (ja) * | 2018-03-23 | 2019-10-03 | 新電元工業株式会社 | 半導体装置、半導体装置の製造方法及び電力変換回路 |
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