JP2001156078A - Hetero-junction bipolar transistor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To secure a large current amplification factor and a large voltage between its emitter and base. SOLUTION: A sub-collector layer 2 of n+-GaAs, a collector layer 3 of n- GaAs, a base layer 4 of p-GaAs, a first emitter layer 5 of n-InGaPs, a first cap layer 7 of n+-GaAs, and a second cap layer 8 of n+-InGaAs are provided on a semi-insulating GaAs substrate 1. The first emitter layer is formed as thin as about 7-15 nm, while the second emitter layer 6 is formed sufficiently thick.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ワイドバンドギャ
ップエミッタを有するヘテロ接合バイポーラトランジス
タ（ＨＢＴ）に関する。The present invention relates to a heterojunction bipolar transistor (HBT) having a wide bandgap emitter.

【０００２】[0002]

【従来の技術】ＧａＡｓに代表される化合物半導体を用
いて形成されるヘテロ接合バイポーラトランジスタは、
超高速、高電流利得、高駆動能力の特長を有することか
ら、高速性の要求される光通信用などの分野において用
いられている。図４は、従来のヘテロ接合バイポーラト
ランジスタの構造を示す断面図である。同図において、
２１は半絶縁性ＧａＡｓ基板、２２はｎ⁺ −ＧａＡｓか
らなるサブコレクタ層、２３はｎ−ＧａＡｓからなるコ
レクタ層、２４はｐ−ＧａＡｓからなるベース層、２５
はｎ−ＡｌＧａＡｓからなるエミッタ層、２６はｎ⁺ −
ＧａＡｓからなるキャップ層、２７、２８、２９は、そ
れぞれコレクタ電極、ベース電極、エミッタ電極であ
る。2. Description of the Related Art A heterojunction bipolar transistor formed by using a compound semiconductor represented by GaAs is
Because of its features of ultra-high speed, high current gain, and high drive capability, it is used in fields such as optical communication where high speed is required. FIG. 4 is a sectional view showing the structure of a conventional heterojunction bipolar transistor. In the figure,
21 is a semi-insulating GaAs substrate, 22 is a sub-collector layer made of n ⁺ -GaAs, 23 is a collector layer made of n-GaAs, 24 is a base layer made of p-GaAs, 25
Is an emitter layer made of n-AlGaAs, and 26 is n ⁺ −
The cap layers 27, 28, and 29 made of GaAs are a collector electrode, a base electrode, and an emitter electrode, respectively.

【０００３】このように構成されたトランジスタの相互
コンダクタンスｇm 、電流増幅率β（ｈFE）は、ｐｎ接
合のｎ〔ｎは理想係数（ideality factor ）〕値を用い
て、以下のように記述される。 ｇm ＝ｑＩ_C ／ｎｋＴ β ≒ｇm ｒd ここで、ｑは電子の電荷、Ｉ_C はコレクタ電流、ｋはボ
ルツマン係数、Ｔは絶対温度、ｒd はベース・エミッタ
間抵抗である。The transconductance gm and the current amplification factor β (hFE) of the transistor thus constructed are described as follows using the value of n (n is an ideality factor) of a pn junction. . Here _{gm = qI C / nkT β ≒} gm rd, q is the electron charge, I _C is the collector current, k is the Boltzmann coefficient, T is the absolute temperature, rd is the base-emitter resistance.

【０００４】上式より明らかなようにトランジスタ特性
として重要なｇm 、βはｎ値に反比例の関係にある。而
して、ベースにＧａＡｓ、エミッタにＡｌＧａＡｓを使
用した従来のヘテロ接合バイポーラトランジスタではｎ
値が１．６程度と大きいため、大きな電流増幅率βを有
するトランジスタを実現することができなかった。そこ
で、１．２程度のｎ値をもつＩｎＧａＰを用いてエミッ
タを形成するトランジスタが開発され、高電流増幅率ト
ランジスタとして提供されている。なお、ＧａＡｓにて
ベースを、ＡｌＧａＡｓやＩｎＧａＰにてエミッタを形
成したトランジスタは、例えば特開平９−３２１０５８
号公報、特開平１１−２３８７３９号公報等により公知
となっている。As is clear from the above equation, gm and β, which are important as transistor characteristics, are in inverse proportion to the n value. Thus, in a conventional heterojunction bipolar transistor using GaAs for the base and AlGaAs for the emitter, n
Since the value was as large as about 1.6, a transistor having a large current amplification factor β could not be realized. Accordingly, a transistor that forms an emitter using InGaP having an n value of about 1.2 has been developed and provided as a high current amplification transistor. A transistor in which the base is formed of GaAs and the emitter is formed of AlGaAs or InGaP is disclosed in, for example, JP-A-9-32158.
And Japanese Patent Application Laid-Open No. H11-238739.

【０００５】[0005]

【発明が解決しようとする課題】上述したように、Ｇａ
Ａｓ基板を用いて形成されるヘテロ接合バイポーラトラ
ンジスタには、ＡｌＧａＡｓをエミッタとするものとＩ
ｎＧａＰをエミッタとするものとが開発されている。而
して、前者はＧａＡｓ層上にＡｌＧａＡｓをエピタキシ
ャル成長させて形成されるが、ＡｌＧａＡｓのエピタキ
シャル成長は既に確立した技術として多くの分野におい
て用いられており、欠陥の少ない高品質のエピタキシャ
ル層を利用することができる。As described above, as described above, Ga
Heterojunction bipolar transistors formed using an As substrate include those having AlGaAs as an emitter and those having IGaAs as an emitter.
A device using nGaP as an emitter has been developed. Thus, the former is formed by epitaxially growing AlGaAs on the GaAs layer. However, the epitaxial growth of AlGaAs is used in many fields as an established technique, and it is necessary to use a high-quality epitaxial layer with few defects. Can be.

【０００６】従って、ＡｌＧａＡｓをエミッタとする場
合には高いエミッタ−ベース耐圧（逆バイアス耐圧）を
有するトランジスタを形成することができる。これに対
して、蒸気圧の高いＰを含むＩｎＧａＰのエピタキシャ
ル成長は難しく、格子定数をＧａＡｓに合わせても２０
ｎｍ以上に厚く形成する場合には多くの欠陥が導入され
てしまうため、エミッタ−ベース耐圧の高いトランジス
タを形成することが困難である。本発明の課題は、上述
した従来技術の問題点を解決することであって、その目
的は、電流増幅率が大きくかつエミッタ−ベース耐圧の
大きなヘテロ接合バイポーラトランジスタを提供しうる
ようにすることである。Therefore, when AlGaAs is used as the emitter, a transistor having a high emitter-base breakdown voltage (reverse bias breakdown voltage) can be formed. On the other hand, it is difficult to epitaxially grow InGaP containing P having a high vapor pressure, and even if the lattice constant is adjusted to that of GaAs, it is 20%.
If the film is formed to be thicker than nm, many defects are introduced, so that it is difficult to form a transistor having a high emitter-base breakdown voltage. SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems of the prior art, and an object of the present invention is to provide a heterojunction bipolar transistor having a large current amplification factor and a large emitter-base breakdown voltage. is there.

【０００７】[0007]

【課題を解決するための手段】上記の本発明の課題は、
ベース層上に低いｎ値を実現できる半導体により薄い第
１エミッタ層を形成し、その上に安定したエピタキシャ
ル成長が可能な半導体により厚い第２エミッタ層を厚く
形成するようにすることにより、解決することができ
る。SUMMARY OF THE INVENTION The object of the present invention is as follows.
A solution is provided by forming a thin first emitter layer with a semiconductor capable of realizing a low n value on a base layer and forming a thick second emitter layer with a semiconductor capable of performing stable epitaxial growth thereon. Can be.

【０００８】[0008]

【発明の実施の形態】本発明によるヘテロ接合バイポー
ラトランジスタは、第１の半導体材料からなる第１導電
型のコレクタ層と、前記コレクタ層上に形成された第２
の半導体材料からなる第２導電型のベース層と、前記ベ
ース層上に形成された、前記第２の半導体材料よりバン
ドギャップ幅の大きい第３の半導体材料からなる第１導
電型の第１エミッタ層と、前記第１エミッタ層上に形成
された、バンドギャップ幅が前記第２の半導体材料より
大きくかつ前記第３の半導体材料より小さい第４の半導
体材料からなる第１導電型の第２エミッタ層と、を備え
るものであって、前記第１エミッタ層の層厚は、キャリ
アがベース−第２エミッタ間をトンネリングすることが
ない範囲で極力薄くなされていることを特徴としてい
る。。DETAILED DESCRIPTION OF THE INVENTION A heterojunction bipolar transistor according to the present invention has a first conductivity type collector layer made of a first semiconductor material and a second conductivity type collector layer formed on the collector layer.
A second conductivity type base layer made of a semiconductor material of the first type, and a first emitter of a first conductivity type made of a third semiconductor material formed on the base layer and having a band gap width larger than that of the second semiconductor material. A second conductivity type second emitter formed on the first emitter layer and formed of a fourth semiconductor material having a bandgap width larger than the second semiconductor material and smaller than the third semiconductor material. Wherein the thickness of the first emitter layer is made as thin as possible within a range in which carriers do not tunnel between the base and the second emitter. .

【０００９】また、本発明のヘテロ接合バイポーラトラ
ンジスタは、第１の半導体材料からなるｎ導電型のコレ
クタ層と、前記コレクタ層上に形成された第２の半導体
材料からなるｐ導電型のベース層と、前記ベース層上に
形成された第３の半導体材料からなるｎ導電型の第１エ
ミッタ層と、前記第１エミッタ層上に形成された第４の
半導体材料からなるｎ導電型の第２エミッタ層と、を備
えるものであって、前記ベース層と前記第１エミッタ層
との接合部に形成される価電子帯障壁は前記ベース層と
前記第２エミッタ層との接合部に形成され得る価電子障
壁より大きく、かつ、前記第１エミッタ層の層厚はホー
ルがベース−第２エミッタ間をトンネリングすることが
ない範囲で極力薄くなされていることを特徴としてい
る。Further, the heterojunction bipolar transistor of the present invention has an n conductivity type collector layer made of a first semiconductor material and a p conductivity type base layer made of a second semiconductor material formed on the collector layer. An n-type first emitter layer made of a third semiconductor material formed on the base layer; and an n-type second emitter layer made of a fourth semiconductor material formed on the first emitter layer. And a valence band barrier formed at a junction between the base layer and the first emitter layer may be formed at a junction between the base layer and the second emitter layer. It is characterized in that it is larger than a valence barrier and the thickness of the first emitter layer is as thin as possible within a range in which holes do not tunnel between the base and the second emitter.

【００１０】そして、好ましくは、前記第１、第２の半
導体材料がＧａＡｓであり、前記第３、第４の半導体材
料がそれぞれＩｎ_X Ｇａ_1-X Ｐ、Ａｌ_Y Ｇａ_1-Y Ａｓで
あり、さらに好ましくはＸが、０．４５＜Ｘ＜０．５２
を満たし、Ｙが、０．１５＜Ｙ＜０．３を満たしてい
る。また、一層好ましくは、第１エミッタ層の層厚が、
５ｎｍ以上１５ｎｍ以下になされる。Preferably, the first and second semiconductor materials are GaAs, and the third and fourth semiconductor materials are In _x Ga ₁ -XP and Al _Y Ga _{1 -Y} As, respectively. And more preferably X is 0.45 <X <0.52
And Y satisfies 0.15 <Y <0.3. More preferably, the thickness of the first emitter layer is
The thickness is set to 5 nm or more and 15 nm or less.

【００１１】[0011]

【実施例】次に、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明の一実施例を示す断面図で
ある。本実施例のヘテロ接合バイポーラトランジスタ
は、図１に示すように、半絶縁性ＧａＡｓ基板１上に、
ＭＯＣＶＤ（metal organic chemical vapor depositio
n ）法により、サブコレクタ層２となる、Ｓｉが濃度３
×１０¹⁸ｃｍ^-3にドープされたＧａＡｓを５００ｎｍの
膜厚に、コレクタ層３となる、Ｓｉが濃度５×１０¹⁶ｃ
ｍ^-3にドープされたＧａＡｓを５００ｎｍの膜厚に、ベ
ース層４となる、Ｃが濃度５×１０¹⁹ｃｍ^-3にドープさ
れたＧａＡｓを８０ｎｍの膜厚に、第１エミッタ層５と
なる、Ｓｉが濃度３×１０¹⁷ｃｍ^-3にドープされたＩｎ
_0.5 Ｇａ_0.5 Ｐを１０ｎｍの膜厚に、第２エミッタ層６
となる、Ｓｉが濃度３×１０¹⁷ｃｍ^-3にドープされたＡ
ｌ_0.2 Ｇａ _0.8 Ａｓを２００ｎｍの膜厚に、第１キャッ
プ層７となる、Ｓｉが濃度６×１０ ¹⁸ｃｍ^-3にドープさ
れたＧａＡｓを１００ｎｍの膜厚に、第２キャップ層８
となる、Ｓｉが濃度２×１０¹⁹ｃｍ^-3にドープされたＩ
ｎＧａＡｓを１００ｎｍの膜厚に、それぞれエピタキシ
ャル成長させ、パターニングを行って形成される。BRIEF DESCRIPTION OF THE DRAWINGS FIG.
Will be described. FIG. 1 is a sectional view showing an embodiment of the present invention.
is there. Heterojunction bipolar transistor of this embodiment
Is formed on a semi-insulating GaAs substrate 1 as shown in FIG.
MOCVD (metal organic chemical vapor depositio
n) The sub-collector layer 2 having a Si concentration of 3
× 10¹⁸cm^-3Doped GaAs to 500 nm
The thickness of the collector layer 3 is 5 × 10¹⁶c
m^-3Doped GaAs to a thickness of 500 nm.
C to form a source layer 4 having a concentration of 5 × 10¹⁹cm^-3Doped
GaAs having a thickness of 80 nm and the first emitter layer 5
The concentration of Si is 3 × 10¹⁷cm^-3In doped to
_0.5 Ga_0.5 P to a film thickness of 10 nm, the second emitter layer 6
Si concentration is 3 × 10¹⁷cm^-3A doped to
l_0.2 Ga _0.8 As to a thickness of 200 nm, the first
Having a concentration of 6 × 10 ¹⁸cm^-3Doped
GaAs having a thickness of 100 nm and a second cap layer 8
Si concentration is 2 × 10¹⁹cm^-3I doped to
nGaAs is formed to a thickness of 100 nm by epitaxy.
And formed by patterning.

【００１２】そして、サブコレクタ層２上には、Ｎｉ／
ＡｕＧｅ／Ａｕからなるコレクタ電極９が、ベース層４
上には、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕからなるベース電極１
０が、第２キャップ層８上には、ＷＳｉ／Ｔｉ／Ｐｔ／
Ａｕからなるエミッタ電極１１が形成されている。On the sub-collector layer 2, Ni /
The collector electrode 9 made of AuGe / Au is connected to the base layer 4.
On top, a base electrode 1 made of Pt / Ti / Pt / Au
0 is formed on the second cap layer 8 by WSi / Ti / Pt /
An emitter electrode 11 made of Au is formed.

【００１３】本発明においては、第１エミッタ層５とな
るＩｎ_X Ｇａ_1-X Ｐの混晶比Ｘは、ＧａＡｓとの格子定
数がほぼ一致するように設定される。すなわち、Ｘは、
０．４５＜Ｘ＜０．５２を満たしている。本発明におい
て、特徴的な点は、第１エミッタ層５の層厚が実施例で
示されているように例えば１０ｎｍ程度と極めて薄く形
成されることである。この膜厚は、キャリア（この場合
にはホール）がベース層４−第２エミッタ層６間でトン
ネリングすることのない程度に厚く、かつ、エピタキシ
ャル成長が不安定になる膜厚以下に選定される。すなわ
ち、望ましい第１エミッタ層の層厚は５ｎｍ以上２０ｎ
ｍ以下であり、より好ましくは７ｎｍ以上１５ｎｍ以下
である。In the present invention, the mixed crystal ratio X of an In _X Ga _1-X P of the first emitter layer 5 is set so that the lattice constant of the GaAs substantially coincide. That is, X is
0.45 <X <0.52 is satisfied. In the present invention, the characteristic point is that the first emitter layer 5 is formed as extremely thin as, for example, about 10 nm as shown in the embodiment. This film thickness is selected to be large enough to prevent tunneling of carriers (in this case, holes) between the base layer 4 and the second emitter layer 6 and to be equal to or less than the film thickness at which epitaxial growth becomes unstable. That is, the desirable thickness of the first emitter layer is 5 nm or more and 20 n
m, more preferably 7 nm or more and 15 nm or less.

【００１４】第２エミッタ層６の膜厚は、ベース−エミ
ッタ間耐圧が確保できるように、１００ｎｍ以上と十分
の厚さに形成される。また、第２エミッタ層６を構成す
るＡｌ_Y Ｇａ_1-Y Ａｓの混晶比Ｙは、第１エミッタ層の
ＩｎＧａＰ層との格子定数が近くなるように、また、電
子のエミッタ注入効率が低下することのないようにする
ことを考慮して決定される。好ましい混晶比Ｙは、０．
１５＜Ｙ＜０．３である。The thickness of the second emitter layer 6 is formed to a sufficient thickness of 100 nm or more so as to ensure a base-emitter breakdown voltage. The mixed crystal ratio Y of Al _Y Ga _{1 -Y} As forming the second emitter layer 6 is set so that the lattice constant of the second emitter layer 6 becomes closer to that of the InGaP layer of the first emitter layer, and the electron injection efficiency decreases. It is determined in consideration of not to be performed. The preferred mixed crystal ratio Y is 0.
15 <Y <0.3.

【００１５】図２は、上記実施例のトランジスタを通常
使用されるエミッタ接地の形態にて示した模式図であ
る。一般的に増幅器で使用されるエミッタ接地接続を考
えると、エミッタ層の電子は、エミッタ（Ｅ）−ベース
（Ｂ）間に印加される電位Ｖbeによりベースに注入さ
れ、一部の電子はベース層内に供給されるホール（正
孔）と再結合する（ベース電流Ｉb ）がその大部分は、
ベース層内を拡散してコレクタ層内に達し、コレクタ電
流Ｉc となる。このコレクタ電流Icが大きいか、ベース
層内での再結合（Ｉb ）が小さい程、電流増幅率ｈFE＝
Ｉc ／Ｉb は大きいことになる。しかしながら、ベース
層内のホールにとってはＶbe＞０であることから、エミ
ッタ層内にホールが注入されるので、エミッタ層からベ
ース層内への電子の注入効率が下がることになる。即
ち、エミッタ層からベース層へのホールの注入は、Ｉc
には全く関与しないが、Ｉb 、Ｉe に影響するためエミ
ッタ注入効率、電流増幅率ｈFEに大きく影響する。FIG. 2 is a schematic diagram showing the transistor of the above embodiment in the form of a commonly used emitter. In consideration of a common emitter connection used in an amplifier, electrons in the emitter layer are injected into the base by a potential Vbe applied between the emitter (E) and the base (B), and some electrons are injected into the base layer. Recombine with the holes (holes) supplied into the substrate (base current Ib), most of which are
Diffusion in the base layer reaches the collector layer, and becomes the collector current Ic. As the collector current Ic is larger or the recombination (Ib) in the base layer is smaller, the current amplification factor hFE =
Ic / Ib will be large. However, since Vbe> 0 for holes in the base layer, holes are injected into the emitter layer, so that the efficiency of injection of electrons from the emitter layer into the base layer decreases. That is, the injection of holes from the emitter layer to the base layer depends on Ic
However, since it affects Ib and Ie, it greatly affects the emitter injection efficiency and the current amplification factor hFE.

【００１６】この点について、図１に示したトランジス
タのバンド図である図３を参照してさら説明する。エミ
ッタ層からベース層へのホールの注入を防ぐには、Ｂ−
Ｅ間の価電子帯障壁幅ΔＥg が大きな化合物半導体をエ
ミッタ層に使用することが望ましい。本実施例において
は、ΔＥg が０．４３ｅＶと大きいＩｎＧａＰをベース
層と接するエミッタ層とすることにより、ベース層から
エミッタ層へのホールの注入を低くしている。しかし、
ＩｎＧａＰをエミッタ層全体に使用するには、層厚の厚
い結晶層を安定して成長させることが困難なため、ΔＥ
g の大きなＩｎＧａＰを第１エミッタ層として、ホール
の染み出し（トンネル効果）が生じない程度の薄い膜厚
に結晶成長させ、その上に、第１エミッタ層と格子定数
の近い化合物半導体（実施例ではＡｌＧａＡｓ）を第２
エミッタ層として成長させる。実施例において第２エミ
ッタ層を構成するＡｌＧａＡｓは、第１エミッタ層のＩ
ｎＧａＰに比較してΔＥg は小さい（ＡｌＧａＡｓのΔ
Ｅg は０．１８ｅＶ）が、信頼性の高い結晶成長が可能
で、エミッタ層の耐圧を得るのには有利な材料である。
本発明においてはエミッタ層の大部分がこの材料により
形成されることにより、ホールのエミッタへの注入を抑
制しつつ高いＥ−Ｂ間耐圧を確保できる。This will be further described with reference to FIG. 3, which is a band diagram of the transistor shown in FIG. To prevent holes from being injected from the emitter layer to the base layer, B-
It is desirable to use a compound semiconductor having a large valence band barrier width ΔEg between E for the emitter layer. In this embodiment, the injection of holes from the base layer into the emitter layer is reduced by using InGaP having a large ΔEg of 0.43 eV as the emitter layer in contact with the base layer. But,
In order to use InGaP for the entire emitter layer, it is difficult to stably grow a thick crystal layer.
As a first emitter layer, InGaP having a large g is used as a first emitter layer, and a crystal is grown to a film thickness as small as not to cause bleeding of a hole (tunnel effect). AlGaAs) is the second
Grow as an emitter layer. In the embodiment, the AlGaAs constituting the second emitter layer is the same as the IGaAs of the first emitter layer.
ΔEg is smaller than that of nGaP (ΔΔg of AlGaAs).
Eg is 0.18 eV), which is a material that enables highly reliable crystal growth and is advantageous for obtaining a withstand voltage of the emitter layer.
In the present invention, since most of the emitter layer is formed of this material, a high EB breakdown voltage can be secured while suppressing injection of holes into the emitter.

【００１７】以上好ましい実施例について説明したが、
本発明は実施例に限定されるものではなく、本発明の要
旨を変更しない範囲内において適宜の変更が可能なもの
である。例えば、各層に使用される化合物半導体は実施
例のものに限定されない。また、ベース層や第１エミッ
タ層などは第２エミッタ層側に向かってバンドギャップ
幅が拡がるグレイデッド層に形成してもよい。While the preferred embodiment has been described above,
The present invention is not limited to the embodiments, and can be appropriately changed without changing the gist of the present invention. For example, the compound semiconductor used for each layer is not limited to those of the embodiments. Further, the base layer, the first emitter layer, and the like may be formed as a graded layer whose band gap width increases toward the second emitter layer.

【００１８】[0018]

【発明の効果】以上説明したように、本発明は、厚膜の
結晶成長が困難でかつＢ−Ｅ間の価電子帯障壁の大きい
材料によって薄く第１エミッタ層を形成し、その上に結
晶成長の容易な材料により第２エミッタ層を厚く形成す
るものであるので、エミッタ注入効率が高い、従って電
流増幅率の大きいヘテロ接合バイポーラトランジスタを
エミッタ−ベース間耐圧高く形成することが可能にな
る。As described above, according to the present invention, a thin first emitter layer is formed of a material having a large valence band barrier between B and E, in which it is difficult to grow a thick film, and a crystal is formed thereon. Since the second emitter layer is formed to be thick with a material that can be easily grown, it is possible to form a heterojunction bipolar transistor having high emitter injection efficiency and thus a high current amplification factor with a high emitter-base breakdown voltage.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例の断面図。FIG. 1 is a sectional view of one embodiment of the present invention.

【図２】本発明の一実施例の動作を説明するための模式
図。FIG. 2 is a schematic diagram for explaining the operation of one embodiment of the present invention.

【図３】本発明の一実施例の動作を説明するためのバン
ド図。FIG. 3 is a band diagram for explaining the operation of one embodiment of the present invention.

【図４】従来例の断面図。FIG. 4 is a sectional view of a conventional example.

【符号の説明】[Explanation of symbols]

１、２１ 半絶縁性ＧａＡｓ基板 ２、２２ サブコレクタ層 ３、２３ コレクタ層 ４、２４ ベース層 ５ 第１エミッタ層 ６ 第２エミッタ層 ７ 第１キャップ層 ８ 第２キャップ層 ９、２７ コレクタ電極 １０、２８ ベース電極 １１、２９ エミッタ電極 ２５ エミッタ層 ２６ キャップ層 1,21 Semi-insulating GaAs substrate 2,22 Sub-collector layer 3,23 Collector layer 4,24 Base layer 5 First emitter layer 6 Second emitter layer 7 First cap layer 8 Second cap layer 9,27 Collector electrode 10 , 28 Base electrode 11, 29 Emitter electrode 25 Emitter layer 26 Cap layer

Claims (13)

【特許請求の範囲】[Claims] 【請求項１】 第１の半導体材料からなる第１導電型の
コレクタ層と、前記コレクタ層上に形成された第２の半
導体材料からなる第２導電型のベース層と、前記ベース
層上に形成された、前記第２の半導体材料よりバンドギ
ャップ幅の大きい第３の半導体材料からなる第１導電型
の第１エミッタ層と、前記第１エミッタ層上に形成され
た、バンドギャップ幅が前記第２の半導体材料より大き
くかつ前記第３の半導体材料より小さい第４の半導体材
料からなる第１導電型の第２エミッタ層と、を備えるヘ
テロ接合バイポーラトランジスタであって、前記第１エ
ミッタ層の層厚は、キャリアがベース−第２エミッタ間
をトンネリングすることがない範囲で極力薄くなされて
いることを特徴とするヘテロ接合バイポーラトランジス
タ。A first conductive type collector layer made of a first semiconductor material; a second conductive type base layer made of a second semiconductor material formed on the collector layer; A first emitter layer of a first conductivity type formed of a third semiconductor material having a band gap width larger than that of the second semiconductor material, and a band gap width formed on the first emitter layer, A second emitter layer of a first conductivity type made of a fourth semiconductor material that is larger than a second semiconductor material and smaller than the third semiconductor material. A heterojunction bipolar transistor, characterized in that the layer thickness is made as thin as possible within a range in which carriers do not tunnel between the base and the second emitter. 【請求項２】 第１の半導体材料からなるｎ導電型のコ
レクタ層と、前記コレクタ層上に形成された第２の半導
体材料からなるｐ導電型のベース層と、前記ベース層上
に形成された第３の半導体材料からなるｎ導電型の第１
エミッタ層と、前記第１エミッタ層上に形成された第４
の半導体材料からなるｎ導電型の第２エミッタ層と、を
備えるヘテロ接合バイポーラトランジスタであって、前
記ベース層と前記第１エミッタ層との接合部に形成され
る価電子帯障壁は前記ベース層と前記第２エミッタ層と
の接合部に形成され得る価電子障壁より大きく、かつ、
前記第１エミッタ層の層厚はホールがベース−第２エミ
ッタ間をトンネリングすることがない範囲で極力薄くな
されていることを特徴とするヘテロ接合バイポーラトラ
ンジスタ。2. An n-type collector layer made of a first semiconductor material, a p-type base layer made of a second semiconductor material formed on the collector layer, and formed on the base layer. N-type first semiconductor made of a third semiconductor material
An emitter layer and a fourth emitter layer formed on the first emitter layer.
A heterojunction bipolar transistor comprising an n-conductivity-type second emitter layer made of a semiconductor material of claim 1, wherein a valence band barrier formed at a junction between the base layer and the first emitter layer is the base layer Larger than a valence barrier that can be formed at the junction between the second emitter layer and
The hetero-junction bipolar transistor according to claim 1, wherein the first emitter layer has a thickness as small as possible within a range where holes do not tunnel between the base and the second emitter. 【請求項３】 前記第３の半導体材料には、前記第４の
半導体材料の構成元素より蒸気圧の高い構成元素が含ま
れていることを特徴とする請求項１または２記載のヘテ
ロ接合バイポーラトランジスタ。3. The hetero-junction bipolar transistor according to claim 1, wherein the third semiconductor material contains a constituent element having a higher vapor pressure than a constituent element of the fourth semiconductor material. Transistor. 【請求項４】 前記ベース層が、前記第１エミッタ層に
向かって徐々にバンドギャップ幅が大きくなるグレーデ
ッド層を有していることを特徴とする請求項１〜３の何
れかに記載のヘテロ接合バイポーラトランジスタ。4. The device according to claim 1, wherein the base layer has a graded layer whose band gap width gradually increases toward the first emitter layer. Heterojunction bipolar transistor. 【請求項５】 前記第１エミッタ層が、前記第２エミッ
タ層に向かって徐々にバンドギャップ幅が大きくなるグ
レーデッド層を有していることを特徴とする請求項１〜
３の何れかに記載のヘテロ接合バイポーラトランジス
タ。5. The semiconductor device according to claim 1, wherein the first emitter layer has a graded layer whose band gap width gradually increases toward the second emitter layer.
3. The hetero-junction bipolar transistor according to any one of 3. 【請求項６】 前記２の半導体材料と前記３の半導体材
料と前記４の半導体材料とは、互いに近い格子定数を有
しており、かつ、前記２の半導体材料と前記３の半導体
材料の格子定数の偏差は前記２の半導体材料と前記４の
半導体材料の格子定数の偏差より小さいことを特徴とす
る請求項１または２記載のヘテロ接合バイポーラトラン
ジスタ。6. The second semiconductor material, the third semiconductor material, and the fourth semiconductor material have lattice constants close to each other, and a lattice constant of the second semiconductor material and the third semiconductor material. 3. The heterojunction bipolar transistor according to claim 1, wherein a deviation of a constant is smaller than a deviation of a lattice constant between the second semiconductor material and the fourth semiconductor material. 【請求項７】 前記第１、第２の半導体材料がＧａＡｓ
であり、前記第３、第４の半導体材料がそれぞれＩｎ_X
Ｇａ_1-X Ｐ、Ａｌ_Y Ｇａ_1-Y Ａｓ（ただし、０＜Ｘ、Ｙ
＜１）であることを特徴とする請求項１または２記載の
ヘテロ接合バイポーラトランジスタ。7. The semiconductor device according to claim 1, wherein the first and second semiconductor materials are GaAs.
And the third and fourth semiconductor materials are In _x
Ga _1-X P, Al _Y Ga _1-Y As (where 0 <X, Y
3. The heterojunction bipolar transistor according to claim 1, wherein <1) is satisfied. 【請求項８】 前記Ｉｎ_X Ｇａ_1-X ＰのＸが、０．４５
＜Ｘ＜０．５．２を満たしていることを特徴とする請求
項７記載のヘテロ接合バイポーラトランジスタ。8. The In _X Ga _{1 -X} P wherein X is 0.45
The heterojunction bipolar transistor according to claim 7, wherein <X <0.5.2. 【請求項９】 前記Ａｌ_Y Ｇａ_1-Y ＡｓのＹが、０．０
５＜Ｙ＜０．２を満たしていることを特徴とする請求項
７または８記載のヘテロ接合バイポーラトランジスタ。9. The method according to claim 9, wherein _{Y of} said Al _Y Ga _{1 -Y} As is 0.0
9. The heterojunction bipolar transistor according to claim 7, wherein 5 <Y <0.2 is satisfied. 【請求項１０】 前記第１の半導体材料と前記第２の半
導体材料とが同一材料であることを特徴とする請求項１
〜３、５の中の何れかに記載のヘテロ接合バイポーラト
ランジスタ。10. The semiconductor device according to claim 1, wherein the first semiconductor material and the second semiconductor material are the same material.
6. The heterojunction bipolar transistor according to any one of to 3, 5 and 6. 【請求項１１】 前記第２エミッタ層上に、１ないし複
数の半導体層からなるキャップ層が形成されていること
を特徴とする請求項１〜１０の何れかに記載のヘテロ接
合バイポーラトランジスタ。11. The heterojunction bipolar transistor according to claim 1, wherein a cap layer including one or a plurality of semiconductor layers is formed on the second emitter layer. 【請求項１２】 前記第１エミッタ層の層厚が、５ｎｍ
以上２０ｎｍ以下であることを特徴とする請求項１〜１
１の何れかに記載のヘテロ接合バイポーラトランジス
タ。12. The first emitter layer has a thickness of 5 nm.
The thickness is not less than 20 nm and not more than 20 nm.
2. The heterojunction bipolar transistor according to claim 1. 【請求項１３】 前記第２エミッタ層の層厚が、１００
ｎｍ以上であることを特徴とする請求項１〜１２の何れ
かに記載のヘテロ接合バイポーラトランジスタ。13. The semiconductor device according to claim 1, wherein said second emitter layer has a thickness of 100.
The heterojunction bipolar transistor according to any one of claims 1 to 12, wherein the thickness is not less than nm.