JP2001145341A - Power semiconductor switching circuit and converter circuit - Google Patents
Power semiconductor switching circuit and converter circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】 本発明は、パワー半導体ス
イッチング回路及びコンバータ回路に関するものであ
る。TECHNICAL FIELD The present invention relates to a power semiconductor switching circuit and a converter circuit.
【０００２】[0002]
【従来の技術】 ＦＥＴは、低駆動電力で高速スイッチ
ングできる特性と順方向電圧降下を低くできる可能性が
あるため、ＤＣ／ＤＣコンバータのパワースイッチング
素子として好適である。電源電圧が高いときや高電力の
ときには、このパワースイッチング用のＦＥＴをブリッ
ジ接続やハーフブリッジ接続すると耐圧の点やトランス
の利用率の点で都合が良いことがある。その場合に、ブ
リッジの中点側には、低圧側のパワースイッチング用Ｆ
ＥＴのドレインと高圧側のパワースイッチング用ＦＥＴ
のソースが接続されて、このブリッジの中点側は、変動
電位点となるため、制御特性が必ずしも安定するとはい
えない。2. Description of the Related Art An FET is suitable as a power switching element of a DC / DC converter because it has a characteristic of being able to perform high-speed switching with low driving power and a possibility of reducing a forward voltage drop. When the power supply voltage is high or the power is high, connecting the power switching FETs in a bridge connection or a half-bridge connection may be convenient in terms of withstand voltage and transformer utilization. In this case, the low voltage side power switching F
ET drain and high voltage side power switching FET
And the middle point of the bridge becomes a fluctuating potential point, so that the control characteristics are not always stable.
【０００３】 このパワースイッチング用ＦＥＴを用い
たＤＣ／ＤＣコンバータの実装形態について、金属基板
を用いると放熱などの点から好ましい。金属基板とは、
アルミニウム板の基材に薄い絶縁層を介して導体パタン
を設けるものであり、パワースイッチング用ＦＥＴを実
装すると金属基材に効率よく熱伝導されて良好な放熱条
件となる。この場合、各構成部品及びそれらの構成部品
にかかる基板上の導体パタンは、それらの面積に対応し
て金属基材との間に静電容量を有する。この静電容量の
値は、例えば１平方センチメートル当たり５０ｐＦであ
る。パワースイッチング用ＦＥＴは、いわゆるプラスチ
ックパッケージの形状で、ドレインが比較的大きい面積
の金属電極が露出しており、ソースとゲートは比較的細
いリード線で別方向から引き出されている。したがっ
て、パワースイッチング用ＦＥＴを金属基板に実装する
ときには、ドレインと金属基材との間には比較的大きな
静電容量が発生し、上記の例ではドレインの金属基板上
の実装面積を２平方センチメートルとすると１００ｐＦ
にもなる静電容量が発生していることになる。スイッチ
ング周波数が１００ｋＨｚの場合は、そのリアクタンス
は１５ｋΩ程度になる。この程度のリアクタンスで変動
電位であるパワースイッチング用ＦＥＴのドレインとの
間に接続されると、他の電子回路の点は誤動作や不安定
現象の原因となり得る。With respect to the mounting form of the DC / DC converter using the power switching FET, it is preferable to use a metal substrate from the viewpoint of heat dissipation and the like. What is a metal substrate?
A conductor pattern is provided on a base material of an aluminum plate via a thin insulating layer. When a power switching FET is mounted, heat is efficiently conducted to a metal base material, resulting in favorable heat radiation conditions. In this case, each component and the conductor pattern on the substrate over the component have a capacitance between the component and the metal base corresponding to their area. The value of this capacitance is, for example, 50 pF per square centimeter. The power switching FET has a so-called plastic package shape, in which a metal electrode having a relatively large area of a drain is exposed, and a source and a gate are drawn out from different directions by relatively thin lead wires. Therefore, when the power switching FET is mounted on the metal substrate, a relatively large capacitance is generated between the drain and the metal base. In the above example, the mounting area of the drain on the metal substrate is 2 square centimeters. Then 100pF
This means that a capacitance that is too large is generated. When the switching frequency is 100 kHz, the reactance is about 15 kΩ. If connected to the drain of a power switching FET having a varying potential with such a reactance, other electronic circuits may cause malfunction or instability.
【０００４】[0004]
【発明が解決しようとする課題】 本発明は、パワー半
導体スイッチング回路及びこれを利用したコンバータ回
路において、パワー半導体スイッチング素子の引き出し
電極に係る静電容量による誤動作を防ぐことを課題とす
る。SUMMARY OF THE INVENTION It is an object of the present invention to prevent a power semiconductor switching circuit and a converter circuit using the same from malfunctioning due to capacitance of a lead electrode of a power semiconductor switching element.
【０００５】[0005]
【課題を解決するための手段】 この課題を解決するた
めに、本発明では、以下の手段を提案するものである。
すなわち、入力電源と、パワー半導体スイッチング素子
であって制御電極端子と第１の主電流端子とこの第１の
主電流端子の電極引き出し面積より大きい電極引き出し
面積を有する第２の主電流端子とを有するパワー半導体
スイッチング素子と、トランスとからなるパワー半導体
スイッチング回路において、前記トランスの巻線の一端
に前記パワー半導体スイッチング素子の第１の主電流端
子を接続し、前記パワー半導体スイッチング素子の第２
の主電流端子と前記トランスの巻線の他の一端とを前記
入力電源の両端又はこの入力電源を前記パワー半導体ス
イッチング素子のスイッチング周波数に対して安定した
電位にコンデンサ分割した端子間に接続してなることを
特徴とするパワー半導体スイッチング回路を提案するも
のである。Means for Solving the Problems In order to solve this problem, the present invention proposes the following means.
That is, an input power source, a power semiconductor switching element, a control electrode terminal, a first main current terminal, and a second main current terminal having an electrode lead area larger than the electrode lead area of the first main current terminal. In a power semiconductor switching circuit comprising a power semiconductor switching element and a transformer, a first main current terminal of the power semiconductor switching element is connected to one end of a winding of the transformer, and a second
And the other end of the transformer winding is connected between both ends of the input power supply or between terminals obtained by dividing the input power supply by a capacitor to a potential stable with respect to the switching frequency of the power semiconductor switching element. A power semiconductor switching circuit is proposed.
【０００６】 第２の手段として、直流電圧を受ける一
対の入力端子と、この入力端子に接続される互いに直列
接続される第１のコンデンサと第２のコンデンサであっ
てそれぞれ分圧充電される第１のコンデンサと第２のコ
ンデンサと、これらの第１のコンデンサと第２のコンデ
ンサの両端に接続される第１、第２のパワー半導体スイ
ッチング回路であって、それぞれ制御電極端子と第１の
主電流端子とこの第１の主電流端子の電極引き出し面積
より大きい電極引き出し面積を有する第２の主電流端子
とを有する第１、第２のパワー半導体スイッチング素子
と、第１、第２の一次巻線とを有するトランスとからな
り、第１のパワー半導体スイッチング回路については、
前記トランスの第１の一次巻線の一端に前記第１のパワ
ー半導体スイッチング素子の第１の主電流端子を接続
し、前記第１のパワー半導体スイッチング素子の第２の
主電流端子と前記トランスの第１の一次巻線の他の一端
とを前記第１のコンデンサの両端に接続してなり、第２
のパワー半導体スイッチング回路については、前記トラ
ンスの第２の一次巻線の一端に前記第２のパワー半導体
スイッチング素子の第１の主電流端子を接続し、前記第
２のパワー半導体スイッチング素子の第２の主電流端子
と前記トランスの第２の一次巻線の他の一端とを前記第
２のコンデンサの両端に接続してなり、前記トランスの
二次巻線より出力を送出することを特徴とするコンバー
タ回路を提案するものである。As a second means, a pair of input terminals for receiving a DC voltage, a first capacitor and a second capacitor connected in series to each other and connected to this input terminal, each of which is divided and charged. A first capacitor, a second capacitor, and first and second power semiconductor switching circuits connected to both ends of the first capacitor and the second capacitor. A first and a second power semiconductor switching element having a current terminal and a second main current terminal having an electrode lead area larger than an electrode lead area of the first main current terminal; and a first and a second primary winding. A first power semiconductor switching circuit comprising:
A first main current terminal of the first power semiconductor switching device is connected to one end of a first primary winding of the transformer, and a second main current terminal of the first power semiconductor switching device is connected to the first main current terminal of the first power semiconductor switching device. The other end of the first primary winding is connected to both ends of the first capacitor.
In the power semiconductor switching circuit, the first main current terminal of the second power semiconductor switching element is connected to one end of the second primary winding of the transformer, and the second main terminal of the second power semiconductor switching element is connected to the second primary winding. And the other end of the second primary winding of the transformer is connected to both ends of the second capacitor, and an output is sent from the secondary winding of the transformer. It proposes a converter circuit.
【０００７】 第３の手段として、前記トランスの二次
巻線より出力を送出することに代えて、前記トランスに
第１、第２の二次巻線を備えるとともに、同期整流用の
第１、第２のパワー半導体スイッチング素子であってそ
れぞれ制御電極端子と第１の主電流端子とこの第１の主
電流端子の電極引き出し面積より大きい電極引き出し面
積を有する第２の主電流端子とを有する同期整流用の第
１、第２のパワー半導体スイッチング素子と、平滑回路
とを備えて、前記同期整流用の第１のパワー半導体スイ
ッチング素子については、前記トランスの第１の二次巻
線の一端に前記同期整流用の第１のパワー半導体スイッ
チング素子の第１の主電流端子を接続し、前記同期整流
用の第１のパワー半導体スイッチング素子の第２の主電
流端子と前記トランスの第１の二次巻線の他の一端とを
前記平滑回路の両端に接続してなり、前記同期整流用の
第２のパワー半導体スイッチング素子については、前記
トランスの第２の二次巻線の一端に前記同期整流用の第
２のパワー半導体スイッチング素子の第１の主電流端子
を接続し、前記同期整流用の第２のパワー半導体スイッ
チング素子の第２の主電流端子と前記トランスの第２の
二次巻線の他の一端とを前記平滑回路の両端に接続して
なり、前記平滑回路より直流出力を送出することを特徴
とするコンバータ回路を提案するものである。As a third means, instead of sending output from the secondary winding of the transformer, the transformer is provided with first and second secondary windings, and first and second synchronous rectifications are provided. A second power semiconductor switching element having a control electrode terminal, a first main current terminal, and a second main current terminal having an electrode lead area larger than the electrode lead area of the first main current terminal; A first power semiconductor switching element for rectification and a smoothing circuit are provided, and the first power semiconductor switching element for synchronous rectification is provided at one end of a first secondary winding of the transformer. A first main current terminal of the first power semiconductor switching element for synchronous rectification is connected, and a second main current terminal of the first power semiconductor switching element for synchronous rectification is connected to the transformer. The other end of the first secondary winding of the transformer is connected to both ends of the smoothing circuit. For the second power semiconductor switching element for synchronous rectification, the second secondary winding of the transformer is used. A first main current terminal of the second power semiconductor switching element for synchronous rectification is connected to one end of the wire, and a second main current terminal of the second power semiconductor switching element for synchronous rectification is connected to the transformer. The present invention proposes a converter circuit in which the other end of the second secondary winding is connected to both ends of the smoothing circuit, and a DC output is sent from the smoothing circuit.
【０００８】 第４の手段として、上記第２、第３の手
段に加えて、コンバータ回路の構成部品を、薄い絶縁層
を介して導体パタンが形成されている金属基板に実装す
ることを特徴とするコンバータ回路を提案するものであ
る。As a fourth means, in addition to the above second and third means, the components of the converter circuit are mounted on a metal substrate on which a conductor pattern is formed via a thin insulating layer. The present invention proposes a converter circuit that performs the following.
【０００９】 第５の手段として、上記第２、第３の手
段に加えて、パワー半導体スイッチング素子を薄い絶縁
層を介して導体パタンが形成されている金属基板に実装
することを特徴とするコンバータ回路を提案するもので
ある。As a fifth means, in addition to the second and third means, a converter is provided, wherein the power semiconductor switching element is mounted on a metal substrate on which a conductor pattern is formed via a thin insulating layer. It proposes a circuit.
【００１０】 第６の手段として、上記第２、第３の手
段に加えて、パワー半導体スイッチング素子を薄い絶縁
体を介して金属板に実装することを特徴とするコンバー
タ回路を提案するものである。As a sixth means, in addition to the second and third means, a converter circuit characterized by mounting a power semiconductor switching element on a metal plate via a thin insulator is proposed. .
【００１１】[0011]
【発明の実施の形態】 図１は、本発明に係るパワー半
導体スイッチング回路及びこれを利用したコンバータ回
路であって金属基板搭載のコンバータの実施の形態であ
る。このコンバータ回路１０は、比較的高電圧での直流
入力を受けて、約１００ｋＨｚのスイッチング周波数に
より変換し整流して、比較的低電圧で大電力の直流出力
を送出するものであり、主回路部品は約１０cm×１５cm
の表面積の金属基板（金属基材９１のみ示す）に搭載さ
れる。FIG. 1 shows a power semiconductor switching circuit according to the present invention and a converter circuit using the same, which is an embodiment of a converter mounted on a metal substrate. The converter circuit 10 receives a DC input at a relatively high voltage, converts it at a switching frequency of about 100 kHz, rectifies it, and sends out a DC output of a relatively low voltage and a large power. Is about 10cm x 15cm
Is mounted on a metal substrate (only the metal substrate 91 is shown) having a surface area of.
【００１２】 図２は、金属基板の断面図を示す。この
金属基板９０は、アルミニウム製の金属基材９１と、そ
の片方の表面に形成された薄い絶縁層９２と、さらにそ
の絶縁層９２の上に密着した形成された導体パタン９
３、９４、９５から構成される。導体パタン９３、９
４、９５に実装された部品からの発熱は、薄い絶縁層９
２を介して、金属基材９１に熱伝導して効率よく放熱に
あずかる。この金属基板９０の上には、表面実装型のＦ
ＥＴ９７が実装される。ＦＥＴ９７の第１の主電流端子
であるソース電極９７１は導体パタン９４に接続され、
この第１の主電流端子ソース電極９７１の電極引き出し
面積より大きい電極引き出し面積を有する第２の主電流
端子であるドレイン電極９７２は導体パタン９３に接続
され、制御電極端子であるゲート電極９７３は導体パタ
ン９５に接続される。ドレイン電極９７２が接続される
導体パタン９３の面積は、ソース電極９７１が接続され
る導体パタン９４やゲート電極９７３が接続される導体
パタン９５の各面積に比較してはるかに大きいので、導
体パタン９３と金属基材９１との間で形成する静電容量
は、導体パタン９４あるいは導体パタン９５と金属基材
９１との間で形成する静電容量と比較して、ほぼ面積比
に応じて大きい静電容量の値を有する。FIG. 2 shows a cross-sectional view of the metal substrate. The metal substrate 90 includes a metal base material 91 made of aluminum, a thin insulating layer 92 formed on one surface of the metal base material 91, and a conductive pattern 9 formed on the insulating layer 92.
3, 94, and 95. Conductor patterns 93, 9
The heat generated from the components mounted on the components 4 and 95 is reduced by the thin insulating layer 9.
2, the heat is conducted to the metal substrate 91 to efficiently dissipate heat. On this metal substrate 90, a surface mount type F
ET97 is implemented. A source electrode 971 which is a first main current terminal of the FET 97 is connected to the conductor pattern 94,
The drain electrode 972, which is a second main current terminal having an electrode lead-out area larger than the electrode lead-out area of the first main current terminal source electrode 971, is connected to the conductor pattern 93, and the gate electrode 973, which is a control electrode terminal, is a conductor. Connected to pattern 95. The area of the conductor pattern 93 to which the drain electrode 972 is connected is much larger than the area of the conductor pattern 94 to which the source electrode 971 is connected and the area of the conductor pattern 95 to which the gate electrode 973 is connected. The capacitance formed between the metal substrate 91 and the conductor pattern 94 or the capacitance formed between the conductor pattern 95 and the metal substrate 91 is substantially larger according to the area ratio. It has the value of capacitance.
【００１３】 図１において、入力端子１、３から入力
直流電圧を受けて、その直流電力は平滑用のコンデンサ
５とコモンモードチョークコイル７とを経て、直列接続
されたコンデンサ９とコンデンサ１１の両端に送られ
る。これらコンデンサ９とコンデンサ１１とは静電容量
が互いに等しい値であるので、それらに充電される電圧
も互いに等しい値となり、入力端子１、５間の入力直流
電圧の２等分した値を保つ。コンデンサ９に充電された
直流電圧は、パワースイッチング用ＦＥＴ１９のドレイ
ン・ソースを直列に介してトランス３３の一次巻線３１
１に接続される。また、コンデンサ１１に充電された直
流電圧は、パワースイッチング用ＦＥＴ２９のドレイン
・ソースを直列に介してトランス３３の一次巻線３１２
に接続される。In FIG. 1, an input DC voltage is received from input terminals 1 and 3, and the DC power is passed through a smoothing capacitor 5 and a common mode choke coil 7, and both ends of a capacitor 9 and a capacitor 11 connected in series. Sent to Since these capacitors 9 and 11 have the same capacitance, the voltages charged in them are also equal to each other, and the input DC voltage between the input terminals 1 and 5 is maintained at a value obtained by dividing into two. The DC voltage charged in the capacitor 9 is applied to the primary winding 31 of the transformer 33 via the drain / source of the power switching FET 19 in series.
Connected to 1. The DC voltage charged in the capacitor 11 is supplied to the primary winding 312 of the transformer 33 via the drain / source of the power switching FET 29 in series.
Connected to.
【００１４】 パワースイッチング用のＦＥＴ１９とＦ
ＥＴ２９は、図示しない駆動回路からの高周波駆動信号
によって、短い休止期間を挟んで交互にオンオフスイッ
チングを繰り返す。ＦＥＴ１９がオンのときに発生する
電圧は、一次巻線３１１及び他の巻線の黒点印が正の極
性となり、ＦＥＴ２９がオンのときに発生する電圧は、
一次巻線３１２及び他の巻線の黒点印が負の極性とな
る。なお、ＦＥＴ１９のソース・ドレイン間に並列接続
されるダイオード２１は、いわゆるフリーホイーリング
ダイオードの作用をするものであり、コンデンサ１３と
抵抗器１５とイオードとからなる回路は、いわゆるスナ
バ回路を構成するものである。同様に、ダイオード３１
の回路及び、コンデンサ２３と抵抗器２５とダイオード
２７の回路は、ＦＥＴ２９に関連するフリーホイーリン
グダイオードの作用と、スナバ回路とを構成する。Power Switching FET 19 and F
The ET 29 repeats on / off switching alternately with a short pause period in response to a high-frequency drive signal from a drive circuit (not shown). The voltage generated when the FET 19 is on is such that the black marks on the primary winding 311 and the other windings have a positive polarity, and the voltage generated when the FET 29 is on is
The black dots on the primary winding 312 and the other windings have negative polarity. The diode 21 connected in parallel between the source and the drain of the FET 19 functions as a so-called freewheeling diode, and a circuit including the capacitor 13, the resistor 15 and the diode constitutes a so-called snubber circuit. Things. Similarly, the diode 31
And the circuit of the capacitor 23, the resistor 25, and the diode 27 constitute a function of a freewheeling diode related to the FET 29 and a snubber circuit.
【００１５】 トランス３３の二次巻線３２１の黒点印
が正のときの電圧は、同期整流用のＦＥＴ３５を介して
整流されて、インダクタ３９とコンデンサ４１の平滑回
路を経て、さらにコモンモードチョークコイル４３と並
列接続されたコンデンサ４５とを経て、出力端子４７と
４９の間に送出される。また、トランス３３の二次巻線
３２２の黒点印が負のときの電圧は、同期整流用のＦＥ
Ｔ３７を介して整流されて、以下同様にインダクタ３９
とコンデンサ４１の平滑回路を経て、さらにコモンモー
ドチョークコイル４３と並列接続されたコンデンサ４５
とを経て、出力端子４７と４９の間に送出される。な
お、同期整流用のＦＥＴ３５と３７の各ゲート・ソース
間には図示されない駆動回路により適正な同期整流作用
をするための駆動信号が与えられている。The voltage when the black mark on the secondary winding 321 of the transformer 33 is positive is rectified through the synchronous rectification FET 35, passes through the smoothing circuit of the inductor 39 and the capacitor 41, and further passes through the common mode choke coil. The output signal is sent between output terminals 47 and 49 via a capacitor 43 connected in parallel with the output terminal 43. The voltage when the black dot on the secondary winding 322 of the transformer 33 is negative is the FE for synchronous rectification.
The current is rectified through T37, and the inductor 39
And a capacitor 45 connected in parallel with the common mode choke coil 43 through a smoothing circuit of the capacitor 41.
Is sent out between the output terminals 47 and 49. A drive signal for performing an appropriate synchronous rectification operation is provided between a gate and a source of the synchronous rectification FETs 35 and 37 by a drive circuit (not shown).
【００１６】 したがって、ＦＥＴ１９とＦＥＴ２９の
交互のオンオフスイッチング動作に伴って、トランス３
３の一次側から二次側を経て両波整流された所定の直流
出力が送出される。Accordingly, with the on / off switching operation of the FET 19 and the FET 29 alternately, the transformer 3
From the primary side of No. 3 via the secondary side, a predetermined DC output which has been double-wave rectified is transmitted.
【００１７】 このように構成されたコンバータ回路１
０の各回路部品について、実装する際の導体パタンにつ
いて、金属基材９１との間は、それら導体パタンの面積
に応じた静電容量を形成する。コンデンサ９及びＦＥＴ
１９のドレインが接続されるラインＡについては、比較
的大きいパタンであるので、その形成静電容量は比較的
大きい。同様に、コンデンサ９、１１及びＦＥＴ２９の
ドレインが接続されるラインＤ、また、コンデンサ１１
の他端が接続されるラインＦについても、比較的大きい
パタンであるので、その形成静電容量も比較的大きい。
これらの静電容量が形成されるラインＡ、Ｄ、Ｆはいず
れも安定電位であるので、障害とはならない。The converter circuit 1 configured as described above
For each of the circuit components of No. 0, a capacitance corresponding to the area of the conductor pattern is formed between the conductor pattern at the time of mounting and the metal substrate 91. Capacitor 9 and FET
Since the line A to which the 19 drains are connected has a relatively large pattern, the formed capacitance is relatively large. Similarly, a line D to which the capacitors 9, 11 and the drain of the FET 29 are connected,
The line F to which the other end is connected is also a relatively large pattern, so that its formed capacitance is also relatively large.
Since the lines A, D, and F where these capacitances are formed have stable potentials, they do not cause an obstacle.
【００１８】 しかるに、変動電位であるＦＥＴ１９の
ソースに接続されるラインＢは導体パタンの面積が小さ
いので、金属基材９１とのなす静電容量ＣＢは小さく抑
えることができる。ＦＥＴ２９のソースに接続されるラ
インＥに係る静電容量ＣＥについても同様である。However, since the area of the conductor pattern of the line B connected to the source of the FET 19 having the variable potential is small, the capacitance CB between the line B and the metal base 91 can be suppressed to a small value. The same applies to the capacitance CE related to the line E connected to the source of the FET 29.
【００１９】 トランス３３の二次巻線に関連した静電
容量についても同様である。すなわち、変動電位である
ＦＥＴ３５のソースに接続されるラインＧは導体パタン
の面積が小さいので、金属基材９１とのなす静電容量Ｃ
Ｇは小さく抑えることができる。ＦＥＴ３７のソースに
接続されるラインＨに係る静電容量ＣＨについても同様
である。ＦＥＴ３５と３７の各ドレインは導体パタンが
比較的大きいが、これらにつながるラインＫは安定電位
点であるので、これによって形成される静電容量は、障
害とはならない。The same applies to the capacitance associated with the secondary winding of the transformer 33. That is, since the area of the conductor pattern of the line G connected to the source of the FET 35 having the fluctuating potential is small, the capacitance C between the metal G and the metal base 91 is small.
G can be kept small. The same applies to the capacitance CH related to the line H connected to the source of the FET 37. Although each of the drains of the FETs 35 and 37 has a relatively large conductor pattern, the line K connected to these drains is a stable potential point, so that the capacitance formed thereby does not become an obstacle.
【００２０】 トランス３３について、一次側の変動電
位点に係る静電容量ＣＢとＣＥとの和の静電容量と、二
次側の変動電位点に係る静電容量ＣＧとＣＨとの和の静
電容量とが直列に形成構成された形となり、これらが等
価的にトランス３３の一次巻線と二次巻線との間の静電
容量ＣＳに加わる。本発明に係るこのコンバータ回路１
０の構成では、この静電容量ＣＳの値が小さいすること
ができるので、コモンモード雑音障害を充分低く抑える
ことができる。Regarding the transformer 33, the static capacitance of the sum of the capacitances CB and CE relating to the primary-side variable potential point and the static capacitance of the sum of the capacitances CG and CH relating to the secondary-side variable potential point The capacitance and the capacitance are formed in series, and they are equivalently added to the capacitance CS between the primary winding and the secondary winding of the transformer 33. This converter circuit 1 according to the present invention
In the configuration of 0, the value of the capacitance CS can be reduced, so that the common mode noise disturbance can be suppressed sufficiently low.
【００２１】 以上説明してきた本発明に係るコンバー
タ回路の実施の形態は、特に高電圧入力で、大電力出力
のときに、その効果が大きい。また、パタン設計や部品
配置についても充分配慮をことが必要である。さらに、
トランスの巻線構造についても、一次巻線と二次巻線と
が、それぞれ浮遊静電容量を小さくできるような構造に
ついても配慮することが必要である。The above-described embodiment of the converter circuit according to the present invention has a great effect particularly when a high voltage input and a large power output are performed. In addition, it is necessary to give due consideration to pattern design and component arrangement. further,
With respect to the winding structure of the transformer, it is necessary to consider a structure that can reduce the stray capacitance of each of the primary winding and the secondary winding.
【００２２】 以上ＦＥＴをパワースイッチング素子と
して使用する場合について説明してきたが、ＩＧＢＴや
バイポーラトランジスタ等のスイッチング素子において
も、本発明は適用できる。The case where an FET is used as a power switching element has been described above, but the present invention is also applicable to a switching element such as an IGBT or a bipolar transistor.
【００２３】 以上、コンバータ回路の全構成部品を金
属基板に実装する場合を説明してきたが、パワースイッ
チング素子のみを金属基板に実装する方式においても、
本発明は適用できる。また、一般のプリント基板におい
ても本発明は適用できる。また、パワースイッチング素
子を絶縁体を介して放熱用などの金属板に実装する場合
も本発明は適用できる。Although the case where all the components of the converter circuit are mounted on the metal substrate has been described above, the method of mounting only the power switching element on the metal substrate is also described.
The present invention is applicable. The present invention can be applied to a general printed circuit board. The present invention is also applicable to a case where the power switching element is mounted on a metal plate for heat dissipation or the like via an insulator.
【００２４】[0024]
【発明の効果】 以上述べたように本発明によれば、各
パワースイッチング素子の引き出し電極の面積に係る導
体パタンによって形成される浮遊静電容量については、
変動電位点における静電容量を減少させることにより、
その静電容量への充電電流を減らすことができて、効率
を向上させて、コモンモード雑音障害を抑えることがで
きる。As described above, according to the present invention, the stray capacitance formed by the conductor pattern related to the area of the extraction electrode of each power switching element is as follows:
By reducing the capacitance at the fluctuating potential point,
The charging current to the capacitance can be reduced, the efficiency can be improved, and the common mode noise disturbance can be suppressed.
【図１】 本発明に係る金属基板搭載のコンバータの実
施の形態を示す図である。FIG. 1 is a diagram showing an embodiment of a converter mounted on a metal substrate according to the present invention.
【図２】 金属基板の断面図を示す。FIG. 2 shows a cross-sectional view of a metal substrate.
１、３…入力端子 ７…コモンモードチョークコイル
１０…コンバータ回路 １９、２９…ＦＥＴ ３３…トランス ３５、３７…
ＦＥＴ ４３…コモンモードチョークコイル ４７、４９…
出力端子 ９０…金属基板 ９１…金属基材 ９２…絶縁層 ９３、９４、９５…導体パタン ９７…ＦＥＴ1, 3 ... input terminal 7 ... common mode choke coil
10 Converter circuit 19, 29 FET 33 Transformer 35, 37
FET 43: Common mode choke coil 47, 49 ...
Output terminal 90: Metal substrate 91: Metal substrate 92: Insulating layer 93, 94, 95 ... Conductor pattern 97: FET
Claims (6)
素子であって制御電極端子と第１の主電流端子とこの第
１の主電流端子の電極引き出し面積より大きい電極引き
出し面積を有する第２の主電流端子とを有するパワー半
導体スイッチング素子と、トランスとからなるパワー半
導体スイッチング回路において、 前記トランスの巻線の一端に前記パワー半導体スイッチ
ング素子の第１の主電流端子を接続し、前記パワー半導
体スイッチング素子の第２の主電流端子と前記トランス
の巻線の他の一端とを前記入力電源の両端又はこの入力
電源を前記パワー半導体スイッチング素子のスイッチン
グ周波数に対して安定した電位にコンデンサ分割した端
子間に接続してなることを特徴とするパワー半導体スイ
ッチング回路。An input power source, a power semiconductor switching element, and a second main current having a control electrode terminal, a first main current terminal, and an electrode lead area larger than an electrode lead area of the first main current terminal. A power semiconductor switching element having a terminal and a transformer, wherein a first main current terminal of the power semiconductor switching element is connected to one end of a winding of the transformer; A second main current terminal and another end of the winding of the transformer are connected between both ends of the input power supply or between terminals obtained by dividing the input power supply by a capacitor to a potential stable with respect to a switching frequency of the power semiconductor switching element. A power semiconductor switching circuit, comprising:
の入力端子に接続される互いに直列接続される第１のコ
ンデンサと第２のコンデンサであってそれぞれ分圧充電
される第１のコンデンサと第２のコンデンサと、これら
の第１のコンデンサと第２のコンデンサの両端に接続さ
れる第１、第２のパワー半導体スイッチング回路であっ
て、それぞれ制御電極端子と第１の主電流端子とこの第
１の主電流端子の電極引き出し面積より大きい電極引き
出し面積を有する第２の主電流端子とを有する第１、第
２のパワー半導体スイッチング素子と、第１、第２の一
次巻線とを有するトランスとからなり、 第１のパワー半導体スイッチング回路については、前記
トランスの第１の一次巻線の一端に前記第１のパワー半
導体スイッチング素子の第１の主電流端子を接続し、前
記第１のパワー半導体スイッチング素子の第２の主電流
端子と前記トランスの第１の一次巻線の他の一端とを前
記第１のコンデンサの両端に接続してなり、 第２のパワー半導体スイッチング回路については、前記
トランスの第２の一次巻線の一端に前記第２のパワー半
導体スイッチング素子の第１の主電流端子を接続し、前
記第２のパワー半導体スイッチング素子の第２の主電流
端子と前記トランスの第２の一次巻線の他の一端とを前
記第２のコンデンサの両端に接続してなり、 前記トランスの二次巻線より出力を送出することを特徴
とするコンバータ回路。2. A pair of input terminals for receiving a DC voltage, a first capacitor and a second capacitor connected in series to each other, the first capacitors being divided and charged, respectively. A second capacitor, and first and second power semiconductor switching circuits connected to both ends of the first capacitor and the second capacitor, each of which includes a control electrode terminal, a first main current terminal, A first and a second power semiconductor switching element having a second main current terminal having an electrode lead area larger than an electrode lead area of the first main current terminal, and first and second primary windings. A first power semiconductor switching circuit, the first power semiconductor switching element being connected to one end of a first primary winding of the transformer; And a second main current terminal of the first power semiconductor switching element and another end of the first primary winding of the transformer are connected to both ends of the first capacitor, As for the second power semiconductor switching circuit, a first main current terminal of the second power semiconductor switching element is connected to one end of a second primary winding of the transformer, A second main current terminal and the other end of the second primary winding of the transformer are connected to both ends of the second capacitor, and an output is sent from a secondary winding of the transformer. And a converter circuit.
て、前記トランスの二次巻線より出力を送出することに
代えて、 前記トランスに第１、第２の二次巻線を備えるととも
に、同期整流用の第１、第２のパワー半導体スイッチン
グ素子であってそれぞれ制御電極端子と第１の主電流端
子とこの第１の主電流端子の電極引き出し面積より大き
い電極引き出し面積を有する第２の主電流端子とを有す
る同期整流用の第１、第２のパワー半導体スイッチング
素子と、平滑回路とを備えて、 前記同期整流用の第１のパワー半導体スイッチング素子
については、前記トランスの第１の二次巻線の一端に前
記同期整流用の第１のパワー半導体スイッチング素子の
第１の主電流端子を接続し、前記同期整流用の第１のパ
ワー半導体スイッチング素子の第２の主電流端子と前記
トランスの第１の二次巻線の他の一端とを前記平滑回路
の両端に接続してなり、 前記同期整流用の第２のパワー半導体スイッチング素子
については、前記トランスの第２の二次巻線の一端に前
記同期整流用の第２のパワー半導体スイッチング素子の
第１の主電流端子を接続し、前記同期整流用の第２のパ
ワー半導体スイッチング素子の第２の主電流端子と前記
トランスの第２の二次巻線の他の一端とを前記平滑回路
の両端に接続してなり、 前記平滑回路より直流出力を送出することを特徴とする
コンバータ回路。3. The converter circuit according to claim 2, wherein the transformer includes first and second secondary windings instead of sending output from a secondary winding of the transformer, and synchronously. A first and a second power semiconductor switching element for rectification, each having a control electrode terminal, a first main current terminal, and an electrode lead area larger than an electrode lead area of the first main current terminal. A first power semiconductor switching element for synchronous rectification having a current terminal and a second power semiconductor switching element for synchronous rectification; and a smoothing circuit. A first main current terminal of the first power semiconductor switching element for synchronous rectification is connected to one end of the next winding, and a second main terminal of the first power semiconductor switching element for synchronous rectification is connected to the second main terminal. The main current terminal and the other end of the first secondary winding of the transformer are connected to both ends of the smoothing circuit, and the second power semiconductor switching element for synchronous rectification is connected to the second terminal of the transformer. The second main current of the second power semiconductor switching element for synchronous rectification is connected to one end of the secondary winding of the second power semiconductor switching element for synchronous rectification. A converter circuit comprising: a terminal and another end of a second secondary winding of the transformer connected to both ends of the smoothing circuit; and transmitting a DC output from the smoothing circuit.
タ回路の構成部品を、薄い絶縁層を介して導体パタンが
形成されている金属基板に実装することを特徴とするコ
ンバータ回路。4. A converter circuit, wherein the components of the converter circuit according to claim 2 are mounted on a metal substrate on which a conductor pattern is formed via a thin insulating layer.
タ回路の前記パワー半導体スイッチング素子を薄い絶縁
層を介して導体パタンが形成されている金属基板に実装
することを特徴とするコンバータ回路。5. The converter circuit according to claim 2, wherein the power semiconductor switching element of the converter circuit according to claim 2 is mounted on a metal substrate on which a conductor pattern is formed via a thin insulating layer.
タ回路の前記パワー半導体スイッチング素子を薄い絶縁
体を介して金属板に実装することを特徴とするコンバー
タ回路。6. A converter circuit according to claim 2, wherein said power semiconductor switching element of said converter circuit is mounted on a metal plate via a thin insulator.
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011045196A (en) * | 2009-08-21 | 2011-03-03 | Aw Japan:Kk | One side mounting type dc stabilized power supply |
| KR20120049819A (en) * | 2010-11-09 | 2012-05-17 | 박찬웅 | Balanced converter and magnetic energy transfer element which cancels electrical noise |
| WO2012064063A2 (en) * | 2010-11-09 | 2012-05-18 | Park Chan-Woong | Magnetic energy-transmitting element and power source device for cancelling out electrical noise |
| KR20120078996A (en) * | 2011-01-03 | 2012-07-11 | 박찬웅 | Method and apparatus for reducing displacement current flows from switching power supply to electrical earth by shield and cancellation |
| JP2019169690A (en) * | 2018-03-26 | 2019-10-03 | 田淵電機株式会社 | Transformer and LLC resonant circuit using the same |
| JP2021061694A (en) * | 2019-10-08 | 2021-04-15 | タイム技研株式会社 | Dc/dc converter |
| WO2021101350A1 (en) * | 2019-11-22 | 2021-05-27 | 박찬웅 | Planar transformer and power supply |
-
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Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011045196A (en) * | 2009-08-21 | 2011-03-03 | Aw Japan:Kk | One side mounting type dc stabilized power supply |
| US9704641B2 (en) | 2010-11-09 | 2017-07-11 | Chan-Woong Park | Magnetic energy-transmitting element and power supply for cancelling out electrical noise |
| WO2012064064A3 (en) * | 2010-11-09 | 2012-07-19 | Park Chan-Woong | Balanced converter and magnetic energy-transmitting element for cancelling out electrical noise |
| KR101536958B1 (en) * | 2010-11-09 | 2015-07-15 | 박찬웅 | Magnetic energy transfer element and power supply which cancels electrical noise |
| KR101904997B1 (en) * | 2010-11-09 | 2018-10-08 | 박찬웅 | Switching Type Power Supply for Cancelling Electrical Noise and Apparatus Comprising the Same |
| KR20120049819A (en) * | 2010-11-09 | 2012-05-17 | 박찬웅 | Balanced converter and magnetic energy transfer element which cancels electrical noise |
| WO2012064063A3 (en) * | 2010-11-09 | 2012-09-20 | Park Chan-Woong | Magnetic energy-transmitting element and power source device for cancelling out electrical noise |
| CN103299379A (en) * | 2010-11-09 | 2013-09-11 | 朴赞雄 | Magnetic energy-transmitting element and power source device for cancelling out electrical noise |
| CN103299379B (en) * | 2010-11-09 | 2017-03-29 | 朴赞雄 | For offsetting the magnetic energy transfer element and power supply of electrical noise |
| WO2012064063A2 (en) * | 2010-11-09 | 2012-05-18 | Park Chan-Woong | Magnetic energy-transmitting element and power source device for cancelling out electrical noise |
| WO2012064064A2 (en) * | 2010-11-09 | 2012-05-18 | Park Chan-Woong | Balanced converter and magnetic energy-transmitting element for cancelling out electrical noise |
| JP2013544067A (en) * | 2010-11-09 | 2013-12-09 | ウン パク，チャン | Magnetic energy transfer element for canceling electrical noise and power supply device |
| KR101588481B1 (en) | 2011-01-03 | 2016-01-25 | 박찬웅 | Method and apparatus for reducing displacement current flows from switching power supply to electrical earth by shield and cancellation |
| KR20120078996A (en) * | 2011-01-03 | 2012-07-11 | 박찬웅 | Method and apparatus for reducing displacement current flows from switching power supply to electrical earth by shield and cancellation |
| JP2019169690A (en) * | 2018-03-26 | 2019-10-03 | 田淵電機株式会社 | Transformer and LLC resonant circuit using the same |
| JP2021061694A (en) * | 2019-10-08 | 2021-04-15 | タイム技研株式会社 | Dc/dc converter |
| JP7281812B2 (en) | 2019-10-08 | 2023-05-26 | タイム技研株式会社 | DC/DC converter |
| WO2021101350A1 (en) * | 2019-11-22 | 2021-05-27 | 박찬웅 | Planar transformer and power supply |
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| Publication number | Publication date |
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