JP2001144665A - Ccsds frame service processing circuit - Google Patents
Ccsds frame service processing circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はＣＣＳＤＳ（Consul
tative Committee for Space Data Systems ）フレーム
サービス処理回路に関し、特にＣＣＳＤＳ ＡＯＳフレ
ームサービス処理回路の高速化に関する。[0001] The present invention relates to CCSDS (Consul
tative Committee for Space Data Systems) The present invention relates to a frame service processing circuit, and more particularly, to speeding up a CCSDS AOS frame service processing circuit.
【０００２】[0002]
【従来の技術】一般に、ＡＯＳサービスとは、ＡＯＳ
（Advanced Orbiting System）という宇宙機と宇宙機と
の間、宇宙機と地上機との間において、実現するデータ
伝送のサービスをいう。１つの物理回線上に複数の仮想
の論理回線であるバーチャルチャネルを構築し、アプリ
ケーションに合わせてデータサービスを行うのである。2. Description of the Related Art Generally, an AOS service is an AOS service.
(Advanced Orbiting System) refers to a data transmission service realized between a spacecraft and a spacecraft, and between a spacecraft and a groundcraft. A virtual channel, which is a plurality of virtual logical lines, is constructed on one physical line, and a data service is provided according to an application.
【０００３】ＡＯＳサービス処理のうち、フレームレベ
ルの処理としては、ＶＣＤＵ（Virtual Channel Data U
nit ）サービス処理、ＶＣＡ（Virtual Channel Acces
s）サービス処理、ビットストリームサービス処理、イ
ンサートサービス処理がある。ＶＣＤＵサービス処理に
おいては、入力データからＶＣＤＵを抽出しユーザへ出
力する。ＶＣＡサービス処理においては、入力データか
らＶＣＤＵデータ領域のデータを抽出しユーザへ出力す
る。ビットストリームサービス処理においては、入力デ
ータからＢＰＤＵ（Bit Stream Protocol Data Unit ）
データ領域のデータを抽出しユーザへ出力する。インサ
ートサービス処理においては、入力データからインサー
トデータ領域のデータを抽出しユーザへ出力する。な
お、パケットレベルの処理としては、多重化サービス処
理、パスサービス処理、パケットサービス処理がある。Among the AOS service processing, VCDU (Virtual Channel Data U
nit) service processing, VCA (Virtual Channel Acces)
s) There are service processing, bit stream service processing, and insert service processing. In the VCDU service processing, a VCDU is extracted from input data and output to a user. In the VCA service processing, data in the VCDU data area is extracted from the input data and output to the user. In the bit stream service processing, BPDU (Bit Stream Protocol Data Unit) is converted from input data.
The data in the data area is extracted and output to the user. In the insert service processing, data in an insert data area is extracted from input data and output to a user. Note that the packet-level processing includes multiplexing service processing, path service processing, and packet service processing.
【０００４】図９及び図１０には、入力データのフォー
マットが示されている。まず図９を参照すると、ＣＡＤ
Ｕは、４オクテットの同期マーカとＣＶＣＤＵとから構
成され、ＣＶＣＤＵはＶＣＤＵとリードソロモンチェッ
クシンボルとから構成されている。FIGS. 9 and 10 show formats of input data. First, referring to FIG.
U is composed of a 4-octet synchronization marker and CCVCDU, and CVCDU is composed of VCDU and Reed-Solomon check symbol.
【０００５】また、ＶＣＤＵは、６オクテットのＶＣＤ
Ｕヘッダと、インサート領域と、ＶＣＤＵデータ領域と
から構成されている。ＶＣＤＵヘッダは、２ビットのバ
ージョン番号と、８ビットの衛星ＩＤ及び６ビットのＶ
ＣＩＤ（Virtual Channel Identification）からなるＶ
ＣＤＵ ＩＤと、２４ビットのバーチャルチャネルシー
ケンスカウンタと、１ビットのリプレイフラグ及び７ビ
ットのスペア領域からなるシグナリングフィールドとを
含んで構成されている。[0005] VCDU is a 6-octet VCD.
It comprises a U header, an insert area, and a VCDU data area. The VCDU header has a 2-bit version number, an 8-bit satellite ID, and a 6-bit VD.
V consisting of CID (Virtual Channel Identification)
It includes a CDU ID, a 24-bit virtual channel sequence counter, a 1-bit replay flag, and a signaling field including a 7-bit spare area.
【０００６】同図中のＶＣＩＤは、複数の仮想チャネル
データを１つの物理回線上に乗せるための識別子であ
り、サービス単位に割付けられる。[0006] VCID in the figure is an identifier for carrying a plurality of virtual channel data on one physical line, and is assigned to each service.
【０００７】同図中のＶＣＤＵデータ領域には、ＢＰＤ
Ｕ、ＶＣＡ又はＭＰＤＵ（Multiplexing Protocol Data
Unit ）が格納される。図１０（ａ）を参照すると、Ｖ
ＣＤＵデータ領域にＢＰＤＵが格納される場合、ＶＣＤ
Ｕデータ領域は、２オクテットのＢＰＤＵヘッダと、デ
ータ領域とから構成される。ＢＰＤＵヘッダは、２ビッ
トのスペア領域と、１４ビットのビットストリームデー
タポインタとから構成される。また、データ領域には、
ビットストリームデータが格納される。In the VCDU data area shown in FIG.
U, VCA or MPDU (Multiplexing Protocol Data
Unit) is stored. Referring to FIG. 10A, V
When a BPDU is stored in the CDU data area, the VCD
The U data area is composed of a 2-octet BPDU header and a data area. The BPDU header is composed of a 2-bit spare area and a 14-bit bit stream data pointer. In the data area,
Bit stream data is stored.
【０００８】また、図１０（ｂ）のように、ＶＣＤＵデ
ータ領域にＭＰＤＵが格納される場合、ＶＣＤＵデータ
領域は、２オクテットのＭＰＤＵヘッダと、ＭＰＤＵデ
ータ領域とから構成される。ＭＰＤＵヘッダは、５ビッ
トのスペア領域と、１１ビットのファーストヘッダポイ
ンタとから構成される。また、ＭＰＤＵデータ領域に
は、各ＣＣＳＤＳソースパケットが格納される。すなわ
ち、前のＣＣＳＤＳパケットの終わりの番号＃Ｋと、Ｃ
ＣＳＤＳパケットの番号＃Ｋ＋１〜＃Ｌと、ＣＣＳＤＳ
パケットの始まりの番号＃Ｌ＋１が格納される。When an MPDU is stored in the VCDU data area as shown in FIG. 10B, the VCDU data area is composed of a 2-octet MPDU header and an MPDU data area. The MPDU header includes a 5-bit spare area and an 11-bit first header pointer. Further, each CCSDS source packet is stored in the MPDU data area. That is, the end number #K of the previous CCSDS packet,
CSDS packet numbers # K + 1 to #L and CCSDS
The number # L + 1 at the beginning of the packet is stored.
【０００９】そして、ＣＣＳＤＳパケットの番号＃Ｋ＋
１は、６オクテットのパケットヘッダと、パケットデー
タが格納される可変長のデータ領域とから構成される。
パケットヘッダは、２オクテットのパケット識別部と、
２オクテットのパケットシーケンス制御部と、２オクテ
ットのレングス部とから構成されている。The number # K + of the CCSDS packet is
1 includes a 6-octet packet header and a variable-length data area in which packet data is stored.
The packet header consists of a 2-octet packet identifier,
It is composed of a 2-octet packet sequence control unit and a 2-octet length unit.
【００１０】パケット識別部は、３ビットのバージョン
番号、１ビットのタイプ、１ビットの二次ヘッダフラグ
及び１１ビットの応用プロセスＩＤから構成されてい
る。パケットシーケンス制御部は、２ビットのシーケン
スフラグ及び１４ビットのシーケンスカウンタから構成
されている。レングス部は、１６ビットのパケットレン
グスのみから構成されている。The packet identification section is composed of a 3-bit version number, a 1-bit type, a 1-bit secondary header flag, and an 11-bit application process ID. The packet sequence control unit includes a 2-bit sequence flag and a 14-bit sequence counter. The length section is composed of only a 16-bit packet length.
【００１１】ここで、従来のＣＣＳＤＳ ＡＯＳフレー
ムサービス処理回路の構成例が図１１に示されている。
この従来の回路においては、入力データからＭＰＤＵデ
ータを抽出し、パケットに分割することにより、パケッ
トレベルの処理が行われる。FIG. 11 shows a configuration example of a conventional CCSDS AOS frame service processing circuit.
In this conventional circuit, packet level processing is performed by extracting MPDU data from input data and dividing it into packets.
【００１２】同図を参照すると、従来のＡＯＳフレーム
サービス処理回路は、入力データについてフレーム同期
を確立するフレーム同期回路２と、デランダマイザ回路
３と、ＣＲＣ（Cyclic Redundancy Check ）復号回路４
と、リードソロモン復号回路５と、ＡＯＳサービス処理
ソフトウェア１２と、ネットワークインタフェースソフ
トウェア１３と、ネットワークとのインタフェースを行
うネットワークインタフェース回路１４とを含んで構成
されている。Referring to FIG. 1, a conventional AOS frame service processing circuit includes a frame synchronization circuit 2 for establishing frame synchronization for input data, a de-randomizer circuit 3, and a CRC (Cyclic Redundancy Check) decoding circuit 4.
, A Reed-Solomon decoding circuit 5, AOS service processing software 12, network interface software 13, and a network interface circuit 14 for interfacing with a network.
【００１３】デランダマイザ回路３は、送信側装置（通
常、宇宙機）でランダム化されたデータを元の（ランダ
ム化する前の）データに戻す回路である。送信側と受信
側とでＣＣＳＤＳ勧告で規定されたランダムパターン発
生器を持っている。そして、送信側では、その発生器の
出力と排他的論理和をとることにより、送信データをラ
ンダム化する。また、受信側では、受信データと発生器
の出力との排他的論理和をとることにより、元のデータ
に戻すのである。The de-randomizer circuit 3 is a circuit for returning data randomized by the transmitting device (usually a spacecraft) to original data (before randomization). The transmitting side and the receiving side have random pattern generators specified in the CCSDS recommendation. Then, on the transmission side, the transmission data is randomized by taking an exclusive OR with the output of the generator. On the receiving side, the original data is restored by taking the exclusive OR of the received data and the output of the generator.
【００１４】ここで、ＡＯＳサービス処理ソフトウェア
１２０が行う処理について、図１２を参照して説明す
る。同図において、まず、入力されたＣＡＤＵからＶＣ
ＤＵヘッダを抽出する（ステップＳ１１）。ＶＣＩＤが
定義されていれば、ＶＣＤＵヘッダの他の項目は正しい
かどうか判断する（ステップＳ１２→Ｓ１３）。ステッ
プＳ１２においてＶＣＩＤが定義されていない場合及び
ステップＳ１３において他の項目が正しくない場合に
は、入力されたＣＡＤＵを破棄してステップＳ１１に戻
る（ステップＳ１４）。Here, the processing performed by the AOS service processing software 120 will be described with reference to FIG. In the figure, first, VCUD is inputted from the input CADU.
The DU header is extracted (Step S11). If the VCID is defined, it is determined whether the other items of the VCDU header are correct (step S12 → S13). If the VCID is not defined in step S12 and if other items are incorrect in step S13, the input CADU is discarded and the process returns to step S11 (step S14).
【００１５】ステップＳ１３において他の項目が正しい
場合は、ＶＣＤＵサービスかどうか（ステップＳ１
５）、インサートサービスかどうか（ステップＳ１
６）、ＶＣＡサービスかどうか（ステップＳ１７）、ビ
ットストリームサービスかどうか（ステップＳ１８）、
をそれぞれ判断する。そして、これらの判断に結果に応
じて、ＶＣＤＵサービス処理（ステップＳ１９）、イン
サートサービス処理（ステップＳ２０）、ＶＣＡサービ
ス処理（ステップＳ２１）、ビットストリームサービス
処理（ステップＳ２２）を、それぞれ行う。これらの処
理が終了すると、ステップＳ１１に戻る。If the other items are correct in step S13, it is determined whether the service is a VCDU service (step S1).
5) Whether the service is an insert service (step S1)
6), whether it is a VCA service (step S17), whether it is a bit stream service (step S18),
Is determined. Then, according to the results of these determinations, a VCDU service process (step S19), an insert service process (step S20), a VCA service process (step S21), and a bit stream service process (step S22) are respectively performed. When these processes are completed, the process returns to the step S11.
【００１６】これらのいずれのサービスにも該当しない
場合は、多重化サービス処理（ステップＳ２３）を行っ
た後、ＡＯＳパケットサービス処理（ステップＳ２４）
を行う。ＡＯＳパケットサービス処理は、未処理パケッ
トがなくなるまで継続して行われる（ステップＳ２４→
Ｓ２５→Ｓ２４…）。未処理パケットがなくなると、ス
テップＳ１１に戻る。If the service does not correspond to any of these services, a multiplexing service process (step S23) is performed, and then an AOS packet service process (step S24).
I do. The AOS packet service process is continuously performed until there is no unprocessed packet (step S24 →
S25 → S24 ...). When there are no unprocessed packets, the process returns to step S11.
【００１７】以上のように、宇宙機から地上局へ伝送さ
れるデータが、ＣＣＳＤＳで規定されているＡＯＳフォ
ーマットである場合、従来ではフレーム同期後、リード
ソロモン等の復号処理をハードウェアで処理した後、Ａ
ＯＳのフレームレベル又はパケットレベルのサービス処
理をソフトウェアにより実行していたのである。As described above, when the data transmitted from the spacecraft to the ground station is in the AOS format specified by CCSDS, the decoding processing of Reed-Solomon or the like is conventionally processed by hardware after frame synchronization. Later, A
That is, the OS performs frame-level or packet-level service processing by software.
【００１８】[0018]
【発明が解決しようとする課題】上述した従来技術にお
いては、ＡＯＳサービス処理をソフトウェアにて処理し
ている。このため、使用するＣＰＵによっては処理スピ
ードに制約があり、高速データを取扱えない場合があ
る。したがって、入力データが高速である場合、ＡＯＳ
サービス処理が間に合わなくなり、ユーザに伝送するデ
ータに欠落が発生するという欠点がある。In the prior art described above, the AOS service processing is performed by software. For this reason, the processing speed is restricted depending on the CPU used, and high-speed data may not be handled in some cases. Therefore, if the input data is fast, AOS
There is a drawback that service processing cannot be performed in time and data transmitted to the user is lost.
【００１９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はＣＣＳＤＳの
ＡＯＳサービス処理を高速化しデータ欠損のないサービ
スを実現できるＣＣＳＤＳフレームサービス処理回路を
提供することである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned drawbacks of the prior art, and an object of the present invention is to provide a CCSDS frame service processing circuit capable of accelerating AOS service processing of CCSDS and realizing a service without data loss. That is.
【００２０】[0020]
【課題を解決するための手段】本発明によるＣＣＳＤＳ
フレームサービス処理回路は、ＣＣＳＤＳ ＡＯＳサー
ビスのフレームレベルのサービス処理をサービス毎に振
分ける振分け手段と、前記振分け手段によって振分けら
れた各サービス処理を行うサービス処理手段とを含むこ
とを特徴とする。そして、前記振分け手段は、バーチャ
ルパスＩＤに応じてサービス処理を振分けることを特徴
とする。また、前記サービス処理手段は、前記振分け手
段によって振分けられた各サービス処理をハードウェア
回路によって実行することを特徴とする。SUMMARY OF THE INVENTION CCSDS according to the present invention
The frame service processing circuit includes a distribution unit that distributes a frame-level service process of the CCSDS AOS service for each service, and a service processing unit that performs each service process distributed by the distribution unit. The distribution means distributes service processing according to the virtual path ID. Further, the service processing unit executes each service process allocated by the distribution unit by a hardware circuit.
【００２１】さらに、前記ハードウェア回路は、ＶＣＤ
Ｕサービス処理、ＶＣＡサービス処理、ビットストリー
ムサービス処理インサートサービス処理を実行すること
を特徴とする。なお、前記サービス処理手段の実行結果
を順次格納する共通バッファを更に含み、この共通バッ
ファからサービス処理結果を抽出する。Further, the hardware circuit includes a VCD
U service processing, VCA service processing, bit stream service processing and insert service processing are executed. In addition, a common buffer for sequentially storing the execution results of the service processing unit is further included, and the service processing results are extracted from the common buffer.
【００２２】[0022]
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。Next, an embodiment of the present invention will be described with reference to the drawings. In the drawings referred to in the following description, the same parts as those in the other drawings are denoted by the same reference numerals.
【００２３】図１は本発明によるＣＣＳＤＳフレームサ
ービス処理回路の実施の一形態を示すブロック図であ
る。同図において、図１１と同等部分は同一符号により
示されており、その部分の詳細な説明は省略する。FIG. 1 is a block diagram showing an embodiment of a CCSDS frame service processing circuit according to the present invention. In this figure, the same parts as those in FIG. 11 are indicated by the same reference numerals, and detailed description of those parts will be omitted.
【００２４】図１を参照すると、ＣＣＳＤＳフレームサ
ービス処理回路は、ＶＣＩＤを識別しサービス単位にデ
ータを振分けるＶＣＩＤ識別回路６と、ＣＣＳＤＳ Ａ
ＯＳサービス処理を行うＶＣＤＵサービス処理回路７
と、ＶＣＡサービス処理回路８と、ビットストリームサ
ービス処理回路９と、インサートサービス回路１０と、
及びそれぞれの回路で処理したデータを書込む共通バッ
ファ１１とを含んで構成されている。Referring to FIG. 1, the CCSDS frame service processing circuit includes a VCID identification circuit 6 for identifying a VCID and distributing data in service units, and a CCSDS A.
VCDU service processing circuit 7 for performing OS service processing
VCA service processing circuit 8, bit stream service processing circuit 9, insert service circuit 10,
And a common buffer 11 for writing data processed by the respective circuits.
【００２５】かかる構成において、ＣＣＳＤＳフレーム
サービス処理回路１では、フレーム同期及び復号処理さ
れたデータを識別回路６でサービス単位に振分けてＣＣ
ＳＤＳのサービス処理を行う。サービス処理としてＶＣ
ＤＵサービス処理回路７、ＶＣＡサービス処理回路８、
ビットストリームサービス処理回路９、インサートサー
ビス回路１０があり、それぞれの回路で処理したデータ
を共通バッファ１１に書込む。共通バッファ１１からＣ
ＰＵを用いたソフトウェア処理によりデータを読取り、
ＡＯＳパケットサービス処理を行い、ネットワークイン
タフェースによりユーザへサービス処理後のデータを出
力する。このように、フレームデータをＶＣＩＤに基づ
いて振分けてＣＣＳＤＳ ＡＯＳサービス処理回路に入
力し、ＣＣＳＤＳのフレームレベルのサービス処理を実
施しているのである。このため、フレームレベルのサー
ビスについては、ＣＰＵの処理能力に依存することな
く、高速データの処理が可能であり、ＣＰＵの処理に余
裕が出た分パケットレベル処理の高速化が可能となる。In such a configuration, in the CCSDS frame service processing circuit 1, the data subjected to the frame synchronization and decoding processing is distributed to the service unit by the identification circuit 6, and the CCSDS frame service processing circuit 1
Performs SDS service processing. VC as service processing
DU service processing circuit 7, VCA service processing circuit 8,
There are a bit stream service processing circuit 9 and an insert service circuit 10 for writing data processed by the respective circuits into the common buffer 11. From common buffer 11 to C
Read data by software processing using PU,
AOS packet service processing is performed, and the data after the service processing is output to the user via the network interface. As described above, the frame data is distributed based on the VCID, input to the CCSDS AOS service processing circuit, and the CCSDS frame-level service processing is performed. For this reason, high-speed data processing can be performed for the frame-level service without depending on the processing capacity of the CPU, and the speed of the packet-level processing can be increased because the CPU processing has a margin.
【００２６】また、データ長の比較的短いインサートデ
ータについては、複数フレームのデータを取込み、まと
まった単位でデータを出力可能としている。このため、
インサートサービスについて高速データの処理が可能と
なる。For insert data having a relatively short data length, data of a plurality of frames is fetched, and data can be output in a unit. For this reason,
High-speed data processing becomes possible for the insert service.
【００２７】次に、ＶＣＩＤ識別回路の詳細な構成につ
いて説明する。図２は、図１中のＶＣＩＤ識別回路６の
構成例を示すブロック図である。同図において、ＶＣＩ
Ｄ識別回路６は、ＶＣＩＤ抽出カウンタ１５と、比較器
１６と、ＶＣＩＤレジスタ１７と、サービスＩＤデコー
ダ１８と、サービスＩＤレジスタ１９と、ＶＣＩＤ／サ
ービスＩＤテーブル２０と、ＶＣＩＤ発生カウンタ２１
とを含んで構成されている。Next, a detailed configuration of the VCID identification circuit will be described. FIG. 2 is a block diagram showing a configuration example of the VCID identification circuit 6 in FIG. In FIG.
The D identification circuit 6 includes a VCID extraction counter 15, a comparator 16, a VCID register 17, a service ID decoder 18, a service ID register 19, a VCID / service ID table 20, a VCID generation counter 21,
It is comprised including.
【００２８】ＶＣＩＤ抽出カウンタ１５は入力データか
らＶＣＩＤを検出した時ＶＣＩＤを出力する。ＶＣＩＤ
／サービスＩＤテーブル２０は、ＶＣＩＤに対応させて
出力先のサービス回路を指定するテーブルを持つ。ＶＣ
ＩＤ／サービスＩＤテーブル２０から、ＶＣＩＤとサー
ビスＩＤが出力され、それぞれＶＣＩＤレジスタ１７、
サービスＩＤレジスタ１９に格納される。ＶＣＩＤレジ
スタ１７の値とＶＣＩＤ抽出カウンタ１５の値を比較器
１６で比較する。比較器１６の一致信号を以て、サービ
スＩＤデコーダ１８より指定のサービス処理回路にデー
タを出力する。The VCID extraction counter 15 outputs VCID when detecting VCID from input data. VCID
The / service ID table 20 has a table for specifying a service circuit of an output destination in correspondence with the VCID. VC
The VCID and the service ID are output from the ID / service ID table 20, and the VCID register 17 and the VCID register 17, respectively.
It is stored in the service ID register 19. The value of the VCID register 17 and the value of the VCID extraction counter 15 are compared by the comparator 16. The service ID decoder 18 outputs data to the designated service processing circuit in accordance with the coincidence signal of the comparator 16.
【００２９】かかる構成において、ＶＣＩＤ抽出カウン
タ１５にて、入力データの先頭からカウントしＶＣＩＤ
の位置を検出時ＶＣＩＤを比較器１６へ出力する。ま
た、検出と同時に抽出信号をＶＣＩＤ発生カウンタ２１
へ出力する。In such a configuration, the VCID extraction counter 15 counts VCID from the beginning of the input data and
When the position is detected, the VCID is output to the comparator 16. At the same time as the detection, the VCID generation counter 21
Output to
【００３０】ＶＣＩＤ発生カウンタ２１にてカウントア
ップを開始し、ＶＣＩＤ／サービスＩＤテーブル２０へ
そのカウント値を与える。ＶＣＩＤ／サービスＩＤテー
ブル２０より、そのカウント値に対応してＶＣＩＤとサ
ービスＩＤをそれぞれＶＣＩＤレジスタ１７、サービス
ＩＤレジスタ１９に出力する。The VCID generation counter 21 starts counting up, and gives the count value to the VCID / service ID table 20. From the VCID / service ID table 20, the VCID and the service ID are output to the VCID register 17 and the service ID register 19, respectively, corresponding to the count value.
【００３１】ＶＣＩＤレジスタ１７に格納されたＶＣＩ
Ｄは、比較器１６にて、ＶＣＩＤ抽出器１５からのＶＣ
ＩＤと比較され一致したとき、サービスＩＤデコーダ１
８に一致信号を出力する。VCI stored in VCID register 17
D is the comparator 16 which outputs the VC from the VCID extractor 15.
When the ID is compared with the ID, the service ID decoder 1
8 outputs a coincidence signal.
【００３２】サービスＩＤデコーダ１８は、サービスＩ
Ｄレジスタ１９からのサービスＩＤを一致信号のタイミ
ングでデコードし、サービス処理回路７〜１０のうち、
該当するものに対し、ＶＣＤＵデータを出力する。The service ID decoder 18 is a service ID decoder.
The service ID from the D register 19 is decoded at the timing of the coincidence signal, and among the service processing circuits 7 to 10,
The VCDU data is output to the corresponding data.
【００３３】次に、ＶＣＤＵサービス処理回路７の詳細
な構成について説明する。図３は、図１中のＶＣＤＵサ
ービス処理回路の構成例を示すブロック図である。同図
において、ＶＣＤＵサービス処理回路７は、ＶＣＤＵサ
イズカウンタ２２と、ＶＣＤＵサイズレジスタ２３と、
出力制御器２４とを含んで構成されている。Next, a detailed configuration of the VCDU service processing circuit 7 will be described. FIG. 3 is a block diagram showing a configuration example of the VCDU service processing circuit in FIG. In the figure, the VCDU service processing circuit 7 includes a VCDU size counter 22, a VCDU size register 23,
An output controller 24 is included.
【００３４】ＶＣＤＵサイズレジスタ２３は、予め設定
されたＶＣＤＵ長を設定しておくレジスタである。ＶＣ
ＤＵサイズカウンタ２２は、ＶＣＩＤ識別回路６から入
力したデータ数をダウンカウントし、そのカウント値が
０の時に一致信号を発生する。出力制御器２４は、入力
データ（ＶＣＤＵ）を共通バッファ１１に書込むための
書込み信号を出力する。The VCDU size register 23 is a register in which a preset VCDU length is set. VC
The DU size counter 22 counts down the number of data input from the VCID identification circuit 6 and generates a coincidence signal when the count value is 0. The output controller 24 outputs a write signal for writing input data (VCDU) to the common buffer 11.
【００３５】かかる構成において、ＶＣＤＵサイズカウ
ンタ２２にて、入力データのオクテット数をダウンカウ
ントする。カウントの開始は、ＶＣＤＵの先頭から行
う。In such a configuration, the VCDU size counter 22 counts down the number of octets of the input data. The counting is started from the head of the VCDU.
【００３６】ＶＣＤＵサイズレジスタ２３には、使用前
にＶＣＤＵのサイズ−オクテット長を格納しておき、そ
の出力はＶＣＤＵサイズカウンタ２２へ出力される。Before use, the VCDU size register 23 stores the size of the VCDU minus the octet length, and the output is output to the VCDU size counter 22.
【００３７】ＶＣＤＵサイズカウンタ２２は、そのカウ
ント値が０になったとき一致信号を出力制御器２４へ出
力し、次のカウントのため、レジスタ２３からカウンタ
２２へＶＣＤＵデータのサイズを再ロードする。The VCDU size counter 22 outputs a coincidence signal to the output controller 24 when its count value becomes 0, and reloads the VCDU data size from the register 23 to the counter 22 for the next count.
【００３８】出力制御器２４は、入力のＶＣＤＵデータ
を、一致信号が出力するまで共通バッファ１１に出力す
る。この時、出力制御器２４は、データに合わせて書込
み信号を出力する。また、書込み終了と同時に書込み終
了信号を出力する。The output controller 24 outputs the input VCDU data to the common buffer 11 until a coincidence signal is output. At this time, the output controller 24 outputs a write signal in accordance with the data. Also, a write end signal is output simultaneously with the end of the write.
【００３９】次に、ＶＣＡサービス処理回路の詳細な構
成について説明する。図４は、図１中のＶＣＡサービス
処理回路８の構成例を示すブロック図である。同図にお
いて、ＶＣＡサービス処理回路８は、ＶＣＡサイズカウ
ンタ２５と、ＶＣＡサイズレジスタ２６と、ＶＣＤＵヘ
ッダカウンタ２７と、出力制御器２８とを含んで構成さ
れている。Next, a detailed configuration of the VCA service processing circuit will be described. FIG. 4 is a block diagram showing a configuration example of the VCA service processing circuit 8 in FIG. In the figure, the VCA service processing circuit 8 includes a VCA size counter 25, a VCA size register 26, a VCDU header counter 27, and an output controller 28.
【００４０】ＶＣＤＵヘッダカウンタ２７は、入力デー
タ数をカウントし、ＶＣＤＵヘッダ終了信号を発生しＶ
ＣＡサイズカウンタ２５に入力する。ＶＣＡサイズレジ
スタ２６は、予めＶＣＤＵデータ領域長を設定しておく
レジスタである。ＶＣＡサイズカウンタ２５は、ＶＣＩ
Ｄ識別回路から入力したデータ数をダウンカウントし、
そのカウント値が０の時に一致信号を発生する。出力制
御器２８は、ＶＣＡデータを共通バッファ１１に書込む
ための書込み信号を出力する。The VCDU header counter 27 counts the number of input data, generates a VCDU header end signal, and
Input to the CA size counter 25. The VCA size register 26 is a register in which the VCDU data area length is set in advance. The VCA size counter 25 has a VCI
Count down the number of data input from D identification circuit,
When the count value is 0, a coincidence signal is generated. The output controller 28 outputs a write signal for writing VCA data to the common buffer 11.
【００４１】かかる構成において、ＶＣＤＵヘッダカウ
ンタ２７は、ＶＣＤＵデータの先頭（ＶＣＤＵヘッダの
先頭）からカウントを開始し、ＶＣＤＵヘッダ長分（６
又は８オクテット）のデータを入力後、ＶＣＤＵヘッダ
終了信号をＶＣＡサイズカウンタ２５に出力する。ＶＣ
Ａサイズカウンタ２５にて、入力データのオクテット数
をダウンカウントする。カウントの開始は、ＶＣＤＵヘ
ッダカウンタ２７からのＶＣＤＵヘッダ終了以降から行
う。In this configuration, the VCDU header counter 27 starts counting from the beginning of the VCDU data (the beginning of the VCDU header), and counts up to the length of the VCDU header (6).
Or 8 octets) of data, and outputs a VCDU header end signal to the VCA size counter 25. VC
The A size counter 25 counts down the number of octets of the input data. The counting is started after the end of the VCDU header from the VCDU header counter 27.
【００４２】ＶＣＡサイズレジスタ２６には、使用前に
ＶＣＡのサイズ−オクテット長を格納しておき、その出
力はＶＣＡサイズカウンタ２５へ出力される。ＶＣＡサ
イズカウンタ２５は、そのカウント値が０になったとき
一致信号を出力制御器２８へ出力し、次のカウントのた
め、レジスタ２６からカウンタ２５へＶＣＡデータのサ
イズを再ロードする。The VCA size register 26 stores the size of the VCA minus the octet length before use, and its output is output to the VCA size counter 25. The VCA size counter 25 outputs a coincidence signal to the output controller 28 when the count value becomes 0, and reloads the size of the VCA data from the register 26 to the counter 25 for the next count.
【００４３】出力制御器２８は、入力のＶＣＤＵデータ
を、一致信号が出力されるまで共通バッファ１１に出力
する。この時、出力制御器２８は、データに合わせて書
込み信号を出力する。また、書込み終了と同時に書込み
終了信号を出力する。The output controller 28 outputs the input VCDU data to the common buffer 11 until a match signal is output. At this time, the output controller 28 outputs a write signal in accordance with the data. Also, a write end signal is output simultaneously with the end of the write.
【００４４】次に、ビットストリームサービス回路の詳
細な構成について説明する。図５は、図１中のビットス
トリームサービス処理回路９の構成例を示すブロック図
である。同図において、ビットストリームサイズカウン
タ２９と、ビットストリームサイズレジスタ３０と、Ｖ
ＣＤＵヘッダカウンタ３１と、出力制御器３２とから構
成されている。Next, a detailed configuration of the bit stream service circuit will be described. FIG. 5 is a block diagram showing a configuration example of the bit stream service processing circuit 9 in FIG. In the figure, a bit stream size counter 29, a bit stream size register 30,
It comprises a CDU header counter 31 and an output controller 32.
【００４５】ＶＣＤＵヘッダカウンタ３１は、入力デー
タ数をカウントし、先頭から６オクテット又は８オクテ
ット後にＶＣＤＵヘッダ終了パルスを発生しビットスト
リームサイズカウンタ２９に入力する。ビットストリー
ムサイズレジスタ３０は、ＢＰＤＵヘッダのビットスト
リームデータポインタを格納する。ビットストリームサ
イズカウンタ２９は、ＶＣＩＤ識別回路から入力したデ
ータ数をカウントし、そのカウント値が０の時に一致信
号を発生する。出力制御器３２は、ビットストリームデ
ータを共通バッファ１１に書込むための書込み信号を出
力する。The VCDU header counter 31 counts the number of input data, generates a VCDU header end pulse after 6 or 8 octets from the head, and inputs the pulse to the bit stream size counter 29. The bit stream size register 30 stores a bit stream data pointer of the BPDU header. The bit stream size counter 29 counts the number of data input from the VCID identification circuit, and generates a coincidence signal when the count value is 0. The output controller 32 outputs a write signal for writing bit stream data to the common buffer 11.
【００４６】かかる構成において、ＶＣＤＵヘッダカウ
ンタ３１は、ＶＣＤＵデータの先頭（ＶＣＤＵヘッダの
先頭）からカウントを開始し、ＶＣＤＵヘッダ長分（６
又は８オクテット）のデータを入力後、ＶＣＤＵヘッダ
終了信号をビットストリームサイズカウンタ２９に出力
する。ビットストリームサイズカウンタ２９にて、入力
データのオクテット数をダウンカウントする。カウント
の開始は、ＶＣＤＵヘッダカウンタ３１からのＶＣＤＵ
ヘッダ終了の２オクテット以降から行う。In this configuration, the VCDU header counter 31 starts counting from the beginning of the VCDU data (the beginning of the VCDU header), and counts up to the VCDU header length (6).
Or 8 octets) of data, and outputs a VCDU header end signal to the bit stream size counter 29. The bit stream size counter 29 counts down the number of octets of the input data. The counting is started by the VCDU from the VCDU header counter 31.
It starts from the 2nd octet after the end of the header.
【００４７】ビットストリームサイズレジスタ３０に
は、使用前にビットストリームのサイズ−オクテット長
を格納しておき、その出力はビットストリームサイズカ
ウンタ２９へ出力する。ビットストリームサイズカウン
タ２９は、そのカウント値が０になったとき一致信号を
出力制御器３２へ出力し、レジスタ３０からカウンタ２
９へビットストリームデータのサイズを再ロードする。The bit stream size register 30 stores the bit stream size minus the octet length before use, and outputs its output to the bit stream size counter 29. The bit stream size counter 29 outputs a coincidence signal to the output controller 32 when the count value becomes 0, and the register 30
9 is reloaded with the size of the bit stream data.
【００４８】出力制御器３２は、入力のＶＣＤＵデータ
を、一致信号が出されるまで共通バッファ１１に出力す
る。この時、出力制御器３２は、データに合わせて書込
み信号を出力する。また、書込み終了と同時に書込み終
了信号を出力する。The output controller 32 outputs the input VCDU data to the common buffer 11 until a match signal is output. At this time, the output controller 32 outputs a write signal in accordance with the data. Also, a write end signal is output simultaneously with the end of the write.
【００４９】次に、インサートサービス回路の詳細な構
成について説明する。図６は、図１中のインサートサー
ビス処理回路の構成例を示すブロック図である。同図に
おいて、インサートサービス処理回路は、インサートサ
イズカウンタ３３と、インサート領域サイズレジスタ３
４と、ＶＣＤＵヘッダカウンタ３５と、出力制御器３６
と、入力フレーム数カウンタ３７とを含んで構成されて
いる。Next, a detailed configuration of the insert service circuit will be described. FIG. 6 is a block diagram showing a configuration example of the insert service processing circuit in FIG. In the figure, an insert service processing circuit includes an insert size counter 33 and an insert area size register 3.
4, a VCDU header counter 35, and an output controller 36
And an input frame number counter 37.
【００５０】ＶＣＤＵヘッダカウンタ３５は、入力デー
タ数をカウントし、ＶＣＤＵヘッダ終了パルスを発生し
インサートサイズカウンタ３３に入力する。インサート
領域サイズレジスタ３４は、予めインサート領域長を設
定しておくレジスタである。インサートサイズカウンタ
３３は、ＶＣＩＤ識別回路から入力したデータ数をダウ
ンカウントし、そのカウント値が０のときに一致信号を
発生する。The VCDU header counter 35 counts the number of input data, generates a VCDU header end pulse, and inputs it to the insert size counter 33. The insert area size register 34 is a register in which an insert area length is set in advance. The insert size counter 33 counts down the number of data input from the VCID identification circuit, and generates a coincidence signal when the count value is 0.
【００５１】出力制御器３６は、インサートデータを共
通バッファ１１に書込むための書込み信号を出力する。
入力フレーム数カウンタ３７は、入力フレーム数をカウ
ントし、出力制御器３６の書込み終了パルスの出力タイ
ミングを制御する。The output controller 36 outputs a write signal for writing the insert data into the common buffer 11.
The input frame number counter 37 counts the number of input frames and controls the output timing of the write end pulse of the output controller 36.
【００５２】かかる構成において、ＶＣＤＵヘッダカウ
ンタ３５は、ＶＣＤＵデータの先頭（ＶＣＤＵヘッダの
先頭）からカウントを開始し、ＶＣＤＵヘッダ長分（６
又は８オクテット）のデータを入力後、ＶＣＤＵヘッダ
終了信号をインサートサイズカウンタ３３に出力する。
インサートサイズカウンタ３３にて、入力データのオク
テット数をダウンカウントする。カウントの開始は、Ｖ
ＣＤＵヘッダカウンタ３５からのＶＣＤＵヘッダ終了以
降から行う。In such a configuration, the VCDU header counter 35 starts counting from the beginning of the VCDU data (the beginning of the VCDU header), and counts up to the VCDU header length (6).
Or 8 octets) of data, and outputs a VCDU header end signal to the insert size counter 33.
The insert size counter 33 counts down the number of octets of the input data. The start of counting is V
This is performed after the end of the VCDU header from the CDU header counter 35.
【００５３】インサート領域サイズレジスタ３４には、
使用前にインサート領域のサイズ−オクテット長を格納
しておき、その出力はインサートサイズカウンタ３３へ
出力する。インサートサイズカウンタ３３は、そのカウ
ント値が０になったとき一致信号を出力制御器３６へ出
力し、レジスタ３４からカウンタ３３へインサートデー
タのサイズを再ロードする。In the insert area size register 34,
Before use, the size of the insert area-octet length is stored, and the output is output to the insert size counter 33. When the count value becomes 0, the insert size counter 33 outputs a coincidence signal to the output controller 36, and reloads the size of the insert data from the register 34 to the counter 33.
【００５４】出力制御器３６は、入力のＶＣＤＵデータ
を、一致信号が出力されるまで共通バッファ１１に出力
する。この時、出力制御器３６は、データに合わせて書
込み信号を出力する。The output controller 36 outputs the input VCDU data to the common buffer 11 until a match signal is output. At this time, the output controller 36 outputs a write signal in accordance with the data.
【００５５】入力フレーム数カウンタ３７は、使用前に
設定された取込みフレーム数に一致するまで、インサー
トサイズカウンタ３３の一致信号をカウントし、一致信
号を出力制御器３６に出力する。出力制御器３６は、入
力フレーム数カウンタ３７から一致信号が出力されてい
れば、書込み終了と同時に書込み終了信号を出力する。The input frame number counter 37 counts the coincidence signal of the insert size counter 33 and outputs the coincidence signal to the output controller 36 until the number of frames matches the number of frames set before use. If a match signal has been output from the input frame number counter 37, the output controller 36 outputs a write end signal simultaneously with the end of writing.
【００５６】図１に戻り、同図中の各部の動作につい
て、より詳細に説明する。Returning to FIG. 1, the operation of each unit in the figure will be described in more detail.
【００５７】フレーム同期回路２に入力したＣＡＤＵ
は、フレーム同期後デランダマイザ３、ＣＲＣチェック
４、リードソロモン復号５の各処理を実施後、ＣＣＳＤ
Ｓフレームサービス処理回路１に入力される。ＣＣＳＤ
Ｓフレームサービス処理回路１の入力は、ＶＣＤＵ形式
となっている。CADU input to the frame synchronization circuit 2
Performs the processes of the de-randomizer 3, the CRC check 4, and the Reed-Solomon decoding 5 after the frame synchronization,
It is input to the S frame service processing circuit 1. CCSD
The input of the S frame service processing circuit 1 is in VCDU format.
【００５８】ＶＣＩＤ識別回路にて入力したＶＣＤＵの
ＶＣＤＵヘッダからＶＣＩＤを抽出し、入力データをＶ
ＣＩＤ毎に振り分け、該当のサービス処理をするため
に、ＶＣＤＵサービス処理回路７、ＶＣＡサービス処理
回路８、ビットストリームサービス回路９、インサート
サービス回路１０へ出力する。各サービス処理回路７〜
１０で処理されたデータは、共通バッファ１１に書込ま
れて格納される。この共通バッファ１１に書込むとき、
各処理回路から順次アクセスするように動作するので、
衝突防止の機能を設ける必要はない。The VCID is extracted from the VCDU header of the VCDU input by the VCID identification circuit, and the input data is
The data is distributed to each CID and output to the VCDU service processing circuit 7, VCA service processing circuit 8, bit stream service circuit 9, and insert service circuit 10 in order to perform the corresponding service processing. Each service processing circuit 7 ~
The data processed in 10 is written and stored in the common buffer 11. When writing to this common buffer 11,
It operates so that it is accessed sequentially from each processing circuit,
It is not necessary to provide a collision prevention function.
【００５９】次に、ＣＰＵを用いたソフトウェアによ
り、共通バッファ１１のデータを読出し、ＡＯＳパケッ
トサービス処理ソフトウェア１２にてパケット処理後、
ネットワークインタフェースソフトウェア１３によりユ
ーザ要求に合ったインタフェースプロトコル処理を実施
し、ネットワークインタフェース回路１４を介してユー
ザへサービス処理したデータを出力する。ユーザ要求に
よっては、ＡＯＳパケットサービス処理をせずに出力す
る。なお、ＡＯＳパケットサービス処理ソフトウェア１
２は、図１１中のＡＯＳサービス処理ソフトウェア１２
の一部であり、ハードウェア化せずにソフトウェアで実
現した方が良い部分である。Next, the data in the common buffer 11 is read out by the software using the CPU, and the packet is processed by the AOS packet service processing software 12.
The interface protocol processing according to the user request is performed by the network interface software 13, and the service-processed data is output to the user via the network interface circuit 14. Depending on the user request, it is output without performing the AOS packet service processing. AOS packet service processing software 1
2 is the AOS service processing software 12 in FIG.
This is a part that should be realized by software without hardware.
【００６０】ここで、図１中のＡＯＳパケットサービス
処理ソフトウェア１２が行う処理について図７を参照し
て説明する。同図において、まず、パケットからパケッ
トヘッダを抽出する（ステップＳ１０１）。次に、ＡＰ
ＩＤが定義されていれば、パケットヘッダの他の項目は
正しいかどうか判断する（ステップＳ１０２→Ｓ１０
３）。ステップＳ１０２においてＡＰＩＤが定義されて
いない場合及びステップＳ１０３において他の項目が正
しくない場合には、入力されたパケットを破棄し（ステ
ップＳ１５）、処理を終了する。Here, the processing performed by the AOS packet service processing software 12 in FIG. 1 will be described with reference to FIG. In the figure, first, a packet header is extracted from the packet (step S101). Next, AP
If the ID is defined, it is determined whether the other items of the packet header are correct (step S102 → S10).
3). If the APID is not defined in step S102 or if other items are incorrect in step S103, the input packet is discarded (step S15), and the process ends.
【００６１】一方、ステップＳ１０３において他の項目
が正しい場合は、パケットを抽出し（ステップＳ１０３
→Ｓ１０４）、処理を終了する。On the other hand, if the other items are correct in step S103, the packet is extracted (step S103).
→ S104), the process ends.
【００６２】次に、本発明の第２の実施の形態について
図面を参照して説明する。本実施形態の回路の基本的な
回路構成は、第１の実施の形態な回路構成と同じであ
る。Next, a second embodiment of the present invention will be described with reference to the drawings. The basic circuit configuration of the circuit of the present embodiment is the same as the circuit configuration of the first embodiment.
【００６３】図８を参照すると、同図の構成は、図５中
の入力と出力制御器３２との間に、パラレル／シリアル
変換器３８を設けた構成である。パラレル／シリアル変
換器３８により入力データをシリアルデータに変換し、
外部（ユーザ）へシリアルデータとして出力する。ビッ
トストリームサイズカウンタ２９は、ビットストリーム
データのビット数をカウントする。この図８の構成によ
るビットストリームサービス処理回路は、ビットストリ
ームデータをネットワークインタフェースによる供給で
はなく、ハードワイヤで要求するユーザに対し効果を有
する。Referring to FIG. 8, the configuration in FIG. 8 is a configuration in which a parallel / serial converter 38 is provided between the input and output controllers 32 in FIG. The input data is converted into serial data by the parallel / serial converter 38,
Output as serial data to the outside (user). The bit stream size counter 29 counts the number of bits of the bit stream data. The bit stream service processing circuit having the configuration of FIG. 8 is effective for a user who requests bit stream data not by a network interface but by a hard wire.
【００６４】[0064]
【発明の効果】以上説明したように本発明は、フレーム
レベルのサービスをハードウェアで実現することによ
り、ＣＰＵ処理能力に依存するソフトウェア処理に比べ
高速データ処理が可能なため、ＡＯＳのフレームレベル
のサービスを高速処理できるという効果があるまた、。
短いインサートデータをハードウェアにて、指定フレー
ム数分取込んでから共通バッファに書込むことにより、
データ長の比較的短いインサートデータをまとまった単
位で処理できるという効果がある。As described above, according to the present invention, by realizing frame-level services by hardware, high-speed data processing can be performed as compared with software processing that depends on the CPU processing capability. In addition, there is an effect that the service can be processed at high speed.
By capturing short insert data by the specified number of frames with hardware and writing it to the common buffer,
There is an effect that insert data having a relatively short data length can be processed in a unit.
【図１】本発明の第１の実施形態によるＣＣＳＤＳフレ
ームサービス処理回路の構成を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a CCSDS frame service processing circuit according to a first embodiment of the present invention.
【図２】図１中のＶＣＩＤ識別回路の内部構成例を示す
ブロック図である。FIG. 2 is a block diagram illustrating an example of an internal configuration of a VCID identification circuit in FIG. 1;
【図３】図１中のＶＣＤＵサービス処理回路の内部構成
例を示すブロック図である。FIG. 3 is a block diagram showing an example of an internal configuration of a VCDU service processing circuit in FIG. 1;
【図４】図１中のＶＣＡサービス処理回路の内部構成例
を示すブロック図である。FIG. 4 is a block diagram showing an example of an internal configuration of a VCA service processing circuit in FIG. 1;
【図５】図１中のビットストリームサービス処理回路の
内部構成例を示すブロック図である。FIG. 5 is a block diagram showing an example of an internal configuration of a bit stream service processing circuit in FIG. 1;
【図６】図１中のインサートサービス処理回路の内部構
成例を示すブロック図である。FIG. 6 is a block diagram showing an example of an internal configuration of an insert service processing circuit in FIG. 1;
【図７】図１中のＡＯＳパケットサービス処理ソフトウ
ェアによる処理を示すフローチャートである。FIG. 7 is a flowchart showing processing by AOS packet service processing software in FIG. 1;
【図８】本発明の第２の実施形態によるＣＣＳＤＳフレ
ームサービス処理回路におけるビットストリームサービ
ス処理回路の内部構成を示すブロック図である。FIG. 8 is a block diagram illustrating an internal configuration of a bit stream service processing circuit in a CCSDS frame service processing circuit according to a second embodiment of the present invention.
【図９】ＣＣＳＤＳ ＡＯＳ形式の入力データフォーマ
ットを示す図である。FIG. 9 is a diagram showing an input data format of the CCSDS AOS format.
【図１０】ＣＣＳＤＳ ＡＯＳ形式の入力データフォー
マットの一部を示す図である。FIG. 10 is a diagram showing a part of an input data format of the CCSDS AOS format.
【図１１】従来のＣＣＳＤＳフレームサービス処理回路
の構成を示すブロック図である。FIG. 11 is a block diagram showing a configuration of a conventional CCSDS frame service processing circuit.
【図１２】図１１中のＡＯＳサービス処理ソフトウェア
による処理を示すフローチャートである。FIG. 12 is a flowchart showing processing by AOS service processing software in FIG. 11;
１ ＣＣＳＤＳフレームサービス処理回路 ２ フレーム同期回路 ３ デランダマイザ回路 ４ ＣＲＣチェック回路 ５ リードソロモン復号回路 ６ ＶＣＩＤ識別回路 ７ ＶＣＤＵサービス処理回路 ８ ＶＣＡサービス処理回路 ９ ビットストリームサービス処理回路 １０ インサートサービス処理回路 １１ 共通バッファ １２ ＡＯＳパケットサービス処理ソフトウェア １３ ネットワークインタフェースソフトウェア １４ ネットワークインタフェース回路 １５ ＶＣＩＤ抽出カウンタ １６ 比較器 １７ ＶＣＩＤレジスタ １８ サービスＩＤデコーダ １９ サービスＩＤレジスタ ２０ ＶＣＩＤ／サービスＩＤテーブル ２１ ＶＣＩＤ発生カウンタ ２２ ＶＣＩＤサイズカウンタ ２３ ＶＣＤＵサイズレジスタ ２４，２８，３２，３６ 出力制御器 ２５ ＶＣＡサイズカウンタ ２６ ＶＣＡサイズレジスタ ２７ ＶＣＤＵヘッダカウンタ ２９ ビットストリームサイズカウンタ ３０ ビットストリームサイズレジスタ ３１ ＶＣＤＵヘッダカウンタ ３３ インサートサイズカウンタ ３４ インサート領域サイズレジスタ ３５ ＶＣＤＵヘッダカウンタ ３７ 入力フレーム数カウンタ ３８ パラレル／シリアル変換器 DESCRIPTION OF SYMBOLS 1 CCSDS frame service processing circuit 2 Frame synchronization circuit 3 Derandomizer circuit 4 CRC check circuit 5 Reed-Solomon decoding circuit 6 VCID identification circuit 7 VCDU service processing circuit 8 VCA service processing circuit 9 Bit stream service processing circuit 10 Insert service processing circuit 11 Common Buffer 12 AOS packet service processing software 13 Network interface software 14 Network interface circuit 15 VCID extraction counter 16 Comparator 17 VCID register 18 Service ID decoder 19 Service ID register 20 VCID / service ID table 21 VCID generation counter 22 VCID size counter 23 VCDU size Register 24, 28, 32, 36 Output controller 25 V CA size counter 26 VCA size register 27 VCDU header counter 29 Bit stream size counter 30 Bit stream size register 31 VCDU header counter 33 Insert size counter 34 Insert area size register 35 VCDU header counter 37 Input frame number counter 38 Parallel / serial converter
Claims (8)
レベルのサービス処理をサービス毎に振分ける振分け手
段と、前記振分け手段によって振分けられた各サービス
処理を行うサービス処理手段とを含むことを特徴とする
ＣＣＳＤＳフレームサービス処理回路。1. A CCSDS frame service comprising: a distributing means for distributing frame-level service processing of a CCSDS AOS service for each service; and a service processing means for performing each service processing distributed by the distributing means. Processing circuit.
に応じてサービス処理を振分けることを特徴とする請求
項１記載のＣＣＳＤＳフレームサービス処理回路。2. The method according to claim 1, wherein the allocating means is a virtual path ID.
2. The CCSDS frame service processing circuit according to claim 1, wherein the service processing is distributed according to the following.
段によって振分けられた各サービス処理をハードウェア
回路によって実行することを特徴とする請求項１又は２
記載のＣＣＳＤＳフレームサービス処理回路。3. The service processing unit according to claim 1, wherein each of the service processes allocated by the distribution unit is executed by a hardware circuit.
CCSDS frame service processing circuit as described.
ビス処理を実行することを特徴とする請求項３記載のＣ
ＣＳＤＳフレームサービス処理回路。4. The C according to claim 3, wherein the hardware circuit executes a VCDU service process.
CSDS frame service processing circuit.
ス処理を実行することを特徴とする請求項３記載のＣＣ
ＳＤＳフレームサービス処理回路。5. The CC according to claim 3, wherein the hardware circuit executes a VCA service process.
SDS frame service processing circuit.
ームサービス処理を実行することを特徴とする請求項３
記載のＣＣＳＤＳフレームサービス処理回路。6. The hardware circuit according to claim 3, wherein the hardware circuit executes a bit stream service process.
CCSDS frame service processing circuit as described.
ービス処理を実行することを特徴とする請求項３記載の
ＣＣＳＤＳフレームサービス処理回路。7. The CCSDS frame service processing circuit according to claim 3, wherein said hardware circuit executes an insert service process.
格納する共通バッファを更に含み、この共通バッファか
らサービス処理結果を抽出するようにしたことを特徴と
する請求項３〜７のいずれかに記載のＣＣＳＤＳフレー
ムサービス処理回路。8. The apparatus according to claim 3, further comprising a common buffer for sequentially storing execution results of said service processing means, and extracting service processing results from said common buffer. CCSDS frame service processing circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32041499A JP2001144665A (en) | 1999-11-11 | 1999-11-11 | Ccsds frame service processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32041499A JP2001144665A (en) | 1999-11-11 | 1999-11-11 | Ccsds frame service processing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001144665A true JP2001144665A (en) | 2001-05-25 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP32041499A Pending JP2001144665A (en) | 1999-11-11 | 1999-11-11 | Ccsds frame service processing circuit |
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1999
- 1999-11-11 JP JP32041499A patent/JP2001144665A/en active Pending
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