JP2001142775A - Data processor - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、メモリアクセスを
伴うデータ処理装置に関する。The present invention relates to a data processing device with memory access.
【0002】[0002]
【従来の技術】従来から、システムLSI(Large Scale
Integration) と呼ばれるプロセッサ、コントローラ、
DSP(Digital Signal Processor)などのデータ処理装
置を用いて画像処理を行われている。また、民生用テレ
ビおよびコンピュータの双方ディスプレイに対応可能な
システムに用いられる画像処理装置では、多種類のフォ
ーマットの画像データを扱うことが要求されている。2. Description of the Related Art Conventionally, a system LSI (Large Scale) has been used.
Integration) processor, controller,
Image processing is performed using a data processing device such as a DSP (Digital Signal Processor). Further, an image processing apparatus used in a system capable of supporting both displays of a consumer television and a computer is required to handle image data of various formats.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、上述し
たデータ処理装置では、扱う対象となる画像データのデ
ータ量が膨大であるために、データ処理装置とシステム
メモリ(メインメモリ)との間のアクセスのデータ幅
(バンド幅)が十分に確保できないという問題がある。
特に、リアルタイム処理が要求される画像通信や放送な
どに用いられるオンラインシステム、あるいは同期系の
時刻が定められているシステムなどに用いられる画像処
理装置では、上述したバンド幅の問題は深刻であり、性
能を向上させる上でのボトルネックとなっている。However, in the above-described data processing apparatus, since the amount of image data to be handled is enormous, access between the data processing apparatus and a system memory (main memory) is not possible. There is a problem that a sufficient data width (bandwidth) cannot be secured.
In particular, the bandwidth problem described above is serious in an online system used for image communication or broadcasting where real-time processing is required, or in an image processing device used for a system in which the time of a synchronous system is determined. It is a bottleneck in improving performance.
【0004】また、上述したように多種類のフォーマッ
トの画像データを扱う画像処理装置では、それぞれのフ
ォーマットに応じたハードウェアを個別に設計すると、
システムが大規模化するという問題がある。また、画像
処理装置で処理されるデータを記憶するシステムメモリ
内での画像データの記憶フォーマットは様々であるが、
システムメモリに対してのアクセスのバンド幅は固定で
あるため、画像フォーマットによってはバンド幅を十分
に使ったメモリアクセスができず、十分な性能が得られ
ないという問題がある。In an image processing apparatus that handles image data of various formats as described above, if hardware corresponding to each format is individually designed,
There is a problem that the system becomes larger. Further, the storage format of image data in the system memory that stores data processed by the image processing device is various,
Since the bandwidth of access to the system memory is fixed, there is a problem that memory access using a sufficient bandwidth cannot be performed depending on an image format, and sufficient performance cannot be obtained.
【0005】例えば、図11に示すように、システムメ
モリに対してのアクセスのバンド幅が64ビットである
場合に、1ピクセルのピクセルデータが24ビットのフ
ォーマットの画像データを扱う場合を考える。従来で
は、2個のピクセルデータからなる48ビットの画像デ
ータを単位としてシステムメモリにアクセスを行い、シ
ステムメモリには当該48ビットの画像データを単位と
して記憶を行っていた。しかしながら、図11に示す場
合には、システムメモリ内の記憶領域の各行には64ビ
ットのうち48ビットにしか有効なデータ150が記憶
されず、残りの16ビットには無効なデータ151が記
憶される。従って、システムメモリの利用効率が低くな
り、必要以上に大きな容量のシステムメモリが必要にな
るという問題がある。また、システムメモリと画像処理
装置との間のデータ転送においても、バンド幅64ビッ
トにも係わらず48ビットしか有効なデータを転送しな
いため、バンド幅64ビットの全てに有効なデータを転
送した場合に比べてデータ転送回数が多くなり、システ
ムメモリに対してのアクセス速度を向上させることが困
難になるという問題がある。For example, as shown in FIG. 11, consider a case where the bandwidth of access to the system memory is 64 bits, and pixel data of one pixel handles image data of a 24-bit format. Conventionally, the system memory is accessed in units of 48-bit image data composed of two pieces of pixel data, and stored in the system memory in units of the 48-bit image data. However, in the case shown in FIG. 11, valid data 150 is stored in only 48 bits out of 64 bits in each row of the storage area in the system memory, and invalid data 151 is stored in the remaining 16 bits. You. Therefore, there is a problem that the use efficiency of the system memory is reduced, and an unnecessarily large capacity of the system memory is required. Also, in the data transfer between the system memory and the image processing apparatus, since only 48 bits of valid data are transferred in spite of the 64 bits of bandwidth, when data valid for all of the 64 bits of bandwidth is transferred. In this case, the number of times of data transfer increases, and it is difficult to improve the access speed to the system memory.
【0006】例えば、コンピュータの分野で広く利用さ
れている1フレームが1024ピクセル(横)×768
ピクセル(縦)の表示を行い、1個のピクセルデータが
24ビットのXGA(eXtended Graphics Array) フォー
マットを採用した画像データでは、横方向の1ラインの
データ量は24576ビット(=24ビット×1024
ピクセル)となる。このようなXGAフォーマットの画
像データを、図11に示した方式でバンド幅64ビット
のデータ転送によってシステムメモリに記憶すると、画
像データが512回(=24576/48)のデータ転
送によってシステムメモリ内の512行の記憶領域に書
き込まれる。しかしながら、XGAフォーマットの1フ
レーム分の24576ビットの画像データは、例えば、
64ビットのバンド幅を全て有効に使用した場合には、
384回のデータ転送によってシステムメモリ内の38
4行の記憶領域に記憶可能であり、前述した例では、こ
の場合に比べて、データ転送レートが約33%低いと共
に記憶領域が約1.3倍になっている。上述した問題
は、画像データを扱うデータ処理装置の他に、所定のデ
ータ長の複数のモジュールからなるデータであってフォ
ーマットによって前記所定のデータ長が異なる複数のフ
ォーマットのデータを扱うデータ処理装置においても同
様に生じる。For example, one frame widely used in the field of computers is 1024 pixels (horizontal) × 768.
In image data that displays pixels (vertical) and employs an XGA (eXtended Graphics Array) format in which one pixel data is 24 bits, the data amount of one horizontal line is 24576 bits (= 24 bits × 1024).
Pixels). When such image data of the XGA format is stored in the system memory by the data transfer of a 64-bit bandwidth in the method shown in FIG. 11, the image data is transferred 512 times (= 24576/48) in the system memory. The data is written to the storage area of 512 rows. However, image data of 24576 bits for one frame in the XGA format is, for example,
If all of the 64-bit bandwidth is used effectively,
By 384 data transfers, 38
The data can be stored in four rows of storage areas. In the above-described example, the data transfer rate is lower by about 33% and the storage area is about 1.3 times higher than in this case. The above-described problem occurs in a data processing device that handles data of a plurality of formats, which is data including a plurality of modules having a predetermined data length and differs in the predetermined data length depending on a format, in addition to a data processing device that handles image data. Occurs similarly.
【0007】本発明は上述した従来技術の問題点に鑑み
てなされ、種々の画像フォーマットを採用した場合で
も、高いデータ転送レートを実現でき、しかもメモリの
記憶領域を効率的に使用できるデータ処理装置を提供す
ることを目的とする。また、本発明は、所定のデータ長
の複数のモジュールからなるデータであってフォーマッ
トによって前記所定のデータ長が異なる複数のフォーマ
ットのデータを扱う場合でも、高いデータ転送レートを
実現でき、しかもメモリの記憶領域を効率的に使用でき
るデータ処理装置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and has a data processing apparatus capable of realizing a high data transfer rate and efficiently using a storage area of a memory even when various image formats are adopted. The purpose is to provide. Further, the present invention can realize a high data transfer rate even when handling data of a plurality of formats having a plurality of modules having a predetermined data length and having the predetermined data length different depending on the format, and furthermore, can realize a high data transfer rate. An object of the present invention is to provide a data processing device capable of efficiently using a storage area.
【0008】[0008]
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
第1の観点のデータ処理装置は、所定のデータ長の複数
のモジュールからなるデータであってフォーマットによ
って前記所定のデータ長が異なる複数のフォーマットの
データを扱うデータ処理装置であって、記憶回路と、デ
ータ伝送路と、前記データ伝送路を介して前記記憶回路
にアクセスを行う際に、前記複数の何れのフォーマット
のデータを扱う場合でも、前記データ伝送路のデータ幅
を全て使って前記データを伝送するように、前記複数の
モジュールの伝送パターンを決定し、必要に応じて少な
くとも一の前記モジュールを分割して異なるタイミング
で前記データ伝送路を介して伝送させる制御回路とを有
する。In order to solve the above-mentioned problems of the prior art and achieve the above object, a data processing apparatus according to a first aspect of the present invention comprises a plurality of modules each having a predetermined data length. A data processing device that handles data of a plurality of formats, wherein the predetermined data length is different depending on the format, comprising: a storage circuit, a data transmission path, and accessing the storage circuit via the data transmission path. When performing the data of any one of the plurality of formats, the transmission pattern of the plurality of modules is determined so that the data is transmitted using the entire data width of the data transmission path. And a control circuit that divides at least one of the modules according to the timing and transmits the divided modules via the data transmission path at different timings.
【0009】本発明の第1の観点のデータ処理装置の作
用は以下のようになる。例えば、モジュールを分割する
ことなしに単数または複数のモジュールによってデータ
伝送路のデータ幅が全て使い切った伝送が可能な場合に
は、制御回路の制御によって、当該単数または複数のモ
ジュールを単位としてデータ伝送路を介して記憶回路に
アクセスが行われる。また、データ伝送路のデータ幅を
全て使い切った伝送を行うには少なくとも一つのモジュ
ールを分割する必要がある場合には、制御回路の制御に
よって、少なくとも一つのモジュールを分割し、当該分
割によって得られたモジュールと、必要に応じてその他
の単数または複数のモジュールとを組み合わせた単位
で、データ伝送路を介して当該データ伝送路のデータ幅
を全て使って前記記憶回路にアクセスが行われる。この
場合に、一つのモジュールを分割して得られた複数のデ
ータについての前記記憶回路へのアクセスは、制御回路
の制御によって、異なるタイミングでデータ伝送路を介
して行われる。このように、データ伝送路のデータ幅を
全て使って前記記憶回路にアクセスを行うことで、前記
記憶回路にアクセスを行う際のデータ転送レートを高め
ることができる。The operation of the data processing apparatus according to the first aspect of the present invention is as follows. For example, when the data width of the data transmission path can be completely used by one or more modules without dividing the module, the transmission of the data can be performed in units of the one or more modules under the control of the control circuit. Access is made to the storage circuit via the path. When it is necessary to divide at least one module in order to perform transmission using the entire data width of the data transmission path, at least one module is divided under the control of the control circuit, and obtained by the division. The storage circuit is accessed via the data transmission path by using the entire data width of the data transmission path in units of a combination of the module and the other single or plural modules as necessary. In this case, access to the storage circuit for a plurality of data obtained by dividing one module is performed via data transmission paths at different timings under the control of the control circuit. Thus, by accessing the storage circuit using the entire data width of the data transmission path, the data transfer rate when accessing the storage circuit can be increased.
【0010】本発明の第1の観点のデータ処理装置は、
好ましくは、前記データ伝送路のデータ幅と、前記記憶
回路のデータ幅とは同じである。[0010] A data processing apparatus according to a first aspect of the present invention comprises:
Preferably, the data width of the data transmission path is the same as the data width of the storage circuit.
【0011】また、本発明の第1の観点のデータ処理装
置は、好ましくは、前記制御回路は、前記記憶回路に対
してのアクセスを、前記データ伝送路を介して前記デー
タをDRAMの持つバースト転送モードを利用して行
う。Further, in the data processing apparatus according to the first aspect of the present invention, preferably, the control circuit performs an access to the storage circuit by a burst having the data in a DRAM via the data transmission path. This is performed using the transfer mode.
【0012】また、本発明の第2の観点のデータ処理装
置は、所定のデータ長の複数のピクセルデータからなる
フレームデータまたはフィールドデータであってフォー
マットによって前記所定のデータ長が異なる複数のフレ
ームデータまたはフィールドデータを扱うデータ処理装
置であって、前記フレームデータまたはフィールドデー
タを記憶する記憶回路と、データ伝送路と、前記データ
伝送路を介して前記記憶回路にアクセスを行う際に、前
記複数の何れのフォーマットのデータを扱う場合でも、
前記データ伝送路のデータ幅を全て使って前記ピクセル
データを伝送するように、前記複数のピクセルデータの
伝送パターンを決定し、必要に応じて少なくとも一の前
記ピクセルデータを分割して異なるタイミングで前記デ
ータ伝送路を介して伝送させる制御回路とを有する。Further, a data processing apparatus according to a second aspect of the present invention is a data processing apparatus comprising: a plurality of frame data comprising a plurality of pixel data having a predetermined data length; Or a data processing device that handles field data, a storage circuit that stores the frame data or field data, a data transmission path, and when accessing the storage circuit via the data transmission path, Regardless of the data format,
The transmission pattern of the plurality of pixel data is determined so that the pixel data is transmitted using the entire data width of the data transmission path, and at least one of the pixel data is divided at different timings as necessary. And a control circuit for transmitting the data via a data transmission path.
【0013】本発明の第2の観点のデータ処理装置の作
用は以下のようになる。例えば、ピクセルデータを分割
することなしに単数または複数のピクセルデータによっ
てデータ伝送路のデータ幅が全て使い切った伝送が可能
な場合には、制御回路の制御によって、当該単数または
複数のピクセルデータを単位としてデータ伝送路を介し
て記憶回路にアクセスが行われる。また、データ伝送路
のデータ幅を全て使い切った伝送を行うには少なくとも
一つのピクセルデータを分割する必要がある場合には、
制御回路の制御によって、少なくとも一つのピクセルデ
ータを分割し、当該分割によって得られたピクセルデー
タと、必要に応じてその他の単数または複数のピクセル
データとを組み合わせた単位で、データ伝送路を介して
当該データ伝送路のデータ幅を全て使って前記記憶回路
にアクセスが行われる。この場合に、一のピクセルデー
タを分割して得られた複数のデータについての前記記憶
回路へのアクセスは、制御回路の制御によって、異なる
タイミングでデータ伝送路を介して行われる。The operation of the data processing device according to the second aspect of the present invention is as follows. For example, if the data width of the data transmission path can be completely used by the single or multiple pixel data without dividing the pixel data, the single or multiple pixel data can be unitized by the control of the control circuit. And the storage circuit is accessed via the data transmission path. Also, when it is necessary to divide at least one pixel data in order to perform transmission using the entire data width of the data transmission path,
Under the control of the control circuit, at least one pixel data is divided, and in a unit obtained by combining the pixel data obtained by the division and other single or plural pixel data as necessary, via the data transmission path. The storage circuit is accessed using the entire data width of the data transmission path. In this case, access to the storage circuit for a plurality of data obtained by dividing one pixel data is performed via the data transmission path at different timings under the control of the control circuit.
【0014】また、本発明の第2の観点のデータ処理装
置は、好ましくは、前記制御回路は、前記フレームデー
タまたは前記フィールドデータに対応する画像の各ライ
ンの先頭の前記ピクセルデータを、1回の前記バースト
転送によって転送されるデータ量の整数倍のデータ量に
対応したアドレス間隔で前記記憶回路に記憶する。Further, in the data processing apparatus according to the second aspect of the present invention, preferably, the control circuit stores the pixel data at the head of each line of an image corresponding to the frame data or the field data once. The data is stored in the storage circuit at address intervals corresponding to an integral multiple of the amount of data transferred by the burst transfer.
【0015】また、本発明の第2の観点のデータ処理装
置は、好ましくは、フレームデータまたはフィールドデ
ータに対応する画像の一部の領域の前記ピクセルデータ
を前記記憶回路から読み出す場合に、前記制御回路は、
前記一部の領域を全て含む複数のラインの前記ピクセル
データを前記記憶回路から順に読み出して前記データ伝
送路を介して伝送する。Preferably, the data processing apparatus according to the second aspect of the present invention, when reading out the pixel data of a partial area of an image corresponding to frame data or field data from the storage circuit, The circuit is
The pixel data of a plurality of lines including all of the partial area are sequentially read from the storage circuit and transmitted via the data transmission path.
【0016】また、本発明の第2の観点のデータ処理装
置は、好ましくは、前記データ伝送路を介して入力した
前記記憶回路から読み出された前記複数のラインの前記
ピクセルデータのうち前記一部の領域に対応するピクセ
ルデータを選択して処理する処理回路をさらに有する。In the data processing apparatus according to the second aspect of the present invention, preferably, the one or more of the pixel data of the plurality of lines read from the storage circuit input through the data transmission path are included. And a processing circuit for selecting and processing pixel data corresponding to the region of the section.
【0017】また、本発明の第3の観点のデータ処理装
置は、所定のデータ長の複数のモジュールからなるデー
タであってフォーマットによって前記所定のデータ長が
異なる複数のフォーマットのデータを扱うデータ処理装
置であって、前記複数のモジュールを共通のデータ幅を
持つ複数のラインデータとして記憶し、当該記憶したラ
インデータを書き込み順に読み出す第1の記憶回路と、
前記複数の何れのフォーマットのデータを扱う場合で
も、前記ラインデータの前記データ幅を全て使い切るよ
うに前記モジュールを入れた前記ラインデータを前記第
1の記憶回路に書き込み、必要に応じて少なくとも一の
前記モジュールを分割して異なる前記ラインデータに入
れて前記第1の記憶回路に書き込む処理回路と、前記第
1の記憶回路と同じデータ幅を持つデータ伝送路と、第
2の記憶回路と、前記第1の記憶回路から読み出した前
記ラインデータを、前記第2の記憶回路に書き込む記憶
制御回路とを有する。Further, a data processing apparatus according to a third aspect of the present invention is a data processing apparatus for handling data of a plurality of formats, each of which comprises a plurality of modules having a predetermined data length, wherein the predetermined data length differs depending on the format. A first storage circuit which stores the plurality of modules as a plurality of line data having a common data width, and reads out the stored line data in a writing order;
In the case of handling data in any of the plurality of formats, the line data containing the module is written into the first storage circuit so as to use up the entire data width of the line data, and at least one A processing circuit for dividing the module into different line data and writing the divided data into the first storage circuit, a data transmission path having the same data width as the first storage circuit, a second storage circuit, A storage control circuit for writing the line data read from the first storage circuit to the second storage circuit.
【0018】本発明の第3の観点のデータ処理装置の作
用は以下のようになる。処理回路によって、複数の何れ
のフォーマットのデータを扱う場合でも、前記ラインデ
ータのデータ幅を全て使い切るように前記モジュールを
入れた前記ラインデータが第1の記憶回路に書き込ま
れ、必要に応じて少なくとも一の前記モジュールを分割
して異なる前記ラインデータに入れて前記第1の記憶回
路に書き込まれる。そして、記憶制御回路の制御によっ
て、前記第1の記憶回路から、前記ラインデータが書き
込み順に読み出されて、当該読み出されたラインデータ
が第2の記憶回路に書き込まれる。The operation of the data processing device according to the third aspect of the present invention is as follows. In the case where data of any one of a plurality of formats is handled by the processing circuit, the line data including the module is written into the first storage circuit so as to use up the entire data width of the line data, and if necessary, at least, One of the modules is divided into different line data and written into the first storage circuit. Then, under the control of the storage control circuit, the line data is read from the first storage circuit in the order of writing, and the read line data is written to the second storage circuit.
【0019】また、本発明の第3の観点のデータ処理装
置は、好ましくは、前記第2の記憶回路は、前記第1の
記憶回路と同じデータ幅を有し、記憶制御回路は、前記
第1の記憶回路から読み出した前記ラインデータを、前
記データ伝送路を介して、そのまま前記第2の記憶回路
に書き込む。このようにすることで、第2の記憶回路の
記憶領域を効率的に利用でき、第2の記憶回路に要求さ
れる記憶容量を小さくできる。In a data processing apparatus according to a third aspect of the present invention, preferably, the second storage circuit has the same data width as the first storage circuit, and the storage control circuit includes the second storage circuit. The line data read from the first storage circuit is directly written to the second storage circuit via the data transmission path. By doing so, the storage area of the second storage circuit can be used efficiently, and the storage capacity required for the second storage circuit can be reduced.
【0020】また、本発明の第4の観点のデータ処理装
置は、所定のデータ長の複数のピクセルデータからなる
フレームデータまたはフィールドデータであってフォー
マットによって前記所定のデータ長が異なる複数のフォ
ーマットのフレームデータまたはフィールドデータを扱
うデータ処理装置であって、前記複数のピクセルデータ
を共通のデータ幅を持つ複数のラインデータとして記憶
し、当該記憶したラインデータを書き込み順に読み出す
第1の記憶回路と、前記複数の何れのフォーマットのフ
レームデータまたはフィールドデータを扱う場合でも、
前記ラインデータの前記データ幅を全て使い切るように
前記ピクセルデータを入れた前記ラインデータを前記第
1の記憶回路に書き込み、必要に応じて少なくとも一の
前記ピクセルデータを分割して異なる前記ラインデータ
に入れて前記第1の記憶回路に書き込む処理回路と、前
記第1の記憶回路と同じデータ幅を持つデータ伝送路
と、第2の記憶回路と、前記第1の記憶回路から読み出
した前記ラインデータを、前記第2の記憶回路に書き込
む記憶制御回路とを有する。Further, a data processing apparatus according to a fourth aspect of the present invention is a data processing apparatus, comprising: frame data or field data comprising a plurality of pixel data having a predetermined data length, wherein the predetermined data length is different depending on the format. A data processing device that handles frame data or field data, a first storage circuit that stores the plurality of pixel data as a plurality of line data having a common data width, and reads the stored line data in a writing order; When handling frame data or field data of any of the plurality of formats,
The line data containing the pixel data is written into the first storage circuit so as to use up the entire data width of the line data, and if necessary, at least one of the pixel data is divided into different line data. A processing circuit for inserting and writing into the first storage circuit; a data transmission path having the same data width as the first storage circuit; a second storage circuit; and the line data read from the first storage circuit To the second storage circuit.
【0021】本発明の第4の観点のデータ処理装置の作
用は以下のようになる。処理回路によって、複数の何れ
のフォーマットのデータを扱う場合でも、前記ラインデ
ータのデータ幅を全て使い切るように前記ピクセルデー
タを入れた前記ラインデータが第1の記憶回路に書き込
まれ、必要に応じて少なくとも一の前記ピクセルデータ
を分割して異なる前記ラインデータに入れて前記第1の
記憶回路に書き込まれる。そして、記憶制御回路の制御
によって、前記第1の記憶回路から、前記ラインデータ
が書き込み順に読み出されて、当該読み出されたライン
データが第2の記憶回路に書き込まれる。The operation of the data processor according to the fourth aspect of the present invention is as follows. In the case where data of any of a plurality of formats is handled by the processing circuit, the line data containing the pixel data is written into the first storage circuit so as to use up the entire data width of the line data, and if necessary, At least one piece of the pixel data is divided into different pieces of line data and written into the first storage circuit. Then, under the control of the storage control circuit, the line data is read from the first storage circuit in the order of writing, and the read line data is written to the second storage circuit.
【0022】また、本発明の第4の観点のデータ処理装
置は、好ましくは、前記第2の記憶回路は、前記第1の
記憶回路と同じデータ幅を有し、記憶制御回路は、前記
第1の記憶回路から読み出した前記ラインデータを、前
記データ伝送路を介して、そのまま前記第2の記憶回路
に書き込む。In a data processing apparatus according to a fourth aspect of the present invention, preferably, the second storage circuit has the same data width as the first storage circuit, and the storage control circuit includes the second storage circuit. The line data read from the first storage circuit is directly written to the second storage circuit via the data transmission path.
【0023】また、本発明の第4の観点のデータ処理装
置は、好ましくは、前記記憶制御回路は、前記フレーム
データまたは前記フィールドデータに対応する画像の各
ラインの先頭の前記ピクセルデータを、1回の前記バー
スト転送によって転送されるデータ量の整数倍のデータ
量に対応したアドレス間隔で前記第2の記憶回路に書き
込む。In the data processing apparatus according to a fourth aspect of the present invention, preferably, the storage control circuit stores the pixel data at the head of each line of an image corresponding to the frame data or the field data as 1 Data is written to the second storage circuit at address intervals corresponding to an integral multiple of the amount of data transferred by the burst transfer.
【0024】また、本発明の第4の観点のデータ処理装
置は、好ましくは、フレームデータまたはフィールドデ
ータに対応する画像の一部の領域の前記ピクセルデータ
を前記第2の記憶回路から読み出す場合に、前記記憶制
御回路は、前記一部の領域を全て含む複数のラインの前
記ピクセルデータを前記第2の記憶回路から順に読み出
して前記データ伝送路を介して伝送する。The data processing apparatus according to the fourth aspect of the present invention is preferably arranged such that the pixel data of a partial area of an image corresponding to frame data or field data is read from the second storage circuit. The storage control circuit sequentially reads out the pixel data of a plurality of lines including the entirety of the partial area from the second storage circuit and transmits the read data via the data transmission path.
【0025】また、本発明の第4の観点のデータ処理装
置は、好ましくは、前記データ伝送路を介して入力した
前記第2の記憶回路から読み出された前記複数のライン
の前記ピクセルデータのうち前記一部の領域に対応する
ピクセルデータを選択して処理する処理回路をさらに有
する。In the data processing apparatus according to a fourth aspect of the present invention, it is preferable that the pixel data of the plurality of lines read from the second storage circuit input via the data transmission path be read. And a processing circuit for selecting and processing pixel data corresponding to the partial area.
【0026】また、本発明の第5の観点のデータ処理装
置は、各々16ビットのデータ長を持つ複数のピクセル
データからなるフレームデータまたはフィールドデータ
を扱うデータ処理装置であって、64ビットのデータ幅
を持つ複数のラインデータとして記憶し、当該記憶した
ラインデータを書き込み順に読み出す第1の記憶回路
と、4個の前記ピクセルデータを入れた前記ラインデー
タを前記第1の記憶回路に書き込む処理回路と、64ビ
ットのデータ幅を持つデータ伝送路と、第2の記憶回路
と、前記第1の記憶回路から読み出した前記ラインデー
タを、前記データ伝送路を介して、そのまま前記第2の
記憶回路に書き込む記憶制御回路とを有する。A data processing apparatus according to a fifth aspect of the present invention is a data processing apparatus that handles frame data or field data composed of a plurality of pixel data each having a data length of 16 bits. A first storage circuit that stores a plurality of line data having a width and reads out the stored line data in a writing order, and a processing circuit that writes the line data including the four pieces of pixel data into the first storage circuit And a data transmission path having a data width of 64 bits, a second storage circuit, and the line data read out from the first storage circuit via the data transmission path as it is in the second storage circuit. And a storage control circuit for writing data to the memory.
【0027】また、本発明の第6の観点のデータ処理装
置は、各々24ビットのデータ長を持つ複数のピクセル
データからなるフレームデータまたはフィールドデータ
を扱うデータ処理装置であって、64ビットのデータ幅
を持つ複数のラインデータとして記憶し、当該記憶した
ラインデータを書き込み順に読み出す第1の記憶回路
と、8/3個の前記ピクセルデータを入れた前記ライン
データを前記第1の記憶回路に書き込む処理回路と、6
4ビットのデータ幅を持つデータ伝送路と、第2の記憶
回路と、前記第1の記憶回路から読み出した前記ライン
データを、前記データ伝送路を介して、そのまま前記第
2の記憶回路に書き込む記憶制御回路とを有する。A data processing apparatus according to a sixth aspect of the present invention is a data processing apparatus for handling frame data or field data composed of a plurality of pixel data each having a data length of 24 bits. A first storage circuit that stores a plurality of line data having a width and reads out the stored line data in the order of writing, and writes the line data containing 8/3 of the pixel data into the first storage circuit Processing circuit, 6
A data transmission path having a data width of 4 bits, a second storage circuit, and the line data read from the first storage circuit are written to the second storage circuit as it is via the data transmission path. A storage control circuit.
【0028】[0028]
【発明の実施の形態】図1は、本実施形態のマルチプロ
セッサシステム100の構成図である。図1に示すよう
に、マルチプロセッサシステム100は、例えば、マル
チプロセッサ30およびメインメモリ20を有する。マ
ルチプロセッサ30は、メモリ制御回路341、内部バ
ス制御回路342、プロセッシングエレメント34
31 ,3432 ,3433 ,FIFO回路3441 ,3
442 ,3443 ,3444 、メモリI/F回路14
5、システムI/F回路246および内部バス347,
348を1チップ内に有する。ここで、FIFO回路3
441 〜3444 が本発明の第1の記憶回路に対応し、
プロセッシングエレメント3431 ,3433 が本発明
の制御回路および処理回路に対応し、内部バス347,
348が本発明のデータ伝送路に対応し、メインメモリ
20が本発明の記憶回路および第2の記憶回路に対応し
ている。FIG. 1 is a configuration diagram of a multiprocessor system 100 according to the present embodiment. As shown in FIG. 1, the multiprocessor system 100 has, for example, a multiprocessor 30 and a main memory 20. The multiprocessor 30 includes a memory control circuit 341, an internal bus control circuit 342, a processing element 34
3 1, 343 2, 343 3 , FIFO circuit 344 1, 3
44 2 , 344 3 , 344 4 , memory I / F circuit 14
5, system I / F circuit 246 and internal bus 347,
348 in one chip. Here, the FIFO circuit 3
44 1-344 4 corresponds to the first memory circuit of the present invention,
The processing elements 343 1 and 343 3 correspond to the control circuit and the processing circuit of the present invention, and the internal bus 347,
Reference numeral 348 corresponds to the data transmission path of the present invention, and the main memory 20 corresponds to the storage circuit and the second storage circuit of the present invention.
【0029】ここで、内部バス347,348、メモリ
I/F回路145およびFIFO回路3441 〜344
4 のデータ幅は共に64ビットである。ここで、データ
幅とは、1クロックサイクルあるいは1回のアクセスに
よって伝送あるいはアクセスされるデータのビット数を
示している。例えば、FIFO回路3441 〜3444
のデータ幅は、内部バス347から見たときに、1回の
アクセスで受け渡しが可能なデータのビット数を示して
いる。Here, internal buses 347 and 348, memory I / F circuit 145 and FIFO circuits 344 1 to 344 are provided.
The data width of 4 is 64 bits. Here, the data width indicates the number of bits of data transmitted or accessed by one clock cycle or one access. For example, FIFO circuits 344 1 to 344 4
The data width indicates the number of bits of data that can be transferred by one access when viewed from the internal bus 347.
【0030】本実施形態では、一例として、マルチプロ
セッサ30において、画像データ処理回路211 ,21
2 との間で画像データをリアルタイムに入出力しなが
ら、所定の画像処理を行う場合を例示して説明する。ま
た、画像データ処理回路211 ,212 は、例えば、水
平同期信号Hsyncおよびピクセルクロック信号PC
に基づいて、画像処理を行う。In the present embodiment, as an example, in the multiprocessor 30, the image data processing circuits 21 1 and 21 1
An example in which predetermined image processing is performed while image data is input / output to / from the PC 2 in real time will be described. Further, the image data processing circuits 21 1 and 21 2 include, for example, a horizontal synchronization signal Hsync and a pixel clock signal PC.
Image processing is performed based on.
【0031】マルチプロセッサシステム100では、図
2に示すように、FIFO回路3441 ,3444 に対
して、図2中左側に位置するプロセッシングエレメント
3431 ,3432 が、リアルタイム処理が要求される
リアルタイム処理系330を構成する。また、マルチプ
ロセッサシステム100では、図2に示すように、FI
FO回路3441 〜3444 に対して、図2中右側に位
置するメモリ制御回路341および内部バス制御回路3
42が、リアルタイム処理が要求されない非リアルタイ
ム(シーケンシャル)処理系331を構成する。本実施
形態では、FIFO回路3441 ,3444 によって、
リアルタイム処理系330と非リアルタイム処理系33
1との間での処理タイミングのずれを吸収する。なお、
プロセッシングエレメント3433 は、リアルタイム処
理および非リアルタイム処理の何れを行ってもよい。[0031] In the multiprocessor system 100, as shown in FIG. 2, with respect to FIFO circuit 344 1, 344 4, the processing elements 343 1, 343 2 located at the left side in FIG. 2, the real-time real-time processing is required The processing system 330 is configured. In the multiprocessor system 100, as shown in FIG.
For the FO circuits 344 1 to 344 4 , the memory control circuit 341 and the internal bus control circuit 3 located on the right side in FIG.
42 constitutes a non-real-time (sequential) processing system 331 that does not require real-time processing. In the present embodiment, the FIFO circuits 344 1 and 344 4 provide
Real-time processing system 330 and non-real-time processing system 33
The difference in processing timing between the two is absorbed. In addition,
Processing element 343 3, may be carried out either real-time processing and non-real time processing.
【0032】メモリ制御回路341は、プロセッシング
エレメント3431 ,3432 ,3433 によるメイン
メモリ20へのデータの書き込みおよびメインメモリ2
0からのデータの読み出しを制御する。このとき、メモ
リ制御回路341によるメインメモリ20に対してのア
クセス動作は、内部バス制御回路342からの制御信号
S342aに基づいて行われる。The memory control circuit 341 writes data to the main memory 20 by the processing elements 343 1 , 343 2 , and 343 3 and stores the data in the main memory 2.
Controls reading of data from 0. At this time, the access operation to the main memory 20 by the memory control circuit 341 is performed based on the control signal S342a from the internal bus control circuit 342.
【0033】メモリ制御回路341によるメインメモリ
20に対してのアクセスは、メモリアクセスの効率化と
いう観点から、後述するように、所定のデータ量のデー
タを単位として行うことが望ましい。この場合に、メイ
ンメモリ20に対してのアクセス速度は、プロセッシン
グエレメント3431 〜3433 の処理速度、FIFO
回路3441 〜3444 のデータ幅および段数、内部バ
ス347のデータ転送速度、並びにメインメモリ20と
してSDRAM(Synchronous Dynamic Random Access M
emory)などを用いた場合にはリフレッシュ動作の期間な
どを基準に、プロセッシングエレメント343 1 ,34
32 の処理のリアルタイム性を保証するように決定する
必要がある。Main memory by the memory control circuit 341
Access to the 20 is efficient memory access
From this point of view, as described later,
It is desirable to perform this in units of data. In this case,
The access speed to the memory 20 depends on the processor
G element 3431~ 343ThreeProcessing speed, FIFO
Circuit 3441~ 344FourData width and number of stages, internal buffer
347 data transfer rate, and the main memory 20
SDRAM (Synchronous Dynamic Random Access M
emory) is used during the refresh operation.
The processing element 343 1, 34
3TwoTo guarantee real-time processing
There is a need.
【0034】メインメモリ20に対してのメモリアクセ
スとしては、例えば16回のバーストメモリアクセス方
式(バースト転送)が採用される。当該バーストメモリ
アクセス方式は、メモリ制御回路341および内部バス
制御回路342の制御に基づいて行われ、メモリ制御回
路341によってメインメモリ20内のアクセスを行う
アドレスを1回指定した後に、メインメモリ20内の当
該指定したアドレスと当該指定したアドレスに連続した
アドレスに対して合計16回のアクセスが連続して行わ
れる。画像処理などでは、メインメモリ20内の連続し
たアドレスに対してのアクセスが連続して発生すること
が多く、このようなバーストメモリアクセスを採用する
ことで、メインメモリ20に対してのアクセス効率を大
幅に高めることができる。As a memory access to the main memory 20, for example, a 16-time burst memory access method (burst transfer) is employed. The burst memory access method is performed based on the control of the memory control circuit 341 and the internal bus control circuit 342. After the memory control circuit 341 designates an address to be accessed in the main memory 20 once, the burst access method in the main memory 20 is performed. A total of 16 accesses are continuously made to the specified address and an address continuous to the specified address. In image processing and the like, accesses to consecutive addresses in the main memory 20 often occur continuously. By adopting such a burst memory access, the access efficiency to the main memory 20 is reduced. Can be greatly increased.
【0035】また、メインメモリ20としては、例え
ば、図1に示すように、データ幅(バスバンド幅)が共
に16ビットの4個のSDRAMを並列に接続したもの
が用いられる。なお、メインメモリ20の実現方法は任
意であり、その他、32ビットのデータ幅のSDRAM
を並列に2個接続するなどしてもよい。図3に示すメイ
ンメモリ20内の記憶領域150には、FIFO回路3
441〜3444 の一つ当たりの記憶容量分のデータが
記憶される。As the main memory 20, for example, as shown in FIG. 1, a memory in which four SDRAMs each having a data width (bus band width) of 16 bits are connected in parallel is used. The method of realizing the main memory 20 is arbitrary, and in addition, an SDRAM having a data width of 32 bits
May be connected in parallel. The storage area 150 in the main memory 20 shown in FIG.
44 1-344 4 data storage capacity of per one are stored.
【0036】プロセッシングエレメント3431 ,34
32 は、それぞれシステムI/F回路246の外部端子
246a1 ,246a2 に接続され、それぞれ外部端子
246a1 ,246a2 に接続された画像データ処理回
路211 ,212 との間でリアルタイムにデータの入出
力を行いながら、割り当てられた処理(タスク)を実行
する。なお、本実施形態では、外部端子246a1 ,2
46a2 に、画像データ処理回路211 ,212 が接続
された場合を例示して説明する。プロセッシングエレメ
ント3431 ,3432 の各々は、図示しない信号発生
装置から入力した水平同期信号Hsyncおよびピクセ
ルクロック信号PCを基準として所定の期間内に各ピク
セルについての処理を行う。ここで、ピクセルクロック
信号PCは、水平同期信号Hsyncに同期した信号で
あり、水平同期信号Hsyncの1周期内に、P(Pは
整数)周期分のピクセルクロック信号PCが含まれる。Processing elements 343 1 , 34
3 2 is connected in real time to the external terminals 246a 1 and 246a 2 of the system I / F circuit 246, and between the image data processing circuits 21 1 and 21 2 connected to the external terminals 246a 1 and 246a 2 respectively. Executes the assigned process (task) while inputting and outputting data. In this embodiment, the external terminals 246a 1 and 246a 2
To 46a 2, the image data processing circuit 21 1, 21 2 is described as an example a case where it is connected. Each of the processing elements 343 1 and 343 2 performs processing on each pixel within a predetermined period based on the horizontal synchronization signal Hsync and the pixel clock signal PC input from a signal generator (not shown). Here, the pixel clock signal PC is a signal synchronized with the horizontal synchronization signal Hsync, and one cycle of the horizontal synchronization signal Hsync includes the pixel clock signal PC for P (P is an integer) cycles.
【0037】また、プロセッシングエレメント34
31 ,3432 は、必要に応じて、他のプロセッシング
エレメントに出力するデータをFIFO回路3441 ,
3444に出力すると共に、他のプロセッシングエレメ
ントからのデータをFIFO回路3441 ,3444 か
ら入力する。これにより、プロセッシングエレメント3
431 〜3433 において、相互に通信を行いながら所
定の処理を協働して行うことができる。The processing element 34
3 1 and 343 2 transmit data to be output to other processing elements as needed, to FIFO circuits 344 1 and 344 2 .
In addition to the output to the 344 4 , data from other processing elements are input from the FIFO circuits 344 1 and 344 4 . Thereby, the processing element 3
In 43 1-343 3, it can be carried out in cooperation predetermined processing while communicating with each other.
【0038】また、プロセッシングエレメント34
31 ,3432 は、必要に応じて、メインメモリ20に
書き込むデータをFIFO回路3441 ,3444 に出
力すると共に、メインメモリ20から読み出したデータ
をFIFO回路3441 ,3442 から入力する。すな
わち、プロセッシングエレメント3431 ,343
4 は、メインメモリ20から読み出された処理に必要な
データを入力すると共に、処理の結果であるデータをメ
インメモリ20に書き込むために当該データをFIFO
回路3441 ,3444 に出力する。The processing element 34
3 1 and 343 2 output data to be written to the main memory 20 to the FIFO circuits 344 1 and 344 4 as needed, and input data read from the main memory 20 from the FIFO circuits 344 1 and 344 2 as necessary. That is, the processing elements 343 1 , 343
4 is for inputting data necessary for the processing read from the main memory 20 and for writing the data resulting from the processing to the main memory 20 in a FIFO manner.
Output to the circuits 344 1 and 344 4 .
【0039】プロセッシングエレメント3433 は、プ
ロセッシングエレメント3431 ,3432 とは異な
り、システムI/F回路246には接続されていない。
プロセッシングエレメント3433 は、FIFO回路3
442 ,3443 およびメインメモリ20との間でデー
タをリアルタイムあるいは非リアルタイム(シーケンシ
ャル)に入出力しながら、当該データをリアルタイムあ
るいは非リアルタイムに処理する。The processing element 343 3 is not connected to the system I / F circuit 246, unlike the processing elements 343 1 and 343 2 .
The processing element 343 3 is a FIFO circuit 3
While inputting and outputting data in real time or non-real-time (sequential) between 44 2, 344 3 and the main memory 20, it processes the data in real time or non-real-time.
【0040】なお、プロセッシングエレメント3431
〜3433 としては、例えば、高度なインテリジェント
機能を有するCPUやDSPなどが用いられる。また、
プロセッシングエレメント3431 〜3433 の処理能
力および構成は、相互に同じでも良いし、異なっていて
もよい。The processing element 343 1
As 343 3 , for example, a CPU or DSP having an advanced intelligent function is used. Also,
The processing capabilities and configurations of the processing elements 343 1 to 343 3 may be the same or different.
【0041】FIFO回路3441 〜3444 は、図3
に示すように、64ビットのデータ幅(バッファ幅)を
有し、メインメモリ20へのデータ転送の単位である1
024(64×16)ビット分のデータの整数(正の整
数)倍、好ましくは2倍以上の記憶容量を有している。
なお、FIFO回路3441 〜3444 のデータ幅は、
プロセッシングエレメント3431 〜3433 が扱うデ
ータの単位の幅には依存しない。The FIFO circuits 344 1 to 344 4 correspond to FIG.
As shown in (1), 1 has a data width (buffer width) of 64 bits and is a unit of data transfer to the main memory 20.
It has a storage capacity that is an integer (positive integer) times, preferably twice or more, 024 (64 × 16) bits of data.
Note that the data width of the FIFO circuits 344 1 to 344 4 is
It does not depend on the width of the data unit handled by the processing elements 343 1 to 343 3 .
【0042】また、FIFO回路3441 ,3443 か
ら内部バス347へのデータの読み出し、内部バス34
7からFIFO回路3442 ,3444 へのデータの書
き込みは、メインメモリ20へのデータ転送(バースト
転送)の単位である1024ビット分のデータを単位と
して行われる。Data is read from the FIFO circuits 344 1 , 344 3 to the internal bus 347,
Data from 7 to FIFO circuit 344 2, 344 4 write is performed the data of 1024 bits is a unit of data transfer to the main memory 20 (burst transfer) as a unit.
【0043】また、FIFO回路3441 ,344
3 は、それぞれ内部バス制御回路342からの読み出し
指示信号S3651 ,S3653 によって制御されるタ
イミングで、プロセッシングエレメント3431 ,34
33 から入力した(書き込んだ)64ビットのデータS
3641 ,S3643 (本発明のラインデータ)を入力
順で内部バス347に出力する(読み出す)。The FIFO circuits 344 1 , 344
3 are processing elements 343 1 , 34 at timings controlled by the read instruction signals S365 1 , S365 3 from the internal bus control circuit 342, respectively.
3 3 input from the (written) of 64-bit data S
364 1 and S364 3 (line data of the present invention) are output (read) to the internal bus 347 in the input order.
【0044】また、FIFO回路3442 ,344
4 は、それぞれ内部バス制御回路342からの書き込み
指示信号S3652 ,S3654 によって制御されるタ
イミングで、内部バス347から入力した(書き込ん
だ)64ビットのデータS3672,S3674 を入力
順で、それぞれプロセッシングエレメント3433 ,3
432 に出力する(読み出す)。なお、プロセッシング
エレメント3431 〜3432 が、FIFO回路344
1 〜3444 との間で入出力するデータの単位は、内部
バス347の動作とは無関係であり、例えば、数ビット
および数百ビットなどである。The FIFO circuits 344 2 and 344
4 is a timing controlled by the write instruction signal S365 2, S365 4 from the internal bus control circuit 342, respectively, (written) input from the internal bus 347 64-bit data S367 2, S367 4 in input order of, Processing elements 343 3 , 3 respectively
43 and outputs 2 (read). Note that the processing elements 343 1 to 343 2 are
Unit of data to be input and output between 1-344 4 is independent of the operation of the internal bus 347, for example, a few bits and several hundred bits.
【0045】また、FIFO回路3441 ,344
3 は、記憶領域のうちデータが未記憶の記憶領域の記憶
容量を示す残量を監視し、当該残量を示す残量通知信号
S3661 ,S3663 を内部バス制御回路342に出
力する。また、FIFO回路3442 ,3444 は、記
憶領域のうちデータが既に記憶されている記憶領域の記
憶容量を示す残量を監視し、当該残量を示す残量通知信
号S3662 ,S3664 を内部バス制御回路342に
出力する。The FIFO circuits 344 1 , 344
3 monitors the remaining capacity indicating the storage capacity of the storage area in which data is not stored in the storage area, and outputs remaining capacity notification signals S366 1 and S366 3 indicating the remaining capacity to the internal bus control circuit 342. Further, the FIFO circuits 344 2 and 344 4 monitor the remaining capacity indicating the storage capacity of the storage area in which the data is already stored in the storage area, and output remaining capacity notification signals S366 2 and S366 4 indicating the remaining capacity. Output to the internal bus control circuit 342.
【0046】なお、本実施形態では、FIFO回路34
41 〜3444 の残量は、プロセッシングエレメント3
431 〜3433 がリアルタイム処理を行う場合を想定
して、プロセッシングエレメント3431 ,3433 か
らデータを入力するFIFO回路3441 ,3443 に
ついては記憶部内のデータが記憶されていない未記憶領
域の容量を示し、プロセッシングエレメント3433 ,
3432 にデータを出力するFIFO回路3442 ,3
444 については記憶部内のデータが既にされている記
憶領域の容量を示す。In this embodiment, the FIFO circuit 34
4 1-344 4 remaining amount, the processing element 3
43 1-343 3 assumes the case of performing real-time processing, the non-storage area where the data in the storage unit for FIFO circuit 344 1, 344 3 for inputting data from the processing element 343 1, 343 3 is not stored Indicates the capacity, the processing element 343 3 ,
FIFO circuit 344 2 , 3 for outputting data to 343 2
For 44 4 show the capacity of the storage area where the data in the storage unit has already been.
【0047】内部バス制御回路342は、FIFO回路
3441 〜3444 からの残量通知信号S3661 〜S
3664 に基づいて、FIFO回路3441 〜3444
のうち残量が所定の閾値を以下のもののなかで、最も残
量が少ないFIFO回路3441 〜3444 を次に制御
を行う対象として決定する。内部バス制御回路342
は、FIFO回路3441 ,3443 を次に制御を行う
対象として決定した場合には、当該決定したFIFO回
路3441 ,3443に対して読み出し指示信号S36
51 .S3653 を出力する。また、内部バス制御回路
342は、FIFO回路3442 ,3444 を次に制御
を行う対象として決定した場合には、当該決定したFI
FO回路3442 ,3444 に対して書き込み指示信号
S3652 .S3654 を出力する。The internal bus control circuit 342 generates remaining amount notification signals S366 1 to S366 from the FIFO circuits 344 1 to 344 4.
FIFO circuits 344 1 to 344 4 based on 366 4
Among these, the FIFO circuits 344 1 to 344 4 having the smallest remaining amount among those having the predetermined thresholds below the predetermined threshold value are determined as targets to be controlled next. Internal bus control circuit 342
When the FIFO circuits 344 1 and 344 3 are determined as targets to be controlled next, the read instruction signal S36 is sent to the determined FIFO circuits 344 1 and 344 3 .
5 1. S365 3 is output. The internal bus control circuit 342, as determined as an object to be next control FIFO circuit 344 2, 344 4, and the determined FI
Write instruction signal S365 2 with respect to FO circuit 344 2, 344 4. S365 4 is output.
【0048】メモリI/F回路145は、外部端子14
5aを有し、外部端子145aには内部バス348を介
してメモリ制御回路341が接続されていると共に、メ
インメモリ20が接続されている。The memory I / F circuit 145 is connected to the external terminal 14
5a, the external terminal 145a is connected to the memory control circuit 341 via the internal bus 348, and the main memory 20 is connected to the external terminal 145a.
【0049】システムI/F回路246は、外部端子2
46a1 ,246a2 を有し、外部端子246a1 ,2
46a2 はそれぞれプロセッシングエレメント34
31 ,3432 に接続されている。The system I / F circuit 246 has an external terminal 2
46a 1, has 246a 2, the external terminal 246a 1, 2
46a 2 are processing elements 34, respectively.
3 1 and 343 2 .
【0050】以下、種々の画像フォーマットの画像デー
タを扱う場合のマルチプロセッサシステム100の処理
をそれぞれ説明する。 〔16ビット画像データフォーマットの場合〕1ピクセ
ル(画素)が16ビットのデータ長を有している場合に
ついて説明する。この場合には、図1および図3に示す
FIFO回路3441 〜3444 には、図4に示すよう
に、記憶領域の1行(=64ビット)に4個分のピクセ
ルデータが記憶され、各行には未記憶領域は生じない。
当該ピクセルデータは、例えば、プロセッシングエレメ
ント3431 ,3433 の制御によって、FIFO回路
3441 〜3444 の各々において、先頭アドレスから
順に記憶される。メモリ制御回路341および内部バス
制御回路342の制御によって、FIFO回路34
41 ,3443 から読み出された画像データは、64ビ
ットのデータ幅を持つ内部バス347,348を介し
て、そのままのフォーマットでメインメモリ20に書き
込まれる。すなわち、メインメモリ20における画像デ
ータの記憶フォーマットも、図4に示すようになる。ま
た、メモリ制御回路341の制御によって、メインメモ
リ20から読み出された画像データは、64ビットのデ
ータ幅を持つ内部バス347,348を介して、そのま
まのフォーマットでFIFO回路3442 ,3444 に
書き込まれる。The processing of the multiprocessor system 100 when handling image data of various image formats will be described below. [Case of 16-bit image data format] A case where one pixel (pixel) has a data length of 16 bits will be described. In this case, the FIFO circuits 344 1 to 344 4 shown in FIGS. 1 and 3 store four pixel data in one row (= 64 bits) of the storage area, as shown in FIG. There is no unstored area in each row.
The pixel data is stored in order from the head address in each of the FIFO circuits 344 1 to 344 4 under the control of the processing elements 343 1 and 343 3 , for example. The FIFO circuit 34 is controlled by the memory control circuit 341 and the internal bus control circuit 342.
4 1, 344 image data read from the 3 via the internal bus 347, 348 with a 64-bit data width, and written into the main memory 20 as it is formatted. That is, the storage format of the image data in the main memory 20 is also as shown in FIG. Further, under the control of the memory control circuit 341, the image data read from the main memory 20 is transferred to the FIFO circuits 344 2 and 344 4 in the same format via the internal buses 347 and 348 having a data width of 64 bits. Written.
【0051】〔24ビット画像データフォーマットの場
合〕1ピクセル(画素)が24ビットのデータ長を有し
ている場合について説明する。この場合には、図1およ
び図3に示すFIFO回路3441 〜3444 には、図
5に示すように、記憶領域の1行(=64ビット)に8
/3個分のピクセルデータが記憶される。但し、図5に
示すように、1行目には、1ピクセル目および2ピクセ
ル目のピクセルデータ全体を記憶できるが、3ピクセル
目のピクセルデータはMSB(Most Significant Bit)側
の16ビットしか記憶できない。3ピクセル目のピクセ
ルデータのLSB(Least Significant Bit) 側の8ビッ
トは2行目に記憶される。2行目には、3ピクセル目の
ピクセルデータのLSB側の8ビットと、4ピクセル目
および5ピクセル目のピクセルデータ全体と、6ピクセ
ル目のピクセルデータのMSB側の8ビットとが記憶さ
れる。3行目には、6ピクセル目のピクセルデータのL
SB側の16ビットと、7ピクセル目および8ピクセル
目のピクセルデータ全体とが記憶される。4行目以降に
は、9ピクセル目以降のピクセルデータが上述した1〜
3行目と同様の要領で記憶される。[Case of 24-bit Image Data Format] A case where one pixel (pixel) has a data length of 24 bits will be described. In this case, the FIFO circuit 344 1 to 344 4 shown in FIGS. 1 and 3, the as shown in FIG. 5, one row of the storage area (= 64 bits) 8
/ 3 pixel data are stored. However, as shown in FIG. 5, the first row can store the entire pixel data of the first pixel and the second pixel, but the pixel data of the third pixel stores only 16 bits on the MSB (Most Significant Bit) side. Can not. The 8 bits on the LSB (Least Significant Bit) side of the pixel data of the third pixel are stored in the second row. The second row stores the LSB side 8 bits of the pixel data of the third pixel, the entire pixel data of the 4th and 5th pixels, and the 8 bits of the MSB side of the 6th pixel data. . In the third row, the L of the pixel data of the sixth pixel is
The 16 bits on the SB side and the entire pixel data of the seventh and eighth pixels are stored. In the fourth and subsequent rows, the pixel data of the ninth and subsequent pixels include
It is stored in the same manner as in the third row.
【0052】上述したFIFO回路3441 〜3444
内におけるピクセルデータの記憶パターンは、プロセッ
シングエレメント3431 ,3433 からFIFO回路
3441 ,3443 にピクセルデータを書き込む際に決
定される。メモリ制御回路341および内部バス制御回
路342の制御によってFIFO回路3441 ,344
3 から読み出しされた画像データは、64ビットのデー
タ幅を持つ内部バス347,348を介して、そのまま
のフォーマットでメインメモリ20に書き込まれる。す
なわち、メインメモリ20における画像データの記憶フ
ォーマットも、図5に示すようになる。また、メインメ
モリ20から読み出された画像データは、64ビットの
データ幅を持つ内部バス347,348を介して、その
ままのフォーマットでFIFO回路3442 ,3444
に書き込まれる。The above-described FIFO circuits 344 1 to 344 4
The storage pattern of the pixel data within is determined when the pixel data is written from the processing elements 343 1 and 343 3 to the FIFO circuits 344 1 and 344 3 . The FIFO circuits 344 1 and 344 are controlled by the memory control circuit 341 and the internal bus control circuit 342.
The image data read from 3 is written to the main memory 20 in the same format via the internal buses 347 and 348 having a data width of 64 bits. That is, the storage format of the image data in the main memory 20 is also as shown in FIG. Further, the image data read from the main memory 20 is passed through the internal buses 347 and 348 having a data width of 64 bits and the FIFO circuits 344 2 and 344 4 in the same format.
Is written to.
【0053】このように、24ビット画像データフォー
マットの場合には、8個のピクセルデータ毎に3行分の
記憶領域を全て使い切る。従って、図5に示すようなフ
ォーマットでピクセルデータをFIFO回路3441 〜
3444 に記憶するには、8の剰余を計数(カウント)
する回路が必要になる。但し、FIFO回路3441〜
3444 およびメインメモリ20へのピクセルデータの
記憶フォーマットは、図1に示すマルチプロセッサ30
の場合には、プロセッシングエレメント3431 ,34
33 によるFIFO回路3441 ,3444 への書き込
み動作によって決定されるため、8の剰余を計算し、そ
の剰余の結果に応じてピクセルデータの記憶パターンを
決定する回路は、プロセッシングエレメント3431 ,
3433に設けられる。また、これらの回路の機能は、
ソフトウェアによって実現してもよい。従って、メモリ
制御回路341および内部バス制御回路342の回路が
複雑化することを回避できる。As described above, in the case of the 24-bit image data format, the storage area for three rows is completely used for every eight pixel data. Thus, the pixel data in the format shown in FIG. 5 FIFO circuits 344 1 to
344 to be stored in the 4, counting modulo 8 (count)
Requires a circuit to perform. However, the FIFO circuits 344 1-
344 4 and the storage format of the pixel data to the main memory 20, the multiprocessor 30 shown in FIG. 1
, The processing elements 343 1 , 34
Since it is determined by the writing operation to the FIFO circuits 344 1 and 344 4 by 3 3 , the circuit that calculates the remainder of 8 and determines the storage pattern of the pixel data according to the result of the remainder is a processing element 343 1 ,
343 3 . The function of these circuits is
It may be realized by software. Therefore, it is possible to prevent the circuits of the memory control circuit 341 and the internal bus control circuit 342 from becoming complicated.
【0054】〔1フレームの記憶方式〕以下、1枚の画
像イメージを表示するための1フレーム分の画像データ
をFIFO回路3441 〜3444 およびメインメモリ
20に記憶するフォーマットについて詳細に説明する。
メインメモリ20には、前述した図4および図5に示し
た例えば16ビットあるいは24ビットの画像データフ
ォーマットの画像データが先頭アドレスから順に記憶さ
れるが、これは1枚の画像イメージの1ライン分(横方
向に延びる1行分)までである。すなわち、1枚の画像
イメージの1ライン(行)をメインメモリ20に記憶す
るときに、ラインの先頭を常に1024ビット単位のア
ドレスに揃える。これは、FIFO回路3441 〜34
44 とメインメモリ20との間のデータ転送の単位(1
回の転送指示によって転送されるデータ量)を、メイン
メモリ20のメモリ参照単位(メインメモリ20に対し
ての1回のアクセスで扱われるデータ量、本実施形態で
は1024ビット)の整数倍となるように設定すること
で自動的に実現できる。[One Frame Storage Method] A format for storing one frame of image data for displaying one image image in the FIFO circuits 344 1 to 344 4 and the main memory 20 will be described in detail below.
The image data of the image data format of, for example, 16 bits or 24 bits shown in FIGS. 4 and 5 described above is stored in the main memory 20 in order from the head address, which is equivalent to one line of one image image. (For one row extending in the horizontal direction). That is, when one line (row) of one image is stored in the main memory 20, the head of the line is always aligned with a 1024-bit address. This is because the FIFO circuits 344 1 to 34 1
4 4 and the unit of data transfer between the main memory 20 (1
(The amount of data transferred by one transfer instruction) is an integral multiple of the memory reference unit of the main memory 20 (the amount of data handled in one access to the main memory 20, 1024 bits in this embodiment). It can be realized automatically by setting as follows.
【0055】また、メインメモリ20に対してのアクセ
スは各々64ビットのデータ転送を16回連続して行う
バースト転送によって行われ、1回のバースト転送によ
って1024ビットのデータアクセスがメインメモリ2
0に対して行われる。Access to the main memory 20 is performed by burst transfer in which data transfer of 64 bits each is performed 16 times in succession, and data access of 1024 bits is performed by one burst transfer.
Performed on 0.
【0056】1ラインの最終ピクセル(1枚の画像イメ
ージの各ラインの1番右側のピクセル)のピクセルデー
タが、FIFO回路3441 〜3444 に書き込まれた
ときに、必ずしもメモリ参照の1単位分の画像データの
書き込みが終了するとは限らない。これは、前述したよ
うに、1ライン分のデータ量は、メモリ参照の単位の整
数倍になっていない場合があるためである。例えば、図
4に示す16ビット画像データフォーマットでは、1ラ
インが720個のピクセルからなる場合に、図6に示す
ように、FIFO回路3441 〜3444 とメインメモ
リ20との間で1ライン分のデータを転送するには、1
1回のバースト転送によって11264ビットの画像デ
ータ(704ピクセル分の画像データ)400を転送し
た後に、1回のバースト転送によって256ビットの画
像データ(16ピクセル分の画像データ)401を転送
する。この場合に、先の11回のバースト転送では全て
のデータが有効なデータ402となるが、後の1回のバ
ースト転送では16ピクセル分の画像データは有効なデ
ータ402であるが残りは無効なデータ403となる。When the pixel data of the last pixel of one line (the rightmost pixel of each line of one image image) is written to the FIFO circuits 344 1 to 344 4 , the pixel data is not necessarily equivalent to one unit of memory reference. Writing of the image data is not always completed. This is because, as described above, the data amount for one line may not be an integral multiple of the unit of memory reference. For example, in the 16-bit image data format shown in FIG. 4, when one line consists of 720 pixels, one line is transferred between the FIFO circuits 344 1 to 344 4 and the main memory 20 as shown in FIG. To transfer the data of
After transferring 11,264-bit image data (image data for 704 pixels) 400 by one burst transfer, 256-bit image data (image data for 16 pixels) 401 is transferred by one burst transfer. In this case, all data becomes valid data 402 in the first 11 burst transfers, but in the subsequent one burst transfer, image data for 16 pixels is valid data 402 but the rest is invalid. It becomes data 403.
【0057】本実施形態では、無効なデータ403も、
そのままFIFO回路3441 〜3444 およびメイン
メモリ20に書き込まれる。すなわち、本実施形態で
は、1ライン分の画像データを12単位のメモリ参照と
して扱う。従って、メインメモリ20には、図7に示す
ように、12転送分の画像データが行方向の64ビット
を全て使用して記憶される。但し、図7に示すように、
メインメモリ20には、1フレームの各ライン毎の11
520ビットの有効なデータ402に続いて768ビッ
トの無効なデータ403が記憶される。このようにする
ことで、メインメモリ20において、1枚の画像イメー
ジの次のラインの先頭が1024ビットの倍数のアドレ
スに自動的に記憶される。従って、メインメモリ20に
おいてアドレスを再計算する必要がなくなり、メインメ
モリ20を簡単化および小規模化できる。また、メモリ
制御回路341においても、バースト転送を途中で停止
する制御を行う必要がなくなり、メモリ制御回路341
を簡単化および小規模化できる。なお、SDRAMの持
つ特徴的なアクセス方法にバースト転送方式というもの
があり、本発明方式ではそのアクス効率が最大となるよ
う16回のアクセス回数に設定してあるが、これは現存
するSDRAMの最大のバーストアクセス回数である。
連続してデータをアクセスするがゆえに効率的であるの
だが、転送を途中で停止せずにそのまま転送動作を続行
させても、消費クロックサイクルに与える影響は少な
い。また、マルチプロセッサシステム100では、例え
ば、メインメモリ20のメモリアドレスの生成を含む種
々の処理がチップ内部でパイプライン化されているた
め、バースト転送を停止させると、これらのパイプライ
ン処理を停止して新たなメモリサイクルを生成すること
になり、効率的に処理を行う観点から望ましくない。In the present embodiment, invalid data 403 is
The data is written to the FIFO circuits 344 1 to 344 4 and the main memory 20 as they are. That is, in this embodiment, one line of image data is handled as a memory reference of 12 units. Therefore, as shown in FIG. 7, image data for 12 transfers is stored in the main memory 20 using all 64 bits in the row direction. However, as shown in FIG.
The main memory 20 stores 11 lines for each line of one frame.
Following the 520-bit valid data 402, 768-bit invalid data 403 is stored. In this manner, in the main memory 20, the head of the next line of one image is automatically stored at an address of a multiple of 1024 bits. Therefore, it is not necessary to recalculate the address in the main memory 20, and the main memory 20 can be simplified and downsized. Also, the memory control circuit 341 does not need to perform the control of stopping the burst transfer halfway, so that the memory control circuit 341 does not need to perform the control.
Can be simplified and downsized. Note that the SDRAM has a characteristic access method called a burst transfer method. In the method of the present invention, the number of accesses is set to 16 so that the access efficiency is maximized. Is the number of burst accesses.
Although it is efficient because data is accessed continuously, even if the transfer operation is continued without stopping the transfer in the middle, the influence on the consumed clock cycle is small. In the multiprocessor system 100, for example, various processes including generation of a memory address of the main memory 20 are pipelined inside the chip. Therefore, when the burst transfer is stopped, these pipeline processes are stopped. As a result, a new memory cycle is generated, which is not desirable from the viewpoint of efficient processing.
【0058】一方、図5に示す24ビット画像データフ
ォーマットでは、1ラインが1024個のピクセルから
なる場合に、図8に示すように、FIFO回路3441
〜3444 とメインメモリ20との間で1ライン分のデ
ータを転送するには、24回のバースト転送によって2
4576ビットの画像データ(1024ピクセル分の画
像データ)410を転送する。この場合には、24回の
バースト転送の全てにおいて有効なデータ411のみ転
送され、無効なデータは転送されない。Meanwhile, the 24-bit image data format shown in FIG. 5, when one line is composed of 1024 pixels, as shown in FIG. 8, FIFO circuit 344 1
~344 4 and to transfer data of one line to and from the main memory 20, 2 by burst transfer 24 times
4576-bit image data (image data for 1024 pixels) 410 is transferred. In this case, only valid data 411 is transferred in all of the 24 burst transfers, and invalid data is not transferred.
【0059】〔メインメモリ20からの読み出し動作〕
図9は、メインメモリ20に記憶された1フレーム分の
画像データが示す1枚の画像イメージ中の一部の領域に
対応する画像データを処理する場合のマルチプロセッサ
システム100の動作を説明するための図である。例え
ば、図6および図7を用いて説明したような1ピクセル
データが16ビットの画像フォーマットにおいて、図9
に示す720ピクセル(横)×256ピクセル(縦)の
1フレーム分の画像イメージ中の領域221に対応する
画像データを読み出して処理する場合を考える。領域2
21は、例えば、図9に示す1フレームにおいて、縦方
向にMライン目からNライン目のピクセルのうち横方向
に左端から200個目から400個目に位置するピクセ
ルによって表示される矩形領域である。ここで、メイン
メモリ20内には、1フレーム内の領域221に対応す
る画像データが、図9において斜線で示される離散的に
位置する記憶領域550に記憶されている。[Read Operation from Main Memory 20]
FIG. 9 illustrates the operation of the multiprocessor system 100 when processing image data corresponding to a partial area in one image represented by one frame of image data stored in the main memory 20. FIG. For example, in the image format in which one pixel data is 16 bits as described with reference to FIGS.
The case where image data corresponding to the area 221 in one frame of the image image of 720 pixels (horizontal) × 256 pixels (vertical) shown in FIG. Area 2
Reference numeral 21 denotes, for example, a rectangular area displayed by pixels positioned at the 200th to 400th pixels from the left end in the horizontal direction among the pixels at the Mth to Nth lines in the vertical direction in one frame shown in FIG. is there. Here, in the main memory 20, image data corresponding to the area 221 in one frame is stored in a storage area 550 that is discretely located as indicated by oblique lines in FIG.
【0060】図9に示すようにメインメモリ20内に記
憶された1フレーム内の領域221に対応する画像デー
タは、メモリ制御回路341の制御によって以下に示す
ようにして内部バス347に読み出され、内部バス制御
回路342の制御によって例えばFIFO回路3442
あるいは3444 に書き込まれる。すなわち、メモリ制
御回路341は、図10に示すように、1回のバースト
転送分のデータである1024ビットの画像データを単
位として、Mライン目の先頭のピクセル(図中左端のピ
クセル)を含む1024ビットの画像データから順に、
Mライン目の最後のピクセル(図中右端のピクセル)を
含む1024ビットの画像データがメインメモリ20か
ら順に読み出される。これにより、Mライン目の画像デ
ータがメインメモリ20から読み出され、当該読み出さ
れた画像データが内部バス制御回路342の制御によっ
て内部バス347を介してFIFO回路3442 あるい
は3444 に書き込まれる。As shown in FIG. 9, the image data corresponding to the area 221 in one frame stored in the main memory 20 is read out to the internal bus 347 by the control of the memory control circuit 341 as described below. By the control of the internal bus control circuit 342, for example, the FIFO circuit 344 2
Or written to 344 4. That is, as shown in FIG. 10, the memory control circuit 341 includes the head pixel (the leftmost pixel in the figure) of the Mth line in units of 1024-bit image data which is data for one burst transfer. In order from 1024-bit image data,
1024-bit image data including the last pixel on the M-th line (the rightmost pixel in the figure) is sequentially read from the main memory 20. Thus, the image data of M-th line is read from the main memory 20, the read image data is written into the FIFO circuit 344 2 or 344 4 via the internal bus 347 under the control of the internal bus control circuit 342 .
【0061】その後、同様に、メインメモリ20に記憶
された1フレーム内の(M+1)ライン目〜Nライン目
までの画像データが順に読み出され、内部バス制御回路
342の制御によって内部バス347を介してFIFO
回路3442 あるいは3444 に書き込まれる。このよ
うに、本実施形態では、バースト転送の単位である10
24ビットを単位としてメインメモリ20から画像デー
タの読み出しを行うため、図9に示す1フレーム内の読
み出し対象となる領域221に対応する画像データ51
1の他に、読み出し対象とならない画像データ510
も、内部バス347を介してFIFO回路3442 ある
いはFIFO回路3444 に読み出される。プロセッシ
ングエレメント3433 および3432 では、それぞれ
FIFO回路3442 および3444 から入力した画像
データのうち、図9に示す1フレーム内の読み出し対象
となる領域221に対応する図10に示す読み出し対象
となる画像データ511を選択して処理を行う。このよ
うに、本実施形態では、プロセッシングエレメント34
33 ,3432において画像データ511を選択するこ
とで、メモリ制御回路341によるメインメモリ20か
らの読み出し制御を簡単にできる。Thereafter, similarly, the image data of the (M + 1) th line to the Nth line in one frame stored in the main memory 20 are sequentially read out, and the internal bus 347 is controlled by the internal bus control circuit 342. FIFO via
The data is written to the circuit 344 2 or 344 4 . Thus, in the present embodiment, the unit of burst transfer, 10
Since image data is read from the main memory 20 in units of 24 bits, the image data 51 corresponding to the area 221 to be read in one frame shown in FIG.
1, image data 510 not to be read
It is also read out to the FIFO circuit 344 2 or FIFO circuit 344 4 via the internal bus 347. In the processing elements 343 3 and 343 2 , among the image data input from the FIFO circuits 344 2 and 344 4 , the image data becomes the read object shown in FIG. 10 corresponding to the area 221 to be read in one frame shown in FIG. The image data 511 is selected for processing. As described above, in the present embodiment, the processing element 34
By selecting the image data 511 in 3 3 and 343 2 , the read control from the main memory 20 by the memory control circuit 341 can be simplified.
【0062】以下、図1に示すマルチプロセッサシステ
ム100の動作例について説明する。画像データ処理回
路211 からのデータが、外部端子246a1 を介して
リアルタイムにプロセッシングエレメント3431 に入
力され、当該データに基づいてプロセッシングエレメン
ト3431 において所定の処理がリアルタイムに行われ
る。そして、プロセッシングエレメント3431 の処理
結果であるデータS3641 がFIFO回路3441 に
リアルタイムに書き込まれる。また、プロセッシングエ
レメント3433 において、FIFO回路3442 から
入力したデータS3642 に基づいて所定の処理が行わ
れ、その処理結果のデータS3643 がFIFO回路3
443 に書き込まれる。また、プロセッシングエレメン
ト3432 において、FIFO回路3444 からのデー
タS3644 に基づいて処理がリアルタイムに行われ、
その処理結果のデータが、外部端子246a2 を介して
リアルタイムに画像データ処理回路212 に出力され
る。上述したプロセッシングエレメント3431 〜34
33 の処理において、メインメモリ20に対してのメモ
リアクセスを伴う場合には、前述したように画像フォー
マットに応じて、64ビットのデータ幅を全て使用して
内部バス347とメインメモリ20との間でデータ転送
が行われる。また、このとき、前述したように、メイン
メモリ20の記憶領域の各行には全て有効な画像データ
が記憶される。Hereinafter, an operation example of the multiprocessor system 100 shown in FIG. 1 will be described. Data from the image data processing circuit 21 1 is input to the processing element 343 1 in real time via the external terminals 246a 1, predetermined processing in the processing element 343 1 based on the data is performed in real time. Then, the data S364 1 is written in real time to the FIFO circuit 344 1 is a processing element 343 1 of the processing result. Further, in the processing element 343 3 , a predetermined process is performed based on the data S364 2 input from the FIFO circuit 344 2 , and the processing result data S364 3 is output to the FIFO circuit 3344.
It is written to 44 3. Further, the processing element 343 2, the process based on the data S364 4 from the FIFO circuit 344 4 is performed in real time,
Data of the processing result is output in real time via the external terminals 246a 2 to the image data processing circuit 21 2. The processing elements 343 1 to 34 described above.
3 in the process of 3, to be accompanied by a memory access to the main memory 20, depending on the image format, as described above, the internal bus 347 and the main memory 20 by using all the 64-bit data width Data transfer is performed between them. At this time, as described above, all the effective image data are stored in each row of the storage area of the main memory 20.
【0063】以上説明したように、マルチプロセッサシ
ステム100によれば、簡単かつ小規模な構成で、メイ
ンメモリ20に対してのアクセスを実現できる。また、
マルチプロセッサシステム100によれば、メインメモ
リ20の規模を従来に比べて小規模にできる。また、マ
ルチプロセッサシステム100によれば、内部バス34
7,348のデータ転送レートを高めることができ、内
部バス347,348に要求されるデータ幅を小さくで
きる。As described above, according to the multiprocessor system 100, access to the main memory 20 can be realized with a simple and small configuration. Also,
According to the multiprocessor system 100, the size of the main memory 20 can be reduced as compared with the related art. Also, according to the multiprocessor system 100, the internal bus 34
7,348 can be increased, and the data width required for the internal buses 347,348 can be reduced.
【0064】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、マルチプロセッサ
システム100において画像データを扱う場合を例示し
たが、本発明は、画像データ以外にも、所定のデータ長
の複数のモジュールからなるデータであってフォーマッ
トによって前記所定のデータ長が異なる複数のフォーマ
ットのデータを扱う場合にも適用可能である。例えば、
本発明は、FA(Factory Automation)、NC(Numerical
Control) 、放送および通信などのデータを扱う場合に
も適用可能である。The present invention is not limited to the above embodiment. For example, in the above-described embodiment, the case where image data is handled in the multiprocessor system 100 has been described as an example. However, the present invention is not limited to image data, but is data including a plurality of modules having a predetermined data length, and The present invention is also applicable to a case where data of a plurality of formats having different predetermined data lengths is handled. For example,
The present invention relates to FA (Factory Automation), NC (Numerical
Control), broadcasting and communication.
【0065】また、上述した実施形態では、フレームデ
ータを扱う場合を例示したが、フィールドデータを扱う
ようにしてもよい。また、本発明は、プロセッシングエ
レメントの数および接続形態は上述したものには限定さ
れない。また、上述した実施形態では、マルチプロセッ
サシステムを、リアルタイム処理を行う画像データ処理
回路に接続した場合を例示したが、その他のリアルタイ
ム処理を行う回路に接続してもよい。また、上述した実
施形態では、メインメモリ20をSDRAMを用いて実
現した場合を例示したが、SRAMなどのその他のメモ
リを用いて実現してもよい。Further, in the above-described embodiment, the case where the frame data is handled has been exemplified, but the field data may be handled. Further, in the present invention, the number of processing elements and the connection form are not limited to those described above. Further, in the above-described embodiment, the case where the multiprocessor system is connected to the image data processing circuit that performs the real-time processing is illustrated. However, the multiprocessor system may be connected to another circuit that performs the real-time processing. Further, in the above-described embodiment, the case where the main memory 20 is realized using an SDRAM is illustrated, but the main memory 20 may be realized using another memory such as an SRAM.
【0066】[0066]
【発明の効果】以上説明したように、本発明のデータ処
理装置によれば、所定のデータ長の複数のモジュールか
らなるデータであってフォーマットによって前記所定の
データ長が異なる複数のフォーマットのデータを扱う場
合でも、高いデータ転送レートを実現でき、しかも記憶
回路の記憶領域を効率的に使用できる。また、本発明の
データ処理装置によれば、種々の画像フォーマットを採
用した場合でも、高いデータ転送レートを実現でき、し
かも記憶回路の記憶領域を効率的に使用できる。As described above, according to the data processing apparatus of the present invention, data of a plurality of formats having a plurality of modules having a predetermined data length and different in the predetermined data length depending on the format is obtained. Even in the case of handling, a high data transfer rate can be realized, and the storage area of the storage circuit can be used efficiently. Further, according to the data processing device of the present invention, even when various image formats are adopted, a high data transfer rate can be realized, and the storage area of the storage circuit can be used efficiently.
【図1】図1は、本発明の実施形態のマルチプロセッサ
システムの構成図である。FIG. 1 is a configuration diagram of a multiprocessor system according to an embodiment of the present invention.
【図2】図2は、図1に示すマルチプロセッサシステム
のリアルタイム処理系と非リアルタイム処理系とを説明
するための図である。FIG. 2 is a diagram for explaining a real-time processing system and a non-real-time processing system of the multiprocessor system shown in FIG. 1;
【図3】図3は、図1に示すFIFO回路およびメイン
メモリの記憶領域を説明するための図である。FIG. 3 is a diagram for explaining a FIFO circuit and a storage area of a main memory shown in FIG. 1;
【図4】図4は、1ピクセルデータが16ビットの画像
フォーマットを採用した場合における図1に示すFIF
O回路およびメインメモリにおけるピクセルデータの記
憶イメージを示す図である。FIG. 4 is a diagram illustrating the FIF shown in FIG. 1 when one pixel data adopts a 16-bit image format;
FIG. 3 is a diagram illustrating a storage image of pixel data in an O circuit and a main memory.
【図5】図5は、1ピクセルデータが24ビットの画像
フォーマットを採用した場合における図1に示すFIF
O回路およびメインメモリにおけるピクセルデータの記
憶イメージを示す図である。FIG. 5 is a diagram illustrating the FIF shown in FIG. 1 when one pixel data adopts a 24-bit image format;
FIG. 3 is a diagram illustrating a storage image of pixel data in an O circuit and a main memory.
【図6】図6は、1ピクセルデータが16ビットの画像
フォーマットを採用した場合における図1に示すFIF
O回路およびメインメモリにおけるピクセルデータの記
憶イメージと、バースト転送の単位との関係を示す図で
ある。FIG. 6 is a diagram illustrating the FIF shown in FIG. 1 when one pixel data adopts an image format of 16 bits.
FIG. 3 is a diagram illustrating a relationship between a storage image of pixel data in an O circuit and a main memory and a unit of burst transfer.
【図7】図7は、1ピクセルデータが16ビットの画像
フォーマットを採用した場合における図1に示すFIF
O回路およびメインメモリにおける1フレームの各ライ
ンの記憶イメージと、バースト転送の単位との関係を示
す図である。FIG. 7 is a diagram illustrating the FIF shown in FIG. 1 when one pixel data employs an image format of 16 bits.
FIG. 4 is a diagram illustrating a relationship between a storage image of each line of one frame in an O circuit and a main memory and a unit of burst transfer.
【図8】図8は、1ピクセルデータが24ビットの画像
フォーマットを採用した場合における図1に示すFIF
O回路およびメインメモリにおけるピクセルデータの記
憶イメージと、バースト転送の単位との関係を示す図で
ある。FIG. 8 is a diagram illustrating the FIF shown in FIG. 1 when one pixel data adopts a 24-bit image format;
FIG. 3 is a diagram illustrating a relationship between a storage image of pixel data in an O circuit and a main memory and a unit of burst transfer.
【図9】図9は、図1に示すメモリ制御回路の制御によ
るメインメモリからの1フレーム内の一部の画像データ
を読み出す動作を説明するための図である。FIG. 9 is a diagram for explaining an operation of reading a part of image data in one frame from a main memory under the control of the memory control circuit shown in FIG. 1;
【図10】図10は、図9に示す読み出し動作をピクセ
ルデータ単位で説明するための図である。FIG. 10 is a diagram for explaining the read operation shown in FIG. 9 in units of pixel data;
【図11】図11は、1ピクセルデータが24ビットの
画像フォーマットを採用した場合におけるシステムメモ
リ(メインメモリ)内の従来の記憶イメージを説明する
ための図である。FIG. 11 is a diagram for explaining a conventional storage image in a system memory (main memory) when one pixel data adopts a 24-bit image format.
20…メインメモリ、211 ,212 …画像データ処理
回路、341…メモリ制御回路、342…内部バス制御
回路、3431 〜3435 …プロセッシングエレメン
ト、3441 〜3444 …FIFO回路、345…メモ
リI/F回路、345a…外部端子、246…システム
I/F回路、145a,246a1 〜246a4 …外部
端子、347,348…内部バス20: Main memory, 21 1 , 21 2 : Image data processing circuit, 341: Memory control circuit, 342 ... Internal bus control circuit, 343 1 to 343 5 ... Processing elements, 344 1 to 344 4 ... FIFO circuit, 345 ... Memory I / F circuit, 345a ... external terminals, 246 ... system I / F circuit, 145a, 246a 1 ~246a 4 ... external terminals, 347, 348 ... internal bus
Claims (16)
るデータであってフォーマットによって前記所定のデー
タ長が異なる複数のフォーマットのデータを扱うデータ
処理装置において、 記憶回路と、 データ伝送路と、 前記データ伝送路を介して前記記憶回路にアクセスを行
う際に、前記複数の何れのフォーマットのデータを扱う
場合でも、前記データ伝送路のデータ幅を全て使って前
記データを伝送するように、前記複数のモジュールの伝
送パターンを決定し、必要に応じて少なくとも一の前記
モジュールを分割して異なるタイミングで前記データ伝
送路を介して伝送させる制御回路とを有するデータ処理
装置。1. A data processing apparatus for handling data of a plurality of formats, each of which comprises a plurality of modules having a predetermined data length, and wherein the predetermined data length differs depending on a format, comprising: a storage circuit; a data transmission path; When accessing the storage circuit via a data transmission path, even when handling data of any of the plurality of formats, the plurality of data is transmitted using the entire data width of the data transmission path. A control circuit that determines a transmission pattern of the module, and divides at least one of the modules as necessary and transmits the divided modules at different timings via the data transmission path.
回路のデータ幅とは同じである請求項1に記載のデータ
処理装置。2. The data processing device according to claim 1, wherein the data width of the data transmission path is the same as the data width of the storage circuit.
アクセスを、前記データ伝送路を介して前記データをバ
ースト転送して行う請求項1に記載のデータ処理装置。3. The data processing apparatus according to claim 1, wherein said control circuit performs access to said storage circuit by burst-transferring said data via said data transmission path.
らなるフレームデータまたはフィールドデータであって
フォーマットによって前記所定のデータ長が異なる複数
のフレームデータまたはフィールドデータを扱うデータ
処理装置において、 前記フレームデータまたはフィールドデータを記憶する
記憶回路と、 データ伝送路と、 前記データ伝送路を介して前記記憶回路にアクセスを行
う際に、前記複数の何れのフォーマットのデータを扱う
場合でも、前記データ伝送路のデータ幅を全て使って前
記ピクセルデータを伝送するように、前記複数のピクセ
ルデータの伝送パターンを決定し、必要に応じて少なく
とも一の前記ピクセルデータを分割して異なるタイミン
グで前記データ伝送路を介して伝送させる制御回路とを
有するデータ処理装置。4. A data processing apparatus for handling a plurality of frame data or field data which is a plurality of frame data or a plurality of pixel data having a predetermined data length and which differs in the predetermined data length depending on a format. Or, a storage circuit for storing field data, a data transmission path, and when accessing the storage circuit via the data transmission path, when handling data in any of the plurality of formats, the data transmission path A transmission pattern of the plurality of pixel data is determined so that the pixel data is transmitted using the entire data width, and if necessary, at least one of the pixel data is divided through the data transmission path at different timings. Processing device having a control circuit for transmitting data .
は前記フィールドデータに対応する画像の各ラインの先
頭の前記ピクセルデータを、1回の前記バースト転送に
よって転送されるデータ量の整数倍のデータ量に対応し
たアドレス間隔で前記記憶回路に記憶する請求項4に記
載のデータ処理装置。5. The control circuit according to claim 1, wherein the pixel data at the head of each line of the image corresponding to the frame data or the field data is a data amount of an integral multiple of the data amount transferred by one burst transfer. 5. The data processing device according to claim 4, wherein the data is stored in the storage circuit at an address interval corresponding to the following.
対応する画像の一部の領域の前記ピクセルデータを前記
記憶回路から読み出す場合に、 前記制御回路は、前記一部の領域を全て含む複数のライ
ンの前記ピクセルデータを前記記憶回路から順に読み出
して前記データ伝送路を介して伝送する請求項4に記載
のデータ処理装置。6. When reading out the pixel data of a partial area of an image corresponding to frame data or field data from the storage circuit, the control circuit is configured to read the pixel data of a plurality of lines including all of the partial area. 5. The data processing device according to claim 4, wherein the pixel data is sequentially read from the storage circuit and transmitted via the data transmission path.
憶回路から読み出された前記複数のラインの前記ピクセ
ルデータのうち前記一部の領域に対応するピクセルデー
タを選択して処理する処理回路をさらに有する請求項6
に記載のデータ処理装置。7. A processing circuit for selecting and processing pixel data corresponding to the partial area among the pixel data of the plurality of lines read from the storage circuit input through the data transmission path. Claim 6 further comprising:
A data processing device according to claim 1.
るデータであってフォーマットによって前記所定のデー
タ長が異なる複数のフォーマットのデータを扱うデータ
処理装置において、 前記複数のモジュールを共通のデータ幅を持つ複数のラ
インデータとして記憶し、当該記憶したラインデータを
書き込み順に読み出す第1の記憶回路と、 前記複数の何れのフォーマットのデータを扱う場合で
も、前記ラインデータの前記データ幅を全て使い切るよ
うに前記モジュールを入れた前記ラインデータを前記第
1の記憶回路に書き込み、必要に応じて少なくとも一の
前記モジュールを分割して異なる前記ラインデータに入
れて前記第1の記憶回路に書き込む処理回路と、 前記第1の記憶回路と同じデータ幅を持つデータ伝送路
と、 第2の記憶回路と、 前記第1の記憶回路から読み出した前記ラインデータ
を、前記第2の記憶回路に書き込む記憶制御回路とを有
するデータ処理装置。8. A data processing apparatus for handling data of a plurality of formats having a plurality of modules each having a predetermined data length and having the predetermined data length different depending on a format, wherein the plurality of modules have a common data width. A first storage circuit that stores the data as a plurality of line data, and reads out the stored line data in a writing order; and when the data of any of the plurality of formats is handled, the data width of the line data is completely used. A processing circuit for writing the line data containing the module into the first storage circuit, dividing at least one of the modules into different line data as needed, and writing the divided line data to the first storage circuit; A data transmission path having the same data width as the first storage circuit; A data processing device comprising: a path; and a storage control circuit that writes the line data read from the first storage circuit to the second storage circuit.
路と同じデータ幅を有し、 記憶制御回路は、前記第1の記憶回路から読み出した前
記ラインデータを、前記データ伝送路を介して、そのま
ま前記第2の記憶回路に書き込む請求項8に記載のデー
タ処理装置。9. The second storage circuit has the same data width as the first storage circuit, and the storage control circuit transmits the line data read from the first storage circuit to the data transmission path. 9. The data processing device according to claim 8, wherein the data is directly written into the second storage circuit via the second storage circuit.
からなるフレームデータまたはフィールドデータであっ
てフォーマットによって前記所定のデータ長が異なる複
数のフォーマットのフレームデータまたはフィールドデ
ータを扱うデータ処理装置において、 前記複数のピクセルデータを共通のデータ幅を持つ複数
のラインデータとして記憶し、当該記憶したラインデー
タを書き込み順に読み出す第1の記憶回路と、 前記複数の何れのフォーマットのフレームデータまたは
フィールドデータを扱う場合でも、前記ラインデータの
前記データ幅を全て使い切るように前記ピクセルデータ
を入れた前記ラインデータを前記第1の記憶回路に書き
込み、必要に応じて少なくとも一の前記ピクセルデータ
を分割して異なる前記ラインデータに入れて前記第1の
記憶回路に書き込む処理回路と、 前記第1の記憶回路と同じデータ幅を持つデータ伝送路
と、 第2の記憶回路と、 前記第1の記憶回路から読み出した前記ラインデータ
を、前記第2の記憶回路に書き込む記憶制御回路とを有
するデータ処理装置。10. A data processing apparatus for handling frame data or field data of a plurality of formats, which is frame data or field data composed of a plurality of pixel data having a predetermined data length and has different predetermined data lengths depending on formats. A first storage circuit that stores a plurality of pixel data as a plurality of line data having a common data width, and reads out the stored line data in a writing order; and when handling frame data or field data of any of the plurality of formats However, the line data containing the pixel data is written into the first storage circuit so as to use up the entire data width of the line data, and if necessary, at least one of the pixel data is divided into different line data. Put in data A processing circuit for writing to the first storage circuit, a data transmission path having the same data width as the first storage circuit, a second storage circuit, and the line data read from the first storage circuit. A data processing device comprising: a storage control circuit that writes to the second storage circuit.
回路と同じデータ幅を有し、 記憶制御回路は、前記第1の記憶回路から読み出した前
記ラインデータを、前記データ伝送路を介して、そのま
ま前記第2の記憶回路に書き込む請求項10に記載のデ
ータ処理装置。11. The second storage circuit has the same data width as the first storage circuit, and the storage control circuit transmits the line data read from the first storage circuit to the data transmission path. 11. The data processing device according to claim 10, wherein the data is written to the second storage circuit as it is via an external device.
タまたは前記フィールドデータに対応する画像の各ライ
ンの先頭の前記ピクセルデータを、1回の前記バースト
転送によって転送されるデータ量の整数倍のデータ量に
対応したアドレス間隔で前記第2の記憶回路に書き込む
請求項10に記載のデータ処理装置。12. The storage control circuit according to claim 1, wherein the pixel data at the head of each line of the image corresponding to the frame data or the field data is an integral multiple of a data amount transferred by one burst transfer. 11. The data processing device according to claim 10, wherein the data is written to the second storage circuit at an address interval corresponding to the amount.
に対応する画像の一部の領域の前記ピクセルデータを前
記第2の記憶回路から読み出す場合に、 前記制御回路は、前記一部の領域を全て含む複数のライ
ンの前記ピクセルデータを前記第2の記憶回路から順に
読み出して前記データ伝送路を介して伝送する請求項1
0に記載のデータ処理装置。13. When reading out the pixel data of a partial area of an image corresponding to frame data or field data from the second storage circuit, the control circuit may include a plurality of pixels including all of the partial area. 2. The pixel data of a line is sequentially read from the second storage circuit and transmitted via the data transmission path.
0. The data processing device according to 0.
第2の記憶回路から読み出された前記複数のラインの前
記ピクセルデータのうち前記一部の領域に対応するピク
セルデータを選択して処理する処理回路をさらに有する
請求項13に記載のデータ処理装置。14. A method of selecting and processing pixel data corresponding to the partial area from among the pixel data of the plurality of lines read from the second storage circuit input through the data transmission path. 14. The data processing device according to claim 13, further comprising a processing circuit that performs the processing.
ピクセルデータからなるフレームデータまたはフィール
ドデータを扱うデータ処理装置において、 64ビットのデータ幅を持つ複数のラインデータとして
記憶し、当該記憶したラインデータを書き込み順に読み
出す第1の記憶回路と、 4個の前記ピクセルデータを入れた前記ラインデータを
前記第1の記憶回路に書き込む処理回路と、 64ビットのデータ幅を持つデータ伝送路と、 第2の記憶回路と、 前記第1の記憶回路から読み出した前記ラインデータ
を、前記データ伝送路を介して、そのまま前記第2の記
憶回路に書き込む記憶制御回路とを有するデータ処理装
置。15. A data processing device for handling frame data or field data comprising a plurality of pixel data each having a data length of 16 bits, wherein said stored data is stored as a plurality of line data having a data width of 64 bits. A first storage circuit for reading data in the order of writing, a processing circuit for writing the line data containing the four pixel data to the first storage circuit, a data transmission path having a data width of 64 bits, A data processing device comprising: a second storage circuit; and a storage control circuit that writes the line data read from the first storage circuit directly to the second storage circuit via the data transmission path.
ピクセルデータからなるフレームデータまたはフィール
ドデータを扱うデータ処理装置において、 64ビットのデータ幅を持つ複数のラインデータとして
記憶し、当該記憶したラインデータを書き込み順に読み
出す第1の記憶回路と、 8/3個の前記ピクセルデータを入れた前記ラインデー
タを前記第1の記憶回路に書き込む処理回路と、 64ビットのデータ幅を持つデータ伝送路と、 第2の記憶回路と、 前記第1の記憶回路から読み出した前記ラインデータ
を、前記データ伝送路を介して、そのまま前記第2の記
憶回路に書き込む記憶制御回路とを有するデータ処理装
置。16. A data processing apparatus for handling frame data or field data comprising a plurality of pixel data each having a data length of 24 bits, wherein said data is stored as a plurality of line data having a data width of 64 bits. A first storage circuit for reading data in the order of writing; a processing circuit for writing the line data containing 8/3 of the pixel data into the first storage circuit; a data transmission path having a data width of 64 bits; A data processing device, comprising: a second storage circuit; and a storage control circuit that writes the line data read from the first storage circuit directly to the second storage circuit via the data transmission path.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32457999A JP2001142775A (en) | 1999-11-15 | 1999-11-15 | Data processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32457999A JP2001142775A (en) | 1999-11-15 | 1999-11-15 | Data processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001142775A true JP2001142775A (en) | 2001-05-25 |
Family
ID=18167405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32457999A Pending JP2001142775A (en) | 1999-11-15 | 1999-11-15 | Data processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001142775A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101631180B (en) * | 2008-07-18 | 2011-08-17 | 佳能株式会社 | Data processing apparatus and method for controlling data processing apparatus |
DE102008004978B4 (en) * | 2007-01-23 | 2013-01-17 | Austrian Research Centers Gmbh - Arc | Method for storing and reading a sequence of data values |
-
1999
- 1999-11-15 JP JP32457999A patent/JP2001142775A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102008004978B4 (en) * | 2007-01-23 | 2013-01-17 | Austrian Research Centers Gmbh - Arc | Method for storing and reading a sequence of data values |
CN101631180B (en) * | 2008-07-18 | 2011-08-17 | 佳能株式会社 | Data processing apparatus and method for controlling data processing apparatus |
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