JP2001141774A - Semiconductor integrated circuit and operation method - Google Patents

Semiconductor integrated circuit and operation method

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JP2001141774A
JP2001141774A JP32761099A JP32761099A JP2001141774A JP 2001141774 A JP2001141774 A JP 2001141774A JP 32761099 A JP32761099 A JP 32761099A JP 32761099 A JP32761099 A JP 32761099A JP 2001141774 A JP2001141774 A JP 2001141774A
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transistor
input
voltage
control means
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Danichi Komatsu
壇一 小松
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

PROBLEM TO BE SOLVED: To make a test and evaluation operation in an input/output interface efficient and easy. SOLUTION: In this semiconductor integrated circuit equipped with an input/ output interface means, the input/output interface means is provided with a first control means and a second control means. The first control means consists of transistors A, B. Transistors A, B are applied with electric potential by a first power source VDD, VSS and control power supply to a prescribed terminal P. The second control means consists of transistors E, F. Transistors E, F are applied with electric potential by a second power source VDD2, VSS2, which is different from the power source VDD, VSS related to the first control means. A leakage current of the terminal P is detected by measuring current values by the second power source VDD2, VSS2.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、半導体集積回
路、特に、その入出力インターフェース（以下、Ｉ／Ｏ
インターフェースという）に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to an input / output interface (hereinafter referred to as an I / O
Interface).

【０００２】[0002]

【従来の技術】図８は、従来のＩ／Ｏインターフェース
回路の一例である。また、図９は、図８のＩ／Ｏインタ
ーフェースのレイアウトパターンの一例であり、図９
（ａ）は、チップ全体を示し、図９（ｂ）は、チップの
一部についての拡大詳細図である。図８において、Ａは
「Ｈｉ」出力を制御するＰｃｈ（Ｐチャネル型）トラン
ジスタ、Ｂは「Ｌｏｗ」出力を制御するＮｃｈ（Ｎチャ
ネル型）トランジスタである。2. Description of the Related Art FIG. 8 shows an example of a conventional I / O interface circuit. FIG. 9 is an example of a layout pattern of the I / O interface of FIG.
FIG. 9A shows the entire chip, and FIG. 9B is an enlarged detailed view of a part of the chip. In FIG. 8, A is a Pch (P-channel type) transistor for controlling the “Hi” output, and B is an Nch (N-channel type) transistor for controlling the “Low” output.

【０００３】ＰｃｈトランジスタＡは制御信号ａが「Ｈ
ｉ」のときＯＦＦ状態であるが、制御信号ａが「Ｌｏ
ｗ」のときにはＯＮ状態となり電源電圧ＶＤＤを端子パ
ッドＰに通す。反対に、ＮｃｈトランジスタＢは制御信
号ｂが「Ｌｏｗ」のときＯＦＦ状態であるが、制御信号
ｂが「Ｈｉ」のときにはＯＮ状態となり電源電圧ＶＳＳ
を端子パッドＰＡＤに通す。これらの動作により、制御
信号ａ，ｂのレベルにより、「Ｈｉ」出力（トランジス
タＡはＯＮ、トランジスタＢはＯＦＦ状態）、「Ｌｏ
ｗ」出力（トランジスタＡはＯＦＦ、トランジスタＢは
ＯＮ状態）、入力（トランジスタＡ，トランジスタＢ共
にＯＦＦ状態）を選択することができる。The control signal a of the Pch transistor A is "H".
i), the control signal a is “Lo”.
In the case of "w", the power supply voltage VDD is turned on and the power supply voltage VDD is passed through the terminal pad P. Conversely, the Nch transistor B is off when the control signal b is “Low”, but is on when the control signal b is “Hi” and becomes the power supply voltage VSS.
Through the terminal pad PAD. By these operations, “Hi” output (transistor A is ON and transistor B is OFF) and “Lo” are output according to the levels of the control signals a and b.
"w" output (transistor A is OFF, transistor B is ON) and input (transistor A and transistor B are both OFF) can be selected.

【０００４】また、図１０に示すＣ，Ｄは、トランジス
タＡ，Ｂを構成した場合に、構造的に含まれる寄生ダイ
オード成分を表す。これは、図１１の縦構造に示すよう
に、トランジスタのドレイン（端子Ｐ側）とウエルコン
タクトとの間に寄生する。Further, C and D shown in FIG. 10 represent parasitic diode components structurally included when transistors A and B are configured. This is parasitic between the drain (terminal P side) of the transistor and the well contact, as shown in the vertical structure of FIG.

【０００５】次に、図１２に端子が入力状態の場合の端
子のＶ−Ｉ特性を示す。図のように、端子は０〜ＶＤＤ
までは電流が流れない（耐圧）が、０より小さい、ある
いはＶＤＤより大きい電圧がかかった場合に、図１０の
寄生ダイオードによる電流（ダイオード順方向特性）が
流れるといった特性を示す。FIG. 12 shows the VI characteristics of the terminals when the terminals are in the input state. As shown in the figure, the terminals are 0-VDD
Until then, no current flows (withstand voltage), but when a voltage smaller than 0 or larger than VDD is applied, a current (diode forward characteristic) caused by the parasitic diode in FIG. 10 flows.

【０００６】このように、本来、入力状態において入力
電圧ＶＤＤであれば電流は流れないのだが、チップの仕
上がり状態によって図１３のように電流がわずかに流れ
る（端子リーク）ことがあるため、出荷時にはテストに
より不良サンプルをリジェクトする必要がある。端子リ
ークが大きいと、消費電流に影響を与え、バッテリ駆動
の製品に使用される場合には、駆動時間を左右するパラ
メータとなるため、通常、製品規格としてきちんと定め
られている。As described above, although the current does not normally flow when the input voltage is VDD in the input state, the current may slightly flow (terminal leak) as shown in FIG. Sometimes it is necessary to reject defective samples by testing. If the terminal leakage is large, it affects the current consumption, and when used in a battery-powered product, it is a parameter that affects the driving time. Therefore, it is usually properly defined as a product standard.

【０００７】以上のように、端子リークの測定はチップ
の評価・テスト時には必須の項目であるが、近年半導体
製品の端子数は増加傾向にあり、端子が増えればその
分、評価・テストの負荷も高くなるといった問題点があ
った。さらにサージ破壊耐量（後述）を測定する場合に
も端子の破壊の有無を端子リークから見極めることが多
いため、評価時の負荷は余計に高くなっていた。As described above, the measurement of terminal leak is an indispensable item at the time of chip evaluation and test. However, in recent years, the number of terminals of semiconductor products has been increasing, and as the number of terminals increases, the load of evaluation and test increases. There was a problem that it also became high. In addition, when measuring the surge withstand voltage (described later), the presence or absence of terminal breakage is often determined from the terminal leak, so that the load at the time of evaluation was excessively high.

【０００８】次に、図１４にラッチアップ耐量測定の例
を載せる。ラッチアップ耐量の評価とは、ＣＭＯＳ構造
の半導体の評価に必要な信頼性に関わる評価の１項目で
ある。半導体の中でＰＮ構造を取るものはダイオードと
いい、ＰからＮ方向にだけ電流を流す素子であるが、そ
れを２つ重ねた形のＰＮＰＮ構造をとったものをサイリ
スタという。サイリスタにおいては、トリガが入ること
でＯＮし、電源がＯＦＦするまで電流が流れるという特
性を持つ。Next, FIG. 14 shows an example of latch-up withstand capability measurement. The evaluation of the latch-up withstand capability is one item of evaluation related to reliability required for evaluating a semiconductor having a CMOS structure. Among semiconductors, those having a PN structure are called diodes, which are elements that allow current to flow only in the direction from P to N, and those that have a PNPN structure in which two are stacked are called thyristors. The thyristor has a characteristic that the thyristor is turned on when a trigger is input and a current flows until the power is turned off.

【０００９】ＣＭＯＳ構造の半導体には、縦構造的にＰ
ＮＰＮとなる部分が存在するため、サージの印加によっ
て、サージがトリガ代わりとなり電流が流れ続けるとい
った症状を示す場合がある。これをラッチアップ現象と
言い、ラッチアップ現象を生じない限界のサージ入力電
圧をラッチアップ耐量と呼ぶ。ラッチアップ耐量の測定
には測定ピンをサージテスタに接続し、その他の端子は
「Ｌｏｗ」入力させる。そして、電源電流をモニタしな
がら測定ピンにサージを印加するといった手法が取られ
る。In a semiconductor having a CMOS structure, P
Since there is an NPN portion, there is a case where a surge is applied as a trigger and a current continues to flow due to the application of the surge. This is called a latch-up phenomenon, and a limit surge input voltage that does not cause a latch-up phenomenon is called a latch-up tolerance. To measure the latch-up tolerance, the measurement pin is connected to a surge tester, and the other terminals are set to “Low” input. Then, a technique of applying a surge to the measurement pin while monitoring the power supply current is adopted.

【００１０】このように、チップの評価時には、いろい
ろな端子設定が必要となるのであるが、端子の設定を評
価項目毎に設定するには専用の評価用ボードが必要であ
ったり、全ピンを設定できるボードを用意したとして
も、その設定は人手を介するため、負荷が高いといった
問題点もあった。As described above, various terminal settings are required at the time of chip evaluation. To set terminal settings for each evaluation item, a dedicated evaluation board is required, or all pins must be set. Even if a board that can be set is prepared, there is a problem that the load is high because the setting is manually performed.

【００１１】次に、サージ破壊耐量について述べる。上
記で説明したようにＩ／Ｏには図７に示す寄生ダイオー
ド成分が存在するのだが、このことはサージ破壊耐量に
も影響しており、＋サージが印加されるとＶＤＤ（電源
ＯＦＦの状態のＶＤＤ電位）より高い電圧のため、寄生
ダイオードを通ってＶＤＤラインに逃げる。また、サー
ジが印加された場合はＶＳＳ（電源ＯＦＦの状態のＶＳ
Ｓ電位）より低い電圧のため寄生ダイオードを通ってＶ
ＳＳラインに逃げる。ＶＤＤラインもＶＳＳラインもチ
ップ全体を走っている電源ラインであるため容量も大き
く、ＡＬ配線幅も太い。容量が大きければサージ波形を
なまらせてピーク値を下げることができるし、配線幅も
太いため破壊にも強くなる。このように、出力トランジ
スタＡ，Ｂはサージ破壊耐量を決定する重要なパラメー
タである。Ａ，Ｂのトランジスタサイズが大きければ大
きいほどサージ破壊耐量は強くなる。Next, surge withstand capability will be described. Although the parasitic diode component shown in FIG. 7 exists in the I / O as described above, this also affects the surge breakdown withstand capability. When a + surge is applied, VDD (power OFF state) is applied. (VDD potential), and escapes to the VDD line through the parasitic diode. When a surge is applied, VSS (VS in the power-off state) is applied.
S potential) V through the parasitic diode for lower voltage
Escape to SS line. Since both the VDD line and the VSS line are power supply lines running on the entire chip, the capacity is large and the AL wiring width is large. If the capacitance is large, the peak value can be reduced by smoothing the surge waveform, and the wiring width is large, so that the breakdown is strong. As described above, the output transistors A and B are important parameters that determine the surge breakdown strength. The greater the transistor size of A and B, the higher the surge breakdown withstand capability.

【００１２】ただし、出力トランジスタの大きさは規格
により決定される部分であるため、出力トランジスタの
寄生ダイオード成分だけではサージ破壊大量的に苦しい
場合には、図１５のようにＯＦＦＴｒ：Ｊ，Ｋ（常にＯ
ＦＦしているトランジスタで動作的なものには全く影響
しない）を出力トランジスタＡ，Ｂに付加するような形
で挿入する。これらトータルの寄生ダイオード成分によ
り、サージに強いＩ／Ｏを得ている。However, since the size of the output transistor is a part determined by the standard, if only the parasitic diode component of the output transistor suffers a large amount of surge destruction, OFFTr: J, K ( Always O
FF transistors which have no effect on the operation) are inserted in such a manner as to be added to the output transistors A and B. I / O resistant to surge is obtained by these total parasitic diode components.

【００１３】しかし、端子の種類によっては、例えばＮ
ｃｈＯＤ（Ｎチャネルオープンドレイン）の端子では端
子にＶＤＤ以上の電圧が印加される仕様となるため、Ｐ
ｃｈ側の寄生ダイオードが存在すると端子に電圧（ＶＤ
Ｄ以上）入力できなくなるためＮＧとなる。すなわち、
Ｐｃｈ出力Ｔｒ及びＰｃｈＯＦＦＴｒ（Ｐｃｈ側の寄生
ダイオード成分）は付加できないことになる（図１
６）。そのため、ＮｃｈＯＤ（Ｎチャネルオープンドレ
イン）の端子では、＋サージに弱くなってしまうという
問題点がある。However, depending on the type of terminal, for example, N
In the terminal of chOD (N-channel open drain), a voltage higher than VDD is applied to the terminal.
If a parasitic diode on the ch side exists, the voltage (VD
(D or more) NG because input cannot be made. That is,
The Pch output Tr and PchOFFTr (parasitic diode component on the Pch side) cannot be added (FIG. 1).
6). Therefore, there is a problem that the terminal of NchOD (N-channel open drain) is susceptible to + surge.

【００１４】次に、出力トランジスタのドライブ能力に
ついて述べる。ドライブ能力とは端子出力特性の一つ
で、ドライバの強さを表し、どの程度の電流を流すこと
ができるかについて定められた規格である。これは上述
した出力トランジスタのトランジスタサイズによって決
まる値である。トランジスタサイズが大きければトラン
ジスタのＯＮ抵抗が小さいため、より多くの電流を流せ
る。ただし、大きければ良いものではなく用途に応じた
サイズ調整が必要なものである。Next, the drive capability of the output transistor will be described. The drive capability is one of the terminal output characteristics, represents the strength of the driver, and is a standard that defines how much current can flow. This is a value determined by the transistor size of the output transistor described above. When the transistor size is large, more current can flow because the ON resistance of the transistor is small. However, it is not a good thing if the size is large, and a size adjustment according to the application is necessary.

【００１５】ドライブ能力が大きすぎると出力波形のオ
ーバーシュート・アンダーシュートが大きくなりノイズ
の元となる。小さすぎると信号伝達速度が遅くなるなど
の弊害が出る。そして、これらは最終段階のシステム評
価時に明らかになる場合が多いという問題点があった。If the driving capability is too large, overshoot / undershoot of the output waveform becomes large, which causes noise. If it is too small, adverse effects such as a reduction in signal transmission speed will occur. Then, there is a problem that these are often revealed at the final stage of the system evaluation.

【００１６】[0016]

【発明が解決しようとする課題】この発明は、上記のよ
うな問題点を解消するためになされたもので、Ｉ／Ｏイ
ンターフェースにおけるテスト・評価動作の効率化・容
易化、サージ保護回路の特性改善、およびドライブ特性
補正機能付与を目的としている。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and has been made to improve the efficiency and facilitation of the test / evaluation operation in the I / O interface and to improve the characteristics of the surge protection circuit. The purpose is to improve and provide a drive characteristic correction function.

【００１７】[0017]

【課題を解決するための手段】第１の発明に係る半導体
集積回路では、入出力インターフェース手段を備えた半
導体集積回路において、前記入出力インターフェース手
段には、第１の電源から電源電圧を印加され所定の端子
への電圧供給を制御するトランジスタからなる第１の制
御手段と、前記第１の制御手段に係る電源と別の第２の
電源から電源電圧を印加され前記所定の端子への電圧供
給を制御するトランジスタからなる第２の制御手段とを
設け、前記第２の電源による電流値を測定することによ
り、前記端子のリーク電流を検出するものである。According to a first aspect of the present invention, in a semiconductor integrated circuit having an input / output interface, a power supply voltage is applied to the input / output interface from a first power supply. A first control unit including a transistor for controlling a voltage supply to a predetermined terminal; and a power supply voltage applied from a second power supply different from a power supply related to the first control unit to supply the voltage to the predetermined terminal And a second control means comprising a transistor for controlling the leakage current of the second power supply, and measuring a current value by the second power supply to detect a leak current of the terminal.

【００１８】第２の発明に係る半導体集積回路では、入
出力インターフェース手段を備えた半導体集積回路にお
いて、前記入出力インターフェース手段には、第１の電
源から電源電圧を印加され所定の端子への電圧供給を制
御するトランジスタからなる第１の制御手段と、前記第
１の制御手段に係る電源と別の第２の電源から電源電圧
を印加され前記所定の端子への電圧供給を制御するトラ
ンジスタからなる第２の制御手段とを設けるとともに、
前記第１の制御手段をＶＤＤ電源に接続されるＰｃｈ
（Ｐチャネル型）トランジスタとＶＳＳ電源に接続され
るＮｃｈ（Ｎチャネル型）トランジスタとにより構成
し、かつ、前記第２の制御手段をＶＤＤ電源に接続され
るＰｃｈトランジスタとＶＳＳ電源に接続されるＮｃｈ
トランジスタとにより構成して、前記第２の制御手段を
構成するＰｃｈトランジスタおよびＮｃｈトランジスタ
の動作に応じ、前記第２の電源による電流値を測定する
ことにより、前記端子のリーク電流を検出するものであ
る。In a semiconductor integrated circuit according to a second aspect of the present invention, in the semiconductor integrated circuit provided with input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply and a voltage to a predetermined terminal is applied to the input / output interface means. A first control means comprising a transistor for controlling the supply, and a transistor for receiving a power supply voltage from a second power supply different from the power supply for the first control means and controlling the voltage supply to the predetermined terminal. Providing a second control means,
The first control means is connected to a Pch connected to a VDD power supply.
(P-channel type) transistor and Nch (N-channel type) transistor connected to VSS power supply, and the second control means is a Pch transistor connected to VDD power supply and an Nch transistor connected to VSS power supply.
A leakage current of the terminal is detected by measuring a current value of the second power supply in accordance with an operation of a Pch transistor and an Nch transistor constituting the second control means. is there.

【００１９】第３の発明に係る半導体集積回路では、複
数の入出力インターフェース手段を備えた半導体集積回
路において、前記入出力インターフェース手段には、第
１の電源から電源電圧を印加され所定の端子への電圧供
給を制御するトランジスタからなる第１の制御手段と、
前記第１の制御手段に係る電源と別の第２の電源から電
源電圧を印加され前記所定の端子への電圧供給を制御す
るトランジスタからなる第２の制御手段とを設け、前記
複数の入出力インターフェース手段における複数の第２
の制御手段を同一の制御信号で作動させ、前記第２の電
源による電流値を測定することにより前記端子のリーク
電流の和を検出するものである。In a semiconductor integrated circuit according to a third aspect, in the semiconductor integrated circuit having a plurality of input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply to a predetermined terminal. First control means comprising a transistor for controlling the voltage supply of
And a second control unit including a transistor to which a power supply voltage is applied from a power supply according to the first control unit and another second power supply to control voltage supply to the predetermined terminal; Multiple second in the interface means
Is operated by the same control signal, and the sum of the leak currents of the terminals is detected by measuring the current value of the second power supply.

【００２０】第４の発明に係る半導体集積回路では、複
数の入出力インターフェース手段を備えた半導体集積回
路において、前記入出力インターフェース手段には、第
１の電源から電源電圧を印加され所定の端子への電圧供
給を制御するトランジスタからなる第１の制御手段と、
前記第１の制御手段に係る電源と別の第２の電源から電
源電圧を印加され前記所定の端子への電圧供給を制御す
るトランジスタからなる第２の制御手段とを設けるとと
もに、前記第１の制御手段をＶＤＤ電源に接続されるＰ
ｃｈ（Ｐチャネル型）トランジスタとＶＳＳ電源に接続
されるＮｃｈ（Ｎチャネル型）トランジスタとにより構
成し、かつ、前記第２の制御手段をＶＤＤ電源に接続さ
れるＰｃｈトランジスタとＶＳＳ電源に接続されるＮｃ
ｈトランジスタとにより構成して、前記第２の制御手段
を構成するＰｃｈトランジスタをデコーダにより同一の
制御信号で制御し、前記第２の制御手段を構成するＮｃ
ｈトランジスタをデコーダにより同一の制御信号で制御
して、前記第２の電源による電流値を測定することによ
り、前記端子のリーク電流の和を検出するものである。In a semiconductor integrated circuit according to a fourth aspect of the present invention, in the semiconductor integrated circuit having a plurality of input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply to a predetermined terminal. First control means comprising a transistor for controlling the voltage supply of
A second control unit comprising a transistor to which a power supply voltage is applied from a second power supply and a second power supply and which controls a voltage supply to the predetermined terminal; Control means connected to VDD power supply
The second control means is constituted by a ch (P-channel type) transistor and an Nch (N-channel type) transistor connected to a VSS power supply, and the second control means is connected to a Pch transistor connected to a VDD power supply and a VSS power supply. Nc
h transistor, the Pch transistor constituting the second control means is controlled by the same control signal by a decoder, and Nc constituting the second control means is controlled by the decoder.
The sum of the leak currents of the terminals is detected by controlling the h transistor by the same control signal by the decoder and measuring the current value by the second power supply.

【００２１】第５の発明に係る半導体集積回路では、複
数の入出力インターフェース手段を備えた半導体集積回
路において、前記入出力インターフェース手段には、第
１の電源から電源電圧を印加され所定の端子への電圧供
給を制御するトランジスタからなる第１の制御手段と、
前記第１の制御手段に係る電源と別の第２の電源から電
源電圧を印加され前記所定の端子への電圧供給を制御す
るトランジスタからなる第２の制御手段とを設け、前記
複数の入出力インターフェース手段における複数の第２
の制御手段を別々の制御信号で作動させ、前記第２の電
源による電流値を測定することにより前記端子のリーク
電流を各入出力インターフェース手段毎に検出するもの
である。According to a fifth aspect of the present invention, in the semiconductor integrated circuit having a plurality of input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply to a predetermined terminal. First control means comprising a transistor for controlling the voltage supply of
And a second control unit including a transistor to which a power supply voltage is applied from a power supply according to the first control unit and another second power supply to control voltage supply to the predetermined terminal; Multiple second in the interface means
Are operated by separate control signals, and a current value of the second power supply is measured to detect a leak current of the terminal for each input / output interface means.

【００２２】第６の発明に係る半導体集積回路では、複
数の入出力インターフェース手段を備えた半導体集積回
路において、前記入出力インターフェース手段には、第
１の電源から電源電圧を印加され所定の端子への電圧供
給を制御するトランジスタからなる第１の制御手段と、
前記第１の制御手段に係る電源と別の第２の電源から電
源電圧を印加され前記所定の端子への電圧供給を制御す
るトランジスタからなる第２の制御手段とを設けるとと
もに、前記第１の制御手段をＶＤＤ電源に接続されるＰ
ｃｈ（Ｐチャネル型）トランジスタとＶＳＳ電源に接続
されるＮｃｈ（Ｎチャネル型）トランジスタとにより構
成し、かつ、前記第２の制御手段をＶＤＤ電源に接続さ
れるＰｃｈトランジスタとＶＳＳ電源に接続されるＮｃ
ｈトランジスタとにより構成して、前記複数の入出力イ
ンターフェース手段における第２の制御手段を構成する
Ｐｃｈトランジスタをそれぞれ個別のデコーダにより別
々の制御信号で制御し、前記複数の入出力インターフェ
ース手段における第２の制御手段を構成するＮｃｈトラ
ンジスタを個別のデコーダにより別々の制御信号で制御
して、前記第２の電源による電流値を測定することによ
り、前記端子のリーク電流を各入出力インターフェース
手段毎に検出するものである。According to a sixth aspect of the present invention, in the semiconductor integrated circuit having a plurality of input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply to a predetermined terminal. First control means comprising a transistor for controlling the voltage supply of
A second control unit comprising a transistor to which a power supply voltage is applied from a second power supply and a second power supply and which controls a voltage supply to the predetermined terminal; Control means connected to VDD power supply
The second control means is constituted by a ch (P-channel type) transistor and an Nch (N-channel type) transistor connected to a VSS power supply, and the second control means is connected to a Pch transistor connected to a VDD power supply and a VSS power supply. Nc
h transistors, and the Pch transistors constituting the second control means in the plurality of input / output interface means are respectively controlled by separate control signals by separate decoders. The leak current of the terminal is detected for each input / output interface means by controlling the Nch transistor constituting the control means by a separate control signal by an individual decoder and measuring the current value by the second power supply. Is what you do.

【００２３】第７の発明に係る半導体集積回路では、複
数の入出力インターフェース手段を備えた半導体集積回
路において、前記入出力インターフェース手段には、第
１の電源から電源電圧を印加され所定の端子への電圧供
給を制御するトランジスタからなる第１の制御手段と、
前記第１の制御手段に係る電源と別の第２の電源から電
源電圧を印加され前記所定の端子への電圧供給を制御す
るトランジスタからなる第２の制御手段とを設け、前記
複数の入出力インターフェース手段における複数の第２
の制御手段についての制御条件を、設定制御レジスタに
より、それぞれ各別に設定するものである。In a semiconductor integrated circuit according to a seventh aspect, in the semiconductor integrated circuit having a plurality of input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply to a predetermined terminal. First control means comprising a transistor for controlling the voltage supply of
And a second control unit including a transistor to which a power supply voltage is applied from a power supply according to the first control unit and another second power supply to control voltage supply to the predetermined terminal; Multiple second in the interface means
The control conditions for the control means are individually set by the setting control register.

【００２４】第８の発明に係る半導体集積回路では、複
数の入出力インターフェース手段を備えた半導体集積回
路において、前記入出力インターフェース手段には、第
１の電源から電源電圧を印加され所定の端子への電圧供
給を制御するトランジスタからなる第１の制御手段と、
前記第１の制御手段に係る電源と別の第２の電源から電
源電圧を印加され前記所定の端子への電圧供給を制御す
るトランジスタからなる第２の制御手段とを設けるとと
もに、前記第１の制御手段をＶＤＤ電源に接続されるＰ
ｃｈ（Ｐチャネル型）トランジスタとＶＳＳ電源に接続
されるＮｃｈ（Ｎチャネル型）トランジスタとにより構
成し、かつ、前記第２の制御手段をＶＤＤ電源に接続さ
れるＰｃｈトランジスタとＶＳＳ電源に接続されるＮｃ
ｈトランジスタとにより構成して、前記複数の入出力イ
ンターフェース手段における複数の第２の制御手段を構
成するＰｃｈトランジスタについての制御条件を、設定
制御レジスタにより、それぞれ各別に設定し、かつ、前
記複数の入出力インターフェース手段における複数の第
２の制御手段を構成するＮｃｈトランジスタについての
制御条件を、設定制御レジスタにより、それぞれ各別に
設定するものである。In a semiconductor integrated circuit according to an eighth aspect, in the semiconductor integrated circuit having a plurality of input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply to a predetermined terminal. First control means comprising a transistor for controlling the voltage supply of
A second control unit comprising a transistor to which a power supply voltage is applied from a second power supply and a second power supply and which controls a voltage supply to the predetermined terminal; Control means connected to VDD power supply
The second control means is constituted by a ch (P-channel type) transistor and an Nch (N-channel type) transistor connected to a VSS power supply, and the second control means is connected to a Pch transistor connected to a VDD power supply and a VSS power supply. Nc
h transistors, the control conditions of the Pch transistors constituting the plurality of second control means in the plurality of input / output interface means are respectively set by a setting control register, and the plurality of The control conditions for the Nch transistors constituting the plurality of second control means in the input / output interface means are individually set by the setting control register.

【００２５】第９の発明に係る半導体集積回路では、入
出力インターフェース手段を備えた半導体集積回路にお
いて、前記入出力インターフェース手段には、第１の電
源から電源電圧を印加され所定の端子への電圧供給を制
御するトランジスタからなりＮｃｈＯＤ（Ｎチャネルオ
ープンドレイン）端子を構成する第１の制御手段と、前
記第１の制御手段に係る電源と別の第２の電源から電源
電圧を印加され前記所定の端子への電圧供給を制御する
トランジスタからなる第２の制御手段とを設け、前記第
２の制御手段によりサージ保護回路を構成するものであ
る。In a semiconductor integrated circuit according to a ninth aspect, in the semiconductor integrated circuit having input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply and a voltage to a predetermined terminal is applied to the input / output interface means. A first control unit comprising a transistor for controlling the supply and forming an NchOD (N-channel open drain) terminal; and a power supply voltage applied from a second power supply different from a power supply related to the first control means, and the predetermined voltage is applied to the predetermined voltage. And a second control means comprising a transistor for controlling the supply of voltage to the terminal, wherein the second control means constitutes a surge protection circuit.

【００２６】第１０の発明に係る半導体集積回路では、
入出力インターフェース手段を備えた半導体集積回路に
おいて、前記入出力インターフェース手段には、第１の
電源から電源電圧を印加され所定の端子への電圧供給を
制御するトランジスタからなりＮｃｈＯＤ（Ｎチャネル
オープンドレイン）端子を構成する第１の制御手段と、
前記第１の制御手段に係る電源と別の第２の電源から電
源電圧を印加され前記所定の端子への電圧供給を制御す
るトランジスタからなる第２の制御手段とを設けるとと
もに、前記第２の制御手段をＶＤＤ電源に接続されるよ
うに構成され実使用時にはオープン状態となるＰｃｈ
（Ｐチャネル型）トランジスタとＶＳＳ電源に接続され
るように構成され実使用時にはオープン状態となるＮｃ
ｈ（Ｎチャネル型）トランジスタとにより構成し、前記
第２の制御手段によりサージ保護回路を構成するもので
ある。In the semiconductor integrated circuit according to the tenth aspect,
In a semiconductor integrated circuit provided with input / output interface means, the input / output interface means includes a transistor to which a power supply voltage is applied from a first power supply and which controls a voltage supply to a predetermined terminal. First control means constituting a terminal;
A second control unit comprising a transistor to which a power supply voltage is applied from a second power supply and a second power supply and which controls a voltage supply to the predetermined terminal; The Pch is configured so that the control means is connected to the VDD power supply and is in an open state when actually used.
(P-channel type) Nc that is configured to be connected to a transistor and VSS power supply and that is open when actually used
h (N-channel type) transistor, and the second control means constitutes a surge protection circuit.

【００２７】第１１の発明に係る半導体集積回路では、
入出力インターフェース手段を備えた半導体集積回路に
おいて、前記入出力インターフェース手段には、第１の
電源から電源電圧を印加され所定の端子への電圧供給を
制御するトランジスタからなる第１の制御手段と、前記
第１の制御手段に係る電源と別の第２の電源から電源電
圧を印加され前記所定の端子への電圧供給を制御するト
ランジスタからなる第２の制御手段とを設け、前記第２
の制御手段におけるトランジスタの制御信号を調整する
ことにより前記第２の電源による電位を調整することに
よって、前記入出力インターフェース手段におけるドラ
イブ能力を調整するものである。In the semiconductor integrated circuit according to the eleventh aspect,
A semiconductor integrated circuit provided with input / output interface means, wherein the input / output interface means includes a first control means comprising a transistor to which a power supply voltage is applied from a first power supply and which controls a voltage supply to a predetermined terminal; A second control means comprising a transistor to which a power supply voltage is applied from a second power supply and a second power supply and which controls a voltage supply to the predetermined terminal;
The driving capability of the input / output interface means is adjusted by adjusting the potential of the second power supply by adjusting the control signal of the transistor in the control means.

【００２８】第１２の発明に係る半導体集積回路では、
入出力インターフェース手段を備えた半導体集積回路に
おいて、前記入出力インターフェース手段には、第１の
電源から電源電圧を印加され所定の端子への電圧供給を
制御するトランジスタからなる第１の制御手段と、前記
第１の制御手段に係る電源と別の第２の電源から電源電
圧を印加され前記所定の端子への電圧供給を制御するト
ランジスタからなる第２の制御手段とを設けるととも
に、前記第１の制御手段をＶＤＤ電源に接続されるＰｃ
ｈ（Ｐチャネル型）トランジスタとＶＳＳ電源に接続さ
れるＮｃｈ（Ｎチャネル型）トランジスタとにより構成
し、かつ、前記第２の制御手段をＶＤＤ電源に接続され
るＰｃｈトランジスタとＶＳＳ電源に接続されるＮｃｈ
トランジスタとにより構成して、前記第２の制御手段に
おけるＰｃｈトランジスタおよびＮｃｈトランジスタの
制御信号を調整することにより前記第２の電源による電
位を調整することによって、前記入出力インターフェー
ス手段におけるドライブ能力を調整するものである。In the semiconductor integrated circuit according to the twelfth aspect,
A semiconductor integrated circuit provided with input / output interface means, wherein the input / output interface means includes a first control means comprising a transistor to which a power supply voltage is applied from a first power supply and which controls a voltage supply to a predetermined terminal; A second control unit comprising a transistor to which a power supply voltage is applied from a second power supply and a second power supply and which controls a voltage supply to the predetermined terminal; Pc that connects the control means to the VDD power supply
An h (P-channel type) transistor and an Nch (N-channel type) transistor connected to a VSS power supply, and the second control means is connected to a Pch transistor connected to a VDD power supply and a VSS power supply. Nch
The driving capability of the input / output interface means by adjusting the potential of the second power supply by adjusting the control signals of the Pch transistor and the Nch transistor in the second control means. Is what you do.

【００２９】第１３の発明に係る動作方法では、半導体
集積回路の入出力インターフェース手段におけるリーク
電流を検出するにあたり、第１の電源から電源電圧を印
加され前記電源電圧について所定の端子への出力供給を
制御するトランジスタからなる第１の制御手段の電源と
別の第２の電源から前記所定の端子への電圧供給を制御
するトランジスタからなる第２の制御手段に電源電圧を
印加し、前記第２の電源による電流値を測定することに
より前記端子のリーク電流についての検出動作を行うも
のである。In the operating method according to the thirteenth aspect, when detecting a leak current in the input / output interface means of the semiconductor integrated circuit, a power supply voltage is applied from a first power supply and the power supply voltage is supplied to a predetermined terminal. Applying a power supply voltage to a second control means comprising a transistor for controlling the supply of voltage from the second power supply to the predetermined terminal from a power supply of the first control means comprising a transistor for controlling the second terminal; The operation of detecting the leakage current at the terminal is performed by measuring the current value of the power supply of the power supply.

【００３０】第１４の発明に係る動作方法では、半導体
集積回路の複数の入出力インターフェース手段における
リーク電流を検出するにあたり、第１の電源から電源電
圧を印加され前記電源電圧について所定の端子への出力
供給を制御する各入出力インターフェース手段に設けら
れたトランジスタからなる第１の制御手段に係る電源と
別の第２の電源から前記所定の端子への電圧供給を制御
する各入出力インターフェース手段に設けられたトラン
ジスタからなる第２の制御手段に電源電圧を印加し、前
記複数の入出力インターフェース手段における複数の第
２の制御手段を同一の制御信号で作動させて前記第２の
電源による電流値を測定することにより前記端子のリー
ク電流の和を検出する検出動作を行うものである。In the operating method according to the fourteenth aspect, when detecting a leak current in the plurality of input / output interface means of the semiconductor integrated circuit, a power supply voltage is applied from a first power supply and the power supply voltage is applied to a predetermined terminal. Each of the input / output interface means for controlling the supply of voltage from the second power supply to the predetermined terminal and the power supply for the first control means comprising a transistor provided in each input / output interface means for controlling the output supply. A power supply voltage is applied to a second control means comprising a transistor provided, and a plurality of second control means in the plurality of input / output interface means are operated by the same control signal to thereby supply a current value by the second power supply. To perform a detection operation for detecting the sum of the leak currents of the terminals.

【００３１】第１５の発明に係る動作方法では、半導体
集積回路の複数の入出力インターフェース手段における
リーク電流を検出するにあたり、第１の電源から電源電
圧を印加され前記電源電圧について所定の端子への出力
供給を制御する各入出力インターフェース手段に設けら
れたトランジスタからなる第１の制御手段に係る電源と
別の第２の電源から前記所定の端子への電圧供給を制御
する各入出力インターフェース手段に設けられたトラン
ジスタからなる第２の制御手段に電源電圧を印加し、前
記複数の入出力インターフェース手段における複数の第
２の制御手段を別々の制御信号で作動させて前記第２の
電源による電流値を測定することにより前記端子のリー
ク電流を各入出力インターフェース手段毎に検出する検
出動作を行うものである。In the operation method according to the fifteenth aspect, a power supply voltage is applied from a first power supply to the plurality of input / output interface means of the semiconductor integrated circuit, and the power supply voltage is applied to a predetermined terminal. Each of the input / output interface means for controlling the supply of voltage from the second power supply to the predetermined terminal and the power supply for the first control means comprising a transistor provided in each input / output interface means for controlling the output supply. A power supply voltage is applied to a second control means comprising a transistor provided, and a plurality of second control means in the plurality of input / output interface means are operated by separate control signals to thereby obtain a current value by the second power supply. That performs a detection operation of detecting the leak current of the terminal for each input / output interface means by measuring A.

【００３２】第１６の発明に係る動作方法では、半導体
集積回路の複数の入出力インターフェース手段における
リーク電流を検出するにあたり、第１の電源から電源電
圧を印加され前記電源電圧について所定の端子への出力
供給を制御する各入出力インターフェース手段に設けら
れたトランジスタからなる第１の制御手段に係る電源と
別の第２の電源から前記所定の端子への電圧供給を制御
する各入出力インターフェース手段に設けられたトラン
ジスタからなる第２の制御手段に電源電圧を印加し、前
記複数の入出力インターフェース手段における複数の第
２の制御手段についての制御条件を、設定制御レジスタ
により、それぞれ各別に設定して動作させるものであ
る。[0032] In the operation method according to the sixteenth aspect of the invention, a power supply voltage is applied from a first power supply and the power supply voltage is applied to a predetermined terminal when detecting a leak current in the plurality of input / output interface means of the semiconductor integrated circuit. Each of the input / output interface means for controlling the supply of voltage from the second power supply to the predetermined terminal and the power supply for the first control means comprising a transistor provided in each input / output interface means for controlling the output supply. A power supply voltage is applied to the second control means including the provided transistors, and control conditions for the plurality of second control means in the plurality of input / output interface means are individually set by a setting control register. To make it work.

【００３３】第１７の発明に係る動作方法では、半導体
集積回路の入出力インターフェース手段における動作を
制御するにあたり、第１の電源から電源電圧を印加され
前記電源電圧について所定の端子への出力供給を制御す
るトランジスタからなる第１の制御手段の電源と別の第
２の電源から前記所定の端子への電圧供給を制御するト
ランジスタからなる第２の制御手段に電源電圧を印加
し、前記第２の制御手段におけるトランジスタの制御信
号を調整することにより前記第２の電源による電位を調
整することによって、前記入出力インターフェース手段
におけるドライブ能力を調整するものである。In the operating method according to the seventeenth aspect, in controlling the operation of the input / output interface means of the semiconductor integrated circuit, a power supply voltage is applied from a first power supply, and the power supply voltage is supplied to a predetermined terminal. Applying a power supply voltage to a second control means comprising a transistor for controlling the supply of voltage from the second power supply to the predetermined terminal from a power supply of the first control means comprising a transistor to be controlled; The drive capability of the input / output interface unit is adjusted by adjusting the potential of the second power supply by adjusting the control signal of the transistor in the control unit.

【００３４】[0034]

【発明の実施の形態】実施の形態１．この発明による実
施の形態１を、図１ないし図４について説明する。図１
は、この発明による実施の形態１におけるＩ／Ｏインタ
ーフェースの構成を示す論理回路図である。図２は、こ
の発明による実施の形態１におけるＩ／Ｏインターフェ
ースの構成を示すレイアウトイメージ図である。図２
（ａ）は、チップ全体を示し、図２（ｂ）は、チップの
一部についての拡大詳細図である。図３は、この発明に
よる実施の形態１で複数のＩ／Ｏインターフェース手段
について全端子同設定する場合の構成を示すブロック図
である。図４は、この発明による実施の形態１で複数の
Ｉ／Ｏインターフェース手段について端子を順番に設定
する場合の構成を示すブロック図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 First Embodiment A first embodiment of the present invention will be described with reference to FIGS. FIG.
FIG. 3 is a logic circuit diagram showing a configuration of an I / O interface according to the first embodiment of the present invention. FIG. 2 is a layout image diagram showing a configuration of the I / O interface according to the first embodiment of the present invention. FIG.
2A shows the entire chip, and FIG. 2B is an enlarged detailed view of a part of the chip. FIG. 3 is a block diagram showing a configuration when a plurality of I / O interface means are set to be the same for all terminals according to the first embodiment of the present invention. FIG. 4 is a block diagram showing a configuration in the case where terminals are sequentially set for a plurality of I / O interface means according to the first embodiment of the present invention.

【００３５】図において、Ａは「Ｈｉ」出力を制御する
Ｐｃｈ（Ｐチャネル型）トランジスタ、Ｂは「Ｌｏｗ」
出力を制御するＮｃｈ（Ｎチャネル型）トランジスタ、
ａはＰｃｈトランジスタＡの制御信号、ｂはＮｃｈトラ
ンジスタＢの制御信号、Ｐは端子パッドである。Ｃ，Ｄ
はトランジスタＡ，Ｂを構成した場合に、構造的に含ま
れる寄生ダイオード成分を示す。ＶＤＤは第１のＶＤＤ
電源、ＶＳＳは第１のＶＳＳ電源である。In the figure, A is a Pch (P-channel type) transistor for controlling the “Hi” output, and B is “Low”.
Nch (N-channel type) transistor for controlling output,
a is a control signal for the Pch transistor A, b is a control signal for the Nch transistor B, and P is a terminal pad. C, D
Indicates parasitic diode components structurally included when transistors A and B are configured. VDD is the first VDD
The power supply, VSS, is a first VSS power supply.

【００３６】Ｅは端子パッドＰに付加接続されたＰｃｈ
トランジスタ、Ｆは同じく端子パッドＰに付加接続され
たＮｃｈトランジスタ、ｅはＰｃｈトランジスタＥの制
御信号、ｆはＮｃｈトランジスタＦの制御信号である。
Ｇ，ＨはトランジスタＥ，Ｆを構成した場合に、構造的
に含まれる寄生ダイオード成分を示す。ＶＤＤ２は前記
第１のＶＤＤ電源と別の第２のＶＤＤ電源、ＶＳＳ２は
前記第１のＶＳＳ電源と別の第２のＶＳＳ電源である。E is a Pch additionally connected to the terminal pad P.
A transistor F is an Nch transistor additionally connected to the terminal pad P, e is a control signal of the Pch transistor E, and f is a control signal of the Nch transistor F.
G and H indicate parasitic diode components that are structurally included when the transistors E and F are configured. VDD2 is the first VDD power supply and another second VDD power supply, and VSS2 is the first VSS power supply and another second VSS power supply.

【００３７】ＰｃｈトランジスタＡおよびＮｃｈトラン
ジスタＢは第１のＶＤＤ電源：ＶＤＤおよび第１のＶＳ
Ｓ電源：ＶＳＳから電源電圧を印加され端子パッドＰへ
の電圧供給を制御する第１の制御手段を構成し、Ｐｃｈ
トランジスタＥおよびＮｃｈトランジスタＦは第２のＶ
ＤＤ電源：ＶＤＤ２および第２のＶＳＳ電源：ＶＳＳ２
から電源電圧を印加され端子パッドＰへの電圧供給を制
御する第２の制御手段を構成する。ここで、ＣＨはチッ
プを示すものであり、ＰｃｈＴｒはＰｃｈトランジスタ
を表し、ＮｃｈＴｒはＮｃｈトランジスタを表す。The Pch transistor A and the Nch transistor B are connected to the first VDD power supply: VDD and the first VS
S power supply: a first control means for applying a power supply voltage from VSS and controlling voltage supply to the terminal pad P;
The transistor E and the Nch transistor F are connected to the second V
DD power supply: VDD2 and second VSS power supply: VSS2
And a second control means for controlling supply of a voltage to the terminal pad P when a power supply voltage is applied thereto. Here, CH indicates a chip, PchTr indicates a Pch transistor, and NchTr indicates an Nch transistor.

【００３８】論理回路構成を示す図１、および、レイア
ウトイメージを示す図２において、第２のＶＤＤ電源：
ＶＤＤ２、および、第２のＶＳＳ電源：ＶＳＳ２は、チ
ップＣＨが本来使用する第１のＶＤＤ電源：ＶＤＤ、お
よび、第１のＶＳＳ電源：ＶＳＳとは別の電源であるテ
スト用ないしは評価用電源である。In FIG. 1 showing a logic circuit configuration and FIG. 2 showing a layout image, a second VDD power supply:
VDD2 and the second VSS power supply: VSS2 are test or evaluation power supplies that are different from the first VDD power supply: VDD and the first VSS power supply: VSS originally used by the chip CH. is there.

【００３９】この別電源によるトランジスタＥ，Ｆを端
子パッドＰ部分に図のように付加することで、上述の端
子リーク電流を第２のＶＤＤ電源：ＶＤＤ２、および、
第２のＶＳＳ電源：ＶＳＳ２をモニタすることにより測
定可能となる。すなわち、従来外部から与えていた電圧
（Ｖ−Ｉ特性測定時の印加電圧）をトランジスタＥ，Ｆ
によって供給するのである。By adding the transistors E and F by the separate power supply to the terminal pad P as shown in FIG.
The second VSS power supply can be measured by monitoring VSS2. That is, the voltage (applied voltage at the time of measuring the VI characteristic) conventionally applied from the outside is changed by the transistors E and F.
It is supplied by.

【００４０】図３および図４は、図１に示すＩ／Ｏイン
ターフェース構成を持つＩ／Ｏインターフェース手段を
チップＣＨに複数設けた構成を示すものであって、各Ｉ
／Ｏインターフェース手段についての動作設定を説明す
るためのものである。図３および図４において、Ｍ１，
Ｍ２，Ｍ３はチップＣＨに設けられ図１に示す構成を持
つＩ／Ｏインターフェース手段、１ＰＩＮ，２ＰＩＮ，
３ＰＩＮ…は端子パッドＰ（図１）により構成される入
出力ピン、ＤＣはデコーダである。FIGS. 3 and 4 show a configuration in which a plurality of I / O interface means having the I / O interface configuration shown in FIG. 1 are provided on a chip CH.
This is for explaining the operation setting for the / O interface means. In FIGS. 3 and 4, M1,
M2 and M3 are I / O interface means provided on the chip CH and having the configuration shown in FIG. 1, 1 PIN, 2 PIN,
3PIN are input / output pins constituted by terminal pads P (FIG. 1), and DC is a decoder.

【００４１】図３の設定においては、端子パッドＰ（図
１）からなる入出力ピン１ＰＩＮを持つＩ／Ｏインター
フェース手段Ｍ１、端子パッドＰ（図１）からなる入出
力ピン２ＰＩＮを持つＩ／Ｏインターフェース手段Ｍ
２、および、端子パッドＰ（図１）からなる入出力ピン
３ＰＩＮを持つＩ／Ｏインターフェース手段Ｍ３…は、
テストモードにおいて、デコーダＤＣから同じ制御信号
ｅ，ｆを同時に印加され、制御信号ｅ，ｆによって同様
に作動される。すなわち、入出力ピン１ＰＩＮ、入出力
ピン２ＰＩＮ、および、入出力３ＰＩＮ…については、
制御信号ｅ，ｆによる全ピン同設定が行われる。In the setting of FIG. 3, the I / O interface means M1 having the input / output pin 1PIN comprising the terminal pad P (FIG. 1), and the I / O interface having the input / output pin 2PIN comprising the terminal pad P (FIG. 1). Interface means M
2 and I / O interface means M3 having input / output pins 3PIN comprising terminal pads P (FIG. 1)
In the test mode, the same control signals e and f are simultaneously applied from the decoder DC, and are similarly operated by the control signals e and f. That is, for the input / output pin 1PIN, the input / output pin 2PIN, and the input / output 3PIN ...
The same setting for all pins is performed by the control signals e and f.

【００４２】図３におけるテスト用ピンＴＥＳＴが「Ｌ
ｏｗ」のとき、テストモード状態となり、デコーダＤＣ
に接続された設定用ピンＭＯＤＥ１およびＭＯＤＥ２の
信号レベルにより、制御信号ｅ，ｆの状態を設定できる
ようにしているのである。なお、図３では、デコーダＤ
Ｃを途中に入れているが、設定用ピンＭＯＤＥ１，ＭＯ
ＤＥ２の信号レベルを、そのまま制御信号ｅ，ｆとして
使用しても実現できる。The test pin TEST in FIG.
ow ”, the test mode is entered and the decoder DC
The state of the control signals e and f can be set according to the signal levels of the setting pins MODE1 and MODE2 connected to the control signal. In FIG. 3, the decoder D
C is inserted in the middle, but setting pins MODE1, MO
It can also be realized by using the signal level of DE2 as the control signals e and f as they are.

【００４３】このような入出力ピン１ＰＩＮ，入出力ピ
ン２ＰＩＮおよび入出力３ＰＩＮ…のピン同設定の場合
には、第２のＶＤＤ，ＶＳＳ電源：ＶＤＤ２，ＶＳＳ２
による電流値を測定することによって、入出力ピン１Ｐ
ＩＮ，入出力ピン２ＰＩＮおよび入出力３ＰＩＮ…にお
ける全ピンの端子リーク電流の和を検出することができ
る。In the case of the same setting of the input / output pins 1PIN, 2PIN and 3PIN ..., the second VDD and VSS power supplies: VDD2 and VSS2
The input / output pin 1P
The sum of terminal leak currents of all pins at IN, input / output pins 2PIN and input / output 3PIN can be detected.

【００４４】図４の設定においては、端子パッドＰ（図
１）からなる入出力ピン１ＰＩＮを持つＩ／Ｏインター
フェース手段Ｍ１、端子パッドＰ（図１）からなる入出
力ピン２ＰＩＮを持つＩ／Ｏインターフェース手段Ｍ
２、および、端子パッドＰ（図１）からなる入出力ピン
３ＰＩＮを持つＩ／Ｏインターフェース手段Ｍ３…は、
テストモードにおいて、クロック信号ＣＬＫのたびにイ
ンクリメント動作が行われて選択的に制御信号ｅ，ｆが
印加され、各別に測定動作が行われるとこにより、入出
力ピン１ＰＩＮ、入出力ピン２ＰＩＮ、および、入出力
３ＰＩＮ…についてのリーク電流をそれぞれ一つづつ測
定される。In the setting of FIG. 4, the I / O interface means M1 having the input / output pin 1PIN comprising the terminal pad P (FIG. 1), and the I / O interface having the input / output pin 2PIN comprising the terminal pad P (FIG. 1). Interface means M
2 and I / O interface means M3 having input / output pins 3PIN comprising terminal pads P (FIG. 1)
In the test mode, the increment operation is performed every clock signal CLK, the control signals e and f are selectively applied, and the measurement operation is performed separately, so that the input / output pin 1PIN, the input / output pin 2PIN, and The leakage current for the input / output 3PIN is measured one by one.

【００４５】図４におけるテスト用ピンＴＥＳＴが「Ｌ
ｏｗ」のとき、テストモード状態となり、デコーダＤＣ
に接続された設定用ピンＭＯＤＥ１およびＭＯＤＥ２の
信号レベルにより、制御信号ｅ，ｆの状態を設定できる
ようにしているのである。そして、クロック源からのク
ロック信号を受けるクロック信号端子ＣＬＫに接続され
るインクリメント用のカウンタＣＵを設けて、カウンタ
ＣＵの値に応じてＩ／Ｏインターフェース手段Ｍ１，Ｍ
２，Ｍ３…のいずれかに測定動作が有効となるようにデ
コーダ２：ＤＣ２を介して制御信号ｅ，ｆを印加する。
すなわち、Ｉ／Ｏインターフェース手段Ｍ１，Ｍ２，Ｍ
３…に設けられた入出力ピン１ＰＩＮ，２ＰＩＮ，３Ｐ
ＩＮ…のうちカウンタＣＵの値に応じたピンだけがデコ
ーダ２：ＤＣ２で選択されるように構成している。The test pin TEST in FIG.
ow ”, the test mode is entered and the decoder DC
The state of the control signals e and f can be set according to the signal levels of the setting pins MODE1 and MODE2 connected to the control signal. An increment counter CU connected to a clock signal terminal CLK for receiving a clock signal from a clock source is provided, and I / O interface means M1 and M are provided in accordance with the value of the counter CU.
The control signals e and f are applied via the decoder 2: DC2 so that the measurement operation is valid for any one of 2, M3,.
That is, I / O interface means M1, M2, M
Input / output pins 1PIN, 2PIN, 3P provided at 3 ...
Of the INs, only the pin corresponding to the value of the counter CU is selected by the decoder 2: DC2.

【００４６】選択されていないピンについてはＯＦＦ状
態（ｅ＝「Ｈｉ」，ｆ＝「Ｌｏｗ」）とすることで、入
出力ピン１ＰＩＮ，２ＰＩＮ，３ＰＩＮ…のうち選択さ
れるピンが１番ピン〜最終ピンまで、クロック信号ＣＬ
Ｋが入るたびに変わっていく。By setting the unselected pins to the OFF state (e = “Hi”, f = “Low”), the pins selected from the input / output pins 1 PIN, 2 PIN, 3 PIN. Until the last pin, the clock signal CL
It changes each time K enters.

【００４７】この状態で第２の電源ＶＤＤ２，ＶＳＳ２
によって流れる電流値をモニタしておけば、端子設定を
変更する必要がなく１番ピン〜最終ピンまでの各端子の
端子リーク電流が測定できるようになる。In this state, the second power supplies VDD2 and VSS2
If the value of the current flowing is monitored, the terminal leak current of each terminal from the first pin to the last pin can be measured without changing the terminal setting.

【００４８】このような入出力ピン１ＰＩＮ，入出力ピ
ン２ＰＩＮおよび入出力３ＰＩＮ…のピン別設定の場合
には、第２のＶＤＤ，ＶＳＳ電源：ＶＤＤ２，ＶＳＳ２
による電流値を測定することによって、入出力ピン１Ｐ
ＩＮ，入出力ピン２ＰＩＮおよび入出力３ＰＩＮ…にお
ける各ピンの端子リーク電流をそれぞれ独立して検出す
ることができる。In the case of such setting for each of the input / output pin 1PIN, the input / output pin 2PIN, and the input / output 3PIN, the second VDD and VSS power supplies: VDD2 and VSS2
The input / output pin 1P
The terminal leak current of each of the IN, the input / output pins 2PIN and the input / output pins 3PIN can be detected independently.

【００４９】このように、ＶＤＤ２，ＶＳＳ２のモニタ
だけで端子リークの測定を効率的に行うことが可能とな
り、制御信号ｅ，ｆの設定方法を任意にいくつか用意し
ておくことで、容易に端子リークが測定できるようにな
るという効果が得られる。As described above, it is possible to efficiently measure the terminal leak only by monitoring the VDD2 and the VSS2. The effect that the terminal leak can be measured is obtained.

【００５０】この発明による実施の形態１によれば、複
数の入出力インターフェース手段Ｍ１，Ｍ２，Ｍ３…を
備えた半導体集積回路において、入出力インターフェー
ス手段Ｍ１，Ｍ２，Ｍ３…には、第１の電源ＶＤＤ，Ｖ
ＳＳから電源電圧を印加され所定の端子１ＰＩＮ，２Ｐ
ＩＮ，３ＰＩＮ…への電圧供給を制御するトランジスタ
Ａ，Ｂからなる第１の制御手段と、前記第１の制御手段
に係る電源ＶＤＤ，ＶＳＳと別の第２の電源ＶＤＤ２，
ＶＳＳ２から電源電圧を印加され所定の端子１ＰＩＮ，
２ＰＩＮ，３ＰＩＮ…への電圧供給を制御するトランジ
スタＥ，Ｆからなる第２の制御手段とを設けるととも
に、トランジスタＡ，Ｂからなる第１の制御手段をＶＤ
Ｄ電源に接続されるＰｃｈ（Ｐチャネル型）トランジス
タＡとＶＳＳ電源に接続されるＮｃｈ（Ｎチャネル型）
トランジスタＢとにより構成し、かつ、トランジスタ
Ｅ，Ｆからなる第２の制御手段をＶＤＤ電源に接続され
るＰｃｈトランジスタＥとＶＳＳ電源に接続されるＮｃ
ｈトランジスタＦとにより構成して、前記第２の制御手
段を構成するＰｃｈトランジスタＥをデコーダＤＣによ
り同一の制御信号ｅで制御し、前記第２の制御手段を構
成するＮｃｈトランジスタＦをデコーダＤＣにより同一
の制御信号ｆで制御して、第２の電源ＶＤＤ２，ＶＳＳ
２による電流値を測定することにより、端子１ＰＩＮ，
２ＰＩＮ，３ＰＩＮ…のリーク電流の和を検出するよう
にしたので、第２の制御手段を構成するトランジスタを
同一の制御信号で制御することにより端子のリーク電流
の和を検出し、入出力インターフェース手段のテスト動
作を効率的かつ容易に行える半導体集積回路を得ること
ができる。According to the first embodiment of the present invention, in a semiconductor integrated circuit having a plurality of input / output interface means M1, M2, M3,. Power supply VDD, V
The power supply voltage is applied from the SS and predetermined terminals 1PIN, 2P
A first control means including transistors A and B for controlling the voltage supply to IN, 3PIN, and a second power supply VDD2 different from the power supplies VDD and VSS of the first control means.
A power supply voltage is applied from VSS2 and a predetermined terminal 1PIN,
And a second control means comprising transistors E and F for controlling the voltage supply to 2PIN, 3PIN ... and a first control means comprising transistors A and B
Pch (P-channel type) transistor A connected to D power supply and Nch (N-channel type) connected to VSS power supply
A second control means comprising transistors E and F and a Pch transistor E connected to VDD power supply and Nc connected to VSS power supply.
h transistor F, the Pch transistor E constituting the second control means is controlled by the same control signal e by the decoder DC, and the Nch transistor F constituting the second control means is controlled by the decoder DC. The second power supplies VDD2 and VSS are controlled by the same control signal f.
By measuring the current value of the terminal 1 PIN,
Since the sum of the leak currents of 2PIN, 3PIN ... is detected, the sum of the leak currents of the terminals is detected by controlling the transistors constituting the second control means with the same control signal, and the input / output interface means is detected. Can be obtained efficiently and easily.

【００５１】また、この発明による実施の形態１によれ
ば、複数の入出力インターフェース手段Ｍ１，Ｍ２，Ｍ
３…を備えた半導体集積回路において、入出力インター
フェース手段Ｍ１，Ｍ２，Ｍ３…には、第１の電源ＶＤ
Ｄ，ＶＳＳから電源電圧を印加され所定の端子１ＰＩ
Ｎ，２ＰＩＮ，３ＰＩＮ…への電圧供給を制御するトラ
ンジスタＡ，Ｂからなる第１の制御手段と、トランジス
タＡ，Ｂからなる第１の制御手段に係る電源ＶＤＤ，Ｖ
ＳＳと別の第２の電源ＶＤＤ２，ＶＳＳ２から電源電圧
を印加され所定の端子１ＰＩＮ，２ＰＩＮ，３ＰＩＮ…
への電圧供給を制御するトランジスタＥ，Ｆからなる第
２の制御手段とを設けるとともに、トランジスタＡ，Ｂ
からなる第１の制御手段をＶＤＤ電源に接続されるＰｃ
ｈ（Ｐチャネル型）トランジスタＡとＶＳＳ電源に接続
されるＮｃｈ（Ｎチャネル型）トランジスタＢとにより
構成し、かつ、前記第２の制御手段をＶＤＤ電源に接続
されるＰｃｈトランジスタＥとＶＳＳ電源に接続される
ＮｃｈトランジスタＦとにより構成して、複数の入出力
インターフェース手段Ｍ１，Ｍ２，Ｍ３…における第２
の制御手段を構成するＰｃｈトランジスタＥをそれぞれ
個別のデコーダＤＣ２により別々の制御信号で制御し、
複数の入出力インターフェース手段Ｍ１，Ｍ２，Ｍ３…
における第２の制御手段を構成するＮｃｈトランジスタ
Ｆを個別のデコーダＤＣ２により別々の制御信号で制御
して、第２の電源ＶＤＤ２，ＶＳＳ２による電流値を測
定することにより、端子１ＰＩＮ，２ＰＩＮ，３ＰＩＮ
…のリーク電流を各入出力インターフェース手段Ｍ１，
Ｍ２，Ｍ３…毎に検出するようにしたので、第２の制御
手段を構成するトランジスタＥ，Ｆを別々の制御信号で
制御することにより端子１ＰＩＮ，２ＰＩＮ，３ＰＩＮ
…のリーク電流を各入出力インターフェース手段Ｍ１，
Ｍ２，Ｍ３…毎に検出し、入出力インターフェース手段
のテスト動作を効率的かつ容易に行える半導体集積回路
を得ることができる。According to the first embodiment of the present invention, a plurality of input / output interface means M1, M2, M
, The input / output interface means M1, M2, M3,.
A power supply voltage is applied from D, VSS and a predetermined terminal 1PI
, And first and second power supplies VDD and V according to the first control means including the transistors A and B, which control the voltage supply to N, 2 PIN, 3 PIN.
A power supply voltage is applied from second power supplies VDD2 and VSS2 different from SS and predetermined terminals 1PIN, 2PIN, 3PIN ...
And a second control means including transistors E and F for controlling the voltage supply to the transistors A and B.
The first control means consisting of Pc connected to the VDD power supply
h (P-channel type) transistor A and an Nch (N-channel type) transistor B connected to the VSS power supply, and the second control means is connected to a Pch transistor E connected to the VDD power supply and a VSS power supply. And a plurality of input / output interface means M1, M2, M3,.
, The Pch transistors E constituting the control means are controlled by separate control signals by individual decoders DC2, respectively.
A plurality of input / output interface means M1, M2, M3 ...
, The Nch transistor F constituting the second control means is controlled by a separate control signal by an individual decoder DC2, and the current value by the second power supply VDD2, VSS2 is measured, so that the terminals 1PIN, 2PIN, 3PIN are measured.
.. Are supplied to each input / output interface means M1,
, M3, M3,..., So that the transistors E, F constituting the second control means are controlled by separate control signals, so that the terminals 1 PIN, 2 PIN, 3 PIN
.. Are supplied to each input / output interface means M1,
It is possible to obtain a semiconductor integrated circuit that can detect each of M2, M3,... And perform a test operation of the input / output interface means efficiently and easily.

【００５２】さらに、この発明による実施の形態１によ
れば、半導体集積回路の複数の入出力インターフェース
手段Ｍ１，Ｍ２，Ｍ３…におけるリーク電流を検出する
にあたり、第１の電源ＶＤＤ，ＶＳＳから電源電圧を印
加され前記電源電圧について所定の端子１ＰＩＮ，２Ｐ
ＩＮ，３ＰＩＮ…への出力供給を制御する各入出力イン
ターフェース手段Ｍ１，Ｍ２，Ｍ３…に設けられたトラ
ンジスタＡ，Ｂからなる第１の制御手段に係る電源ＶＤ
Ｄ，ＶＳＳと別の第２の電源ＶＤＤ２，ＶＳＳ２から所
定の端子１ＰＩＮ，２ＰＩＮ，３ＰＩＮ…への電圧供給
を制御する各入出力インターフェース手段Ｍ１，Ｍ２，
Ｍ３…に設けられたトランジスタＥ，Ｆからなる第２の
制御手段に電源電圧を印加し、複数の入出力インターフ
ェース手段Ｍ１，Ｍ２，Ｍ３…における複数の第２の制
御手段を同一の制御信号ｅ，ｆで作動させて前記第２の
電源ＶＤＤ２，ＶＳＳ２による電流値を測定することに
より端子１ＰＩＮ，２ＰＩＮ，３ＰＩＮ…のリーク電流
の和を検出する検出動作を行うようにしたので、トラン
ジスタからなる第２の制御手段を同一の制御信号で制御
することにより端子のリーク電流の和を検出し、半導体
集積回路における入出力インターフェース手段のテスト
動作を効率的かつ容易に行える動作方法を得ることがで
きる。Furthermore, according to the first embodiment of the present invention, when detecting the leak current in the plurality of input / output interface means M1, M2, M3,... Of the semiconductor integrated circuit, the first power supply VDD, VSS supplies the power supply voltage. Are applied and predetermined terminals 1PIN, 2P
, Which control the supply of output to the IN, 3PIN... Power supply VD according to the first control means comprising transistors A and B provided in each of the input / output interface means M1, M2, M3.
D, VSS and other input / output interface means M1, M2, M2 for controlling voltage supply from predetermined second terminals VDD2, VSS2 to predetermined terminals 1PIN, 2PIN, 3PIN.
A power supply voltage is applied to the second control means including the transistors E and F provided in the M3..., And the plurality of second control means in the plurality of input / output interface means M1, M2, M3. , F to detect the sum of the leakage currents of the terminals 1 PIN, 2 PIN, 3 PIN... By measuring the current value of the second power supply VDD2, VSS2, By controlling the two control means with the same control signal, the sum of the leak currents at the terminals can be detected, and an operation method for efficiently and easily testing the input / output interface means in the semiconductor integrated circuit can be obtained.

【００５３】さらにまた、この発明による実施の形態１
によれば、半導体集積回路の複数の入出力インターフェ
ース手段Ｍ１，Ｍ２，Ｍ３…におけるリーク電流を検出
するにあたり、第１の電源ＶＤＤ，ＶＳＳから電源電圧
を印加され前記電源電圧について所定の端子１ＰＩＮ，
２ＰＩＮ，３ＰＩＮ…への出力供給を制御する各入出力
インターフェース手段Ｍ１，Ｍ２，Ｍ３…に設けられた
トランジスタＡ，Ｂからなる第１の制御手段に係る電源
ＶＤＤ，ＶＳＳと別の第２の電源ＶＤＤ２，ＶＳＳ２か
ら前記所定の端子への電圧供給を制御する各入出力イン
ターフェース手段に設けられたトランジスタからなる第
２の制御手段に電源電圧を印加し、前記複数の入出力イ
ンターフェース手段Ｍ１，Ｍ２，Ｍ３…における複数の
第２の制御手段を別々の制御信号で作動させて前記第２
の電源ＶＤＤ２，ＶＳＳ２による電流値を測定すること
により端子１ＰＩＮ，２ＰＩＮ，３ＰＩＮ…のリーク電
流を各入出力インターフェース手段Ｍ１，Ｍ２，Ｍ３…
毎に検出する検出動作を行うようにしたので、トランジ
スタＥ，Ｆからなる第２の制御手段を別々の制御信号で
制御することにより端子１ＰＩＮ，２ＰＩＮ，３ＰＩＮ
…のリーク電流を各入出力インターフェース手段Ｍ１，
Ｍ２，Ｍ３…毎に検出し、半導体集積回路における入出
力インターフェース手段のテスト動作を効率的かつ容易
に行える動作方法を得ることができる。Further, Embodiment 1 of the present invention
In order to detect a leak current in the plurality of input / output interface means M1, M2, M3,... Of the semiconductor integrated circuit, a power supply voltage is applied from the first power supply VDD, VSS, and a predetermined terminal 1PIN,
Power supplies VDD and VSS related to the first control means including transistors A and B provided in each of the input / output interface means M1, M2, M3... For controlling output supply to 2PIN, 3PIN. A power supply voltage is applied to a second control means comprising a transistor provided in each input / output interface means for controlling voltage supply from VDD2 and VSS2 to the predetermined terminal, and the plurality of input / output interface means M1, M2, By operating a plurality of second control means in M3... With separate control signals,
Of the terminals 1PIN, 2PIN, 3PIN ... are measured by measuring the current value by the power supplies VDD2 and VSS2 of the input / output interface means M1, M2, M3 ...
Since the detection operation for detecting each time is performed, the terminals 1 PIN, 2 PIN, and 3 PIN are controlled by controlling the second control means including the transistors E and F with separate control signals.
.. Are supplied to each input / output interface means M1,
It is possible to obtain an operation method in which a test operation of the input / output interface means in the semiconductor integrated circuit can be efficiently and easily detected by detecting each of M2, M3,.

【００５４】実施の形態２．この発明による実施の形態
２を、図５について説明する。図５において、Ｍ１，Ｍ
２，Ｍ３…はチップＣＨに設けられ図１に示す構成を持
つＩ／Ｏインターフェース手段、１ＰＩＮ，２ＰＩＮ，
３ＰＩＮ…は端子パッドＰ（図１）により構成される入
出力ピン、ＴＲは端子設定制御レジスタである。ここ
で、実施の形態１と同じ部分は同じ記号を使用してい
る。実施の形態１とは制御信号ｅ，ｆの設定手段が違う
だけである。Embodiment 2 Second Embodiment A second embodiment according to the present invention will be described with reference to FIG. In FIG. 5, M1, M
Are provided on the chip CH and have I / O interface means, 1 PIN, 2 PIN,
Are input / output pins formed by terminal pads P (FIG. 1), and TR is a terminal setting control register. Here, the same parts as those in the first embodiment use the same symbols. The only difference from the first embodiment is the means for setting the control signals e and f.

【００５５】この図のように、制御信号ｅ，ｆの制御に
専用のレジスタとして端子設定制御レジスタＴＲを備え
させ、その出力値によって第２の電源ＶＤＤ２，ＶＳＳ
２側のトランジスタＥ，Ｆ（図１）の制御をすれば、入
出力ピン１ＰＩＮ，２ＰＩＮ，３ＰＩＮについて全ピン
の端子設定が任意に行えるようになる。As shown in this figure, a terminal setting control register TR is provided as a dedicated register for controlling the control signals e and f, and the second power supplies VDD2 and VSS are provided according to the output values.
By controlling the transistors E and F on the two sides (FIG. 1), it becomes possible to arbitrarily set the terminal of all the pins for the input / output pins 1 PIN, 2 PIN and 3 PIN.

【００５６】図５の構成では、テスト用端子ＴＥＳＴを
設けていて、このテスト用端子ＴＥＳＴへの制御信号レ
ベルが「Ｌｏｗ」であるときに、端子設定制御レジスタ
ＴＲの出力値が有効になるように構成している。端子設
定制御レジスタＴＲへの出力値の設定はプログラムによ
りＣＰＵから書き込む方法、あるいはいくつかのパター
ンをあらかじめハード的に内蔵しておき、数ピンの設定
からセレクトする方法など何でも良い。In the configuration of FIG. 5, the test terminal TEST is provided, and when the control signal level to the test terminal TEST is "Low", the output value of the terminal setting control register TR becomes valid. It is composed. The setting of the output value in the terminal setting control register TR may be performed by a method of writing from the CPU by a program or a method of selecting some of the pins by setting some patterns in advance in hardware.

【００５７】以上のように構成することで、テスト・評
価時の端子設定を外部のボードから設定しなくても、チ
ップ内部で全ピンの設定が可能となるという効果が得ら
れる。また、実施の形態１の回路と実施の形態２の回路
は共有できるため、これら２つの効果を同時に持つこと
も可能である。With the above configuration, it is possible to set all the pins inside the chip without having to set the terminals at the time of test / evaluation from an external board. Further, since the circuit of the first embodiment and the circuit of the second embodiment can be shared, it is possible to have these two effects at the same time.

【００５８】この発明による実施の形態２によれば、複
数の入出力インターフェース手段Ｍ１，Ｍ２，Ｍ３…を
備えた半導体集積回路において、入出力インターフェー
ス手段Ｍ１，Ｍ２，Ｍ３…には、第１の電源ＶＤＤ，Ｖ
ＳＳから電源電圧を印加され所定の端子１ＰＩＮ，２Ｐ
ＩＮ，３ＰＩＮ…への電圧供給を制御するトランジスタ
Ａ，Ｂからなる第１の制御手段と、前記第１の制御手段
に係る電源ＶＤＤ，ＶＳＳと別の第２の電源ＶＤＤ２，
ＶＳＳ２から電源電圧を印加され所定の端子１ＰＩＮ，
２ＰＩＮ，３ＰＩＮ…への電圧供給を制御するトランジ
スタＥ，Ｆからなる第２の制御手段とを設け、複数の入
出力インターフェース手段Ｍ１，Ｍ２，Ｍ３…における
複数の第２の制御手段についての制御条件を設定制御レ
ジスタＴＲにより、それぞれ各別に設定するようにした
ので、第２の制御手段を設定制御レジスタＴＲによって
適切に制御することにより、入出力インターフェース手
段のテスト動作を効率的かつ容易に行える半導体集積回
路を得ることができる。According to the second embodiment of the present invention, in a semiconductor integrated circuit having a plurality of input / output interface means M1, M2, M3,. Power supply VDD, V
The power supply voltage is applied from the SS and predetermined terminals 1PIN, 2P
A first control means including transistors A and B for controlling the voltage supply to IN, 3PIN, and a second power supply VDD2 different from the power supplies VDD and VSS of the first control means.
A power supply voltage is applied from VSS2 and a predetermined terminal 1PIN,
And a second control means comprising transistors E and F for controlling the voltage supply to 2PIN, 3PIN and so on, and a control condition for the plurality of second control means in the plurality of input / output interface means M1, M2, M3. Are individually set by the setting control register TR. By appropriately controlling the second control means by the setting control register TR, the semiconductor device can efficiently and easily perform the test operation of the input / output interface means. An integrated circuit can be obtained.

【００５９】実施の形態３．この発明による実施の形態
３を、図６について説明する。図において、ＢはＮｃｈ
（Ｎチャネル型）トランジスタ、ｂはＮｃｈトランジス
タＢの制御信号、Ｐは端子パッドである。Ｄはトランジ
スタＢを構成した場合に、構造的に含まれる寄生ダイオ
ード成分を示す。ＶＳＳは第１のＶＳＳ電源である。こ
こで、ＮｃｈトランジスタＢおよび端子パッドＰは、Ｎ
ｃｈＯＤ（Ｎチャネルオープンドレイン）端子を構成す
る。Embodiment 3 Third Embodiment A third embodiment according to the present invention will be described with reference to FIG. In the figure, B is Nch
(N channel type) transistor, b is a control signal of Nch transistor B, and P is a terminal pad. D indicates a parasitic diode component structurally included when the transistor B is configured. VSS is a first VSS power supply. Here, the Nch transistor B and the terminal pad P
A chOD (N-channel open drain) terminal is configured.

【００６０】Ｅは端子パッドＰに付加接続されたＰｃｈ
（Ｐチャネル型）トランジスタ、Ｆは同じく端子パッド
Ｐに付加接続されたＮｃｈトランジスタ、ｅはＰｃｈト
ランジスタＥの制御信号、ｆはＮｃｈトランジスタＦの
制御信号である。Ｇ，ＨはトランジスタＥ，Ｆを構成し
た場合に、構造的に含まれる寄生ダイオード成分を示
す。Ｔ１，Ｔ２は、トランジスタＥ，Ｆに第２の電源Ｖ
ＤＤ２，ＶＳＳ２を印加するための電源端子であって、
実使用時にオープンとなるオープン端子である。E is a Pch additionally connected to the terminal pad P.
(P channel type) transistor, F is an Nch transistor additionally connected to the terminal pad P, e is a control signal of the Pch transistor E, and f is a control signal of the Nch transistor F. G and H indicate parasitic diode components that are structurally included when the transistors E and F are configured. T1 and T2 connect the second power supply V to the transistors E and F.
A power supply terminal for applying DD2 and VSS2,
This is an open terminal that is open during actual use.

【００６１】ＮｃｈトランジスタＢは第１のＶＳＳ電
源：ＶＳＳから電源電圧を印加され端子パッドＰへの電
圧供給を制御する第１の制御手段を構成し、Ｐｃｈトラ
ンジスタＥおよびＮｃｈトランジスタＦは第２のＶＤＤ
電源：ＶＤＤ２および第２のＶＳＳ電源：ＶＳＳ２から
電源電圧を印加され端子パッドＰへの電圧供給を制御す
る第２の制御手段を構成する。The Nch transistor B constitutes a first control means for applying a power supply voltage from the first VSS power supply: VSS to control the voltage supply to the terminal pad P, and the Pch transistor E and the Nch transistor F constitute the second control means. VDD
A power supply: VDD2 and a second VSS power supply: A second control unit that receives a power supply voltage from VSS2 and controls the voltage supply to the terminal pad P.

【００６２】図６は、従来の技術において前述したＮｃ
ｈＯＤ端子に、実施の形態１のＶＤＤ２，ＶＳＳ２によ
るトランジスタを付加し、そのＶＤＤ２，ＶＳＳ２端子
をオープン状態にした図である。FIG. 6 shows Nc which is described in the prior art.
FIG. 4 is a diagram in which transistors based on VDD2 and VSS2 of the first embodiment are added to the hOD terminal, and the VDD2 and VSS2 terminals are opened.

【００６３】実使用時に、このようにＶＤＤ２，ＶＳＳ
２端子をオープン状態の端子処理をすることによって、
電流は流さない（耐圧は取れる）構造となっている。そ
れでいて、寄生ダイオードを通してＶＤＤ２ラインにサ
ージが逃げるという構造も備えているため、ＮｃｈＯＤ
端子でも、＋サージのサージ破壊耐量向上の効果が得ら
れる。そして、これは実施の形態１および実施の形態２
と同等の構成であるので、３つの効果を同時に得ること
ができる。At the time of actual use, VDD2 and VSS
By processing the two terminals in the open state,
The structure is such that current does not flow (withstand voltage can be obtained). Nevertheless, since it has a structure in which the surge escapes to the VDD2 line through the parasitic diode, the NchOD
Even at the terminals, the effect of improving the surge breakdown withstand capability of + surge can be obtained. This corresponds to Embodiment 1 and Embodiment 2.
Since the configuration is equivalent to the above, three effects can be obtained at the same time.

【００６４】この発明による実施の形態３によれば、入
出力インターフェース手段を備えた半導体集積回路にお
いて、前記入出力インターフェース手段には、第１の電
源から電源電圧を印加され所定の端子Ｐへの電圧供給を
制御するトランジスタＢからなりＮｃｈＯＤ（Ｎチャネ
ルオープンドレイン）端子を構成する第１の制御手段
と、前記第１の制御手段に係る電源ＶＳＳと別の第２の
電源ＶＤＤ２，ＶＳＳ２から電源電圧を印加され前記所
定の端子Ｐへの電圧供給を制御するトランジスタＥ，Ｆ
からなる第２の制御手段とを設けるとともに、前記第２
の制御手段をＶＤＤ電源に接続されるように構成され実
使用時にはオープン状態となるＰｃｈ（Ｐチャネル型）
トランジスタとＶＳＳ電源に接続されるように構成され
実使用時にはオープン状態となるＮｃｈ（Ｎチャネル
型）トランジスタとにより構成し、前記第２の制御手段
によってサージ保護回路を構成するようにしたので、Ｎ
ｃｈＯＤ端子においてもサージ保護を的確に行える半導
体集積回路を得ることができる。According to the third embodiment of the present invention, in a semiconductor integrated circuit provided with input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply and a predetermined terminal P is supplied to the input / output interface means. A first control means comprising a transistor B for controlling voltage supply and forming an NchOD (N-channel open drain) terminal; and a power supply voltage from a power supply VSS related to the first control means and another second power supply VDD2 or VSS2. Are applied to control the voltage supply to the predetermined terminal P.
And second control means comprising:
Pch (P-channel type) which is configured so that the control means is connected to a VDD power supply and is in an open state when actually used.
Since a transistor and an Nch (N-channel type) transistor which is configured to be connected to the VSS power supply and is in an open state when actually used are constituted, and the second control means constitutes a surge protection circuit, N
It is possible to obtain a semiconductor integrated circuit capable of appropriately performing surge protection even at the chOD terminal.

【００６５】実施の形態４．この発明のによる実施の形
態４を、図７について説明する。図において、Ａは「Ｈ
ｉ」出力を制御するＰｃｈ（Ｐチャネル型）トランジス
タ、Ｂは「Ｌｏｗ」出力を制御するＮｃｈ（Ｎチャネル
型）トランジスタ、ａはＰｃｈトランジスタＡの制御信
号、ｂはＮｃｈトランジスタＢの制御信号、Ｐは端子パ
ッドである。Ｃ，ＤはトランジスタＡ，Ｂを構成した場
合に、構造的に含まれる寄生ダイオード成分を示す。Ｖ
ＤＤは第１のＶＤＤ電源、ＶＳＳは第１のＶＳＳ電源で
ある。Embodiment 4 Embodiment 4 of the present invention will be described with reference to FIG. In the figure, A is "H
i) a Pch (P-channel type) transistor for controlling the output; B, an Nch (N-channel type) transistor for controlling the "Low"output; a, a control signal for the Pch transistor A; b, a control signal for the Nch transistor B; Is a terminal pad. C and D indicate parasitic diode components structurally included when the transistors A and B are configured. V
DD is a first VDD power supply, and VSS is a first VSS power supply.

【００６６】Ｅは端子パッドＰに付加接続されたＰｃｈ
トランジスタ、Ｆは同じく端子パッドＰに付加接続され
たＮｃｈトランジスタである。ＰｃｈトランジスタＥに
はＰｃｈトランジスタＡの制御信号と同じ制御信号ａが
印加され、ＮｃｈトランジスタＦにはＮｃｈトランジス
タＢと同じ制御信号ｂが印加される。Ｇ，Ｈはトランジ
スタＥ，Ｆを構成した場合に、構造的に含まれる寄生ダ
イオード成分を示す。ＶＤＤ２は前記第１のＶＤＤ電源
と別の第２のＶＤＤ電源、ＶＳＳ２は前記第１のＶＳＳ
電源と別の第２のＶＳＳ電源である。E is a Pch additionally connected to the terminal pad P.
The transistor F is an Nch transistor additionally connected to the terminal pad P. The same control signal a as the control signal of the Pch transistor A is applied to the Pch transistor E, and the same control signal b as the Nch transistor B is applied to the Nch transistor F. G and H indicate parasitic diode components that are structurally included when the transistors E and F are configured. VDD2 is a second VDD power supply different from the first VDD power supply, and VSS2 is the first VSS power supply.
A second VSS power source separate from the power source.

【００６７】ＰｃｈトランジスタＡおよびＮｃｈトラン
ジスタＢは第１のＶＤＤ電源：ＶＤＤおよび第１のＶＳ
Ｓ電源：ＶＳＳから電源電圧を印加され端子パッドＰへ
の電圧供給を制御する第１の制御手段を構成し、Ｐｃｈ
トランジスタＥおよびＮｃｈトランジスタＦは第２のＶ
ＤＤ電源：ＶＤＤ２および第２のＶＳＳ電源：ＶＳＳ２
から電源電圧を印加され端子パッドＰへの電圧供給を制
御する第２の制御手段を構成する。The Pch transistor A and the Nch transistor B are connected to the first VDD power supply: VDD and the first VS
S power supply: a first control means for applying a power supply voltage from VSS and controlling voltage supply to the terminal pad P;
The transistor E and the Nch transistor F are connected to the second V
DD power supply: VDD2 and second VSS power supply: VSS2
And a second control means for controlling supply of a voltage to the terminal pad P when a power supply voltage is applied thereto.

【００６８】図７は実施の形態１のＶＤＤ２，ＶＳＳ２
によるトランジスタを付加し、制御信号を別にもってく
るのではなく、端子の制御信号ａ，ｂをそのまま使用し
た場合のものである。FIG. 7 shows VDD2 and VSS2 of the first embodiment.
This is a case in which the control signals a and b of the terminals are used as they are, instead of adding a transistor according to the above, and bringing the control signal separately.

【００６９】前の実施の形態とは異なり実使用状態での
ドライブ能力の可変を可能とすることを目的としてい
る。そのため、前の実施の形態における効果を同時に得
ることは出来ない。Unlike the previous embodiment, an object of the present invention is to make it possible to change the drive capacity in an actual use state. Therefore, the effects of the previous embodiment cannot be obtained at the same time.

【００７０】第２の電源ＶＤＤ２，ＶＳＳ２に与える電
圧値によってドライブ能力は変化するため、きめ細かい
調整が可能となる。Since the drive capability changes depending on the voltage value applied to the second power supplies VDD2 and VSS2, fine adjustment is possible.

【００７１】この発明による実施の形態４によれば、入
出力インターフェース手段を備えた半導体集積回路にお
いて、前記入出力インターフェース手段には、第１の電
源ＶＤＤ，ＶＳＳから電源電圧を印加され所定の端子Ｐ
への電圧供給を制御するトランジスタＡ，Ｂからなる第
１の制御手段と、トランジスタＡ，Ｂ第１の制御手段に
係る電源ＶＤＤ，ＶＳＳと別の第２の電源ＶＤＤ２，Ｖ
ＳＳ２から電源電圧を印加され所定の端子Ｐへの電圧供
給を制御するトランジスタＥ，Ｆからなる第２の制御手
段とを設けるとともに、前記第１の制御手段をＶＤＤ電
源に接続されるＰｃｈ（Ｐチャネル型）トランジスタＡ
とＶＳＳ電源に接続されるＮｃｈ（Ｎチャネル型）トラ
ンジスタＢとにより構成し、かつ、前記第２の制御手段
をＶＤＤ電源に接続されるＰｃｈトランジスタＥとＶＳ
Ｓ電源に接続されるＮｃｈトランジスタＦとにより構成
して、前記第２の制御手段におけるＰｃｈトランジスタ
およびＮｃｈトランジスタの制御信号を調整することに
より第２の電源ＶＤＤ２，ＶＳＳ２による電位を調整す
ることによって、前記入出力インターフェース手段にお
けるドライブ能力を調整するようにしたので、実使用状
態でのドライブ能力を調整することによって、出力波形
のオーバーシュート・アンダーシュートによるノイズを
適切に回避でき、また、信号伝達速度を十分に確保し得
る半導体集積回路を得ることができる。According to the fourth embodiment of the present invention, in a semiconductor integrated circuit having input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply VDD, VSS and a predetermined terminal is applied to the input / output interface means. P
Control means composed of transistors A and B for controlling the supply of voltage to the first and second power supplies VDD2 and V2, which are different from the power supplies VDD and VSS according to the first control means of the transistors A and B.
A second control means including transistors E and F for applying a power supply voltage from SS2 to control a voltage supply to a predetermined terminal P is provided, and the first control means is connected to a Pch (P Channel type) transistor A
And an Nch (N-channel type) transistor B connected to a VSS power supply, and the second control means is a Pch transistor E and a VS connected to a VDD power supply.
An Nch transistor F connected to the S power supply, and adjusting the control signals of the Pch transistor and the Nch transistor in the second control means to adjust the potentials of the second power supplies VDD2 and VSS2. Since the driving capability of the input / output interface means is adjusted, noise due to overshoot / undershoot of the output waveform can be appropriately avoided by adjusting the driving capability in an actual use state, and the signal transmission speed can be reduced. Can be obtained.

【００７２】また、この発明による実施の形態４によれ
ば、半導体集積回路の入出力インターフェース手段にお
ける動作を制御するにあたり、第１の電源ＶＤＤ，ＶＳ
Ｓから電源電圧を印加され前記電源電圧について所定の
端子Ｐへの出力供給を制御するトランジスタＡ，Ｂから
なる第１の制御手段の電源ＶＤＤ，ＶＳＳと別の第２の
電源ＶＤＤ２，ＶＳＳ２から所定の端子Ｐへの電圧供給
を制御するトランジスタＥ，Ｆからなる第２の制御手段
に電源電圧を印加し、前記第２の制御手段におけるトラ
ンジスタＥ，Ｆの制御信号を調整することにより前記第
２の電源による電位を調整することによって、前記入出
力インターフェース手段におけるドライブ能力を調整す
るようにしたので、実使用状態でのドライブ能力を調整
することによって、出力波形のオーバーシュート・アン
ダーシュートによるノイズを適切に回避でき、また、信
号伝達速度を十分に確保し得る動作方法を得ることがで
きる。According to the fourth embodiment of the present invention, in controlling the operation of the input / output interface means of the semiconductor integrated circuit, the first power supplies VDD, VS
A power supply voltage is applied from S and a predetermined voltage is supplied from the power supplies VDD and VSS of the first control means including transistors A and B and another second power supplies VDD2 and VSS2 for controlling the output supply of the power supply voltage to a predetermined terminal P. The power supply voltage is applied to the second control means including transistors E and F for controlling the voltage supply to the terminal P of the second power supply, and the control signal of the transistors E and F in the second control means is adjusted to thereby control the second control means. By adjusting the drive capability in the input / output interface means by adjusting the potential of the power supply, the noise due to overshoot and undershoot of the output waveform can be reduced by adjusting the drive capability in actual use. It is possible to obtain an operation method that can appropriately avoid and can sufficiently secure a signal transmission speed.

【００７３】[0073]

【発明の効果】第１の発明によれば、入出力インターフ
ェース手段を備えた半導体集積回路において、前記入出
力インターフェース手段には、第１の電源から電源電圧
を印加され所定の端子への電圧供給を制御するトランジ
スタからなる第１の制御手段と、前記第１の制御手段に
係る電源と別の第２の電源から電源電圧を印加され前記
所定の端子への電圧供給を制御するトランジスタからな
る第２の制御手段とを設け、前記第２の電源による電流
値を測定することにより、前記端子のリーク電流を検出
するようにしたので、入出力インターフェース手段にお
けるリーク電流の検出動作を効率的かつ容易に行える半
導体集積回路を得ることができる。According to the first invention, in a semiconductor integrated circuit having input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply and a voltage is supplied to a predetermined terminal. A first control means comprising a transistor for controlling the power supply voltage, and a transistor comprising a transistor to which a power supply voltage is applied from a second power supply different from the power supply according to the first control means and which controls a voltage supply to the predetermined terminal. 2 is provided to detect the leakage current of the terminal by measuring the current value of the second power supply, so that the operation of detecting the leakage current in the input / output interface means can be performed efficiently and easily. Thus, a semiconductor integrated circuit that can be easily operated can be obtained.

【００７４】第２の発明によれば、入出力インターフェ
ース手段を備えた半導体集積回路において、前記入出力
インターフェース手段には、第１の電源から電源電圧を
印加され所定の端子への電圧供給を制御するトランジス
タからなる第１の制御手段と、前記第１の制御手段に係
る電源と別の第２の電源から電源電圧を印加され前記所
定の端子への電圧供給を制御するトランジスタからなる
第２の制御手段とを設けるとともに、前記第１の制御手
段をＶＤＤ電源に接続されるＰｃｈ（Ｐチャネル型）ト
ランジスタとＶＳＳ電源に接続されるＮｃｈ（Ｎチャネ
ル型）トランジスタとにより構成し、かつ、前記第２の
制御手段をＶＤＤ電源に接続されるＰｃｈトランジスタ
とＶＳＳ電源に接続されるＮｃｈトランジスタとにより
構成して、前記第２の制御手段を構成するＰｃｈトラン
ジスタおよびＮｃｈトランジスタの動作に応じ、前記第
２の電源による電流値を測定することにより、前記端子
のリーク電流を検出するようにしたので、第２の制御手
段を構成するＰｃｈトランジスタおよびＮｃｈトランジ
スタによって入出力インターフェース手段におけるリー
ク電流の検出動作を効率的かつ容易に行える半導体集積
回路を得ることができる。According to the second invention, in the semiconductor integrated circuit having the input / output interface means, a power supply voltage is applied from the first power supply to the input / output interface means to control the voltage supply to a predetermined terminal. A first control means comprising a transistor for controlling the supply of a power supply voltage from a second power supply different from the power supply for the first control means, and a second control means comprising a transistor for controlling a voltage supply to the predetermined terminal. Control means, and the first control means is composed of a Pch (P-channel type) transistor connected to a VDD power supply and an Nch (N-channel type) transistor connected to a VSS power supply; The second control means comprises a Pch transistor connected to a VDD power supply and an Nch transistor connected to a VSS power supply, The leakage current of the terminal is detected by measuring the current value of the second power supply in accordance with the operation of the Pch transistor and the Nch transistor constituting the control means. By using the Pch transistor and the Nch transistor, it is possible to obtain a semiconductor integrated circuit capable of efficiently and easily detecting a leak current in the input / output interface means.

【００７５】第３の発明によれば、複数の入出力インタ
ーフェース手段を備えた半導体集積回路において、前記
入出力インターフェース手段には、第１の電源から電源
電圧を印加され所定の端子への電圧供給を制御するトラ
ンジスタからなる第１の制御手段と、前記第１の制御手
段に係る電源と別の第２の電源から電源電圧を印加され
前記所定の端子への電圧供給を制御するトランジスタか
らなる第２の制御手段とを設け、前記複数の入出力イン
ターフェース手段における複数の第２の制御手段を同一
の制御信号で作動させ、前記第２の電源による電流値を
測定することにより前記端子のリーク電流の和を検出す
るようにしたので、第２の制御手段を構成するトランジ
スタを同一の制御信号で制御することにより端子のリー
ク電流の和を検出し、入出力インターフェース手段にお
けるリーク電流の検出動作を効率的かつ容易に行える半
導体集積回路を得ることができる。According to a third aspect, in a semiconductor integrated circuit having a plurality of input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply and a voltage is supplied to a predetermined terminal. A first control means comprising a transistor for controlling the power supply voltage, and a transistor comprising a transistor to which a power supply voltage is applied from a second power supply different from the power supply according to the first control means and which controls a voltage supply to the predetermined terminal. A plurality of second control means of the plurality of input / output interface means are operated by the same control signal, and a current value of the second power supply is measured to thereby obtain a leak current of the terminal. , The transistors constituting the second control means are controlled by the same control signal to detect the sum of the leakage currents at the terminals. , It is possible to obtain a semiconductor integrated circuit capable of performing the detection operation of the leakage current in the input-output interface means efficiently and easily.

【００７６】第４の発明によれば、複数の入出力インタ
ーフェース手段を備えた半導体集積回路において、前記
入出力インターフェース手段には、第１の電源から電源
電圧を印加され所定の端子への電圧供給を制御するトラ
ンジスタからなる第１の制御手段と、前記第１の制御手
段に係る電源と別の第２の電源から電源電圧を印加され
前記所定の端子への電圧供給を制御するトランジスタか
らなる第２の制御手段とを設けるとともに、前記第１の
制御手段をＶＤＤ電源に接続されるＰｃｈ（Ｐチャネル
型）トランジスタとＶＳＳ電源に接続されるＮｃｈ（Ｎ
チャネル型）トランジスタとにより構成し、かつ、前記
第２の制御手段をＶＤＤ電源に接続されるＰｃｈトラン
ジスタとＶＳＳ電源に接続されるＮｃｈトランジスタと
により構成して、前記第２の制御手段を構成するＰｃｈ
トランジスタをデコーダにより同一の制御信号で制御
し、前記第２の制御手段を構成するＮｃｈトランジスタ
をデコーダにより同一の制御信号で制御して、前記第２
の電源による電流値を測定することにより、前記端子の
リーク電流の和を検出するようにしたので、第２の制御
手段を構成するＰｃｈトランジスタおよびＮｃｈトラン
ジスタをデコーダによって同一の制御信号で制御するこ
とにより端子のリーク電流の和を検出し、入出力インタ
ーフェース手段におけるリーク電流の検出動作を効率的
かつ容易に行える半導体集積回路を得ることができる。According to a fourth aspect, in a semiconductor integrated circuit having a plurality of input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply and a voltage is supplied to a predetermined terminal. A first control means comprising a transistor for controlling the power supply voltage, and a transistor comprising a transistor to which a power supply voltage is applied from a second power supply different from the power supply according to the first control means and which controls a voltage supply to the predetermined terminal. 2 control means, and the first control means is a Pch (P-channel type) transistor connected to a VDD power supply and an Nch (N
(Channel type) transistor, and the second control means is constituted by a Pch transistor connected to a VDD power supply and an Nch transistor connected to a VSS power supply to constitute the second control means. Pch
The transistor is controlled by the same control signal by a decoder, and the Nch transistor constituting the second control means is controlled by the same control signal by the decoder, thereby controlling the second control means.
The Pch transistor and the Nch transistor constituting the second control means are controlled by the same control signal because the sum of the leakage currents of the terminals is detected by measuring the current value of the power supply of Accordingly, it is possible to obtain a semiconductor integrated circuit capable of detecting the sum of the leak currents of the terminals and efficiently and easily detecting the leak current in the input / output interface means.

【００７７】第５の発明によれば、複数の入出力インタ
ーフェース手段を備えたものにおいて、前記入出力イン
ターフェース手段には、第１の電源から電源電圧を印加
され所定の端子への電圧供給を制御するトランジスタか
らなる第１の制御手段と、前記第１の制御手段に係る電
源と別の第２の電源から電源電圧を印加され前記所定の
端子への電圧供給を制御するトランジスタからなる第２
の制御手段とを設け、前記複数の入出力インターフェー
ス手段における複数の第２の制御手段を別々の制御信号
で作動させ、前記第２の電源による電流値を測定するこ
とにより前記端子のリーク電流を各入出力インターフェ
ース手段毎に検出するようにしたので、複数の第２の制
御手段を構成するトランジスタを別々の制御信号で制御
することにより端子のリーク電流を各インターフェース
手段毎に検出し、入出力インターフェース手段における
リーク電流の検出動作を効率的かつ容易に行える半導体
集積回路を得ることができる。According to a fifth aspect of the present invention, in the apparatus provided with a plurality of input / output interface means, a power supply voltage is applied from a first power supply to the input / output interface means to control a voltage supply to a predetermined terminal. A first control means comprising a transistor for controlling the supply of a power supply voltage from a second power supply different from the power supply for the first control means, and a second control means for controlling a voltage supply to the predetermined terminal.
Control means, and the plurality of second control means in the plurality of input / output interface means are operated by separate control signals, and the current value of the second power supply is measured to reduce the leakage current of the terminal. Since the detection is performed for each input / output interface means, the leakage current of the terminal is detected for each interface means by controlling the transistors constituting the plurality of second control means with separate control signals, A semiconductor integrated circuit capable of efficiently and easily detecting a leak current in the interface means can be obtained.

【００７８】第６の発明によれば、複数の入出力インタ
ーフェース手段を備えた半導体集積回路において、前記
入出力インターフェース手段には、第１の電源から電源
電圧を印加され所定の端子への電圧供給を制御するトラ
ンジスタからなる第１の制御手段と、前記第１の制御手
段に係る電源と別の第２の電源から電源電圧を印加され
前記所定の端子への電圧供給を制御するトランジスタか
らなる第２の制御手段とを設けるとともに、前記第１の
制御手段をＶＤＤ電源に接続されるＰｃｈ（Ｐチャネル
型）トランジスタとＶＳＳ電源に接続されるＮｃｈ（Ｎ
チャネル型）トランジスタとにより構成し、かつ、前記
第２の制御手段をＶＤＤ電源に接続されるＰｃｈトラン
ジスタとＶＳＳ電源に接続されるＮｃｈトランジスタと
により構成して、前記複数の入出力インターフェース手
段における第２の制御手段を構成するＰｃｈトランジス
タをそれぞれ個別のデコーダにより別々の制御信号で制
御し、前記複数の入出力インターフェース手段における
第２の制御手段を構成するＮｃｈトランジスタを個別の
デコーダにより別々の制御信号で制御して、前記第２の
電源による電流値を測定することにより、前記端子のリ
ーク電流を各入出力インターフェース手段毎に検出する
ようにしたので、複数の第２の制御手段を構成するＰｃ
ｈトランジスタおよびＮｃｈトランジスタをデコーダに
よって別々の制御信号で制御することにより端子のリー
ク電流を各インターフェース手段毎に検出し、入出力イ
ンターフェース手段におけるリーク電流の検出動作を効
率的かつ容易に行える半導体集積回路を得ることができ
る。According to the sixth invention, in a semiconductor integrated circuit having a plurality of input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply and a voltage is supplied to a predetermined terminal. A first control means comprising a transistor for controlling the voltage of the first control means; 2 control means, and the first control means is a Pch (P-channel type) transistor connected to a VDD power supply and an Nch (N
Channel type) transistor, and the second control means is configured by a Pch transistor connected to a VDD power supply and an Nch transistor connected to a VSS power supply, and The Pch transistors constituting the second control means are controlled by separate control signals by separate decoders, and the Nch transistors forming the second control means in the plurality of input / output interface means are controlled by separate control signals by separate decoders. And the leakage current of the terminal is detected for each input / output interface means by measuring the current value of the second power supply.
A semiconductor integrated circuit capable of detecting a leak current of a terminal for each interface means by controlling the h transistor and the Nch transistor with separate control signals by a decoder, and efficiently and easily detecting a leak current in the input / output interface means. Can be obtained.

【００７９】第７の発明によれば、複数の入出力インタ
ーフェース手段を備えた半導体集積回路において、前記
入出力インターフェース手段には、第１の電源から電源
電圧を印加され所定の端子への電圧供給を制御するトラ
ンジスタからなる第１の制御手段と、前記第１の制御手
段に係る電源と別の第２の電源から電源電圧を印加され
前記所定の端子への電圧供給を制御するトランジスタか
らなる第２の制御手段とを設け、前記複数の入出力イン
ターフェース手段における複数の第２の制御手段につい
ての制御条件を、設定制御レジスタにより、それぞれ各
別に設定するようにしたので、第２の制御手段を設定制
御レジスタによって適切に制御することにより、入出力
インターフェース手段におけるリーク電流の検出動作を
効率的かつ容易に行える半導体集積回路を得ることがで
きる。According to the seventh aspect, in the semiconductor integrated circuit provided with a plurality of input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply and a voltage is supplied to a predetermined terminal. A first control means comprising a transistor for controlling the power supply voltage, and a transistor comprising a transistor to which a power supply voltage is applied from a second power supply different from the power supply according to the first control means and which controls a voltage supply to the predetermined terminal. 2 control means, and the control conditions for the plurality of second control means in the plurality of input / output interface means are individually set by the setting control register, so that the second control means By properly controlling the setting control register, the leak current detection operation in the input / output interface means can be performed efficiently and easily. It is possible to obtain a semiconductor integrated circuit to obtain.

【００８０】第８の発明によれば、複数の入出力インタ
ーフェース手段を備えた半導体集積回路において、前記
入出力インターフェース手段には、第１の電源から電源
電圧を印加され所定の端子への電圧供給を制御するトラ
ンジスタからなる第１の制御手段と、前記第１の制御手
段に係る電源と別の第２の電源から電源電圧を印加され
前記所定の端子への電圧供給を制御するトランジスタか
らなる第２の制御手段とを設けるとともに、前記第１の
制御手段をＶＤＤ電源に接続されるＰｃｈ（Ｐチャネル
型）トランジスタとＶＳＳ電源に接続されるＮｃｈ（Ｎ
チャネル型）トランジスタとにより構成し、かつ、前記
第２の制御手段をＶＤＤ電源に接続されるＰｃｈトラン
ジスタとＶＳＳ電源に接続されるＮｃｈトランジスタと
により構成して、前記複数の入出力インターフェース手
段における複数の第２の制御手段を構成するＰｃｈトラ
ンジスタについての制御条件を、設定制御レジスタによ
り、それぞれ各別に設定し、かつ、前記複数の入出力イ
ンターフェース手段における複数の第２の制御手段を構
成するＮｃｈトランジスタについての制御条件を、設定
制御レジスタにより、それぞれ各別に設定するようにし
たので、第２の制御手段を構成するＰｃｈトランジスタ
およびＮｃｈトランジスタを設定制御レジスタによって
適切に制御することにより、入出力インターフェース手
段におけるリーク電流の検出動作を効率的かつ容易に行
える半導体集積回路を得ることができる。According to an eighth aspect, in a semiconductor integrated circuit having a plurality of input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply and a voltage is supplied to a predetermined terminal. A first control means comprising a transistor for controlling the voltage of the first control means; 2 control means, and the first control means is a Pch (P-channel type) transistor connected to a VDD power supply and an Nch (N
And the second control means comprises a Pch transistor connected to a VDD power supply and an Nch transistor connected to a VSS power supply. The control conditions for the Pch transistors constituting the second control means are individually set by the setting control register, and the Nch transistors constituting the plurality of second control means in the plurality of input / output interface means are respectively set. Are set individually by the setting control register, so that the Pch transistor and the Nch transistor constituting the second control means are appropriately controlled by the setting control register, so that the input / output interface means Leak at It is possible to obtain a semiconductor integrated circuit capable of performing the detection operation of the flow efficiently and easily.

【００８１】第９の発明によれば、入出力インターフェ
ース手段を備えた半導体集積回路において、前記入出力
インターフェース手段には、第１の電源から電源電圧を
印加され所定の端子への電圧供給を制御するトランジス
タからなりＮｃｈＯＤ（Ｎチャネルオープンドレイン）
端子を構成する第１の制御手段と、前記第１の制御手段
に係る電源と別の第２の電源から電源電圧を印加され前
記所定の端子への電圧供給を制御するトランジスタから
なる第２の制御手段とを設け、前記第２の制御手段によ
りサージ保護回路を構成するようにしたので、ＮｃｈＯ
Ｄ端子においてもサージ保護を的確に行える半導体集積
回路を得ることができる。According to the ninth aspect, in the semiconductor integrated circuit having the input / output interface means, a power supply voltage is applied from the first power supply to the input / output interface means to control voltage supply to a predetermined terminal. NchOD (N-channel open drain)
A second control unit that forms a terminal; and a second transistor that is supplied with a power supply voltage from a second power supply different from the power supply according to the first control unit and controls a voltage supply to the predetermined terminal. Control means, and a surge protection circuit is constituted by the second control means.
It is possible to obtain a semiconductor integrated circuit that can properly perform surge protection even at the D terminal.

【００８２】第１０の発明によれば、入出力インターフ
ェース手段を備えた半導体集積回路において、前記入出
力インターフェース手段には、第１の電源から電源電圧
を印加され所定の端子への電圧供給を制御するトランジ
スタからなりＮｃｈＯＤ（Ｎチャネルオープンドレイ
ン）端子を構成する第１の制御手段と、前記第１の制御
手段に係る電源と別の第２の電源から電源電圧を印加さ
れ前記所定の端子への電圧供給を制御するトランジスタ
からなる第２の制御手段とを設けるとともに、前記第２
の制御手段をＶＤＤ電源に接続されるように構成され実
使用時にはオープン状態となるＰｃｈ（Ｐチャネル型）
トランジスタとＶＳＳ電源に接続されるように構成され
実使用時にはオープン状態となるＮｃｈ（Ｎチャネル
型）トランジスタとにより構成し、前記第２の制御手段
によりサージ保護回路を構成するようにしたので、Ｐｃ
ｈトランジスタおよびＮｃｈトランジスタにより構成さ
れた第２の制御手段によるサージ保護回路によってＮｃ
ｈＯＤ端子においてもサージ保護を的確に行える半導体
集積回路を得ることができる。According to a tenth aspect, in a semiconductor integrated circuit provided with input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply to control voltage supply to a predetermined terminal. A first control means comprising an NchOD (N-channel open drain) terminal comprising a transistor to be turned on, and a power supply voltage applied from a power supply relating to the first control means and another second power supply to the predetermined terminal. A second control means comprising a transistor for controlling a voltage supply;
Pch (P-channel type) which is configured so that the control means is connected to a VDD power supply and is in an open state when actually used.
Since the transistor is constituted by a transistor and an Nch (N-channel type) transistor which is configured to be connected to the VSS power supply and is in an open state when actually used, and a surge protection circuit is constituted by the second control means, Pc
Nc by the surge protection circuit by the second control means constituted by the h transistor and the Nch transistor.
It is possible to obtain a semiconductor integrated circuit capable of accurately performing surge protection even at the hOD terminal.

【００８３】第１１の発明によれば、入出力インターフ
ェース手段を備えた半導体集積回路において、前記入出
力インターフェース手段には、第１の電源から電源電圧
を印加され所定の端子への電圧供給を制御するトランジ
スタからなる第１の制御手段と、前記第１の制御手段に
係る電源と別の第２の電源から電源電圧を印加され前記
所定の端子への電圧供給を制御するトランジスタからな
る第２の制御手段とを設け、前記第２の制御手段におけ
るトランジスタの制御信号を調整することにより前記第
２の電源による電位を調整することによって、前記入出
力インターフェース手段におけるドライブ能力を調整す
るようにしたので、実使用状態でのドライブ能力を調整
することによって、出力波形のオーバーシュート・アン
ダーシュートによるノイズを適切に回避でき、また、信
号伝達速度を十分に確保し得る半導体集積回路を得るこ
とができる。According to the eleventh aspect, in the semiconductor integrated circuit having the input / output interface means, a power supply voltage is applied to the input / output interface means from a first power supply to control a voltage supply to a predetermined terminal. A first control means comprising a transistor for controlling the supply of a power supply voltage from a second power supply different from the power supply for the first control means, and a second control means comprising a transistor for controlling a voltage supply to the predetermined terminal. And control means for controlling the drive signal in the input / output interface means by adjusting the potential of the second power supply by adjusting the control signal of the transistor in the second control means. By adjusting the drive capacity in actual use, the overshoot and undershoot of the output waveform Noise can be properly avoided, also, it is possible to obtain a semiconductor integrated circuit capable of sufficiently securing a signal transmission speed.

【００８４】第１２の発明によれば、入出力インターフ
ェース手段を備えた半導体集積回路において、前記入出
力インターフェース手段には、第１の電源から電源電圧
を印加され所定の端子への電圧供給を制御するトランジ
スタからなる第１の制御手段と、前記第１の制御手段に
係る電源と別の第２の電源から電源電圧を印加され前記
所定の端子への電圧供給を制御するトランジスタからな
る第２の制御手段とを設けるとともに、前記第１の制御
手段をＶＤＤ電源に接続されるＰｃｈ（Ｐチャネル型）
トランジスタとＶＳＳ電源に接続されるＮｃｈ（Ｎチャ
ネル型）トランジスタとにより構成し、かつ、前記第２
の制御手段をＶＤＤ電源に接続されるＰｃｈトランジス
タとＶＳＳ電源に接続されるＮｃｈトランジスタとによ
り構成して、前記第２の制御手段におけるＰｃｈトラン
ジスタおよびＮｃｈトランジスタの制御信号を調整する
ことにより前記第２の電源による電位を調整することに
よって、前記入出力インターフェース手段におけるドラ
イブ能力を調整するようにしたので、第２の制御手段に
おけるＰｃｈトランジスタおよびＮｃｈトランジスタの
制御信号を調整することにより実使用状態でのドライブ
能力を調整することによって、出力波形のオーバーシュ
ート・アンダーシュートによるノイズを適切に回避で
き、また、信号伝達速度を十分に確保し得る半導体集積
回路を得ることができる。According to the twelfth aspect, in the semiconductor integrated circuit having the input / output interface means, a power supply voltage is applied from the first power supply to the input / output interface means to control a voltage supply to a predetermined terminal. A first control means comprising a transistor for controlling the supply of a power supply voltage from a second power supply different from the power supply for the first control means, and a second control means for controlling a voltage supply to the predetermined terminal. Pch (P-channel type) connected to a VDD power supply while providing a control means.
A transistor and an Nch (N-channel type) transistor connected to a VSS power supply.
Is constituted by a Pch transistor connected to the VDD power supply and an Nch transistor connected to the VSS power supply, and by adjusting control signals of the Pch transistor and the Nch transistor in the second control means, The drive capability of the input / output interface means is adjusted by adjusting the potential of the power supply of the power supply, so that the control signals of the Pch transistor and the Nch transistor in the second control means are adjusted to adjust the driving capability in the actual use state. By adjusting the drive capability, it is possible to appropriately avoid noise due to overshoot / undershoot of the output waveform and obtain a semiconductor integrated circuit capable of sufficiently securing a signal transmission speed.

【００８５】第１３の発明によれば、半導体集積回路の
入出力インターフェース手段におけるリーク電流を検出
するにあたり、第１の電源から電源電圧を印加され前記
電源電圧について所定の端子への出力供給を制御するト
ランジスタからなる第１の制御手段の電源と別の第２の
電源から前記所定の端子への電圧供給を制御するトラン
ジスタからなる第２の制御手段に電源電圧を印加し、前
記第２の電源による電流値を測定することにより前記端
子のリーク電流についての検出動作を行うようにしたの
で、半導体集積回路における入出力インターフェース手
段におけるリーク電流の検出動作を効率的かつ容易に行
える動作方法を得ることができる。According to the thirteenth aspect, when detecting a leak current in the input / output interface means of the semiconductor integrated circuit, a power supply voltage is applied from the first power supply and the supply of the power supply voltage to a predetermined terminal is controlled. Applying a power supply voltage to a second control means consisting of a transistor for controlling the supply of voltage from the second power supply to the predetermined terminal from a power supply of the first control means consisting of a transistor to be turned on; The operation for detecting the leakage current of the terminal is performed by measuring the current value of the terminal, so that an operation method capable of efficiently and easily detecting the leakage current in the input / output interface means in the semiconductor integrated circuit is obtained. Can be.

【００８６】第１４の発明によれば、半導体集積回路の
複数の入出力インターフェース手段におけるリーク電流
を検出するにあたり、第１の電源から電源電圧を印加さ
れ前記電源電圧について所定の端子への出力供給を制御
する各入出力インターフェース手段に設けられたトラン
ジスタからなる第１の制御手段に係る電源と別の第２の
電源から前記所定の端子への電圧供給を制御する各入出
力インターフェース手段に設けられたトランジスタから
なる第２の制御手段に電源電圧を印加し、前記複数の入
出力インターフェース手段における複数の第２の制御手
段を同一の制御信号で作動させて前記第２の電源による
電流値を測定することにより前記端子のリーク電流の和
を検出する検出動作を行うようにしたので、半導体集積
回路における入出力インターフェース手段におけるリー
ク電流の検出動作を効率的かつ容易に行える動作方法を
得ることができる。According to the fourteenth aspect, upon detecting a leak current in the plurality of input / output interface means of the semiconductor integrated circuit, a power supply voltage is applied from the first power supply, and the power supply voltage is supplied to a predetermined terminal. Provided in each input / output interface means for controlling the supply of voltage from the second power supply to the predetermined terminal from the power supply for the first control means comprising transistors provided in each input / output interface means for controlling A power supply voltage is applied to a second control means comprising a transistor, and a plurality of second control means in the plurality of input / output interface means are operated by the same control signal to measure a current value by the second power supply. As a result, the detection operation for detecting the sum of the leakage currents of the terminals is performed, so that the It is possible to obtain an operating method that allows the detection operation of the leakage current in the interface unit efficiently and easily.

【００８７】第１５の発明によれば、半導体集積回路の
複数の入出力インターフェース手段におけるリーク電流
を検出するにあたり、第１の電源から電源電圧を印加さ
れ前記電源電圧について所定の端子への出力供給を制御
する各入出力インターフェース手段に設けられたトラン
ジスタからなる第１の制御手段に係る電源と別の第２の
電源から前記所定の端子への電圧供給を制御する各入出
力インターフェース手段に設けられたトランジスタから
なる第２の制御手段に電源電圧を印加し、前記複数の入
出力インターフェース手段における複数の第２の制御手
段を別々の制御信号で作動させて前記第２の電源による
電流値を測定することにより前記端子のリーク電流を各
入出力インターフェース手段毎に検出する検出動作を行
うようにしたので、半導体集積回路における入出力イン
ターフェース手段におけるリーク電流の検出動作を効率
的かつ容易に行える動作方法を得ることができる。According to the fifteenth aspect, upon detecting a leak current in the plurality of input / output interface means of the semiconductor integrated circuit, a power supply voltage is applied from the first power supply, and the power supply voltage is output to a predetermined terminal. Provided in each input / output interface means for controlling the supply of voltage from the second power supply to the predetermined terminal from the power supply for the first control means comprising transistors provided in each input / output interface means for controlling A power supply voltage is applied to a second control means comprising a transistor, and a plurality of second control means in the plurality of input / output interface means are operated by separate control signals to measure a current value by the second power supply. As a result, the detection operation for detecting the leak current of the terminal for each input / output interface means is performed. The detecting operation of the leakage current in the input-output interface means in the semiconductor integrated circuit can be obtained efficiently and easily operating method.

【００８８】第１６の発明によれば、半導体集積回路の
複数の入出力インターフェース手段における動作を制御
するにあたり、第１の電源から電源電圧を印加され前記
電源電圧について所定の端子への出力供給を制御する各
入出力インターフェース手段に設けられたトランジスタ
からなる第１の制御手段に係る電源と別の第２の電源か
ら前記所定の端子への電圧供給を制御する各入出力イン
ターフェース手段に設けられたトランジスタからなる第
２の制御手段に電源電圧を印加し、前記複数の入出力イ
ンターフェース手段における複数の第２の制御手段につ
いての制御条件を、設定制御レジスタにより、それぞれ
各別に設定して動作させるようにしたので、半導体集積
回路における入出力インターフェース手段におけるリー
ク電流の検出動作を効率的かつ容易に行える動作方法を
得ることができる。According to the sixteenth aspect, in controlling the operation of the plurality of input / output interface means of the semiconductor integrated circuit, a power supply voltage is applied from the first power supply and the output of the power supply voltage to a predetermined terminal is supplied. The power supply according to the first control means comprising transistors provided in each input / output interface means to be controlled and the input / output interface means to control the supply of voltage from the second power supply to the predetermined terminal. A power supply voltage is applied to the second control means comprising a transistor, and the control conditions for the plurality of second control means in the plurality of input / output interface means are individually set by a setting control register to operate. The operation of detecting leakage current in the input / output interface means of the semiconductor integrated circuit. Efficiently and easily operating method can be obtained.

【００８９】第１７の発明によれば、半導体集積回路の
入出力インターフェース手段における動作を制御するに
あたり、第１の電源から電源電圧を印加され前記電源電
圧について所定の端子への出力供給を制御するトランジ
スタからなる第１の制御手段の電源と別の第２の電源か
ら前記所定の端子への電圧供給を制御するトランジスタ
からなる第２の制御手段に電源電圧を印加し、前記第２
の制御手段におけるトランジスタの制御信号を調整する
ことにより前記第２の電源による電位を調整することに
よって、前記入出力インターフェース手段におけるドラ
イブ能力を調整するようにしたので、実使用状態でのド
ライブ能力を調整することによって、出力波形のオーバ
ーシュート・アンダーシュートによるノイズを適切に回
避でき、また、信号伝達速度を十分に確保し得る動作方
法を得ることができる。According to the seventeenth aspect, in controlling the operation of the input / output interface means of the semiconductor integrated circuit, a power supply voltage is applied from the first power supply, and the supply of the power supply voltage to a predetermined terminal is controlled. Applying a power supply voltage to a second control means comprising a transistor for controlling a voltage supply to the predetermined terminal from a power supply of the first control means comprising a transistor and another second power supply;
By adjusting the potential of the second power supply by adjusting the control signal of the transistor in the control means, the drive ability in the input / output interface means is adjusted. By performing the adjustment, it is possible to appropriately avoid noise due to overshoot / undershoot of the output waveform and obtain an operation method capable of sufficiently securing a signal transmission speed.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 この発明による実施の形態１における構成を
示す論理回路図である。FIG. 1 is a logic circuit diagram showing a configuration according to a first embodiment of the present invention.

【図２】 この発明による実施の形態１における構成を
示すレイアウトイメージ図である。FIG. 2 is a layout image diagram showing a configuration according to the first embodiment of the present invention.

【図３】 この発明による実施の形態１で全端子同設定
する場合の構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration in a case where all terminals are set the same in the first embodiment according to the present invention;

【図４】 この発明による実施の形態１で端子を順番に
設定する場合の構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration when terminals are sequentially set in the first embodiment according to the present invention;

【図５】 この発明による実施の形態２の構成を示すブ
ロック図である。FIG. 5 is a block diagram showing a configuration of a second embodiment according to the present invention.

【図６】 この発明による実施の形態３の構成を示す回
路図である。FIG. 6 is a circuit diagram showing a configuration of a third embodiment according to the present invention.

【図７】 この発明による実施の形態４の構成を示す回
路図である。FIG. 7 is a circuit diagram showing a configuration of a fourth embodiment according to the present invention.

【図８】 従来技術におけるＩ／Ｏインターフェースの
構成を示す論理回路図である。FIG. 8 is a logic circuit diagram showing a configuration of an I / O interface according to the related art.

【図９】 従来技術におけるＩ／Ｏインターフェースの
構成を示すレイアウト図である。FIG. 9 is a layout diagram showing a configuration of an I / O interface according to the related art.

【図１０】 従来技術におけるＩ／Ｏインターフェース
の寄生ダイオードを示す論理回路図である。FIG. 10 is a logic circuit diagram showing a parasitic diode of an I / O interface according to the related art.

【図１１】 従来技術におけるＩ／Ｏインターフェース
の縦構造を示す図である。FIG. 11 is a diagram showing a vertical structure of an I / O interface according to the related art.

【図１２】 従来技術におけるＩ／Ｏインターフェース
のＶ−Ｉ特性（端子リーク，正常）を示す図である。FIG. 12 is a diagram showing VI characteristics (terminal leak, normal) of an I / O interface according to the related art.

【図１３】 従来技術におけるＩ／Ｏインターフェース
のＶ−Ｉ特性（端子リーク，リーク状態）を示す図であ
る。FIG. 13 is a diagram showing VI characteristics (terminal leak, leak state) of an I / O interface according to the related art.

【図１４】 ラッチアップ耐量測定時の端子設定の例を
示す図である。FIG. 14 is a diagram showing an example of terminal setting at the time of measuring a latch-up tolerance.

【図１５】 ＯＦＦトランジスタを追加した場合の従来
技術におけるＩ／Ｏインターフェースの構成を示す論理
回路図である。FIG. 15 is a logic circuit diagram showing a configuration of an I / O interface in the related art when an OFF transistor is added.

【図１６】 従来技術におけるＮｃｈＯＤ端子を示す論
理回路図である。FIG. 16 is a logic circuit diagram showing an NchOD terminal according to the related art.

【符号の説明】[Explanation of symbols]

ＣＨ チップ、Ａ，Ｂ，Ｅ，Ｆ トランジスタ、ａ，
ｂ，ｅ，ｆ 制御信号、Ｐ 端子パッド、ＶＤＤ，ＶＳ
Ｓ 第１の電源、ＶＤＤ２，ＶＳＳ２ 第２の電源、
Ｃ，Ｄ，Ｈ，Ｇ 寄生ダイオード、Ｍ１，Ｍ２，Ｍ３…
Ｉ／Ｏインターフェース手段、１ＰＩＮ，２ＰＩＮ，
３ＰＩＮ… 入出力ピン、ＤＣ デコーダ、ＭＯＤＥ
１，ＭＯＤＥ２ 設定用ピン、ＴＥＳＴ テスト用ピ
ン、ＤＣ２ デコーダ、ＣＵ カウンタ、ＣＬＫ クロ
ック信号端子、ＴＲ 端子設定制御レジスタ、Ｔ１，Ｔ
２ オープン端子。CH chip, A, B, E, F transistor, a,
b, e, f control signal, P terminal pad, VDD, VS
S first power supply, VDD2, VSS2 second power supply,
C, D, H, G parasitic diodes, M1, M2, M3 ...
I / O interface means, 1 PIN, 2 PIN,
3PIN ... I / O pin, DC decoder, MODE
1, MODE2 setting pin, TEST test pin, DC2 decoder, CU counter, CLK clock signal terminal, TR terminal setting control register, T1, T
2 Open terminal.

Claims (17)

【特許請求の範囲】[Claims] 【請求項１】 入出力インターフェース手段を備えた半
導体集積回路において、前記入出力インターフェース手
段には、第１の電源から電源電圧を印加され所定の端子
への電圧供給を制御するトランジスタからなる第１の制
御手段と、前記第１の制御手段に係る電源と別の第２の
電源から電源電圧を印加され前記所定の端子への電圧供
給を制御するトランジスタからなる第２の制御手段とを
設け、前記第２の電源による電流値を測定することによ
り、前記端子のリーク電流を検出することを特徴とする
半導体集積回路。1. A semiconductor integrated circuit having input / output interface means, wherein the input / output interface means includes a first transistor which is supplied with a power supply voltage from a first power supply and controls a voltage supply to a predetermined terminal. Control means, and a second control means comprising a transistor to which a power supply voltage is applied from a second power supply different from the power supply according to the first control means and controls voltage supply to the predetermined terminal, A semiconductor integrated circuit, wherein a leakage current of the terminal is detected by measuring a current value of the second power supply. 【請求項２】 入出力インターフェース手段を備えた半
導体集積回路において、前記入出力インターフェース手
段には、第１の電源から電源電圧を印加され所定の端子
への電圧供給を制御するトランジスタからなる第１の制
御手段と、前記第１の制御手段に係る電源と別の第２の
電源から電源電圧を印加され前記所定の端子への電圧供
給を制御するトランジスタからなる第２の制御手段とを
設けるとともに、前記第１の制御手段をＶＤＤ電源に接
続されるＰｃｈ（Ｐチャネル型）トランジスタとＶＳＳ
電源に接続されるＮｃｈ（Ｎチャネル型）トランジスタ
とにより構成し、かつ、前記第２の制御手段をＶＤＤ電
源に接続されるＰｃｈトランジスタとＶＳＳ電源に接続
されるＮｃｈトランジスタとにより構成して、前記第２
の制御手段を構成するＰｃｈトランジスタおよびＮｃｈ
トランジスタの動作に応じ、前記第２の電源による電流
値を測定することにより、前記端子のリーク電流を検出
することを特徴とする半導体集積回路。2. A semiconductor integrated circuit having input / output interface means, wherein the input / output interface means includes a transistor which is supplied with a power supply voltage from a first power supply and controls a voltage supply to a predetermined terminal. And a second control means comprising a transistor to which a power supply voltage is applied from a second power supply different from the power supply according to the first control means and which controls a voltage supply to the predetermined terminal. The first control means is connected to a Pch (P-channel type) transistor connected to a VDD power supply and VSS.
An Nch (N-channel) transistor connected to a power supply, and the second control means includes a Pch transistor connected to a VDD power supply and an Nch transistor connected to a VSS power supply, Second
Pch transistor and Nch
A semiconductor integrated circuit, wherein a leakage current of the terminal is detected by measuring a current value of the second power supply according to an operation of a transistor. 【請求項３】 複数の入出力インターフェース手段を備
えた半導体集積回路において、前記入出力インターフェ
ース手段には、第１の電源から電源電圧を印加され所定
の端子への電圧供給を制御するトランジスタからなる第
１の制御手段と、前記第１の制御手段に係る電源と別の
第２の電源から電源電圧を印加され前記所定の端子への
電圧供給を制御するトランジスタからなる第２の制御手
段とを設け、前記複数の入出力インターフェース手段に
おける複数の第２の制御手段を同一の制御信号で作動さ
せ、前記第２の電源による電流値を測定することにより
前記端子のリーク電流の和を検出することを特徴とする
半導体集積回路。3. A semiconductor integrated circuit having a plurality of input / output interface means, wherein the input / output interface means includes a transistor which is supplied with a power supply voltage from a first power supply and controls a voltage supply to a predetermined terminal. A first control unit, and a second control unit including a transistor to which a power supply voltage is applied from a second power supply different from the power supply according to the first control unit and controls voltage supply to the predetermined terminal. Detecting a sum of leak currents of the terminals by operating a plurality of second control means in the plurality of input / output interface means with the same control signal and measuring a current value by the second power supply. A semiconductor integrated circuit characterized by the above-mentioned. 【請求項４】 複数の入出力インターフェース手段を備
えた半導体集積回路において、前記入出力インターフェ
ース手段には、第１の電源から電源電圧を印加され所定
の端子への電圧供給を制御するトランジスタからなる第
１の制御手段と、前記第１の制御手段に係る電源と別の
第２の電源から電源電圧を印加され前記所定の端子への
電圧供給を制御するトランジスタからなる第２の制御手
段とを設けるとともに、前記第１の制御手段をＶＤＤ電
源に接続されるＰｃｈ（Ｐチャネル型）トランジスタと
ＶＳＳ電源に接続されるＮｃｈ（Ｎチャネル型）トラン
ジスタとにより構成し、かつ、前記第２の制御手段をＶ
ＤＤ電源に接続されるＰｃｈトランジスタとＶＳＳ電源
に接続されるＮｃｈトランジスタとにより構成して、前
記第２の制御手段を構成するＰｃｈトランジスタをデコ
ーダにより同一の制御信号で制御し、前記第２の制御手
段を構成するＮｃｈトランジスタをデコーダにより同一
の制御信号で制御して、前記第２の電源による電流値を
測定することにより、前記端子のリーク電流の和を検出
することを特徴とする半導体集積回路。4. A semiconductor integrated circuit having a plurality of input / output interface means, wherein the input / output interface means includes a transistor to which a power supply voltage is applied from a first power supply and controls a voltage supply to a predetermined terminal. A first control unit, and a second control unit including a transistor to which a power supply voltage is applied from a second power supply different from the power supply according to the first control unit and controls voltage supply to the predetermined terminal. And the first control means is constituted by a Pch (P-channel type) transistor connected to a VDD power supply and an Nch (N-channel type) transistor connected to a VSS power supply, and the second control means is provided. To V
The second control means is constituted by a Pch transistor connected to the DD power supply and an Nch transistor connected to the VSS power supply, and the Pch transistor constituting the second control means is controlled by the same control signal by a decoder, and the second control is performed. A semiconductor integrated circuit, wherein a sum of leak currents at the terminals is detected by controlling an Nch transistor constituting the means by a decoder using the same control signal and measuring a current value of the second power supply. . 【請求項５】 複数の入出力インターフェース手段を備
えたものにおいて、前記入出力インターフェース手段に
は、第１の電源から電源電圧を印加され所定の端子への
電圧供給を制御するトランジスタからなる第１の制御手
段と、前記第１の制御手段に係る電源と別の第２の電源
から電源電圧を印加され前記所定の端子への電圧供給を
制御するトランジスタからなる第２の制御手段とを設
け、前記複数の入出力インターフェース手段における複
数の第２の制御手段を別々の制御信号で作動させ、前記
第２の電源による電流値を測定することにより前記端子
のリーク電流を各入出力インターフェース手段毎に検出
することを特徴とする半導体集積回路。5. A device comprising a plurality of input / output interface means, wherein the input / output interface means includes a first transistor which receives a power supply voltage from a first power supply and controls a voltage supply to a predetermined terminal. Control means, and a second control means comprising a transistor to which a power supply voltage is applied from a second power supply different from the power supply according to the first control means and controls voltage supply to the predetermined terminal, By operating a plurality of second control means in the plurality of input / output interface means with separate control signals and measuring a current value by the second power supply, a leak current of the terminal can be reduced for each input / output interface means. A semiconductor integrated circuit characterized by detecting. 【請求項６】 複数の入出力インターフェース手段を備
えた半導体集積回路において、前記入出力インターフェ
ース手段には、第１の電源から電源電圧を印加され所定
の端子への電圧供給を制御するトランジスタからなる第
１の制御手段と、前記第１の制御手段に係る電源と別の
第２の電源から電源電圧を印加され前記所定の端子への
電圧供給を制御するトランジスタからなる第２の制御手
段とを設けるとともに、前記第１の制御手段をＶＤＤ電
源に接続されるＰｃｈ（Ｐチャネル型）トランジスタと
ＶＳＳ電源に接続されるＮｃｈ（Ｎチャネル型）トラン
ジスタとにより構成し、かつ、前記第２の制御手段をＶ
ＤＤ電源に接続されるＰｃｈトランジスタとＶＳＳ電源
に接続されるＮｃｈトランジスタとにより構成して、前
記複数の入出力インターフェース手段における第２の制
御手段を構成するＰｃｈトランジスタをそれぞれ個別の
デコーダにより別々の制御信号で制御し、前記複数の入
出力インターフェース手段における第２の制御手段を構
成するＮｃｈトランジスタを個別のデコーダにより別々
の制御信号で制御して、前記第２の電源による電流値を
測定することにより、前記端子のリーク電流を各入出力
インターフェース手段毎に検出することを特徴とする半
導体集積回路。6. A semiconductor integrated circuit having a plurality of input / output interface means, wherein the input / output interface means includes a transistor to which a power supply voltage is applied from a first power supply and controls a voltage supply to a predetermined terminal. A first control unit; and a second control unit including a transistor to which a power supply voltage is applied from a second power supply different from the power supply according to the first control unit and that controls a voltage supply to the predetermined terminal. The first control means is constituted by a Pch (P-channel type) transistor connected to a VDD power supply and an Nch (N-channel type) transistor connected to a VSS power supply; and the second control means is provided. To V
A Pch transistor connected to the DD power supply and an Nch transistor connected to the VSS power supply, and the Pch transistors constituting the second control means in the plurality of input / output interface means are individually controlled by individual decoders. By controlling the Nch transistors constituting the second control means in the plurality of input / output interface means with separate control signals by individual decoders, and measuring the current value by the second power supply. A semiconductor integrated circuit for detecting a leakage current of the terminal for each input / output interface means. 【請求項７】 複数の入出力インターフェース手段を備
えた半導体集積回路において、前記入出力インターフェ
ース手段には、第１の電源から電源電圧を印加され所定
の端子への電圧供給を制御するトランジスタからなる第
１の制御手段と、前記第１の制御手段に係る電源と別の
第２の電源から電源電圧を印加され前記所定の端子への
電圧供給を制御するトランジスタからなる第２の制御手
段とを設け、前記複数の入出力インターフェース手段に
おける複数の第２の制御手段についての制御条件を、設
定制御レジスタにより、それぞれ各別に設定することを
特徴とする請求項１，請求項２，請求項３または請求項
５に記載の半導体集積回路。7. A semiconductor integrated circuit having a plurality of input / output interface means, wherein the input / output interface means includes a transistor to which a power supply voltage is applied from a first power supply and controls voltage supply to a predetermined terminal. A first control unit, and a second control unit including a transistor to which a power supply voltage is applied from a second power supply different from the power supply according to the first control unit and controls voltage supply to the predetermined terminal. The control conditions for the plurality of second control means in the plurality of input / output interface means are respectively set by a setting control register, respectively. A semiconductor integrated circuit according to claim 5. 【請求項８】 複数の入出力インターフェース手段を備
えた半導体集積回路において、前記入出力インターフェ
ース手段には、第１の電源から電源電圧を印加され所定
の端子への電圧供給を制御するトランジスタからなる第
１の制御手段と、前記第１の制御手段に係る電源と別の
第２の電源から電源電圧を印加され前記所定の端子への
電圧供給を制御するトランジスタからなる第２の制御手
段とを設けるとともに、前記第１の制御手段をＶＤＤ電
源に接続されるＰｃｈ（Ｐチャネル型）トランジスタと
ＶＳＳ電源に接続されるＮｃｈ（Ｎチャネル型）トラン
ジスタとにより構成し、かつ、前記第２の制御手段をＶ
ＤＤ電源に接続されるＰｃｈトランジスタとＶＳＳ電源
に接続されるＮｃｈトランジスタとにより構成して、前
記複数の入出力インターフェース手段における複数の第
２の制御手段を構成するＰｃｈトランジスタについての
制御条件を、設定制御レジスタにより、それぞれ各別に
設定し、かつ、前記複数の入出力インターフェース手段
における複数の第２の制御手段を構成するＮｃｈトラン
ジスタについての制御条件を、設定制御レジスタによ
り、それぞれ各別に設定することを特徴とする請求項１
ないし請求項６のいずれかに記載の半導体集積回路。8. In a semiconductor integrated circuit provided with a plurality of input / output interface means, the input / output interface means includes a transistor to which a power supply voltage is applied from a first power supply and controls a voltage supply to a predetermined terminal. A first control unit; and a second control unit including a transistor to which a power supply voltage is applied from a second power supply different from the power supply according to the first control unit and that controls a voltage supply to the predetermined terminal. The first control means is constituted by a Pch (P-channel type) transistor connected to a VDD power supply and an Nch (N-channel type) transistor connected to a VSS power supply; and the second control means is provided. To V
The control conditions for the Pch transistors constituting the plurality of second control means in the plurality of input / output interface means are constituted by a Pch transistor connected to the DD power supply and an Nch transistor connected to the VSS power supply. The setting of the Nch transistors constituting the plurality of second control means in the plurality of input / output interface means is individually set by the control register. Claim 1.
A semiconductor integrated circuit according to claim 6. 【請求項９】 入出力インターフェース手段を備えた半
導体集積回路において、前記入出力インターフェース手
段には、第１の電源から電源電圧を印加され所定の端子
への電圧供給を制御するトランジスタからなりＮｃｈＯ
Ｄ（Ｎチャネルオープンドレイン）端子を構成する第１
の制御手段と、前記第１の制御手段に係る電源と別の第
２の電源から電源電圧を印加され前記所定の端子への電
圧供給を制御するトランジスタからなる第２の制御手段
とを設け、前記第２の制御手段によりサージ保護回路を
構成することを特徴とする半導体集積回路。9. A semiconductor integrated circuit having input / output interface means, wherein said input / output interface means includes a transistor to which a power supply voltage is applied from a first power supply and which controls a voltage supply to a predetermined terminal.
First D (N-channel open drain) terminal
Control means, and a second control means comprising a transistor to which a power supply voltage is applied from a second power supply different from the power supply according to the first control means and controls voltage supply to the predetermined terminal, A semiconductor integrated circuit, wherein a surge protection circuit is constituted by the second control means. 【請求項１０】 入出力インターフェース手段を備えた
半導体集積回路において、前記入出力インターフェース
手段には、第１の電源から電源電圧を印加され所定の端
子への電圧供給を制御するトランジスタからなりＮｃｈ
ＯＤ（Ｎチャネルオープンドレイン）端子を構成する第
１の制御手段と、前記第１の制御手段に係る電源と別の
第２の電源から電源電圧を印加され前記所定の端子への
電圧供給を制御するトランジスタからなる第２の制御手
段とを設けるとともに、前記第２の制御手段をＶＤＤ電
源に接続されるように構成され実使用時にはオープン状
態となるＰｃｈ（Ｐチャネル型）トランジスタとＶＳＳ
電源に接続されるように構成され実使用時にはオープン
状態となるＮｃｈ（Ｎチャネル型）トランジスタとによ
り構成し、前記第２の制御手段によりサージ保護回路を
構成することを特徴とする半導体集積回路。10. A semiconductor integrated circuit having input / output interface means, wherein said input / output interface means includes a transistor to which a power supply voltage is applied from a first power supply and which controls a voltage supply to a predetermined terminal.
A first control means forming an OD (N-channel open drain) terminal; and a power supply voltage applied from a second power supply different from a power supply related to the first control means to control voltage supply to the predetermined terminal. And a Pch (P-channel type) transistor that is configured to be connected to a VDD power supply and that is open when actually used.
A semiconductor integrated circuit comprising an Nch (N-channel type) transistor which is configured to be connected to a power supply and is in an open state when actually used, and wherein a surge protection circuit is configured by the second control means. 【請求項１１】 入出力インターフェース手段を備えた
半導体集積回路において、前記入出力インターフェース
手段には、第１の電源から電源電圧を印加され所定の端
子への電圧供給を制御するトランジスタからなる第１の
制御手段と、前記第１の制御手段に係る電源と別の第２
の電源から電源電圧を印加され前記所定の端子への電圧
供給を制御するトランジスタからなる第２の制御手段と
を設け、前記第２の制御手段におけるトランジスタの制
御信号を調整することにより前記第２の電源による電位
を調整することによって、前記入出力インターフェース
手段におけるドライブ能力を調整することを特徴とする
半導体集積回路。11. A semiconductor integrated circuit having input / output interface means, wherein said input / output interface means includes a first transistor which receives a power supply voltage from a first power supply and controls a voltage supply to a predetermined terminal. Control means, and a second power supply separate from the power supply according to the first control means.
A second control means comprising a transistor to which a power supply voltage is applied from a power supply for controlling the voltage supply to the predetermined terminal, and wherein a control signal of the transistor in the second control means is adjusted, A semiconductor integrated circuit, wherein the drive capability of the input / output interface means is adjusted by adjusting the potential of the power supply. 【請求項１２】 入出力インターフェース手段を備えた
半導体集積回路において、前記入出力インターフェース
手段には、第１の電源から電源電圧を印加され所定の端
子への電圧供給を制御するトランジスタからなる第１の
制御手段と、前記第１の制御手段に係る電源と別の第２
の電源から電源電圧を印加され前記所定の端子への電圧
供給を制御するトランジスタからなる第２の制御手段と
を設けるとともに、前記第１の制御手段をＶＤＤ電源に
接続されるＰｃｈ（Ｐチャネル型）トランジスタとＶＳ
Ｓ電源に接続されるＮｃｈ（Ｎチャネル型）トランジス
タとにより構成し、かつ、前記第２の制御手段をＶＤＤ
電源に接続されるＰｃｈトランジスタとＶＳＳ電源に接
続されるＮｃｈトランジスタとにより構成して、前記第
２の制御手段におけるＰｃｈトランジスタおよびＮｃｈ
トランジスタの制御信号を調整することにより前記第２
の電源による電位を調整することによって、前記入出力
インターフェース手段におけるドライブ能力を調整する
ことを特徴とする半導体集積回路。12. A semiconductor integrated circuit having input / output interface means, wherein the input / output interface means includes a transistor which is supplied with a power supply voltage from a first power supply and controls a voltage supply to a predetermined terminal. Control means, and a second power supply separate from the power supply according to the first control means.
And a second control means comprising a transistor which is supplied with a power supply voltage from a power supply and controls voltage supply to the predetermined terminal, and wherein the first control means is a Pch (P-channel type) connected to a VDD power supply. ) Transistor and VS
An Nch (N-channel type) transistor connected to the S power supply, and the second control means is connected to VDD.
The second control means includes a Pch transistor connected to a power supply and an Nch transistor connected to a VSS power supply.
By adjusting the control signal of the transistor, the second
A semiconductor integrated circuit, wherein the drive capability of the input / output interface means is adjusted by adjusting the potential of the power supply. 【請求項１３】 半導体集積回路の入出力インターフェ
ース手段におけるリーク電流を検出するにあたり、第１
の電源から電源電圧を印加され前記電源電圧について所
定の端子への出力供給を制御するトランジスタからなる
第１の制御手段の電源と別の第２の電源から前記所定の
端子への電圧供給を制御するトランジスタからなる第２
の制御手段に電源電圧を印加し、前記第２の電源による
電流値を測定することにより前記端子のリーク電流につ
いての検出動作を行うことを特徴とする動作方法。13. A method for detecting a leak current in an input / output interface means of a semiconductor integrated circuit, comprising:
A power supply voltage is applied from a power supply to the first control means, which is a transistor for controlling the supply of the power supply voltage to a predetermined terminal, and the voltage supply from the second power supply to the predetermined terminal is controlled. The second transistor
A power supply voltage is applied to the control means, and a current value from the second power supply is measured to perform an operation for detecting a leak current at the terminal. 【請求項１４】 半導体集積回路の複数の入出力インタ
ーフェース手段におけるリーク電流を検出するにあた
り、第１の電源から電源電圧を印加され前記電源電圧に
ついて所定の端子への出力供給を制御する各入出力イン
ターフェース手段に設けられたトランジスタからなる第
１の制御手段に係る電源と別の第２の電源から前記所定
の端子への電圧供給を制御する各入出力インターフェー
ス手段に設けられたトランジスタからなる第２の制御手
段に電源電圧を印加し、前記複数の入出力インターフェ
ース手段における複数の第２の制御手段を同一の制御信
号で作動させて前記第２の電源による電流値を測定する
ことにより前記端子のリーク電流の和を検出する検出動
作を行うことを特徴とする動作方法。14. When detecting a leak current in a plurality of input / output interface means of a semiconductor integrated circuit, a power supply voltage is applied from a first power supply, and each input / output controls output supply of the power supply voltage to a predetermined terminal. A second power supply which is provided in each input / output interface means for controlling a voltage supply from the second power supply to the predetermined terminal to a power supply relating to the first control means comprising a transistor provided in the interface means; A power supply voltage is applied to the control means, and a plurality of second control means in the plurality of input / output interface means are operated by the same control signal to measure a current value by the second power supply, thereby obtaining the terminal. An operation method comprising performing a detection operation for detecting a sum of leak currents. 【請求項１５】 半導体集積回路の複数の入出力インタ
ーフェース手段におけるリーク電流を検出するにあた
り、第１の電源から電源電圧を印加され前記電源電圧に
ついて所定の端子への出力供給を制御する各入出力イン
ターフェース手段に設けられたトランジスタからなる第
１の制御手段に係る電源と別の第２の電源から前記所定
の端子への電圧供給を制御する各入出力インターフェー
ス手段に設けられたトランジスタからなる第２の制御手
段に電源電圧を印加し、前記複数の入出力インターフェ
ース手段における複数の第２の制御手段を別々の制御信
号で作動させて前記第２の電源による電流値を測定する
ことにより前記端子のリーク電流を各入出力インターフ
ェース手段毎に検出する検出動作を行うことを特徴とす
る動作方法。15. In detecting a leak current in a plurality of input / output interface means of a semiconductor integrated circuit, each input / output for applying a power supply voltage from a first power supply and controlling the supply of the power supply voltage to a predetermined terminal. A second power supply which is provided in each input / output interface means for controlling a voltage supply from the second power supply to the predetermined terminal to a power supply relating to the first control means comprising a transistor provided in the interface means; A power supply voltage is applied to the control means, and a plurality of second control means in the plurality of input / output interface means are operated by separate control signals to measure a current value by the second power supply. An operation method comprising performing a detection operation of detecting a leak current for each input / output interface means. 【請求項１６】 半導体集積回路の複数の入出力インタ
ーフェース手段における動作を制御するにあたり、第１
の電源から電源電圧を印加され前記電源電圧について所
定の端子への出力供給を制御する各入出力インターフェ
ース手段に設けられたトランジスタからなる第１の制御
手段に係る電源と別の第２の電源から前記所定の端子へ
の電圧供給を制御する各入出力インターフェース手段に
設けられたトランジスタからなる第２の制御手段に電源
電圧を印加し、前記複数の入出力インターフェース手段
における複数の第２の制御手段についての制御条件を、
設定制御レジスタにより、それぞれ各別に設定して動作
させることを特徴とする請求項１３ないし請求項１５の
いずれかに記載の動作方法。16. Controlling the operation of a plurality of input / output interface means of a semiconductor integrated circuit,
A power supply voltage is applied from a power supply and a power supply according to a first control means including a transistor provided in each input / output interface means for controlling output supply to a predetermined terminal with respect to the power supply voltage. A power supply voltage is applied to a second control means comprising a transistor provided in each input / output interface means for controlling voltage supply to the predetermined terminal, and a plurality of second control means in the plurality of input / output interface means The control conditions for
16. The operation method according to claim 13, wherein the operation is performed by setting each of them individually by a setting control register. 【請求項１７】 半導体集積回路の入出力インターフェ
ース手段における動作を制御するにあたり、第１の電源
から電源電圧を印加され前記電源電圧について所定の端
子への出力供給を制御するトランジスタからなる第１の
制御手段の電源と別の第２の電源から前記所定の端子へ
の電圧供給を制御するトランジスタからなる第２の制御
手段に電源電圧を印加し、前記第２の制御手段における
トランジスタの制御信号を調整することにより前記第２
の電源による電位を調整することによって、前記入出力
インターフェース手段におけるドライブ能力を調整する
ことを特徴とする動作方法。17. In controlling an operation of an input / output interface means of a semiconductor integrated circuit, a first power supply voltage is applied from a first power supply, and the first power supply voltage is applied to a predetermined terminal. A power supply voltage is applied to a second control means comprising a transistor for controlling a voltage supply to the predetermined terminal from a second power supply different from a power supply of the control means, and a control signal of the transistor in the second control means is applied. By adjusting the second
An operation method comprising: adjusting the drive capability of the input / output interface means by adjusting the potential of the power supply.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6297758B1 (en) * 2015-01-27 2018-03-20 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ Self-detection type reverse current protection switch

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