JP2001136186A - Multiple communication equipment - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a multiple communication equipment where when a slave is relieved of its sleep state by a master through communication, the slave can transmit newest data to the master in the normal data transmission communication. SOLUTION: In the case that the slave 115 reaches a sleep state by communication from the master 100 and is relieved of the sleep state, this sleep release signal resets a transmission register 323 in a communication IC 704 of the slave and a CPU 113 of the slave stores newest transmission data into the transmission register 323. Thus, the slave 115 transmits newest data to the master 100 in the succeeding communication by a usual communication format after that.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、多重通信装置に
関する。The present invention relates to a multiplex communication device.

【０００２】[0002]

【従来の技術】従来の多重通信装置は図９〜図１４に示
すようなものである。これについて説明する。図９よ
り、従来の多重通信装置は、マスタ100と、１又は複数
のスレーブ、ここではスレーブ（1）115、スレーブ
（2）116と、通信線117とから構成される。マスタ100、
スレーブ（1）115、スレーブ（2）116はいずれも、CPU1
13と通信IC114から構成される。そして通信IC114は、CP
U113からのデータバス信号DATA BUS334とレジスタ選択
信号CNTDB313とデータライト信号WRB315とデータリード
信号RDB316と割り込み信号IRQB317とを入力するCPUI/F
（インタフェース）回路109と、制御回路111と、データ
レジスタ回路106、コントロール・ステータスレジスタ
回路107及び間接アドレスレジスタ回路108を有するレジ
スタ回路105と、該レジスタ回路105と接続されるシリア
ル−パラレル変換回路118と、通信線117とシリアル−パ
ラレル変換回路118とに接続される受信バッファRX101及
び送信バッファTX102を備えている。2. Description of the Related Art A conventional multiplex communication apparatus is as shown in FIGS. This will be described. As shown in FIG. 9, the conventional multiplex communication apparatus includes a master 100, one or a plurality of slaves, here, a slave (1) 115, a slave (2) 116, and a communication line 117. Master 100,
Slave (1) 115 and slave (2) 116 are both CPU1
13 and a communication IC 114. And communication IC 114 is CP
CPU I / F for inputting data bus signal DATA BUS334 from U113, register selection signal CNTDB313, data write signal WRB315, data read signal RDB316, and interrupt signal IRQB317
(Interface) circuit 109, control circuit 111, register circuit 105 having data register circuit 106, control / status register circuit 107 and indirect address register circuit 108, and serial-parallel conversion circuit 118 connected to register circuit 105 And a reception buffer RX101 and a transmission buffer TX102 connected to the communication line 117 and the serial-parallel conversion circuit 118.

【０００３】図１０を用いて従来の多重通信フォーマッ
トを説明する。従来の多重通信フォーマットは、マスタ
100からスレーブ(1)115、スレーブ(2)116ヘのノーマル
データ送信フォーマット212の場合、SOM(Start Of Mess
age)200、アドレスADR201、マスタ100からスレーブヘの
ノーマルデータ送信コマンドCOM(1)202、データDATA20
3、パリティPRTY204、EOM(End Of Message)205から構成
される。またスレーブ(1)115、スレーブ(2)116からマス
タ100ヘのノーマルデータ送信フォーマット213の場合、
上記と同様のSOM2OO、ADR201、マスタ100からスレーブ
(1)115、スレーブ(2)116ヘのノーマルデータ送信コマン
ドCOM(2)207、上記と同様のデータDATA203、PRTY204、E
OM205から構成される。A conventional multiplex communication format will be described with reference to FIG. Conventional multiplex communication format is master
In the case of normal data transmission format 212 from 100 to slave (1) 115 and slave (2) 116, SOM (Start Of Mess
age) 200, address ADR201, normal data transmission command COM (1) 202 from master 100 to slave, data DATA20
3. Parity PRTY 204 and EOM (End Of Message) 205 In the case of the normal data transmission format 213 from the slave (1) 115 and the slave (2) 116 to the master 100,
Same as above SOM2OO, ADR201, Master 100 to Slave
(1) 115, normal data transmission command COM (2) 207 to slave (2) 116, data DATA 203, PRTY 204, E similar to the above
It is composed of OM205.

【０００４】さらにマスタ100からスレーブ(1)115、ス
レーブ(2)116ヘのスリープオン送信フォーマット214の
場合、上記と同様のSOM2OO、ADR201、マスタ100からス
レーブ(1)115、スレーブ(2)116ヘのスリープオン送信コ
マンドCOM(3)209、上記と同様のPRTY204、EOM205から構
成される。そしてマスタ100からスレーブ(1)115、スレ
ーブ(2)116ヘのスリープオフ送信フォーマット215の場
合、SOM2OO、ADR201、マスタ100からスレーブ(1)115、
スレーブ(2)116ヘのスリープオフ送信コマンドCOM(4)21
1、PRTY204、EOM205から構成される。Further, in the case of the sleep-on transmission format 214 from the master 100 to the slave (1) 115 and the slave (2) 116, the same SOM2OO and ADR201 as described above, and the master 100 to the slave (1) 115 and the slave (2) 116 A sleep-on transmission command COM (3) 209, a PRTY 204 and an EOM 205 similar to the above. And, in the case of the sleep-off transmission format 215 from the master 100 to the slave (1) 115 and the slave (2) 116, the SOM2OO, ADR201, the master 100 to the slave (1) 115,
Command to send sleep-off command to slave (2) 116 COM (4) 21
1, consisting of PRTY204 and EOM205.

【０００５】図１１を用いて、上述のレジスタ回路10
5、CPUI/F回路109及び制御回路111を説明する。図１１
より、レジスタ回路105、CPUI/F回路109及び制御回路11
1は、シリアル−パラレル変換回路118から出力された受
信信号3OOを入力し、ラッチ信号(1)304で受信信号3OOの
受信アドレス、コマンド、データをラッチする受信レジ
スタ(2)301と、該受信レジスタ(2)301の出力信号を入力
し、ラッチ信号(2)305でアドレス、コマンド、データを
ラッチする受信レジスタ(1)302と、該受信レジスタ(1)3
02の出力信号を入力するセレクタSEL(1)307と、CPU113
で設定された送信データをライトバス信号WR BUS314を
介して入力し、データライト信号DTWR319で送信アドレ
ス、コマンド、データをラッチする送信レジスタ(1)322
と、該送信レジスタ(1)322の出力信号を入力し、ラッチ
信号(3)326でアドレス、コマンド、データをラッチする
送信レジスタ(2)323を備えている。[0005] Referring to FIG.
5. The CPU I / F circuit 109 and the control circuit 111 will be described. FIG.
The register circuit 105, the CPU I / F circuit 109, and the control circuit 11
1 is a receiving register (2) 301 for receiving the receiving signal 3OO output from the serial-parallel conversion circuit 118 and latching a receiving address, a command, and data of the receiving signal 3OO with a latch signal (1) 304; The output signal of the register (2) 301 is input, and a latch signal (2) 305 latches an address, a command, and data with a reception register (1) 302, and the reception register (1) 3
Selector SEL (1) 307 for inputting the output signal of 02 and CPU 113
The transmission data set in the above is input via the write bus signal WR BUS314, and the transmission register (1) 322 latches the transmission address, command and data with the data write signal DTWR319.
And a transmission register (2) 323 for inputting an output signal of the transmission register (1) 322 and latching an address, a command, and data with a latch signal (3) 326.

【０００６】また、受信レジスタ(2)301から出力される
受信データ、送信レジスタ(2)323から出力される送信デ
ータ及び受信終了時に出力される受信終了信号320を入
力し、受信レジスタ(2)301に格納された受信コマンドが
ノーマル通信コマンドで、受信アドレスと送信アドレス
が一致した場合、ノーマルデータ通信受信信号331を出
力し、受信レジスタ(2)301に格納された受信コマンドが
スリープ通信コマンドの場合、コマンドの種類に応じて
スリープオン受信信号329又はスリープオフ受信信号330
を出力するアドレス一致・通信コマンド判定回路332を
備えている。[0006] Also, the reception data output from the reception register (2) 301, the transmission data output from the transmission register (2) 323, and the reception end signal 320 output at the end of the reception are input to the reception register (2). If the received command stored in 301 is a normal communication command and the received address matches the transmitted address, a normal data communication received signal 331 is output, and the received command stored in the receiving register (2) 301 is the sleep communication command. In the case, depending on the type of command, the sleep-on reception signal 329 or the sleep-off reception signal 330
Is provided.

【０００７】さらに、アドレス一致・通信コマンド判定
回路332から出力されるスリープオン受信信号329及びス
リープオフ受信信号330を入力し、通信IC114のスリープ
状態を格納するステータスレジスタ333と、該ステータ
スレジスタ333の出力信号を入力するセレクタSEL(2)308
と、WR BUS314、CNTDB313及びWRB315を入力する間接ア
ドレスレジスタ310と、該間接アドレスレジスタ310の出
力信号を入力する間接アドレスデコーダ311と、該間接
アドレスデコーダ311の出力信号、CNTDB313、WRB315及
びRDB316を入力し、SEL(1)307の制御信号であるDTRDSEL
317、SEL(2)308の制御信号であるSTR1RDSEL318、そして
DTWR319を出力するレジスタアクセスデコーダ312を備え
ている。[0007] Further, a sleep register 332 and a sleep register 332 output from the address match / communication command judging circuit 332 are inputted, and a status register 333 for storing the sleep state of the communication IC 114 is provided. Selector SEL (2) 308 for inputting output signal
And an indirect address register 310 for inputting WR BUS 314, CNTDB 313 and WRB 315, an indirect address decoder 311 for inputting an output signal of the indirect address register 310, and an output signal of the indirect address decoder 311 for inputting CNTDB 313, WRB 315 and RDB 316. DTRDSEL which is the control signal of SEL (1) 307
317, STR1RDSEL318 which is the control signal of SEL (2) 308, and
A register access decoder 312 that outputs DTWR319 is provided.

【０００８】図１２及び図１３を用いて、レジスタアク
セスデコーダ312とレジスタ回路105の関係を説明する。
図１２よりCNTDB313が“Ｈ”の場合、レジスタにはコン
トロール・ステータスレジスタが選択され、間接アドレ
スレジスタの値にかかわらずステータスレジスタ333に
アクセスできる(4OO)。またCNTDB313が“Ｌ”の場合、
レジスタにはデータレジスタが選択され、間接アドレス
レジスタの値が０の時、受信レジスタ(1)302のアドレス
部または送信レジスタ(1)323のアドレス部にアクセスで
き(401，402)、間接アドレスレジスタの値が１の時、受
信レジスタ(1)302のコマンド部または送信レジスタ(1)3
23のコマンド部にアクセスでき(403，404)、間接アドレ
スレジスタの値が２の時、受信レジスタ(1)302のデータ
部または送信レジスタ(1)323のデータ部にアクセスでき
る(405，406)。The relationship between the register access decoder 312 and the register circuit 105 will be described with reference to FIGS.
12, when the CNTDB 313 is "H", the control / status register is selected as the register, and the status register 333 can be accessed regardless of the value of the indirect address register (4OO). When CNTDB313 is “L”,
When the data register is selected as the register and the value of the indirect address register is 0, the address part of the receiving register (1) 302 or the address part of the transmitting register (1) 323 can be accessed (401, 402), and the indirect address register Is 1, the command part of the reception register (1) 302 or the transmission register (1) 3
When the value of the indirect address register is 2, the data section of the reception register (1) 302 or the data section of the transmission register (1) 323 can be accessed (405, 406). .

【０００９】図１３はCPU113からレジスタ回路105にア
クセスする場合のタイミングチャートである。データリ
ード部(RD)529は、ステータスレジスタリード部500、間
接アドレス部ライト501、データレジスタアドレス部リ
ード502、間接アドレス部ライト503、データレジスタコ
マンド部リード504、間接アドレス部ライト505、データ
レジスタデータ部リード506とから構成される。FIG. 13 is a timing chart when the CPU 113 accesses the register circuit 105. The data read unit (RD) 529 includes a status register read unit 500, an indirect address unit write 501, a data register address unit read 502, an indirect address unit write 503, a data register command unit read 504, an indirect address unit write 505, and data register data. And a unit lead 506.

【００１０】一方、データライト部WR530は、間接アド
レス部ライト507、データレジスタデータ部ライト508、
間接アドレス部ライト509、データレジスタコマンド部
ライト510、間接アドレス部ライト511、データレジスタ
アドレス部ライト512とから構成される。On the other hand, the data write section WR530 includes an indirect address section write 507, a data register data section write 508,
It comprises an indirect address portion light 509, a data register command portion light 510, an indirect address portion light 511, and a data register address portion light 512.

【００１１】図１４を用いて、レジスタ回路105、CPUI/
F回路109及び制御回路111の動作を説明する。図１４は
マスタとスレーブとの通信タイミングチャートである。
電源投入(686)後、スレーブ(1)115及びスレーブ(2)116
のスリープ状態を解除するため、マスタとスレーブとの
間の通信は、マスタ100からスレーブ(1)115及びスレー
ブ(2)116ヘスリープオフ送信信号MSLPOFF600を送信し、
その後マスタ100からスレーブ(1)115へのノーマルデー
タ送信信号MNRLDT(1)601、スレーブ(1)115からマスタ10
0ヘのノーマルデータ送信信号Sl NRLDT(1)602、マスタ1
00からスレーブ(2)116へのノーマルデータ送信信号MNRL
DT(2)603、スレーブ(2)116からマスタ100ヘのノーマル
データ送信信号S2 NRLDT(1)604をサイクリックに繰り返
す。Referring to FIG. 14, a register circuit 105 and a CPUI /
The operation of the F circuit 109 and the control circuit 111 will be described. FIG. 14 is a communication timing chart between the master and the slave.
After turning on the power (686), slave (1) 115 and slave (2) 116
In order to cancel the sleep state of the communication between the master and the slave, the master 100 transmits a sleep-off transmission signal MSLPOFF600 to the slave (1) 115 and the slave (2) 116,
Then, a normal data transmission signal MNRLDT (1) 601 from the master 100 to the slave (1) 115, and a master 10 from the slave (1) 115 to the master 10
0 Normal data transmission signal Sl NRLDT (1) 602, master 1
Normal data transmission signal MNRL from 00 to slave (2) 116
The normal data transmission signal S2 NRLDT (1) 604 from the DT (2) 603 and the slave (2) 116 to the master 100 is cyclically repeated.

【００１２】また、一時、スレーブ(1)115及びスレーブ
(2)116をスリープ状態にするには、マスタ100からスレ
ーブ(1)115及びスレーブ(2)116ヘスリープオン送信信号
MSLPON607を送信する。そして再びスレーブ(1)115及び
スレーブ(2)116のスリープ状態を解除するには、マスタ
100からスレーブ(1)115及びスレーブ(2)116ヘスリープ
オフ送信信号MSLPOFF608を送信する。[0012] In addition, the slave (1) 115 and the slave
(2) To put the 116 into the sleep state, the master 100 sends a sleep-on transmission signal to the slave (1) 115 and the slave (2) 116.
Send MSLPON607. To release the sleep state of slave (1) 115 and slave (2) 116 again,
A sleep-off transmission signal MSLPOFF608 is transmitted from 100 to the slave (1) 115 and the slave (2) 116.

【００１３】ここでマスタ100からスレーブ(1)115へのM
SLPON607の送信終了時、スレーブ(1)115の割り込み信号
IRQB314は、スリープオン受信終了割り込み信号651を出
力する。該割り込み信号651によりスレーブ(1)115に接
続されるCPU113は、スレーブ(1)115の受信レジスタ(1)3
02に格納された受信データをリードする(667)。Here, M from the master 100 to the slave (1) 115
At the end of SLPON607 transmission, the interrupt signal of slave (1) 115
The IRQB 314 outputs a sleep-on reception end interrupt signal 651. The CPU 113 connected to the slave (1) 115 by the interrupt signal 651 transmits the reception register (1) 3 of the slave (1) 115.
The received data stored in 02 is read (667).

【００１４】その後、再びマスタ100からスレーブ(1)11
5へのノーマルデータ送信信号MNRLDT(1)609、スレーブ
(1)115からマスタ100ヘのノーマルデータ送信信号Sl NR
LDT(1)610、マスタ100からスレーブ(2)116へのノーマル
データ送信信号MNRLDT(2)611、スレーブ(2)116からマス
タ100ヘのノーマルデータ送信信号S2 NRLDT(1)612をサ
イクリックに繰り返す。Thereafter, the master 100 again sends the slave (1) 11
Normal data transmission signal MNRLDT (1) 609 to 5, slave
(1) Normal data transmission signal Sl NR from 115 to master 100
LDT (1) 610, normal data transmission signal MNRLDT (2) 611 from master 100 to slave (2) 116, normal data transmission signal S2 NRLDT (1) 612 from slave (2) 116 to master 100 cyclically repeat.

【００１５】ここでスレーブ(1)115からマスタ100ヘのM
NRLDT(1)609の送信終了時、スレーブ(1)115の送信レジ
スタ(2)323と送信レジスタ(1)322にはそれぞれスリープ
オン受信前のデータ658、データ657が格納されているた
め、スレーブ(1)115からマスタ100ヘのノーマルデータ
送信信号Sl NRLDT(1)610ではスリープオン受信前に格納
されたデータ658が送信される。Here, M from the slave (1) 115 to the master 100
At the end of transmission of NRLDT (1) 609, the transmission register (2) 323 and the transmission register (1) 322 of the slave (1) 115 store data 658 and data 657 before sleep-on reception, respectively. (1) In the normal data transmission signal Sl NRLDT (1) 610 from 115 to the master 100, the data 658 stored before the sleep-on reception is transmitted.

【００１６】[0016]

【発明が解決しようとする課題】上述したように、従来
の多重通信装置では、スレーブがマスタから通信により
スリープ状態となり、その後、スリープ解除された場
合、スレーブの送信レジスタに格納されている送信デー
タはスリープ前の送信データであるので、その後のノー
マルデータ通信でスレーブからマスタヘ送信されるデー
タはスリープ前の送信データになり、最新のデータが送
信できない問題点があった。As described above, in the conventional multiplex communication apparatus, when the slave enters a sleep state by communication from the master and then is released from sleep, the transmission data stored in the transmission register of the slave is transmitted. Is the transmission data before sleep, the data transmitted from the slave to the master in the subsequent normal data communication becomes the transmission data before sleep, and there is a problem that the latest data cannot be transmitted.

【００１７】本発明はこのような従来の問題点に着目し
てなされたもので、スレーブがマスタからの通信により
スリープ状態となり、その後、スリープ解除された場合
に、スレーブのCPUから通信ICのデータレジスタリセッ
ト用コントロールレジスタにリセット制御命令をセット
し、該リセット信号によりスレーブのデータレジスタを
リセットし、その後、スレーブのCPUからデータレジス
タに最新の送信データを格納することにより、その後の
ノーマルデータ通信時にスレーブからマスタヘ送信され
るデータには、最新のデータが送信できる多重通信装置
を提供することを目的とする。The present invention has been made in view of such a conventional problem. When a slave enters a sleep state by communication from a master and then is released from sleep, the data of the communication IC is transmitted from the CPU of the slave to the sleep state. A reset control instruction is set in the register reset control register, the slave data register is reset by the reset signal, and then the latest transmission data is stored in the data register from the slave CPU, so that a subsequent normal data communication can be performed. An object of the present invention is to provide a multiplex communication device capable of transmitting the latest data for data transmitted from a slave to a master.

【００１８】本発明はまた、スレーブがマスタから通信
によりスリープ状態となり、その後、スリープ解除され
た場合、該スリープ解除信号により、スレーブのデータ
レジスタをリセットし、その後、スレーブのCPUからデ
ータレジスタに最新の送信データを格納することによ
り、その後のノーマルデータ通信時にスレーブからマス
タヘ送信されるデータには、最新のデータが送信できる
多重通信装置を提供することを目的とする。According to the present invention, when the slave is put into a sleep state by communication from the master and then released from the sleep mode, the data register of the slave is reset by the sleep release signal. It is an object of the present invention to provide a multiplex communication device capable of transmitting the latest data to the data transmitted from the slave to the master at the time of the subsequent normal data communication by storing the transmission data.

【００１９】[0019]

【課題を解決するための手段】請求項１の発明は、１つ
のマスタと１又は複数のスレーブがあり、前記マスタか
ら前記スレーブに対しスリープ制御の通信フォーマット
によりクセスした後、前記マスタから前記スレーブに対
しデータを含む通常の通信フォーマットによりアクセス
し、前記スレーブは前記マスタからの前記アクセスに対
しデータを含む通常の通信フォーマットにより返信アク
セスすることを前記スレーブごとに順次、所定のサイク
ルで繰り返す多重通信装置において、前記マスタと前記
スレーブはそれぞれ通信ICとCPUで構成され、前記スレ
ーブの通信ICは、前記マスタからの通信フォーマットの
アドレス、コマンド、データを第１の受信レジスタに格
納し、該第１の受信レジスタから出力されるアドレス、
コマンド、データを第２の受信レジスタに格納し、第ｉ
（ｉ＝２〜N-1）の受信レジスタから出力されるアドレ
ス、コマンド、データを第i+1の受信レジスタに格納す
る第１〜第ＮのＮ個の受信レジスタと、前記スレーブの
CPUからのアドレス、コマンド、データを第１の送信レ
ジスタに格納し、該第１の送信レジスタから出力される
アドレス、コマンド、データを第２の送信レジスタに格
納し、第ｉ（ｉ＝２〜N-1：ｉ，Ｎは整数）の送信レジ
スタから出力されるアドレス、コマンド、データを第i+
1の送信レジスタに格納する第１〜第ＮのＮ個の送信レ
ジスタとを有し、前記マスタから前記スレーブに対しス
リープ制御の通信フォーマットによりスリープ解除のア
クセスがあった場合、前記Ｎ個の送信レジスタに格納さ
れているアドレス、コマンド、データをクリアし、その
後前記Ｎ個の送信レジスタにアドレス、コマンド、デー
タを新たに格納するものである。According to a first aspect of the present invention, there is provided one master and one or a plurality of slaves. After the master accesses the slave in a sleep control communication format, the master transmits the slave to the slave. Multiplex communication that accesses in a normal communication format including data to the slave, and that the slave makes a return access in a normal communication format including data to the access from the master in a predetermined cycle sequentially for each slave. In the device, the master and the slave each include a communication IC and a CPU, and the communication IC of the slave stores an address, a command, and data in a communication format from the master in a first reception register, and Address output from the receiving register of
The command and data are stored in the second reception register, and the
(I = 2 to N-1) the first to Nth N reception registers for storing addresses, commands, and data output from the reception registers in the (i + 1) th reception register;
The address, command, and data from the CPU are stored in the first transmission register, and the address, command, and data output from the first transmission register are stored in the second transmission register. N-1: i, N are integers), the address, command, and data output from the transmission register
And a first to N-th N transmission registers stored in one transmission register. The master transmits the N transmissions when the slave accesses the slave by a sleep control communication format. The addresses, commands, and data stored in the registers are cleared, and then the addresses, commands, and data are newly stored in the N transmission registers.

【００２０】請求項２の発明は、請求項１の多重通信装
置において、前記通信ICは、前記Ｎ個の送信レジスタに
格納されているアドレス、コマンド、データのクリアを
制御するコントロールレジスタを具備し、該コントロー
ルレジスタは、前記CPUにて制御可能で、前記マスタか
ら前記スレーブに対しスリープ制御の通信フォーマット
によりスリープ解除のアクセスをした場合、前記Ｎ個の
送信レジスタに格納されているアドレス、コマンド、デ
ータをクリアし、その後前記Ｎ個の送信レジスタにアド
レス、コマンド、データを新たに格納するものである。According to a second aspect of the present invention, in the multiplex communication apparatus according to the first aspect, the communication IC includes a control register for controlling clearing of addresses, commands, and data stored in the N transmission registers. The control register is controllable by the CPU, and when the master accesses the slave from the sleep control using the communication format of sleep control, addresses, commands, and commands stored in the N transmission registers After clearing the data, the address, command, and data are newly stored in the N transmission registers.

【００２１】請求項３の発明は、請求項１の多重通信装
置において、前記通信ICは、前記第１の受信レジスタに
格納されるアドレス、コマンド、データの信号を入力
し、前記マスタから前記スレーブに対しスリープ制御の
通信フォーマットによりスリープ解除のアクセスがあっ
たと判定した場合、前記Ｎ個の送信レジスタに格納され
ているアドレス、コマンド、データをクリアする信号を
出力する判定回路を具備し、前記マスタから前記スレー
ブに対しスリープ制御の通信フォーマットによりスリー
プ解除のアクセスをした場合、前記Ｎ個の送信レジスタ
に格納されているアドレス、コマンド、データをクリア
し、その後前記Ｎ個の送信レジスタにアドレス、コマン
ド、データを新たに格納するものである。According to a third aspect of the present invention, in the multiplex communication apparatus according to the first aspect, the communication IC inputs an address, a command, and a data signal stored in the first reception register, and transmits the signal from the master to the slave. A determination circuit that outputs a signal for clearing an address, a command, and data stored in the N transmission registers when it is determined that a sleep release access has been made by a communication format of sleep control. When the slave is accessed from the sleep control by the sleep control communication format, the address, command, and data stored in the N transmission registers are cleared, and then the address, command, and command are stored in the N transmission registers. , Data is newly stored.

【００２２】[0022]

【発明の効果】請求項１の発明の多重通信装置では、ス
レーブの通信ICは、マスタからの通信フォーマットのア
ドレス、コマンド、データを第１の受信レジスタに格納
し、第１の受信レジスタから出力されるアドレス、コマ
ンド、データを第２の受信レジスタに格納し、そして第
ｉ（ｉ＝２〜N-1）の受信レジスタから出力されるアド
レス、コマンド、データをそれに続く第i+1の受信レジ
スタに格納する。またスレーブの通信ICは、スレーブの
CPUからのアドレス、コマンド、データを第１の送信レ
ジスタに格納し、該第１の送信レジスタから出力される
アドレス、コマンド、データを第２の送信レジスタに格
納し、第ｉ（ｉ＝２〜N-1）の送信レジスタから出力さ
れるアドレス、コマンド、データをそれに続く第i+1の
送信レジスタに格納する。According to the multiplex communication apparatus of the present invention, the slave communication IC stores the address, command, and data of the communication format from the master in the first reception register and outputs the address, command, and data from the first reception register. The received address, command, and data are stored in the second receiving register, and the address, command, and data output from the i-th (i = 2 to N-1) receiving register are stored in the subsequent (i + 1) -th receiving register. Store in register. The communication IC of the slave
The address, command, and data from the CPU are stored in the first transmission register, and the address, command, and data output from the first transmission register are stored in the second transmission register. The address, command, and data output from the N-1) transmission register are stored in the (i + 1) th transmission register that follows.

【００２３】そしてマスタからスレーブに対しスリープ
制御の通信フォーマットによりスリープ解除のアクセス
があった場合、Ｎ個の送信レジスタに格納されているア
ドレス、コマンド、データをいったんクリアし、その後
Ｎ個の送信レジスタにアドレス、コマンド、データを新
たに格納する。When the master accesses the slave to release the sleep by the sleep control communication format, the address, command, and data stored in the N transmission registers are temporarily cleared, and then the N transmission registers are cleared. The address, command, and data are newly stored.

【００２４】これにより、スレーブがマスタからの通信
によりスリープ状態になり、その後、スリープ解除した
場合、このスリープ解除信号によりスレーブの通信IC内
の送信レジスタをリセットし、その後スレーブのCPUか
ら送信レジスタに最新の送信データを格納することがで
き、その後の通常の通信フォーマットによる通信におい
てはスレーブからマスタに最新のデータを送信すること
ができる。Accordingly, when the slave enters a sleep state by communication from the master and then releases the sleep, the sleep cancel signal resets the transmission register in the communication IC of the slave, and thereafter, the slave CPU changes the transmission register to the transmission register. The latest transmission data can be stored, and the subsequent data can be transmitted from the slave to the master in the subsequent communication in the normal communication format.

【００２５】請求項２の発明の多重通信装置では、スレ
ーブの通信ICに具備されているコントロールレジスタが
スレーブのCPUにて制御され、マスタからスレーブに対
しスリープ制御の通信フォーマットによりスリープ解除
のアクセスがあった場合、Ｎ個の送信レジスタに格納さ
れているアドレス、コマンド、データをクリアし、その
後Ｎ個の送信レジスタにアドレス、コマンド、データを
新たに格納する。In the multiplex communication apparatus according to the second aspect of the present invention, the control register provided in the slave communication IC is controlled by the slave CPU, so that the master can access the slave from the sleep by using the sleep control communication format. If there are, the addresses, commands, and data stored in the N transmission registers are cleared, and then the addresses, commands, and data are newly stored in the N transmission registers.

【００２６】これにより、スレーブがマスタからの通信
によりスリープ状態になり、その後、スリープ解除した
場合、このスリープ解除信号によりスレーブの通信IC内
の送信レジスタをリセットし、その後スレーブのCPUか
ら送信レジスタに最新の送信データを格納することがで
き、その後の通常の通信フォーマットによる通信におい
てはスレーブからマスタに最新のデータを送信すること
ができる。With this arrangement, when the slave enters a sleep state by communication from the master and then releases sleep, the sleep cancel signal resets the transmission register in the slave communication IC, and then the slave CPU transfers the transmission register to the transmission register. The latest transmission data can be stored, and the subsequent data can be transmitted from the slave to the master in the subsequent communication in the normal communication format.

【００２７】請求項３の発明の多重通信装置では、スレ
ーブの通信ICに具備されている判定回路が、第１の受信
レジスタに格納されるアドレス、コマンド、データの信
号を入力し、マスタからスレーブに対しスリープ制御の
通信フォーマットによるスリープ解除のアクセスあった
と判定した場合、Ｎ個の送信レジスタに格納されている
アドレス、コマンド、データをクリアする信号を出力す
る。そこで、この判定回路がマスタからスレーブに対し
スリープ制御の通信フォーマットによるスリープ解除の
アクセスがあったと判定した場合、スレーブの通信ICは
Ｎ個の送信レジスタに格納されているアドレス、コマン
ド、データをクリアし、その後Ｎ個の送信レジスタにア
ドレス、コマンド、データを新たに格納する。In the multiplex communication apparatus according to the third aspect of the present invention, the determination circuit provided in the slave communication IC inputs an address, a command, and a data signal stored in the first reception register, and transmits the signal from the master to the slave. When it is determined that there is an access to cancel the sleep by the communication format of the sleep control, a signal for clearing the address, command, and data stored in the N transmission registers is output. Therefore, when this determination circuit determines that the master has accessed the slave to release the sleep by the communication format of the sleep control, the slave communication IC clears the address, command, and data stored in the N transmission registers. Then, the address, command, and data are newly stored in the N transmission registers.

【００２８】これにより、スレーブがマスタからの通信
によりスリープ状態になり、その後、スリープ解除した
場合、このスリープ解除信号によりスレーブの通信IC内
の送信レジスタをリセットし、その後スレーブのCPUか
ら送信レジスタに最新の送信データを格納することがで
き、その後の通常の通信フォーマットによる通信におい
てはスレーブからマスタに最新のデータを送信すること
ができる。Thus, when the slave enters the sleep state by communication from the master and then releases the sleep, the sleep reset signal resets the transmission register in the communication IC of the slave, and then the slave CPU changes the transmission register to the transmission register. The latest transmission data can be stored, and the subsequent data can be transmitted from the slave to the master in the subsequent communication in the normal communication format.

【００２９】[0029]

【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて詳説する。図１は、本発明の第１の実施の形態
の多重通信装置の構成を示している。この実施の形態の
多重通信装置は、図９に示した従来例と同様、マスタ10
0と、１又は複数（この実施の形態では２つ）のスレー
ブ、スレーブ(1)115及びスレーブ(2)116と、通信線117
とから構成されている。マスタ100、スレーブ(1)115、
スレーブ(2)116は共に、従来例と同様のCPU113と通信IC
704から構成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 shows a configuration of a multiplex communication apparatus according to a first embodiment of the present invention. The multiplex communication apparatus of this embodiment has a master 10 as in the conventional example shown in FIG.
0, one or more (two in this embodiment) slaves, slave (1) 115 and slave (2) 116, and communication line 117
It is composed of Master 100, slave (1) 115,
Both the slave (2) 116 and the same CPU 113 and communication IC as the conventional example
704.

【００３０】上記の通信IC704は、DATA BUS334、CNTDB3
13、WRB315、RDB316及びIRQB317を入力するCPUI/F回路7
OOと、制御回路701と、レジスタ回路702と、シリアル−
パラレル変換回路118と、受信バッファRX101と、送信バ
ッファTX102から構成される。そしてレジスタ回路702
は、従来例と同様のデータレジスタ回路106、間接アド
レスレジスタ回路108、そしてコントロール・ステータ
スレジスタ回路703を備えている。The communication IC 704 includes a DATA BUS 334, a CNTDB 3
13, CPU I / F circuit 7 to input WRB315, RDB316 and IRQB317
OO, the control circuit 701, the register circuit 702, and the serial
It comprises a parallel conversion circuit 118, a reception buffer RX101, and a transmission buffer TX102. And the register circuit 702
Has a data register circuit 106, an indirect address register circuit 108, and a control / status register circuit 703 similar to those in the conventional example.

【００３１】本実施の形態で採用する多重通信フォーマ
ットは、図１０に示した従来のものと同じである。The multiplex communication format employed in the present embodiment is the same as the conventional one shown in FIG.

【００３２】次に、図２を用いて、レジスタ回路702、C
PUI／F回路7OO及び制御回路701について説明する。レジ
スタ回路702、CPUI/F回路700及び制御回路701は、シリ
アル−パラレル変換回路118から出力された受信信号3OO
を入力し、ラッチ信号(1)304で受信信号3OOの受信アド
レス、コマンド、データをラッチする受信レジスタ(2)3
01と、該受信レジスタ(2)301の出力信号を入力し、ラッ
チ信号(2)305でアドレス、コマンド、データをラッチす
る受信レジスタ(1)302と、該受信レジスタ(1)302の出力
信号を入力するセレクタSEL(1)307と、CPU113で設定さ
れた送信データをライトバス信号WR BUS314を介して入
力し、データライト信号DTWR319で送信アドレス、コマ
ンド、データをラッチする送信レジスタ(1)322と、該送
信レジスタ(1)322の出力信号を入力し、ラッチ信号(3)3
26でアドレス、コマンド、データをラッチする送信レジ
スタ(2)323を備えている。Next, referring to FIG.
The PUI / F circuit 70O and the control circuit 701 will be described. The register circuit 702, the CPU I / F circuit 700, and the control circuit 701 receive the received signal 300 from the serial-parallel conversion circuit 118.
, And latch the received address, command, and data of the received signal 3OO with the latch signal (1) 304.
01, an output signal of the receiving register (2) 301, a receiving register (1) 302 for latching an address, a command, and data with a latch signal (2) 305, and an output signal of the receiving register (1) 302 And a transmission register (1) 322 for inputting transmission data set by the CPU 113 via a write bus signal WR BUS 314 and latching a transmission address, a command, and data by a data write signal DTWR 319. And the output signal of the transmission register (1) 322, and the latch signal (3) 3
26, a transmission register (2) 323 for latching an address, a command, and data is provided.

【００３３】また、レジスタ回路702、CPUI/F回路700及
び制御回路701は、受信レジスタ(2)301から出力される
受信データ、送信レジスタ(2)323から出力される送信デ
ータ及び受信終了時に出力される受信終了信号320を入
力し、受信レジスタ(2)301に格納された受信コマンドが
ノーマル通信コマンドで、受信アドレスと送信アドレス
が一致した場合、ノーマルデータ通信受信信号331を出
力し、受信レジスタ(2)301に格納された受信コマンドが
スリープ通信コマンドの場合、コマンドの種類に応じて
スリープオン受信信号329又はスリープオフ受信信号330
を出力するアドレス一致・通信コマンド判定回路332を
備えている。The register circuit 702, the CPU I / F circuit 700, and the control circuit 701 receive the reception data output from the reception register (2) 301, the transmission data output from the transmission register (2) 323, and the output at the end of reception. When the reception command stored in the reception register (2) 301 is a normal communication command and the reception address matches the transmission address, a normal data communication reception signal 331 is output and the reception register (2) When the received command stored in 301 is a sleep communication command, depending on the type of the command, the sleep-on received signal 329 or the sleep-off received signal 330
Is provided.

【００３４】さらに、レジスタ回路702、CPUI/F回路700
及び制御回路701は、アドレス一致・通信コマンド判定
回路332から出力されるスリープオン受信信号329及びス
リープオフ受信信号330を入力し、通信IC704のスリープ
状態を格納するステータスレジスタ333と、該ステータ
スレジスタ333の出力信号を入力するセレクタSEL(2)308
と、WR BUS314、CNTDB313及びWRB315を入力する間接ア
ドレスレジスタ310と、該間接アドレスレジスタ310の出
力信号を入力する間接アドレスデコーダ311と、WR BUS3
14を入力し、コントロールレジスタ(1)ライト信号CTRlW
R9OOで送信レジスタ(1)322及び送信レジスタ(2)323のリ
セットの制御を行うコントロールレジスタ902と、間接
アドレスデコーダ311の出力信号、CNTDB313、WRB315及
びRDB316を入力し、セレクタSEL(1)307の制御信号であ
るDTRDSEL317、セレクタSEL(2)308の制御信号であるSTR
lRDSEL318、DTWR319及びCTRlWR900を出力するレジスタ
アクセスデコーダ903を備えている。Further, the register circuit 702, the CPU I / F circuit 700
The control circuit 701 receives the sleep-on reception signal 329 and the sleep-off reception signal 330 output from the address match / communication command determination circuit 332, and stores a sleep state of the communication IC 704, and a status register 333. Selector SEL (2) 308 that inputs the output signal of
An indirect address register 310 for inputting WR BUS 314, CNTDB 313 and WRB 315, an indirect address decoder 311 for inputting an output signal of the indirect address register 310, and WR BUS3
14 and input the control register (1) write signal CTRlW
The control register 902 for controlling the reset of the transmission register (1) 322 and the transmission register (2) 323 by R9OO, the output signal of the indirect address decoder 311 and CNTDB313, WRB315 and RDB316 are input, and the selector SEL (1) 307 DTRDSEL317 which is a control signal, STR which is a control signal of the selector SEL (2) 308
A register access decoder 903 that outputs lRDSEL318, DTWR319 and CTRlWR900 is provided.

【００３５】次に、図３及び図４を用いてレジスタアク
セスデコーダ903とレジスタ回路702の関係を説明する。
図３より、CNTDB313が“Ｈ”の場合、レジスタはコント
ロール・ステータスレジスタが選択され、間接アドレス
レジスタ310の値にかかわらず、ステータスレジスタ333
とコントロールレジスタ901にアクセスできる(4OO,1OO
O)。またCNTDB313が“Ｌ”の場合、レジスタのアクセス
は図１２に示した従来例と同じである。Next, the relationship between the register access decoder 903 and the register circuit 702 will be described with reference to FIGS.
As shown in FIG. 3, when the CNTDB 313 is “H”, the control status register is selected, and the status register 333 is selected regardless of the value of the indirect address register 310.
And control register 901 (4OO, 1OO
O). When the CNTDB 313 is "L", the access of the register is the same as that of the conventional example shown in FIG.

【００３６】図４はCPU113からレジスタ回路702にアク
セスする場合のタイミングチャートである。データリー
ド部RD529は、ステータスレジスタリード5OO、間接アド
レス部ライト501、データレジスタアドレス部リード50
2、間接アドレス部ライト503、データレジスタコマンド
部リード504、間接アドレス部ライト505及びデータレジ
スタデータ部リード506とから構成される。データライ
ト部WR530は、コントロールレジスタライト11OO、間接
アドレス部ライト507、データレジスタデータ部ライト5
08、間接アドレス部ライト509、データレジスタコマン
ド部ライト510、間接アドレス部ライト511及びデータレ
ジスタアドレス部ライト512から構成される。FIG. 4 is a timing chart when the CPU 113 accesses the register circuit 702. The data read unit RD529 includes a status register read 5OO, an indirect address write 501, and a data register address read 50.
2. It includes an indirect address portion write 503, a data register command portion read 504, an indirect address portion write 505, and a data register data portion read 506. The data write unit WR530 includes a control register write 11OO, an indirect address unit write 507, and a data register data unit write 5
08, an indirect address section write 509, a data register command section write 510, an indirect address section write 511, and a data register address section write 512.

【００３７】図５を用いてレジスタ回路702、CPUI/F回
路7OO及び制御回路701の動作を説明する。図５はマスタ
とスレーブとの通信タイミングチャートである。スレー
ブ(1)115及びスレーブ(2)116をスリープ状態にし、その
後、スレーブ(1)115及びスレーブ(2)116のスリープ状態
を解除するには、マスタ100からスレーブ(1)115及びス
レーブ(2)116ヘスリープオフ送信信号MSLPOFF608を送信
する。The operation of the register circuit 702, the CPU I / F circuit 70O, and the control circuit 701 will be described with reference to FIG. FIG. 5 is a communication timing chart between the master and the slave. To put the slave (1) 115 and the slave (2) 116 into a sleep state, and then release the sleep state of the slave (1) 115 and the slave (2) 116, the master 100 sends the slave (1) 115 and the slave (2) ) To 116, the sleep-off transmission signal MSLPOFF608 is transmitted.

【００３８】ここでマスタ100からスレーブ(1)115へのM
SLPOFF608の送信終了時、スレーブ(1)115の割り込み信
号IRQB314は、スリープオフ受信終了割り込み信号655を
出力する。該割り込み信号655によりスレーブ(1)115に
接続されるCPU113は、スレーブ(1)115の受信レジスタ
(1)302に格納された受信データをリードする(668)。さ
らにCPU113は、スレーブ(1)115のコントロールレジスタ
901に、送信レジスタ(1)322及び送信レジスタ(2)323を
リセットするデータをライトし、リセット後に送信レジ
スタ(1)に送信データをライトする(12OO,1201)。Here, M from the master 100 to the slave (1) 115
At the end of the transmission of the SLPOFF 608, the interrupt signal IRQB314 of the slave (1) 115 outputs a sleep-off reception end interrupt signal 655. The CPU 113 connected to the slave (1) 115 by the interrupt signal 655 makes the reception register of the slave (1) 115
(1) The received data stored in 302 is read (668). Further, the CPU 113 sets the control register of the slave (1) 115.
The data for resetting the transmission register (1) 322 and the transmission register (2) 323 are written in 901. After the reset, the transmission data is written in the transmission register (1) (120, 1201).

【００３９】そしてスレーブ(1)からマスタヘのMNRLDT
(1)609の送信終了時、スレーブ(1)115の送信レジスタ
(2)323、送信レジスタ(1)322にはそれぞれスリープオフ
受信後のデータ1202、データ1203が格納されているた
め、スレーブ(1)115からマスタ100ヘのノーマルデータ
送信信号SlNRLDT(1)610ではスリープオフ受信後に格納
されたデータ1202が送信される。Then, the MNRLDT from the slave (1) to the master
(1) At the end of transmission of 609, transmission register of slave (1) 115
(2) 323, the transmission register (1) 322 stores data 1202 and data 1203 after sleep-off reception, respectively, so that the normal data transmission signal SlNRLDT (1) 610 from the slave (1) 115 to the master 100 is stored. In, the data 1202 stored after the sleep-off reception is transmitted.

【００４０】こうして、本発明の第１の実施の形態によ
れば、スレーブがマスタから通信によりスリープ状態と
なり、その後、スリープ解除した場合、スレーブのCPU
から通信ICのデータレジスタリセット用コントロールレ
ジスタにリセット制御命令をセットし、該リセット信号
によりスレーブのデータレジスタをリセットし、その後
CPUからデータレジスタに最新の送信データを格納する
ことにより、その後のノーマルデータ通信では、スレー
ブからマスタヘの送信データとして最新のデータが送信
できるのである。As described above, according to the first embodiment of the present invention, when the slave enters the sleep state by communication from the master and then releases the sleep, the CPU of the slave is reset.
Sets a reset control command to the data IC reset control register of the communication IC, resets the slave data register by the reset signal,
By storing the latest transmission data from the CPU in the data register, the latest data can be transmitted as transmission data from the slave to the master in the subsequent normal data communication.

【００４１】次に、本発明の第２の実施の形態の多重通
信装置について説明する。図６より、第２の実施の形態
の多重通信装置は、マスタ100と、１又は複数のスレー
ブ、ここではスレーブ(1)115及びスレーブ(2)116と、通
信線117とから構成されている。Next, a multiplex communication apparatus according to a second embodiment of the present invention will be described. 6, the multiplex communication apparatus according to the second embodiment includes a master 100, one or a plurality of slaves, here, a slave (1) 115 and a slave (2) 116, and a communication line 117. .

【００４２】マスタ100、スレーブ(1)115、スレーブ(2)
116それぞれは、CPU113と通信IC1301から構成されてい
る。そして通信IC1301は、CPU113からDATA BUS334、CNT
DB313、WRB315、RDB316及びIRQB317を入力するCPUI/F回
路109と、制御回路111と、レジスタ回路1300と、シリア
ル−パラレル変換回路118と、受信バッファRX101と、送
信バッファTX102とから構成されている。さらにレジス
タ回路1300は、データレジスタ回路1302、コントロール
・ステータスレジスタ回路107及び間接アドレスレジス
タ回路108を具備している。Master 100, slave (1) 115, slave (2)
Each of the 116 includes a CPU 113 and a communication IC 1301. Then, the communication IC 1301 sends data BUS334, CNT
It comprises a CPU I / F circuit 109 for inputting DB313, WRB315, RDB316 and IRQB317, a control circuit 111, a register circuit 1300, a serial-parallel conversion circuit 118, a reception buffer RX101, and a transmission buffer TX102. Further, the register circuit 1300 includes a data register circuit 1302, a control / status register circuit 107, and an indirect address register circuit.

【００４３】本実施の形態で採用する多重通信フォーマ
ットは、図１０に示した従来のものと同じである。The multiplex communication format used in the present embodiment is the same as the conventional one shown in FIG.

【００４４】図７を用いてレジスタ回路13OO、CPUI／F
回路109及び制御回路111を説明する。レジスタ回路13O
O、CPUI/F回路109及び制御回路111の構成は、図１１に
示した従来例の構成とほぼ同様であるが、従来例に対し
て、アドレス一致・通信コマンド判定回路332のスリー
プオフ受信信号330を送信レジスタ(1)322と送信レジス
タ(2)323に入力するようにした点が異なっている。した
がって、送信レジスタ(1)322、送信レジスタ(2)323はス
リープオフ受信信号330によってリセットされる。Referring to FIG. 7, register circuit 13OO, CPU I / F
The circuit 109 and the control circuit 111 will be described. Register circuit 130
O, the configuration of the CPU I / F circuit 109 and the control circuit 111 are almost the same as the configuration of the conventional example shown in FIG. 11, but the sleep-off reception signal of the address match / communication command determination circuit 332 is different from the conventional example. The difference is that 330 is input to the transmission register (1) 322 and the transmission register (2) 323. Therefore, the transmission register (1) 322 and the transmission register (2) 323 are reset by the sleep-off reception signal 330.

【００４５】レジスタアクセスデコーダ312とレジスタ
回路1300との関係は、図１２に示した従来のものと同じ
であり、またCPU113からレジスタ回路13OOにアクセスす
る場合のタイミングは、図１３に示した従来のものと同
じである。The relationship between the register access decoder 312 and the register circuit 1300 is the same as that of the conventional circuit shown in FIG. 12, and the timing for accessing the register circuit 130 from the CPU 113 is the same as that of the conventional circuit shown in FIG. Same as the ones.

【００４６】次に、図８を用いてレジスタ回路13OO、CP
UI/F回路109及び制御回路111の動作を説明する。図８は
マスタとスレーブとの通信タイミングチャートである。
スレーブ(1)115及びスレーブ(2)116をスリープ状態に
し、その後、スレーブ(1)及びスレーブ(2)のスリープ状
態を解除するには、マスタ100からスレーブ(1)115及び
スレーブ(2)116ヘスリープオフ送信信号MSLPOFF608を送
信する。Next, referring to FIG.
The operation of the UI / F circuit 109 and the control circuit 111 will be described. FIG. 8 is a communication timing chart between the master and the slave.
In order to put the slave (1) 115 and the slave (2) 116 into a sleep state, and then release the sleep state of the slave (1) and the slave (2), the master 100 sends the slave (1) 115 and the slave (2) 116 A sleep-off transmission signal MSLPOFF608 is transmitted.

【００４７】ここでマスタ100からスレーブ(1)115へのM
SLPOFF608の送信終了時、スリープオフ受信終了信号が
出力される(656)。該出力信号により、送信レジスタ(1)
322と送信レジスタ(2)323はリセットされる。またスレ
ーブ(1)115の割り込み信号IRQB314は、スリープオフ受
信終了割り込み信号655を出力する。該割り込み信号655
により、スレーブ(1)115に接続されるCPU113は、スレー
ブ(1)の受信レジスタ(1)302に格納された受信データを
リードし(668)、送信レジスタ(1)322に送信データをラ
イトする(1800,1201)。Here, M from the master 100 to the slave (1) 115
When the transmission of SLPOFF 608 is completed, a sleep-off reception end signal is output (656). According to the output signal, the transmission register (1)
322 and the transmission register (2) 323 are reset. The interrupt signal IRQB314 of the slave (1) 115 outputs a sleep-off reception end interrupt signal 655. The interrupt signal 655
Accordingly, the CPU 113 connected to the slave (1) 115 reads the received data stored in the reception register (1) 302 of the slave (1) (668), and writes the transmission data to the transmission register (1) 322. (1800,1201).

【００４８】そしてスレーブ(1)115からマスタ100ヘのM
NRLDT(1)609の送信終了時、スレーブ(1)115の送信レジ
スタ(2)323、送信レジスタ(1)322それぞれには、スリー
プオフ受信後のデータ1202、データ1203が格納されてい
る。これにより、スレーブ(1)115からマスタ100ヘのノ
ーマルデータ送信信号SlNRLDT(1)610にはスリープオフ
受信後に格納された新しいデータ1202が送信されること
になる。Then, M from the slave (1) 115 to the master 100
At the end of transmission of NRLDT (1) 609, data 1202 and data 1203 after sleep-off reception are stored in the transmission register (2) 323 and transmission register (1) 322 of the slave (1) 115, respectively. As a result, new data 1202 stored after the sleep-off reception is transmitted to the normal data transmission signal SlNRLDT (1) 610 from the slave (1) 115 to the master 100.

【００４９】このようにして、第２の実施の形態によれ
ば、スレーブがマスタからの通信によりスリープ状態と
なり、その後、スリープ解除した場合、該スリープ解除
信号によりスレーブのデータレジスタをリセットし、そ
の後、CPUからデータレジスタに最新の送信データを格
納することにより、その後のノーマルデータ通信では、
スレーブからマスタへ最新のデータが送信できる。As described above, according to the second embodiment, when the slave enters the sleep state by the communication from the master, and thereafter releases the sleep, the slave's data register is reset by the sleep release signal. By storing the latest transmission data from the CPU to the data register, the subsequent normal data communication
The latest data can be transmitted from the slave to the master.

【００５０】また第２の実施の形態の場合、第１の実施
の形態に対しレジスタが小さく、CPUのレジスタアクセ
スも少なくなる効果もある。Further, in the case of the second embodiment, the registers are smaller than those of the first embodiment, and there is also an effect that the register access of the CPU is reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施の形態のシステム構成を示
すブロック図。FIG. 1 is a block diagram showing a system configuration according to a first embodiment of the present invention.

【図２】上記の実施の形態におけるレジスタ回路の構成
を示すブロック図。FIG. 2 is a block diagram illustrating a configuration of a register circuit in the above embodiment.

【図３】上記の実施の形態におけるレジスタマップ。FIG. 3 is a register map in the embodiment.

【図４】上記の実施の形態におけるCPUのレジスタアク
セスタイミングチャート。FIG. 4 is a timing chart of register access of the CPU in the embodiment.

【図５】上記の実施の形態におけるレジスタ回路のタイ
ミングチャート。FIG. 5 is a timing chart of the register circuit in the embodiment.

【図６】本発明の第２の実施の形態のシステム構成を示
すブロック図。FIG. 6 is a block diagram showing a system configuration according to a second embodiment of the present invention.

【図７】上記の実施の形態におけるレジスタ回路の構成
を示すブロック図。FIG. 7 is a block diagram illustrating a configuration of a register circuit in the above embodiment.

【図８】上記の実施の形態におけるレジスタ回路のタイ
ミングチャート。FIG. 8 is a timing chart of the register circuit in the above embodiment.

【図９】従来例のシステム構成を示すブロック図。FIG. 9 is a block diagram showing a system configuration of a conventional example.

【図１０】従来例の多重通信フォーマットを示す説明
図。FIG. 10 is an explanatory diagram showing a multiplex communication format of a conventional example.

【図１１】従来例におけるレジスタ回路の構成を示すブ
ロック図。FIG. 11 is a block diagram showing a configuration of a register circuit in a conventional example.

【図１２】従来例におけるレジスタマップ。FIG. 12 is a register map in a conventional example.

【図１３】従来例におけるCPUのレジスタアクセスタイ
ミングチャート。FIG. 13 is a timing chart of register access of a CPU in a conventional example.

【図１４】従来例におけるレジスタ回路のタイミングチ
ャート。FIG. 14 is a timing chart of a conventional register circuit.

【符号の説明】[Explanation of symbols]

100 マスタ 101 受信バッファ（RX） 102 送信バッファ（TX) 106 データレジスタ回路 107 コントロール・ステータスレジスタ回路 108 間接アドレスレジスタ回路 109 CPUI/F回路 113 CPU 111 制御回路 115 スレーブ(1) 116 スレーブ(2) 301 受信レジスタ(2) 302 受信レジスタ(1) 310 間接アドレスレジスタ 311 間接アドレスデコーダ 312 レジスタアクセスデコーダ 322 送信レジスタ(1) 323 送信レジスタ(2) 328 送信信号 329 スリープオン受信信号 330 スリープオフ受信信号 332 アドレス一致・通信コマンド判定回路 333 ステータスレジスタ 700 CPUI/F回路 701 制御回路 703 コントロール・ステータスレジスタ回路 704 通信IC 901 コントロールレジスタ 903 レジスタアクセスデコーダ 1300 レジスタ回路 1301 通信IC 1302 データレジスタ回路 100 Master 101 Receive buffer (RX) 102 Transmit buffer (TX) 106 Data register circuit 107 Control status register circuit 108 Indirect address register circuit 109 CPU I / F circuit 113 CPU 111 Control circuit 115 Slave (1) 116 Slave (2) 301 Receive register (2) 302 Receive register (1) 310 Indirect address register 311 Indirect address decoder 312 Register access decoder 322 Transmit register (1) 323 Transmit register (2) 328 Transmit signal 329 Sleep-on receive signal 330 Sleep-off receive signal 332 Address Match / Communication command determination circuit 333 Status register 700 CPU I / F circuit 701 Control circuit 703 Control / status register circuit 704 Communication IC 901 Control register 903 Register access decoder 1300 Register circuit 1301 Communication IC 1302 Data register circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 １つのマスタと１又は複数のスレーブが
あり、前記マスタから前記スレーブに対しスリープ制御
の通信フォーマットによりクセスした後、前記マスタか
ら前記スレーブに対しデータを含む通常の通信フォーマ
ットによりアクセスし、前記スレーブは前記マスタから
の前記アクセスに対しデータを含む通常の通信フォーマ
ットにより返信アクセスすることを前記スレーブごとに
順次、所定のサイクルで繰り返す多重通信装置におい
て、 前記マスタと前記スレーブはそれぞれ通信ICとCPUで構
成され、 前記スレーブの通信ICは、前記マスタからの通信フォー
マットのアドレス、コマンド、データを第１の受信レジ
スタに格納し、該第１の受信レジスタから出力されるア
ドレス、コマンド、データを第２の受信レジスタに格納
し、第ｉ（ｉ＝２〜N-1：ｉ，Ｎは整数）の受信レジス
タから出力されるアドレス、コマンド、データを第i+1
の受信レジスタに格納する第１〜第ＮのＮ個の受信レジ
スタと、前記スレーブのCPUからのアドレス、コマン
ド、データを第１の送信レジスタに格納し、該第１の送
信レジスタから出力されるアドレス、コマンド、データ
を第２の送信レジスタに格納し、第ｉ（ｉ＝２〜N-1）
の送信レジスタから出力されるアドレス、コマンド、デ
ータを第i+1の送信レジスタに格納する第１〜第ＮのＮ
個の送信レジスタとを有し、前記マスタから前記スレー
ブに対しスリープ制御の通信フォーマットによりスリー
プ解除のアクセスがあった場合、前記Ｎ個の送信レジス
タに格納されているアドレス、コマンド、データをクリ
アし、その後前記Ｎ個の送信レジスタにアドレス、コマ
ンド、データを新たに格納することを特徴とする多重通
信装置。1. A master and one or more slaves. The master accesses the slave in a sleep control communication format, and then accesses the master in a normal communication format including data. A multiplex communication device in which the slave repeats, in a predetermined cycle, for each of the slaves, in response to the access from the master, in a normal communication format including data, in a predetermined cycle, wherein the master and the slave each communicate The slave communication IC stores an address, a command, and data of a communication format from the master in a first reception register, and outputs an address, a command, and a command output from the first reception register. The data is stored in the second reception register, and the ith ( i = 2 to N-1: i, N are integers).
And the first to N-th N reception registers stored in the reception register and the address, command, and data from the CPU of the slave are stored in the first transmission register, and are output from the first transmission register. The address, command, and data are stored in the second transmission register, and the ith (i = 2 to N-1)
To store the address, command, and data output from the first to Nth transmission registers in the (i + 1) th transmission register.
When there is an access from the master to the slave to release the sleep by the communication format of the sleep control, the address, command, and data stored in the N transmission registers are cleared. A multiplex communication apparatus for newly storing addresses, commands, and data in the N transmission registers. 【請求項２】 前記通信ICは、前記Ｎ個の送信レジスタ
に格納されているアドレス、コマンド、データのクリア
を制御するコントロールレジスタを具備し、該コントロ
ールレジスタは、前記CPUにて制御可能で、前記マスタ
から前記スレーブに対しスリープ制御の通信フォーマッ
トがによりスリープ解除のアクセスをした場合、前記Ｎ
個の送信レジスタに格納されているアドレス、コマン
ド、データをクリアし、その後前記Ｎ個の送信レジスタ
にアドレス、コマンド、データを新たに格納することを
特徴とする請求項１に記載の多重通信装置。2. The communication IC includes a control register for controlling clearing of addresses, commands, and data stored in the N transmission registers, and the control register is controllable by the CPU. When the master accesses the slave to the sleep mode according to the communication format of sleep control,
2. The multiplex communication apparatus according to claim 1, wherein addresses, commands, and data stored in the N transmission registers are cleared, and then, addresses, commands, and data are newly stored in the N transmission registers. . 【請求項３】 前記通信ICは、前記第１の受信レジスタ
に格納されるアドレス、コマンド、データの信号を入力
し、前記マスタから前記スレーブに対しスリープ制御の
通信フォーマットによりスリープ解除のアクセスがあっ
たと判定した場合、前記Ｎ個の送信レジスタに格納され
ているアドレス、コマンド、データをクリアする信号を
出力する判定回路を具備し、前記マスタから前記スレー
ブに対しスリープ制御の通信フォーマットによりスリー
プ解除のアクセスをした場合、前記Ｎ個の送信レジスタ
に格納されているアドレス、コマンド、データをクリア
し、その後前記Ｎ個の送信レジスタにアドレス、コマン
ド、データを新たに格納することを特徴とする請求項１
に記載の多重通信装置。3. The communication IC receives an address, a command, and a data signal stored in the first reception register, and receives an access from the master to the slave to cancel sleep according to a sleep control communication format. A determination circuit that outputs a signal for clearing an address, a command, and data stored in the N transmission registers when it is determined that the slave has been released from sleep by a communication format of sleep control from the master to the slave. The access, clearing the address, command, and data stored in the N transmission registers, and then newly storing the address, command, and data in the N transmission registers. 1
A multiplex communication device according to claim 1.