JP2001136065A - デュアルループ位相同期ループ装置 - Google Patents
デュアルループ位相同期ループ装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 本発明は、シリコンモノリシック集積回路に
組み込むのに適し、低消費電力のデュアルループ位相同
期ループ装置（ＰＬＬ）を提供する。 【解決手段】 デュアルループ位相同期ループ装置は、
２つのＰＬＬを有する。第１のＰＬＬからの出力信号は
第２のＰＬＬのフィードバックループにおいて初段分周
器の後に設けられた混合器にフィードバックされる。こ
れによって、初段分周器による分周によって混合器は低
い周波数で作動するので、機器の電力消費は低下する。
第２のＰＬＬは、混合器から比較信号への出力に位相同
期している。第１のＰＬＬからの出力信号は、混合器に
中間分周器を介してフィードバックされる。混合器は、
デジタル方式によってＤフリップフロップを用いて構成
される。
組み込むのに適し、低消費電力のデュアルループ位相同
期ループ装置（ＰＬＬ）を提供する。 【解決手段】 デュアルループ位相同期ループ装置は、
２つのＰＬＬを有する。第１のＰＬＬからの出力信号は
第２のＰＬＬのフィードバックループにおいて初段分周
器の後に設けられた混合器にフィードバックされる。こ
れによって、初段分周器による分周によって混合器は低
い周波数で作動するので、機器の電力消費は低下する。
第２のＰＬＬは、混合器から比較信号への出力に位相同
期している。第１のＰＬＬからの出力信号は、混合器に
中間分周器を介してフィードバックされる。混合器は、
デジタル方式によってＤフリップフロップを用いて構成
される。
Description
【０００１】
【発明の属する技術分野】本発明は、デュアルループ位
相同期ループ（dual loop phase-locked loop：以下、
デュアルループＰＬＬ装置という。）、モノリシック集
積回路（monolithic integrated circuit：以下、ＭＩ
Ｃという。）及び移動電話機（mobile telephone）に関
する。具体的には、本発明は、例えば移動電話機等の無
線周波数帯域の送受信機において局部発振信号を合成す
るのに用いられるデュアルループ位相同期ループに関
し、また、このデュアルループＰＬＬ装置を集積したモ
ノリシック集積回路、及びこのデュアルループＰＬＬ装
置を備えた移動電話機に関する。
相同期ループ（dual loop phase-locked loop：以下、
デュアルループＰＬＬ装置という。）、モノリシック集
積回路（monolithic integrated circuit：以下、ＭＩ
Ｃという。）及び移動電話機（mobile telephone）に関
する。具体的には、本発明は、例えば移動電話機等の無
線周波数帯域の送受信機において局部発振信号を合成す
るのに用いられるデュアルループ位相同期ループに関
し、また、このデュアルループＰＬＬ装置を集積したモ
ノリシック集積回路、及びこのデュアルループＰＬＬ装
置を備えた移動電話機に関する。
【０００２】
【従来の技術】無線周波数帯域の送受信機では、様々な
局部発振信号を合成するために、位相雑音が少なく、出
力が安定した水晶発振器のような単一の基準信号源を用
いている。この単一の基準信号源から局部発振信号を合
成するには、位相同期ループ（phase-locked loop：以
下、ＰＬＬ回路という。）を用いるのが一般的である。
ＰＬＬ回路は、適切な基準信号源からの基準信号に位相
同期した出力信号を生成する発振回路である。この出力
信号の望ましい無線帯域の周波数は、一般的に、基準信
号の周波数よりも高い。ＰＬＬ回路を局部発振器として
用いるときの重要な特性は、チャネル幅（channelisati
on）、すなわち出力チャネル間隔又は分解能である。
局部発振信号を合成するために、位相雑音が少なく、出
力が安定した水晶発振器のような単一の基準信号源を用
いている。この単一の基準信号源から局部発振信号を合
成するには、位相同期ループ（phase-locked loop：以
下、ＰＬＬ回路という。）を用いるのが一般的である。
ＰＬＬ回路は、適切な基準信号源からの基準信号に位相
同期した出力信号を生成する発振回路である。この出力
信号の望ましい無線帯域の周波数は、一般的に、基準信
号の周波数よりも高い。ＰＬＬ回路を局部発振器として
用いるときの重要な特性は、チャネル幅（channelisati
on）、すなわち出力チャネル間隔又は分解能である。
【０００３】ＰＬＬ回路としては、以下のような種類が
知られている。
知られている。
【０００４】最も古く、最も単純な種類は、単ループ、
分周比が整数ＮであるＰＬＬ回路（以下、整数Ｎ型ＰＬ
Ｌ回路という。）である。この整数Ｎ型ＰＬＬ回路で
は、出力信号は、分周比Ｎが整数の分周器を介してＰＬ
Ｌ回路の位相比較器にフィードバックされる。通常、比
較信号は、基準信号を、分周比Ｒが整数の分周器（以
下、基準信号分周器という。）で分周することで得られ
る。出力チャネル間隔は、比較信号の周波数に等しい。
この種類のＰＬＬ回路は、よく研究され、十分に低電力
であり、電池による駆動に適している。しかし、この簡
単な種類のＰＬＬ回路では、高い周波数においてチャネ
ル間隔が狭い出力信号が得られるように分周比Ｒ，Ｍを
設定すると、位相雑音の問題が生じる。
分周比が整数ＮであるＰＬＬ回路（以下、整数Ｎ型ＰＬ
Ｌ回路という。）である。この整数Ｎ型ＰＬＬ回路で
は、出力信号は、分周比Ｎが整数の分周器を介してＰＬ
Ｌ回路の位相比較器にフィードバックされる。通常、比
較信号は、基準信号を、分周比Ｒが整数の分周器（以
下、基準信号分周器という。）で分周することで得られ
る。出力チャネル間隔は、比較信号の周波数に等しい。
この種類のＰＬＬ回路は、よく研究され、十分に低電力
であり、電池による駆動に適している。しかし、この簡
単な種類のＰＬＬ回路では、高い周波数においてチャネ
ル間隔が狭い出力信号が得られるように分周比Ｒ，Ｍを
設定すると、位相雑音の問題が生じる。
【０００５】次に重要なＰＬＬ回路の種類は、分周比が
分数ＮであるＰＬＬ回路（以下、分数Ｎ型ＰＬＬ回路と
いう。）である。この分数Ｎ型ＰＬＬ回路は、フィード
バック分周器の分周比が整数以外に分数も含むことを除
いて、整数Ｎ型ＰＬＬ回路と同じ回路構成を有する。し
たがって、出力信号のチャネル間隔も、比較信号の周波
数の分数である。しかし、低雑音及び低電力の分数Ｎ型
ＰＬＬ回路を実現することは困難である。高性能な分数
Ｎ型ＰＬＬ回路は、回路構成が複雑であり、シリコン基
盤上で広い面積を占め、他の低雑音回路と同じダイ（di
e）に組み合わせることは困難である。
分数ＮであるＰＬＬ回路（以下、分数Ｎ型ＰＬＬ回路と
いう。）である。この分数Ｎ型ＰＬＬ回路は、フィード
バック分周器の分周比が整数以外に分数も含むことを除
いて、整数Ｎ型ＰＬＬ回路と同じ回路構成を有する。し
たがって、出力信号のチャネル間隔も、比較信号の周波
数の分数である。しかし、低雑音及び低電力の分数Ｎ型
ＰＬＬ回路を実現することは困難である。高性能な分数
Ｎ型ＰＬＬ回路は、回路構成が複雑であり、シリコン基
盤上で広い面積を占め、他の低雑音回路と同じダイ（di
e）に組み合わせることは困難である。
【０００６】ＰＬＬ回路の第３の種類は、マルチプルダ
イレクトデジタルシンセサイザ（Multiplied Direct Di
gital Synthesizer）方式のＰＬＬ回路（以下、マルチ
プルＤＤＳＰＬＬ回路という。）である。このマルチプ
ルＤＤＳＰＬＬ回路では、基準周波数は、ルックアップ
テーブルを用いた可変クロックレートのＡ／Ｄ変換器を
用いて合成され、可変比較周波数を生成する。フィード
バック回路の分周比は、位相比較器の出力スペクトルに
起因した位相雑音の影響を最小にするように、通常、あ
る程度低い値に固定されている。チャネル間隔は、クロ
ックレート、Ａ／Ｄ変換器の量子化ステップ、ルックア
ップテーブルの細かさに依存する。出力分解能は、通
常、数Ｈｚである。しかし、この種類のＰＬＬ回路は、
消費電力が大きく、主として、主電源装置に用いられて
いる。
イレクトデジタルシンセサイザ（Multiplied Direct Di
gital Synthesizer）方式のＰＬＬ回路（以下、マルチ
プルＤＤＳＰＬＬ回路という。）である。このマルチプ
ルＤＤＳＰＬＬ回路では、基準周波数は、ルックアップ
テーブルを用いた可変クロックレートのＡ／Ｄ変換器を
用いて合成され、可変比較周波数を生成する。フィード
バック回路の分周比は、位相比較器の出力スペクトルに
起因した位相雑音の影響を最小にするように、通常、あ
る程度低い値に固定されている。チャネル間隔は、クロ
ックレート、Ａ／Ｄ変換器の量子化ステップ、ルックア
ップテーブルの細かさに依存する。出力分解能は、通
常、数Ｈｚである。しかし、この種類のＰＬＬ回路は、
消費電力が大きく、主として、主電源装置に用いられて
いる。
【０００７】単ループのＰＬＬ回路の欠点は、２つのＰ
ＬＬ回路を組み合わせることにより、改善される。以
下、ＰＬＬ回路を２つ組み合わせた回路をデュアルルー
プＰＬＬ回路という。
ＬＬ回路を組み合わせることにより、改善される。以
下、ＰＬＬ回路を２つ組み合わせた回路をデュアルルー
プＰＬＬ回路という。
【０００８】図３及び図４に、デュアルループＰＬＬ回
路の２つの具体的な回路構成を示す。各ＰＬＬ回路は、
同一の構成要素を含む２つのＰＬＬ６２ａ及び６２ｂを
有し、これらの基準数字は文字ａ及びｂによって区別さ
れる。どちらの回路でも、各ＰＬＬ６２は、次の構成要
素からなる。基準信号分周器５２は、共通の基準信号源
５１からの基準信号を分周し、比較信号を生成する。比
較信号は、フィードバック信号との比較をする位相比較
器５３に供給される。位相比較器５３の出力は、比較信
号とフィードバック信号の位相差を表し、低域フィルタ
リングするループフィルタ（loop filter）５４を介し
て電圧制御発振器（voltage controlledoscillator:
以下、ＶＣＯという。）５５に制御信号として供給され
る。ＶＣＯ５５は、入力される制御信号の電圧に応じた
周波数の信号を発生する。フィードバックループ６１
は、ＶＣＯ５５の出力と位相比較器５３の間に接続さ
れ、フィードバック信号を供給する。フィードバックル
ープ６１内には、プリスケーラ（pre-scaler）６３と分
周比Ｍの分周器５７を含む分周器が接続されている。プ
リスケーラ６３は、出力パルスＡをカウントするように
なされたスワロカウンタ（swallow counter）５８によ
って制御され、Ｐ又は（Ｐ＋１）周期をカウントするデ
ュアルモジュロ（dual modulus）プリスケーラ６３を含
み、分周器のデュアル分周比は整数Ｎ＝Ｍ・Ｐ＋Ａであ
る。各ループ６１に整数の分周比を割り当てることで、
デュアルループＰＬＬ回路は、低電力、高集積利用に適
するようになる。
路の２つの具体的な回路構成を示す。各ＰＬＬ回路は、
同一の構成要素を含む２つのＰＬＬ６２ａ及び６２ｂを
有し、これらの基準数字は文字ａ及びｂによって区別さ
れる。どちらの回路でも、各ＰＬＬ６２は、次の構成要
素からなる。基準信号分周器５２は、共通の基準信号源
５１からの基準信号を分周し、比較信号を生成する。比
較信号は、フィードバック信号との比較をする位相比較
器５３に供給される。位相比較器５３の出力は、比較信
号とフィードバック信号の位相差を表し、低域フィルタ
リングするループフィルタ（loop filter）５４を介し
て電圧制御発振器（voltage controlledoscillator:
以下、ＶＣＯという。）５５に制御信号として供給され
る。ＶＣＯ５５は、入力される制御信号の電圧に応じた
周波数の信号を発生する。フィードバックループ６１
は、ＶＣＯ５５の出力と位相比較器５３の間に接続さ
れ、フィードバック信号を供給する。フィードバックル
ープ６１内には、プリスケーラ（pre-scaler）６３と分
周比Ｍの分周器５７を含む分周器が接続されている。プ
リスケーラ６３は、出力パルスＡをカウントするように
なされたスワロカウンタ（swallow counter）５８によ
って制御され、Ｐ又は（Ｐ＋１）周期をカウントするデ
ュアルモジュロ（dual modulus）プリスケーラ６３を含
み、分周器のデュアル分周比は整数Ｎ＝Ｍ・Ｐ＋Ａであ
る。各ループ６１に整数の分周比を割り当てることで、
デュアルループＰＬＬ回路は、低電力、高集積利用に適
するようになる。
【０００９】両方の回路で、各ループ６２の出力信号
は、混合器（第１の回路では５９、第２の回路では５
９’の数字で示す）に出力されて出力信号と混合され
る。図３に示す第１のデュアルループＰＬＬ回路では、
混合器５９の出力はデュアルループＰＬＬ回路全体の出
力になる。通常、混合器５９は、２つのＰＬＬ６２ａ及
び６２ｂの出力信号の周波数和を生成する。
は、混合器（第１の回路では５９、第２の回路では５
９’の数字で示す）に出力されて出力信号と混合され
る。図３に示す第１のデュアルループＰＬＬ回路では、
混合器５９の出力はデュアルループＰＬＬ回路全体の出
力になる。通常、混合器５９は、２つのＰＬＬ６２ａ及
び６２ｂの出力信号の周波数和を生成する。
【００１０】図４に示す第２のデュアルＰＬＬ構成で
は、混合器５９’の出力は、第２のループ６２ｂに供給
される。この場合、混合器５９’は、通常、２つのルー
プ６２ａ及び６２ｂの出力信号の周波数差を生成し、第
２のループ６２ｂのＶＣＯ５５ｂの出力信号は、第１の
回路の混合器５９の出力周波数と同じで、全体の出力信
号となる。
は、混合器５９’の出力は、第２のループ６２ｂに供給
される。この場合、混合器５９’は、通常、２つのルー
プ６２ａ及び６２ｂの出力信号の周波数差を生成し、第
２のループ６２ｂのＶＣＯ５５ｂの出力信号は、第１の
回路の混合器５９の出力周波数と同じで、全体の出力信
号となる。
【００１１】図３に示す第１の回路は、低電力である
が、図４に示す第２の回路は、低位相雑音である。デュ
アルループＰＬＬ回路は、一般にマルチプルＤＤＳＰＬ
Ｌ回路程には高い出力分解能を有しないが、非常に小さ
い電力を消費するので、移動電話機のような電池によっ
て作動する装置には非常に適している。
が、図４に示す第２の回路は、低位相雑音である。デュ
アルループＰＬＬ回路は、一般にマルチプルＤＤＳＰＬ
Ｌ回路程には高い出力分解能を有しないが、非常に小さ
い電力を消費するので、移動電話機のような電池によっ
て作動する装置には非常に適している。
【００１２】
【発明が解決しようとする課題】携帯利用のデュアルル
ープＰＬＬ回路の主な欠点は、大きな電力消費というこ
とであり、低減することが望まれる。本発明は、上述の
実情に鑑みて提案されるものであって、消費電力を低下
させたデュアルループＰＬＬ装置、モノリシック集積回
路及び移動電話機を提供することを目的とする。
ープＰＬＬ回路の主な欠点は、大きな電力消費というこ
とであり、低減することが望まれる。本発明は、上述の
実情に鑑みて提案されるものであって、消費電力を低下
させたデュアルループＰＬＬ装置、モノリシック集積回
路及び移動電話機を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、第１の比較信
号が入力し、第１の比較信号に位相同期した第１の出力
信号を出力するようになされた第１の位相同期ループ回
路と、第２の比較信号が入力し、主出力信号を出力する
ようになされ、出力信号をフィードバックする第２のフ
ィードバックループを備え、上記第２のフィードバック
ループは少なくとも第２の分周器を含む第２の位相同期
ループ回路とを備えるデュアルループ位相同期ループ装
置を提供する。ここで、第２の位相同期ループ回路にお
いて、第２のフィードバックループの第２の分周器の後
段に混合器が接続され、混合器は、第１の入力端子に第
１の出力信号を、第２の入力端子に第２の分周器を介し
てフィードバックされる主出力信号を受け取り、混合さ
れた信号を第２のフィードバックループに出力する。
号が入力し、第１の比較信号に位相同期した第１の出力
信号を出力するようになされた第１の位相同期ループ回
路と、第２の比較信号が入力し、主出力信号を出力する
ようになされ、出力信号をフィードバックする第２のフ
ィードバックループを備え、上記第２のフィードバック
ループは少なくとも第２の分周器を含む第２の位相同期
ループ回路とを備えるデュアルループ位相同期ループ装
置を提供する。ここで、第２の位相同期ループ回路にお
いて、第２のフィードバックループの第２の分周器の後
段に混合器が接続され、混合器は、第１の入力端子に第
１の出力信号を、第２の入力端子に第２の分周器を介し
てフィードバックされる主出力信号を受け取り、混合さ
れた信号を第２のフィードバックループに出力する。
【００１４】好ましくは、第１の比較信号と第２の比較
信号は、同じ周波数を有する。好ましくは、第１の比較
信号と第２の比較信号は、同期している。これらの関係
（measure）によって、デュアルループＰＬＬ回路の出
力信号でのスプリアス（suprii）が生成されにくくな
る。
信号は、同じ周波数を有する。好ましくは、第１の比較
信号と第２の比較信号は、同期している。これらの関係
（measure）によって、デュアルループＰＬＬ回路の出
力信号でのスプリアス（suprii）が生成されにくくな
る。
【００１５】好ましくは、中間分周器を備え、第１の出
力信号は中間分周器を介して混合器に入力される。
力信号は中間分周器を介して混合器に入力される。
【００１６】好ましくは、中間分周器の周波数比は、第
１の比較信号の周波数と第２の比較信号の周波数の比の
整数倍である。これによって、混合器から出力された信
号の分周比での整数変化を有する主出力信号の周波数変
化を、第２の分周器の分周比でのすべての整数変化を有
する主出力信号の周波数での変化の整数倍にすることが
できる。したがって、中間分周器は、各ループにおいて
ループ間で整合する出力周波数の変化を与える。したが
って、分解能は、第１の位相同期ループの分周比の整数
変化を有する出力周波数にわたって一定に保たれる。
１の比較信号の周波数と第２の比較信号の周波数の比の
整数倍である。これによって、混合器から出力された信
号の分周比での整数変化を有する主出力信号の周波数変
化を、第２の分周器の分周比でのすべての整数変化を有
する主出力信号の周波数での変化の整数倍にすることが
できる。したがって、中間分周器は、各ループにおいて
ループ間で整合する出力周波数の変化を与える。したが
って、分解能は、第１の位相同期ループの分周比の整数
変化を有する出力周波数にわたって一定に保たれる。
【００１７】好ましくは、中間分周器の分周比は、第１
の比較周波数と所望のチャネル間隔の比を乗じた上記第
２の分周器の分周比に等しく設定される。したがって、
中間分周器の分周比によって、所望のチャンネル間隔を
制御し、第１の位相同期バックループは、第２の位相同
期ループ回路によるよりも、主出力信号の周波数の精密
な制御ができる。
の比較周波数と所望のチャネル間隔の比を乗じた上記第
２の分周器の分周比に等しく設定される。したがって、
中間分周器の分周比によって、所望のチャンネル間隔を
制御し、第１の位相同期バックループは、第２の位相同
期ループ回路によるよりも、主出力信号の周波数の精密
な制御ができる。
【００１８】
【発明の実施の形態】以下、本発明に係るデュアルルー
プ位相同期ループ装置、モノリシック集積回路及び移動
電話機について、図面を参照して詳細に説明する。理解
に供するために、本発明を図面に示す具体例を参照して
説明するが、本発明は、この具体例に限定されるもので
はない。
プ位相同期ループ装置、モノリシック集積回路及び移動
電話機について、図面を参照して詳細に説明する。理解
に供するために、本発明を図面に示す具体例を参照して
説明するが、本発明は、この具体例に限定されるもので
はない。
【００１９】図１は、本発明を適用したデュアルループ
ＰＬＬ回路（dual loop phase-locked loop）の具体的
な回路構成を示すブロック図である。このデュアルルー
プＰＬＬ回路は、図１に示すように、２つのＰＬＬ回路
２１ａ，２１ｂを備える。これらのＰＬＬ回路２１ａ，
２１ｂは、同じ機能の構成要素（回路）を有するので、
先ず、共通部分について説明する。なお、２つのＰＬＬ
回路２１ａ，２１ｂを特に区別する必要がないときは、
アルファベットａ，ｂを削除して、ＰＬＬ回路２１とい
う。
ＰＬＬ回路（dual loop phase-locked loop）の具体的
な回路構成を示すブロック図である。このデュアルルー
プＰＬＬ回路は、図１に示すように、２つのＰＬＬ回路
２１ａ，２１ｂを備える。これらのＰＬＬ回路２１ａ，
２１ｂは、同じ機能の構成要素（回路）を有するので、
先ず、共通部分について説明する。なお、２つのＰＬＬ
回路２１ａ，２１ｂを特に区別する必要がないときは、
アルファベットａ，ｂを削除して、ＰＬＬ回路２１とい
う。
【００２０】ＰＬＬ回路２１は、図１に示すように、基
準信号分周器１２を備える。基準信号分周器１２には、
ＰＬＬ回路２１ａ，２１ｂに共通の基準信号源１１から
の基準信号が供給される。基準信号分周器１２は、基準
信号の周波数を整数Ｒで分周し、分周された信号を位相
比較器１３に比較信号として出力する。
準信号分周器１２を備える。基準信号分周器１２には、
ＰＬＬ回路２１ａ，２１ｂに共通の基準信号源１１から
の基準信号が供給される。基準信号分周器１２は、基準
信号の周波数を整数Ｒで分周し、分周された信号を位相
比較器１３に比較信号として出力する。
【００２１】位相比較器１３は、比較信号の位相とフィ
ードバック信号の位相を比較し、これらの信号の位相差
を、制御信号として出力する。そして、制御信号は、ル
ープフィルタ１４に供給される。位相比較器１３の出力
は、位相差の極性、すなわち正と負によって流れる方向
が切り換えられる電流源（current source）であり、そ
の継続期間（duration）は、位相差に等しい。ループフ
ィルタ１４は、例えばコンデンサ等の積分器を備え、位
相比較器１３からの制御信号の電流を電圧に変換する。
また、ループフィルタ１４は、フィルタ回路を備え、制
御信号の低域成分を通過させる。
ードバック信号の位相を比較し、これらの信号の位相差
を、制御信号として出力する。そして、制御信号は、ル
ープフィルタ１４に供給される。位相比較器１３の出力
は、位相差の極性、すなわち正と負によって流れる方向
が切り換えられる電流源（current source）であり、そ
の継続期間（duration）は、位相差に等しい。ループフ
ィルタ１４は、例えばコンデンサ等の積分器を備え、位
相比較器１３からの制御信号の電流を電圧に変換する。
また、ループフィルタ１４は、フィルタ回路を備え、制
御信号の低域成分を通過させる。
【００２２】ループフィルタ１４によってフィルタリン
グされた制御信号は、電圧制御発振器（voltage contro
lled oscillator：以下、ＶＣＯという。）ＶＣＯ１５
に供給される。ＶＣＯ１５は、入力される制御信号によ
って制御される周波数の出力信号を発生する。
グされた制御信号は、電圧制御発振器（voltage contro
lled oscillator：以下、ＶＣＯという。）ＶＣＯ１５
に供給される。ＶＣＯ１５は、入力される制御信号によ
って制御される周波数の出力信号を発生する。
【００２３】ＶＣＯ１５の出力信号は、フィードバック
ループ１９を介して位相比較器１３にフィードバックさ
れる。すなわち、フィードバックループ１９の出力は、
位相比較器１３で比較信号と比較されるフィードバック
信号である。フィードバックループ１９は、図１に示す
ように、直列に接続されたプリスケーラ（pre-scaler）
２２と分周器１７を備え、プリスケーラ２２は、スワロ
カウンタ（swallow counter）１８によって制御される
デュアルモジュロプリスケーラ（dual moduluspre-sale
r）１６からなる。デュアルモジュロプリスケーラ１６
は、ＰＬＬ回路２１の出力信号をＰと（Ｐ＋１）のいず
れかの分周比によって分周する。スワロカウンタ１８
は、所定のカウント値を有するカウンタからなり、デュ
アルモジュロプリスケーラ１６の出力パルスをカウント
して、そのカウント値がカウント値Ａになるまでは、デ
ュアルモジュロプリスケーラ１６の分周比がＰ又は（Ｐ
＋１）の一方になり、カウント値Ａを越えるとＰ又は
（Ｐ＋１）の他方になるように制御する。分周器１７
は、入力信号を整数の分周比Ｍによって分周する。
ループ１９を介して位相比較器１３にフィードバックさ
れる。すなわち、フィードバックループ１９の出力は、
位相比較器１３で比較信号と比較されるフィードバック
信号である。フィードバックループ１９は、図１に示す
ように、直列に接続されたプリスケーラ（pre-scaler）
２２と分周器１７を備え、プリスケーラ２２は、スワロ
カウンタ（swallow counter）１８によって制御される
デュアルモジュロプリスケーラ（dual moduluspre-sale
r）１６からなる。デュアルモジュロプリスケーラ１６
は、ＰＬＬ回路２１の出力信号をＰと（Ｐ＋１）のいず
れかの分周比によって分周する。スワロカウンタ１８
は、所定のカウント値を有するカウンタからなり、デュ
アルモジュロプリスケーラ１６の出力パルスをカウント
して、そのカウント値がカウント値Ａになるまでは、デ
ュアルモジュロプリスケーラ１６の分周比がＰ又は（Ｐ
＋１）の一方になり、カウント値Ａを越えるとＰ又は
（Ｐ＋１）の他方になるように制御する。分周器１７
は、入力信号を整数の分周比Ｍによって分周する。
【００２４】２つのＰＬＬ回路２１ａ，２１ｂは、以下
のように動作が異なる。
のように動作が異なる。
【００２５】第１のＰＬＬ回路２１ａでは、スワロカウ
ンタ１８ａのリセット入力には、分周器１７ａの出力が
接続されている。したがって、スワロカウンタ１８ａ
は、そのカウント値が所定のカウント値Ｍ1中のカウン
ト値Ａ1になるまでは、デュアルモジュロプリスケーラ
１６ａの分周比が（Ｐ1＋１）となり、それ以外のカウ
ント値ではＰ1になるように制御する。したがって、第
１のＰＬＬ回路２１ａのフィードバックループ１９ａの
分周器は、プリスケーラ２２ａを備え、この分周器は、
式（１）によって与えられる整数の分周比Ｎ1を有して
いる。ここで、Ｍ1は、分周器２３ａの分周比である。
ンタ１８ａのリセット入力には、分周器１７ａの出力が
接続されている。したがって、スワロカウンタ１８ａ
は、そのカウント値が所定のカウント値Ｍ1中のカウン
ト値Ａ1になるまでは、デュアルモジュロプリスケーラ
１６ａの分周比が（Ｐ1＋１）となり、それ以外のカウ
ント値ではＰ1になるように制御する。したがって、第
１のＰＬＬ回路２１ａのフィードバックループ１９ａの
分周器は、プリスケーラ２２ａを備え、この分周器は、
式（１）によって与えられる整数の分周比Ｎ1を有して
いる。ここで、Ｍ1は、分周器２３ａの分周比である。
【００２６】Ｎ1＝Ｍ1・Ｐ1＋Ａ1 （１） 第２のＰＬＬ回路２１ｂでは、スワロカウンタ１８ｂの
リセット入力には、分周器１７ｂの出力が接続されてい
ない。すなわち、スワロカウンタ１８ｂは、デュアルモ
ジュロプリスケーラ１６ｂの出力パルスをカウントし、
デュアルモジュロプリスケーラ１６ｂの分周比は、スワ
ロカウンタ１８ｂのカウント値がカウント値Ａ2になる
まではＰ2となり、それ以外のカウント値では（Ｐ2＋
１）となる。したがって、プリスケーラ２２ｂの平均分
周比Ｐ2’は、式（２）によって与えられる。
リセット入力には、分周器１７ｂの出力が接続されてい
ない。すなわち、スワロカウンタ１８ｂは、デュアルモ
ジュロプリスケーラ１６ｂの出力パルスをカウントし、
デュアルモジュロプリスケーラ１６ｂの分周比は、スワ
ロカウンタ１８ｂのカウント値がカウント値Ａ2になる
まではＰ2となり、それ以外のカウント値では（Ｐ2＋
１）となる。したがって、プリスケーラ２２ｂの平均分
周比Ｐ2’は、式（２）によって与えられる。
【００２７】 Ｐ2’＝（Ｐ2＋１）−（Ａ／Ｐ2） （２） 混合器２６は、第２のＰＬＬ回路２１ｂのフィードバッ
クループ１９ｂにおいてプリスケーラ２２ｂの後段に接
続されており、プリスケーラ２２ｂの出力が第１の入力
端子に供給される。ここで、プリスケーラ２２ｂは、フ
ィードバックループ１９ｂにおける初段の分周器を構成
している。混合器２６の第２の入力端子には、第１のＰ
ＬＬ回路２１ａの出力信号が中間プリスケーラ１９を介
して入力される。中間プリスケーラ１９は、第１のＰＬ
Ｌ回路２１ａから出力された第１の出力信号を整数の分
周比Ｐ3で分周する。混合器２６は、２つの入力を混合
し、その出力をフィードバックループ１９ｂ、例えば分
周器１７ｂにフィードバックする。
クループ１９ｂにおいてプリスケーラ２２ｂの後段に接
続されており、プリスケーラ２２ｂの出力が第１の入力
端子に供給される。ここで、プリスケーラ２２ｂは、フ
ィードバックループ１９ｂにおける初段の分周器を構成
している。混合器２６の第２の入力端子には、第１のＰ
ＬＬ回路２１ａの出力信号が中間プリスケーラ１９を介
して入力される。中間プリスケーラ１９は、第１のＰＬ
Ｌ回路２１ａから出力された第１の出力信号を整数の分
周比Ｐ3で分周する。混合器２６は、２つの入力を混合
し、その出力をフィードバックループ１９ｂ、例えば分
周器１７ｂにフィードバックする。
【００２８】ここで、デュアルループＰＬＬ回路の動作
について説明する。
について説明する。
【００２９】第１及び第２のＰＬＬ回路２１ａ，２１ｂ
に入力される第１及び第２の比較信号は、それぞれ共通
の基準信号源１１からの基準信号に同期している。第１
のＰＬＬ回路２１ａは、実質的には、単独で標準的な単
ループの分周比が整数ＮであるＰＬＬ（以下、整数Ｎ型
ＰＬＬ回路という。）を構成している。これによって、
基準信号分周器１２ａから出力される第１の比較信号に
位相が同期した第１の出力信号が生成される。第１の出
力信号は、周波数Ｆ1を有し、基準信号源１１の基準周
波数Ｆｒｅｆと式（３）の関係を有する。
に入力される第１及び第２の比較信号は、それぞれ共通
の基準信号源１１からの基準信号に同期している。第１
のＰＬＬ回路２１ａは、実質的には、単独で標準的な単
ループの分周比が整数ＮであるＰＬＬ（以下、整数Ｎ型
ＰＬＬ回路という。）を構成している。これによって、
基準信号分周器１２ａから出力される第１の比較信号に
位相が同期した第１の出力信号が生成される。第１の出
力信号は、周波数Ｆ1を有し、基準信号源１１の基準周
波数Ｆｒｅｆと式（３）の関係を有する。
【００３０】Ｆ1＝Ｆｒｅｆ・Ｎ1／Ｒ1 （３） 中間分周器２５からの信号出力の周波数Ｆ1’は、式
（４）によって与えられる。
（４）によって与えられる。
【００３１】Ｆ’1＝Ｆ1／Ｐ3 （４） 第２のＰＬＬ回路２１ｂは、混合器２６の出力信号を、
基準信号源１１からの基準信号を基準信号分周器１２ｂ
で分周した第２の比較信号に位相同期させている。本質
的なことではないが、例えば２つのＰＬＬ回路２１ａ，
２１ｂの比較信号の周波数は、基準信号分周器１２ａ，
１２ｂの分周比を同じ値に設定することによって、等し
くされる。これによって、主出力信号のスプリアスが低
下する。
基準信号源１１からの基準信号を基準信号分周器１２ｂ
で分周した第２の比較信号に位相同期させている。本質
的なことではないが、例えば２つのＰＬＬ回路２１ａ，
２１ｂの比較信号の周波数は、基準信号分周器１２ａ，
１２ｂの分周比を同じ値に設定することによって、等し
くされる。これによって、主出力信号のスプリアスが低
下する。
【００３２】第２のＰＬＬ回路２１ｂでは、ＶＣＯ１５
ｂを制御することによって、混合器２６の出力周波数Ｆ
2’は、式（５）で与えられる値になる。
ｂを制御することによって、混合器２６の出力周波数Ｆ
2’は、式（５）で与えられる値になる。
【００３３】Ｆ2’＝Ｆｒｅｆ・Ｍ2／Ｒ2 （５） 第２のＰＬＬ回路２１ｂの出力信号は、デュアルループ
ＰＬＬ回路の主出力信号であるとともに、第２のＰＬＬ
回路２１ｂのフィードバックループ１９ｂを介してフィ
ードバックされる。フィードバックループ１９ｂの混合
器２６にプリスケーラ２２ｂを介して入力される入力周
波数Ｆ0’と、主出力信号の周波数Ｆ0の関係は、式
（６）で与えられる。
ＰＬＬ回路の主出力信号であるとともに、第２のＰＬＬ
回路２１ｂのフィードバックループ１９ｂを介してフィ
ードバックされる。フィードバックループ１９ｂの混合
器２６にプリスケーラ２２ｂを介して入力される入力周
波数Ｆ0’と、主出力信号の周波数Ｆ0の関係は、式
（６）で与えられる。
【００３４】Ｆ0’＝Ｆ0／Ｐ2’ （６） 混合器２６では、周波数の加算又は周波数の減算を行う
が、この具体例では、周波数の減算を行う。そして、主
出力信号の周波数は、式（３）〜（６）から導かれる次
の式で与えられる。
が、この具体例では、周波数の減算を行う。そして、主
出力信号の周波数は、式（３）〜（６）から導かれる次
の式で与えられる。
【００３５】 Ｆ0＝Ｆｒｅｆ（（Ｎ1／Ｒ1Ｐ3）＋（Ｍ2／Ｒ2））・Ｐ2’ （７） 例えば、様々なプリスケーラ及び分周器の分周比は、主
出力信号の周波数及びチャネル間隔が所定の設計値とな
るように選択される。なお、式（７）に示すように、第
２のＰＬＬ回路２１ｂのフィードバック１９ｂの分周比
Ｍ2を１変化させると、主出力信号の周波数は、ｄＦ
0（式（８））変化する。
出力信号の周波数及びチャネル間隔が所定の設計値とな
るように選択される。なお、式（７）に示すように、第
２のＰＬＬ回路２１ｂのフィードバック１９ｂの分周比
Ｍ2を１変化させると、主出力信号の周波数は、ｄＦ
0（式（８））変化する。
【００３６】 ｄＦ0＝（Ｆｒｅｆ／Ｒ2）・Ｒ2’ （８） 同様に、第１のＰＬＬ回路２１ａのフィードバックルー
プ１９ａの全体の分周器の分周比Ｎ1を１変化させる
と、出力信号の周波数は、ｄＦ0（式（９））変化す
る。
プ１９ａの全体の分周器の分周比Ｎ1を１変化させる
と、出力信号の周波数は、ｄＦ0（式（９））変化す
る。
【００３７】 ｄＦ0＝（Ｆｒｅｆ／Ｒ1）・（Ｐ2’／Ｐ3） （９） 分周比Ｒ1，Ｒ2は、例えば等しく、又は少なくとも似て
いる（similar）ときは、式（８）及び式（９）から明
らかなように、第１のＰＬＬ回路２１ａのフィードバッ
クループ１９ａにおけるフィードバック分周器の分周比
を１変化させたとき、分周比Ｐ3を大きくすると、出力
信号の周波数の変化は小さくなる。したがって、第１の
ＰＬＬ回路２１ａに式（９）を適用することができ、中
間分周器２５の分周比Ｐ3は、式（１０）に応じた所望
のチャネル間隔に基づいて設定することができる。
いる（similar）ときは、式（８）及び式（９）から明
らかなように、第１のＰＬＬ回路２１ａのフィードバッ
クループ１９ａにおけるフィードバック分周器の分周比
を１変化させたとき、分周比Ｐ3を大きくすると、出力
信号の周波数の変化は小さくなる。したがって、第１の
ＰＬＬ回路２１ａに式（９）を適用することができ、中
間分周器２５の分周比Ｐ3は、式（１０）に応じた所望
のチャネル間隔に基づいて設定することができる。
【００３８】 Ｐ3＝（Ｐ2’・Ｆｒｅｆ）／（Ｒ1・Ｆｓｅｐ） （１０） 分周比Ｍ2又は分周比Ｎ1を１変化させると、生成される
出力信号の周波数の変化の比も整数であり、広い出力周
波数帯域に亘ってチャネル間隔の整合性が得られる。こ
のためには、式（８）及び式（９）からも明らかよう
に、中間分周器２５の分周比は、第１の比較信号の周波
数と第２の比較信号の周波数の比の整数倍としなければ
ならない。
出力信号の周波数の変化の比も整数であり、広い出力周
波数帯域に亘ってチャネル間隔の整合性が得られる。こ
のためには、式（８）及び式（９）からも明らかよう
に、中間分周器２５の分周比は、第１の比較信号の周波
数と第２の比較信号の周波数の比の整数倍としなければ
ならない。
【００３９】混合器２６への入力周波数Ｆ0’を最小に
するために、分周比Ｐ2’、したがって分周比Ｐ2をでき
るだけ高くすることが望ましい。なお、このことは、追
従（settle）時間は、比較信号の周波数に反比例し、位
相雑音は、比較信号の周波数が増加するにつれ減少する
ので、第２のＰＬＬ回路２１ｂにおける所定の出力周波
数における比較周波数を最高にするために、第２のＰＬ
Ｌ回路２１ｂにおけるフィードバックループ１９ｂの全
体の分周比（式（７）におけるＭ2Ｐ2’）を最小にする
必要があるとともに、それらの間で均衡が取れていなけ
ればならない。このデュアルループＰＬＬ回路における
具体的な分周比を、次の表に示す。
するために、分周比Ｐ2’、したがって分周比Ｐ2をでき
るだけ高くすることが望ましい。なお、このことは、追
従（settle）時間は、比較信号の周波数に反比例し、位
相雑音は、比較信号の周波数が増加するにつれ減少する
ので、第２のＰＬＬ回路２１ｂにおける所定の出力周波
数における比較周波数を最高にするために、第２のＰＬ
Ｌ回路２１ｂにおけるフィードバックループ１９ｂの全
体の分周比（式（７）におけるＭ2Ｐ2’）を最小にする
必要があるとともに、それらの間で均衡が取れていなけ
ればならない。このデュアルループＰＬＬ回路における
具体的な分周比を、次の表に示す。
【００４０】
【表１】
【００４１】この具体例では、比較信号の周波数は、分
解能の８０倍である。第１のＰＬＬ回路２１ａの出力信
号の周波数は大きなステップを有するので、第１のＰＬ
Ｌ回路２１ａのＶＣＯ１５ａは、少なくとも１．５オク
ターブの同調範囲を有する広帯域のＶＣＯでなければな
らない。このＶＣＯ１５ａに求められる位相雑音はかな
り緩いので、ＶＣＯ１５ａは、デジタルＶＣＯとするこ
とができる。例えば、現在の高速ＢｉＣＭＯＳ（bipola
r complementary metal oxide semiconductor）の３つ
のインバータ回路をリングして構成される。
解能の８０倍である。第１のＰＬＬ回路２１ａの出力信
号の周波数は大きなステップを有するので、第１のＰＬ
Ｌ回路２１ａのＶＣＯ１５ａは、少なくとも１．５オク
ターブの同調範囲を有する広帯域のＶＣＯでなければな
らない。このＶＣＯ１５ａに求められる位相雑音はかな
り緩いので、ＶＣＯ１５ａは、デジタルＶＣＯとするこ
とができる。例えば、現在の高速ＢｉＣＭＯＳ（bipola
r complementary metal oxide semiconductor）の３つ
のインバータ回路をリングして構成される。
【００４２】第２のＰＬＬ回路２１ｂからの主出力信号
は、混合器２６にプリスケーラ２２ｂを介してフィード
バックされ、混合器２６は、出力周波数で動作する場合
に比して、小さい電力で動作する。他の利点として、第
２のＰＬＬ回路２１ｂのＶＣＯ１５ｂは、無線送受信機
回路の使用に適した十分大きな出力電力を有する。これ
によって、シリコンのモノリシック集積回路（monolith
ic integrated circuit：以下、ＭＩＣという。）で構
成された別の電力増幅回路を設ける必要がない。
は、混合器２６にプリスケーラ２２ｂを介してフィード
バックされ、混合器２６は、出力周波数で動作する場合
に比して、小さい電力で動作する。他の利点として、第
２のＰＬＬ回路２１ｂのＶＣＯ１５ｂは、無線送受信機
回路の使用に適した十分大きな出力電力を有する。これ
によって、シリコンのモノリシック集積回路（monolith
ic integrated circuit：以下、ＭＩＣという。）で構
成された別の電力増幅回路を設ける必要がない。
【００４３】中間分周器２５の分周比Ｐ3を高くするこ
とによって、混合器２６をデジタル回路で構成すること
ができる。例えば、Ｄフリップフロップを用いて、クロ
ック入力とデータ入力を２つの入力とすることができ
る。このようなＤフリップフロップは、２つの入力端子
に入力された信号の周波数減算を行う。
とによって、混合器２６をデジタル回路で構成すること
ができる。例えば、Ｄフリップフロップを用いて、クロ
ック入力とデータ入力を２つの入力とすることができ
る。このようなＤフリップフロップは、２つの入力端子
に入力された信号の周波数減算を行う。
【００４４】混合器２６がアナログ回路で構成されてい
るには、出力を低域フィルタリング又は高域フィルタリ
ングすることによって、周波数減算又は周波数加算を行
うようなされる。低周波数帯域の抽出は、混合器２６の
出力が供給される分周器１７ｂによって行われる。
るには、出力を低域フィルタリング又は高域フィルタリ
ングすることによって、周波数減算又は周波数加算を行
うようなされる。低周波数帯域の抽出は、混合器２６の
出力が供給される分周器１７ｂによって行われる。
【００４５】符号１０によって境界が示されるデュアル
ループＰＬＬ回路は、単一シリコンＭＩＣで構成するこ
とができる。フィルタ１４ａ，１４ｂを、ＭＩＣ１０に
含まれないように構成することもできる。この場合の境
界は、破線で表される。
ループＰＬＬ回路は、単一シリコンＭＩＣで構成するこ
とができる。フィルタ１４ａ，１４ｂを、ＭＩＣ１０に
含まれないように構成することもできる。この場合の境
界は、破線で表される。
【００４６】本発明によって、多くの利益が得られる。
第２のＰＬＬ回路２１ｂのフィードバックループ１９ｂ
に混合器２６を設けることによって、デュアルループＰ
ＬＬ回路の消費電力を低減することができる。主出力信
号は、初段の分周器２２ｂによって分周された後、混合
器２６に供給される。混合器２６は、低周波数で駆動さ
れるので、消費電流は小さい。また、混合器２６での消
費電力を増加させることなく、第２のＰＬＬ回路２１ｂ
からの主出力信号の電力を大きくすることができる。こ
れは、主出力信号は、直接混合器２６に供給されるので
はく、初段の分周器２２ｂ、すなわちプリスケーラ２２
ｂを介して供給されるからである。したがって、図３及
び図４に示す従来のデュアルループＰＬＬ回路と比較す
ると、本発明を適用したデュアルループＰＬＬ回路の消
費電力は低い。図３及び図４に示す従来のデュアルルー
プＰＬＬ回路においては、混合器の少なくとも１つの入
力端子には、主出力信号が供給され、混合器はその周波
数で動作するので、消費電力が大きい。本発明では、図
３に示す第１のＰＬＬ回路６２ａの欠点、すなわち混合
器５９の出力電力は制限されており、現在の移動電話機
に共通に用いられているループ送信回路に適さないとい
う欠点が、解決される。
第２のＰＬＬ回路２１ｂのフィードバックループ１９ｂ
に混合器２６を設けることによって、デュアルループＰ
ＬＬ回路の消費電力を低減することができる。主出力信
号は、初段の分周器２２ｂによって分周された後、混合
器２６に供給される。混合器２６は、低周波数で駆動さ
れるので、消費電流は小さい。また、混合器２６での消
費電力を増加させることなく、第２のＰＬＬ回路２１ｂ
からの主出力信号の電力を大きくすることができる。こ
れは、主出力信号は、直接混合器２６に供給されるので
はく、初段の分周器２２ｂ、すなわちプリスケーラ２２
ｂを介して供給されるからである。したがって、図３及
び図４に示す従来のデュアルループＰＬＬ回路と比較す
ると、本発明を適用したデュアルループＰＬＬ回路の消
費電力は低い。図３及び図４に示す従来のデュアルルー
プＰＬＬ回路においては、混合器の少なくとも１つの入
力端子には、主出力信号が供給され、混合器はその周波
数で動作するので、消費電力が大きい。本発明では、図
３に示す第１のＰＬＬ回路６２ａの欠点、すなわち混合
器５９の出力電力は制限されており、現在の移動電話機
に共通に用いられているループ送信回路に適さないとい
う欠点が、解決される。
【００４７】これらの利点によって、本発明を適用した
デュアルループＰＬＬ回路をＭＩＣで構成することがで
きる。
デュアルループＰＬＬ回路をＭＩＣで構成することがで
きる。
【００４８】上述した具体例では、例えばＶＣＯ１５ａ
の出力信号は、中間分周器２５を介して混合器２６に供
給されているが、例えばＶＣＯ１５ａの出力信号を直接
混合器２６に供給するようにしてもよい。なお、消費電
力の観点からは、中間分周器２５を設ける方がよい。
の出力信号は、中間分周器２５を介して混合器２６に供
給されているが、例えばＶＣＯ１５ａの出力信号を直接
混合器２６に供給するようにしてもよい。なお、消費電
力の観点からは、中間分周器２５を設ける方がよい。
【００４９】すなわち、混合器２６による消費電力を小
さくすることができる。また、混合器２６に入力する２
つの信号の周波数の差を大きくすることによって、混合
器２６の出力において、周波数和信号と周波数差信号を
容易に分離することができる。このことは、図３及び図
４に示した従来のデュアルループＰＬＬ回路では、困難
である。
さくすることができる。また、混合器２６に入力する２
つの信号の周波数の差を大きくすることによって、混合
器２６の出力において、周波数和信号と周波数差信号を
容易に分離することができる。このことは、図３及び図
４に示した従来のデュアルループＰＬＬ回路では、困難
である。
【００５０】また、中間分周器２５には、混合器２６に
入力される信号の周波数を低下させるという利点があ
る。これによって、消費電力を低下させるとともに、混
合器２６をデジタル回路、例えばＤフリップフロップで
構成することができる。このようなデジタル化によっ
て、デュアルループＰＬＬ回路をチップ上に集積する際
の設計を簡単にすることができる。
入力される信号の周波数を低下させるという利点があ
る。これによって、消費電力を低下させるとともに、混
合器２６をデジタル回路、例えばＤフリップフロップで
構成することができる。このようなデジタル化によっ
て、デュアルループＰＬＬ回路をチップ上に集積する際
の設計を簡単にすることができる。
【００５１】図２は、図１に示したＭＩＣ１０に相当す
るＭＩＣ３４を備える移動電話機の構成を示すブロック
図である。デュアルループＰＬＬ回路を備えるＭＩＣ３
４からの主出力信号は、混合器３５に供給され、アンテ
ナ３１から受信回路３２を介して供給された受信信号を
周波数変換する局部発振器信号として用いられる。変換
された受信信号は、復調回路３６に供給されて復調さ
れ、オーディオ信号が再生されて、スピーカ３７に供給
される。同様に、マイクロフォン３９に入力されたオー
ディオ信号は、変調器３８で変調され、混合器３５に供
給される。混合器３５は、ＭＩＣ３４の出力を用い、オ
ーディオ信号を周波数変換して送信信号を生成する。送
信回路３３は、送信信号をアンテナ３１を介して送信す
る。
るＭＩＣ３４を備える移動電話機の構成を示すブロック
図である。デュアルループＰＬＬ回路を備えるＭＩＣ３
４からの主出力信号は、混合器３５に供給され、アンテ
ナ３１から受信回路３２を介して供給された受信信号を
周波数変換する局部発振器信号として用いられる。変換
された受信信号は、復調回路３６に供給されて復調さ
れ、オーディオ信号が再生されて、スピーカ３７に供給
される。同様に、マイクロフォン３９に入力されたオー
ディオ信号は、変調器３８で変調され、混合器３５に供
給される。混合器３５は、ＭＩＣ３４の出力を用い、オ
ーディオ信号を周波数変換して送信信号を生成する。送
信回路３３は、送信信号をアンテナ３１を介して送信す
る。
【００５２】
【発明の効果】上述のように、本発明によると、モノリ
シック集積回路に組み込むのに適し、低消費電力のデュ
アルループ位相同期ループ装置を提供することができ
る。この位相同期ループ回路は、低位相雑音でありなが
ら低消費電力であり、移動電話機のような電池使用に適
する。また、このようなデュアルループ位相同期ループ
装置を組み込んだモノリシック集積回路、このようなデ
ュアルループ位相同期ループ装置を組み込んだ移動電話
機を提供することができる。
シック集積回路に組み込むのに適し、低消費電力のデュ
アルループ位相同期ループ装置を提供することができ
る。この位相同期ループ回路は、低位相雑音でありなが
ら低消費電力であり、移動電話機のような電池使用に適
する。また、このようなデュアルループ位相同期ループ
装置を組み込んだモノリシック集積回路、このようなデ
ュアルループ位相同期ループ装置を組み込んだ移動電話
機を提供することができる。
【図１】本発明を適用したデュアルループＰＬＬ回路の
具体的な回路構成を示すブロック図である。
具体的な回路構成を示すブロック図である。
【図２】デュアルループＰＬＬ回路を用いた移動電話機
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】従来のデュアルループＰＬＬ回路の回路構成を
示すブロック図である。
示すブロック図である。
【図４】従来のデュアルループＰＬＬ回路の回路構成を
示すブロック図である。
示すブロック図である。
１１ 基準信号源、１２ 基準信号分周器、１３ 位相
比較器、１４ ループフィルタ、１５ ＶＣＯ、１６
デュアルモジュロプリスケーラ、１７ 分周器、１８
スワロカウンタ、２５ 中間分周器、２６ 混合器
比較器、１４ ループフィルタ、１５ ＶＣＯ、１６
デュアルモジュロプリスケーラ、１７ 分周器、１８
スワロカウンタ、２５ 中間分周器、２６ 混合器
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 BB01 CC01 CC21 CC38 CC41 CC52 CC53 CC55 FF08 FF09 GG09 HH09 KK25 KK40 PP03 QQ02 QQ07
Claims (24)
- 【請求項１】 デュアルループ位相同期装置において、 第１の比較信号が入力し、上記第１の比較信号に同期し
た第１の出力信号を出力する第１の位相同期ループ回路
と、 第２の比較信号が入力し、第２の分周器と混合器を含む
第２のフィードバック回路を有し、主出力信号を出力す
るとともに、該主出力信号を上記第２のフィードバック
回路を介してフィードバックする第２の位相同期ループ
回路とを備え、 上記混合器は、上記第２の分周器の後段に接続されてお
り、その第１の入力端子に上記第１の位相同期ループ回
路からの第１の出力信号が供給されるとともに、その第
２の入力端子に上記第２の分周器を介して分周された上
記主出力信号が供給され、上記第１の出力信号と分周さ
れた主出力信号を混合して、フィードバックすることを
特徴とするデュアルループ位相同期装置。 - 【請求項２】 中間分周器を備え、 上記第１の出力信号は、上記第１の位相同期ループ回路
から該中間分周器を介して上記混合器に供給されること
を特徴とする請求項１記載のデュアルループ位相同期ル
ープ装置。 - 【請求項３】 上記中間分周器の分周比は、第１の比較
信号と第２の比較信号の比の整数倍であることを特徴と
する請求項２記載のデュアルループ位相同期ループ装
置。 - 【請求項４】 上記中間分周器の分周比は、上記第１の
比較周波数と所望のチャネル間隔の比を乗じた上記第２
の分周器の分周比であることを特徴とする請求項１記載
のデュアルループ位相同期ループ装置。 - 【請求項５】 上記混合器は、デジタル方式であること
を特徴とする請求項１記載のデュアルループ位相同期ル
ープ装置。 - 【請求項６】 上記混合器は、クロック信号及びデータ
信号を２つの入力信号とするデータフリップフロップで
あることを特徴とする請求項５記載のデュアルループ位
相同期ループ装置。 - 【請求項７】 上記混合器は、上記２つの入力信号の周
波数減算を行うことを特徴とする請求項５記載のデュア
ルループ位相同期ループ装置。 - 【請求項８】 上記第２の分周器は、分数Ｎ型分周器を
備え、上記分数Ｎ型分周器はデュアルモジュロプリスケ
ーラを備え、上記分数Ｎ型分周器は、上記デュアルモジ
ュロプリスケーラの出力に接続されたスワロカウンタに
よって制御されることを特徴とする請求項１記載のデュ
アルループ位相同期ループ装置。 - 【請求項９】 上記第２の位相同期ループ回路は、上記
第２のフィードバックループにおいて上記混合器の後段
に第３の分周器を備えることを特徴とする請求項１記載
のデュアルループ位相同期ループ装置。 - 【請求項１０】 上記第１及び第２の比較信号の周波数
は同一であることを特徴とする請求項１記載のデュアル
ループ位相同期ループ装置。 - 【請求項１１】 上記第１の位相同期ループ回路は、基
準信号源からの基準信号を分周した上記第１の比較信号
を生成する入力分周器をさらに備えることを特徴とする
請求項１記載のデュアルループ位相同期ループ装置。 - 【請求項１２】 上記第２の位相同期ループ回路は、基
準信号源からの基準信号を分周した上記第２の比較信号
を生成する入力分周器をさらに備えることを特徴とする
請求項１記載のデュアルループ位相同期ループ装置。 - 【請求項１３】 上記第１及び第２の比較信号は、同期
していることを特徴とする請求項１記載のデュアルルー
プ位相同期ループ装置。 - 【請求項１４】 上記第１及び第２の比較信号は、同一
の基準信号源からの基準信号から導出されたことを特徴
とする請求項１３記載のデュアルループ位相同期ループ
装置。 - 【請求項１５】 上記第１の位相同期ループ回路は、 第１のフィードバック回路と、 上記第１の比較信号の位相を上記第１のフィードバック
回路を介してフィードバックされた上記第１の出力信号
の位相と比較し、位相差を表す第１の制御信号を出力す
る第１の位相比較器と、 上記第１の制御信号に応じた周波数を有する上記第１の
出力信号を生成する第１の発振回路とを備える請求項１
記載のデュアルループ位相同期ループ装置。 - 【請求項１６】 上記第１のフィードバックループは、
上記第１の出力信号の周波数を分周する第１の分周器を
備えることを特徴とする請求項１５記載のデュアルルー
プ位相同期ループ装置。 - 【請求項１７】 上記第１の発振回路は、電圧制御発振
器であることを特徴とする請求項１５記載のデュアルル
ープ位相同期ループ装置。 - 【請求項１８】 上記第１の位相同期ループ回路は、上
記第１の発振回路の前段に低域フィルタを備えることを
特徴とする請求項１４記載のデュアルループ位相同期ル
ープ装置。 - 【請求項１９】 上記第２の位相同期ループ回路は、 上記第２の比較信号の位相を上記第２のフィードバック
ループを介してフィードバックされる信号の位相と比較
し、その位相差を表す第２の制御信号を出力する第２の
位相比較器と、 上記第２の制御信号に応じた周波数の主出力信号を生成
する第２の発振回路とを備えることを特徴とする請求項
１記載のデュアルループ位相同期ループ装置。 - 【請求項２０】 上記第２の発振回路は、電圧制御発振
器であることを特徴とする請求項１９記載のデュアルル
ープ位相同期ループ装置。 - 【請求項２１】 上記第２の位相同期ループ回路は、上
記第２の発振回路の前段に低域フィルタを備えるを特徴
とする請求項１９記載のデュアルループ位相同期ループ
装置。 - 【請求項２２】 上記第２の発振回路は、無線周波数送
受信機に十分な大電力の上記主出力信号を生成すること
を特徴とする請求項１９記載のデュアルループ位相同期
ループ装置。 - 【請求項２３】 第１の比較信号が入力し、上記第１の
比較信号に同期した第１の出力信号を出力する第１の位
相同期ループ回路と、第２の比較信号が入力し、少なく
とも１つの第２の分周器と混合器を含む第２のフィード
バック回路を有し、主出力信号を出力するとともに、該
主出力信号を上記第２のフィードバック回路を介してフ
ィードバックする第２の位相同期ループ回路とを備え、
上記混合器は、上記第２の分周器の後段に接続されてお
り、その第１の入力端子に上記第１の位相同期ループ回
路からの第１の出力信号が供給されるとともに、その第
２の入力端子に上記第２の分周器を介して分周された上
記主出力信号が供給され、上記第１の出力信号と分周さ
れた主出力信号を混合して、フィードバックすることを
特徴とするデュアルループ位相同期装置を集積されたモ
ノリシック集積回路。 - 【請求項２４】 第１の比較信号が入力し、上記第１の
比較信号に同期した第１の出力信号を出力する第１の位
相同期ループ回路と、第２の比較信号が入力し、少なく
とも１つの第２の分周器と混合器を含む第２のフィード
バック回路を有し、主出力信号を出力するとともに、該
主出力信号を上記第２のフィードバック回路を介してフ
ィードバックする第２の位相同期ループ回路とを備え、
上記混合器は、上記第２の分周器の後段に接続されてお
り、その第１の入力端子に上記第１の位相同期ループ回
路からの第１の出力信号が供給されるとともに、その第
２の入力端子に上記第２の分周器を介して分周された上
記主出力信号が供給され、上記第１の出力信号と分周さ
れた主出力信号を混合して、フィードバックすることを
特徴とするデュアルループ位相同期装置を集積されたモ
ノリシック集積回路を備え、 上記デュアルループ位相同期ループ装置は、移動電話機
の混合器回路に局部発振信号としてフィードバックされ
ることを特徴とする移動電話機。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9922068A GB2354383A (en) | 1999-09-17 | 1999-09-17 | Dual loop phase-locked loop |
| GB9922068.3 | 1999-09-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001136065A true JP2001136065A (ja) | 2001-05-18 |
Family
ID=10861146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000282715A Withdrawn JP2001136065A (ja) | 1999-09-17 | 2000-09-18 | デュアルループ位相同期ループ装置 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP1085657A1 (ja) |
| JP (1) | JP2001136065A (ja) |
| KR (1) | KR20010050500A (ja) |
| CN (1) | CN1291002A (ja) |
| GB (1) | GB2354383A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7323942B2 (en) | 2005-01-06 | 2008-01-29 | Matsushita Electric Industrial Co., Ltd. | Dual loop PLL, and multiplication clock generator using dual loop PLL |
| JP2012518336A (ja) * | 2009-02-13 | 2012-08-09 | クゥアルコム・インコーポレイテッド | 複数の同調ループを有する周波数シンセサイザ |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100565786B1 (ko) * | 2003-07-14 | 2006-03-29 | 삼성전자주식회사 | 협대역 장치만을 이용한 광대역 직교 변조 신호 발생 장치및 방법 |
| JP4719843B2 (ja) * | 2003-10-23 | 2011-07-06 | エスティー‐エリクソン、ソシエテ、アノニム | 周波数分周器 |
| GB0518842D0 (en) * | 2005-09-15 | 2005-10-26 | Radioscape Ltd | Vernier synthesiser |
| JP2008275407A (ja) | 2007-04-27 | 2008-11-13 | Nec Electronics Corp | 半導体集積回路及び半導体集積回路の検査方法 |
| EP2388921B1 (en) * | 2010-05-21 | 2013-07-17 | Nxp B.V. | Integrated circuits with frequency generating circuits |
| CN102497207A (zh) * | 2011-11-25 | 2012-06-13 | 广州易茂科技发展有限公司 | 一种多路高精度小频差时钟源 |
| CN107395200B (zh) * | 2017-08-22 | 2023-11-10 | 中国科学院精密测量科学与技术创新研究院 | 一种用于铷频标的超低噪声频率合成和频率传递电路 |
| CN115603745B (zh) * | 2022-11-29 | 2023-03-07 | 成都芯矩阵科技有限公司 | 一种自偏置双环延迟电路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL163396C (nl) * | 1974-04-22 | 1980-08-15 | Philips Nv | Meerkanaalgenerator. |
| JPS53130911A (en) * | 1977-04-20 | 1978-11-15 | Matsushita Electric Ind Co Ltd | Pll synthesizer |
| GB2098419A (en) * | 1981-05-07 | 1982-11-17 | Racal Res Ltd | Electrical frequency adjusting arrangements |
| US5128633A (en) * | 1991-07-08 | 1992-07-07 | Motorola, Inc. | Multi-loop synthesizer |
| US5267182A (en) * | 1991-12-31 | 1993-11-30 | Wilke William G | Diophantine synthesizer |
| EP0717491B1 (en) * | 1994-12-13 | 2003-02-26 | Hughes Electronics Corporation | High precision, low phase noise synthesizer with vector modulator |
| US5572168A (en) * | 1995-08-09 | 1996-11-05 | Lucent Technologies Inc. | Frequency synthesizer having dual phase locked loops |
-
1999
- 1999-09-17 GB GB9922068A patent/GB2354383A/en not_active Withdrawn
-
2000
- 2000-09-06 EP EP00307720A patent/EP1085657A1/en not_active Withdrawn
- 2000-09-17 CN CN00132919A patent/CN1291002A/zh active Pending
- 2000-09-18 KR KR1020000054601A patent/KR20010050500A/ko not_active Application Discontinuation
- 2000-09-18 JP JP2000282715A patent/JP2001136065A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7323942B2 (en) | 2005-01-06 | 2008-01-29 | Matsushita Electric Industrial Co., Ltd. | Dual loop PLL, and multiplication clock generator using dual loop PLL |
| JP2012518336A (ja) * | 2009-02-13 | 2012-08-09 | クゥアルコム・インコーポレイテッド | 複数の同調ループを有する周波数シンセサイザ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010050500A (ko) | 2001-06-15 |
| GB2354383A (en) | 2001-03-21 |
| EP1085657A1 (en) | 2001-03-21 |
| CN1291002A (zh) | 2001-04-11 |
| GB9922068D0 (en) | 1999-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071204 |