JP2001136065A - デュアルループ位相同期ループ装置 - Google Patents
デュアルループ位相同期ループ装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 本発明は、シリコンモノリシック集積回路に
組み込むのに適し、低消費電力のデュアルループ位相同
期ループ装置(PLL)を提供する。 【解決手段】 デュアルループ位相同期ループ装置は、
2つのPLLを有する。第1のPLLからの出力信号は
第2のPLLのフィードバックループにおいて初段分周
器の後に設けられた混合器にフィードバックされる。こ
れによって、初段分周器による分周によって混合器は低
い周波数で作動するので、機器の電力消費は低下する。
第2のPLLは、混合器から比較信号への出力に位相同
期している。第1のPLLからの出力信号は、混合器に
中間分周器を介してフィードバックされる。混合器は、
デジタル方式によってDフリップフロップを用いて構成
される。
組み込むのに適し、低消費電力のデュアルループ位相同
期ループ装置(PLL)を提供する。 【解決手段】 デュアルループ位相同期ループ装置は、
2つのPLLを有する。第1のPLLからの出力信号は
第2のPLLのフィードバックループにおいて初段分周
器の後に設けられた混合器にフィードバックされる。こ
れによって、初段分周器による分周によって混合器は低
い周波数で作動するので、機器の電力消費は低下する。
第2のPLLは、混合器から比較信号への出力に位相同
期している。第1のPLLからの出力信号は、混合器に
中間分周器を介してフィードバックされる。混合器は、
デジタル方式によってDフリップフロップを用いて構成
される。
Description
【0001】
【発明の属する技術分野】本発明は、デュアルループ位
相同期ループ(dual loop phase-locked loop:以下、
デュアルループPLL装置という。)、モノリシック集
積回路(monolithic integrated circuit:以下、MI
Cという。)及び移動電話機(mobile telephone)に関
する。具体的には、本発明は、例えば移動電話機等の無
線周波数帯域の送受信機において局部発振信号を合成す
るのに用いられるデュアルループ位相同期ループに関
し、また、このデュアルループPLL装置を集積したモ
ノリシック集積回路、及びこのデュアルループPLL装
置を備えた移動電話機に関する。
相同期ループ(dual loop phase-locked loop:以下、
デュアルループPLL装置という。)、モノリシック集
積回路(monolithic integrated circuit:以下、MI
Cという。)及び移動電話機(mobile telephone)に関
する。具体的には、本発明は、例えば移動電話機等の無
線周波数帯域の送受信機において局部発振信号を合成す
るのに用いられるデュアルループ位相同期ループに関
し、また、このデュアルループPLL装置を集積したモ
ノリシック集積回路、及びこのデュアルループPLL装
置を備えた移動電話機に関する。
【0002】
【従来の技術】無線周波数帯域の送受信機では、様々な
局部発振信号を合成するために、位相雑音が少なく、出
力が安定した水晶発振器のような単一の基準信号源を用
いている。この単一の基準信号源から局部発振信号を合
成するには、位相同期ループ(phase-locked loop:以
下、PLL回路という。)を用いるのが一般的である。
PLL回路は、適切な基準信号源からの基準信号に位相
同期した出力信号を生成する発振回路である。この出力
信号の望ましい無線帯域の周波数は、一般的に、基準信
号の周波数よりも高い。PLL回路を局部発振器として
用いるときの重要な特性は、チャネル幅(channelisati
on)、すなわち出力チャネル間隔又は分解能である。
局部発振信号を合成するために、位相雑音が少なく、出
力が安定した水晶発振器のような単一の基準信号源を用
いている。この単一の基準信号源から局部発振信号を合
成するには、位相同期ループ(phase-locked loop:以
下、PLL回路という。)を用いるのが一般的である。
PLL回路は、適切な基準信号源からの基準信号に位相
同期した出力信号を生成する発振回路である。この出力
信号の望ましい無線帯域の周波数は、一般的に、基準信
号の周波数よりも高い。PLL回路を局部発振器として
用いるときの重要な特性は、チャネル幅(channelisati
on)、すなわち出力チャネル間隔又は分解能である。
【0003】PLL回路としては、以下のような種類が
知られている。
知られている。
【0004】最も古く、最も単純な種類は、単ループ、
分周比が整数NであるPLL回路(以下、整数N型PL
L回路という。)である。この整数N型PLL回路で
は、出力信号は、分周比Nが整数の分周器を介してPL
L回路の位相比較器にフィードバックされる。通常、比
較信号は、基準信号を、分周比Rが整数の分周器(以
下、基準信号分周器という。)で分周することで得られ
る。出力チャネル間隔は、比較信号の周波数に等しい。
この種類のPLL回路は、よく研究され、十分に低電力
であり、電池による駆動に適している。しかし、この簡
単な種類のPLL回路では、高い周波数においてチャネ
ル間隔が狭い出力信号が得られるように分周比R,Mを
設定すると、位相雑音の問題が生じる。
分周比が整数NであるPLL回路(以下、整数N型PL
L回路という。)である。この整数N型PLL回路で
は、出力信号は、分周比Nが整数の分周器を介してPL
L回路の位相比較器にフィードバックされる。通常、比
較信号は、基準信号を、分周比Rが整数の分周器(以
下、基準信号分周器という。)で分周することで得られ
る。出力チャネル間隔は、比較信号の周波数に等しい。
この種類のPLL回路は、よく研究され、十分に低電力
であり、電池による駆動に適している。しかし、この簡
単な種類のPLL回路では、高い周波数においてチャネ
ル間隔が狭い出力信号が得られるように分周比R,Mを
設定すると、位相雑音の問題が生じる。
【0005】次に重要なPLL回路の種類は、分周比が
分数NであるPLL回路(以下、分数N型PLL回路と
いう。)である。この分数N型PLL回路は、フィード
バック分周器の分周比が整数以外に分数も含むことを除
いて、整数N型PLL回路と同じ回路構成を有する。し
たがって、出力信号のチャネル間隔も、比較信号の周波
数の分数である。しかし、低雑音及び低電力の分数N型
PLL回路を実現することは困難である。高性能な分数
N型PLL回路は、回路構成が複雑であり、シリコン基
盤上で広い面積を占め、他の低雑音回路と同じダイ(di
e)に組み合わせることは困難である。
分数NであるPLL回路(以下、分数N型PLL回路と
いう。)である。この分数N型PLL回路は、フィード
バック分周器の分周比が整数以外に分数も含むことを除
いて、整数N型PLL回路と同じ回路構成を有する。し
たがって、出力信号のチャネル間隔も、比較信号の周波
数の分数である。しかし、低雑音及び低電力の分数N型
PLL回路を実現することは困難である。高性能な分数
N型PLL回路は、回路構成が複雑であり、シリコン基
盤上で広い面積を占め、他の低雑音回路と同じダイ(di
e)に組み合わせることは困難である。
【0006】PLL回路の第3の種類は、マルチプルダ
イレクトデジタルシンセサイザ(Multiplied Direct Di
gital Synthesizer)方式のPLL回路(以下、マルチ
プルDDSPLL回路という。)である。このマルチプ
ルDDSPLL回路では、基準周波数は、ルックアップ
テーブルを用いた可変クロックレートのA/D変換器を
用いて合成され、可変比較周波数を生成する。フィード
バック回路の分周比は、位相比較器の出力スペクトルに
起因した位相雑音の影響を最小にするように、通常、あ
る程度低い値に固定されている。チャネル間隔は、クロ
ックレート、A/D変換器の量子化ステップ、ルックア
ップテーブルの細かさに依存する。出力分解能は、通
常、数Hzである。しかし、この種類のPLL回路は、
消費電力が大きく、主として、主電源装置に用いられて
いる。
イレクトデジタルシンセサイザ(Multiplied Direct Di
gital Synthesizer)方式のPLL回路(以下、マルチ
プルDDSPLL回路という。)である。このマルチプ
ルDDSPLL回路では、基準周波数は、ルックアップ
テーブルを用いた可変クロックレートのA/D変換器を
用いて合成され、可変比較周波数を生成する。フィード
バック回路の分周比は、位相比較器の出力スペクトルに
起因した位相雑音の影響を最小にするように、通常、あ
る程度低い値に固定されている。チャネル間隔は、クロ
ックレート、A/D変換器の量子化ステップ、ルックア
ップテーブルの細かさに依存する。出力分解能は、通
常、数Hzである。しかし、この種類のPLL回路は、
消費電力が大きく、主として、主電源装置に用いられて
いる。
【0007】単ループのPLL回路の欠点は、2つのP
LL回路を組み合わせることにより、改善される。以
下、PLL回路を2つ組み合わせた回路をデュアルルー
プPLL回路という。
LL回路を組み合わせることにより、改善される。以
下、PLL回路を2つ組み合わせた回路をデュアルルー
プPLL回路という。
【0008】図3及び図4に、デュアルループPLL回
路の2つの具体的な回路構成を示す。各PLL回路は、
同一の構成要素を含む2つのPLL62a及び62bを
有し、これらの基準数字は文字a及びbによって区別さ
れる。どちらの回路でも、各PLL62は、次の構成要
素からなる。基準信号分周器52は、共通の基準信号源
51からの基準信号を分周し、比較信号を生成する。比
較信号は、フィードバック信号との比較をする位相比較
器53に供給される。位相比較器53の出力は、比較信
号とフィードバック信号の位相差を表し、低域フィルタ
リングするループフィルタ(loop filter)54を介し
て電圧制御発振器(voltage controlledoscillator:
以下、VCOという。)55に制御信号として供給され
る。VCO55は、入力される制御信号の電圧に応じた
周波数の信号を発生する。フィードバックループ61
は、VCO55の出力と位相比較器53の間に接続さ
れ、フィードバック信号を供給する。フィードバックル
ープ61内には、プリスケーラ(pre-scaler)63と分
周比Mの分周器57を含む分周器が接続されている。プ
リスケーラ63は、出力パルスAをカウントするように
なされたスワロカウンタ(swallow counter)58によ
って制御され、P又は(P+1)周期をカウントするデ
ュアルモジュロ(dual modulus)プリスケーラ63を含
み、分周器のデュアル分周比は整数N=M・P+Aであ
る。各ループ61に整数の分周比を割り当てることで、
デュアルループPLL回路は、低電力、高集積利用に適
するようになる。
路の2つの具体的な回路構成を示す。各PLL回路は、
同一の構成要素を含む2つのPLL62a及び62bを
有し、これらの基準数字は文字a及びbによって区別さ
れる。どちらの回路でも、各PLL62は、次の構成要
素からなる。基準信号分周器52は、共通の基準信号源
51からの基準信号を分周し、比較信号を生成する。比
較信号は、フィードバック信号との比較をする位相比較
器53に供給される。位相比較器53の出力は、比較信
号とフィードバック信号の位相差を表し、低域フィルタ
リングするループフィルタ(loop filter)54を介し
て電圧制御発振器(voltage controlledoscillator:
以下、VCOという。)55に制御信号として供給され
る。VCO55は、入力される制御信号の電圧に応じた
周波数の信号を発生する。フィードバックループ61
は、VCO55の出力と位相比較器53の間に接続さ
れ、フィードバック信号を供給する。フィードバックル
ープ61内には、プリスケーラ(pre-scaler)63と分
周比Mの分周器57を含む分周器が接続されている。プ
リスケーラ63は、出力パルスAをカウントするように
なされたスワロカウンタ(swallow counter)58によ
って制御され、P又は(P+1)周期をカウントするデ
ュアルモジュロ(dual modulus)プリスケーラ63を含
み、分周器のデュアル分周比は整数N=M・P+Aであ
る。各ループ61に整数の分周比を割り当てることで、
デュアルループPLL回路は、低電力、高集積利用に適
するようになる。
【0009】両方の回路で、各ループ62の出力信号
は、混合器(第1の回路では59、第2の回路では5
9’の数字で示す)に出力されて出力信号と混合され
る。図3に示す第1のデュアルループPLL回路では、
混合器59の出力はデュアルループPLL回路全体の出
力になる。通常、混合器59は、2つのPLL62a及
び62bの出力信号の周波数和を生成する。
は、混合器(第1の回路では59、第2の回路では5
9’の数字で示す)に出力されて出力信号と混合され
る。図3に示す第1のデュアルループPLL回路では、
混合器59の出力はデュアルループPLL回路全体の出
力になる。通常、混合器59は、2つのPLL62a及
び62bの出力信号の周波数和を生成する。
【0010】図4に示す第2のデュアルPLL構成で
は、混合器59’の出力は、第2のループ62bに供給
される。この場合、混合器59’は、通常、2つのルー
プ62a及び62bの出力信号の周波数差を生成し、第
2のループ62bのVCO55bの出力信号は、第1の
回路の混合器59の出力周波数と同じで、全体の出力信
号となる。
は、混合器59’の出力は、第2のループ62bに供給
される。この場合、混合器59’は、通常、2つのルー
プ62a及び62bの出力信号の周波数差を生成し、第
2のループ62bのVCO55bの出力信号は、第1の
回路の混合器59の出力周波数と同じで、全体の出力信
号となる。
【0011】図3に示す第1の回路は、低電力である
が、図4に示す第2の回路は、低位相雑音である。デュ
アルループPLL回路は、一般にマルチプルDDSPL
L回路程には高い出力分解能を有しないが、非常に小さ
い電力を消費するので、移動電話機のような電池によっ
て作動する装置には非常に適している。
が、図4に示す第2の回路は、低位相雑音である。デュ
アルループPLL回路は、一般にマルチプルDDSPL
L回路程には高い出力分解能を有しないが、非常に小さ
い電力を消費するので、移動電話機のような電池によっ
て作動する装置には非常に適している。
【0012】
【発明が解決しようとする課題】携帯利用のデュアルル
ープPLL回路の主な欠点は、大きな電力消費というこ
とであり、低減することが望まれる。本発明は、上述の
実情に鑑みて提案されるものであって、消費電力を低下
させたデュアルループPLL装置、モノリシック集積回
路及び移動電話機を提供することを目的とする。
ープPLL回路の主な欠点は、大きな電力消費というこ
とであり、低減することが望まれる。本発明は、上述の
実情に鑑みて提案されるものであって、消費電力を低下
させたデュアルループPLL装置、モノリシック集積回
路及び移動電話機を提供することを目的とする。
【0013】
【課題を解決するための手段】本発明は、第1の比較信
号が入力し、第1の比較信号に位相同期した第1の出力
信号を出力するようになされた第1の位相同期ループ回
路と、第2の比較信号が入力し、主出力信号を出力する
ようになされ、出力信号をフィードバックする第2のフ
ィードバックループを備え、上記第2のフィードバック
ループは少なくとも第2の分周器を含む第2の位相同期
ループ回路とを備えるデュアルループ位相同期ループ装
置を提供する。ここで、第2の位相同期ループ回路にお
いて、第2のフィードバックループの第2の分周器の後
段に混合器が接続され、混合器は、第1の入力端子に第
1の出力信号を、第2の入力端子に第2の分周器を介し
てフィードバックされる主出力信号を受け取り、混合さ
れた信号を第2のフィードバックループに出力する。
号が入力し、第1の比較信号に位相同期した第1の出力
信号を出力するようになされた第1の位相同期ループ回
路と、第2の比較信号が入力し、主出力信号を出力する
ようになされ、出力信号をフィードバックする第2のフ
ィードバックループを備え、上記第2のフィードバック
ループは少なくとも第2の分周器を含む第2の位相同期
ループ回路とを備えるデュアルループ位相同期ループ装
置を提供する。ここで、第2の位相同期ループ回路にお
いて、第2のフィードバックループの第2の分周器の後
段に混合器が接続され、混合器は、第1の入力端子に第
1の出力信号を、第2の入力端子に第2の分周器を介し
てフィードバックされる主出力信号を受け取り、混合さ
れた信号を第2のフィードバックループに出力する。
【0014】好ましくは、第1の比較信号と第2の比較
信号は、同じ周波数を有する。好ましくは、第1の比較
信号と第2の比較信号は、同期している。これらの関係
(measure)によって、デュアルループPLL回路の出
力信号でのスプリアス(suprii)が生成されにくくな
る。
信号は、同じ周波数を有する。好ましくは、第1の比較
信号と第2の比較信号は、同期している。これらの関係
(measure)によって、デュアルループPLL回路の出
力信号でのスプリアス(suprii)が生成されにくくな
る。
【0015】好ましくは、中間分周器を備え、第1の出
力信号は中間分周器を介して混合器に入力される。
力信号は中間分周器を介して混合器に入力される。
【0016】好ましくは、中間分周器の周波数比は、第
1の比較信号の周波数と第2の比較信号の周波数の比の
整数倍である。これによって、混合器から出力された信
号の分周比での整数変化を有する主出力信号の周波数変
化を、第2の分周器の分周比でのすべての整数変化を有
する主出力信号の周波数での変化の整数倍にすることが
できる。したがって、中間分周器は、各ループにおいて
ループ間で整合する出力周波数の変化を与える。したが
って、分解能は、第1の位相同期ループの分周比の整数
変化を有する出力周波数にわたって一定に保たれる。
1の比較信号の周波数と第2の比較信号の周波数の比の
整数倍である。これによって、混合器から出力された信
号の分周比での整数変化を有する主出力信号の周波数変
化を、第2の分周器の分周比でのすべての整数変化を有
する主出力信号の周波数での変化の整数倍にすることが
できる。したがって、中間分周器は、各ループにおいて
ループ間で整合する出力周波数の変化を与える。したが
って、分解能は、第1の位相同期ループの分周比の整数
変化を有する出力周波数にわたって一定に保たれる。
【0017】好ましくは、中間分周器の分周比は、第1
の比較周波数と所望のチャネル間隔の比を乗じた上記第
2の分周器の分周比に等しく設定される。したがって、
中間分周器の分周比によって、所望のチャンネル間隔を
制御し、第1の位相同期バックループは、第2の位相同
期ループ回路によるよりも、主出力信号の周波数の精密
な制御ができる。
の比較周波数と所望のチャネル間隔の比を乗じた上記第
2の分周器の分周比に等しく設定される。したがって、
中間分周器の分周比によって、所望のチャンネル間隔を
制御し、第1の位相同期バックループは、第2の位相同
期ループ回路によるよりも、主出力信号の周波数の精密
な制御ができる。
【0018】
【発明の実施の形態】以下、本発明に係るデュアルルー
プ位相同期ループ装置、モノリシック集積回路及び移動
電話機について、図面を参照して詳細に説明する。理解
に供するために、本発明を図面に示す具体例を参照して
説明するが、本発明は、この具体例に限定されるもので
はない。
プ位相同期ループ装置、モノリシック集積回路及び移動
電話機について、図面を参照して詳細に説明する。理解
に供するために、本発明を図面に示す具体例を参照して
説明するが、本発明は、この具体例に限定されるもので
はない。
【0019】図1は、本発明を適用したデュアルループ
PLL回路(dual loop phase-locked loop)の具体的
な回路構成を示すブロック図である。このデュアルルー
プPLL回路は、図1に示すように、2つのPLL回路
21a,21bを備える。これらのPLL回路21a,
21bは、同じ機能の構成要素(回路)を有するので、
先ず、共通部分について説明する。なお、2つのPLL
回路21a,21bを特に区別する必要がないときは、
アルファベットa,bを削除して、PLL回路21とい
う。
PLL回路(dual loop phase-locked loop)の具体的
な回路構成を示すブロック図である。このデュアルルー
プPLL回路は、図1に示すように、2つのPLL回路
21a,21bを備える。これらのPLL回路21a,
21bは、同じ機能の構成要素(回路)を有するので、
先ず、共通部分について説明する。なお、2つのPLL
回路21a,21bを特に区別する必要がないときは、
アルファベットa,bを削除して、PLL回路21とい
う。
【0020】PLL回路21は、図1に示すように、基
準信号分周器12を備える。基準信号分周器12には、
PLL回路21a,21bに共通の基準信号源11から
の基準信号が供給される。基準信号分周器12は、基準
信号の周波数を整数Rで分周し、分周された信号を位相
比較器13に比較信号として出力する。
準信号分周器12を備える。基準信号分周器12には、
PLL回路21a,21bに共通の基準信号源11から
の基準信号が供給される。基準信号分周器12は、基準
信号の周波数を整数Rで分周し、分周された信号を位相
比較器13に比較信号として出力する。
【0021】位相比較器13は、比較信号の位相とフィ
ードバック信号の位相を比較し、これらの信号の位相差
を、制御信号として出力する。そして、制御信号は、ル
ープフィルタ14に供給される。位相比較器13の出力
は、位相差の極性、すなわち正と負によって流れる方向
が切り換えられる電流源(current source)であり、そ
の継続期間(duration)は、位相差に等しい。ループフ
ィルタ14は、例えばコンデンサ等の積分器を備え、位
相比較器13からの制御信号の電流を電圧に変換する。
また、ループフィルタ14は、フィルタ回路を備え、制
御信号の低域成分を通過させる。
ードバック信号の位相を比較し、これらの信号の位相差
を、制御信号として出力する。そして、制御信号は、ル
ープフィルタ14に供給される。位相比較器13の出力
は、位相差の極性、すなわち正と負によって流れる方向
が切り換えられる電流源(current source)であり、そ
の継続期間(duration)は、位相差に等しい。ループフ
ィルタ14は、例えばコンデンサ等の積分器を備え、位
相比較器13からの制御信号の電流を電圧に変換する。
また、ループフィルタ14は、フィルタ回路を備え、制
御信号の低域成分を通過させる。
【0022】ループフィルタ14によってフィルタリン
グされた制御信号は、電圧制御発振器(voltage contro
lled oscillator:以下、VCOという。)VCO15
に供給される。VCO15は、入力される制御信号によ
って制御される周波数の出力信号を発生する。
グされた制御信号は、電圧制御発振器(voltage contro
lled oscillator:以下、VCOという。)VCO15
に供給される。VCO15は、入力される制御信号によ
って制御される周波数の出力信号を発生する。
【0023】VCO15の出力信号は、フィードバック
ループ19を介して位相比較器13にフィードバックさ
れる。すなわち、フィードバックループ19の出力は、
位相比較器13で比較信号と比較されるフィードバック
信号である。フィードバックループ19は、図1に示す
ように、直列に接続されたプリスケーラ(pre-scaler)
22と分周器17を備え、プリスケーラ22は、スワロ
カウンタ(swallow counter)18によって制御される
デュアルモジュロプリスケーラ(dual moduluspre-sale
r)16からなる。デュアルモジュロプリスケーラ16
は、PLL回路21の出力信号をPと(P+1)のいず
れかの分周比によって分周する。スワロカウンタ18
は、所定のカウント値を有するカウンタからなり、デュ
アルモジュロプリスケーラ16の出力パルスをカウント
して、そのカウント値がカウント値Aになるまでは、デ
ュアルモジュロプリスケーラ16の分周比がP又は(P
+1)の一方になり、カウント値Aを越えるとP又は
(P+1)の他方になるように制御する。分周器17
は、入力信号を整数の分周比Mによって分周する。
ループ19を介して位相比較器13にフィードバックさ
れる。すなわち、フィードバックループ19の出力は、
位相比較器13で比較信号と比較されるフィードバック
信号である。フィードバックループ19は、図1に示す
ように、直列に接続されたプリスケーラ(pre-scaler)
22と分周器17を備え、プリスケーラ22は、スワロ
カウンタ(swallow counter)18によって制御される
デュアルモジュロプリスケーラ(dual moduluspre-sale
r)16からなる。デュアルモジュロプリスケーラ16
は、PLL回路21の出力信号をPと(P+1)のいず
れかの分周比によって分周する。スワロカウンタ18
は、所定のカウント値を有するカウンタからなり、デュ
アルモジュロプリスケーラ16の出力パルスをカウント
して、そのカウント値がカウント値Aになるまでは、デ
ュアルモジュロプリスケーラ16の分周比がP又は(P
+1)の一方になり、カウント値Aを越えるとP又は
(P+1)の他方になるように制御する。分周器17
は、入力信号を整数の分周比Mによって分周する。
【0024】2つのPLL回路21a,21bは、以下
のように動作が異なる。
のように動作が異なる。
【0025】第1のPLL回路21aでは、スワロカウ
ンタ18aのリセット入力には、分周器17aの出力が
接続されている。したがって、スワロカウンタ18a
は、そのカウント値が所定のカウント値M1中のカウン
ト値A1になるまでは、デュアルモジュロプリスケーラ
16aの分周比が(P1+1)となり、それ以外のカウ
ント値ではP1になるように制御する。したがって、第
1のPLL回路21aのフィードバックループ19aの
分周器は、プリスケーラ22aを備え、この分周器は、
式(1)によって与えられる整数の分周比N1を有して
いる。ここで、M1は、分周器23aの分周比である。
ンタ18aのリセット入力には、分周器17aの出力が
接続されている。したがって、スワロカウンタ18a
は、そのカウント値が所定のカウント値M1中のカウン
ト値A1になるまでは、デュアルモジュロプリスケーラ
16aの分周比が(P1+1)となり、それ以外のカウ
ント値ではP1になるように制御する。したがって、第
1のPLL回路21aのフィードバックループ19aの
分周器は、プリスケーラ22aを備え、この分周器は、
式(1)によって与えられる整数の分周比N1を有して
いる。ここで、M1は、分周器23aの分周比である。
【0026】N1=M1・P1+A1 (1) 第2のPLL回路21bでは、スワロカウンタ18bの
リセット入力には、分周器17bの出力が接続されてい
ない。すなわち、スワロカウンタ18bは、デュアルモ
ジュロプリスケーラ16bの出力パルスをカウントし、
デュアルモジュロプリスケーラ16bの分周比は、スワ
ロカウンタ18bのカウント値がカウント値A2になる
まではP2となり、それ以外のカウント値では(P2+
1)となる。したがって、プリスケーラ22bの平均分
周比P2’は、式(2)によって与えられる。
リセット入力には、分周器17bの出力が接続されてい
ない。すなわち、スワロカウンタ18bは、デュアルモ
ジュロプリスケーラ16bの出力パルスをカウントし、
デュアルモジュロプリスケーラ16bの分周比は、スワ
ロカウンタ18bのカウント値がカウント値A2になる
まではP2となり、それ以外のカウント値では(P2+
1)となる。したがって、プリスケーラ22bの平均分
周比P2’は、式(2)によって与えられる。
【0027】 P2’=(P2+1)−(A/P2) (2) 混合器26は、第2のPLL回路21bのフィードバッ
クループ19bにおいてプリスケーラ22bの後段に接
続されており、プリスケーラ22bの出力が第1の入力
端子に供給される。ここで、プリスケーラ22bは、フ
ィードバックループ19bにおける初段の分周器を構成
している。混合器26の第2の入力端子には、第1のP
LL回路21aの出力信号が中間プリスケーラ19を介
して入力される。中間プリスケーラ19は、第1のPL
L回路21aから出力された第1の出力信号を整数の分
周比P3で分周する。混合器26は、2つの入力を混合
し、その出力をフィードバックループ19b、例えば分
周器17bにフィードバックする。
クループ19bにおいてプリスケーラ22bの後段に接
続されており、プリスケーラ22bの出力が第1の入力
端子に供給される。ここで、プリスケーラ22bは、フ
ィードバックループ19bにおける初段の分周器を構成
している。混合器26の第2の入力端子には、第1のP
LL回路21aの出力信号が中間プリスケーラ19を介
して入力される。中間プリスケーラ19は、第1のPL
L回路21aから出力された第1の出力信号を整数の分
周比P3で分周する。混合器26は、2つの入力を混合
し、その出力をフィードバックループ19b、例えば分
周器17bにフィードバックする。
【0028】ここで、デュアルループPLL回路の動作
について説明する。
について説明する。
【0029】第1及び第2のPLL回路21a,21b
に入力される第1及び第2の比較信号は、それぞれ共通
の基準信号源11からの基準信号に同期している。第1
のPLL回路21aは、実質的には、単独で標準的な単
ループの分周比が整数NであるPLL(以下、整数N型
PLL回路という。)を構成している。これによって、
基準信号分周器12aから出力される第1の比較信号に
位相が同期した第1の出力信号が生成される。第1の出
力信号は、周波数F1を有し、基準信号源11の基準周
波数Frefと式(3)の関係を有する。
に入力される第1及び第2の比較信号は、それぞれ共通
の基準信号源11からの基準信号に同期している。第1
のPLL回路21aは、実質的には、単独で標準的な単
ループの分周比が整数NであるPLL(以下、整数N型
PLL回路という。)を構成している。これによって、
基準信号分周器12aから出力される第1の比較信号に
位相が同期した第1の出力信号が生成される。第1の出
力信号は、周波数F1を有し、基準信号源11の基準周
波数Frefと式(3)の関係を有する。
【0030】F1=Fref・N1/R1 (3) 中間分周器25からの信号出力の周波数F1’は、式
(4)によって与えられる。
(4)によって与えられる。
【0031】F’1=F1/P3 (4) 第2のPLL回路21bは、混合器26の出力信号を、
基準信号源11からの基準信号を基準信号分周器12b
で分周した第2の比較信号に位相同期させている。本質
的なことではないが、例えば2つのPLL回路21a,
21bの比較信号の周波数は、基準信号分周器12a,
12bの分周比を同じ値に設定することによって、等し
くされる。これによって、主出力信号のスプリアスが低
下する。
基準信号源11からの基準信号を基準信号分周器12b
で分周した第2の比較信号に位相同期させている。本質
的なことではないが、例えば2つのPLL回路21a,
21bの比較信号の周波数は、基準信号分周器12a,
12bの分周比を同じ値に設定することによって、等し
くされる。これによって、主出力信号のスプリアスが低
下する。
【0032】第2のPLL回路21bでは、VCO15
bを制御することによって、混合器26の出力周波数F
2’は、式(5)で与えられる値になる。
bを制御することによって、混合器26の出力周波数F
2’は、式(5)で与えられる値になる。
【0033】F2’=Fref・M2/R2 (5) 第2のPLL回路21bの出力信号は、デュアルループ
PLL回路の主出力信号であるとともに、第2のPLL
回路21bのフィードバックループ19bを介してフィ
ードバックされる。フィードバックループ19bの混合
器26にプリスケーラ22bを介して入力される入力周
波数F0’と、主出力信号の周波数F0の関係は、式
(6)で与えられる。
PLL回路の主出力信号であるとともに、第2のPLL
回路21bのフィードバックループ19bを介してフィ
ードバックされる。フィードバックループ19bの混合
器26にプリスケーラ22bを介して入力される入力周
波数F0’と、主出力信号の周波数F0の関係は、式
(6)で与えられる。
【0034】F0’=F0/P2’ (6) 混合器26では、周波数の加算又は周波数の減算を行う
が、この具体例では、周波数の減算を行う。そして、主
出力信号の周波数は、式(3)〜(6)から導かれる次
の式で与えられる。
が、この具体例では、周波数の減算を行う。そして、主
出力信号の周波数は、式(3)〜(6)から導かれる次
の式で与えられる。
【0035】 F0=Fref((N1/R1P3)+(M2/R2))・P2’ (7) 例えば、様々なプリスケーラ及び分周器の分周比は、主
出力信号の周波数及びチャネル間隔が所定の設計値とな
るように選択される。なお、式(7)に示すように、第
2のPLL回路21bのフィードバック19bの分周比
M2を1変化させると、主出力信号の周波数は、dF
0(式(8))変化する。
出力信号の周波数及びチャネル間隔が所定の設計値とな
るように選択される。なお、式(7)に示すように、第
2のPLL回路21bのフィードバック19bの分周比
M2を1変化させると、主出力信号の周波数は、dF
0(式(8))変化する。
【0036】 dF0=(Fref/R2)・R2’ (8) 同様に、第1のPLL回路21aのフィードバックルー
プ19aの全体の分周器の分周比N1を1変化させる
と、出力信号の周波数は、dF0(式(9))変化す
る。
プ19aの全体の分周器の分周比N1を1変化させる
と、出力信号の周波数は、dF0(式(9))変化す
る。
【0037】 dF0=(Fref/R1)・(P2’/P3) (9) 分周比R1,R2は、例えば等しく、又は少なくとも似て
いる(similar)ときは、式(8)及び式(9)から明
らかなように、第1のPLL回路21aのフィードバッ
クループ19aにおけるフィードバック分周器の分周比
を1変化させたとき、分周比P3を大きくすると、出力
信号の周波数の変化は小さくなる。したがって、第1の
PLL回路21aに式(9)を適用することができ、中
間分周器25の分周比P3は、式(10)に応じた所望
のチャネル間隔に基づいて設定することができる。
いる(similar)ときは、式(8)及び式(9)から明
らかなように、第1のPLL回路21aのフィードバッ
クループ19aにおけるフィードバック分周器の分周比
を1変化させたとき、分周比P3を大きくすると、出力
信号の周波数の変化は小さくなる。したがって、第1の
PLL回路21aに式(9)を適用することができ、中
間分周器25の分周比P3は、式(10)に応じた所望
のチャネル間隔に基づいて設定することができる。
【0038】 P3=(P2’・Fref)/(R1・Fsep) (10) 分周比M2又は分周比N1を1変化させると、生成される
出力信号の周波数の変化の比も整数であり、広い出力周
波数帯域に亘ってチャネル間隔の整合性が得られる。こ
のためには、式(8)及び式(9)からも明らかよう
に、中間分周器25の分周比は、第1の比較信号の周波
数と第2の比較信号の周波数の比の整数倍としなければ
ならない。
出力信号の周波数の変化の比も整数であり、広い出力周
波数帯域に亘ってチャネル間隔の整合性が得られる。こ
のためには、式(8)及び式(9)からも明らかよう
に、中間分周器25の分周比は、第1の比較信号の周波
数と第2の比較信号の周波数の比の整数倍としなければ
ならない。
【0039】混合器26への入力周波数F0’を最小に
するために、分周比P2’、したがって分周比P2をでき
るだけ高くすることが望ましい。なお、このことは、追
従(settle)時間は、比較信号の周波数に反比例し、位
相雑音は、比較信号の周波数が増加するにつれ減少する
ので、第2のPLL回路21bにおける所定の出力周波
数における比較周波数を最高にするために、第2のPL
L回路21bにおけるフィードバックループ19bの全
体の分周比(式(7)におけるM2P2’)を最小にする
必要があるとともに、それらの間で均衡が取れていなけ
ればならない。このデュアルループPLL回路における
具体的な分周比を、次の表に示す。
するために、分周比P2’、したがって分周比P2をでき
るだけ高くすることが望ましい。なお、このことは、追
従(settle)時間は、比較信号の周波数に反比例し、位
相雑音は、比較信号の周波数が増加するにつれ減少する
ので、第2のPLL回路21bにおける所定の出力周波
数における比較周波数を最高にするために、第2のPL
L回路21bにおけるフィードバックループ19bの全
体の分周比(式(7)におけるM2P2’)を最小にする
必要があるとともに、それらの間で均衡が取れていなけ
ればならない。このデュアルループPLL回路における
具体的な分周比を、次の表に示す。
【0040】
【表1】
【0041】この具体例では、比較信号の周波数は、分
解能の80倍である。第1のPLL回路21aの出力信
号の周波数は大きなステップを有するので、第1のPL
L回路21aのVCO15aは、少なくとも1.5オク
ターブの同調範囲を有する広帯域のVCOでなければな
らない。このVCO15aに求められる位相雑音はかな
り緩いので、VCO15aは、デジタルVCOとするこ
とができる。例えば、現在の高速BiCMOS(bipola
r complementary metal oxide semiconductor)の3つ
のインバータ回路をリングして構成される。
解能の80倍である。第1のPLL回路21aの出力信
号の周波数は大きなステップを有するので、第1のPL
L回路21aのVCO15aは、少なくとも1.5オク
ターブの同調範囲を有する広帯域のVCOでなければな
らない。このVCO15aに求められる位相雑音はかな
り緩いので、VCO15aは、デジタルVCOとするこ
とができる。例えば、現在の高速BiCMOS(bipola
r complementary metal oxide semiconductor)の3つ
のインバータ回路をリングして構成される。
【0042】第2のPLL回路21bからの主出力信号
は、混合器26にプリスケーラ22bを介してフィード
バックされ、混合器26は、出力周波数で動作する場合
に比して、小さい電力で動作する。他の利点として、第
2のPLL回路21bのVCO15bは、無線送受信機
回路の使用に適した十分大きな出力電力を有する。これ
によって、シリコンのモノリシック集積回路(monolith
ic integrated circuit:以下、MICという。)で構
成された別の電力増幅回路を設ける必要がない。
は、混合器26にプリスケーラ22bを介してフィード
バックされ、混合器26は、出力周波数で動作する場合
に比して、小さい電力で動作する。他の利点として、第
2のPLL回路21bのVCO15bは、無線送受信機
回路の使用に適した十分大きな出力電力を有する。これ
によって、シリコンのモノリシック集積回路(monolith
ic integrated circuit:以下、MICという。)で構
成された別の電力増幅回路を設ける必要がない。
【0043】中間分周器25の分周比P3を高くするこ
とによって、混合器26をデジタル回路で構成すること
ができる。例えば、Dフリップフロップを用いて、クロ
ック入力とデータ入力を2つの入力とすることができ
る。このようなDフリップフロップは、2つの入力端子
に入力された信号の周波数減算を行う。
とによって、混合器26をデジタル回路で構成すること
ができる。例えば、Dフリップフロップを用いて、クロ
ック入力とデータ入力を2つの入力とすることができ
る。このようなDフリップフロップは、2つの入力端子
に入力された信号の周波数減算を行う。
【0044】混合器26がアナログ回路で構成されてい
るには、出力を低域フィルタリング又は高域フィルタリ
ングすることによって、周波数減算又は周波数加算を行
うようなされる。低周波数帯域の抽出は、混合器26の
出力が供給される分周器17bによって行われる。
るには、出力を低域フィルタリング又は高域フィルタリ
ングすることによって、周波数減算又は周波数加算を行
うようなされる。低周波数帯域の抽出は、混合器26の
出力が供給される分周器17bによって行われる。
【0045】符号10によって境界が示されるデュアル
ループPLL回路は、単一シリコンMICで構成するこ
とができる。フィルタ14a,14bを、MIC10に
含まれないように構成することもできる。この場合の境
界は、破線で表される。
ループPLL回路は、単一シリコンMICで構成するこ
とができる。フィルタ14a,14bを、MIC10に
含まれないように構成することもできる。この場合の境
界は、破線で表される。
【0046】本発明によって、多くの利益が得られる。
第2のPLL回路21bのフィードバックループ19b
に混合器26を設けることによって、デュアルループP
LL回路の消費電力を低減することができる。主出力信
号は、初段の分周器22bによって分周された後、混合
器26に供給される。混合器26は、低周波数で駆動さ
れるので、消費電流は小さい。また、混合器26での消
費電力を増加させることなく、第2のPLL回路21b
からの主出力信号の電力を大きくすることができる。こ
れは、主出力信号は、直接混合器26に供給されるので
はく、初段の分周器22b、すなわちプリスケーラ22
bを介して供給されるからである。したがって、図3及
び図4に示す従来のデュアルループPLL回路と比較す
ると、本発明を適用したデュアルループPLL回路の消
費電力は低い。図3及び図4に示す従来のデュアルルー
プPLL回路においては、混合器の少なくとも1つの入
力端子には、主出力信号が供給され、混合器はその周波
数で動作するので、消費電力が大きい。本発明では、図
3に示す第1のPLL回路62aの欠点、すなわち混合
器59の出力電力は制限されており、現在の移動電話機
に共通に用いられているループ送信回路に適さないとい
う欠点が、解決される。
第2のPLL回路21bのフィードバックループ19b
に混合器26を設けることによって、デュアルループP
LL回路の消費電力を低減することができる。主出力信
号は、初段の分周器22bによって分周された後、混合
器26に供給される。混合器26は、低周波数で駆動さ
れるので、消費電流は小さい。また、混合器26での消
費電力を増加させることなく、第2のPLL回路21b
からの主出力信号の電力を大きくすることができる。こ
れは、主出力信号は、直接混合器26に供給されるので
はく、初段の分周器22b、すなわちプリスケーラ22
bを介して供給されるからである。したがって、図3及
び図4に示す従来のデュアルループPLL回路と比較す
ると、本発明を適用したデュアルループPLL回路の消
費電力は低い。図3及び図4に示す従来のデュアルルー
プPLL回路においては、混合器の少なくとも1つの入
力端子には、主出力信号が供給され、混合器はその周波
数で動作するので、消費電力が大きい。本発明では、図
3に示す第1のPLL回路62aの欠点、すなわち混合
器59の出力電力は制限されており、現在の移動電話機
に共通に用いられているループ送信回路に適さないとい
う欠点が、解決される。
【0047】これらの利点によって、本発明を適用した
デュアルループPLL回路をMICで構成することがで
きる。
デュアルループPLL回路をMICで構成することがで
きる。
【0048】上述した具体例では、例えばVCO15a
の出力信号は、中間分周器25を介して混合器26に供
給されているが、例えばVCO15aの出力信号を直接
混合器26に供給するようにしてもよい。なお、消費電
力の観点からは、中間分周器25を設ける方がよい。
の出力信号は、中間分周器25を介して混合器26に供
給されているが、例えばVCO15aの出力信号を直接
混合器26に供給するようにしてもよい。なお、消費電
力の観点からは、中間分周器25を設ける方がよい。
【0049】すなわち、混合器26による消費電力を小
さくすることができる。また、混合器26に入力する2
つの信号の周波数の差を大きくすることによって、混合
器26の出力において、周波数和信号と周波数差信号を
容易に分離することができる。このことは、図3及び図
4に示した従来のデュアルループPLL回路では、困難
である。
さくすることができる。また、混合器26に入力する2
つの信号の周波数の差を大きくすることによって、混合
器26の出力において、周波数和信号と周波数差信号を
容易に分離することができる。このことは、図3及び図
4に示した従来のデュアルループPLL回路では、困難
である。
【0050】また、中間分周器25には、混合器26に
入力される信号の周波数を低下させるという利点があ
る。これによって、消費電力を低下させるとともに、混
合器26をデジタル回路、例えばDフリップフロップで
構成することができる。このようなデジタル化によっ
て、デュアルループPLL回路をチップ上に集積する際
の設計を簡単にすることができる。
入力される信号の周波数を低下させるという利点があ
る。これによって、消費電力を低下させるとともに、混
合器26をデジタル回路、例えばDフリップフロップで
構成することができる。このようなデジタル化によっ
て、デュアルループPLL回路をチップ上に集積する際
の設計を簡単にすることができる。
【0051】図2は、図1に示したMIC10に相当す
るMIC34を備える移動電話機の構成を示すブロック
図である。デュアルループPLL回路を備えるMIC3
4からの主出力信号は、混合器35に供給され、アンテ
ナ31から受信回路32を介して供給された受信信号を
周波数変換する局部発振器信号として用いられる。変換
された受信信号は、復調回路36に供給されて復調さ
れ、オーディオ信号が再生されて、スピーカ37に供給
される。同様に、マイクロフォン39に入力されたオー
ディオ信号は、変調器38で変調され、混合器35に供
給される。混合器35は、MIC34の出力を用い、オ
ーディオ信号を周波数変換して送信信号を生成する。送
信回路33は、送信信号をアンテナ31を介して送信す
る。
るMIC34を備える移動電話機の構成を示すブロック
図である。デュアルループPLL回路を備えるMIC3
4からの主出力信号は、混合器35に供給され、アンテ
ナ31から受信回路32を介して供給された受信信号を
周波数変換する局部発振器信号として用いられる。変換
された受信信号は、復調回路36に供給されて復調さ
れ、オーディオ信号が再生されて、スピーカ37に供給
される。同様に、マイクロフォン39に入力されたオー
ディオ信号は、変調器38で変調され、混合器35に供
給される。混合器35は、MIC34の出力を用い、オ
ーディオ信号を周波数変換して送信信号を生成する。送
信回路33は、送信信号をアンテナ31を介して送信す
る。
【0052】
【発明の効果】上述のように、本発明によると、モノリ
シック集積回路に組み込むのに適し、低消費電力のデュ
アルループ位相同期ループ装置を提供することができ
る。この位相同期ループ回路は、低位相雑音でありなが
ら低消費電力であり、移動電話機のような電池使用に適
する。また、このようなデュアルループ位相同期ループ
装置を組み込んだモノリシック集積回路、このようなデ
ュアルループ位相同期ループ装置を組み込んだ移動電話
機を提供することができる。
シック集積回路に組み込むのに適し、低消費電力のデュ
アルループ位相同期ループ装置を提供することができ
る。この位相同期ループ回路は、低位相雑音でありなが
ら低消費電力であり、移動電話機のような電池使用に適
する。また、このようなデュアルループ位相同期ループ
装置を組み込んだモノリシック集積回路、このようなデ
ュアルループ位相同期ループ装置を組み込んだ移動電話
機を提供することができる。
【図1】本発明を適用したデュアルループPLL回路の
具体的な回路構成を示すブロック図である。
具体的な回路構成を示すブロック図である。
【図2】デュアルループPLL回路を用いた移動電話機
の構成を示すブロック図である。
の構成を示すブロック図である。
【図3】従来のデュアルループPLL回路の回路構成を
示すブロック図である。
示すブロック図である。
【図4】従来のデュアルループPLL回路の回路構成を
示すブロック図である。
示すブロック図である。
11 基準信号源、12 基準信号分周器、13 位相
比較器、14 ループフィルタ、15 VCO、16
デュアルモジュロプリスケーラ、17 分周器、18
スワロカウンタ、25 中間分周器、26 混合器
比較器、14 ループフィルタ、15 VCO、16
デュアルモジュロプリスケーラ、17 分周器、18
スワロカウンタ、25 中間分周器、26 混合器
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5J106 AA04 BB01 CC01 CC21 CC38 CC41 CC52 CC53 CC55 FF08 FF09 GG09 HH09 KK25 KK40 PP03 QQ02 QQ07
Claims (24)
- 【請求項1】 デュアルループ位相同期装置において、 第1の比較信号が入力し、上記第1の比較信号に同期し
た第1の出力信号を出力する第1の位相同期ループ回路
と、 第2の比較信号が入力し、第2の分周器と混合器を含む
第2のフィードバック回路を有し、主出力信号を出力す
るとともに、該主出力信号を上記第2のフィードバック
回路を介してフィードバックする第2の位相同期ループ
回路とを備え、 上記混合器は、上記第2の分周器の後段に接続されてお
り、その第1の入力端子に上記第1の位相同期ループ回
路からの第1の出力信号が供給されるとともに、その第
2の入力端子に上記第2の分周器を介して分周された上
記主出力信号が供給され、上記第1の出力信号と分周さ
れた主出力信号を混合して、フィードバックすることを
特徴とするデュアルループ位相同期装置。 - 【請求項2】 中間分周器を備え、 上記第1の出力信号は、上記第1の位相同期ループ回路
から該中間分周器を介して上記混合器に供給されること
を特徴とする請求項1記載のデュアルループ位相同期ル
ープ装置。 - 【請求項3】 上記中間分周器の分周比は、第1の比較
信号と第2の比較信号の比の整数倍であることを特徴と
する請求項2記載のデュアルループ位相同期ループ装
置。 - 【請求項4】 上記中間分周器の分周比は、上記第1の
比較周波数と所望のチャネル間隔の比を乗じた上記第2
の分周器の分周比であることを特徴とする請求項1記載
のデュアルループ位相同期ループ装置。 - 【請求項5】 上記混合器は、デジタル方式であること
を特徴とする請求項1記載のデュアルループ位相同期ル
ープ装置。 - 【請求項6】 上記混合器は、クロック信号及びデータ
信号を2つの入力信号とするデータフリップフロップで
あることを特徴とする請求項5記載のデュアルループ位
相同期ループ装置。 - 【請求項7】 上記混合器は、上記2つの入力信号の周
波数減算を行うことを特徴とする請求項5記載のデュア
ルループ位相同期ループ装置。 - 【請求項8】 上記第2の分周器は、分数N型分周器を
備え、上記分数N型分周器はデュアルモジュロプリスケ
ーラを備え、上記分数N型分周器は、上記デュアルモジ
ュロプリスケーラの出力に接続されたスワロカウンタに
よって制御されることを特徴とする請求項1記載のデュ
アルループ位相同期ループ装置。 - 【請求項9】 上記第2の位相同期ループ回路は、上記
第2のフィードバックループにおいて上記混合器の後段
に第3の分周器を備えることを特徴とする請求項1記載
のデュアルループ位相同期ループ装置。 - 【請求項10】 上記第1及び第2の比較信号の周波数
は同一であることを特徴とする請求項1記載のデュアル
ループ位相同期ループ装置。 - 【請求項11】 上記第1の位相同期ループ回路は、基
準信号源からの基準信号を分周した上記第1の比較信号
を生成する入力分周器をさらに備えることを特徴とする
請求項1記載のデュアルループ位相同期ループ装置。 - 【請求項12】 上記第2の位相同期ループ回路は、基
準信号源からの基準信号を分周した上記第2の比較信号
を生成する入力分周器をさらに備えることを特徴とする
請求項1記載のデュアルループ位相同期ループ装置。 - 【請求項13】 上記第1及び第2の比較信号は、同期
していることを特徴とする請求項1記載のデュアルルー
プ位相同期ループ装置。 - 【請求項14】 上記第1及び第2の比較信号は、同一
の基準信号源からの基準信号から導出されたことを特徴
とする請求項13記載のデュアルループ位相同期ループ
装置。 - 【請求項15】 上記第1の位相同期ループ回路は、 第1のフィードバック回路と、 上記第1の比較信号の位相を上記第1のフィードバック
回路を介してフィードバックされた上記第1の出力信号
の位相と比較し、位相差を表す第1の制御信号を出力す
る第1の位相比較器と、 上記第1の制御信号に応じた周波数を有する上記第1の
出力信号を生成する第1の発振回路とを備える請求項1
記載のデュアルループ位相同期ループ装置。 - 【請求項16】 上記第1のフィードバックループは、
上記第1の出力信号の周波数を分周する第1の分周器を
備えることを特徴とする請求項15記載のデュアルルー
プ位相同期ループ装置。 - 【請求項17】 上記第1の発振回路は、電圧制御発振
器であることを特徴とする請求項15記載のデュアルル
ープ位相同期ループ装置。 - 【請求項18】 上記第1の位相同期ループ回路は、上
記第1の発振回路の前段に低域フィルタを備えることを
特徴とする請求項14記載のデュアルループ位相同期ル
ープ装置。 - 【請求項19】 上記第2の位相同期ループ回路は、 上記第2の比較信号の位相を上記第2のフィードバック
ループを介してフィードバックされる信号の位相と比較
し、その位相差を表す第2の制御信号を出力する第2の
位相比較器と、 上記第2の制御信号に応じた周波数の主出力信号を生成
する第2の発振回路とを備えることを特徴とする請求項
1記載のデュアルループ位相同期ループ装置。 - 【請求項20】 上記第2の発振回路は、電圧制御発振
器であることを特徴とする請求項19記載のデュアルル
ープ位相同期ループ装置。 - 【請求項21】 上記第2の位相同期ループ回路は、上
記第2の発振回路の前段に低域フィルタを備えるを特徴
とする請求項19記載のデュアルループ位相同期ループ
装置。 - 【請求項22】 上記第2の発振回路は、無線周波数送
受信機に十分な大電力の上記主出力信号を生成すること
を特徴とする請求項19記載のデュアルループ位相同期
ループ装置。 - 【請求項23】 第1の比較信号が入力し、上記第1の
比較信号に同期した第1の出力信号を出力する第1の位
相同期ループ回路と、第2の比較信号が入力し、少なく
とも1つの第2の分周器と混合器を含む第2のフィード
バック回路を有し、主出力信号を出力するとともに、該
主出力信号を上記第2のフィードバック回路を介してフ
ィードバックする第2の位相同期ループ回路とを備え、
上記混合器は、上記第2の分周器の後段に接続されてお
り、その第1の入力端子に上記第1の位相同期ループ回
路からの第1の出力信号が供給されるとともに、その第
2の入力端子に上記第2の分周器を介して分周された上
記主出力信号が供給され、上記第1の出力信号と分周さ
れた主出力信号を混合して、フィードバックすることを
特徴とするデュアルループ位相同期装置を集積されたモ
ノリシック集積回路。 - 【請求項24】 第1の比較信号が入力し、上記第1の
比較信号に同期した第1の出力信号を出力する第1の位
相同期ループ回路と、第2の比較信号が入力し、少なく
とも1つの第2の分周器と混合器を含む第2のフィード
バック回路を有し、主出力信号を出力するとともに、該
主出力信号を上記第2のフィードバック回路を介してフ
ィードバックする第2の位相同期ループ回路とを備え、
上記混合器は、上記第2の分周器の後段に接続されてお
り、その第1の入力端子に上記第1の位相同期ループ回
路からの第1の出力信号が供給されるとともに、その第
2の入力端子に上記第2の分周器を介して分周された上
記主出力信号が供給され、上記第1の出力信号と分周さ
れた主出力信号を混合して、フィードバックすることを
特徴とするデュアルループ位相同期装置を集積されたモ
ノリシック集積回路を備え、 上記デュアルループ位相同期ループ装置は、移動電話機
の混合器回路に局部発振信号としてフィードバックされ
ることを特徴とする移動電話機。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB9922068A GB2354383A (en) | 1999-09-17 | 1999-09-17 | Dual loop phase-locked loop |
GB9922068.3 | 1999-09-17 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001136065A true JP2001136065A (ja) | 2001-05-18 |
Family
ID=10861146
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000282715A Withdrawn JP2001136065A (ja) | 1999-09-17 | 2000-09-18 | デュアルループ位相同期ループ装置 |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP1085657A1 (ja) |
JP (1) | JP2001136065A (ja) |
KR (1) | KR20010050500A (ja) |
CN (1) | CN1291002A (ja) |
GB (1) | GB2354383A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7323942B2 (en) | 2005-01-06 | 2008-01-29 | Matsushita Electric Industrial Co., Ltd. | Dual loop PLL, and multiplication clock generator using dual loop PLL |
JP2012518336A (ja) * | 2009-02-13 | 2012-08-09 | クゥアルコム・インコーポレイテッド | 複数の同調ループを有する周波数シンセサイザ |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100565786B1 (ko) * | 2003-07-14 | 2006-03-29 | 삼성전자주식회사 | 협대역 장치만을 이용한 광대역 직교 변조 신호 발생 장치및 방법 |
JP4719843B2 (ja) * | 2003-10-23 | 2011-07-06 | エスティー‐エリクソン、ソシエテ、アノニム | 周波数分周器 |
GB0518842D0 (en) * | 2005-09-15 | 2005-10-26 | Radioscape Ltd | Vernier synthesiser |
JP2008275407A (ja) | 2007-04-27 | 2008-11-13 | Nec Electronics Corp | 半導体集積回路及び半導体集積回路の検査方法 |
EP2388921B1 (en) * | 2010-05-21 | 2013-07-17 | Nxp B.V. | Integrated circuits with frequency generating circuits |
CN102497207A (zh) * | 2011-11-25 | 2012-06-13 | 广州易茂科技发展有限公司 | 一种多路高精度小频差时钟源 |
CN107395200B (zh) * | 2017-08-22 | 2023-11-10 | 中国科学院精密测量科学与技术创新研究院 | 一种用于铷频标的超低噪声频率合成和频率传递电路 |
CN115603745B (zh) * | 2022-11-29 | 2023-03-07 | 成都芯矩阵科技有限公司 | 一种自偏置双环延迟电路 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL163396C (nl) * | 1974-04-22 | 1980-08-15 | Philips Nv | Meerkanaalgenerator. |
JPS53130911A (en) * | 1977-04-20 | 1978-11-15 | Matsushita Electric Ind Co Ltd | Pll synthesizer |
GB2098419A (en) * | 1981-05-07 | 1982-11-17 | Racal Res Ltd | Electrical frequency adjusting arrangements |
US5128633A (en) * | 1991-07-08 | 1992-07-07 | Motorola, Inc. | Multi-loop synthesizer |
US5267182A (en) * | 1991-12-31 | 1993-11-30 | Wilke William G | Diophantine synthesizer |
EP0717491B1 (en) * | 1994-12-13 | 2003-02-26 | Hughes Electronics Corporation | High precision, low phase noise synthesizer with vector modulator |
US5572168A (en) * | 1995-08-09 | 1996-11-05 | Lucent Technologies Inc. | Frequency synthesizer having dual phase locked loops |
-
1999
- 1999-09-17 GB GB9922068A patent/GB2354383A/en not_active Withdrawn
-
2000
- 2000-09-06 EP EP00307720A patent/EP1085657A1/en not_active Withdrawn
- 2000-09-17 CN CN00132919A patent/CN1291002A/zh active Pending
- 2000-09-18 KR KR1020000054601A patent/KR20010050500A/ko not_active Application Discontinuation
- 2000-09-18 JP JP2000282715A patent/JP2001136065A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7323942B2 (en) | 2005-01-06 | 2008-01-29 | Matsushita Electric Industrial Co., Ltd. | Dual loop PLL, and multiplication clock generator using dual loop PLL |
JP2012518336A (ja) * | 2009-02-13 | 2012-08-09 | クゥアルコム・インコーポレイテッド | 複数の同調ループを有する周波数シンセサイザ |
Also Published As
Publication number | Publication date |
---|---|
KR20010050500A (ko) | 2001-06-15 |
GB2354383A (en) | 2001-03-21 |
EP1085657A1 (en) | 2001-03-21 |
CN1291002A (zh) | 2001-04-11 |
GB9922068D0 (en) | 1999-11-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071204 |