JP2001135744A - Ｉｃパッケージの製造方法 - Google Patents
Ｉｃパッケージの製造方法Info
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Abstract
(57)【要約】
【課題】 ＩＣパッケージの配線をソルダーマスクを使
用することなく行い、樹脂のエッチング過程で外部端子
や配線が欠落する可能性をなくす。 【解決手段】 配線、ソルダーパッドをソルダーマスク
を用いないで形成する方法であって、配線パターン形成
用レジストを形成した後、そのままバッファメタル層あ
るいは電解メッキによる配線さらに電解メッキ法による
バッファメタル層、あるいは電解メッキ法による配線、
さらに電解メッキによるバッファメタル層、電解メッキ
法によるソルダー層を形成する方法である。
用することなく行い、樹脂のエッチング過程で外部端子
や配線が欠落する可能性をなくす。 【解決手段】 配線、ソルダーパッドをソルダーマスク
を用いないで形成する方法であって、配線パターン形成
用レジストを形成した後、そのままバッファメタル層あ
るいは電解メッキによる配線さらに電解メッキ法による
バッファメタル層、あるいは電解メッキ法による配線、
さらに電解メッキによるバッファメタル層、電解メッキ
法によるソルダー層を形成する方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体搭載用のＩ
Ｃパッケージ、ＭＣＭおよび電子部品搭載用の単層及び
多層回路基板の製造方法に関する。
Ｃパッケージ、ＭＣＭおよび電子部品搭載用の単層及び
多層回路基板の製造方法に関する。
【０００２】
【従来の技術】プリント配線基板をコア基板とし、樹脂
材料を層間絶縁材、Ｃｕメッキを配線形成に使用したビ
ルトアップ多層基板は、ＭＰＵ搭載用のＩＣパッケー
ジ、ＭＣＭ、電子部品搭載用の高密度実装基板として注
目されており、プリント基板メーカー、ＩＣパッケージ
メーカー、半導体メーカー等で精力的に開発が進められ
ている。その製造法は絶縁層に感光性樹脂を用い、メッ
キにより配線形成するフォトリソグラフィ法とプリプレ
グ樹脂と金属箔を熱プレスで積層するプレス積層法に大
別される。さらにフォトリソグラフィ法は配線形成方法
の違いからサブトラクティブ法、セミアディティブ法お
よびフルアディティブ法に分類される。サブトラクティ
ブ法の代表例としては、ＩＢＭ社のＳＬＣ、フルアディ
ティブ法の代表例としてはイビデン社のＩＢＳＳが良く
知られている。近年、微細配線化に有利なセミアディテ
ィブ法が注目され始めている。セミアディティブ法によ
るビルトアップ多層基板の製造プロセスを以下に図に基
づいて示す。
材料を層間絶縁材、Ｃｕメッキを配線形成に使用したビ
ルトアップ多層基板は、ＭＰＵ搭載用のＩＣパッケー
ジ、ＭＣＭ、電子部品搭載用の高密度実装基板として注
目されており、プリント基板メーカー、ＩＣパッケージ
メーカー、半導体メーカー等で精力的に開発が進められ
ている。その製造法は絶縁層に感光性樹脂を用い、メッ
キにより配線形成するフォトリソグラフィ法とプリプレ
グ樹脂と金属箔を熱プレスで積層するプレス積層法に大
別される。さらにフォトリソグラフィ法は配線形成方法
の違いからサブトラクティブ法、セミアディティブ法お
よびフルアディティブ法に分類される。サブトラクティ
ブ法の代表例としては、ＩＢＭ社のＳＬＣ、フルアディ
ティブ法の代表例としてはイビデン社のＩＢＳＳが良く
知られている。近年、微細配線化に有利なセミアディテ
ィブ法が注目され始めている。セミアディティブ法によ
るビルトアップ多層基板の製造プロセスを以下に図に基
づいて示す。
【０００３】（１）コア基板（ＰＷＢ）１の銅箔表面に
配線パターン２を形成する。（図５） （２）感光性樹脂を塗布して層間絶縁層３を形成する。
（図６） （３）紫外線露光、現像により絶縁層にビアホール４を
形成する。（図６） （４）酸化剤により絶縁層表面を粗化処理する（デスミ
ア）。
配線パターン２を形成する。（図５） （２）感光性樹脂を塗布して層間絶縁層３を形成する。
（図６） （３）紫外線露光、現像により絶縁層にビアホール４を
形成する。（図６） （４）酸化剤により絶縁層表面を粗化処理する（デスミ
ア）。
【０００４】（５）絶縁層表面に無電解Ｃｕ（〜２μ
ｍ）５を析出させる。（図７） （６）感光性樹脂をコート、露光、現像により無電解Ｃ
ｕ５上にパターンレジスト６形成。（図８） （７）電解Ｃｕメッキ７を析出させ、配線部のＣｕの厚
さを大きくする（Ｃｕ厚：１０〜３０μｍ）。
ｍ）５を析出させる。（図７） （６）感光性樹脂をコート、露光、現像により無電解Ｃ
ｕ５上にパターンレジスト６形成。（図８） （７）電解Ｃｕメッキ７を析出させ、配線部のＣｕの厚
さを大きくする（Ｃｕ厚：１０〜３０μｍ）。
【０００５】（８）パターンレジスト剥離。（図１０） （９）配線間の無電解Ｃｕをエッチングにより除去。配
線部のＣｕは厚いので配線部のみ残る。（図１１） （10）Ｃｕ配線の表面をメッキまたはエッチング処理等
によって粗化する。
線部のＣｕは厚いので配線部のみ残る。（図１１） （10）Ｃｕ配線の表面をメッキまたはエッチング処理等
によって粗化する。
【０００６】（11）（２）から（10）の工程を繰り返し
て所望のビルトアップ層を形成する。 （12）最表層配線面にソルダーレジストを塗布し、露
光、現像してソルダーマスク層８を形成する。（図１
１） （13）無電解Ｎｉ，Ａｕメッキ処理９を行う。（図１
１） （14）無電解Ｎｉ，Ａｕメッキ処理９の上にソルダーボ
ール１０を形成する。（図１２） 以上の工程を経てビルドアップ多層基板が得られる。現
在Ｌ／Ｓ＝４０／４０〜１００／１００μｍ，ビア径＝
５０〜１００μｍ程度のデザインルールで積層総数４〜
８層のビルドアップ基板が製造されている。
て所望のビルトアップ層を形成する。 （12）最表層配線面にソルダーレジストを塗布し、露
光、現像してソルダーマスク層８を形成する。（図１
１） （13）無電解Ｎｉ，Ａｕメッキ処理９を行う。（図１
１） （14）無電解Ｎｉ，Ａｕメッキ処理９の上にソルダーボ
ール１０を形成する。（図１２） 以上の工程を経てビルドアップ多層基板が得られる。現
在Ｌ／Ｓ＝４０／４０〜１００／１００μｍ，ビア径＝
５０〜１００μｍ程度のデザインルールで積層総数４〜
８層のビルドアップ基板が製造されている。
【０００７】
【発明が解決しようとする課題】ＩＣパッケージ基板内
の配線の微細化が進むにつれて、将来、最表層部の端子
部のピッチが小さくなることが予測されている。フリッ
プチップ実装の場合ｍ接合の信頼性から外部端子の直径
が１２０μｍ程度は必要であるため、ピッチが小さくな
ることは外部端子のスペースが小さくなることを意味す
る。今後スペースが５０μｍ以下になることが予測さ
れ、ソルダーレジストの解像度からソルダーマスク層を
形成することが困難になりつつある。
の配線の微細化が進むにつれて、将来、最表層部の端子
部のピッチが小さくなることが予測されている。フリッ
プチップ実装の場合ｍ接合の信頼性から外部端子の直径
が１２０μｍ程度は必要であるため、ピッチが小さくな
ることは外部端子のスペースが小さくなることを意味す
る。今後スペースが５０μｍ以下になることが予測さ
れ、ソルダーレジストの解像度からソルダーマスク層を
形成することが困難になりつつある。
【０００８】そこで、外部端子間にソルダーマスクを形
成しないという手法が考えられている。フリップ実装の
場合、接合後にチップとＩＣパッケージの間に必ずアン
ダーフィラ剤を充填するためパッド間に必ずしもソルダ
ーマスク層が必要ではない。しかし、セミアディティブ
法を用いている場合、外部端子間の樹脂表面には化学Ｃ
ｕメッキ前処理のＰｄ，Ａｇ等の接触層が残っており、
Ｎｉ又はＡｕの無電解メッキを行うと外部端子間の樹脂
表面にＮｉ，Ａｕが付着して短絡してしまう。よって、
ソルダーマスクを省く工程ではＰｄ等を除去する工程が
必要となる。ところが、Ｐｄ等を除去するにはＣｒ酸や
過マンガン酸など表層の樹脂とＰｄ等を一緒に除去する
方法であるため、樹脂をエッチングする過程で外部端子
や配線が欠落する可能性がある。
成しないという手法が考えられている。フリップ実装の
場合、接合後にチップとＩＣパッケージの間に必ずアン
ダーフィラ剤を充填するためパッド間に必ずしもソルダ
ーマスク層が必要ではない。しかし、セミアディティブ
法を用いている場合、外部端子間の樹脂表面には化学Ｃ
ｕメッキ前処理のＰｄ，Ａｇ等の接触層が残っており、
Ｎｉ又はＡｕの無電解メッキを行うと外部端子間の樹脂
表面にＮｉ，Ａｕが付着して短絡してしまう。よって、
ソルダーマスクを省く工程ではＰｄ等を除去する工程が
必要となる。ところが、Ｐｄ等を除去するにはＣｒ酸や
過マンガン酸など表層の樹脂とＰｄ等を一緒に除去する
方法であるため、樹脂をエッチングする過程で外部端子
や配線が欠落する可能性がある。
【０００９】そこで本発明はこのような従来の技術にお
ける問題点を解決すべくソルダーマスクを用いない方法
を開発した。
ける問題点を解決すべくソルダーマスクを用いない方法
を開発した。
【００１０】
【課題を解決するための手段】本発明は、下記の構成よ
りなる。 （１）配線、ソルダーパッドをソルダーマスクを用いな
いで形成する方法であって、配線パターン形成用レジス
トを形成した後、該レジストを除去することなく、その
ままバッファメタル層を形成することを特徴とするＩＣ
パッケージの製造方法。
りなる。 （１）配線、ソルダーパッドをソルダーマスクを用いな
いで形成する方法であって、配線パターン形成用レジス
トを形成した後、該レジストを除去することなく、その
ままバッファメタル層を形成することを特徴とするＩＣ
パッケージの製造方法。
【００１１】（２）配線、ソルダーパッドをソルダーマ
スクを用いないで形成する方法であって、配線パターン
形成用レジストを形成した後、電解メッキにより配線を
形成し、該レジストを除去することなく、そのまま電解
メッキ法によりバッファメタル層を形成し、さらに電解
メッキ法によりソルダー層を形成することを特徴とする
ＩＣパッケージの製造方法。
スクを用いないで形成する方法であって、配線パターン
形成用レジストを形成した後、電解メッキにより配線を
形成し、該レジストを除去することなく、そのまま電解
メッキ法によりバッファメタル層を形成し、さらに電解
メッキ法によりソルダー層を形成することを特徴とする
ＩＣパッケージの製造方法。
【００１２】（３）配線、ソルダーパッドをソルダーマ
スクを用いないで形成する方法であって、配線パターン
形成用レジストを形成した後、電解メッキにより配線を
形成した後、該レジストを除去することなく、直接電解
メッキによりソルダー層を形成することを特徴とするパ
ッケージの製造方法である。
スクを用いないで形成する方法であって、配線パターン
形成用レジストを形成した後、電解メッキにより配線を
形成した後、該レジストを除去することなく、直接電解
メッキによりソルダー層を形成することを特徴とするパ
ッケージの製造方法である。
【００１３】本発明は以上の如く構成したことにより、
多層基板の最表層の回路形成のための電解メッキ時に使
用するメッキレジストを、パッド上に形成するハンダの
バッファメタル膜もしくはハンダメッキ膜のレジストマ
スクとして使用することにより、従来技術のようにＣｕ
メッキ前処理のＰｄ等の除去を行うことなく、バッファ
メタル膜もしくははんだメッキ膜を形成し、その後で最
表層の回路を形成できるから、配線間の樹脂表面を露出
することなく、メッキすることが可能となり、したがっ
て、Ｐｄ等の除去の必要もなくなる。
多層基板の最表層の回路形成のための電解メッキ時に使
用するメッキレジストを、パッド上に形成するハンダの
バッファメタル膜もしくはハンダメッキ膜のレジストマ
スクとして使用することにより、従来技術のようにＣｕ
メッキ前処理のＰｄ等の除去を行うことなく、バッファ
メタル膜もしくははんだメッキ膜を形成し、その後で最
表層の回路を形成できるから、配線間の樹脂表面を露出
することなく、メッキすることが可能となり、したがっ
て、Ｐｄ等の除去の必要もなくなる。
【００１４】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。本発明においてはＩＣの実装方法につ
いて限定するものではないが、一般的なフリップ実装で
ハンダバンプを用いた時を例に説明する。
づいて説明する。本発明においてはＩＣの実装方法につ
いて限定するものではないが、一般的なフリップ実装で
ハンダバンプを用いた時を例に説明する。
【００１５】まず、従来の図６に示すようにビルトアッ
プ基板の最表層形成段階においてビアホール４を形成す
る。層間絶縁層３は信頼性の高いエポキシ系、ポリアミ
ド系の感光性樹脂や熱硬化樹脂が望ましい。樹脂が感光
性であればフォトリソ技術によりビアホール４を形成で
きる。また、レーザーを用いてもビアホール形成は可能
である。フォトビアの場合、ビアホール径１０μｍまで
の加工が可能である。ビアホール形成後はビア底のクリ
ーニングと樹脂表面を粗化する目的で粗化を行う。次に
図７に示すように層間絶縁層３表面に無電解Ｃｕメッキ
５を施す。セミアディティブ法では主に化学銅を用いる
が、Ｎｉメッキ等の導電性の薄い皮膜（〜２μｍ厚）に
て代用は可能である。次に図８に示すように、最表層の
回路のパターンレジスト６を感光性樹脂層を用いて形成
する。次に図９に示すように、下地無電解Ｃｕ５に電流
を供給して、パターンレジスト６に被覆されていない部
分に電解Ｃｕメッキ７を施す。
プ基板の最表層形成段階においてビアホール４を形成す
る。層間絶縁層３は信頼性の高いエポキシ系、ポリアミ
ド系の感光性樹脂や熱硬化樹脂が望ましい。樹脂が感光
性であればフォトリソ技術によりビアホール４を形成で
きる。また、レーザーを用いてもビアホール形成は可能
である。フォトビアの場合、ビアホール径１０μｍまで
の加工が可能である。ビアホール形成後はビア底のクリ
ーニングと樹脂表面を粗化する目的で粗化を行う。次に
図７に示すように層間絶縁層３表面に無電解Ｃｕメッキ
５を施す。セミアディティブ法では主に化学銅を用いる
が、Ｎｉメッキ等の導電性の薄い皮膜（〜２μｍ厚）に
て代用は可能である。次に図８に示すように、最表層の
回路のパターンレジスト６を感光性樹脂層を用いて形成
する。次に図９に示すように、下地無電解Ｃｕ５に電流
を供給して、パターンレジスト６に被覆されていない部
分に電解Ｃｕメッキ７を施す。
【００１６】本発明では、その次にパターンレジスト６
を除去することなく、図１に示すように、電解Ｃｕメッ
キ７で厚くした回路パターンの表面に、はんだ拡散防止
膜としてのバッファメタル（Ｎｉ又はＡｕ）メッキ９’
とはんだメッキ１０’を行う。下地に無電解Ｃｕ５のメ
ッキ層があるので、バッファメタル、はんだのメッキは
電解メッキの使用が可能である。次の図２に示すように
パターンレジスト６を剥離する。これによってパターン
レジスト６を剥離した後に無電解Ｃｕ５の層が露出する
ので、図３に示すように過酸化水素−硫酸エッチング等
のエッチング液にてエッチングを行う。この際にメック
社の粗化処理液を用いて配線側面の粗化も可能である。
配線側面の粗化を行うことによりアンダーフィラー剤と
の密着強度を上げることが可能である。
を除去することなく、図１に示すように、電解Ｃｕメッ
キ７で厚くした回路パターンの表面に、はんだ拡散防止
膜としてのバッファメタル（Ｎｉ又はＡｕ）メッキ９’
とはんだメッキ１０’を行う。下地に無電解Ｃｕ５のメ
ッキ層があるので、バッファメタル、はんだのメッキは
電解メッキの使用が可能である。次の図２に示すように
パターンレジスト６を剥離する。これによってパターン
レジスト６を剥離した後に無電解Ｃｕ５の層が露出する
ので、図３に示すように過酸化水素−硫酸エッチング等
のエッチング液にてエッチングを行う。この際にメック
社の粗化処理液を用いて配線側面の粗化も可能である。
配線側面の粗化を行うことによりアンダーフィラー剤と
の密着強度を上げることが可能である。
【００１７】最後にリフロー炉ではんだを溶融すれば、
図４に示すようにはんだバンプ形成が完了する。
図４に示すようにはんだバンプ形成が完了する。
【００１８】
【発明の効果】本発明は、最表層の回路形成の電解Ｃｕ
メッキ時に使用するメッキレジストをパッド上に形成す
るはんだのバッファメタル膜もしくははんだメッキ膜の
レジストマスクとして使用することにより、下地の無電
解メッキ層の除去を行うことなく、バッファメタル膜と
はんだメッキ膜もしくははんだメッキ膜を形成し、その
後で最表層の回路を形成することで微細な外部端子を有
するＩＣパッケージの製造を可能にした。請求項２はバ
ッファメタル層形成と同時にソルダ層形成と同時にソル
ダ層を形成することが可能で、ソルダ層形成工程を別途
設ける必要がない。また、請求項３ではバッファメタル
層の形成工程を省略することができる。
メッキ時に使用するメッキレジストをパッド上に形成す
るはんだのバッファメタル膜もしくははんだメッキ膜の
レジストマスクとして使用することにより、下地の無電
解メッキ層の除去を行うことなく、バッファメタル膜と
はんだメッキ膜もしくははんだメッキ膜を形成し、その
後で最表層の回路を形成することで微細な外部端子を有
するＩＣパッケージの製造を可能にした。請求項２はバ
ッファメタル層形成と同時にソルダ層形成と同時にソル
ダ層を形成することが可能で、ソルダ層形成工程を別途
設ける必要がない。また、請求項３ではバッファメタル
層の形成工程を省略することができる。
【図１】本発明の従来と異なる工程の説明図である。
【図２】図１の次工程の説明図である。
【図３】図２の次工程の説明図である。
【図４】図３の次工程の説明図である。
【図５】従来例の最初の工程の説明図である。
【図６】図５の次工程の説明図である。
【図７】図６の次工程の説明図である。
【図８】図７の次工程の説明図である。
【図９】図８の次工程の説明図である。
【図１０】図９の次工程の説明図である。
【図１１】図１０の次工程の説明図である。
【図１２】図１１の次工程の説明図である。
１ コア基板 ２ 配線パターン ３ 層間絶縁層 ４ ビアホール ５ 無電解Ｃｕ ６ パターンレジスト ７ 電解Ｃｕメッキ ８ ソルダーマスク層 ９ 無電解Ｎｉ，Ａｕメッキ層 １０ ソルダーボール
Claims (3)
- 【請求項１】 配線、ソルダーパッドをソルダーマスク
を用いないで形成する方法であって、配線パターン形成
用レジストを形成した後、電解メッキにより配線を形成
し、該レジストを除去することなく、そのままバッファ
メタル層を形成することを特徴とするＩＣパッケージの
製造方法。 - 【請求項２】 配線、ソルダーパッドをソルダーマスク
を用いないで形成する方法であって、配線パターン形成
用レジストを形成した後、電解メッキにより配線を形成
し、該レジストを除去することなく、そのまま電解メッ
キ法によりバッファメタル層を形成し、さらに電解メッ
キ法によりソルダー層を形成することを特徴とするＩＣ
パッケージの製造方法。 - 【請求項３】 配線、ソルダーパッドをソルダーマスク
を用いないで形成する方法であって、配線パターン形成
用レジストを形成した後、電解メッキにより配線を形成
した後、該レジストを除去することなく、直接電解メッ
キによりソルダー層を形成することを特徴とするパッケ
ージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31549299A JP2001135744A (ja) | 1999-11-05 | 1999-11-05 | Ｉｃパッケージの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31549299A JP2001135744A (ja) | 1999-11-05 | 1999-11-05 | Ｉｃパッケージの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001135744A true JP2001135744A (ja) | 2001-05-18 |
Family
ID=18066031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31549299A Pending JP2001135744A (ja) | 1999-11-05 | 1999-11-05 | Ｉｃパッケージの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001135744A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003100850A1 (fr) * | 2002-05-28 | 2003-12-04 | Hitachi Chemical Co., Ltd. | Substrat, tableau de connexions, substrat pour boitier a semi-conducteur, boitier a semi-conducteur et leurs procedes de production |
| JP2004063742A (ja) * | 2002-07-29 | 2004-02-26 | Hitachi Chem Co Ltd | 配線板、半導体パッケージ及びそれらの製造方法 |
-
1999
- 1999-11-05 JP JP31549299A patent/JP2001135744A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003100850A1 (fr) * | 2002-05-28 | 2003-12-04 | Hitachi Chemical Co., Ltd. | Substrat, tableau de connexions, substrat pour boitier a semi-conducteur, boitier a semi-conducteur et leurs procedes de production |
| JP2004063742A (ja) * | 2002-07-29 | 2004-02-26 | Hitachi Chem Co Ltd | 配線板、半導体パッケージ及びそれらの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |