JP2001127211A - 電磁波ノイズの遮蔽部を備える半導体集積回路と該半導体集積回路の実装構造 - Google Patents
電磁波ノイズの遮蔽部を備える半導体集積回路と該半導体集積回路の実装構造Info
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- JP2001127211A JP2001127211A JP30433199A JP30433199A JP2001127211A JP 2001127211 A JP2001127211 A JP 2001127211A JP 30433199 A JP30433199 A JP 30433199A JP 30433199 A JP30433199 A JP 30433199A JP 2001127211 A JP2001127211 A JP 2001127211A
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Abstract
(57)【要約】
【課題】 半導体集積回路と該半導体集積回路の実装構
造を提供する。 【解決手段】 プリント基板3上に搭載された半導体集
積回路から放射される電磁波ノイズが他の電子回路また
は電子機器に影響を与えるのを防止するため、半導体集
積回路の反プリント基板側の面を覆う形態に設けられた
電磁波ノイズを遮蔽する遮蔽部1と、遮蔽部1とプリン
ト基板3上のグランド3aを接続するための接続部1a
とを有する。プリント基板3上および電子機器内部の格
段の省スペース化と大幅な軽量化とを達成することがで
きる。
造を提供する。 【解決手段】 プリント基板3上に搭載された半導体集
積回路から放射される電磁波ノイズが他の電子回路また
は電子機器に影響を与えるのを防止するため、半導体集
積回路の反プリント基板側の面を覆う形態に設けられた
電磁波ノイズを遮蔽する遮蔽部1と、遮蔽部1とプリン
ト基板3上のグランド3aを接続するための接続部1a
とを有する。プリント基板3上および電子機器内部の格
段の省スペース化と大幅な軽量化とを達成することがで
きる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、半導体集積回路から放射される電磁波ノイ
ズが他の電子回路もしくは電子機器に影響を与えるのを
防止する遮蔽部を備える半導体集積回路と該半導体集積
回路の実装構造に関する。
関し、特に、半導体集積回路から放射される電磁波ノイ
ズが他の電子回路もしくは電子機器に影響を与えるのを
防止する遮蔽部を備える半導体集積回路と該半導体集積
回路の実装構造に関する。
【0002】
【従来の技術】電子機器、特に無線機器の分野において
は半導体集積回路から放射される電磁波ノイズが他の電
子回路あるいは電子機器に影響を与えるため、この電磁
波ノイズをいかに遮蔽することがこれまでの大きな問題
の一つとなっていた。この問題を解決しようとする従来
例の1つを図9に示す。
は半導体集積回路から放射される電磁波ノイズが他の電
子回路あるいは電子機器に影響を与えるため、この電磁
波ノイズをいかに遮蔽することがこれまでの大きな問題
の一つとなっていた。この問題を解決しようとする従来
例の1つを図9に示す。
【0003】図9は、半導体集積回路10を底面が開口
とされている略箱型の板金シールド9で覆った従来の半
導体集積回路の斜視図である。図9に示すように、従来
では、プリント基板11に搭載された半導体集積回路1
0自体を板金シールド9で覆うという方法が採用されて
いた。
とされている略箱型の板金シールド9で覆った従来の半
導体集積回路の斜視図である。図9に示すように、従来
では、プリント基板11に搭載された半導体集積回路1
0自体を板金シールド9で覆うという方法が採用されて
いた。
【0004】図10は、図9に示した半導体集積回路1
0を板金シールド9とともに線D−D’に沿って切断し
た状態を示す断面図である。図10に示すように、板金
シールド9は、半導体集積回路10よりも大きく、その
分大きな実装スペースを専有している。板金シールド9
が大きなため、それに伴い、重量もかなりのものとな
る。このため、たとえ板金シールド9の厚さを薄くした
としても、板金シールド9を設けた複数の半導体集積回
路をプリント基板に実装したときの重量は相当なものと
なる。
0を板金シールド9とともに線D−D’に沿って切断し
た状態を示す断面図である。図10に示すように、板金
シールド9は、半導体集積回路10よりも大きく、その
分大きな実装スペースを専有している。板金シールド9
が大きなため、それに伴い、重量もかなりのものとな
る。このため、たとえ板金シールド9の厚さを薄くした
としても、板金シールド9を設けた複数の半導体集積回
路をプリント基板に実装したときの重量は相当なものと
なる。
【0005】
【発明が解決しようとする課題】上記の図9と図10に
示した従来の方法では、板金シールド9は、半導体集積
回路10の外形よりも大きな略箱型とされている。従っ
て、半導体集積回路10から延在する各端子の長さ分に
板金シールド9の厚さ、およびこれらの間の隙間分を加
えた実装スペースが必要とされ、高密度実装化には不適
なものとなっていた。
示した従来の方法では、板金シールド9は、半導体集積
回路10の外形よりも大きな略箱型とされている。従っ
て、半導体集積回路10から延在する各端子の長さ分に
板金シールド9の厚さ、およびこれらの間の隙間分を加
えた実装スペースが必要とされ、高密度実装化には不適
なものとなっていた。
【0006】また、軽量化の面においても半導体集積回
路10を完全に覆う箱型の板金シールド9の存在は半導
体集積回路の小型化、軽量化の推進を阻害する大きな要
因の一つとなっているだけでなく、多機能化への進展を
も阻止する要因ともなりかねない。特に、年々軽薄短小
化が求められている携帯無線機器の分野においては、無
視できない大きな問題となってきている。
路10を完全に覆う箱型の板金シールド9の存在は半導
体集積回路の小型化、軽量化の推進を阻害する大きな要
因の一つとなっているだけでなく、多機能化への進展を
も阻止する要因ともなりかねない。特に、年々軽薄短小
化が求められている携帯無線機器の分野においては、無
視できない大きな問題となってきている。
【0007】本発明は上述したような従来の技術が有す
る問題点に鑑みなされたものであって、電磁波ノイズの
漏出を防止し、合わせて省実装スペース化と軽量化とを
図った遮蔽部を備える半導体集積回路と該半導体集積回
路の実装構造を提供することを目的とする。
る問題点に鑑みなされたものであって、電磁波ノイズの
漏出を防止し、合わせて省実装スペース化と軽量化とを
図った遮蔽部を備える半導体集積回路と該半導体集積回
路の実装構造を提供することを目的とする。
【0008】
【課題を解決するための手段】上記の問題点を解決する
ため、本発明によれば、半導体集積回路の反プリント基
板側の面を覆う形態に設けられた電磁波ノイズを遮蔽す
る遮蔽部と、遮蔽部とプリント基板上のグランドとを接
続するための接続部とを有することを特徴とする。
ため、本発明によれば、半導体集積回路の反プリント基
板側の面を覆う形態に設けられた電磁波ノイズを遮蔽す
る遮蔽部と、遮蔽部とプリント基板上のグランドとを接
続するための接続部とを有することを特徴とする。
【0009】この場合、遮蔽部が金属板であるとする。
【0010】上記において、遮蔽部を導電性を有する粒
子が混粒された半導体集積回路のパッケージを構成する
樹脂としても良い。あるいは、導電性を有する塗料を用
いて、印刷、塗装、または熱転写工法により形成された
被膜としても良い。
子が混粒された半導体集積回路のパッケージを構成する
樹脂としても良い。あるいは、導電性を有する塗料を用
いて、印刷、塗装、または熱転写工法により形成された
被膜としても良い。
【0011】また、本発明による半導体集積回路がQFP
であり、接続部がプリント基板上のグランドおよび遮蔽
部のそれぞれと接続する複数設けられた端子の一部であ
ることを特徴とする。
であり、接続部がプリント基板上のグランドおよび遮蔽
部のそれぞれと接続する複数設けられた端子の一部であ
ることを特徴とする。
【0012】上記において、半導体集積回路をBGAまた
はPGAとし、接続部を遮蔽部自体としても良い。
はPGAとし、接続部を遮蔽部自体としても良い。
【0013】本発明による半導体集積回路は、半導体集
積回路の実装面をグランドとする実装構造を有すること
を特徴とする。
積回路の実装面をグランドとする実装構造を有すること
を特徴とする。
【0014】上記において、本発明による半導体集積回
路を、プリント基板の半導体集積回路が実装される部分
の内面をグランドとするとともに、そのグランドの一部
が遮蔽部と接続される箇所に現れるように形成される実
装構造としても良い。
路を、プリント基板の半導体集積回路が実装される部分
の内面をグランドとするとともに、そのグランドの一部
が遮蔽部と接続される箇所に現れるように形成される実
装構造としても良い。
【0015】上記のように構成される本発明において
は、半導体集積回路の反プリント基板の面を導電性を有
する遮蔽部が接続部を介して半導体集積回路の実装面に
設けられたグランドと接続されることとなるので、被膜
がグランドと同電位に保たれ、遮蔽部によるシールド効
果が図られる。
は、半導体集積回路の反プリント基板の面を導電性を有
する遮蔽部が接続部を介して半導体集積回路の実装面に
設けられたグランドと接続されることとなるので、被膜
がグランドと同電位に保たれ、遮蔽部によるシールド効
果が図られる。
【0016】また、遮蔽部を複数の端子に直接接合でき
ない型の半導体集積回路についても、遮蔽部は半導体集
積回路が実装される部分の内面に設けられたグランドの
一部と接続されて上記の場合と同様のシールド効果を奏
するものとなる。
ない型の半導体集積回路についても、遮蔽部は半導体集
積回路が実装される部分の内面に設けられたグランドの
一部と接続されて上記の場合と同様のシールド効果を奏
するものとなる。
【0017】これにより、従来の金属製の略箱型の板金
シールドに比し、半導体集積回路の高密度実装化、薄型
化、および小型化を実現したばかりでなく、大幅な軽量
化も達成できる。その上、遮蔽部として安価で簡単な材
料を用いているので、遮蔽部の形成工程が簡素化され、
低価格化も可能となる。
シールドに比し、半導体集積回路の高密度実装化、薄型
化、および小型化を実現したばかりでなく、大幅な軽量
化も達成できる。その上、遮蔽部として安価で簡単な材
料を用いているので、遮蔽部の形成工程が簡素化され、
低価格化も可能となる。
【0018】さらに、半導体集積回路のパッケージを構
成する樹脂に導電性を有する微粒子を混粒させた場合に
はパッケージ自体がシールド効果を奏するものとなるの
で、上記のような遮蔽部を設ける必要がなくなり、半導
体集積回路の製造工程を簡略化することができるととも
にさらなる小型化が可能となる。
成する樹脂に導電性を有する微粒子を混粒させた場合に
はパッケージ自体がシールド効果を奏するものとなるの
で、上記のような遮蔽部を設ける必要がなくなり、半導
体集積回路の製造工程を簡略化することができるととも
にさらなる小型化が可能となる。
【0019】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【0020】まず、本発明の第1の実施例を説明する。
【0021】本実施例は、電磁波ノイズの遮蔽部材とし
て、半導体集積回路のプリント基板側の面に導電性を有
する被膜を被着させたものである。
て、半導体集積回路のプリント基板側の面に導電性を有
する被膜を被着させたものである。
【0022】図1は、被膜1が被着された半導体集積回
路2の斜視図である。また、図2は、図1に示した半導
体集積回路2を被膜1とともに線A−A’に沿って切断し
た状態を示す断面図である。
路2の斜視図である。また、図2は、図1に示した半導
体集積回路2を被膜1とともに線A−A’に沿って切断し
た状態を示す断面図である。
【0023】本実施例では、一般的なQFP(Quad Flat
wing leaded Package)と呼ばれる半導体集積回路を例
にとって説明する。 QFPは端子がパッケージの外方に向
けて延在する型の半導体集積回路である。
wing leaded Package)と呼ばれる半導体集積回路を例
にとって説明する。 QFPは端子がパッケージの外方に向
けて延在する型の半導体集積回路である。
【0024】図2に示すように、銅箔の配線パターン
(図示せず)が形成されたプリント基板3上の半導体集
積回路の実装面にグランド3aが配設され、その上に、
内部に半導体素子(図示せず)を内包し、熱硬化性樹脂
によりパッケ−ジングされた薄方形状の半導体集積回路
2が実装されている。半導体集積回路2は、端子2aが
半導体集積回路2の部品実装面の四方に引き出された形
態で配置されている。このとき、端子2aは、プリント
基板3上に形成された配線パタ−ンと電気的に接続され
ている。
(図示せず)が形成されたプリント基板3上の半導体集
積回路の実装面にグランド3aが配設され、その上に、
内部に半導体素子(図示せず)を内包し、熱硬化性樹脂
によりパッケ−ジングされた薄方形状の半導体集積回路
2が実装されている。半導体集積回路2は、端子2aが
半導体集積回路2の部品実装面の四方に引き出された形
態で配置されている。このとき、端子2aは、プリント
基板3上に形成された配線パタ−ンと電気的に接続され
ている。
【0025】半導体集積回路2の反プリント基板側の面
には遮蔽部である導電性を有する被膜1が被着されてい
る。プリント基板3上のグランド3aは、接続部である
半導体集積回路の接地用の複数設けられた接地用の端子
の一部1aとに接合され、これにより、被膜1とグラン
ド3aとの導通が図られている。
には遮蔽部である導電性を有する被膜1が被着されてい
る。プリント基板3上のグランド3aは、接続部である
半導体集積回路の接地用の複数設けられた接地用の端子
の一部1aとに接合され、これにより、被膜1とグラン
ド3aとの導通が図られている。
【0026】上記において、被膜1はインク、塗料、転
写箔等に導電性を有する材料を含有した形態をとってお
り、印刷、塗装、熱転写等の工法により半導体集積回路
2および端子2aと密着されて形成される。この構成に
より、図9および図10に示した従来例のような、半導
体集積回路10の外形全体を囲むように金属製の略箱型
の板金シールド9で覆っていたシ−ルド構造に比し、極
めてコンパクトな構造で同様の電磁ノイズのシールド効
果を創出し得る。
写箔等に導電性を有する材料を含有した形態をとってお
り、印刷、塗装、熱転写等の工法により半導体集積回路
2および端子2aと密着されて形成される。この構成に
より、図9および図10に示した従来例のような、半導
体集積回路10の外形全体を囲むように金属製の略箱型
の板金シールド9で覆っていたシ−ルド構造に比し、極
めてコンパクトな構造で同様の電磁ノイズのシールド効
果を創出し得る。
【0027】また、被膜1の厚さは極めて薄く、半導体
集積回路2の反プリント基板側の面に密着して構成され
ている。さらに、この被膜1の膜厚は要求される電磁波
ノイズのシールド効果レベルに応じて、適宜変更できる
ので、要求される仕様に対する柔軟性も兼ね備えてい
る。
集積回路2の反プリント基板側の面に密着して構成され
ている。さらに、この被膜1の膜厚は要求される電磁波
ノイズのシールド効果レベルに応じて、適宜変更できる
ので、要求される仕様に対する柔軟性も兼ね備えてい
る。
【0028】ここで、被膜1を接地用の端子2aに接合
しているのは、半導体集積回路から発生した電磁波ノイ
ズを接地用の端子2aを通してグランド3aに逃がす電磁
波シールドを形成するためである。被膜1はもちろん一
部の、例えば、1本の端子だけでなく、複数の端子に接
合しても構わないが、一部の端子だけでも十分な電磁波
ノイズのシールド効果が得られる。
しているのは、半導体集積回路から発生した電磁波ノイ
ズを接地用の端子2aを通してグランド3aに逃がす電磁
波シールドを形成するためである。被膜1はもちろん一
部の、例えば、1本の端子だけでなく、複数の端子に接
合しても構わないが、一部の端子だけでも十分な電磁波
ノイズのシールド効果が得られる。
【0029】本実施例をさらに発展させて、図3に示す
ように、被膜1’を半導体集積回路2のプリント基板側
の面に被着させても、あるいは図示しないが側面に被着
させても良い。なお、接地用の端子2aとしては、入出
力機能が割り付けられていない空いている予備の端子を
選択することとしても良い。
ように、被膜1’を半導体集積回路2のプリント基板側
の面に被着させても、あるいは図示しないが側面に被着
させても良い。なお、接地用の端子2aとしては、入出
力機能が割り付けられていない空いている予備の端子を
選択することとしても良い。
【0030】以上のように、本実施例によれば、図9お
よび図10に示した従来の金属製の略箱型の板金シ−ル
ド構造9に比し、プリント基板3上および電子機器内部
の実装領域の格段の省スペ−ス化を実現したばかりでな
く、大幅な軽量化をも可能とする。
よび図10に示した従来の金属製の略箱型の板金シ−ル
ド構造9に比し、プリント基板3上および電子機器内部
の実装領域の格段の省スペ−ス化を実現したばかりでな
く、大幅な軽量化をも可能とする。
【0031】また、被膜1は半導体集積回路2の反プリ
ント基板側の面全体に密着して被着されて、プリント基
板3上に配設されたグランド3aと短い距離で対向する
構成とすることにより、より高い電磁波ノイズのシール
ド効果が得られる。
ント基板側の面全体に密着して被着されて、プリント基
板3上に配設されたグランド3aと短い距離で対向する
構成とすることにより、より高い電磁波ノイズのシール
ド効果が得られる。
【0032】さらに、半導体集積回路に被膜1,1’を
被着させることで、被着された半導体集積回路自体から
発生される電磁波ノイズが外部に放射されるのを防ぐこ
とができるばかりでなく、外部の電界、磁界、あるいは
雑音等の外部擾乱要因に影響されることもなくなる。
被着させることで、被着された半導体集積回路自体から
発生される電磁波ノイズが外部に放射されるのを防ぐこ
とができるばかりでなく、外部の電界、磁界、あるいは
雑音等の外部擾乱要因に影響されることもなくなる。
【0033】次に、本発明の第2の実施例を説明する。
【0034】本実施例は、上述した QFP以外の半導体集
積回路で、端子に導電性の被膜を直接接合できないBGA
(Ball Grid Array)またはPGA(Pin Grid Array)等の
半導体集積回路についても対応できるように、遮蔽部で
ある電磁波シールド部材として、金属製の薄板を用いた
ものである。
積回路で、端子に導電性の被膜を直接接合できないBGA
(Ball Grid Array)またはPGA(Pin Grid Array)等の
半導体集積回路についても対応できるように、遮蔽部で
ある電磁波シールド部材として、金属製の薄板を用いた
ものである。
【0035】本実施例では、BGAと呼ばれる半導体集積
回路を例にとって説明する。BGAは裏面に複数の入出力
パッドが並べられた型の半導体集積回路である。
回路を例にとって説明する。BGAは裏面に複数の入出力
パッドが並べられた型の半導体集積回路である。
【0036】図5に示すように、プリント基板6の半導
体集積回路の実装面にグランド6aが埋設され、その一
部6a’がプリント基板6の上に現れている。そして、
プリント基板6の上に、内部に半導体素子(図示せず)
を内包し、熱硬化性樹脂によりパッケージングされた薄
方形状の半導体集積回路5が実装され、ボール状の端子
5aは、プリント基板6上に形成された銅箔の配線パタ
ーンと電気的に接続されている。
体集積回路の実装面にグランド6aが埋設され、その一
部6a’がプリント基板6の上に現れている。そして、
プリント基板6の上に、内部に半導体素子(図示せず)
を内包し、熱硬化性樹脂によりパッケージングされた薄
方形状の半導体集積回路5が実装され、ボール状の端子
5aは、プリント基板6上に形成された銅箔の配線パタ
ーンと電気的に接続されている。
【0037】図4は、金属製の薄板4が設けられた半導
体集積回路5の斜視図である。図5は、図4に示した半
導体集積回路5を金属製の薄板4とともに線B−B’に沿
って切断した状態を示す断面図である。
体集積回路5の斜視図である。図5は、図4に示した半
導体集積回路5を金属製の薄板4とともに線B−B’に沿
って切断した状態を示す断面図である。
【0038】図5に示すように、本実施例では、第1の
実施例において説明した被膜1に換え、被覆対象となる
半導体集積回路5の外形と合致した方形状の金属製の薄
板4を用いている。グランド6aは、その一部6a’が
薄板4と接続されたプリント基板6の上に現れるように
プリント基板6の内面に埋設されており、接続部である
薄板の一部4aをL字形に折り曲げ、グランドの一部6
a’に接続されている。この薄板4は半導体集積回路5
の形成時に、半導体集積回路のパッケージを構成する材
料である熱硬化性樹脂と同時に成形される。この成形法
は、薄板4と熱硬化性樹脂とを一体化して成形すること
から、一般にインサ−ト成形と呼ばれている。
実施例において説明した被膜1に換え、被覆対象となる
半導体集積回路5の外形と合致した方形状の金属製の薄
板4を用いている。グランド6aは、その一部6a’が
薄板4と接続されたプリント基板6の上に現れるように
プリント基板6の内面に埋設されており、接続部である
薄板の一部4aをL字形に折り曲げ、グランドの一部6
a’に接続されている。この薄板4は半導体集積回路5
の形成時に、半導体集積回路のパッケージを構成する材
料である熱硬化性樹脂と同時に成形される。この成形法
は、薄板4と熱硬化性樹脂とを一体化して成形すること
から、一般にインサ−ト成形と呼ばれている。
【0039】上記の第1の実施例と同様に、本実施例を
さらに発展させて図6に示すように、金属製の薄板4’
を端子5aの取り付け部分である半導体集積回路のプリ
ント基板側の面に設けても、あるいは図示しないが側面
に設けも良い。
さらに発展させて図6に示すように、金属製の薄板4’
を端子5aの取り付け部分である半導体集積回路のプリ
ント基板側の面に設けても、あるいは図示しないが側面
に設けも良い。
【0040】本実施例において、グランド6aをプリン
ト基板6の内面に埋設しているのは、プリント基板6に
実装する半導体集積回路として、BGAまたはPGA等を対象
としているからである。このようにグランドの一部6a
がプリント基板6の上に現れるように、グランド6aを
プリント基板6の内面に埋設し、グランドの一部6a’
と薄板の一部4aとを接続することにより、薄板4を接
地できる。
ト基板6の内面に埋設しているのは、プリント基板6に
実装する半導体集積回路として、BGAまたはPGA等を対象
としているからである。このようにグランドの一部6a
がプリント基板6の上に現れるように、グランド6aを
プリント基板6の内面に埋設し、グランドの一部6a’
と薄板の一部4aとを接続することにより、薄板4を接
地できる。
【0041】以上のように、本実施例によれば、プリン
ト基板内にグランドの一部がプリント基板上に現れるよ
うに埋設することにより、端子に導電性の被膜を直接接
合できないBGAまたはPGA等の各種半導体集積回路にも適
用可能である。
ト基板内にグランドの一部がプリント基板上に現れるよ
うに埋設することにより、端子に導電性の被膜を直接接
合できないBGAまたはPGA等の各種半導体集積回路にも適
用可能である。
【0042】また、金属製の薄板4を使用するため、上
述した第1の実施例のように大幅な軽量化を達成するこ
とは困難であるが、それでも図9および図10に示した
従来の略箱型の金属製シ−ルド構造9に比し、より省実
装スペ−ス化と軽量化されたシ−ルド構造を可能として
いる。なお、本構成においても、薄板4とプリント基板
6上のグランド6aとが短い距離で対向する構成とする
ことにより、高いシ−ルド効果が得られる。
述した第1の実施例のように大幅な軽量化を達成するこ
とは困難であるが、それでも図9および図10に示した
従来の略箱型の金属製シ−ルド構造9に比し、より省実
装スペ−ス化と軽量化されたシ−ルド構造を可能として
いる。なお、本構成においても、薄板4とプリント基板
6上のグランド6aとが短い距離で対向する構成とする
ことにより、高いシ−ルド効果が得られる。
【0043】続いて、本発明の第3の実施例を説明す
る。
る。
【0044】本実施例は、上記の実施例において使用し
た導電性の被膜や金属製の薄板4による電磁波シールド
ではなく、遮蔽部である電磁波シールド部材として、半
導体集積回路を構成する熱硬化性樹脂に導電性を有する
微粒子を混粒させ、熱硬化性樹脂の全体にわたり分散さ
せたものである。
た導電性の被膜や金属製の薄板4による電磁波シールド
ではなく、遮蔽部である電磁波シールド部材として、半
導体集積回路を構成する熱硬化性樹脂に導電性を有する
微粒子を混粒させ、熱硬化性樹脂の全体にわたり分散さ
せたものである。
【0045】図7は、熱硬化性樹脂の全体にわたり導電
性を有する微粒子7bを混粒させて、分散させた半導体
集積回路7の斜視図である。また、図8は、図7に示し
た半導体集積回路7を線C−C’に沿って切断した状態を
示す断面図である。
性を有する微粒子7bを混粒させて、分散させた半導体
集積回路7の斜視図である。また、図8は、図7に示し
た半導体集積回路7を線C−C’に沿って切断した状態を
示す断面図である。
【0046】図8に示すように、配線パターンが形成さ
れたプリント基板8の上に、複数の端子7aを備え、微
粒子7bが混在され、分散されたパッケージング部材が
実装されている。複数の端子7aはパッケージング部材
とは絶縁されており、その一部はプリント基板8上に形
成された配線パターンと電気的に接続されている。
れたプリント基板8の上に、複数の端子7aを備え、微
粒子7bが混在され、分散されたパッケージング部材が
実装されている。複数の端子7aはパッケージング部材
とは絶縁されており、その一部はプリント基板8上に形
成された配線パターンと電気的に接続されている。
【0047】ここで、熱硬化性樹脂に混粒できる微粒子
の大きさは、配線ピッチに対し十分微細であるとする。
の大きさは、配線ピッチに対し十分微細であるとする。
【0048】本実施例では、半導体集積回路の製造工程
において、微粒子7bを熱硬化性樹脂と一緒にパッケ−
ジングすることにより、熱硬化性樹脂の全体にわたって
所定の密度で分散できる。
において、微粒子7bを熱硬化性樹脂と一緒にパッケ−
ジングすることにより、熱硬化性樹脂の全体にわたって
所定の密度で分散できる。
【0049】以上のように、本実施例によれば、上記の
実施例における印刷等の2次加工や金属製の薄板を必要
とせず、通常の半導体集積回路の製造工程においてパッ
ケージ自体がシ−ルド化された半導体集積回路を形成で
きる。また省実装スペ−ス化および軽量化においても、
従来のシ−ルド構造に比し、格段の優位性を有するもの
である。
実施例における印刷等の2次加工や金属製の薄板を必要
とせず、通常の半導体集積回路の製造工程においてパッ
ケージ自体がシ−ルド化された半導体集積回路を形成で
きる。また省実装スペ−ス化および軽量化においても、
従来のシ−ルド構造に比し、格段の優位性を有するもの
である。
【0050】なお、熱硬化性樹脂に混粒させる微粒子の
大きさと分布密度は、配線ピッチよりも十分に小さな範
囲内で、半導体集積回路の種類、あるいは要求される電
磁波ノイズの遮蔽レベルに応じて任意に設定可能であ
る。
大きさと分布密度は、配線ピッチよりも十分に小さな範
囲内で、半導体集積回路の種類、あるいは要求される電
磁波ノイズの遮蔽レベルに応じて任意に設定可能であ
る。
【0051】以上本発明の各実施例を説明してきたが、
本発明は上記の各実施例に限定されるものではなく、本
発明の技術思想の範囲内において、各実施例を任意に組
み合わせても、あるいは適宣変更しても良い。
本発明は上記の各実施例に限定されるものではなく、本
発明の技術思想の範囲内において、各実施例を任意に組
み合わせても、あるいは適宣変更しても良い。
【0052】
【発明の効果】以上説明したように、本発明によれば、
以下のような顕著な効果を奏する。
以下のような顕著な効果を奏する。
【0053】(1)半導体集積回路自体が直接被膜また
は金属板を備えているため、あるいは半導体集積回路を
構成する熱硬化性樹脂に導電性を有する微粒子を混粒し
てパッケージ自身をシールド化しているため、プリント
基板上または電子機器内部の実装領域の格段の省スペー
ス化を実現したばかりでなく、大幅な軽量化をも可能と
する。
は金属板を備えているため、あるいは半導体集積回路を
構成する熱硬化性樹脂に導電性を有する微粒子を混粒し
てパッケージ自身をシールド化しているため、プリント
基板上または電子機器内部の実装領域の格段の省スペー
ス化を実現したばかりでなく、大幅な軽量化をも可能と
する。
【0054】(2)上記と同様の理由により、より強力
で安定した電磁波ノイズのシールド効果を発揮できる。
で安定した電磁波ノイズのシールド効果を発揮できる。
【0055】(3)通常の半導体集積回路の製造工程に
おいて、パッケージに導電性を有する微粒子を混粒し、
これにより電磁波ノイズのシールド効果を発揮させてい
るため、半導体集積回路に遮蔽部として、被膜あるいは
金属板を設ける必要がなくなり、半導体集積回路実装時
の工程を簡略化できる。
おいて、パッケージに導電性を有する微粒子を混粒し、
これにより電磁波ノイズのシールド効果を発揮させてい
るため、半導体集積回路に遮蔽部として、被膜あるいは
金属板を設ける必要がなくなり、半導体集積回路実装時
の工程を簡略化できる。
【図1】被膜1が被着された半導体集積回路2の斜視図
である。
である。
【図2】図1に示した半導体集積回路2を被膜1ととも
に線A−A’に沿って切断した状態を示す断面図である。
に線A−A’に沿って切断した状態を示す断面図である。
【図3】被膜1’を半導体集積回路2のプリント基板側
の面に被着した図である。
の面に被着した図である。
【図4】金属製の薄板4が設けられた半導体集積回5の
斜視図である。
斜視図である。
【図5】図4に示した半導体集積回路5を金属製の薄板
4とともに線B−B’に沿って切断した状態を示す断面図
である。
4とともに線B−B’に沿って切断した状態を示す断面図
である。
【図6】金属製の薄板4’を端子5aの取り付け部分で
ある半導体集積回路5のプリント基板側の面に設けた図
である。
ある半導体集積回路5のプリント基板側の面に設けた図
である。
【図7】熱硬化性樹脂の全体にわたり導電性を有する微
粒子7bを混粒させて、分散させた半導体集積回路7の
斜視図である。
粒子7bを混粒させて、分散させた半導体集積回路7の
斜視図である。
【図8】図7に示した半導体集積回路7を線C−C’に沿
って切断した状態を示す断面図である。
って切断した状態を示す断面図である。
【図9】半導体集積回路10を底面が開口とされている
略箱型の板金シールド9で覆った従来の半導体集積回路
の斜視図である。
略箱型の板金シールド9で覆った従来の半導体集積回路
の斜視図である。
【図10】図9に示した従来の半導体集積回路10を板
金シールド9とともに線D−D’に沿って切断した状態
を示す断面図である。
金シールド9とともに線D−D’に沿って切断した状態
を示す断面図である。
1,1’ 被膜 1a 端子の一部 2,5,7,10 半導体集積回路 2a,5a,7a 端子 3,6,8,11 プリント基板 3a,6a グランド 4,4’ 薄板 4a 薄板の一部 6a’ グランドの一部 7b 微粒子 9 板金シールド
Claims (8)
- 【請求項1】 配線パターンが形成されているプリント
基板上に搭載され、複数設けられた端子を介して前記配
線パターンと接続する半導体集積回路において、 前記半導体集積回路の反プリント基板側の面を覆う形態
に設けられた電磁波ノイズを遮蔽する遮蔽部と、 前記遮蔽部と前記プリント基板上のグランドとを接続す
るための接続部とを有することを特徴とする電磁波ノイ
ズの遮蔽部を備える半導体集積回路。 - 【請求項2】 請求項1記載の電磁波ノイズの遮蔽部を
備える半導体集積回路において、 前記遮蔽部が金属板であることを特徴とする電磁波ノイ
ズの遮蔽部を備える半導体集積回路。 - 【請求項3】 請求項1記載の電磁波ノイズの遮蔽部を
備える半導体集積回路において、 前記遮蔽部が導電性を有する粒子が混粒された前記半導
体集積回路のパッケージを構成する樹脂であることを特
徴とする電磁波ノイズの遮蔽部を備える半導体集積回
路。 - 【請求項4】 請求項1記載の電磁波ノイズの遮蔽部を
備える半導体集積回路において、 前記遮蔽部が、導電性を有する塗料を用いて、印刷、塗
装、または熱転写工法により形成された被膜であること
を特徴とする電磁波ノイズの遮蔽部を備える半導体集積
回路。 - 【請求項5】 請求項1ないし請求項4のいずれかに記
載の電磁波ノイズの遮蔽部を備える半導体集積回路にお
いて、 前記半導体集積回路がQFPであり、前記接続部が、前記
プリント基板上のグランドおよび前記遮蔽部のそれぞれ
と接続する複数設けられた端子の一部であることを特徴
とする電磁波ノイズの遮蔽部を備える半導体集積回路。 - 【請求項6】 請求項1ないし請求項4のいずれかに記
載の電磁波ノイズの遮蔽部を備える半導体集積回路にお
いて、 前記半導体集積回路がBGAまたはPGAであり、前記接続部
が、前記遮蔽部自体であることを特徴とする電磁波ノイ
ズの遮蔽部を備える半導体集積回路。 - 【請求項7】 請求項5記載の電磁波ノイズの遮蔽部を
備える半導体集積回路の実装構造であって、 プリント基板の前記半導体集積回の実装面をグランドと
することを特徴とする電磁波ノイズの遮蔽部を備える半
導体集積回路の実装構造。 - 【請求項8】 請求項5または請求項6記載の電磁波ノ
イズの遮蔽部を備える半導体集積回路の実装構造であっ
て、 プリント基板の前記半導体集積装置が実装される部分の
内面をグランドとするとともに該グランドをその一部が
前記遮蔽部と接続される箇所に現れるように形成するこ
とを特徴とする電磁波ノイズの遮蔽部を備える半導体集
積回路の実装構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30433199A JP2001127211A (ja) | 1999-10-26 | 1999-10-26 | 電磁波ノイズの遮蔽部を備える半導体集積回路と該半導体集積回路の実装構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30433199A JP2001127211A (ja) | 1999-10-26 | 1999-10-26 | 電磁波ノイズの遮蔽部を備える半導体集積回路と該半導体集積回路の実装構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001127211A true JP2001127211A (ja) | 2001-05-11 |
Family
ID=17931729
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30433199A Pending JP2001127211A (ja) | 1999-10-26 | 1999-10-26 | 電磁波ノイズの遮蔽部を備える半導体集積回路と該半導体集積回路の実装構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001127211A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016072492A (ja) * | 2014-09-30 | 2016-05-09 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
WO2023175469A1 (en) | 2022-03-17 | 2023-09-21 | Ricoh Company, Ltd. | Method of forming electromagnetic-wave shield, method of manufacturing structure, and structure |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6130250U (ja) * | 1984-07-26 | 1986-02-24 | 日本電気株式会社 | 半導体装置 |
JPS63313899A (ja) * | 1987-06-17 | 1988-12-21 | Seiko Epson Corp | Icのシ−ルド装置 |
JPH04180659A (ja) * | 1990-11-15 | 1992-06-26 | Nec Yamagata Ltd | 半導体装置 |
JPH08288686A (ja) * | 1995-04-20 | 1996-11-01 | Nec Corp | 半導体装置 |
JPH10284873A (ja) * | 1997-04-04 | 1998-10-23 | Hitachi Ltd | 半導体集積回路装置およびicカードならびにその製造に用いるリードフレーム |
JPH11145333A (ja) * | 1997-09-02 | 1999-05-28 | Oki Electric Ind Co Ltd | 半導体装置 |
-
1999
- 1999-10-26 JP JP30433199A patent/JP2001127211A/ja active Pending
Patent Citations (6)
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