JP2001127072A - Semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide technique which can improve setting controllability of the source region and the channel region of a trench power transistor. SOLUTION: In a trench formed in a semiconductor substrate, a gate insulating film is formed whose thickness is relatively thick in the trench bottom part than on the trench sidewall and is relatively thick in the trench shoulder part than on the trench sidewall. A gate part is buried in the trench and extended onto the main surface of the substrate. Further a semiconductor region of a field effect transistor is formed in the semiconductor substrate.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置技術に
関し、特に、溝型ゲート構造のパワー電界効果トランジ
スタ（以下、単にトレンチパワートランジスタともい
う）を有する半導体装置技術に適用して有効な技術に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device technology, and more particularly to a technology effective when applied to a semiconductor device technology having a power field effect transistor having a trench type gate structure (hereinafter, also simply referred to as a trench power transistor). Things.

【０００２】[0002]

【従来の技術】本発明者が検討したトレンチパワートラ
ンジスタ技術は、例えば次の通りである。まず、半導体
基板の主面に、その主面に交差する方向に延びる溝を形
成した後、半導体基板に対してゲート酸化処理を施すこ
とにより、溝の内壁面（底面および側面）にゲート酸化
膜を形成する。続いて、半導体基板の主面上に、例えば
多結晶シリコン膜を堆積する。この際、溝内に多結晶シ
リコン膜が埋め込まれるようにする。その後、多結晶シ
リコン膜をエッチバックすることにより、溝内に多結晶
シリコン膜が残るようにしてゲート電極を形成する。2. Description of the Related Art The trench power transistor technology studied by the present inventors is as follows, for example. First, after a groove extending in a direction intersecting the main surface is formed on the main surface of the semiconductor substrate, a gate oxide film is formed on the inner wall surface (bottom surface and side surface) of the groove by subjecting the semiconductor substrate to gate oxidation treatment. To form Subsequently, for example, a polycrystalline silicon film is deposited on the main surface of the semiconductor substrate. At this time, a polycrystalline silicon film is embedded in the groove. Thereafter, the gate electrode is formed by etching back the polycrystalline silicon film so that the polycrystalline silicon film remains in the groove.

【０００３】ところで、電界効果トランジスタの駆動能
力を向上させるには、ゲート絶縁膜を薄くすることが考
えられるが、上記トレンチパワートランジスタにおい
て、あまりゲート絶縁膜を薄くすると、溝底部において
膜厚が薄くなり耐圧が確保できないという課題やゲート
・ドレイン間の容量が増大しトレンチパワートランジス
タのスイッチングロスが増大する課題がある。このた
め、上記技術においては、ゲート絶縁膜の厚さを、上記
課題が生じない厚さに合わせて溝の内壁面の全体におい
て比較的厚くしなければならず、トレンチパワートラン
ジスタの駆動能力の向上を阻害する課題がある。トレン
チパワートランジスタにおいて溝の底部におけるゲート
耐圧の低下を防止する技術については、例えば特開平１
−１９２１７４号公報に記載があり、トレンチの底部の
絶縁膜の厚さを、トレンチの側面の絶縁膜の厚さよりも
厚くした構造が開示されている。In order to improve the driving capability of the field effect transistor, it is conceivable to reduce the thickness of the gate insulating film. However, in the above-described trench power transistor, if the gate insulating film is too thin, the thickness at the bottom of the groove becomes thin. There is a problem that the breakdown voltage cannot be ensured, and a problem that the capacitance between the gate and the drain increases and the switching loss of the trench power transistor increases. For this reason, in the above-mentioned technology, the thickness of the gate insulating film must be relatively thick on the entire inner wall surface of the groove in accordance with the thickness that does not cause the above-described problem, and the driving capability of the trench power transistor is improved. There is a problem that hinders. A technique for preventing a decrease in gate breakdown voltage at the bottom of a trench in a trench power transistor is disclosed in, for example,
JP-A-192174 discloses a structure in which the thickness of the insulating film at the bottom of the trench is larger than the thickness of the insulating film on the side surface of the trench.

【０００４】[0004]

【発明が解決しようとする課題】ところが、上記公報に
開示された技術においては、以下の課題があることを本
発明者は見出した。However, the present inventor has found that the technology disclosed in the above publication has the following problems.

【０００５】すなわち、上記公報に開示された技術にお
いては、トレンチパワートランジスタのソース・ドレイ
ン領域を半導体基板に形成した後に、半導体基板に溝を
掘り、ゲート酸化処理を施しているので、そのソース・
ドレイン領域の不純物が、その後の窒化シリコン膜を耐
酸化性マスクとした熱処理時等に拡散してしまう課題が
ある。このため、ソース領域において浅い接合を形成す
ることが困難となるので、トレンチパワートランジスタ
のチャネル長の設定制御が難しくなる結果、トレンチパ
ワートランジスタの性能が劣化する課題がある。That is, in the technique disclosed in the above publication, after the source / drain regions of the trench power transistor are formed in the semiconductor substrate, a trench is dug in the semiconductor substrate and gate oxidation treatment is performed.
There is a problem that the impurity in the drain region diffuses during a subsequent heat treatment using the silicon nitride film as an oxidation-resistant mask. For this reason, it becomes difficult to form a shallow junction in the source region, and it becomes difficult to control the setting of the channel length of the trench power transistor. As a result, the performance of the trench power transistor deteriorates.

【０００６】本発明の目的は、トレンチパワートランジ
スタのゲート・ドレイン間容量を低減させることのでき
る技術を提供することにある。An object of the present invention is to provide a technique capable of reducing the gate-drain capacitance of a trench power transistor.

【０００７】また、本発明の他の目的は、トレンチパワ
ートランジスタの駆動能力を向上させることのできる技
術を提供することにある。Another object of the present invention is to provide a technique capable of improving the driving capability of a trench power transistor.

【０００８】また、本発明の他の目的は、トレンチパワ
ートランジスタのゲート絶縁耐圧を向上させることので
きる技術を提供することにある。Another object of the present invention is to provide a technique capable of improving the gate withstand voltage of a trench power transistor.

【０００９】また、本発明の他の目的は、トレンチパワ
ートランジスタのソース領域の浅い接合を形成すること
のできる技術を提供することにある。It is another object of the present invention to provide a technique capable of forming a shallow junction in a source region of a trench power transistor.

【００１０】また、本発明の他の目的は、トレンチパワ
ートランジスタのソース領域およびチャネル領域の設定
制御性を向上させることのできる技術を提供することに
ある。Another object of the present invention is to provide a technique capable of improving controllability of setting a source region and a channel region of a trench power transistor.

【００１１】さらに、本発明の他の目的は、トレンチパ
ワートランジスタの性能を向上させることのできる技術
を提供することにある。Still another object of the present invention is to provide a technique capable of improving the performance of a trench power transistor.

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【００１３】[0013]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【００１４】すなわち、本発明は、半導体基板に掘られ
た溝内に、その溝の底部の方が、溝の側面よりも相対的
に厚くなるようにゲート絶縁膜を形成した後、その溝内
にゲート部を形成し、さらに半導体基板に、電界効果ト
ランジスタの半導体領域を形成するための不純物を導入
するものである。That is, according to the present invention, after a gate insulating film is formed in a trench dug in a semiconductor substrate such that the bottom of the trench is relatively thicker than the side surface of the trench, A gate portion, and further, an impurity for forming a semiconductor region of the field effect transistor is introduced into the semiconductor substrate.

【００１５】また、本発明は、前記半導体基板の製造工
程においては、第１不純物が含有された半導体基体の表
面に、前記第１不純物の濃度よりも低くなるように第２
不純物が含有されたエピタキシャル層を形成する工程を
有するものである。Further, in the present invention, in the manufacturing process of the semiconductor substrate, the second impurity may be formed on the surface of the semiconductor substrate containing the first impurity such that the concentration of the first impurity is lower than that of the first impurity.
It has a step of forming an epitaxial layer containing impurities.

【００１６】また、本発明は、前記ゲート部の不純物濃
度は、前記チャネル領域およびソース領域の不純物濃度
よりも高いものである。Further, according to the present invention, the impurity concentration of the gate portion is higher than the impurity concentration of the channel region and the source region.

【００１７】また、本発明は、前記半導体基板の主面上
に第１絶縁膜を形成した後、その第１絶縁膜において前
記溝の形成領域を除去することにより開口部を形成し、
さらにその第１絶縁膜をマスクとして、前記開口部から
露出する半導体基板を削ることにより、前記溝を形成す
る工程を有するものである。Further, according to the present invention, after forming a first insulating film on a main surface of the semiconductor substrate, an opening is formed by removing a region where the groove is formed in the first insulating film;
The method further includes forming the groove by shaving the semiconductor substrate exposed from the opening using the first insulating film as a mask.

【００１８】また、本発明は、前記溝の底部角に丸みを
つける工程を有するものである。Further, the present invention includes a step of rounding a bottom corner of the groove.

【００１９】また、本発明は、前記溝の形成工程後、前
記ゲート絶縁膜の形成工程前に、前記第１絶縁膜の開口
部の寸法が、前記溝の寸法よりも大きくなるようにする
工程を有するものである。Further, the present invention provides a step of making the size of the opening of the first insulating film larger than the size of the groove after the step of forming the groove and before the step of forming the gate insulating film. It has.

【００２０】また、本発明は、前記ゲート絶縁膜の形成
工程は、(b1)前記溝の内面に第２絶縁膜を形成する工
程、(b2)前記第２絶縁膜の表面に耐酸化性を有する第３
絶縁膜を形成する工程、(b3)前記第３絶縁膜をエッチバ
ックすることにより、前記溝の側面に第３絶縁膜を残す
工程、(b4)前記半導体基板に酸化処理を施すことによ
り、前記半導体基板において前記第３絶縁膜から露出す
る領域に選択的に厚い絶縁膜を形成する工程、(b5)前記
第３絶縁膜を除去した後、前記第２絶縁膜を除去する工
程、(b6)前記第２絶縁膜の除去工程後、前記半導体基板
に対して酸化処理を施すことにより、前記第１絶縁膜の
開口部から露出する半導体基板の主面上および前記溝の
底部の方が溝の側面よりも相対的に厚くなるようなゲー
ト絶縁膜を形成する工程を有し、前記ゲート部の形成工
程は、(c1)前記溝内および半導体基板の主面上に導体膜
を堆積する工程、(c2)前記導体膜をエッチバックするこ
とにより、断面Ｔ字状の前記ゲート部を形成する工程を
有するものである。Further, in the present invention, the step of forming the gate insulating film includes: (b1) a step of forming a second insulating film on an inner surface of the groove; and (b2) a step of forming a surface of the second insulating film having oxidation resistance. The third
Forming an insulating film, (b3) etching back the third insulating film to leave a third insulating film on the side surface of the groove, (b4) performing an oxidation process on the semiconductor substrate, Selectively forming a thick insulating film in a region of the semiconductor substrate exposed from the third insulating film; (b5) removing the third insulating film and then removing the second insulating film; (b6) After the step of removing the second insulating film, the semiconductor substrate is subjected to an oxidizing process, so that the groove on the main surface of the semiconductor substrate exposed from the opening of the first insulating film and the bottom of the groove are closer to the groove. Forming a gate insulating film such that it is relatively thicker than a side surface, wherein the step of forming the gate portion comprises: (c1) a step of depositing a conductive film in the trench and on the main surface of the semiconductor substrate; (c2) Etching back the conductor film to form a T-shaped cross section. And it has a step of forming a over isolation portion.

【００２１】また、本発明は、前記酸化処理によりゲー
ト絶縁膜を形成した後、前記ゲート絶縁膜の表面に化学
的気相成長法により絶縁膜を堆積する工程を有するもの
である。Further, the present invention includes a step of forming an insulating film on the surface of the gate insulating film by a chemical vapor deposition method after forming the gate insulating film by the oxidation treatment.

【００２２】また、本発明は、半導体基板に掘られた溝
内に、その溝の底部の方が、溝の側面よりも相対的に厚
くなるとともに、その溝の肩部の方が、溝の側面よりも
相対的に厚いゲート絶縁膜が形成され、その溝内に埋め
込まれるとともに半導体基板の主面上に延在するよう
に、ゲート部が形成され、さらに半導体基板に電界効果
トランジスタの半導体領域が形成されたものである。Further, according to the present invention, in the trench dug in the semiconductor substrate, the bottom of the trench is relatively thicker than the side surface of the trench, and the shoulder of the trench is formed in the trench. A gate insulating film is formed relatively thicker than the side surface, a gate portion is formed so as to be buried in the groove and extends on the main surface of the semiconductor substrate, and further the semiconductor region of the field effect transistor is formed on the semiconductor substrate. Is formed.

【００２３】[0023]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and the repeated description thereof will be omitted.

【００２４】（実施の形態１）図１は本実施の形態１の
トレンチパワートランジスタを構成する半導体チップ１
の平面図、図２は図１の領域Ａの拡大平面図、図３は図
２のＢ−Ｂ線の部分断面図、図４はトレンチパワートラ
ンジスタおよびそれに付随する保護ダイオードを示す回
路図をそれぞれ示している。(Embodiment 1) FIG. 1 shows a semiconductor chip 1 constituting a trench power transistor according to Embodiment 1 of the present invention.
2, FIG. 2 is an enlarged plan view of a region A of FIG. 1, FIG. 3 is a partial cross-sectional view taken along line BB of FIG. 2, and FIG. 4 is a circuit diagram showing a trench power transistor and a protection diode associated therewith. Is shown.

【００２５】半導体チップ１は、例えば平面四角形状に
形成された半導体基板１Ｓを有している。この半導体基
板１Ｓは、半導体基体１ＳＡと、その上に形成されたエ
ピタキシャル層１ＳＢとを有している。半導体基体１Ｓ
Ａは、例えばｎ⁺ 型のシリコン単結晶からなり、エピタ
キシャル層１ＳＢは、例えばエピタキシャル成長法によ
って形成されたｎ^- 型のシリコン単結晶からなる。この
エピタキシャル層１ＳＢは、ソース・ドレイン間の耐圧
を確保する機能を有しており、その抵抗値は、例えば
０．２５〜０．３６ｍΩｃｍ程度、厚さは、例えば５μ
ｍ程度である。このエピタキシャル層１ＳＢ上におい
て、半導体基板１Ｓの主面（半導体素子が形成された
面）の外周近傍には、例えば厚い酸化シリコン膜からな
る厚い絶縁膜２ａが、その半導体基板１Ｓの主面の外周
に沿って延在されて平面環状に形成されている。その絶
縁膜２ａの一部において、半導体基板１Ｓの一つの角部
近傍には、例えば平面四角形状に形成された幅広部２ａ
１が絶縁膜２ａと一体的に形成されている。The semiconductor chip 1 has a semiconductor substrate 1S formed in, for example, a plane quadrangular shape. This semiconductor substrate 1S has a semiconductor base 1SA and an epitaxial layer 1SB formed thereon. Semiconductor substrate 1S
A is made of, for example, an n ⁺ -type silicon single crystal, and the epitaxial layer 1SB is made of, for example, an n ^-- type silicon single crystal formed by an epitaxial growth method. The epitaxial layer 1SB has a function of ensuring a withstand voltage between the source and the drain, and has a resistance value of, for example, about 0.25 to 0.36 mΩcm, and a thickness of, for example, 5 μm.
m. On the epitaxial layer 1SB, in the vicinity of the outer periphery of the main surface of the semiconductor substrate 1S (the surface on which the semiconductor element is formed), a thick insulating film 2a made of, for example, a thick silicon oxide film is provided on the outer periphery of the main surface of the semiconductor substrate 1S. And is formed in a planar annular shape. In a part of the insulating film 2a, in the vicinity of one corner of the semiconductor substrate 1S, for example, a wide portion 2a formed in a planar square shape is provided.
1 is formed integrally with the insulating film 2a.

【００２６】この厚い絶縁膜２ａに囲まれた素子領域に
は、複数の縦型のトレンチパワートランジスタＱが配置
されている。各トレンチパワートランジスタＱは、例え
ば平面六角形状または扁平八角形状に形成されて規則的
に並んで配置されており、ゲート部３（３ａ，３ｂ）
と、ドレイン領域４と、その上のチャネル領域５と、そ
の上のソース領域６と、溝７と、ゲート絶縁膜８を有す
るＭＩＳＦＥＴ（MetalInsulator Semiconductor Field
Effect Transistor）構造となっている。A plurality of vertical trench power transistors Q are arranged in the element region surrounded by the thick insulating film 2a. Each trench power transistor Q is formed, for example, in a planar hexagonal shape or a flat octagonal shape and is arranged regularly, and has a gate portion 3 (3a, 3b).
MISFET (Metal Insulator Semiconductor Field) having a drain region 4, a channel region 5 thereon, a source region 6 thereon, a trench 7, and a gate insulating film 8.
Effect Transistor) structure.

【００２７】ゲート部３（３ａ，３ｂ）は、例えばリン
が導入されたｎ⁺ 型の低抵抗ポリシリコンからなり、そ
の不純物濃度は、例えば３．５±１．５×１０²⁰／ｃｍ
³ 程度である。すなわち、ゲート部３の不純物濃度は最
も薄くても、例えば２．０×１０²⁰／ｃｍ³ の濃度はあ
る。ゲート部３の平面形状は、例えば平面格子状に形成
されており、その各々のトレンチパワートランジスタＱ
が並列に接続される構造となっている（メッシュゲート
構造）。また、本実施の形態１においては、ゲート部３
（３ａ，３ｂ）の断面形状が、例えばＴ字状に形成され
ており、そのうちの半導体基板１Ｓの主面に対して交差
する部分は、半導体基板１Ｓに掘られた溝７内にゲート
絶縁膜８を介して埋め込まれ（トレンチゲート構造）、
半導体基板１Ｓの主面に平行な部分は、半導体基板１Ｓ
の主面上にゲート絶縁膜８を介して形成されている。こ
のようにゲート部３の断面形状をＴ字状としたことによ
り、断面形状がＩ型のゲート部に比較してソース領域６
の接合部を浅くすることができ（浅い接合）、トレンチ
パワートランジスタＱの短チャネル化を実現することが
できるので、トレンチパワートランジスタＱの性能を向
上させることが可能となる。Ｉ型のゲートの場合、ゲー
ト部の加工の際に、その上面が半導体基板１Ｓの主面よ
りも低くなりゲート部３がソース領域４から外れる、い
わゆるソースオフセットが生じることがある。このた
め、それを防止するために半導体基板１Ｓの主面に形成
されるソース領域６の接合部も、ある程度深くする必要
性が生じ、浅い接合を阻害する問題がある。ゲート部３
の断面形状をＴ字状とした場合は、ゲート部３の上面が
常に半導体基板１Ｓの主面の上方に位置することになる
ので、上述の問題が生じない。ゲート部３ｂにおいては
上面中央が若干窪むがその窪みが溝７に達することがな
いので、上述の問題が生じない。したがって、ソース領
域６の浅い接合を実現できる。また、ソース領域６の浅
い接合を実現できると、トランジスタの性能を向上させ
ることができる理由は、次の通りである。すなわち、ト
レンチパワートランジスタＱのチャネル領域５はゲート
部３の側面に形成されており、このチャネル領域５を制
御良く形成することが必要である。トレンチパワートラ
ンジスタＱの高性能化には、他のデバイスと同様に、短
チャネル化が必須である。ところで、そのチャネル長は
不純物イオンの打ち込み深さと濃度とで決定されるが、
その制御は、ソース領域が浅いほど簡単である。したが
って、トレンチパワートランジスタの高性能化はソース
領域の浅い接合が必須である。ゲート部３は、半導体チ
ップ１の外周部近傍において、ゲート配線３ＧＬと電気
的に接続されている。ゲート配線３ＧＬは、ゲート部３
と一体的に同一材料で構成されており、半導体基板１Ｓ
の主面上の厚い絶縁膜２ａ，２ｂ上に形成されている。The gate portion 3 (3a, 3b) is made of, for example, n ⁺ -type low-resistance polysilicon doped with phosphorus, and has an impurity concentration of, for example, 3.5 ± 1.5 × 10 ²⁰ / cm.
^{About three} . In other words, the impurity concentration of the gate portion 3 is, for example, 2.0 × 10 ²⁰ / cm ³ even if it is the lightest. The planar shape of the gate portion 3 is formed, for example, in a planar lattice shape, and each trench power transistor Q
Are connected in parallel (mesh gate structure). In the first embodiment, the gate unit 3
The cross-sectional shape of (3a, 3b) is formed, for example, in a T-shape, and a portion intersecting with the main surface of the semiconductor substrate 1S is a gate insulating film in a trench 7 dug in the semiconductor substrate 1S. Buried via 8 (trench gate structure),
The portion parallel to the main surface of the semiconductor substrate 1S
Is formed on the main surface of the substrate with a gate insulating film 8 interposed therebetween. Since the gate section 3 has a T-shaped cross section, the source region 6 has a cross section that is smaller than that of the I-shaped gate section.
Can be made shallower (shallow junction), and the channel length of the trench power transistor Q can be reduced, so that the performance of the trench power transistor Q can be improved. In the case of an I-type gate, when processing the gate portion, the so-called source offset that the upper surface is lower than the main surface of the semiconductor substrate 1S and the gate portion 3 deviates from the source region 4 may occur. Therefore, in order to prevent this, the junction of the source region 6 formed on the main surface of the semiconductor substrate 1S needs to be deepened to some extent, and there is a problem that a shallow junction is hindered. Gate part 3
When the cross-sectional shape is T-shaped, the above problem does not occur because the upper surface of the gate portion 3 is always located above the main surface of the semiconductor substrate 1S. In the gate portion 3b, the center of the upper surface is slightly recessed, but the recess does not reach the groove 7, so that the above-described problem does not occur. Therefore, a shallow junction of source region 6 can be realized. The reason why the performance of the transistor can be improved if a shallow junction of the source region 6 can be realized is as follows. That is, the channel region 5 of the trench power transistor Q is formed on the side surface of the gate portion 3, and it is necessary to form the channel region 5 with good control. In order to improve the performance of the trench power transistor Q, it is necessary to shorten the channel as in other devices. By the way, the channel length is determined by the implantation depth and concentration of the impurity ions.
The control is easier as the source region is shallower. Therefore, to improve the performance of the trench power transistor, a shallow junction in the source region is essential. The gate section 3 is electrically connected to the gate wiring 3GL in the vicinity of the outer peripheral portion of the semiconductor chip 1. The gate line 3GL is connected to the gate portion 3
And the semiconductor substrate 1S
Are formed on the thick insulating films 2a and 2b on the main surface.

【００２８】上記ドレイン領域４は、ゲート部３の底部
近傍のエピタキシャル層１ＳＢ部分に形成されている。
すなわち、ドレイン領域４は、ｎ^- 型の半導体領域によ
って形成されている。上記溝７は、その底部およびその
近傍が、ドレイン領域４に達する程度の深さとなるよう
に形成されている。上記チャネル領域５は、ドレイン領
域４の上層であってゲート部３の側面に形成されてお
り、例えばホウ素が導入されてｐ型に設定されている。
チャネル領域５における不純物濃度は、例えば最大で
１．０×１０¹⁷／ｃｍ³ 程度であり、ゲート部３の不純
物濃度に比べて３桁以上薄い。上記ソース領域６は、チ
ャネル領域５の上層であってゲート部３の側面に形成さ
れており、例えばヒ素が導入されてｎ⁺ 型に設定されて
いる。本実施の形態１によれば、後述する本発明の半導
体装置の製造方法により、チャネル領域５およびソース
領域６の範囲設定の誤差が少なく、ソース領域６の浅い
接合が実現されている。The drain region 4 is formed in the epitaxial layer 1SB near the bottom of the gate portion 3.
That is, the drain region 4 is formed of an n ⁻ type semiconductor region. The trench 7 is formed such that its bottom and its vicinity have a depth that reaches the drain region 4. The channel region 5 is an upper layer of the drain region 4 and is formed on the side surface of the gate portion 3, and is set to a p-type by introducing, for example, boron.
The impurity concentration in the channel region 5 is, for example, about 1.0 × 10 ¹⁷ / cm ³ at the maximum, and is at least three orders of magnitude lower than the impurity concentration of the gate portion 3. The source region 6 is an upper layer of the channel region 5 and is formed on the side surface of the gate portion 3. The source region 6 is, for example, doped with arsenic and is set to an n ⁺ type. According to the first embodiment, an error in setting the ranges of the channel region 5 and the source region 6 is small and a shallow junction of the source region 6 is realized by the method of manufacturing a semiconductor device of the present invention described later.

【００２９】ところで、本実施の形態１においては、溝
７内におけるゲート絶縁膜８の厚さが均一ではなく、溝
７の底部、すなわち、ドレイン領域４側のゲート絶縁膜
８および溝７の口部近傍のゲート絶縁膜８の方が、溝７
の側面、すなわち、チャネル領域５側のゲート絶縁膜８
のよりも厚く形成されている。このようにチャネル領域
５側のゲート絶縁膜８を薄く形成することにより、トレ
ンチパワートランジスタＱの駆動能力を向上させること
ができる。また、ドレイン領域４側のゲート絶縁膜８を
厚く形成することにより、ゲート・ドレイン間容量を低
減できるので、高速スイッチングが可能となる。また、
断面Ｔ字状のゲート部３の構造は、上述のようにソース
オフセットを防止でき、ソース領域６の浅い接合を実現
できるので歩留まりおよび信頼性を確保する上で有効で
あるが、断面Ｔ字状にしたことでゲート・半導体基板間
の容量が増加する。本実施の形態１においてはゲート絶
縁膜８を部分的に厚くしたことにより、その容量を低減
できるので、高速スイッチングが可能となる。この場
合、ただ単にゲート絶縁膜８を厚くすると、相互コンダ
クタンスが劣化し、オン抵抗（ソース・ドレイン間の抵
抗）が上昇したり、パンチスルーマージンの低下による
量産マージンの減少等の問題が生じる。そこで、本実施
の形態１においては、特に溝７の底部のゲート絶縁膜８
を厚くすることで、オン抵抗の増大や量産マージンの減
少等の問題を生じることなく、上記容量の低減が可能と
なり、トレンチパワートランジスタの高速スイッチング
が可能となる。また、溝７の口部側のゲート絶縁膜８を
厚くすることにより、その部分における電界集中を緩和
させることができるので、ゲート絶縁耐圧を向上させる
ことが可能となる。さらに、本実施の形態１において
は、ゲート絶縁膜８が、例えば厚さ２４〜３０ｎｍ程度
の熱酸化膜と、その上に堆積された厚さ５５〜６５ｎｍ
程度のＣＶＤ（Chemical Vapor Deposition ）膜とによ
って形成されている。このようにＣＶＤ膜を堆積するこ
とにより、溝７の底部角のゲート絶縁膜８の被覆性を向
上させることができるので、ゲート絶縁膜８の耐圧を確
保することが可能となる。なお、半導体基板１Ｓのエピ
タキシャル層１ＳＢの上層には、ｐウエル９が形成され
ている。このｐウエル９は、例えばホウ素が導入されて
なり、ゲート部３の終端に印加される電界を緩和する機
能を有している。また、上記厚い絶縁膜２の幅広部２ａ
上には、バック・トゥ・バック構造の保護ダイオード１
０が設けられている。この保護ダイオード１０は、例え
ば低抵抗ポリシリコン膜にｎ⁺ 型の半導体領域１０ａと
ｐ型の半導体領域１０ｂとが交互に平面同心環状に形成
されてなり、図４に示すように、トレンチパワートラン
ジスタＱのゲートとソースとの間に接続され、ソースか
らゲートへのサージに対してゲート絶縁膜８を保護する
機能を有している。In the first embodiment, the thickness of the gate insulating film 8 in the trench 7 is not uniform, but the bottom of the trench 7, that is, the gate insulating film 8 on the drain region 4 side and the opening of the trench 7 are formed. The portion of the gate insulating film 8 near the portion is
Side, that is, the gate insulating film 8 on the channel region 5 side
It is formed thicker than. By thus forming the gate insulating film 8 on the channel region 5 side thin, the driving capability of the trench power transistor Q can be improved. Further, by forming the gate insulating film 8 on the drain region 4 side to be thick, the capacitance between the gate and the drain can be reduced, so that high-speed switching becomes possible. Also,
The structure of the gate portion 3 having a T-shaped cross section is effective in securing the yield and reliability because the source offset can be prevented and the shallow junction of the source region 6 can be realized as described above. This increases the capacitance between the gate and the semiconductor substrate. In the first embodiment, the capacitance can be reduced by partially increasing the thickness of the gate insulating film 8, so that high-speed switching becomes possible. In this case, simply increasing the thickness of the gate insulating film 8 causes problems such as a decrease in transconductance, an increase in on-resistance (resistance between source and drain), and a decrease in a mass production margin due to a decrease in punch-through margin. Therefore, in the first embodiment, in particular, the gate insulating film 8 at the bottom of the groove 7 is formed.
By increasing the thickness, the capacitance can be reduced without causing problems such as an increase in on-resistance and a reduction in a mass production margin, and high-speed switching of the trench power transistor becomes possible. Also, by increasing the thickness of the gate insulating film 8 on the opening side of the groove 7, the concentration of the electric field in that portion can be reduced, so that the gate insulation withstand voltage can be improved. Further, in the first embodiment, the gate insulating film 8 is composed of, for example, a thermal oxide film having a thickness of about 24 to 30 nm and a thickness of 55 to 65 nm deposited thereon.
And a CVD (Chemical Vapor Deposition) film of a certain degree. By depositing the CVD film in this manner, the coverage of the gate insulating film 8 at the bottom corner of the groove 7 can be improved, so that the withstand voltage of the gate insulating film 8 can be ensured. Note that a p-well 9 is formed above the epitaxial layer 1SB of the semiconductor substrate 1S. The p-well 9 has, for example, boron introduced therein and has a function of alleviating an electric field applied to the end of the gate portion 3. Also, the wide portion 2a of the thick insulating film 2
Above is a back-to-back protection diode 1
0 is provided. The protection diode 10 has, for example, an n ⁺ -type semiconductor region 10a and a p-type semiconductor region 10b alternately formed in a plane concentric annular shape on a low-resistance polysilicon film, as shown in FIG. It is connected between the gate and the source of Q and has a function of protecting the gate insulating film 8 against a surge from the source to the gate.

【００３０】このような半導体基板１Ｓの主面上には、
例えば酸化シリコン膜からなる層間絶縁膜１１が堆積さ
れており、これにより、ゲート部３、ゲート配線３ＧＬ
および保護ダイオード１０が覆われている。半導体基板
１Ｓの主面の外周近傍には、その外周に沿ってソースガ
ードリングが平面環状に形成されている。このソースガ
ードリングは、半導体基板１Ｓに形成されたｎ⁺ 型の半
導体領域と、これと層間絶縁膜１１に穿孔されたコンタ
クトホールを通じて電気的に接続された配線１２ａとを
有している。この配線１２ａは、層間絶縁膜１１上に形
成され、それに穿孔されたコンタクトホールを通じて保
護ダイオード１０のｎ⁺ 型の半導体領域１０ａと電気的
に接続されている。また、そのソースガードリングの内
側には、ソースガードリングに沿ってゲートガードリン
グ１３が平面環状に形成されている。ゲートガードリン
グ１３の一部には、例えば平面四角形状のゲート電極１
３ＧＰが一体的に形成されている。このゲート電極１３
ＧＰは、半導体チップ１の一つの角部近傍における上記
幅広部２ａ１上に形成されている。ゲートガードリング
１３およびゲート電極１３ＧＰは、層間絶縁膜１１に穿
孔されたコンタクトホール１４ａ等を通じてゲート配線
３ＧＬと電気的に接続されている。また、ゲートガード
リング１３およびゲート電極１３ＧＰは、層間絶縁膜１
１に穿孔されたコンタクトホール１４ｂを通じて保護ダ
イオード１０のｎ⁺ 型の半導体領域１０ａと電気的に接
続されている。さらに、ゲートガードリング１３の内側
において層間絶縁膜１１上には、ソース配線１５が配置
されている。このソース配線１５は、層間絶縁膜１１に
穿孔されたコンタクトホール１４ｃを通じてソース領域
６と電気的に接続されている。また、ソース配線１５
は、コンタクトホール１４ｃの底部から半導体基板１Ｓ
の厚さ方向延びて掘られた孔１６を通じてチャネル領域
５のｐ⁺ 型の半導体領域５ａと電気的に接続されてい
る。これは、チャネルとソースを接地するためである。
さらに、ソース配線１５は、層間絶縁膜１１に穿孔され
たコンタクトホール１４ｄを通じて保護ダイオード１０
のｎ⁺ 型の半導体領域１０ａと電気的に接続されてい
る。On the main surface of such a semiconductor substrate 1S,
For example, an interlayer insulating film 11 made of, for example, a silicon oxide film is deposited, whereby the gate portion 3 and the gate wiring 3GL are formed.
And the protection diode 10 is covered. Near the outer periphery of the main surface of the semiconductor substrate 1S, a source guard ring is formed in a planar annular shape along the outer periphery. The source guard ring has an n ⁺ -type semiconductor region formed on the semiconductor substrate 1S and a wiring 12a electrically connected to the n ⁺ -type semiconductor region through a contact hole formed in the interlayer insulating film 11. The wiring 12a is formed on the interlayer insulating film 11, and is electrically connected to the n ⁺ -type semiconductor region 10a of the protection diode 10 through a contact hole formed in the wiring 12a. Inside the source guard ring, a gate guard ring 13 is formed in a planar annular shape along the source guard ring. A part of the gate guard ring 13 has, for example, a planar square gate electrode 1.
3GP is integrally formed. This gate electrode 13
The GP is formed on the wide portion 2a1 near one corner of the semiconductor chip 1. Gate guard ring 13 and gate electrode 13GP are electrically connected to gate line 3GL through a contact hole 14a formed in interlayer insulating film 11, and the like. In addition, the gate guard ring 13 and the gate electrode 13GP are
The protection diode 10 is electrically connected to the n ⁺ -type semiconductor region 10a through a contact hole 14b formed in the protection diode 10. Further, a source line 15 is arranged on the interlayer insulating film 11 inside the gate guard ring 13. The source wiring 15 is electrically connected to the source region 6 through a contact hole 14c formed in the interlayer insulating film 11. Also, the source wiring 15
From the bottom of the contact hole 14c to the semiconductor substrate 1S
Is electrically connected to the p ⁺ -type semiconductor region 5a of the channel region 5 through a hole 16 extending in the thickness direction. This is to ground the channel and the source.
Further, the source line 15 is connected to the protection diode 10 through a contact hole 14d formed in the interlayer insulating film 11.
Is electrically connected to the n ⁺ type semiconductor region 10a.

【００３１】なお、上記配線１２ａ、ゲートガードリン
グ１３、ゲート電極１３ＧＰおよびソース配線１５は、
例えばアルミニウム、アルミニウム−シリコン合金また
はアルミニウム−シリコン−銅合金からなる。また、ゲ
ート配線３ＧＬおよびゲートガードリング１３は、厚い
絶縁膜２ａ上に設けられている。ゲート電極１３ＧＰ
は、上記幅広部２ａ１上に設けられている。The wiring 12a, the gate guard ring 13, the gate electrode 13GP and the source wiring 15
For example, it is made of aluminum, aluminum-silicon alloy or aluminum-silicon-copper alloy. Further, the gate wiring 3GL and the gate guard ring 13 are provided on the thick insulating film 2a. Gate electrode 13GP
Is provided on the wide portion 2a1.

【００３２】このような半導体基板１Ｓの主面上には、
表面保護膜１７が堆積されており、これにより、ソース
ガードリングの配線１２ａ、ゲートガードリング１３，
ゲート電極１３ＧＰおよびソース配線１５が覆われてい
る。表面保護膜１７は、例えば酸化シリコン膜とその上
に堆積されたポリイミド樹脂とから構成されている。表
面保護膜１７の酸化シリコン膜は、例えばＴＥＯＳ（Te
traethoxysilane ）をソースガスとして用いたプラズマ
ＣＶＤ法によって形成されている。表面保護膜１７に
は、ゲート電極１３ＧＰおよびソース配線１５の一部が
露出されるような開口部が設けられて、ゲート用および
ソース用のボンディングパッドＢＰが形成されている。
このボンディングパッドＢＰには、例えばボンディング
ワイヤが接続され、これを通じてボンディングパッドＢ
Ｐとパッケージのリード（例えばリードフレームのイン
ナーリード）等とが電気的に接続されるようになってい
る。また、半導体チップ１の裏面には、ドレイン電極１
８が形成されている。ドレイン電極１８は、例えばニッ
ケル、チタン、ニッケルおよび金が順に積層されてな
る。このドレイン電極１８は、導電性の接着剤によって
パッケージのチップ実装領域（例えばリードフレームの
ダイパッド）に実装され、かつ、電気的に接続される。On the main surface of such a semiconductor substrate 1S,
A surface protection film 17 is deposited, whereby the wiring 12a of the source guard ring, the gate guard ring 13,
The gate electrode 13GP and the source wiring 15 are covered. The surface protection film 17 is composed of, for example, a silicon oxide film and a polyimide resin deposited thereon. The silicon oxide film of the surface protection film 17 is, for example, TEOS (Te
It is formed by a plasma CVD method using traethoxysilane) as a source gas. An opening is provided in the surface protection film 17 so that the gate electrode 13GP and a part of the source wiring 15 are exposed, and bonding pads BP for the gate and the source are formed.
For example, a bonding wire is connected to the bonding pad BP.
The P and the lead of the package (for example, the inner lead of the lead frame) are electrically connected. A drain electrode 1 is provided on the back surface of the semiconductor chip 1.
8 are formed. The drain electrode 18 is formed by sequentially stacking, for example, nickel, titanium, nickel, and gold. The drain electrode 18 is mounted on a chip mounting area of a package (for example, a die pad of a lead frame) by a conductive adhesive, and is electrically connected.

【００３３】このようなトレンチパワートランジスタ
を、例えばＤＣ−ＤＣコンバータ回路に適用した場合を
図５に示す。図５（ａ）は、そのＤＣ−ＤＣコンバータ
回路の回路図、（ｂ）はＤＣ−ＤＣコンバータ回路を構
成する各トレンチパワートランジスタのスイッチ動作の
説明図である。測定条件は、例えば次の通りである。入
力電圧は、例えば４８Ｖ程度、出力電圧は、例えば２Ｖ
程度、動作周波数は、例えば２２０ｋＨｚ程度、ゲート
・ソース間の電圧は、例えば７．５Ｖ程度、デューティ
比は、例えば０．３程度である。メインスイッチ用のパ
ワーＭＩＳＦＥＴＱM およびスイッチ用のパワーＭＩＳ
ＩＦＥＴＱA ，ＱB が上記トレンチパワートランジスタ
によって構成されている。メインスイッチ用のパワーＭ
ＩＳＦＥＴＱM およびスイッチ用のパワーＭＩＳＦＥＴ
ＱA ，ＱB のスイッチング動作は制御回路１９によって
制御されている。符号Ｔは降圧用のトランス、符号Ｌは
コイル、符号Ｃはコンデンサを示している。FIG. 5 shows a case where such a trench power transistor is applied to, for example, a DC-DC converter circuit. FIG. 5A is a circuit diagram of the DC-DC converter circuit, and FIG. 5B is an explanatory diagram of a switching operation of each trench power transistor included in the DC-DC converter circuit. The measurement conditions are, for example, as follows. The input voltage is, for example, about 48V, and the output voltage is, for example, 2V.
The operating frequency is, for example, about 220 kHz, the voltage between the gate and the source is, for example, about 7.5 V, and the duty ratio is, for example, about 0.3. Power MISFET QM for main switch and power MIS for switch
IFETs QA and QB are constituted by the trench power transistors. Power M for main switch
Power MISFET for ISFET QM and switch
The switching operation of QA and QB is controlled by the control circuit 19. Symbol T indicates a step-down transformer, symbol L indicates a coil, and symbol C indicates a capacitor.

【００３４】入力端子ＶINに印加された上記入力電圧は
トランスＴにより、例えば約７．５Ｖに降圧される。こ
の時、メインスイッチ用のパワーＭＩＳＦＥＴＱM はオ
ン状態にある。メインスイッチ用のパワーＭＩＳＦＥＴ
ＱM がオンの時、フォワード側のパワーＭＩＳＦＥＴＱ
A はオン、フライホイール側のパワーＭＩＳＦＥＴＱB
はオン状態にあるため、電流は、電流経路Ｉ1 を通って
出力端子ＶOUT 側に流れ込む。このとき、コイルＬおよ
びコンデンサＣに電力を蓄える。一方、メインスイッチ
用のパワーＭＩＳＦＥＴＱM をオフした時には、スイッ
チ用のパワーＭＩＳＦＥＴＱA がオフとなり電流経路Ｉ
1 が遮断される。このとき、パワーＭＩＳＦＥＴＱB が
オンとなるが、コイルＬによって発生した逆起電力によ
って電流経路Ｉ２で電流が流れる。コンデンサＣは、出
力電圧を平滑にするものであり、これらにより、安定な
２Ｖ程度の電圧が得られる。通常、制御回路１９は出力
端子ＶOUT の電圧を感知し、出力の増・低下時にはパワ
ーＭＩＳＦＥＴＱA ，ＱBのデューティー比を変えるこ
とにより、一定の電圧を保持する構成になっている。The input voltage applied to the input terminal VIN is reduced by the transformer T to, for example, about 7.5V. At this time, the power MISFET QM for the main switch is in the ON state. Power MISFET for main switch
When QM is on, the forward side power MISFET Q
A is ON, flywheel side power MISFET QB
Is in the ON state, the current flows into the output terminal VOUT through the current path I1. At this time, electric power is stored in the coil L and the capacitor C. On the other hand, when the power MISFET QM for the main switch is turned off, the power MISFET QA for the switch is turned off and the current path I
1 is shut off. At this time, the power MISFET QB is turned on, but a current flows through the current path I2 due to the back electromotive force generated by the coil L. The capacitor C smoothes the output voltage, and a stable voltage of about 2 V can be obtained. Normally, the control circuit 19 senses the voltage of the output terminal VOUT, and when the output increases or decreases, changes the duty ratio of the power MISFETs QA and QB to maintain a constant voltage.

【００３５】次に、本実施の形態１の半導体装置の製造
方法を図６〜図２２によって説明する。なお、図８〜図
１６の各々において（ｂ）は（ａ）のトレンチパワート
ランジスタにおけるゲート溝部分の拡大断面図である。Next, a method of manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS. In each of FIGS. 8 to 16, (b) is an enlarged cross-sectional view of a gate groove portion in the trench power transistor of (a).

【００３６】まず、図６に示すように、例えばヒ素が導
入されたｎ⁺ 型のシリコン単結晶からなる半導体基体１
ＳＡ（この段階では、平面略円形状の半導体ウエハ）の
主面上に、例えば厚さ５μｍ程度のｎ^- 型のシリコン単
結晶からなるエピタキシャル層１ＳＢをエピタキシャル
法によって成長させて半導体基板１Ｓ（いわゆるエピタ
キシャルウエハ）を製造する。続いて、その半導体基板
１Ｓに対して表面酸化処理を施すことにより、例えば厚
さ５４０〜６６０ｎｍ程度の厚い絶縁膜２ａを形成した
後、これをフォトリソグラフィ技術およびドライエッチ
ング技術によってパターニングすることにより、厚い絶
縁膜２ａを形成する。厚い絶縁膜２ａは、ＬＯＣＯＳ
（Local Oxidization of Silicon；選択酸化）法によっ
て形成することもできる。その後、半導体基板１Ｓの主
面上にフォトレジスト膜を塗布した後、これを露光処理
によってパターニングすることにより、ウエル形成領域
が露出し、それ以外が覆われるようなフォトレジスト膜
のパターンを形成する。そして、そのフォトレジスト膜
のパターンをマスクとして半導体基板１Ｓの主面に、例
えばホウ素を導入した後、上記フォトレジスト膜のパタ
ーンを除去し、半導体基板１Ｓに対して熱拡散処理を施
すことによってｐウエル９を形成する。その後、半導体
基板１Ｓに対して熱酸化処理を施すことにより、半導体
基板１Ｓの主面上に、例えば厚さ５４０〜６６０ｎｍ程
度の厚い絶縁膜２ｂを形成する。First, as shown in FIG. 6, a semiconductor substrate 1 made of, for example, an n ⁺ -type silicon single crystal into which arsenic has been introduced.
An epitaxial layer 1SB made of, for example, an n ⁻ -type silicon single crystal having a thickness of, for example, about 5 μm is grown on the main surface of the SA (at this stage, a semiconductor wafer having a substantially circular shape in a plane) by an epitaxial method to form a semiconductor substrate 1S (so-called (Epitaxial wafer). Subsequently, by subjecting the semiconductor substrate 1S to a surface oxidation treatment, a thick insulating film 2a having a thickness of, for example, about 540 to 660 nm is formed and then patterned by photolithography and dry etching. A thick insulating film 2a is formed. The thick insulating film 2a is made of LOCOS
(Local Oxidization of Silicon; selective oxidation). Thereafter, after a photoresist film is applied on the main surface of the semiconductor substrate 1S, the photoresist film is patterned by an exposure process to form a pattern of the photoresist film that exposes the well formation region and covers the rest. . Then, after introducing, for example, boron into the main surface of the semiconductor substrate 1S using the pattern of the photoresist film as a mask, the pattern of the photoresist film is removed, and the semiconductor substrate 1S is subjected to a thermal diffusion process so that p is diffused. A well 9 is formed. After that, by performing a thermal oxidation process on the semiconductor substrate 1S, a thick insulating film 2b having a thickness of, for example, about 540 to 660 nm is formed on the main surface of the semiconductor substrate 1S.

【００３７】次いで、図７に示すように、厚い絶縁膜２
ａ，２ｂ上にフォトレジスト膜を塗布した後、これを露
光処理によってパターニングすることにより、ゲート形
成用の溝の形成領域が露出し、それ以外が覆われるよう
なフォトレジスト膜２０ａのパターンを形成する。続い
て、フォトレジスト膜２０ａをエッチングマスクとし
て、そこから露出する厚い絶縁膜２０ｂをエッチング除
去した後、そのフォトレジスト膜２０ａを除去する。そ
の後、半導体基板１Ｓの主面上に残された厚い絶縁膜２
ａ，２ｂをエッチングマスクとして、そこから露出する
半導体基板１Ｓ部分をドライエッチング法によってエッ
チング除去することにより、図８（ａ），（ｂ）に示す
ように、溝７を形成する。そして、その後、半導体基板
１Ｓに対してシリコン等方性エッチングを施すことによ
り、溝７の底部の角を取り滑らかにする。これは、溝７
の底部角近傍に電界が集中するのを抑制または防止する
ためである。この際、溝７の幅は、厚い絶縁膜２ｂの開
口部の幅よりも僅かに広い程度である。溝７の深さは、
ｐウエル９よりは深く、エピタキシャル層１ＳＢの底部
よりは浅い寸法であり、例えば１．４μｍ程度である。Next, as shown in FIG.
After a photoresist film is applied on a and 2b, the photoresist film is patterned by an exposure process to form a pattern of the photoresist film 20a such that a region for forming a groove for forming a gate is exposed and other portions are covered. I do. Subsequently, using the photoresist film 20a as an etching mask, the thick insulating film 20b exposed therefrom is removed by etching, and then the photoresist film 20a is removed. Thereafter, the thick insulating film 2 left on the main surface of the semiconductor substrate 1S
Using a and 2b as an etching mask, a portion of the semiconductor substrate 1S exposed therefrom is etched and removed by a dry etching method, thereby forming a groove 7 as shown in FIGS. 8A and 8B. After that, by performing silicon isotropic etching on the semiconductor substrate 1S, the corner of the bottom of the groove 7 is smoothed. This is groove 7
This is for suppressing or preventing the electric field from concentrating near the bottom corner of. At this time, the width of the groove 7 is slightly larger than the width of the opening of the thick insulating film 2b. The depth of the groove 7 is
The dimension is deeper than p well 9 and shallower than the bottom of epitaxial layer 1SB, for example, about 1.4 μm.

【００３８】次いで、半導体基板１Ｓに対して洗浄処理
を施す。この際、厚い絶縁膜２ａ，２ｂの一部が除去さ
れる結果、図９（ａ），（ｂ）に示すように、厚い絶縁
膜２ｂの開口部の幅が、溝７の幅よりも広くなる。続い
て、半導体基板１Ｓに対して熱酸化処理を施すことによ
り、例えば厚さ１０００Å程度の酸化シリコン膜からな
る絶縁膜２１を溝７の内壁面（側面および底部）および
厚い絶縁膜２ｂの開口部から露出する半導体基板１Ｓの
主面上に形成する。その後、溝７内を含む半導体基板１
Ｓの主面上に、例えば厚さ５００Å程度の窒化シリコン
膜からなる耐酸化性絶縁膜２２をＣＶＤ法によって堆積
する。その後、その耐酸化性絶縁膜２２を、例えば塩素
ガスと酸素ガスとを用いた異方性のドライエッチング法
によってエッチバックすることにより、図１０（ａ），
（ｂ）に示すように、溝７および厚い絶縁膜２ｂの開口
部の側面のみに耐酸化性絶縁膜２２を残し、溝７の底部
および肩部から絶縁膜２１を露出させる。Next, a cleaning process is performed on the semiconductor substrate 1S. At this time, as a result of removing part of the thick insulating films 2a and 2b, the width of the opening of the thick insulating film 2b is wider than the width of the groove 7, as shown in FIGS. Become. Subsequently, by subjecting the semiconductor substrate 1S to a thermal oxidation process, the insulating film 21 made of, for example, a silicon oxide film having a thickness of about 1000 ° is formed on the inner wall surface (side and bottom) of the groove 7 and the opening of the thick insulating film 2b. Formed on the main surface of the semiconductor substrate 1S exposed from the substrate. Then, the semiconductor substrate 1 including the inside of the groove 7 is formed.
On the main surface of S, an oxidation-resistant insulating film 22 made of, for example, a silicon nitride film having a thickness of about 500 ° is deposited by a CVD method. Thereafter, the oxidation-resistant insulating film 22 is etched back by, for example, an anisotropic dry etching method using a chlorine gas and an oxygen gas, so that the film shown in FIG.
As shown in (b), the oxidation-resistant insulating film 22 is left only on the side surfaces of the opening of the groove 7 and the thick insulating film 2b, and the insulating film 21 is exposed from the bottom and shoulder of the groove 7.

【００３９】次いで、半導体基板１Ｓに対して洗浄処理
を施した後、熱酸化処理を施すことにより、図１１
（ａ），（ｂ）に示すように、耐酸化性絶縁膜２２を耐
酸化マスクとしてそこから露出する部分（溝７の底部お
よび肩部）に厚い絶縁膜２３を形成する。本実施の形態
１においては、この時点においてチャネル領域やソース
領域を形成しておらず、それらを形成する不純物の拡散
を考慮する必要がないので、この熱酸化処理に際して高
温熱処理が可能である。溝７の底部の厚い絶縁膜２３の
厚さは、例えば９０００Åである。続いて、耐酸化性絶
縁膜２２を、例えば熱リン酸等によって図１２（ａ），
（ｂ）に示すように除去した後、絶縁膜２１を図１３
（ａ），（ｂ）に示すようにエッチング除去する。この
際、エッチング量は、厚さ１０００Å程度の絶縁膜２１
を除去する量なので、溝７の底部および肩部に成長させ
た厚い絶縁膜２３はほとんど残される。Next, after performing a cleaning process on the semiconductor substrate 1S, a thermal oxidation process is performed so that the semiconductor substrate 1S shown in FIG.
As shown in (a) and (b), a thick insulating film 23 is formed on portions (bottom and shoulder portions of the groove 7) exposed from the oxidation-resistant insulating film 22 as an oxidation-resistant mask. In the first embodiment, since the channel region and the source region are not formed at this time, and it is not necessary to consider diffusion of the impurities that form them, high-temperature heat treatment can be performed at the time of this thermal oxidation treatment. The thickness of the thick insulating film 23 at the bottom of the groove 7 is, for example, 9000 °. Subsequently, the oxidation-resistant insulating film 22 is formed by, for example, hot phosphoric acid as shown in FIG.
After the removal as shown in FIG.
Etching is removed as shown in FIGS. At this time, the etching amount is about 1000 °
Is removed, so that the thick insulating film 23 grown on the bottom and shoulder of the groove 7 is almost left.

【００４０】次いで、半導体基板１Ｓに対してゲート酸
化処理を施した後、例えば酸化シリコン膜からなる絶縁
膜をＣＶＤ法等によって半導体基板１Ｓの主面上に堆積
することにより、図１４（ａ），（ｂ）に示すように、
溝７の内壁面（側面および底部）および厚い絶縁膜２ｂ
の開口部から露出する半導体基板１Ｓの主面上にゲート
絶縁膜８を形成する。溝７の底部および肩部のゲート絶
縁膜８の厚さは、他の部分に比べて相対的に厚くなって
いる。溝７の底部のゲート絶縁膜８が厚いことにより、
ゲート・ドレイン容量を低減でき、高速スイッチング動
作が可能となる。溝７の肩部のゲート絶縁膜８が厚いこ
とにより、溝７の肩部におけるゲート絶縁耐圧を向上さ
せることができ、角部に電界が集中することに起因する
ゲート絶縁破壊を防止または抑制することが可能とな
る。溝７の側面におけるゲート絶縁膜８が薄いので、ト
レンチパワートランジスタの駆動能力を向上させること
が可能となる。さらに、例えば溝７の底部には厚い絶縁
膜２３を形成したことから溝７の底部角およびその近傍
の絶縁膜の被覆性が劣化することが考えられるが、ゲー
ト絶縁膜８を酸化膜とＣＶＤ堆積膜とで形成したことに
より、ゲート絶縁膜８の被覆性を向上させることができ
るので、ゲート絶縁耐圧を向上させることができる。続
いて、図１５（ａ），（ｂ）に示すように、半導体基板
１Ｓの主面上に、例えば低抵抗ポリシリコン膜からなる
導体膜２４をＣＶＤ法等によって堆積した後、ゲート配
線形成領域を覆い、それ以外を露出させるようなフォト
レジスト膜２０ｂを形成する。その後、そのフォトレジ
スト膜２０ｂをエッチングマスクとして、導体膜２４を
エッチバックすることにより、図１６（ａ）〜（ｃ）に
示すように、溝７内にゲート部３を形成し、それと一体
的に形成されたゲート配線３ＧＬを形成する。導体膜２
４の不純物濃度は、例えば２．０〜５．０×１０²⁰／ｃ
ｍ³ 程度である。図１６（ｂ）、（ｃ）は、それぞれ
（ａ）の左右のゲート部３の拡大断面図である。Next, after subjecting the semiconductor substrate 1S to a gate oxidation treatment, an insulating film made of, for example, a silicon oxide film is deposited on the main surface of the semiconductor substrate 1S by a CVD method or the like to thereby obtain a structure shown in FIG. , (B),
Inner wall surface (side and bottom) of groove 7 and thick insulating film 2b
The gate insulating film 8 is formed on the main surface of the semiconductor substrate 1S exposed from the opening. The thickness of the gate insulating film 8 at the bottom and shoulder of the groove 7 is relatively thicker than other portions. Since the gate insulating film 8 at the bottom of the groove 7 is thick,
Gate-drain capacitance can be reduced, and high-speed switching operation can be performed. Since the thickness of the gate insulating film 8 at the shoulder of the groove 7 is large, the gate withstand voltage at the shoulder of the groove 7 can be improved, and gate insulation breakdown due to concentration of an electric field at a corner is prevented or suppressed. It becomes possible. Since the gate insulating film 8 on the side surface of the groove 7 is thin, the driving capability of the trench power transistor can be improved. Further, for example, since the thick insulating film 23 is formed at the bottom of the groove 7, the coverage of the insulating film at the bottom corner of the groove 7 and the vicinity thereof may be deteriorated. Since the gate insulating film 8 is formed with the deposited film, the coverage of the gate insulating film 8 can be improved, so that the gate withstand voltage can be improved. Subsequently, as shown in FIGS. 15A and 15B, after a conductor film 24 made of, for example, a low-resistance polysilicon film is deposited on the main surface of the semiconductor substrate 1S by a CVD method or the like, a gate wiring formation region is formed. Is formed, and a photoresist film 20b exposing the other portions is formed. Thereafter, using the photoresist film 20b as an etching mask, the conductor film 24 is etched back to form the gate portion 3 in the groove 7 as shown in FIGS. 16 (a) to 16 (c). Is formed. Conductive film 2
4 is, for example, 2.0 to 5.0 × 10 ²⁰ / c.
m ³ . FIGS. 16B and 16C are enlarged cross-sectional views of the left and right gate portions 3 in FIG.

【００４１】次いで、半導体基板１Ｓの主面上に、例え
ば低抵抗ポリシリコン膜からなる導体膜をＣＶＤ法等に
よって堆積した後、これをパターニングすることによ
り、保護ダイオード形成用の導体膜パターンを形成す
る。続いて、その導体膜パターンに所定の不純物を導入
することにより、ｎ⁺ 型の半導体領域１０ａとｐ型の半
導体領域１０ｂとを交互に平面同心環状に形成して保護
ダイオード１０を形成する。その後、厚い絶縁膜２ａ，
２ｂをエッチングすることにより、図１７（ａ）〜
（ｃ）に示すように、半導体基板１Ｓの主面を露出させ
る。図１７（ｂ）、（ｃ）は、それぞれ（ａ）の左右の
ゲート部３の拡大断面図である。その後、半導体基板１
Ｓに、例えばホウ素を１．０×１０¹³／ｃｍ² 程度イオ
ン打ち込みした後、熱拡散処理を施すことにより、チャ
ネル領域５を形成する。この際の熱拡散による不純物の
引き伸ばし長は、例えば１．０μｍ程度である。このた
め、チャネル領域５の不純物濃度の最大値は、例えば
１．０×１０¹⁷／ｃｍ³ 程度であり、ゲート部３の不純
物濃度に比べて３桁以上薄い。その後、半導体基板１Ｓ
に、例えばヒ素を５×１０¹⁵／ｃｍ² 程度イオン打ち込
みした後、熱拡散処理を施すことにより、ソース領域６
を形成する。本実施の形態１においては、ゲート部３を
形成した後にチャネル領域５およびソース領域６を形成
するので、チャネル領域５およびソース領域６を制御良
く形成することができる。すなわち、本発明のようにゲ
ート絶縁膜８の厚さを部分的に変えるようなプロセスを
行う場合においては、そのゲート絶縁膜８の形成のため
に種々の熱処理が施されるので、ゲート部３を形成する
前にチャネル領域５やソース領域６を形成してしまうの
と、チャネル領域５やソース領域６の深さ（範囲）制御
が難しくなる。このため、ソース領域６の浅い接合を実
現することが難しいことを本発明者は見出した。そこ
で、本実施の形態１では、ゲート部３を形成した後に、
チャネル領域５やソース領域６を形成した。Next, a conductor film made of, for example, a low-resistance polysilicon film is deposited on the main surface of the semiconductor substrate 1S by a CVD method or the like, and is patterned to form a conductor film pattern for forming a protection diode. I do. Subsequently, by introducing predetermined impurities into the conductive film pattern, the n ⁺ -type semiconductor regions 10a and the p-type semiconductor regions 10b are alternately formed in a plane concentric ring to form the protection diode 10. After that, the thick insulating film 2a,
By etching 2b, FIG.
As shown in (c), the main surface of the semiconductor substrate 1S is exposed. FIGS. 17B and 17C are enlarged cross-sectional views of the left and right gate portions 3 in FIG. Then, the semiconductor substrate 1
The channel region 5 is formed by implanting, for example, boron into S at about 1.0 × 10 ¹³ / cm ² and then performing a thermal diffusion process. At this time, the extension length of the impurity due to thermal diffusion is, for example, about 1.0 μm. For this reason, the maximum value of the impurity concentration of the channel region 5 is, for example, about 1.0 × 10 ¹⁷ / cm ^3, which is three digits or more lower than the impurity concentration of the gate portion 3. Then, the semiconductor substrate 1S
Then, for example, arsenic is ion-implanted at a concentration of about 5 × 10 ¹⁵ / cm ² and then subjected to a thermal diffusion process to thereby form the source region 6.
To form In the first embodiment, since channel region 5 and source region 6 are formed after gate portion 3 is formed, channel region 5 and source region 6 can be formed with good control. That is, in the case where a process of partially changing the thickness of the gate insulating film 8 is performed as in the present invention, various heat treatments are performed to form the gate insulating film 8, so that the gate portion 3 is formed. If the channel region 5 and the source region 6 are formed before the formation, the depth (range) control of the channel region 5 and the source region 6 becomes difficult. For this reason, the present inventor has found that it is difficult to realize a shallow junction of the source region 6. Therefore, in the first embodiment, after the gate portion 3 is formed,
A channel region 5 and a source region 6 were formed.

【００４２】次いで、図１８に示すように、半導体基板
１Ｓの主面上に、例えばＢＰＳＧ（Boro Phospho Silic
ate Glass ）膜からなる層間絶縁膜１１を堆積した後、
層間絶縁膜１１にコンタクトホール１４ａ〜１４ｄを形
成し、半導体基板１Ｓに孔１６を形成する。続いて、コ
ンタクトホール１４ｃおよび孔１６から露出する半導体
基板１Ｓに、例えばホウ素をイオン打ち込みすることに
より、ｐ⁺ 型の半導体領域５ａを形成する。孔１６およ
びｐ⁺ 型の半導体領域５ａの形成方法は後述する。その
後、層間絶縁膜１１上に、例えばチタンタングステンを
堆積した後、その上に、例えばアルミニウム、アルミニ
ウム−シリコン合金またはアルミニウム−シリコン−銅
合金をスパッタリング法等によって堆積し、さらに、そ
の積層導体膜を通常のフォトリソグラフィ技術およびド
ライエッチング技術によってパターニングすることによ
り、ゲート電極３ＧＰおよびソース配線１５を形成す
る。その後、半導体基板１Ｓの主面上に、例えばＴＥＯ
Ｓガスを用いたＣＶＤ法等によって、例えば酸化シリコ
ン膜からなる絶縁膜を堆積した後、その上に、例えばポ
リイミド系の樹脂からなる絶縁膜を堆積することによ
り、表面保護膜１７を形成する。その後、表面保護膜１
７に、ゲート電極およびソース配線の一部が露出するよ
うな開口部を形成してボンディングパッドＢＰを形成す
る。さらに、半導体基板１Ｓの裏面を研削した後、図３
に示したように、半導体基板１Ｓの裏面に、例えばニッ
ケル、チタン、ニッケルおよび金を蒸着法等によって被
着することによりドレイン電極１８を形成する。Next, as shown in FIG. 18, for example, BPSG (Boro Phospho Silic) is formed on the main surface of the semiconductor substrate 1S.
ate Glass) After depositing the interlayer insulating film 11 composed of a film,
Contact holes 14a to 14d are formed in the interlayer insulating film 11, and holes 16 are formed in the semiconductor substrate 1S. Subsequently, for example, boron is ion-implanted into the semiconductor substrate 1S exposed from the contact hole 14c and the hole 16, thereby forming ap ⁺ -type semiconductor region 5a. The method for forming the hole 16 and the p ⁺ type semiconductor region 5a will be described later. After that, for example, titanium tungsten is deposited on the interlayer insulating film 11, and then, for example, aluminum, an aluminum-silicon alloy or an aluminum-silicon-copper alloy is deposited thereon by a sputtering method or the like. The gate electrode 3GP and the source wiring 15 are formed by patterning using a normal photolithography technique and a dry etching technique. Then, for example, TEO is formed on the main surface of the semiconductor substrate 1S.
After depositing an insulating film made of, for example, a silicon oxide film by a CVD method using S gas or the like, an insulating film made of, for example, a polyimide-based resin is deposited thereon to form the surface protective film 17. Then, the surface protective film 1
In 7, an opening is formed to expose a part of the gate electrode and the source wiring to form a bonding pad BP. Further, after grinding the back surface of the semiconductor substrate 1S, FIG.
As shown in (1), the drain electrode 18 is formed by depositing, for example, nickel, titanium, nickel and gold on the back surface of the semiconductor substrate 1S by an evaporation method or the like.

【００４３】上記孔１６およびｐ⁺ 型の半導体領域５ａ
は、例えば次のように形成する。まず、図１９に示すよ
うに、通常のフォトリソグラフィ技術およびドライエッ
チング技術によって、層間絶縁膜１１および半導体基板
１Ｓにそれぞれコンタクトホール１４ｃ１および孔１６
を形成する。この段階ではコンタクトホール１４ｃ１お
よび孔１６の直径が同じである。この孔１６の深さは、
チャネル領域５に達する程度で、ドレイン領域４に達し
ない程度である。続いて、図２０に示すように、コンタ
クトホール１４ｃから露出する半導体基板１Ｓ部分（す
なわち、チャネル領域５）に、例えばホウ素等からなる
不純物を直接イオン打ち込みする。この構成によってｐ
型の半導体領域５ａを深く形成することができるので、
アバランシェ耐量を向上させることが可能となる。この
方法によれば、Ｐ層の形成がコンタクトホール形成用の
マスクにて出来るため、Ｐ層形成マスクが不要となるた
め、フォトレジスト膜の塗布、露光、現像およびベーク
等のような一連のフォトリソグラフィ工程を１回分削減
できる。その後、図２１に示すように、層間絶縁膜１１
に孔１６の周辺のソース領域６の上面が露出されるよう
なコンタクトホール１４ｃを全面ウェットエッチング技
術によって形成する。その後、図２２に示すように、半
導体基板１Ｓ上に、例えばチタンタングステンを堆積し
た後、その上に、例えばアルミニウム、アルミニウム−
シリコン合金またはアルミニウム−シリコン−銅合金を
スパッタリング法等によって堆積し、さらに、その積層
導体膜を通常のフォトリソグラフィ技術およびドライエ
ッチング技術によってパターニングすることにより、ソ
ース配線１５を形成する。本実施の形態１においては、
コンタクトホール１４ｃの底面からソース領域６の主面
および溝が露出される構造となる。これにより、ソース
配線１５とソース領域６との接触面積を増大させること
ができるので、それらの間の接触抵抗を低減することが
可能となる。The hole 16 and the p ⁺ type semiconductor region 5a
Is formed, for example, as follows. First, as shown in FIG. 19, the contact hole 14c1 and the hole 16c are formed in the interlayer insulating film 11 and the semiconductor substrate 1S by the usual photolithography technique and dry etching technique, respectively.
To form At this stage, the diameters of the contact hole 14c1 and the hole 16 are the same. The depth of this hole 16 is
It reaches the channel region 5 but does not reach the drain region 4. Subsequently, as shown in FIG. 20, an impurity made of, for example, boron or the like is directly ion-implanted into the portion of the semiconductor substrate 1S exposed from the contact hole 14c (that is, the channel region 5). With this configuration, p
Type semiconductor region 5a can be formed deeply,
Avalanche resistance can be improved. According to this method, since the P layer can be formed using a contact hole forming mask, a P layer forming mask is not required, and a series of photolithography such as application, exposure, development, and baking of a photoresist film is performed. The number of lithography steps can be reduced by one. Thereafter, as shown in FIG.
A contact hole 14c is formed on the entire surface by a wet etching technique so that the upper surface of the source region 6 around the hole 16 is exposed. Thereafter, as shown in FIG. 22, for example, titanium tungsten is deposited on the semiconductor substrate 1S, and then, for example, aluminum, aluminum-
The source wiring 15 is formed by depositing a silicon alloy or an aluminum-silicon-copper alloy by a sputtering method or the like, and further patterning the laminated conductor film by a normal photolithography technique and a dry etching technique. In the first embodiment,
The structure is such that the main surface of the source region 6 and the groove are exposed from the bottom surface of the contact hole 14c. Thus, the contact area between the source wiring 15 and the source region 6 can be increased, so that the contact resistance between them can be reduced.

【００４４】（実施の形態２）本実施の形態２において
は、トレンチパワートランジスタのゲート絶縁膜および
ゲート部の形成方法の変形例を説明する。なお、本実施
の形態２においては、トレンチパワートランジスタのゲ
ート部形成領域を抜き出した断面図を用いて説明する。(Embodiment 2) In Embodiment 2, a modified example of a method of forming a gate insulating film and a gate portion of a trench power transistor will be described. In the second embodiment, a description will be given with reference to a cross-sectional view in which a gate formation region of a trench power transistor is extracted.

【００４５】まず、前記実施の形態１の説明において用
いた図６〜図８の工程を経た後、半導体基板１Ｓに対し
て洗浄処理を施す。この際、本実施の形態２において
は、図２３に示すように、厚い絶縁膜２ｂの開口部の幅
が変わらないようにする。すなわち、図８の状態のまま
となるようにする。続いて、前記実施の形態１と同様
に、半導体基板１Ｓに対して熱酸化処理を施すことによ
り、溝７の内面（側面および底面）に絶縁膜２１を形成
した後、耐酸化性絶縁膜２２を堆積する。その後、半導
体基板１Ｓに対してエッチバック処理を施すことによ
り、図２４に示すように、溝７および厚い絶縁膜２ｂの
開口部の側面に耐酸化性絶縁膜２２を残し、溝７の底面
からは絶縁膜２１が露出されるようにする。First, after the steps of FIGS. 6 to 8 used in the description of the first embodiment, the semiconductor substrate 1S is subjected to a cleaning process. At this time, in the second embodiment, as shown in FIG. 23, the width of the opening of the thick insulating film 2b is kept unchanged. That is, the state of FIG. 8 is maintained. Then, as in the first embodiment, the insulating film 21 is formed on the inner surface (side surface and bottom surface) of the groove 7 by subjecting the semiconductor substrate 1S to thermal oxidation, and then the oxidation-resistant insulating film 22 is formed. Is deposited. Thereafter, an etch-back process is performed on the semiconductor substrate 1S to leave the oxidation-resistant insulating film 22 on the side surfaces of the opening of the groove 7 and the thick insulating film 2b as shown in FIG. Is to make the insulating film 21 exposed.

【００４６】次いで、前記実施の形態１と同様に、耐酸
化性絶縁膜２２をマスクとして、半導体基板１Ｓに対し
て熱酸化処理を施すことにより、図２５に示すように、
溝７の底面のみに厚い絶縁膜２３を形成する。続いて、
前記実施の形態１と同様に、耐酸化性絶縁膜２２を図２
６に示すように除去した後、前記実施の形態１と同様
に、絶縁膜２１を除去するようなエッチング処理を施
す。図２７は、そのエッチング処理後の半導体基板１Ｓ
の要部断面図を示している。溝７の底部には厚い絶縁膜
２３が残されている。また、厚い絶縁膜２ｂの開口部の
幅、溝７の幅よりも大きくなっている。すなわち、厚い
絶縁膜２ｂの開口部から半導体基板１Ｓの主面が露出さ
れている。その後、半導体基板１Ｓに対してゲート酸化
処理を施すことにより、図２８に示すように、溝７の内
面（側面および底面）および厚い絶縁膜２ｂの開口部か
ら露出された半導体基板１Ｓの主面上にゲート絶縁膜８
を形成する。溝７の底面には、厚い絶縁膜２３が残され
ていたので、相対的に厚いゲート絶縁膜８を形成するこ
とができる。その後、前記実施の形態１と同様に、半導
体基板１Ｓの主面上に、配線形成用の導体膜を堆積した
後、これをパターニングすることにより、図２９に示す
ように、ゲート部３およびゲート配線３ＧＬを形成し、
さらに、図３０に示すように、前記実施の形態１と同様
にして、半導体基板１Ｓにチャネル領域５およびソース
領域６を形成する。これ以降は、前記実施の形態１と同
じなので説明を省略する。Next, as in the first embodiment, the semiconductor substrate 1S is subjected to thermal oxidation using the oxidation-resistant insulating film 22 as a mask, as shown in FIG.
A thick insulating film 23 is formed only on the bottom of the groove 7. continue,
As in the first embodiment, the oxidation-resistant insulating film 22 is
After the removal as shown in FIG. 6, an etching process for removing the insulating film 21 is performed as in the first embodiment. FIG. 27 shows the semiconductor substrate 1S after the etching process.
FIG. A thick insulating film 23 is left at the bottom of the groove 7. The width of the opening of the thick insulating film 2b and the width of the groove 7 are larger than the width of the opening. That is, the main surface of the semiconductor substrate 1S is exposed from the opening of the thick insulating film 2b. Thereafter, by subjecting the semiconductor substrate 1S to a gate oxidation process, as shown in FIG. 28, the main surface of the semiconductor substrate 1S exposed from the inner surface (side surface and bottom surface) of the groove 7 and the opening of the thick insulating film 2b. Gate insulating film 8 on top
To form Since the thick insulating film 23 is left on the bottom of the groove 7, the relatively thick gate insulating film 8 can be formed. Thereafter, as in the first embodiment, a conductor film for forming a wiring is deposited on the main surface of the semiconductor substrate 1S, and then patterned to form a gate portion 3 and a gate, as shown in FIG. Form wiring 3GL,
Further, as shown in FIG. 30, a channel region 5 and a source region 6 are formed in the semiconductor substrate 1S in the same manner as in the first embodiment. Subsequent steps are the same as those in the first embodiment, and a description thereof will be omitted.

【００４７】（実施の形態３）本実施の形態３において
は、トレンチパワートランジスタのゲート絶縁膜および
ゲート部の形成方法の変形例を説明する。なお、本実施
の形態３においても、トレンチパワートランジスタのゲ
ート部形成領域を抜き出した断面図を用いて説明する。(Embodiment 3) In Embodiment 3, a modified example of a method of forming a gate insulating film and a gate portion of a trench power transistor will be described. In the third embodiment as well, a description will be given with reference to a cross-sectional view in which a gate formation region of a trench power transistor is extracted.

【００４８】まず、図３１に示すように、前記実施の形
態１と同様に、半導体基板１Ｓに溝７を形成した後、半
導体基板１Ｓに対して熱酸化処理を施すことにより、溝
７の内面（側面および底面）に絶縁膜２１を形成する。
続いて、耐酸化性絶縁膜２２を堆積した後、エッチバッ
ク処理を施すことにより、図３２に示すように、溝７の
内側面に耐酸化性絶縁膜２２を残し、溝７の底面および
半導体基板１Ｓの主面からは絶縁膜２１が露出されるよ
うにする。その後、前記実施の形態１と同様に、耐酸化
性絶縁膜２２をマスクとして、半導体基板１Ｓに対して
熱酸化処理を施すことにより、図３３に示すように、溝
７の底面および半導体基板１Ｓの主面上にそれぞれ厚い
絶縁膜２３、２ｂを形成する。続いて、前記実施の形態
１と同様に、耐酸化性絶縁膜２２および絶縁膜２１を図
３４に示すように除去する。前記実施の形態１と同様
に、この段階において溝７の底部には厚い絶縁膜２３が
残されている。その後、半導体基板１Ｓに対してゲート
酸化処理を施すことにより、図３５に示すように、溝７
の内面（側面および底面）にゲート絶縁膜８を形成す
る。溝７の底面には、厚い絶縁膜２３が残されていたの
で、相対的に厚いゲート絶縁膜８を形成することができ
る。その後、前記実施の形態１と同様に、半導体基板１
Ｓの主面上に、配線形成用の導体膜を堆積した後、これ
をパターニングすることにより、図３６に示すように、
ゲート部３を形成し、さらに、図３７に示すように、前
記実施の形態１と同様にして、半導体基板１Ｓにチャネ
ル領域５およびソース領域６を形成する。これ以降は、
前記実施の形態１と同じなので説明を省略する。First, as shown in FIG. 31, a groove 7 is formed in a semiconductor substrate 1S and then a thermal oxidation process is performed on the semiconductor substrate 1S to form an inner surface of the groove 7 as in the first embodiment. The insulating film 21 is formed on (side and bottom).
Subsequently, after the oxidation-resistant insulating film 22 is deposited, an etch-back process is performed to leave the oxidation-resistant insulating film 22 on the inner side surface of the groove 7 as shown in FIG. The insulating film 21 is exposed from the main surface of the substrate 1S. Thereafter, similarly to the first embodiment, the semiconductor substrate 1S is subjected to a thermal oxidation process using the oxidation-resistant insulating film 22 as a mask, so that the bottom surface of the groove 7 and the semiconductor substrate 1S are formed as shown in FIG. Thick insulating films 23 and 2b are respectively formed on the main surfaces of. Subsequently, as in the first embodiment, the oxidation-resistant insulating film 22 and the insulating film 21 are removed as shown in FIG. At this stage, the thick insulating film 23 is left at the bottom of the groove 7 as in the first embodiment. Thereafter, by subjecting the semiconductor substrate 1S to a gate oxidation process, as shown in FIG.
The gate insulating film 8 is formed on the inner surface (side surface and bottom surface). Since the thick insulating film 23 is left on the bottom of the groove 7, the relatively thick gate insulating film 8 can be formed. Thereafter, as in the first embodiment, the semiconductor substrate 1
After depositing a conductor film for forming a wiring on the main surface of S and patterning it, as shown in FIG.
The gate portion 3 is formed, and further, as shown in FIG. 37, the channel region 5 and the source region 6 are formed in the semiconductor substrate 1S in the same manner as in the first embodiment. From now on,
The description is omitted because it is the same as in the first embodiment.

【００４９】（実施の形態４）本実施の形態４において
は、トレンチパワートランジスタのゲート絶縁膜および
ゲート部の形成方法の変形例を説明する。なお、本実施
の形態４においても、トレンチパワートランジスタのゲ
ート部形成領域を抜き出した断面図を用いて説明する。Fourth Embodiment In a fourth embodiment, a modified example of a method for forming a gate insulating film and a gate portion of a trench power transistor will be described. In the fourth embodiment as well, a description will be given with reference to a cross-sectional view in which a gate formation region of a trench power transistor is extracted.

【００５０】まず、前記実施の形態３において説明した
図３５までの工程を経た後、配線形成用の導体膜をその
上面が平坦になるようにエッチバックすることにより、
図３８に示すように、溝７内にゲート部３を形成する。
この段階のゲート部３の上面は、半導体基板１Ｓの主面
と一致する程度の高さで、かつ、平坦化されている。続
いて、半導体基板１Ｓの主面上の絶縁膜を図３９に示す
ように除去し、半導体基板１Ｓの主面を露出させた後、
半導体基板１Ｓに対して熱酸化処理を施すことにより、
図４０に示すように、半導体基板１Ｓの主面全面および
ゲート部３の上部３に、例えば酸化シリコン膜からなる
絶縁膜２５（２５ａ、２５ｂ）を形成する。この際、ゲ
ート部３の不純物濃度が、半導体基板１Ｓ（ここでは特
に不純物濃度の低いエピタキシャル層１ＳＢ）の不純物
濃度よりも高いので、増速酸化現象によって、ゲート部
３上に形成される絶縁膜２５ａの膜厚の方が、半導体基
板１Ｓの主面上に形成される絶縁膜２５ｂの膜厚よりも
厚くなる。その後、半導体基板１Ｓに対してドライエッ
チング処理を施すことにより、ゲート部３上に絶縁膜２
５ａを残し、かつ、半導体基板１Ｓ上の絶縁膜２５ｂを
除去する。図４１は、この処理後の半導体基板１Ｓの断
面図である。First, after the steps up to FIG. 35 described in the third embodiment, the conductive film for wiring formation is etched back so that the upper surface thereof becomes flat.
As shown in FIG. 38, the gate portion 3 is formed in the groove 7.
At this stage, the upper surface of the gate section 3 has a height that is substantially equal to the main surface of the semiconductor substrate 1S and is flattened. Subsequently, after removing the insulating film on the main surface of the semiconductor substrate 1S as shown in FIG. 39 and exposing the main surface of the semiconductor substrate 1S,
By performing a thermal oxidation process on the semiconductor substrate 1S,
As shown in FIG. 40, an insulating film 25 (25a, 25b) made of, for example, a silicon oxide film is formed on the entire main surface of the semiconductor substrate 1S and on the upper portion 3 of the gate portion 3. At this time, since the impurity concentration of the gate portion 3 is higher than the impurity concentration of the semiconductor substrate 1S (here, the epitaxial layer 1SB having a particularly low impurity concentration), the insulating film formed on the gate portion 3 by the accelerated oxidation phenomenon. The thickness of 25a is larger than the thickness of insulating film 25b formed on the main surface of semiconductor substrate 1S. Thereafter, by subjecting the semiconductor substrate 1S to a dry etching process, the insulating film 2
The insulating film 25b on the semiconductor substrate 1S is removed while leaving 5a. FIG. 41 is a cross-sectional view of the semiconductor substrate 1S after this processing.

【００５１】次いで、図４２に示すように、半導体基板
１Ｓの上部を選択的にエッチング除去する。例えばＣＦ
₄ ガス等によるドライエッチング処理を施すことによ
り、シリコンを酸化シリコン膜に対して選択的に除去す
る。これにより、半導体基板１Ｓの主面をゲート部３の
上面より下げる。すなわち、ゲート部３の上面が、ソー
ス領域となる半導体基板１Ｓの主面と同等もしくはそれ
よりも高くなるようにする。これにより、上記ソースオ
フセットを防止できるので、ソース領域の浅い接合を実
現できる。続いて、半導体基板１Ｓに対して熱酸化処理
を施すことにより、上記エッチング処理によるダメージ
を除去するとともに、図４３に示すように、前記ゲート
絶縁膜８、絶縁膜２５ａを強化する絶縁膜２６を形成す
る。これ以降は、前記実施の形態１と同じなので説明を
省略する。Next, as shown in FIG. 42, the upper portion of the semiconductor substrate 1S is selectively etched away. For example, CF
By performing dry etching treatment with _four gases or the like, silicon is selectively removed from the silicon oxide film. Thus, the main surface of the semiconductor substrate 1S is lower than the upper surface of the gate unit 3. That is, the upper surface of the gate portion 3 is set to be equal to or higher than the main surface of the semiconductor substrate 1S serving as the source region. As a result, the source offset can be prevented, so that a shallow junction in the source region can be realized. Subsequently, a thermal oxidation process is performed on the semiconductor substrate 1S to remove damage due to the etching process, and as shown in FIG. 43, to form an insulating film 26 for reinforcing the gate insulating film 8 and the insulating film 25a. Form. Subsequent steps are the same as those in the first embodiment, and a description thereof will be omitted.

【００５２】（実施の形態５）本実施の形態５において
は、前記実施の形態４の変形例を説明する。なお、本実
施の形態５においても、トレンチパワートランジスタの
ゲート部形成領域を抜き出した断面図を用いて説明す
る。(Fifth Embodiment) In a fifth embodiment, a modification of the fourth embodiment will be described. In the fifth embodiment as well, a description will be given with reference to a cross-sectional view in which a gate formation region of a trench power transistor is extracted.

【００５３】まず、前記実施の形態４において説明した
図４１までの工程を経た後、図４４に示すように、ゲー
ト部３上の絶縁膜２５ａを覆うようなフォトレジスト膜
２０をパターニングする。続いて、そのフォトレジスト
膜２０ｃをエッチングマスクとして、等方性エッチング
により、半導体基板１Ｓを絶縁膜２５ａおよびゲート絶
縁膜８に対して選択的にエッチング除去する。これによ
り、図４５に示すように、半導体基板１Ｓの主面をゲー
ト部３の上面よりも下げる。絶縁膜２５ａは、上記のよ
うに増速酸化法等によって形成されているので比較的弱
い場合がある。その場合に、半導体基板１Ｓをエッチン
グ除去すると、エッチングガスがゲート部３に進入し、
ゲート部３をエッチング除去してしまう場合がある。そ
こで、本実施の形態５においては、絶縁膜２５ａをフォ
トレジスト膜２０ｃによって保護した状態でエッチング
処理を行うことにより、上記問題を生じることがなく、
ゲート部３の上面を半導体基板１Ｓの上面と同等または
高く構造とすることができる。したがって、半導体装置
の信頼性を向上させることができ、かつ、ソース領域の
浅い接合が可能となる。その後、フォトレジスト膜２０
ｃを除去した後、前記実施の形態１、５と同様にしてト
レンチパワートランジスタを製造する。First, after the steps up to FIG. 41 described in the fourth embodiment, as shown in FIG. 44, the photoresist film 20 covering the insulating film 25a on the gate portion 3 is patterned. Subsequently, using the photoresist film 20c as an etching mask, the semiconductor substrate 1S is selectively etched away from the insulating film 25a and the gate insulating film 8 by isotropic etching. Thereby, as shown in FIG. 45, the main surface of the semiconductor substrate 1S is lower than the upper surface of the gate portion 3. Since the insulating film 25a is formed by the accelerated oxidation method or the like as described above, it may be relatively weak. In this case, when the semiconductor substrate 1S is removed by etching, the etching gas enters the gate portion 3, and
The gate portion 3 may be removed by etching. Therefore, in the fifth embodiment, the above problem is not caused by performing the etching process in a state where the insulating film 25a is protected by the photoresist film 20c.
The upper surface of the gate portion 3 can be structured to be equal to or higher than the upper surface of the semiconductor substrate 1S. Therefore, the reliability of the semiconductor device can be improved, and the junction of the source region can be made shallow. After that, the photoresist film 20
After removing c, a trench power transistor is manufactured in the same manner as in the first and fifth embodiments.

【００５４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the embodiment and can be variously modified without departing from the gist of the invention. Needless to say,

【００５５】例えばパワートランジスタ以外にも、トレ
ンチゲート構造を有するＩＧＢＴ（Insulated Gate Bip
olar Transistor ）等にも本発明を適用することが可能
である。For example, in addition to a power transistor, an IGBT (Insulated Gate Bip) having a trench gate structure
olar Transistor) can be applied to the present invention.

【００５６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＣ−
ＤＣコンバータ回路に適用した場合について説明した
が、それに限定されるものではなく、他の半導体装置に
も適用できる。In the above description, the invention made mainly by the present inventor has been described by using the DC-
Although the case where the present invention is applied to the DC converter circuit has been described, the present invention is not limited to this, and can be applied to other semiconductor devices.

【００５７】[0057]

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.

【００５８】(1).本発明によれば、ドレイン領域が形成
される溝底部側のゲート絶縁膜の厚さを、チャネル領域
が形成される溝側面側のゲート絶縁膜よりも相対的に厚
く形成したことにより、トレンチパワートランジスタの
ゲート・ドレイン間容量を低減させることが可能とな
る。したがって、トレンチパワートランジスタのスイッ
チング速度を向上させることが可能となる。(1) According to the present invention, the thickness of the gate insulating film at the bottom of the groove where the drain region is formed is relatively thicker than the thickness of the gate insulating film at the side of the groove where the channel region is formed. The formation makes it possible to reduce the gate-drain capacitance of the trench power transistor. Therefore, it is possible to improve the switching speed of the trench power transistor.

【００５９】(2).本発明によれば、チャネル領域が形成
される溝側面側のゲート絶縁膜の厚さを、ドレイン領域
が形成される溝底部側のゲート絶縁膜の厚さよりも相対
的に薄くしたことにより、トレンチパワートランジスタ
の駆動能力を向上させることが可能となる。(2) According to the present invention, the thickness of the gate insulating film on the side of the groove where the channel region is formed is relatively larger than the thickness of the gate insulating film on the bottom of the groove where the drain region is formed. This makes it possible to improve the driving capability of the trench power transistor.

【００６０】(3).本発明によれば、ゲート絶縁膜を形成
した後に、その表面に化学的気相成長法によって絶縁膜
を形成することにより、溝内における絶縁膜の被覆性を
向上させることができるので、トレンチパワートランジ
スタのゲート絶縁耐圧を向上させることが可能となる。
したがって、トレンチパワートランジスタの信頼性を向
上させることが可能となる。(3) According to the present invention, after the gate insulating film is formed, the insulating film is formed on the surface by the chemical vapor deposition method, so that the coverage of the insulating film in the trench is improved. Therefore, it is possible to improve the gate withstand voltage of the trench power transistor.
Therefore, the reliability of the trench power transistor can be improved.

【００６１】(4).本発明によれば、ゲート部の上面高さ
を、半導体基板の主面よりも高くすることにより、ゲー
ト部がソース領域から外れるソースオフセットを防止で
き、ソース領域の設定制御を向上させることができるの
で、トレンチパワートランジスタのソース領域の接合深
さを浅くすることが可能となる。したがって、トレンチ
パワートランジスタの性能を向上させることが可能とな
る。(4) According to the present invention, by setting the height of the upper surface of the gate portion higher than the main surface of the semiconductor substrate, it is possible to prevent a source offset in which the gate portion deviates from the source region, and to set the source region. Since the control can be improved, the junction depth of the source region of the trench power transistor can be reduced. Therefore, the performance of the trench power transistor can be improved.

【００６２】(5).本発明によれば、ゲート部を形成した
後に、ソース領域およびチャネル領域を形成するための
不純物の導入処理を行うことにより、トレンチパワート
ランジスタのソース領域およびチャネル領域の設定制御
性を向上させることが可能となる。このため、トレンチ
パワートランジスタのソース領域の接合深さを浅くする
ことが可能となる。したがって、トレンチパワートラン
ジスタの性能を向上させることが可能となる。(5) According to the present invention, after forming the gate portion, an impurity is introduced for forming the source region and the channel region, thereby setting the source region and the channel region of the trench power transistor. Controllability can be improved. Therefore, the junction depth of the source region of the trench power transistor can be reduced. Therefore, the performance of the trench power transistor can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施の形態である半導体装置を構成
する半導体チップの平面図である。FIG. 1 is a plan view of a semiconductor chip included in a semiconductor device according to an embodiment of the present invention.

【図２】図１の領域Ａの拡大平面図である。FIG. 2 is an enlarged plan view of a region A in FIG.

【図３】図２のＢ−Ｂ線の部分断面図である。FIG. 3 is a partial sectional view taken along line BB of FIG. 2;

【図４】トレンチパワートランジスタおよびそれに付随
する保護ダイオードを示す回路図である。FIG. 4 is a circuit diagram showing a trench power transistor and a protection diode associated therewith.

【図５】（ａ）は、本発明の技術思想を用いたＤＣ−Ｄ
Ｃコンバータ回路の回路図、（ｂ）はＤＣ−ＤＣコンバ
ータ回路を構成する各トレンチパワートランジスタのス
イッチ動作の説明図である。FIG. 5A shows a DC-D using the technical idea of the present invention.
FIG. 4B is a circuit diagram of a C converter circuit, and FIG. 4B is an explanatory diagram of a switching operation of each trench power transistor constituting the DC-DC converter circuit.

【図６】図１〜図３の半導体装置の製造工程中における
要部断面図である。FIG. 6 is a fragmentary cross-sectional view of the semiconductor device shown in FIGS. 1 to 3 during a manufacturing step;

【図７】図６に続く半導体装置の製造工程中における要
部断面図である。7 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 6;

【図８】（ａ）は図７に続く半導体装置の製造工程中に
おける要部断面図、（ｂ）は（ａ）の溝部分の拡大断面
図である。8A is a cross-sectional view of a main part of the semiconductor device during a manufacturing step following that of FIG. 7, and FIG. 8B is an enlarged cross-sectional view of a groove portion of FIG.

【図９】（ａ）は図８に続く半導体装置の製造工程中に
おける要部断面図、（ｂ）は（ａ）の溝部分の拡大断面
図である。9A is a cross-sectional view of a main part of the semiconductor device during a manufacturing step following that of FIG. 8, and FIG. 9B is an enlarged cross-sectional view of the groove of FIG.

【図１０】（ａ）は図９に続く半導体装置の製造工程中
における要部断面図、（ｂ）は（ａ）の溝部分の拡大断
面図である。10A is a cross-sectional view of a main part of the semiconductor device during a manufacturing step following that of FIG. 9, and FIG. 10B is an enlarged cross-sectional view of the groove portion of FIG.

【図１１】（ａ）は図１０に続く半導体装置の製造工程
中における要部断面図、（ｂ）は（ａ）の溝部分の拡大
断面図である。11A is a sectional view of a main part of the semiconductor device during a manufacturing step following that of FIG. 10, and FIG. 11B is an enlarged sectional view of a groove portion of FIG.

【図１２】（ａ）は図１１に続く半導体装置の製造工程
中における要部断面図、（ｂ）は（ａ）の溝部分の拡大
断面図である。12A is a cross-sectional view of a main part of the semiconductor device during a manufacturing step following that of FIG. 11, and FIG. 12B is an enlarged cross-sectional view of the groove of FIG.

【図１３】（ａ）は図１２に続く半導体装置の製造工程
中における要部断面図、（ｂ）は（ａ）の溝部分の拡大
断面図である。13A is a cross-sectional view of a main part of the semiconductor device during a manufacturing step following that of FIG. 12, and FIG. 13B is an enlarged cross-sectional view of the groove of FIG.

【図１４】（ａ）は図１３に続く半導体装置の製造工程
中における要部断面図、（ｂ）は（ａ）の溝部分の拡大
断面図である。14A is a cross-sectional view of a main part of the semiconductor device during a manufacturing step following that of FIG. 13, and FIG. 14B is an enlarged cross-sectional view of a groove portion of FIG.

【図１５】（ａ）は図１４に続く半導体装置の製造工程
中における要部断面図、（ｂ）は（ａ）の溝部分の拡大
断面図である。15A is a sectional view of a main part of the semiconductor device during a manufacturing step following that of FIG. 14, and FIG. 15B is an enlarged sectional view of the groove of FIG.

【図１６】（ａ）は図１５に続く半導体装置の製造工程
中における要部断面図、（ｂ）および（ｃ）は（ａ）の
溝部分の拡大断面図である。16A is a cross-sectional view of a main part of the semiconductor device during a manufacturing step following that of FIG. 15, and FIGS. 16B and 16C are enlarged cross-sectional views of the groove portion of FIG.

【図１７】（ａ）は図１６に続く半導体装置の製造工程
中における要部断面図、（ｂ）および（ｃ）は（ａ）の
溝部分の拡大断面図である。17A is a sectional view of a main part of the semiconductor device during a manufacturing step following that of FIG. 16, and FIGS. 17B and 17C are enlarged sectional views of the groove portion of FIG.

【図１８】図１７に続く半導体装置の製造工程中におけ
る要部断面図である。18 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 17;

【図１９】図１〜図３の半導体装置の孔および半導体領
域の製造工程中における要部断面図である。FIG. 19 is a fragmentary cross-sectional view of the semiconductor device of FIGS. 1 to 3 during a manufacturing step of a hole and a semiconductor region;

【図２０】図１９に続く半導体装置の製造工程中におけ
る要部断面図である。20 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 19;

【図２１】図２０に続く半導体装置の製造工程中におけ
る要部断面図である。21 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 20;

【図２２】図２１に続く半導体装置の製造工程中におけ
る要部断面図である。FIG. 22 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 21;

【図２３】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。FIG. 23 is a fragmentary cross-sectional view of a semiconductor device according to another embodiment of the present invention during a manufacturing step thereof;

【図２４】図２３に続く半導体装置の製造工程中におけ
る要部断面図である。24 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 23;

【図２５】図２４に続く半導体装置の製造工程中におけ
る要部断面図である。25 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 24;

【図２６】図２５に続く半導体装置の製造工程中におけ
る要部断面図である。26 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 25;

【図２７】図２６に続く半導体装置の製造工程中におけ
る要部断面図である。27 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 26;

【図２８】図２７に続く半導体装置の製造工程中におけ
る要部断面図である。28 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 27;

【図２９】図２８に続く半導体装置の製造工程中におけ
る要部断面図である。29 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 28;

【図３０】図２９に続く半導体装置の製造工程中におけ
る要部断面図である。30 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 29;

【図３１】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。FIG. 31 is an essential part cross sectional view of the semiconductor device of another embodiment of the present invention during a manufacturing step;

【図３２】図３１に続く半導体装置の製造工程中におけ
る要部断面図である。32 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 31;

【図３３】図３２に続く半導体装置の製造工程中におけ
る要部断面図である。FIG. 33 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 32;

【図３４】図３３に続く半導体装置の製造工程中におけ
る要部断面図である。34 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 33;

【図３５】図３４に続く半導体装置の製造工程中におけ
る要部断面図である。35 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 34;

【図３６】図３５に続く半導体装置の製造工程中におけ
る要部断面図である。36 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 35;

【図３７】図３６に続く半導体装置の製造工程中におけ
る要部断面図である。FIG. 37 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 36;

【図３８】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。FIG. 38 is an essential part cross sectional view of the semiconductor device of another embodiment of the present invention during a manufacturing step;

【図３９】図３８に続く半導体装置の製造工程中におけ
る要部断面図である。39 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 38;

【図４０】図３９に続く半導体装置の製造工程中におけ
る要部断面図である。40 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 39;

【図４１】図４０に続く半導体装置の製造工程中におけ
る要部断面図である。FIG. 41 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 40;

【図４２】図４１に続く半導体装置の製造工程中におけ
る要部断面図である。42 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 41;

【図４３】図４２に続く半導体装置の製造工程中におけ
る要部断面図である。FIG. 43 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 42;

【図４４】本発明のさらに他の実施の形態である半導体
装置の製造工程中における要部断面図である。FIG. 44 is an essential part cross sectional view of the semiconductor device of another embodiment of the present invention during a manufacturing step;

【図４５】図４４に続く半導体装置の製造工程中におけ
る要部断面図である。45 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 44;

【符号の説明】[Explanation of symbols]

１ 半導体チップ １Ｓ 半導体基板 １ＳＡ 半導体基体 １ＳＢ エピタキシャル層 ２ａ 厚い絶縁膜 ２ａ１ 幅広部 ２ｂ 厚い絶縁膜 ３ ゲート部 ３ＧＬ ゲート配線 ４ ドレイン領域 ５ チャネル領域 ５ａ ｐ⁺ 型の半導体領域 ６ ソース領域 ７ 溝 ８ ゲート絶縁膜 ９ ｐウエル １０ 保護ダイオード １０ａ ｎ⁺ 型の半導体領域 １０ｂ ｐ型の半導体領域 １１ 層間絶縁膜 １２ａ 配線 １３ ゲートガードリング １３ＧＬ ゲート配線 １３ＧＰ ゲート電極 １４ａ〜１４ｄ コンタクトホール １５ ソース配線 １６ 孔 １７ 表面保護膜 １８ ドレイン電極 １９ 制御回路 ２０ａ フォトレジスト膜 ２１ 絶縁膜 ２２ 耐酸化性絶縁膜 ２３ 厚い絶縁膜 ２４ 導体膜 ２５，２５ａ，２５ｂ 絶縁膜 ２６ 絶縁膜 Ｑ トレンチパワートランジスタ ＱM パワーＭＩＳＦＥＴ ＱA ，ＱB パワーＭＩＳＦＥＴ Ｔ トランス Ｃ コンデンサ Ｌ コイルREFERENCE SIGNS LIST 1 semiconductor chip 1S semiconductor substrate 1SA semiconductor base 1SB epitaxial layer 2a thick insulating film 2a1 wide portion 2b thick insulating film 3 gate portion 3GL gate wiring 4 drain region 5 channel region 5a p ⁺ type semiconductor region 6 source region 7 groove 8 gate insulation Film 9 p well 10 protection diode 10 an n ⁺ type semiconductor region 10 b p type semiconductor region 11 interlayer insulating film 12 a wiring 13 gate guard ring 13 GL gate wiring 13 GP gate electrode 14 a to 14 d contact hole 15 source wiring 16 hole 17 surface protection film Reference Signs List 18 drain electrode 19 control circuit 20a photoresist film 21 insulating film 22 oxidation-resistant insulating film 23 thick insulating film 24 conductor film 25, 25a, 25b insulating film 26 insulating film Q trench power transistor QM power MISFE T QA, QB Power MISFET T Transformer C Capacitor L Coil

フロントページの続き (72)発明者 町田 信夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 大石 健太郎 東京都小平市上水本町五丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内Continued on the front page (72) Inventor Nobuo Machida 5-2-1, Josuihoncho, Kodaira-shi, Tokyo Within the Semiconductor Group, Hitachi, Ltd. (72) Kentaro Oishi 5--22, Josuihoncho, Kodaira-shi, Tokyo No. 1 Inside Hitachi Cho LSI Systems

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板に掘られた溝内に、その溝の
底部の方が、溝の側面よりも相対的に厚くなるととも
に、その溝の肩部の方が、溝の側面よりも相対的に厚い
ゲート絶縁膜が形成され、その溝内に埋め込まれるとと
もに半導体基板の主面上に延在するように、ゲート部が
形成され、さらに半導体基板に電界効果トランジスタの
半導体領域が形成された電界効果トランジスタを有する
ことを特徴とする半導体装置。In a groove dug in a semiconductor substrate, the bottom of the groove is relatively thicker than the side surface of the groove, and the shoulder of the groove is relatively thicker than the side surface of the groove. A thick gate insulating film is formed, a gate portion is formed so as to be buried in the groove and extends on the main surface of the semiconductor substrate, and a semiconductor region of the field effect transistor is formed in the semiconductor substrate. A semiconductor device having a field-effect transistor.