JP2001125781A - マイクロプロセッサ、およびマイクロプロセッサにおけるプログラム変更方法 - Google Patents

マイクロプロセッサ、およびマイクロプロセッサにおけるプログラム変更方法

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JP2001125781A JP30814099A JP30814099A JP2001125781A JP 2001125781 A JP2001125781 A JP 2001125781A JP 30814099 A JP30814099 A JP 30814099A JP 30814099 A JP30814099 A JP 30814099A JP 2001125781 A JP2001125781 A JP 2001125781A
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丈暢 谷
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Abstract

(57)【要約】 【課題】 マイクロプロセッサとして、不要な分岐命令
や割り込み処理を伴わないプログラム変更機能を実現す
る。 【解決手段】 命令記憶部３０は、処理対象のプログラ
ムを構成する命令を格納するＲＯＭ３１と、プログラム
変更のための修正命令を格納する修正命令記憶部３２と
を有する。アドレス変換部２０は、プログラムカウンタ
１０から供給された命令アドレスの上位ビットが修正ア
ドレスの上位ビット（４７）と一致するとき、修正命令
記憶部３２で修正命令が格納された代替アドレスの上位
ビット（Ｃ０）に変換する。これにより、分岐命令や割
り込み処理を伴うことなく、連続した領域についてプロ
グラム変更を実現することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サにおけるプログラム変更機能に関する技術に属する。
【０００２】
【従来の技術】マイクロプロセッサは、プログラムを構
成する命令を記憶装置から取得し、これをデコーダによ
って解読し、その内容に応じて、演算装置、入力装置、
出力装置、記憶装置または制御装置等の構成装置を制御
し、順次処理を進めるものである。なお、本願明細書で
は、「マイクロプロセッサ」は、マイクロコンピュー
タ、マイクロコントローラおよびディジタル・シグナル
・プロセッサを含むものとする。
【０００３】図１１はマイクロプロセッサの一般的な構
成の概略を示す図である。図１１に示すように、プログ
ラムカウンタ１０は次に実行すべき命令のアドレスをＲ
ＯＭ１０１（またはＲＡＭ）からなる命令記憶部１００
に供給する。命令記憶部１００は供給されたアドレスに
応じた命令データをデコーダ４０に出力する。このよう
な動作によって、順次処理が実行される。
【０００４】ここで、命令記憶部１００を構成するＲＯ
Ｍ１０１に格納されたプログラムについて不具合（バ
グ）や仕様変更が生じた場合を考える。この場合、ＲＯ
Ｍ１０１に格納された内容をマイクロプロセッサの製造
後において変更することは不可能であるので、プログラ
ム変更のためには、新たなＲＯＭを備えたマイクロプロ
セッサを改めて製造する必要がある。このような再製造
は、製造コストの増大や納期の遅れを招くことになり、
好ましくない。
【０００５】このような再製造を防ぐために、製造後に
おいてもプログラムの変更を可能にするいわゆるプログ
ラム変更機能を有するマイクロプロセッサが従来から用
いられている。
【０００６】図１２は従来のプログラム変更機能を有す
るマイクロプロセッサの構成を示す図である。図１２に
おいて、プログラムカウンタ１０は命令アドレスバスを
介して命令記憶部１００に命令アドレスを供給する。命
令記憶部１００はプログラムが格納されたＲＯＭ１０１
を備えている。命令変更部１１０において、修正アドレ
ス記憶部１１１は修正すべきＲＯＭ１０１のアドレス値
を保持し、代替命令記憶部１１２は不具合のある命令と
置換する代替命令データを保持する。アドレス比較器１
１３は修正アドレス記憶部１１１のアドレス値とプログ
ラムカウンタ１０から出力されたアドレス値を各マシン
サイクルごとに比較し、一致しているか否かを示すアド
レス一致信号を命令セレクタ１１４に出力する。命令セ
レクタ１１４は、アドレス一致信号がアドレスの一致を
示しているときは代替命令記憶部１１２からの命令デー
タを選択する一方、アドレスの不一致を示しているとき
は命令記憶部１００からの命令データを選択し、デコー
ダ４０に出力する。
【０００７】このように、修正アドレスおよび代替命令
をペアで保持し、プログラムカウンタ１０から供給され
る命令アドレスが修正アドレスと一致したとき、この命
令アドレスの命令データを代替命令データに置換してデ
コーダ４０に供給することによって、プログラム変更機
能を実現している。
【０００８】
【発明が解決しようとする課題】しかしながら、図１２
に示すような従来の構成では、次のような問題がある。
【０００９】まず、図１２の構成では、基本的には１個
の命令を１個の命令によって置換することしかできな
い。複数個の命令を置換できるようにするためには、命
令変更部１１０の構成を複数個設けるか、または命令変
更部１１０を複数回動作させる必要がある。命令変更部
１１０の構成を複数個設けた場合には回路規模の増大を
招く。また命令変更部１１０を複数回動作させる場合に
は、必ず分岐命令または割り込み処理が必要になり、本
来なら不要である命令の実行処理のために無駄なマシン
サイクルが費やされてしまう。さらに、割り込み処理を
用いる場合には、ユーザーが利用可能な割り込み数がそ
の分だけ少なくなる。
【００１０】分岐命令や割り込み処理の増加は、近年の
製品レベルでは大きな問題となる。例えば、不具合のあ
る命令が繰り返しループの深い箇所にある場合には、１
回の実行の際の増加ステップがたとえ数ステップであっ
たとしても、実際にはその何十倍、何百倍ものステップ
が無駄に費やされることになる。特に、デジタル・シグ
ナル・プロセッサではその演算処理の特性上、繰り返し
ループが多重になっていることが多いので、この問題は
顕著に現れる。また、リアルタイム性が求められる用途
の製品については、たとえ数ステップの増加であっても
その影響は極めて大きい。
【００１１】また、命令数の増加を伴うプログラム変更
を行うためには、代替命令記憶部１１２とは別に命令追
加用記憶部を設ける必要があり、このため、回路規模が
増大するという問題が生じる。
【００１２】前記の問題に鑑み、本発明は、マイクロプ
ロセッサとして、不要な分岐命令や割り込み処理を伴わ
ないプログラム変更機能を実現することを課題とする。
また、命令数の増加を伴うプログラム変更を簡易な構成
によって実現することを課題とする。
【００１３】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、プログラム
変更機能を有するマイクロプロセッサとして、処理対象
のプログラムを構成する命令を格納するＲＯＭとプログ
ラム変更のための修正命令を格納する修正命令記憶部と
を有する命令記憶部と、前記ＲＯＭにおける命令の格納
位置を示す命令アドレスを入力とし、この命令アドレス
が修正を必要とする命令のアドレスである修正アドレス
と一致するとき、この命令アドレスを前記修正命令記憶
部において修正命令が格納された代替アドレスに変換す
るアドレス変換部とを備えたものである。
【００１４】請求項１の発明によると、修正を必要とす
る命令については、命令記憶部に供給するアドレスを変
換することによって、修正命令記憶部に格納された修正
命令に変更することができる。このため、不要な分岐命
令や割り込み処理の実行を伴うことなく、プログラム変
更を実現することができる。また、連続するアドレス領
域の修正が可能となり、１ワード単位だけでなく数ワー
ドからなるブロック単位のプログラム変更も可能にな
る。
【００１５】そして、請求項２の発明では、前記請求項
１のマイクロプロセッサにおけるアドレス変換部は、前
記修正アドレスの所定ビットの値を保持する修正アドレ
ス記憶部と、入力された命令アドレスの前記所定ビット
の値と前記修正アドレス記憶部に保持されたビット値と
を比較し、これらのビット値が一致するか否かを判定す
るアドレス比較器と、前記代替アドレスの前記所定ビッ
トの値を保持する代替アドレス記憶部と、前記アドレス
比較器の判定結果を受け、ビット値が一致していると判
定されたときは、前記代替アドレス記憶部に保持された
ビット値を新たな命令アドレスの前記所定ビットの値と
して出力する一方、そうでないときは、前記命令アドレ
スの前記所定ビットの値を前記新たな命令アドレスの前
記所定ビットの値として出力するアドレスセレクタとを
備えたものとする。
【００１６】また、請求項３の発明では、前記請求項１
のマイクロプロセッサにおけるアドレス変換部は、命令
アドレスを代替アドレスに変換する際における変換対象
のビット幅が変更可能に構成されているものとする。
【００１７】そして、請求項４の発明では、前記請求項
３のマイクロプロセッサにおけるアドレス変換部は、前
記修正アドレスの所定ビットの値を保持する修正アドレ
ス記憶部と、前記命令アドレスの前記所定ビットの値と
前記修正アドレス記憶部に保持されたビット値とを比較
し、これらのビット値が一致するか否かを判定するアド
レス比較器と、前記代替アドレスの前記所定ビットの値
を保持する代替アドレス記憶部と、前記アドレス比較器
の判定結果を受け、ビット値が一致していると判定され
たときは、前記代替アドレス記憶部に保持されたビット
値を新たな命令アドレスの前記所定ビットの値として出
力する一方、そうでないときは、前記命令アドレスの前
記所定ビットの値を前記新たな命令アドレスの前記所定
ビットの値として出力するアドレスセレクタと、前記所
定ビットを変換対象ビットとして指定するか否かを設定
可能に構成されており、前記所定ビットを変換対象ビッ
トとして指定しないとき、前記アドレスセレクタに、前
記アドレス比較器の判定結果に拘わらず、前記命令アド
レスの前記所定ビットの値を前記新たな命令アドレスの
前記所定ビットの値として出力させる変換範囲設定手段
とを備えたものとする。
【００１８】また、請求項５の発明では、前記請求項１
のマイクロプロセッサにおけるアドレス変換部は、入力
された命令アドレスに応じた変換アドレスを出力するメ
モリによって構成されているものとする。
【００１９】また、請求項６の発明では、前記請求項１
のマイクロプロセッサにおけるアドレス変換部は、入力
された命令アドレスに応じた変換アドレスを出力するフ
ィールドプログラマブルロジックによって構成されてい
るものとする。
【００２０】また、請求項７の発明では、前記請求項１
のマイクロプロセッサにおける修正命令記憶部は、プロ
グラム変更のための追加命令が格納されており、かつ、
前記代替アドレスが示す格納位置に前記追加命令が格納
された位置を分岐先とする分岐命令が格納されているも
のとする。
【００２１】請求項７の発明によると、命令数の増加を
伴うプログラム変更を、簡易な構成によって実現するこ
とができる。
【００２２】また、請求項８の発明が講じた解決手段
は、処理対象のプログラムを構成する命令を格納するＲ
ＯＭと、プログラム変更のための修正命令を格納する修
正命令記憶部とを有する命令記憶部を備えたマイクロプ
ロセッサにおいて、プログラム変更を行う方法として、
前記ＲＯＭにおける命令の格納位置を示す命令アドレス
と、修正を必要とする命令のアドレスである修正アドレ
スとを比較し、前記命令アドレスと前記修正アドレスと
が一致するとき、この命令アドレスを前記修正命令記憶
部において修正命令が格納された代替アドレスに変換す
るものである。
【００２３】請求項８の発明によると、修正を必要とす
る命令については、命令記憶部に供給するアドレスを変
換することによって、修正命令記憶部に格納された修正
命令に変更することができる。このため、不要な分岐命
令や割り込み処理の実行を伴うことなく、プログラム変
更を実現することができる。また、連続するアドレス領
域の修正が可能となり、１ワード単位だけでなく数ワー
ドからなるブロック単位のプログラム変更も可能にな
る。
【００２４】そして、請求項９の発明では、前記請求項
８のプログラム変更方法におけるアドレス比較の前に、
前記修正命令記憶部にプログラム変更のための追加命令
を格納し、前記代替アドレスが示す格納位置に前記追加
命令が格納された位置を分岐先とする分岐命令を格納す
るものとする。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら具体的に説明する。
【００２６】図１は本発明の一実施形態に係るプログラ
ム変更機能を有するマイクロプロセッサの構成を示す図
である。図１において、プログラムカウンタ１０はアド
レス変換部２０に命令アドレスバスを介して命令アドレ
スを供給する。アドレス変換部２０はプログラム変更の
ために必要なとき、入力された命令アドレスを変換す
る。命令記憶部３０はプログラムカウンタ１０から出力
された命令アドレス値ではなく、アドレス変換部２０に
よってプログラム変更に応じて変換されたアドレス値を
受け取り、このアドレス値に応じた命令データをデコー
ダ４０に出力する。
【００２７】命令記憶部３０は本来の処理対象のプログ
ラムを構成する命令を格納するＲＯＭ３１と、プログラ
ム変更のための修正用の命令を格納する修正命令記憶部
３２とを有している。ＲＯＭ３１および修正命令記憶部
３２はいずれも、マイクロプロセッサがアクセス可能な
アドレス空間が割り当てられる。アドレス変換部２０は
入力された命令アドレスが、修正を必要とする命令のア
ドレスである修正アドレスと一致するとき、この命令ア
ドレスを、修正命令記憶部３２において修正命令が格納
された代替アドレスに変換する。
【００２８】図２は命令記憶部３０のアドレス空間を表
すメモリマップの例を示す図であり、本実施形態に係る
アドレス変換の例を示す図である。図２では、ＲＯＭ３
１は４８Ｋワードの記憶容量を有し、００００番地から
ＢＦＦＦ番地までにマッピングされており、修正命令記
憶部３２は４Ｋワードの記憶容量を有するメモリであ
り、Ｃ０００番地からＣＦＦＦ番地までにマッピングさ
れているものとする。
【００２９】いま、ＲＯＭ３１の１０００番地に格納さ
れた命令に不具合が発生したものとする。この場合に
は、修正命令記憶部３２の記憶領域内の代替アドレス
（図２ではＣ８００番地）に、修正した命令データを記
録する。そして、アドレス変換部２０を、入力された１
０００番地の命令アドレスがＣ８００番地の代替アドレ
スに変換されるように、設定する。これにより、プログ
ラム実行時にプログラムカウンタ１０が１０００番地を
命令アドレスとして出力した場合には、アドレス変換部
２０によるアドレス変換によって、命令記憶部３０に
は、１０００番地の代わりに代替アドレスのＣ８００番
地が与えられ、デコーダ４０にはＣ８００番地に格納さ
れた命令データが供給される。すなわち、１０００番地
の命令をＣ８００番地の命令に置換することができる。
【００３０】このような方式によって、ＲＯＭ３１のい
ずれのアドレスの命令についても、修正命令記憶部３２
の任意のアドレスの命令データと置換することが可能で
あり、プログラム変更を実現することができる。この命
令置換においては、分岐命令や割り込みは必要ないの
で、無駄なマシンサイクルは消費されず、ダイナミック
ステップ数は増加しない。
【００３１】図３は本実施形態に係るアドレス変換の他
の例を示す図である。図３では、修正命令記憶部３２に
おいて、代替アドレスが示す格納位置すなわちＣ８００
番地に分岐命令が格納されており、この分岐命令の分岐
先すなわちＣＡ００番地からプログラム変更のための追
加命令が格納されている。これにより、命令数の増加を
伴うプログラム変更を容易に実現することができる。
【００３２】すなわち、アドレス変換によって、命令ア
ドレス１０００番地が代替アドレスＣ８００番地に変更
されると、Ｃ８００番地の分岐命令が実行される。これ
により、分岐先のＣＡ００番地以降に格納された追加命
令が実行される。このように、マイクロプロセッサがア
クセス可能なアドレス空間に修正命令記憶部３２が割り
当てられているため、命令置換用記憶部と命令追加用記
憶部とを共用することができるので、命令数が増加する
プログラム変更を新たな回路を追加することなく簡易な
構成によって実現することができる。
【００３３】なお、修正命令記憶部３２はＲＡＭ、ＥＰ
ＲＯＭ、フラッシュメモリ、ＦｅＲＡＭ若しくはＦＰＧ
Ａ等の書き込み可能なメモリ、または読み出し専用メモ
リ（ＲＯＭ）のいずれの構成によっても実現可能であ
る。修正命令記憶部３２を書き込み可能なメモリによっ
て構成した場合は、製造後において任意のプログラム変
更が可能である。また、修正命令記憶部３２をＲＯＭに
よって構成した場合は、製造時に予め設定したプログラ
ム変更のみが可能であるる。この場合、プログラム変更
の内容を予め複数種類設定しておき、マイクロプロセッ
サの用途に応じてプログラム変更の内容を選択すること
も可能である。
【００３４】図４はアドレス変換部２０の具体的な構成
例を示す図である。図４では、命令アドレスの上位Ｍビ
ットの変換を行う構成を示している。
【００３５】アドレス変換部２０では、命令アドレスの
全ビットについて変換を行う必要は必ずしもない。例え
ば、特定の上位ビットのみについて変換を行い、残りの
下位ビットについては変換を行わないものとすると、変
換対象のビット幅が小さくなるので、高速なアドレス変
換が可能となり、命令記憶部３０の読み出し動作も高速
化できる。例えば、上記の１０００番地からＣ８０００
番地への変換は、命令アドレスの１６ビットのうち上位
５ビットのみの変換を行うことによって実現できる。こ
の場合のプログラム変更は、下位の１１ビットが表す２
Ｋワードの領域を単位として行われる。
【００３６】図４において、修正アドレス記憶部２１は
修正すべきアドレス領域を示す修正アドレスの所定のビ
ットとしての上位Ｍビットの値を保持し、代替アドレス
記憶部２２は置換先のアドレス領域を示す代替アドレス
の上位Ｍビットの値を保持する。アドレス比較器２３は
プログラムカウンタ１０から出力された命令アドレスの
上位Ｍビットと、修正アドレス記憶部２１に保持された
ビット値とを比較し、これらのビット値が一致するか否
かを判定し、この判定結果を示す信号をアドレスセレク
タ２４に出力する。
【００３７】アドレスセレクタ２４は、アドレス比較器
２３から受けた信号が、ビット値が一致していることを
示すときすなわちアドレス比較器２３によってビット値
が一致していると判定されたときは、代替アドレス記憶
部２２に保持されたビット値を新たな命令アドレスの上
位Ｍビットして出力する。一方、アドレス比較器２３か
ら受けた信号が、ビット値が一致していないことを示す
ときすなわちアドレス比較器２３によってビット値が一
致していないと判定されたときは、プログラムカウンタ
１０から出力された命令アドレスの上位Ｍビットを新た
な命令アドレスの上位Ｍビットして出力する。
【００３８】また、アドレス比較を行わない命令アドレ
スの下位（Ｎ−Ｍ）ビットは、プログラムカウンタ１０
からそのまま命令記憶部３０に入力される。命令記憶部
３０は、アドレスセレクタ２４から出力された新たな命
令アドレスの上位Ｍビットとプログラムカウンタ１０か
ら出力された命令アドレスの下位（Ｎ−Ｍ）ビットとを
併せて新たな命令アドレスとし、この新たな命令アドレ
スに応じた命令データをデコーダ４０に出力する。
【００３９】なお、図４では図示していないが、修正ア
ドレス記憶部２１および代替アドレス記憶部２２に対し
て格納ビット値を書き換えるための書き換えパスを設け
て、プログラム実行前に格納ビット値を書き換え可能な
構成としてもかまわない。また、修正アドレス記憶部２
１および代替アドレス記憶部２２を、例えばマイクロプ
ロセッサがアクセス可能な制御レジスタのようなプログ
ラム実行時においても書き換え可能な構成としてもかま
わない。これにより、アドレス比較器２３が一個であっ
ても、複数箇所のプログラム変更が可能になる。
【００４０】また、図４では命令アドレスの上位ビット
のみの変換を行う構成を示しているが、当然ながら全ビ
ットの変換も可能である。
【００４１】図５は図４に示す構成の動作の例を示す図
である。図５の例では、１６ビットの命令アドレスのう
ち比較・変更を行う所定のビットを上位８ビットとし、
ＲＯＭ３１に格納されたプログラムを２５６ワードの領
域毎に置換修正するものとする。ＲＯＭ３１は４８Ｋワ
ードの記憶容量を有し、００００番地からＢＦＦＦ番地
にマッピングされており、修正命令記憶部３２は４Ｋワ
ードのＲＡＭによって構成され、Ｃ０００番地からＣＦ
ＦＦ番地にマッピングされている。
【００４２】図５では、プログラムの不具合がＲＯＭ３
１の４７００番地から４７ＦＦ番地の間に発生した場合
を想定している。このとき、修正アドレス記憶部２１に
不具合が生じたアドレスの上位８ビット（すなわち“４
７”）を設定する。そして、プログラム変更用に、修正
命令記憶部３２のＣ０００番地からＣ０ＦＦ番地までの
領域を用いるものとし、代替アドレス記憶部２２に代替
アドレスの上位８ビット（すなわち“Ｃ０”）を設定す
る。さらに、修正命令記憶部３２のＣ０００番地からＣ
０ＦＦ番地に修正後の命令データを書き込む。
【００４３】プログラム実行時に、プログラムカウンタ
１０が４７００番地から４７ＦＦ番地までのいずれかの
命令アドレスを出力したとき、アドレス比較器２３はこ
の命令アドレスの上位８ビットの値と修正アドレス記憶
部２１に格納されたビット値“４７”とが一致するの
で、アドレスセレクタ２３にビット値が一致する旨を示
す信号を出力する。この信号を受けて、アドレスセレク
タ２４はプログラムカウンタ１０から供給された命令ア
ドレスの上位８ビット“４７”の代わりに代替アドレス
記憶部２２に格納されたビット値“Ｃ０”を選択し、命
令記憶部３０に出力する。
【００４４】したがって、４７００番地から４７ＦＦ番
地までの命令アドレスをアクセスする際には、Ｃ０００
番地からＣ０ＦＦ番地までの代替アドレスがそれぞれア
クセスされるため、これにより、２５６ワード単位のプ
ログラム変更を実現することができる。またこの場合、
Ｃ１００番地からＣＦＦＦ番地までは未使用のため、Ｃ
０００番地からＣ０ＦＦ番地までの領域にＣ１００番地
からＣＦＦＦ番地までの領域内を分岐先とする分岐命令
を記述することによって、新たな回路を増やすことな
く、命令の追加挿入を実現することができる。
【００４５】図６はアドレス変換部の他の構成例を示す
図である。図６では、アドレス変換部２０Ａは、命令ア
ドレスの上位Ｍビットの変換を行うためのアドレス変換
ユニット２０ａ，２０ｂを２個備えている。すなわち、
第１のアドレス変換ユニット２０ａは修正アドレス記憶
部２１ａ、代替アドレス記憶部２２ａおよびアドレス比
較器２３ａを有し、第２のアドレス変換ユニット２０ｂ
は修正アドレス記憶部２１ｂ、代替アドレス記憶部２２
ｂおよびアドレス比較器２３ｂを有している。そして、
アドレスセレクタ２５は第１および第２のアドレス変換
ユニット２０ａ，２０ｂによって共用されている。図６
に示すように、アドレス変換ユニットを複数個設けるこ
とによって、一連の処理における複数箇所のプログラム
変更が可能になる。
【００４６】また、アドレス変換部は、命令アドレスを
代替アドレスに変換する際における変換対象のビット幅
が変更可能に構成することも可能である。
【００４７】図７はアドレス変換部の構成を示す図であ
り、アドレス変換を行うビット幅が可変である構成例を
示す図である。図７のアドレス変換部２０Ｂは、アドレ
ス比較器およびアドレスセレクタをそれぞれ２個ずつ備
えている。第１のアドレス比較器５４ａおよび第１のア
ドレスセレクタ５５ａは上位Ｍ１ビットのアドレス比較
・変換を行い、第２のアドレス比較器５４ｂおよび第２
のアドレスセレクタ５５ｂは中位Ｍ２ビットのアドレス
比較・変換を行う。修正アドレス記憶部５１は修正アド
レスの上位Ｍ１ビットと中位Ｍ２ビットとを格納し、上
位Ｍ１ビットを第１のアドレス比較器５４ａに供給する
とともに中位Ｍ２ビットを第２のアドレス比較器５４ｂ
に供給する。代替アドレス記憶部５２は代替アドレスの
上位Ｍ１ビットと中位Ｍ２ビットとを格納し、上位Ｍ１
ビットを第１のアドレスセレクタ５５ａに供給するとと
もに中位Ｍ２ビットを第２のアドレスセレクタ５５ｂに
供給する。
【００４８】修正範囲指定部５３ａは“０”または
“１”を保持し出力する。修正範囲指定部５３ａが保持
する値に応じて、アドレス変換するビット幅を設定変更
することができる。修正範囲指定部５３ａおよび３入力
ＡＮＤゲート５３ｂによって、変換範囲設定手段５３が
構成されている。
【００４９】修正範囲指定部５３ａが“０”を出力する
ときは、３入力ＡＮＤゲート５３ｂの出力は第２のアド
レス比較器５４ｂの出力信号の値に拘わらず“０”にな
るので、第２のアドレスセレクタ５５ｂは第２のアドレ
ス比較器５４ｂの判定結果に拘わらず、プログラムカウ
ンタ１０から供給された命令アドレスの中位Ｍ２ビット
を出力する。これにより、プログラムカウンタ１０から
供給される命令アドレスの上位Ｍ１ビットのみがアドレ
ス変換の対象となる。
【００５０】一方、修正範囲指定部５３ａが“１”を出
力するときは、第２のアドレスセレクタ５５ｂは第１お
よび第２のアドレス比較器５４ａ，５４ｂの判定結果に
応じて、命令アドレスの中位Ｍ２ビットのアドレス変換
を行う。これにより、プログラムカウンタ１０から供給
される命令アドレスの上位（Ｍ１＋Ｍ２）ビットがアド
レス変換の対象となる。
【００５１】このように、修正範囲指定部５３ａの格納
値の設定によって、アドレス変換の対象となるビット幅
を、上位Ｍ１ビットまたは上位（Ｍ１＋Ｍ２）ビットの
２通りに設定することができる。すなわち、中位Ｍ２ビ
ットは、修正範囲指定部５３ａに“１”を格納したとき
は変換対象ビットに含まれる一方、“０”を格納したと
きは変換対象ビットから除かれる。言い換えると、中位
Ｍ２ビットを変換対象ビットとして指定するか否かを、
修正範囲指定部５３ａの格納値によって設定することが
できる。
【００５２】したがって、図７に示すような変換範囲設
定手段５３、第２のアドレス比較器５４ｂおよび第２の
アドレスセレクタ５５ｂを複数個設ければ、変換対象ビ
ット幅の設定変更パターンをさらに増やすことができ
る。さらに言えば、図７に示すような変換範囲設定手段
５３、第２のアドレス比較器５４ｂおよび第２のアドレ
スセレクタ５５ｂを命令アドレスの各ビット毎に設けた
場合には、任意のビットを変換対象ビットとして設定可
能となる。
【００５３】アドレス変換の対象となるビット幅を小さ
くすることによって、アドレス変換およびメモリアクセ
スを高速に行うことが可能である。逆に、アドレス変換
の対象となるビット幅を大きくすると、アドレス変換に
要する時間は増加するものの、一度に修正する領域が小
さくなるため修正命令記憶部をより多くの領域に分割し
て用いることが可能になる。したがって、アドレス変換
の対象となるビット幅をプログラム実行時に切り替える
ことによって、修正命令記憶部の記憶容量の有効活用が
実現でき、プログラム変更の自由度を高めることができ
る。
【００５４】なお、図８に示すように、アドレス変換部
を、入力された命令アドレスに応じた変換アドレスを出
力するアドレス変換用メモリ２０Ｃによって構成しても
よい。この場合、アドレス変換用メモリ２０Ｃには図９
に示すようなアドレスの対応関係を記憶させておけばよ
い。図９では、１６ビットのアドレスの上位８ビットの
みをアドレス変換の対象としており、命令アドレスが４
７ＸＸのとき、代替アドレスとしてＣ０ＸＸが出力され
るように設定されている。下位８ビットは変換せずに命
令記憶部３０にそのまま供給する。これにより、回路の
簡略化およびアドレス変換の高速化を図ることができ
る。もちろん、アドレスの全てのビットを変換の対象と
してもかまわない。
【００５５】また、図１０に示すように、アドレス変換
部を、入力された命令アドレスに応じた変換アドレスを
出力するフィールドプログラマブルロジック２０Ｄによ
って構成してもかまわない。この場合も、フィールドプ
ログラマブルロジック２０Ｄによって図９に示すような
アドレスの対応関係を論理的に実現させればよい。
【００５６】
【発明の効果】以上のように本発明によると、不要な分
岐命令や割り込み処理の実行を伴うことなく、プログラ
ム変更を実現することができる。また、連続するアドレ
ス領域の修正が可能となる。また、命令数の増加を伴う
プログラム変更を、簡易な構成によって実現することが
できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るプログラム変更機能
を有するマイクロプロセッサの構成を示す図である。
【図２】本発明の一実施形態に係るアドレス変換の例を
示す図である。
【図３】本発明の一実施形態に係るアドレス変換の他の
例を示す図である。
【図４】図１におけるアドレス変換部の具体的な構成例
を示す図である。
【図５】図４のアドレス変換部の動作の例を示す図であ
る。
【図６】図１におけるアドレス変換部の他の構成例を示
す図である。
【図７】アドレス変換を行うビット幅が変更可能に構成
されたアドレス変換部の構成例を示す図である。
【図８】アドレス変換部をメモリによって構成した場合
の図である。
【図９】アドレス変換のためのアドレスの対応関係の例
を示す図である。
【図１０】アドレス変換部をフィールドプログラマブル
ロジックによって構成した場合の図である。
【図１１】マイクロプロセッサの一般的な構成を示す図
である。
【図１２】従来のプログラム変更機能を有するマイクロ
プロセッサの構成を示す図である。
【符号の説明】
２０，２０Ａ，２０Ｂ アドレス変換部 ２０Ｃ アドレス変換用メモリ（アドレス変換部） ２０Ｄ フィールドプログラマブルロジック（アドレス
変換部） ２１ 修正アドレス記憶部 ２２ 代替アドレス記憶部 ２３ アドレス比較器 ２４ アドレスセレクタ ３０ 命令記憶部 ３１ ＲＯＭ ３２ 修正命令記憶部 ５１ 修正アドレス記憶部 ５２ 代替アドレス記憶部 ５３ 変換範囲設定手段 ５４ｂ アドレス比較器 ５５ｂ アドレスセレクタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年１１月１０日（２０００．１１．
１０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、プログラム
変更機能を有するマイクロプロセッサとして、処理対象
のプログラムを構成する命令を格納するＲＯＭとプログ
ラム変更のための修正命令を格納する修正命令記憶部と
を有する命令記憶部と、前記ＲＯＭにおける命令の格納
位置を示す命令アドレスを入力とし、この命令アドレス
が修正を必要とする命令のアドレスである修正アドレス
と一致するとき、この命令アドレスを前記修正命令記憶
部において修正命令が格納された代替アドレスに変換す
るアドレス変換部とを備え、前記アドレス変換部は、変
換した代替アドレスを、前記命令アドレスの代わりに、
前記命令記憶部に出力するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】また、請求項８の発明が講じた解決手段
は、処理対象のプログラムを構成する命令を格納するＲ
ＯＭと、プログラム変更のための修正命令を格納する修
正命令記憶部とを有する命令記憶部を備えたマイクロプ
ロセッサにおいて、プログラム変更を行う方法として、
前記ＲＯＭにおける命令の格納位置を示す命令アドレス
と、修正を必要とする命令のアドレスである修正アドレ
スとを比較し、前記命令アドレスと前記修正アドレスと
が一致するとき、この命令アドレスを前記修正命令記憶
部において修正命令が格納された代替アドレスに変換
し、変換した代替アドレスを、前記命令アドレスの代わ
りに、前記命令記憶部に与えるものである。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 プログラム変更機能を有するマイクロプ
    ロセッサであって、 処理対象のプログラムを構成する命令を格納するＲＯＭ
    と、プログラム変更のための修正命令を格納する修正命
    令記憶部とを有する命令記憶部と、 前記ＲＯＭにおける命令の格納位置を示す命令アドレス
    を入力とし、この命令アドレスが、修正を必要とする命
    令のアドレスである修正アドレスと一致するとき、この
    命令アドレスを、前記修正命令記憶部において修正命令
    が格納された代替アドレスに変換するアドレス変換部と
    を備えたことを特徴とするマイクロプロセッサ。
  2. 【請求項２】 請求項１記載のマイクロプロセッサにお
    いて、 前記アドレス変換部は、 前記修正アドレスの所定ビットの値を保持する修正アド
    レス記憶部と、 入力された命令アドレスの前記所定ビットの値と前記修
    正アドレス記憶部に保持されたビット値とを比較し、こ
    れらのビット値が一致するか否かを判定するアドレス比
    較器と、 前記代替アドレスの前記所定ビットの値を保持する代替
    アドレス記憶部と、 前記アドレス比較器の判定結果を受け、ビット値が一致
    していると判定されたときは、前記代替アドレス記憶部
    に保持されたビット値を新たな命令アドレスの前記所定
    ビットの値として出力する一方、そうでないときは、前
    記命令アドレスの前記所定ビットの値を前記新たな命令
    アドレスの前記所定ビットの値として出力するアドレス
    セレクタとを備えたものであることを特徴とするマイク
    ロプロセッサ。
  3. 【請求項３】 請求項１記載のマイクロプロセッサにお
    いて、 前記アドレス変換部は、 命令アドレスを代替アドレスに変換する際における変換
    対象のビット幅が、変更可能に構成されていることを特
    徴とするマイクロプロセッサ。
  4. 【請求項４】 請求項３記載のマイクロプロセッサにお
    いて、 前記アドレス変換部は、 前記修正アドレスの所定ビットの値を保持する修正アド
    レス記憶部と、 前記命令アドレスの前記所定ビットの値と前記修正アド
    レス記憶部に保持されたビット値とを比較し、これらの
    ビット値が一致するか否かを判定するアドレス比較器
    と、 前記代替アドレスの前記所定ビットの値を保持する代替
    アドレス記憶部と、 前記アドレス比較器の判定結果を受け、ビット値が一致
    していると判定されたときは、前記代替アドレス記憶部
    に保持されたビット値を新たな命令アドレスの前記所定
    ビットの値として出力する一方、そうでないときは、前
    記命令アドレスの前記所定ビットの値を前記新たな命令
    アドレスの前記所定ビットの値として出力するアドレス
    セレクタと、 前記所定ビットを変換対象ビットとして指定するか否か
    を設定可能に構成されており、前記所定ビットを変換対
    象ビットとして指定しないとき、前記アドレスセレクタ
    に、前記アドレス比較器の判定結果に拘わらず、前記命
    令アドレスの前記所定ビットの値を前記新たな命令アド
    レスの前記所定ビットの値として出力させる変換範囲設
    定手段とを備えたものであることを特徴とするマイクロ
    プロセッサ。
  5. 【請求項５】 請求項１記載のマイクロプロセッサにお
    いて、 前記アドレス変換部は、入力された命令アドレスに応じ
    た変換アドレスを出力するメモリによって構成されてい
    ることを特徴とするマイクロプロセッサ。
  6. 【請求項６】 請求項１記載のマイクロプロセッサにお
    いて、 前記アドレス変換部は、入力された命令アドレスに応じ
    た変換アドレスを出力するフィールドプログラマブルロ
    ジックによって構成されていることを特徴とするマイク
    ロプロセッサ。
  7. 【請求項７】 請求項１記載のマイクロプロセッサにお
    いて、 前記修正命令記憶部は、 プログラム変更のための追加命令が格納されており、か
    つ、前記代替アドレスが示す格納位置に、前記追加命令
    が格納された位置を分岐先とする分岐命令が格納されて
    いることを特徴とするマイクロプロセッサ。
  8. 【請求項８】 処理対象のプログラムを構成する命令を
    格納するＲＯＭと、プログラム変更のための修正命令を
    格納する修正命令記憶部とを有する命令記憶部を備えた
    マイクロプロセッサにおいて、プログラム変更を行う方
    法であって、 前記ＲＯＭにおける命令の格納位置を示す命令アドレス
    と、修正を必要とする命令のアドレスである修正アドレ
    スとを比較し、 前記命令アドレスと前記修正アドレスとが一致すると
    き、この命令アドレスを、前記修正命令記憶部において
    修正命令が格納された代替アドレスに変換することを特
    徴とするプログラム変更方法。
  9. 【請求項９】 請求項８記載のプログラム変更方法であ
    って、 アドレス比較の前に、 前記修正命令記憶部に、プログラム変更のための追加命
    令を格納し、 前記代替アドレスが示す格納位置に、前記追加命令が格
    納された位置を分岐先とする分岐命令を格納することを
    特徴とするプログラム変更方法。
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