JP2001119363A - Data transmitter - Google Patents

Abstract

PROBLEM TO BE SOLVED: To facilitate multicarrier modulation and guard interval inserting processing in the case of preparation, which requires huge operation and carrier patterns, of a multicarrier-modulated time base signal. SOLUTION: In the transmitter using a multicarrier modulating system, which has n sets of partial IFFT parts for dividing data assigned to all carriers in one symbol into n sets and generating the added results of carrier time base waveforms respectively modulated by the correspondent data of the respective divided sets, at least one set of the partial IFFT parts generates only the time base waveform for a prescribed period during one symbol period and repeatedly outputs the time base waveform for the prescribed period, and the time base waveform outputs of n systems from the n sets of partial IFFT parts are merged to one system so that the time base waveform determined by all the carriers can be generated.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、直交周波数分割多
重（ＯＦＤＭ：Orthogonal Frequency DivisionMultipl
ex)変調方式を用いたディジタル伝送装置に関する。The present invention relates to an orthogonal frequency division multiplex (OFDM).
ex) It relates to a digital transmission device using a modulation method.

【０００２】[0002]

【従来の技術】近年、ヨーロッパやアメリカおよび日本
でディジタル放送が検討されており、その変調方式とし
てＯＦＤＭ変調方式の採用が有力視されている。このＯ
ＦＤＭ変調方式とは、マルチキャリア変調方式の一種
で、多数のディジタル変調波を加え合わせたものであ
る。 このときの各キャリアの変調方式にはＱＰＳＫ(Q
uadrature Phase Shift Keying：４相位相偏移変調)方
式等が用いられ、合成波であるＯＦＤＭ信号を得ること
ができる。ここで、このＯＦＤＭ信号を数式で表すと、
以下のようになる。まず、各キャリアのＱＰＳＫ信号を
α_k(t)とすると、これは式(１)で表せる。 α_k(t)＝ａ_k(t)・cos(2πkft)＋ｂ_k(t)・sin(2πkft) ・・・・・（１) ここで、ｋはキャリアの番号を示し、ａ_k(t)、ｂ_k(t)
は、ｋ番目のキャリアのデータで、［−１］または
［１］の値をとる。次に、キャリアの本数をＮとする
と、ＯＦＤＭ信号はＮ本のキャリアの合成であり、これ
をβ_k(t)とすると、これは次の式(２)で表すことができ
る。 β_k(t)=Σα_k(t) (但し、ｋ＝１〜Ｎ) ・・・・・・（２） ところで、ＯＦＤＭ変調方式では、マルチパスの影響を
低減するため、信号にガードインターバルを付加するの
が一般的である。即ち、図８に示すように、有効シンボ
ル期間Ｔｓにおいて、その有効シンボルの開始部分の波
形と終了部分の少なくとも一方の波形をガードインター
バルＴｇとして用いる。 ここで、図８の(ａ)は、ｋ＝
１のとき、有効シンボル期間Ｔｓの終了部分にガードイ
ンターバルＴｇを付加した場合のＯＦＤＭ信号を示した
もので、同図(ｂ)は、ｋ＝１〜５４４のとき、有効シン
ボル期間Ｔｓの終了部分にガードインターバルＴｇを付
加した場合のＯＦＤＭ信号を示したものである。このＯ
ＦＤＭ信号は、上記信号単位から構成され、この信号単
位シンボルは、例えば有効サンプル１０２４サンプルに
ガードインターバルデータ３２サンプルを付加した１０
５６サンプルのシンボル３９６組に、４組の同期シンボ
ルを付加した、全４００シンボルからなるフレームと呼
ぶストリーム単位の繰返しで構成される。2. Description of the Related Art In recent years, digital broadcasting has been studied in Europe, the United States, and Japan, and the adoption of an OFDM modulation system as a modulation system is considered to be promising. This O
The FDM modulation method is a type of multi-carrier modulation method and is a combination of a large number of digitally modulated waves. At this time, QPSK (Q
An uadrature Phase Shift Keying (four-phase phase shift keying) method or the like is used, and an OFDM signal that is a synthetic wave can be obtained. Here, when this OFDM signal is expressed by a mathematical formula,
It looks like this: First, assuming that the QPSK signal of each carrier is α _k (t), this can be expressed by equation (1). α _k (t) = _ak (t) · cos (2πkft) + b _k (t) · sin (2πkft) (1) where k indicates a carrier number and a _k (t) , B _k (t)
Is the data of the k-th carrier and takes a value of [-1] or [1]. Next, assuming that the number of carriers is N, the OFDM signal is a combination of N carriers, and if this is β _k (t), this can be expressed by the following equation (2). β _k (t) = Σα _k (t) (where k = 1 to N) (2) By the way, in the OFDM modulation method, a guard interval is added to a signal in order to reduce the influence of multipath. It is common to add. That is, as shown in FIG. 8, in the effective symbol period Ts, at least one of the waveform of the start portion and the end portion of the effective symbol is used as the guard interval Tg. Here, FIG. 8A shows that k =
1 shows an OFDM signal when a guard interval Tg is added to the end of the effective symbol period Ts. FIG. 4B shows the end of the effective symbol period Ts when k = 1 to 544. 2 shows an OFDM signal when a guard interval Tg is added to the OFDM signal. This O
The FDM signal is composed of the above signal unit. The signal unit symbol is, for example, 1010 samples obtained by adding 32 samples of guard interval data to 1024 samples of valid samples.
It is composed of a repetition of a stream unit called a frame consisting of 400 symbols in which four sets of synchronization symbols are added to 396 sets of 56 sample symbols.

【０００３】次に、図９は、従来技術によるＯＦＤＭ伝
送装置における変復調部の基本構成を示すブロック図
で、処理部ＡとＩＦＦＴ(Inverse Fast Fourier Transf
orm：逆フーリエ変換)部３Ａ、ガード付加部３Ｂ、それ
に処理部Ｃの各ブロックからなる送信側Ｔｘと、処理部
Ｄと処理部Ｅの各ブロックからなる受信側Ｒｘで構成さ
れ、これら送信側Ｔｘと受信側Ｒｘは、例えば、電波を
用いた無線の伝送路Ｌにより結ばれている。以下、図９
と図１０を用いてＯＦＤＭ信号の変復調処理について説
明する。送信側Ｔｘのレート変換部１に連続的に入力さ
れるデータＤinは、例えば４００シンボルからなるフレ
ーム毎に処理され、このフレーム期間内で同期シンボル
の４シンボル期間を除く３９６個の情報シンボル毎に、
１から４００番と、６２５から１０２４番までの計８０
０サンプル期間に、間欠状態のレート変換済データＤii
として出力される。また、レート変換部１は、フレーム
周期である４００シンボル毎に、送信側のフレーム制御
パルスＦＳＴを発生し、同期シンボル期間の開始を表わ
すフレームパルス信号として、他のブロックに供給す
る。符号化部２Ｔは、入力されたデータＤiiを符号化
し、Ｉ軸とＱ軸の２軸にマッピングしたデータＲｆとＩ
ｆを出力する。ＩＦＦＴ部３Ａは、これらデータＲｆと
Ｉｆを周波数成分と見なし、１０２４サンプルからなる
時間軸信号Ｒ(実数成分)とＩ(虚数成分)に変換する。ガ
ード付加部３Ｂは、１０２４サンプルからなる時間軸信
号ＲとＩの開始期間における波形の中で、例えば最初の
３２サンプルの波形を１０２４サンプル後に付加し、合
計１０５６サンプルの時間軸波形からなる情報シンボル
ＲｇとＩｇを出力する。FIG. 9 is a block diagram showing a basic configuration of a modulation / demodulation unit in an OFDM transmission apparatus according to the prior art, in which a processing unit A and an IFFT (Inverse Fast Fourier Transf
orm: an inverse Fourier transform) unit 3A, a guard addition unit 3B, a transmitting side Tx composed of blocks of a processing unit C, and a receiving side Rx composed of blocks of a processing unit D and a processing unit E. Tx and the receiving side Rx are connected by, for example, a wireless transmission path L using radio waves. Hereinafter, FIG.
The modulation / demodulation processing of the OFDM signal will be described with reference to FIG. Data Din that is continuously input to the rate conversion unit 1 of the transmitting side Tx is processed for each frame composed of, for example, 400 symbols, and for every 396 information symbols in this frame period excluding four synchronization symbol periods. ,
80 from 1 to 400 and 625 to 1024
During the 0 sample period, the rate-converted data Dii in the intermittent state
Is output as Further, the rate conversion unit 1 generates a frame control pulse FST on the transmission side every 400 symbols, which is a frame period, and supplies the frame control pulse FST to other blocks as a frame pulse signal indicating the start of a synchronization symbol period. The encoding unit 2T encodes the input data Dii and maps the data Rf and Im mapped to two axes of the I axis and the Q axis.
Output f. The IFFT unit 3A regards these data Rf and If as frequency components and converts them into a time axis signal R (real component) and I (imaginary component) consisting of 1024 samples. The guard adding unit 3B adds, for example, the waveform of the first 32 samples after 1024 samples in the waveforms in the start period of the time-axis signals R and I consisting of 1024 samples, and the information symbol consisting of the time-axis waveform of 1056 samples in total Rg and Ig are output.

【０００４】同期シンボル挿入部５は、これら情報シン
ボルＲｇ，Ｉｇに対して、それらの３９６サンプル毎
に、予めメモリ等に記憶された、４シンボルからなる同
期波形を挿入し、フレーム構成のデータＲsgとＩsgを作
成する。これらのデータＲsg，Ｉsgは直交変調処理部８
に供給され、ここでＤ／Ａ変換器８１と直交変調器８
２、ローカル発振器８３により、周波数Ｆｃのキャリア
によるＯＦＤＭ変調波信号ＲＦとして生成され、高周波
増幅されて伝送路Ｌに送出されことになる。なお、送信
側Ｔｘにおける処理に必要なクロックＣＫは、クロック
発振器１１から各ブロックに送信側クロックＣＫｄとし
て供給される。上記の様にして送信されたＯＦＤＭ変調
波信号ＲＦは、受信側Ｒｘの直交復調処理部９に入力さ
れ、ここで、直交復調器９１により、電圧制御発振器９
３から供給される周波数Ｆc'の局発信号と乗算され、ベ
ースバンド信号に直交復調された後に、Ａ／Ｄ変換器９
２によってディジタル化され、データＲ'sgとＩ'sgに変
換される。これらのデータＲ'sg，Ｉ'sgは、ＦＦＴ(Fas
t Fourier Transform：高速フーリエ変換)部３Ｃに供給
され、時間軸波形信号から周波数成分信号Ｒ'fとＩ'fに
変換される。そして、これら周波数成分信号Ｒ'f，Ｉ'f
は、復号化部２Ｒにて識別、復号化されて、データＤ'o
になり、レート逆変換部７にて連続した信号Ｄoutとし
て出力される。一方、上記データＲ'sgとＩ'sgは、同期
検出器４にも入力され、ここで、同期シンボル群が検出
され、これによりフレームパルスとなるパルスＦＳＴｒ
が取り出される。 このパルスＦＳＴｒは、受信側Ｒｘ
のフレーム制御パルスとなり、受信側Ｒｘの各ブロック
に供給される。また、この同期検出器４は、電圧制御ク
ロック発振器１０から発生されるクロックＣＫｒとデー
タＲ'sgとＩ'sgの同期成分を比較し、比較結果に応じた
制御電圧ＶＣを生成し、これにより電圧制御クロック発
振器１０を制御し、正しい周期のクロックＣＫｒが発生
され、受信側の各ブロックに供給される。A synchronizing symbol insertion unit 5 inserts a synchronizing waveform composed of four symbols, which is stored in a memory or the like in advance, into these information symbols Rg and Ig every 396 samples, and outputs frame-structured data Rsg. And create Isg. These data Rsg and Isg are output to the quadrature modulation processing unit 8.
Where the D / A converter 81 and the quadrature modulator 8
2. The local oscillator 83 generates the OFDM modulated wave signal RF by the carrier of the frequency Fc, amplifies it at a high frequency, and sends it out to the transmission line L. The clock CK required for processing on the transmission side Tx is supplied from the clock oscillator 11 to each block as a transmission side clock CKd. The OFDM modulated wave signal RF transmitted as described above is input to the quadrature demodulation processing unit 9 of the reception side Rx, where the quadrature demodulator 91 outputs the voltage controlled oscillator 9
After being multiplied by the local signal of the frequency Fc 'supplied from the base station 3 and orthogonally demodulated into the baseband signal, the A / D converter 9
2 and converted into data R'sg and I'sg. These data R'sg and I'sg are obtained by FFT (Fas
t Fourier Transform) is supplied to a fast Fourier transform) unit 3C, and is converted from a time-axis waveform signal into frequency component signals R'f and I'f. Then, these frequency component signals R'f, I'f
Are identified and decoded by the decoding unit 2R, and the data D'o
, And is output as a continuous signal Dout by the rate inverse converter 7. On the other hand, the data R'sg and I'sg are also input to the synchronization detector 4, where a synchronization symbol group is detected, and a pulse FSTr that becomes a frame pulse is thereby obtained.
Is taken out. This pulse FSTr is applied to the receiving side Rx
And is supplied to each block of the receiving side Rx. Further, the synchronization detector 4 compares the clock CKr generated from the voltage control clock oscillator 10 with the synchronization components of the data R'sg and I'sg, and generates a control voltage VC according to the comparison result. The voltage-controlled clock oscillator 10 is controlled, and a clock CKr having a correct cycle is generated and supplied to each block on the receiving side.

【０００５】次に、図９に示した各ブロックの詳細につ
いて説明する。まず、図１１は、レート変化部１の一例
で、ここに入力されたシリアルデータＤinは、シリアル
パラレル変換器１−１でパラレル信号となり、ＦＩＦＯ
メモリ１−３に書き込まれ、Ｄout端子からデータＤii
として読み出される。 また、クロックＣＫは、ＰＬＬ
＆ＶＣＯ１−４に入力され、ＰＬＬ＆ＶＣＯ１−４は、
Ｎ／Ｇ倍の周波数のＣＫｍを出力する。 また、クロッ
クＣＫは、ＦＳＴカウンタ１−５にも入力され、ここで
送信側処理のフレーム基準となるＦＳＴパルスを発生、
出力する。なお、このパルスＦＳＴは、ＦＩＦＯメモリ
１−３のＷＲＳＴ端子とＲＲＳＴ端子に入力され、リセ
ットの基準になる。ここで、ＦＩＦＯメモリ１−３のデ
ータ読み出しは、ＲＣＫ端子のクロックに同期してＲＥ
端子のレベルに応じて行われる。 ＲＥ端子へのパルス
はデコーダ１−６から出力される。次に、符号化部２Ｔ
の一例を図１２に示す。 レート変化部１から出力され
たデータＤiiは、マッピングＲＯＭ２−１，２−２に入
力され、ここで、Ｉ，Ｑ軸の所定点に変換される。 こ
の時、不要キャリアに相当する期間の信号はＳＥＬ(選
択器)２−３，２−４にて０に置換され、データＲｆと
Ｉｆが作成される。このため、ＳＥＬ２−３，２−４
は、クロックＣＫとパルスＦＳＴにより発生のタイミン
グが定められたコントローラ２−５のパルスＰselで制
御される。Next, details of each block shown in FIG. 9 will be described. First, FIG. 11 shows an example of the rate changing unit 1. The serial data Din input here is converted into a parallel signal by the serial / parallel converter 1-1, and the serial data Din is input to the FIFO.
The data is written to the memory 1-3, and the data Dii is input from the Dout terminal.
Is read as The clock CK is a PLL
& VCO1-4, and PLL & VCO1-4
CKm having a frequency of N / G times is output. The clock CK is also input to the FST counter 1-5, which generates an FST pulse which is used as a frame reference for processing on the transmission side.
Output. This pulse FST is input to the WRST terminal and the RRST terminal of the FIFO memory 1-3, and serves as a reference for resetting. Here, data reading from the FIFO memory 1-3 is performed in synchronization with the clock of the RCK terminal.
This is performed according to the terminal level. The pulse to the RE terminal is output from the decoder 1-6. Next, the encoding unit 2T
Is shown in FIG. Data Dii output from the rate changing unit 1 is input to mapping ROMs 2-1 and 2-2, where it is converted to predetermined points on the I and Q axes. At this time, the signal in the period corresponding to the unnecessary carrier is replaced with 0 by SELs (selectors) 2-3 and 2-4, and data Rf and If are created. Therefore, SEL2-3, 2-4
Is controlled by the pulse Psel of the controller 2-5 whose generation timing is determined by the clock CK and the pulse FST.

【０００６】次に、ＩＦＦＴ部３Ａの一例を図１３に示
す。 これはクロックＣＫとパルスＦＳＴとでタイミン
グを決められたコントローラ３Ａ−２によりガード期間
を含めたシンボル周期の信号を基準にして、入力信号Ｒ
ｆ，Ｉｆを、時間軸信号Ｒ，Ｉに変換するものである。
具体的には、このＩＦＦＴ変換部３Ａとしては、例え
ばプレッシー社のＰＤＳＰ１６５１０等のＩＣを用いれ
ば実現できる。次に、ガード付加部３Ｂの一例を図１４
に示す。 ここに入力された時間軸信号Ｒ，Ｉは、１０
２４サンプルの遅延時間を持つ遅延器３Ｂ−１，３Ｂ−
２と、１０２５サンプル目から１０５６サンプル目のと
きだけ切り替わるＳＥＬ３Ｂ−３，３Ｂ−４に入力され
る。ここで、ＳＥＬ３Ｂ−３，３Ｂ−４は、クロックＣ
ＫとパルスＦＳＴによってタイミングが決められたコン
トローラ３Ｂ−５によって制御される。その結果、出力
されるべき全１０５６サンプルからなるシンボルは、１
０２５サンプル目から１０５６サンプル目に、１サンプ
ルから３２サンプル間の時間軸波形がガードとして付加
され、情報シンボルＲｇ，Ｉｇとなる。Next, an example of the IFFT unit 3A is shown in FIG. This is because the controller 3A-2 whose timing is determined by the clock CK and the pulse FST sets the input signal R based on the signal of the symbol period including the guard period.
f, If are converted into time axis signals R, I.
Specifically, the IFFT conversion unit 3A can be realized by using, for example, an IC such as PDSP16510 manufactured by Pressy. Next, an example of the guard adding unit 3B is shown in FIG.
Shown in The time axis signals R and I input here are 10
Delay devices 3B-1, 3B- having a delay time of 24 samples
2 and SEL3B-3 and SEL3B-4 which are switched only at the 1025th to 1056th samples. Here, SEL3B-3 and SEL3B-4 are clock C
It is controlled by a controller 3B-5 whose timing is determined by K and the pulse FST. As a result, the symbol consisting of all 1056 samples to be output is 1
From 025th sample to 1056th sample, a time-axis waveform between 1 sample and 32 samples is added as a guard to become information symbols Rg and Ig.

【０００７】次に、同期シンボル挿入部５の一例を図１
５に示す。 まず、ＲＯＭ５−１，５−２は、クロック
ＣＫとパルスＦＳＴでタイミングが決められたコントロ
ーラ５−５によって制御され、これにより、パルスＦＳ
Ｔに応じたタイミングで同期シンボル信号を発生する。
同様にＳＥＬ５−３，５−４は、クロックＣＫとパルス
ＦＳＴでタイミングが決められたコントローラ５−６に
よって制御され、ガード付の時間情報シンボル信号Ｒ
ｇ，Ｉｇの、現段階では無信号期間である１シンボルか
ら４シンボルまでの期間だけを、ＲＯＭ５−１，５−２
から読み出した同期シンボル信号に切り替えて出力す
る。ここで詳しい説明は省略するが、この同期シンボル
信号は、ＮＵＬＬと呼ばれる部分とＳＷＥＥＰと呼ばれ
る部分が挿入されている。そして、ＮＵＬＬとは無信号
部分のことであり、これを挿入した目的は、同期シンボ
ル群の存在を大まかに見つけるためであり、このＮＵＬ
Ｌシンボル期間は信号を一切出力しないようになってい
る。また、ＳＷＥＥＰとは１シンボル期間に伝送帯域の
下限周波数から上限周波数に変化する信号のことで、こ
のＳＷＥＥＰを挿入した目的は、シンボル切り替わり点
が正確に求められるようにすることである。Next, an example of the synchronization symbol insertion unit 5 is shown in FIG.
It is shown in FIG. First, the ROMs 5-1 and 5-2 are controlled by the controller 5-5 whose timing is determined by the clock CK and the pulse FST.
A synchronization symbol signal is generated at a timing corresponding to T.
Similarly, the SELs 5-3 and 5-4 are controlled by the controller 5-6 whose timing is determined by the clock CK and the pulse FST, and the guarded time information symbol signal R
In the ROMs 5-1 and 5-2, only the periods from 1 symbol to 4 symbols, which are no signal periods at this stage, of g and Ig, are stored.
And outputs the synchronized symbol signal. Although the detailed description is omitted here, a part called NULL and a part called SWEEP are inserted in this synchronization symbol signal. NULL is a non-signal portion, and the purpose of inserting this is to roughly find the existence of a synchronization symbol group.
During the L symbol period, no signal is output. SWEEP is a signal that changes from the lower limit frequency of the transmission band to the upper limit frequency in one symbol period. The purpose of inserting the SWEEP is to enable a symbol switching point to be accurately obtained.

【０００８】次に、図９により、直交変調処理部８につ
いて説明を補足すると、Ｄ／Ａ変換器８１により実数部
の信号Ｒsgと虚数部の信号Ｉsgに対してＤ／Ａ変換を行
い、直交変調器８２では、まず実数部信号に対しては発
振器８３からの周波数ｆｃのキャリア信号のままで変調
し、虚数部信号に対しては、発振器８３の周波数ｆｃの
キャリア信号を９０°移相した信号で変調することによ
って直交変調を施し、これらの信号を合成してＯＦＤＭ
変調波信号を得る。次に、受信側の構成動作について説
明する。受信側では、伝送されたフレーム構成の信号
は、まず直交復調処理部９に入力される。ここでの処理
は、送信側とは逆に、直交復調器９１によって、電圧制
御発振器９３から出力される周波数Ｆc'のキャリア信号
により復調した出力を実数部信号として取り出し、キャ
リア信号を９０°移相して復調した出力を虚数部信号と
して取り出すものである。 そして、これら実数部と虚
数部の各復調アナログ信号を、Ａ／Ｄ変換器９２により
ディジタル信号に変換する。図１６はタイミング再生部
の一例で、図９の同期検出器４から制御電圧ＶＣを発生
する部分を除いたものに相当する。直交復調したディジ
タル信号である時間軸信号Ｒ'sg，Ｉ'sgは、ＮＵＬＬ終
了検出器４−１とＳＷＥＥＰ演算部４−２に入力され
る。ＮＵＬＬ終了検出器４−１は、フレーム構成のシン
ボル群から同期シンボル中で無信号状態にあるＮＵＬＬ
を検出し、同期シンボルの大まかな位置(タイミング)を
検出し、ＮＵＬＬ終了時点からタイマ回路によりＳＷＥ
ＥＰシンボル開始時点を推定して、ＳＷＥＥＰ期間指示
パルスＳＴを出力する。Next, a supplementary description of the quadrature modulation processing unit 8 will be given with reference to FIG. 9. D / A converter 81 performs D / A conversion on signal Rsg of the real part and signal Isg of the imaginary part, and performs quadrature conversion. The modulator 82 modulates the real part signal with the carrier signal of the frequency fc from the oscillator 83 as it is, and shifts the carrier signal of the frequency 83 of the oscillator 83 by 90 ° with respect to the imaginary part signal. Signals are subjected to quadrature modulation, and these signals are combined to form an OFDM signal.
Obtain a modulated wave signal. Next, the configuration operation on the receiving side will be described. On the receiving side, the transmitted frame-structured signal is first input to the quadrature demodulation processing unit 9. In this process, on the contrary to the transmitting side, the quadrature demodulator 91 extracts an output demodulated by the carrier signal of the frequency Fc ′ output from the voltage controlled oscillator 93 as a real part signal, and shifts the carrier signal by 90 °. The demodulated output is extracted as an imaginary part signal. Then, the demodulated analog signals of the real part and the imaginary part are converted into digital signals by the A / D converter 92. FIG. 16 shows an example of the timing reproducing section, which corresponds to the one in which a portion for generating the control voltage VC from the synchronization detector 4 in FIG. 9 is removed. The time axis signals R'sg and I'sg, which are digital signals subjected to quadrature demodulation, are input to the NULL end detector 4-1 and the SWEEP operation unit 4-2. The NULL end detector 4-1 outputs a NULL signal which is in a no-signal state in a synchronization symbol from a frame group of symbols.
, And the approximate position (timing) of the synchronization symbol is detected.
The start point of the EP symbol is estimated, and a SWEEP period instruction pulse ST is output.

【０００９】ＳＷＥＥＰ演算部４−２は、ＳＷＥＥＰ期
間指示パルスＳＴを参照しＮＵＬＬシンボルの後に存在
するＳＷＥＥＰシンボルを検出し、各シンボルの正確な
切り替わりタイミングを捜索する。具体的には、予めＳ
ＷＥＥＰシンボルのパターンが格納してあるメモリ４−
３を用い、入力されたＯＦＤＭ信号とこのメモリ４−３
から読み出したパターンを例えば相関演算し、両者の信
号パターンが一致した時点で、一致パルスＨを出力する
ように構成してあり、発生した一致パルスＨは、フレー
ムカウンタ４−４のリセット端子Ｒｅに入力される。こ
のフレームカウンタ４−４は、リセット端子Ｒｅに一致
パルスＨが入力されリセットされた後、クロックＣＫの
カウントを開始し、該カウント数がフレーム周期に相当
する値(例えば、１０５６×４００)に到達する毎に、パ
ルスＦＳＴｒを出力するとともに、カウント値を０に戻
してから再びクロックＣＫのカウントを開始する。従っ
て、以後は、一定カウント毎に、即ちフレーム開始点毎
にパルスＦＳＴｒが出力されることになり、受信側では
このパルスＦＳＴｒを高速フーリエ変換、復号、逆レー
ト変換の開始タイミングとする。そして、ＦＦＴ部３Ｃ
は、このパルスＦＳＴｒに基づいてシンボルを区切り、
前述のようにフーリエ変換を行うことでＯＦＤＭ復調を
行い、データＲ'fとＩ'fを出力する。次に、復号化部２
Ｒは、例えばＲＯＭテーブル手法にて、データＲ'fと
Ｉ'fを識別し、データＤ'oを算出するもので、図１８に
示す様に、ＲＯＭ２Ｒ−１を備え、データＲ'fとＩ'fに
よりＲＯＭ２Ｒ−１を検索し、データＤ'oを算出する。
そしてこの時、差分検出器２Ｒ−２、積和回路２Ｒ−
３、それにコントローラ２Ｒ−４を用い、クロックＣＫ
ｒとパルスＦＳＴｒによって動作タイミングをとり、直
交復調処理部９の電圧制御発振器９３を制御するための
制御電圧ＶＣ２を生成するように構成されている。The SWEEP operation section 4-2 refers to the SWEEP period instruction pulse ST, detects a SWEEP symbol existing after the NULL symbol, and searches for an accurate switching timing of each symbol. Specifically, S
Memory 4- in which the pattern of the WEEP symbol is stored
3 and the input OFDM signal and this memory 4-3.
For example, a correlation operation is performed on the pattern read out from the memory, and a coincidence pulse H is output when the two signal patterns coincide with each other. The generated coincidence pulse H is output to the reset terminal Re of the frame counter 4-4. Is entered. After the coincidence pulse H is input to the reset terminal Re and reset, the frame counter 4-4 starts counting the clock CK and the count reaches a value (for example, 1056 × 400) corresponding to the frame period. Each time it does, it outputs a pulse FSTr, resets the count value to 0, and starts counting clocks CK again. Therefore, thereafter, the pulse FSTr is output at every fixed count, that is, at each frame start point, and the receiving side sets this pulse FSTr as the start timing of fast Fourier transform, decoding, and inverse rate conversion. And the FFT unit 3C
Separates symbols based on this pulse FSTr,
By performing the Fourier transform as described above, OFDM demodulation is performed, and data R'f and I'f are output. Next, the decoding unit 2
R identifies the data R'f and I'f by, for example, a ROM table method, and calculates the data D'o. As shown in FIG. The ROM 2R-1 is searched by I'f to calculate data D'o.
At this time, the difference detector 2R-2 and the product-sum circuit 2R-
3, and using the controller 2R-4, the clock CK
The operation timing is determined by r and the pulse FSTr, and a control voltage VC2 for controlling the voltage controlled oscillator 93 of the quadrature demodulation processing unit 9 is generated.

【００１０】図１９はレート逆変換部７の一例で、レー
ト変換部１を反転した構成である。即ち、ＦＩＦＯメモ
リ７−２とパラレルシリアル変換器７−１、デコーダ７
−３、ＰＬＬ＆ＶＣＯ７−４、それにＦＳＴカウンタ７
−５を備えている。 そして、クロックＣＫｒとパルス
ＦＳＴｒにより動作タイミングをとり、データＤ'oをＦ
ＩＦＯメモリ７−２に書き込み、その後、読み出して、
パラレルシリアル変換器７−１により、パラレル信号か
らシリアル信号に変換する。ところで、該ＯＦＤＭ変調
波信号ＲＦに必要な周波数帯域幅は、ベースバンドにお
ける時間情報信号Ｒsg，Ｉsgの帯域の２倍となる。 そ
して、ベースバンドの信号Ｒsg，Ｉsgの帯域は、ＩＦＦ
Ｔ部３Ａに入力されるデータに依存して決定される。そ
こで、このＩＦＦＴ部３Ａの動作について、図１７によ
り、更に詳しく説明すると、このＩＦＦＴ部３Ａは、周
期１／ＳのクロックＣＫに同期して順次入力されてくる
Ｎ個(Ｎ＝１０２４)の周波数成分を、ＩＦＦＴ変換によ
って、Ｎ個の周波数成分を持つ時間波形Ｒｆに変換す
る。 ここで、ＳはＩＦＦＴ部３Ａの読み出しクロック
の周波数であり、従って、該ＩＦＦＴ部３Ａの書き込み
クロックの周波数は、Ｓ×Ｎ／Ｇとなる。このとき、１
番目のデータｆ０は、直流成分であるキャリア０の振幅
レベルを決定し、２番目のデータｆ１は、周期１０２４
／Ｓのキャリア１の振幅レベルを決定する。 そして３
番目のデータｆ２は、周期５１２／Ｓのキャリア２の振
幅レベルを決定する。このように、入力されるＮ個目の
周波数成分は、周期１０２４／（Ｎ×Ｓ）のキャリアＮ
の振幅を決定することになり、従って、入力したデータ
成分の個数が最高周波数、すなわち帯域幅を決定するこ
とになる。なお、こうして個別に振幅が決定され、変換
作成された計Ｎ本のキャリアは、キャリア毎に独立して
出力されるのではなく、総加算されて一つの時間軸波形
Ｒとなる。 ただし、この時間軸波形Ｒは、総計で１０
２４サンプルのデータから構成され、各サンプルデータ
は周期１／ＳのクロックＣＫに同期して出力され、即
ち、入力クロックＣＫ周期の１０２４倍の周波数とな
る。また、このときのキャリア間隔は、ＩＦＦＴサンプ
ル数とＩＦＦＴクロックによって決まる。 即ち、以下
のようになる。 キャリア間隔＝(ＩＦＦＴサンプル数)／(ＦＦＴクロッ
ク周波数) 帯域幅は、以下のように、キャリア間隔とキャリア本数
によって決定される。 帯域幅＝(キャリア間隔)×(キャリア本数)FIG. 19 shows an example of the rate reverse conversion section 7 in which the rate conversion section 1 is inverted. That is, the FIFO memory 7-2, the parallel-serial converter 7-1, and the decoder 7
-3, PLL & VCO 7-4, and FST counter 7
-5. Then, the operation timing is set by the clock CKr and the pulse FSTr, and the data D'o is set to F
Write to the IFO memory 7-2, then read,
The parallel-serial converter 7-1 converts the parallel signal into a serial signal. Incidentally, the frequency bandwidth required for the OFDM modulated wave signal RF is twice the bandwidth of the time information signals Rsg and Isg in the baseband. The bands of the baseband signals Rsg and Isg are IFF
It is determined depending on the data input to the T unit 3A. The operation of the IFFT unit 3A will now be described in more detail with reference to FIG. 17. The IFFT unit 3A has N (N = 1024) frequencies sequentially input in synchronization with a clock CK having a period of 1 / S. The component is converted into a time waveform Rf having N frequency components by IFFT conversion. Here, S is the frequency of the read clock of the IFFT unit 3A, and therefore, the frequency of the write clock of the IFFT unit 3A is S × N / G. At this time, 1
The second data f0 determines the amplitude level of carrier 0 which is a DC component, and the second data f1 has a period of 1024
/ S carrier 1 amplitude level is determined. And 3
The second data f2 determines the amplitude level of carrier 2 with a period of 512 / S. In this manner, the Nth frequency component to be input is a carrier N having a period of 1024 / (N × S).
, And the number of input data components determines the highest frequency, that is, the bandwidth. The total of N carriers whose amplitudes are individually determined and converted and thus created are not output independently for each carrier but are added together to form one time-axis waveform R. However, this time axis waveform R is 10
Each sample data is output in synchronization with a clock CK having a cycle of 1 / S, that is, has a frequency of 1024 times the cycle of the input clock CK. The carrier interval at this time is determined by the number of IFFT samples and the IFFT clock. That is, it becomes as follows. Carrier interval = (number of IFFT samples) / (FFT clock frequency) The bandwidth is determined by the carrier interval and the number of carriers as follows. Bandwidth = (Carrier interval) x (Number of carriers)

【００１１】[0011]

【発明が解決しようとする課題】上述のように、ＩＦＦ
Ｔ処理は、それぞれ割り当てられたデータで変調された
各キャリアを全て加算して得られる時間軸波形の作成
を、実時間で演算するものである。つまり、基本的処理
は、割り当てデータで各キャリアを変調し、これら変調
済キャリアの全てを加算するものである。以下、例え
ば、キャリア６４本の場合で、変調済みキャリアをＲＯ
Ｍから発生する例により説明する。１シンボル期間分の
サンプルポイント数を１０２４とすると、１０２４サン
プルのデータ作成に１０ビット、１次変調のＤＱＰＳＫ
(Differential QuadraturePhase Shift Keying：４相差
動位相偏移変調)に割り当てるマッピングのＩ軸データ
を１ビットとすると、キャリア１本分の波形発生に、１
１ビットアドレスのＲＯＭが必要であり、全キャリア数
６４本分のビットとしては６４ビット、合計７４ビット
のアドレスを持つＲＯＭが必要である。 昨今の半導体
技術の進歩をしても、この様な大容量のＲＯＭは実現不
可能である。 従って、１個のＲＯＭでなく複数個のＲ
ＯＭを用いることとなる。つまり、キャリア６４本の場
合、６４個のＲＯＭと、これら６４の波形を加算する必
要がある。 ＲＯＭ出力を８ビットとすると、８×６４
(本)＝５１２(本)の入力信号を処理することになり、現
実性にやや欠ける。以上説明した様に、従来技術の構成
では、ＩＦＦＴ部において膨大な演算処理が必要とな
る。 現在、このようなＩＦＦＴ処理を行うＬＳＩを入
手することができる。 ただし、動作速度が２０ＭＨｚ
以上の高速になる場合には、演算処理時間の都合から、
このＬＳＩを複数個用い、並列運転する必要がある。し
かし、このＬＳＩは非常に高価な素子であり、さらに、
このＬＳＩを複数個使用するため、装置全体の価格は非
常に高価なものとなる。従って、マルチキャリア変調に
よる伝送性能の向上は評価されるものの、高価な装置価
格がネックとなり、この装置の普及の障害となってい
る。本発明は、これらの欠点を除去し、マルチキャリア
変調を簡易な方法、安価な方法にて実現することを目的
とする。As described above, the IFF
The T processing is for calculating in real time the creation of a time axis waveform obtained by adding all the carriers modulated by the respectively assigned data. That is, the basic processing modulates each carrier with the allocation data and adds all of the modulated carriers. Hereinafter, for example, in the case of 64 carriers, the modulated carrier is referred to as RO
This will be described with an example generated from M. Assuming that the number of sample points for one symbol period is 1024, 10-bit primary modulation DQPSK is required to generate 1024 samples of data.
(Differential QuadraturePhase Shift Keying), if the I-axis data of the mapping to be assigned is 1 bit, the waveform for one carrier is generated by 1 bit.
A ROM having a 1-bit address is required, and a ROM having an address of a total of 74 bits is required as 64 bits for the total number of carriers of 64 bits. Even with recent advances in semiconductor technology, such large-capacity ROMs cannot be realized. Therefore, instead of one ROM, a plurality of R
OM will be used. That is, in the case of 64 carriers, it is necessary to add 64 ROMs and these 64 waveforms. If the ROM output is 8 bits, 8 × 64
This means that (books) = 512 (books) input signals are processed, and the reality is somewhat lacking. As described above, in the configuration of the related art, an enormous amount of arithmetic processing is required in the IFFT unit. At present, an LSI that performs such an IFFT process can be obtained. However, the operating speed is 20MHz
In the case of the above high speed, due to the calculation processing time,
It is necessary to use a plurality of these LSIs and operate them in parallel. However, this LSI is a very expensive device, and furthermore,
Since a plurality of these LSIs are used, the price of the entire apparatus becomes very expensive. Therefore, although the improvement in transmission performance by multi-carrier modulation is evaluated, the price of an expensive device is a bottleneck, and this is an obstacle to the spread of this device. An object of the present invention is to eliminate these disadvantages and realize multicarrier modulation by a simple and inexpensive method.

【００１２】[0012]

【課題を解決するための手段】本発明は、上記目的を達
成するため、データを複数の異なる周波数のキャリアに
割り当て伝送するマルチキャリア変調方式を用いた伝送
装置において、１シンボル内の全キャリアに割り当てら
れるデータをｎ組に分割し、当該分割した各組の対応デ
ータによりそれぞれ変調したキャリア時間軸波形の加算
結果を生成するｎ組の部分ＩＦＦＴ部を有し、少なくと
も上記部分ＩＦＦＴ部の１組は、１シンボル期間の内の
所定期間の時間軸波形のみ生成し、当該所定期間の時間
軸波形を繰り返して出力するものとし、上記ｎ組の部分
ＩＦＦＴ部からのｎ系統の時間軸波形出力を１系統に統
合して全キャリアにより定まる時間軸波形を生成するよ
うにしたものである。また、上記ｎ組の部分ＩＦＦＴ部
を、それぞれ対応するキャリア時間軸波形の加算結果を
予め記憶するメモリテーブル構成としたものである。さ
らに、上記の時間軸波形発生に際し、１シンボル期間の
終端部分に対応する所定期間の時間軸波形を出力後、正
味の１シンボル期間の時間軸波形を出力するガードイン
ターバル付加制御、または１シンボル期間の終端部分に
対応する所定期間の時間軸波形を出力し、正味の１シン
ボル期間の時間軸波形を出力した後、１シンボル期間の
開始部分に対応する所定期間の時間軸波形を出力するガ
ードインターバル付加制御を行うようにしたものであ
る。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a transmission apparatus using a multi-carrier modulation scheme for allocating and transmitting data to a plurality of carriers of different frequencies. The apparatus has n sets of partial IFFT sections for dividing data to be allocated into n sets and generating an addition result of a carrier time axis waveform modulated by the corresponding data of each set, and at least one set of the partial IFFT sections Generates only the time-axis waveform for a predetermined period within one symbol period, and repeatedly outputs the time-axis waveform for the predetermined period, and outputs the n-system time-axis waveform output from the n sets of partial IFFT units. It is integrated into one system to generate a time axis waveform determined by all carriers. Further, the n sets of partial IFFT sections have a memory table configuration in which the addition results of the corresponding carrier time axis waveforms are stored in advance. Further, when generating the above time axis waveform, a guard interval addition control for outputting a net time axis waveform of one symbol period after outputting a time axis waveform of a predetermined period corresponding to the end portion of one symbol period, or one symbol period A guard interval that outputs a time-axis waveform for a predetermined period corresponding to the end portion of the symbol, outputs a net time-axis waveform for one symbol period, and then outputs a time-axis waveform for a predetermined period corresponding to the start portion of one symbol period The additional control is performed.

【００１３】即ち、本発明は、全ての時間軸波形加算処
理を外部で行わず、一部加算を予め行った時間軸波形を
テーブル化することで、後段の統合処理部の構成規模を
簡略化することができる。また、本発明は、発生する時
間軸波形に繰り返し特性のあるキャリアについては、所
定期間の時間軸波形を繰り返し出力しているため、波形
記憶のテーブルの容量を低減することができる。つま
り、図２に示すように、キャリア２，４，６，…等、偶
数番目のキャリア波形は、１シンボル期間の前半期間で
ある０／４から２／４と、後半期間である２／４から４
／４とで、同一の波形形状となる。そのため、この特性
を利用し、発生する時間軸波形を前半期間の分だけと
し、後半期間部分は前半期間部分の時間軸波形を繰り返
し用いることができる。また、さらに４番目、８番目、
１６番目、２４番目、３２番目、…のように、４と４の
偶数倍番目のキャリアの場合は、シンボル期間の０／４
から１／４部分のみの時間軸波形を、１／４から２／
４、２／４から３／４、３／４から４／４の期間におい
ても繰り返し用いることができる。同様の繰り返しは、
８と８の偶数倍番目等にも当てはまり、この場合シンボ
ル期間の０／８から１／８の時間軸波形を、以後７回繰
り返して用いる。本発明では、前述のようにキャリアを
グループ分けし、一部波形を繰り返して利用し、各キャ
リア時間軸波形を少ないＲＯＭ容量、すなわちＲＯＭ個
数で発生することができ、例えば、偶数キャリアの発生
データが半分で済むため、ＲＯＭ容量は少なくとも、３
／４に低減できる。以上の様に、ＲＯＭを各キャリア個
別に用意せず、予め変調したキャリア複数本を集めて、
それを加算した時間軸波形を記憶させることにより、Ｒ
ＯＭ容量のさらなる低減を図ることができる。 また複
数の割り当てデータを指定すれば、変調された各キャリ
アを加算した時間軸波形が出力されるため、キャリア総
数よりも出力系統数は減少し、後段のキャリア加算を行
う処理部が簡略化される。In other words, the present invention simplifies the configuration scale of the integrated processing unit in the subsequent stage by tabulating the time axis waveform partially added in advance without performing all the time axis waveform addition processing externally. can do. Further, according to the present invention, for a carrier having a repetitive characteristic in the generated time axis waveform, the time axis waveform for a predetermined period is repeatedly output, so that the capacity of the waveform storage table can be reduced. That is, as shown in FIG. 2, the even-numbered carrier waveforms such as carriers 2, 4, 6,... Are 0/4 to 2/4, which is the first half period of one symbol period, and 2/4, which is the second half period. From 4
With / 4, the same waveform shape is obtained. Therefore, by utilizing this characteristic, the generated time axis waveform is only for the first half period, and the second half period part can repeatedly use the time axis waveform of the first half period part. In addition, the fourth, eighth,
In the case of the 4th and 4th even multiples of the carrier, such as the 16th, 24th, 32nd, etc., 0/4 of the symbol period
From 1/4 to 2 /
4, 2/4 to 3/4 and 3/4 to 4/4 can be used repeatedly. A similar repetition
This also applies to 8 and even multiples of 8 and so on, and in this case, the time axis waveform from 0/8 to 1/8 of the symbol period is repeatedly used seven times thereafter. In the present invention, the carriers are divided into groups as described above, and partial waveforms are repeatedly used, so that each carrier time axis waveform can be generated with a small ROM capacity, that is, the number of ROMs. Halves the ROM capacity, so the ROM capacity is at least 3
/ 4. As described above, ROM is not prepared for each carrier individually, but a plurality of pre-modulated carriers are collected,
By storing the time axis waveform to which the sum is added, R
The OM capacity can be further reduced. If a plurality of assignment data is specified, a time axis waveform obtained by adding the modulated carriers is output, so the number of output systems is reduced from the total number of carriers, and the processing unit for performing carrier addition in the subsequent stage is simplified. You.

【００１４】[0014]

【発明の実施の形態】以下、本発明によるＯＦＤＭ伝送
装置について、図を用い詳細に説明する。図１は、本発
明の一実施例の全体構成を示すブロック図で、送信側Ｔ
ｘに、図９の従来技術におけるＩＦＦＴ部３Ａとガード
付加部３Ｂに代えて変調処理部３Ｒ，３Ｉを設けたもの
であり、その他の処理部Ａ、処理部Ｃ、及び受信側Ｒｘ
に、処理部Ｄと処理部Ｅを備えている点は、図９の従来
技術によるＯＦＤＭ伝送装置と同じであり、それらの構
成についても同じである。まず、処理部Ａからのデータ
Ｒf，ＩfのＩＦＦＴ処理とガード付加処理を行う変調処
理部３Ｒ，３Ｉの構成、動作について説明するが、同じ
構成、動作のためここでは、変調処理部３Ｒについて詳
細に説明する。変調処理部３Ｒは、後述のシリアルパラ
レル変換部３Ｒ−１、繰り返し無し用の部分ＩＦＦＴ部
３Ｒ−２、１／２繰り返し用部分ＩＦＦＴ部３Ｒ−３、
１／４繰り返し用部分ＩＦＦＴ部３Ｒ−４、統合部３Ｒ
−５、コントローラ３Ｒ−６から構成されている。処理
部Ａにおいてレート変換、符号化されたデータＲｆは、
変調処理部３Ｒのシリアルパラレル変換部３Ｒ−１に入
力され、パラレルデータに変換される。そして、これら
のパラレル変換された各キャリアへ割り当てられるデー
タは、奇数番目のキャリアに割り当てられるデータは繰
り返し無し用部分ＩＦＦＴ部３Ｒ−２へ、４及び４の偶
数倍番目を除く偶数番目のキャリアに割り当てられるデ
ータは１／２繰り返し用の部分ＩＦＦＴ部３Ｒ−３に、
４及び４の偶数倍番目のキャリアに割り当てられるデー
タは１／４繰り返し用の部分ＩＦＦＴ部３Ｒ−４に、そ
れぞれアドレス入力として入力される。DESCRIPTION OF THE PREFERRED EMBODIMENTS OFDM transmission equipment according to the present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram showing the overall configuration of an embodiment of the present invention, and the transmitting side T
x is provided with modulation processing sections 3R and 3I instead of the IFFT section 3A and the guard addition section 3B in the prior art shown in FIG. 9, and the other processing sections A, C, and the reception side Rx
In addition, the point that a processing unit D and a processing unit E are provided is the same as the OFDM transmission apparatus according to the prior art of FIG. 9, and the configuration thereof is also the same. First, the configuration and operation of the modulation processing units 3R and 3I that perform the IFFT processing and the guard addition processing of the data Rf and If from the processing unit A will be described. However, because of the same configuration and operation, the modulation processing unit 3R is described in detail here. Will be described. The modulation processing unit 3R includes a serial / parallel conversion unit 3R-1, which will be described later, a partial IFFT unit 3R-2 for no repetition, a partial IFFT unit 3R-3 for 1/2 repetition,
1/4 repetition partial IFFT unit 3R-4, integration unit 3R
-5, and a controller 3R-6. The data Rf that has been rate-converted and encoded in the processing unit A is
The data is input to the serial / parallel conversion unit 3R-1 of the modulation processing unit 3R and is converted into parallel data. The data assigned to each of the parallel-converted carriers is the data assigned to the odd-numbered carrier, and the data assigned to the odd-numbered carrier is sent to the non-repetition partial IFFT unit 3R-2 to the even-numbered carrier excluding the fourth and fourth even-number multiples. The allocated data is sent to the partial IFFT unit 3R-3 for 1/2 repetition,
The data allocated to the 4th and even multiples of the 4th carrier are input as address inputs to the partial IFFT unit 3R-4 for 1/4 repetition.

【００１５】これら部分ＩＦＦＴ部３Ｒ−２，３Ｒ−
３，３Ｒ−４には、コントローラ３Ｒ−６からデータ発
生期間の長さに応じた制御信号が入力される。そして、
これらの部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４
の各出力は、統合部３Ｒ−５に入力され、ここで、加算
統合された後、データＲｇとして出力される。シリアル
パラレル変換部３Ｒ−１は、前述のように、必要キャリ
アに割り当てられ入力される全てのデータ列Ｒｆを、ガ
ードインターバル期間＋シンボル期間の間ホールドし、
時分割してシーケンシャル状態のデータを並列に並べ直
して、それぞれの部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，
３Ｒ−４に、次に示す様な信号を出力する。即ち、繰り
返し無し用の部分ＩＦＦＴ部３Ｒ−２には、シンボル期
間の全てのアドレス値(０から１０２３)が１０ビット信
号として印加され、ここで、後述のようにして、図３の
（ａ）に示すような、シンボル期間全体に相当する１０
２４サンプル分の時間軸波形が生成される。１／２繰り
返し用の部分ＩＦＦＴ部３Ｒ−３には、シンボル期間の
前半部分のアドレス値(０から５１１)が９ビット信号と
して印加され、ここで、後述のようにして、図３の
（ｂ）に示すような、シンボル期間の前半部分に相当す
る５１２サンプル分の時間軸波形が生成される。１／４
繰り返し用の部分ＩＦＦＴ部３Ｒ−４には、シンボル期
間の１／４部分のアドレス値(０から２５５)が８ビット
信号として印加され、ここで、後述の様にして、図３の
（ｃ）に示す様な、シンボル期間の１／４部分に相当す
る２５６サンプル分の時間軸波形が生成される。These partial IFFT sections 3R-2, 3R-
A control signal corresponding to the length of the data generation period is input from the controller 3R-6 to 3, 3R-4. And
These partial IFFT sections 3R-2, 3R-3, 3R-4
Are input to the integration unit 3R-5, where they are added and integrated, and then output as data Rg. As described above, the serial-parallel conversion unit 3R-1 holds all the data strings Rf allocated and input to the necessary carriers for a guard interval period + a symbol period,
The data in the sequential state is rearranged in parallel by time division, and the partial IFFT units 3R-2, 3R-3,
The following signal is output to 3R-4. That is, all the address values (0 to 1023) in the symbol period are applied as a 10-bit signal to the partial IFFT unit 3R-2 for no repetition, and as described later, FIG. 10 corresponding to the entire symbol period as shown in FIG.
A time axis waveform for 24 samples is generated. The address value (0 to 511) of the first half of the symbol period is applied to the partial IFFT unit 3R-3 for 1/2 repetition as a 9-bit signal. Here, as described later, (b) of FIG. ), A time-base waveform corresponding to 512 samples corresponding to the first half of the symbol period is generated. 1/4
An address value (0 to 255) of a quarter of the symbol period is applied as an 8-bit signal to the partial IFFT unit 3R-4 for repetition. Here, as described later, FIG. The time axis waveform of 256 samples corresponding to a quarter of the symbol period is generated as shown in FIG.

【００１６】次に、本発明の部分ＩＦＦＴ部３Ｒ−２，
３Ｒ−３，３Ｒ−４として、メモリテーブル方式を採用
した構成を、図４、図５、図６に示し、説明する。 な
お、ここでは、キャリア本数を６４とした場合について
説明する。図４は、繰り返し無し用の部分ＩＦＦＴ部３
Ｒ−２として用いる場合のＲＯＭテーブル構成を示すも
のである。これは、アドレス１８ビットのＲＯＭを用
い、キャリア１，３，５，７，９，１１，１３，１５に
対応するそれぞれの時間軸波形を作成するものである。
つまり、データＲｆを例として説明すると、ＲＯＭアド
レス１８ビットには、各キャリアに割り当てられるデー
タＲｆの８ビットと、時系列データ１０２４サンプルの
１０ビットが割り当てられる。そして、このＲＯＭに
は、各アドレスに対応する１０２４サンプル分の変調済
時間軸波形２５６種類が記憶されており、ここに入力さ
れる上記データアドレス、サンプルアドレスに基づき、
対応する記憶された時間軸波形が読み出される。なお、
アドレス１８ビットのＲＯＭの代わりに、アドレス１７
ビットのＲＯＭを２個用いた構成としてもよい。 この
場合、１から５１２サンプルと、５１３から１０２４サ
ンプルでのＲＯＭの切り替えを行う。ここで、キャリア
１７，１９，２１，２３，２５，２７，２９，３１に対
応する時間軸波形作成用のＲＯＭ、キャリア３３，３
５，３７，３９，４１，４３，４５，４７に対応する時
間軸波形作成用のＲＯＭ、キャリア４９，５１，５３，
５５，５７，５９，６１，６３に対応する時間軸波形作
成用のＲＯＭを、同様の構成とすることによって、部分
ＩＦＦＴ部３Ｒ−２は、合計４個（アドレス１７ビット
のＲＯＭの場合、合計８個)のＲＯＭによって実現でき
る。Next, the partial IFFT unit 3R-2,
Configurations employing a memory table method as 3R-3 and 3R-4 will be described with reference to FIGS. 4, 5 and 6. FIG. Here, a case where the number of carriers is 64 will be described. FIG. 4 shows a partial IFFT unit 3 for no repetition.
9 shows a ROM table configuration when used as R-2. This is to create respective time axis waveforms corresponding to carriers 1, 3, 5, 7, 9, 11, 13, and 15 using an 18-bit address ROM.
In other words, taking data Rf as an example, eight bits of data Rf allocated to each carrier and 10 bits of 1024 samples of time-series data are allocated to 18 bits of the ROM address. The ROM stores 256 types of modulated time axis waveforms for 1024 samples corresponding to each address. Based on the data address and the sample address input here,
The corresponding stored time axis waveform is read. In addition,
Instead of an 18-bit ROM, address 17
A configuration using two bit ROMs may be employed. In this case, the ROM is switched between 1 to 512 samples and 513 to 1024 samples. Here, ROMs for creating time axis waveforms corresponding to carriers 17, 19, 21, 23, 25, 27, 29, 31 and carriers 33, 3
ROMs for creating time axis waveforms corresponding to 5, 37, 39, 41, 43, 45, 47, carriers 49, 51, 53,
By making the time axis waveform creation ROMs corresponding to 55, 57, 59, 61 and 63 have the same configuration, a total of four partial IFFT units 3R-2 (for a 17-bit address ROM, (8) ROMs.

【００１７】次に、図５に、１／２繰り返し用の部分Ｉ
ＦＦＴ部３Ｒ−３として用いる場合のＲＯＭテーブル構
成を示す。これは、アドレス１７ビットのＲＯＭを用い
てキャリア２，６，１０，１２，１４，１８，２０に対
応するそれぞれの時間軸波形を作成するものである。つ
まり、ＲＯＭアドレス１７ビットには、各キャリアに割
り当てられるデータＲｆの８ビットと、時系列データ１
０２４サンプルの半分の５１２サンプル分の９ビットが
割り当てられる。そして、このＲＯＭには、各アドレス
に対応する５１２サンプル分の変調済み時間軸波形２５
６種類が記憶されており、ここに入力される上記データ
アドレス、サンプルアドレスに基づき、対応する記憶さ
れた時間軸波形が読み出される。ここで、キャリア２
６，２８，３０，３４，３６，３８，４２，４４に対応
する時間軸波形作成用のＲＯＭ、キャリア４６，５０，
５２，５４，５８，６０，６２に対応する時間軸波形作
成用のＲＯＭを、同様の構成とすることによって、部分
ＩＦＦＴ部３Ｒ−３は、合計３個のＲＯＭにより実現で
きる。FIG. 5 shows a portion I for 1/2 repetition.
3 shows a ROM table configuration when used as the FFT unit 3R-3. In this method, respective time axis waveforms corresponding to carriers 2, 6, 10, 12, 14, 18, and 20 are created using a 17-bit ROM. That is, the ROM address 17 bits include the data Rf 8 bits allocated to each carrier and the time-series data 1
9 bits for 512 samples, which is half of 024 samples, are allocated. The ROM stores a modulated time-axis waveform 25 for 512 samples corresponding to each address.
Six types are stored, and the corresponding stored time axis waveform is read out based on the data address and the sample address input thereto. Here, carrier 2
ROMs for creating time axis waveforms corresponding to 6, 28, 30, 34, 36, 38, 42, 44, carriers 46, 50,
By making the time axis waveform creation ROMs corresponding to 52, 54, 58, 60 and 62 have the same configuration, the partial IFFT unit 3R-3 can be realized by a total of three ROMs.

【００１８】次に、図６に、１／４繰り返し用の部分Ｉ
ＦＦＴ部３Ｒ−４として用いる場合のＲＯＭテーブル構
成を示す。これは、アドレス１７ビットのＲＯＭを用い
てキャリア４，８，１６，２４，３２，４０，４８，５
６，６４に対応するそれぞれの時間軸波形を作成するも
のである。つまり、ＲＯＭアドレス１７ビットには、各
キャリアに割り当てられるデータＲｆの９ビットと、時
系列データ１０２４サンプルの１／４の２５６サンプル
分の８ビットが振り当てられる。そして、このＲＯＭに
は、上記各アドレスに対応する２５６サンプル分の変調
済時間軸波形５１２種類が記憶されており、ここに入力
されるデータアドレスとサンプルアドレスに基づき、対
応する記憶された時間軸波形が読み出される。以上のよ
うに、部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４と
しては、４個＋３個＋１個、合計８個(全てアドレス１
７ビットのＲＯＭの場合、合計１２個)のＲＯＭによっ
て、図１に示す８系統の時間軸波形を出力する部分ＩＦ
ＦＴ部を構成することができる。Next, FIG. 6 shows a portion I for 1/4 repetition.
5 shows a ROM table configuration when used as the FFT unit 3R-4. This is achieved by using carriers of 17, 8, 24, 32, 40, 48, 5
The time axis waveforms corresponding to 6, 64 are created. That is, 9 bits of the data Rf assigned to each carrier and 8 bits of 256 samples, which is １０ of 1024 samples of the time series data, are allocated to the 17 bits of the ROM address. The ROM stores 512 types of modulated time-axis waveforms for 256 samples corresponding to the respective addresses. Based on the data address and the sample address input thereto, the corresponding stored time-axis waveform is stored. The waveform is read. As described above, as the partial IFFT sections 3R-2, 3R-3, and 3R-4, 4 + 3 + 1 + 1, a total of 8 (all addresses 1
In the case of a 7-bit ROM, a total of 12 ROMs are used to output a partial IF for outputting eight time-axis waveforms shown in FIG.
An FT unit can be configured.

【００１９】次に、ガード付加処理について、有効シン
ボル波形期間(正味シンボル期間)の１／８に相当するガ
ードインターバル波形を、各正味シンボルの前後に設け
る例を用いて説明する。まず、図７に、コントローラ３
Ｒ−６から出力される、サンプルアドレス値を示す。図
７に示すように、発生するアドレスは、正味シンボル期
間の０から１０２３ではなく、まず、正味シンボルの後
部(１／８)の８９５から１０２３までを発生し、そこで
０に戻り、そこから１０２３まで発生し、そして０に戻
り、そこから正味シンボルの前部(１／８)の１２７まで
を発生する。つまり、付加されるガードインターバル波
形は、正味シンボルの前部(１／８)の波形を正味シンボ
ルの最後部に、そして正味シンボルの後部(１／８)の波
形を正味シンボルの最前部につなげた波形である。その
ため、コントローラ３Ｒ−６は、正味シンボルの後部
(１／８)のアドレス８５９から１０２３を、正味シンボ
ルのアドレス発生開始前に出力する。また、正味シンボ
ルの前部(１／８)のアドレス０から１２７を、正味シン
ボルのアドレス発生終了後に出力する。Next, the guard addition processing will be described using an example in which a guard interval waveform corresponding to 1/8 of the effective symbol waveform period (net symbol period) is provided before and after each net symbol. First, FIG.
Indicates the sample address value output from R-6. As shown in FIG. 7, the addresses to be generated are not from 0 to 1023 in the net symbol period, but first from 895 to 1023 in the rear (1/8) of the net symbol, where they return to 0 and 1023 from there. And returns to 0, from which it generates up to 127 of the front (1/8) of the net symbol. In other words, the guard interval waveform to be added is such that the waveform at the front (1/8) of the net symbol is connected to the end of the net symbol, and the waveform at the rear (1/8) of the net symbol is connected to the front of the net symbol. Waveform. Therefore, the controller 3R-6 is located at the back of the net symbol.
The (1/8) addresses 859 to 1023 are output before the start of the net symbol address generation. Further, addresses 0 to 127 at the front (1/8) of the net symbol are output after the end of the net symbol address generation.

【００２０】そして、これらのアドレスが入力される部
分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４では、それ
ぞれ、まず、正味シンボルの後部(１／８)のアドレスに
対応する記憶された時間軸波形が読み出され、次に正味
シンボル期間に対応する記憶された時間軸波形が読み出
され、最後に正味シンボルの後部(１／８)のアドレスに
対応する記憶された時間軸波形が読み出される。これに
より、部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４に
おいて、ガードインターバル波形を伴った８系統の時間
軸シンボル波形が作成できる。そして、これら８系統の
時間軸波形は、統合部３Ｒ−５で加算処理され、加算統
合された後、データＲｇとして出力される。以上、変調
処理部３Ｒによって、ガードインターバル波形を伴った
時間軸信号Ｒｇの生成について説明をしたが、ガードイ
ンターバル波形を伴った時間軸信号Ｉｇも、同様の構成
の変調処理部３Ｉにより、生成することができる。な
お、上記の説明では、各キャリアに割り当てられるデー
タは、ＤＱＰＳＫで変調された１ビットデータとした
が、Ｄ８ＰＳＫ(Differential ８ Phase ShiftKeying：
８相差動位相偏移変調)等の場合は、２ビットを割り当
てれば良い。また、通常、発生する時間軸波形は、ラン
ダム波形となるため、各キャリアは最終的には２〜３ビ
ットの精度を持てば十分であり、複数本のキャリアを加
算した時間軸波形は、８ビット程度で十分な精度で記憶
できる。なお、キャリア本数を６４本とした例で説明し
たが、この本数に限定されるものではなく、またサンプ
ル数として１０２４サンプルの例を示したが、キャリア
本数が少なければ、５１２サンプルもしくは２５６サン
プルであっても良い。In the partial IFFT sections 3R-2, 3R-3, and 3R-4 to which these addresses are input, first, the stored time corresponding to the address of the rear (1/8) of the net symbol is stored. The axis waveform is read, then the stored time axis waveform corresponding to the net symbol period is read, and finally, the stored time axis waveform corresponding to the rear (1/8) address of the net symbol is read. It is. As a result, in the partial IFFT sections 3R-2, 3R-3, and 3R-4, eight time-base symbol waveforms with guard interval waveforms can be created. Then, the time axis waveforms of these eight systems are subjected to addition processing in the integration unit 3R-5, added and integrated, and output as data Rg. The generation of the time axis signal Rg with the guard interval waveform by the modulation processing unit 3R has been described above, but the time axis signal Ig with the guard interval waveform is also generated by the modulation processing unit 3I having the same configuration. be able to. In the above description, the data allocated to each carrier is 1-bit data modulated by DQPSK. However, D8PSK (Differential 8 Phase ShiftKeying:
In the case of eight-phase differential phase shift keying, etc., two bits may be allocated. In addition, since the generated time-axis waveform is usually a random waveform, it is sufficient that each carrier eventually has an accuracy of 2 to 3 bits, and the time-axis waveform obtained by adding a plurality of carriers is 8 bits. The data can be stored with sufficient accuracy in the order of bits. Although the description has been given of the example in which the number of carriers is 64, the number of carriers is not limited to this, and the example of 1024 samples is shown. However, if the number of carriers is small, 512 samples or 256 samples are used. There may be.

【００２１】[0021]

【発明の効果】以上説明したように本発明によれば、Ｉ
ＦＦＴ処理、ガード付加処理を簡易な構成で実現でき、
安価な伝送システムを構築することができる。As described above, according to the present invention, I
FFT processing and guard addition processing can be realized with a simple configuration.
An inexpensive transmission system can be constructed.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明による伝送装置の一実施例の構成を示す
ブロック図FIG. 1 is a block diagram showing a configuration of an embodiment of a transmission device according to the present invention.

【図２】本発明による伝送装置の原理を説明するための
波形図FIG. 2 is a waveform chart for explaining the principle of the transmission device according to the present invention.

【図３】本発明による伝送装置の原理を説明するための
キャリア時間軸波形図FIG. 3 is a carrier time axis waveform diagram for explaining the principle of the transmission device according to the present invention.

【図４】本発明の繰り返し無し用部分ＩＦＦＴ部のＲＯ
Ｍテーブル構成を示す模式図FIG. 4 shows the RO of the partial IFFT unit for non-repetition according to the present invention.
Schematic diagram showing the configuration of the M table

【図５】本発明の１／２繰り返し用部分ＩＦＦＴ部のＲ
ＯＭテーブル構成の模式図FIG. 5 shows R of a partial IFFT unit for half repetition according to the present invention.
Schematic diagram of OM table configuration

【図６】本発明の１／４繰り返し用部分ＩＦＦＴ部のＲ
ＯＭテーブル構成の模式図FIG. 6 shows R of the partial IFFT unit for quarter repetition according to the present invention.
Schematic diagram of OM table configuration

【図７】本発明におけるガード付加処理の動作を説明す
るための波形図FIG. 7 is a waveform chart for explaining the operation of guard addition processing according to the present invention.

【図８】直交周波数分割多重変調信号の一例を示す波形
図FIG. 8 is a waveform chart showing an example of an orthogonal frequency division multiplex modulation signal.

【図９】従来技術による伝送装置の一実施例の構成を示
すブロック図FIG. 9 is a block diagram showing a configuration of an embodiment of a transmission device according to the related art.

【図１０】直交周波数分割多重変調信号伝送装置の動作
を説明するタイムチャートFIG. 10 is a time chart for explaining the operation of the orthogonal frequency division multiplex modulation signal transmission apparatus.

【図１１】従来のレート変換部の構成を示すブロック図FIG. 11 is a block diagram showing a configuration of a conventional rate conversion unit.

【図１２】従来の符号化部の構成を示すブロック図FIG. 12 is a block diagram showing a configuration of a conventional encoding unit.

【図１３】従来のＩＦＦＴ部の構成を示すブロック図FIG. 13 is a block diagram showing a configuration of a conventional IFFT unit.

【図１４】従来のガード付加部の構成を示すブロック図FIG. 14 is a block diagram showing a configuration of a conventional guard adding unit.

【図１５】従来の同期シンボル挿入部の構成を示すブロ
ック図FIG. 15 is a block diagram showing a configuration of a conventional synchronization symbol insertion unit.

【図１６】従来のタイミング再生部の構成を示すブロッ
ク図FIG. 16 is a block diagram showing a configuration of a conventional timing reproducing unit.

【図１７】ＩＦＦＴ部の動作を説明するための波形図FIG. 17 is a waveform chart for explaining the operation of the IFFT unit.

【図１８】従来の復号化部の構成を示すブロック図FIG. 18 is a block diagram showing a configuration of a conventional decoding unit.

【図１９】従来のレート逆変換部の構成を示すブロック
図FIG. 19 is a block diagram showing a configuration of a conventional rate reverse conversion unit.

【符号の説明】[Explanation of symbols]

３Ｒ，３Ｉ：変調処理部、３Ｒ−１：シリアルパラレル
変換部、３Ｒ−２：繰り返し無し用部分ＩＦＦＴ部、３
Ｒ−３：１／２繰り返し用部分ＩＦＦＴ部、３Ｒ−４：
１／４繰り返し用部分ＩＦＦＴ部、３Ｒ−５：統合部、
３Ｒ−６：コントローラ、１：レート変換部、２Ｔ：符
号化部、２Ｒ：復号化部、３Ｃ：ＦＦＴ部、４：同期検
出器、５：同期シンボル挿入部、７：レート逆変換部、
８：直交変調処理部、９：直交復調処理部。3R, 3I: modulation processing section, 3R-1: serial / parallel conversion section, 3R-2: partial IFFT section for no repetition, 3
R-3: Partial IFFT section for 1/2 repetition, 3R-4:
1/4 repetition partial IFFT section, 3R-5: integration section,
3R-6: controller, 1: rate conversion unit, 2T: coding unit, 2R: decoding unit, 3C: FFT unit, 4: synchronization detector, 5: synchronization symbol insertion unit, 7: rate inverse conversion unit,
8: Quadrature modulation processing unit, 9: Quadrature demodulation processing unit.

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 データを複数の異なる周波数のキャリア
に割り当て伝送するマルチキャリア変調方式を用いた伝
送装置において、１シンボル内の全キャリアに割り当て
られるデータをｎ組に分割し、当該分割した各組の対応
データによりそれぞれ変調したキャリア時間軸波形の加
算結果を生成するｎ組の部分ＩＦＦＴ(Inverse Fast Fo
urier Transform：逆フーリエ変換)部を有し、少なくと
も上記部分ＩＦＦＴ部の１組は、１シンボル期間の内の
所定期間の時間軸波形のみ生成し、当該所定期間の時間
軸波形を繰り返して出力するものとし、上記ｎ組の部分
ＩＦＦＴ部からのｎ系統の時間軸波形出力を１系統に統
合して全キャリアにより定まる時間軸波形を生成するこ
とを特徴とするデータ伝送装置。1. In a transmission apparatus using a multicarrier modulation scheme for allocating and transmitting data to a plurality of carriers of different frequencies, data allocated to all carriers in one symbol is divided into n groups, and each of the divided groups is divided into n groups. N sets of partial IFFTs (Inverse Fast Fo
urier Transform), and at least one set of the partial IFFT units generates only a time-axis waveform of a predetermined period within one symbol period, and repeatedly outputs the time-axis waveform of the predetermined period. A data transmission device, wherein n time-axis waveform outputs from the n sets of partial IFFT units are integrated into one system to generate a time-axis waveform determined by all carriers. 【請求項２】 請求項１に記載のデータ伝送装置におい
て、上記ｎ組の部分ＩＦＦＴ部を、それぞれ対応するキ
ャリア時間軸波形の加算結果を予め記憶するメモリテー
ブル構成としたことを特徴とするデータ伝送装置。2. The data transmission apparatus according to claim 1, wherein said n sets of partial IFFT sections are configured in a memory table for storing in advance a result of adding a corresponding carrier time axis waveform. Transmission equipment. 【請求項３】 請求項１または２に記載のデータ伝送装
置において、上記の時間軸波形発生に際し、１シンボル
期間の終端部分に対応する所定期間の時間軸波形を出力
後、正味の１シンボル期間の時間軸波形を出力するガー
ドインターバル付加制御を行うことを特徴とするデータ
伝送装置。3. The data transmission apparatus according to claim 1, wherein, when generating the time-axis waveform, after outputting a time-axis waveform for a predetermined period corresponding to an end portion of one symbol period, a net for one symbol period. A data transmission device for performing guard interval addition control for outputting a time axis waveform of the data. 【請求項４】 請求項１または２に記載のデータ伝送装
置において、上記の時間軸波形発生に際し、１シンボル
期間の終端部分に対応する所定期間の時間軸波形を出力
し、正味の１シンボル期間の時間軸波形を出力した後、
１シンボル期間の開始部分に対応する所定期間の時間軸
波形を出力するガードインターバル付加制御を行うこと
を特徴とするデータ伝送装置。4. The data transmission apparatus according to claim 1, wherein a time axis waveform of a predetermined period corresponding to an end portion of one symbol period is output when said time axis waveform is generated, and a net of one symbol period is generated. After outputting the time axis waveform of
A data transmission apparatus for performing guard interval addition control for outputting a time axis waveform of a predetermined period corresponding to a start portion of one symbol period.