JP2001119252A - ゲート接地アンプおよびパターン情報読み取り装置およびその駆動方法 - Google Patents
ゲート接地アンプおよびパターン情報読み取り装置およびその駆動方法Info
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- JP2001119252A JP2001119252A JP29630799A JP29630799A JP2001119252A JP 2001119252 A JP2001119252 A JP 2001119252A JP 29630799 A JP29630799 A JP 29630799A JP 29630799 A JP29630799 A JP 29630799A JP 2001119252 A JP2001119252 A JP 2001119252A
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Abstract
(57)【要約】
【課題】 MOS−FETによる自己バイアス型ゲート
接地アンプにおいて、ダイナミックレンジの拡大とS/
Nアップを可能にすること。 【解決手段】 ドライブ用MOS−FET1、前記ドラ
イブ用MOS−FETのソース、ゲート、ドレインにそ
れぞれ接続したソース抵抗5、ゲート電圧保持用コンデ
ンサ4、タップ付きの負荷抵抗2および前記ドライブ用
MOS−FETのゲートと負荷抵抗のタップ間に接続し
たゲート電圧設定用スイッチ3からゲート接地アンプを
構成し、基準信号入力に対する前記ドライブ用MOS−
FET1のドレイン電圧をゲート電圧に対して閾値電圧
分下げることによりダイナミックレンジを拡大する。
接地アンプにおいて、ダイナミックレンジの拡大とS/
Nアップを可能にすること。 【解決手段】 ドライブ用MOS−FET1、前記ドラ
イブ用MOS−FETのソース、ゲート、ドレインにそ
れぞれ接続したソース抵抗5、ゲート電圧保持用コンデ
ンサ4、タップ付きの負荷抵抗2および前記ドライブ用
MOS−FETのゲートと負荷抵抗のタップ間に接続し
たゲート電圧設定用スイッチ3からゲート接地アンプを
構成し、基準信号入力に対する前記ドライブ用MOS−
FET1のドレイン電圧をゲート電圧に対して閾値電圧
分下げることによりダイナミックレンジを拡大する。
Description
【0001】
【発明の属する技術分野】本発明はMOS−FETによ
る低入力インピーダンスのアンプ、およびこのアンプを
内蔵したパターン情報読み取り装置に関する。
る低入力インピーダンスのアンプ、およびこのアンプを
内蔵したパターン情報読み取り装置に関する。
【0002】
【従来の技術】MOS−FETの高い入力インピーダン
スと良好なスイッチ特性を活かして、パターン情報を読
み取る装置が開発されている。一般に、これらの装置は
アレイ状に配列した検知素子と前記検知素子の信号を順
次読み取る走査部からなる情報読み取り部と、情報読み
取り部からの信号を増幅するためのアンプ部からなる。
当然、S/Nアップと周辺回路の簡略化のために情報読
み取り部とアンプ部を同一のICチップに内蔵すること
が必要である。そのためには両部分が同一のICプロセ
スで作成できなければならない。よって、これらのパタ
ーン情報読み取りに適したMOS−FETによる高速で
動作し、且つ簡便なアンプが求められている。
スと良好なスイッチ特性を活かして、パターン情報を読
み取る装置が開発されている。一般に、これらの装置は
アレイ状に配列した検知素子と前記検知素子の信号を順
次読み取る走査部からなる情報読み取り部と、情報読み
取り部からの信号を増幅するためのアンプ部からなる。
当然、S/Nアップと周辺回路の簡略化のために情報読
み取り部とアンプ部を同一のICチップに内蔵すること
が必要である。そのためには両部分が同一のICプロセ
スで作成できなければならない。よって、これらのパタ
ーン情報読み取りに適したMOS−FETによる高速で
動作し、且つ簡便なアンプが求められている。
【0003】パターン情報読み取り装置ではアレイ状に
配列した検知素子からの信号を順次、共通の信号ライン
に出力されるため共通信号ラインの容量は極めて大きく
なる。信号ラインの容量が大きい場合、この信号を高速
で増幅するためにはゲート接地型のMOSアンプが適当
である。
配列した検知素子からの信号を順次、共通の信号ライン
に出力されるため共通信号ラインの容量は極めて大きく
なる。信号ラインの容量が大きい場合、この信号を高速
で増幅するためにはゲート接地型のMOSアンプが適当
である。
【0004】図8に示すようなドライブ用MOS−FE
T1、負荷用MOS−FET42、ドライブ用MOS−
FET1のドレイン・ゲート間に接続したゲート電圧設
定スイッチ3、ゲート電圧保持用コンデンサ4およびソ
ース抵抗5からなる自己バイアス型のMOSゲート接地
アンプが特開平7−245533号に開示されている。
入力される信号は基準電流と信号電流からなる交番信号
であり、入力端子6に入力される。制御端子10に入力
される制御信号によって基準電流のタイミングでゲート
電圧設定スイッチ3をオンさせることにより、コンデン
サ4にゲート電圧を設定し、信号電流のタイミングでス
イッチ3をオフすることによりコンデンサ4に保持され
た電圧に基づく出力電圧を端子7に得ることができる。
T1、負荷用MOS−FET42、ドライブ用MOS−
FET1のドレイン・ゲート間に接続したゲート電圧設
定スイッチ3、ゲート電圧保持用コンデンサ4およびソ
ース抵抗5からなる自己バイアス型のMOSゲート接地
アンプが特開平7−245533号に開示されている。
入力される信号は基準電流と信号電流からなる交番信号
であり、入力端子6に入力される。制御端子10に入力
される制御信号によって基準電流のタイミングでゲート
電圧設定スイッチ3をオンさせることにより、コンデン
サ4にゲート電圧を設定し、信号電流のタイミングでス
イッチ3をオフすることによりコンデンサ4に保持され
た電圧に基づく出力電圧を端子7に得ることができる。
【0005】このアンプではドライブ用MOS−FET
1のドレイン・ゲート間をスイッチでオンさせるので、
基準電流に対する出力電圧が入出力特性における能動動
作範囲の中央に近い電圧にバイアスされるために、出力
電圧のダイナミックレンジが狭くなる欠点がある。昨
今、省エネルギーの関点からLSIの電源電圧が低くな
る傾向にあるので、低い電源電圧でも十分広いダイナミ
ックレンジが得られるアンプが求められている。
1のドレイン・ゲート間をスイッチでオンさせるので、
基準電流に対する出力電圧が入出力特性における能動動
作範囲の中央に近い電圧にバイアスされるために、出力
電圧のダイナミックレンジが狭くなる欠点がある。昨
今、省エネルギーの関点からLSIの電源電圧が低くな
る傾向にあるので、低い電源電圧でも十分広いダイナミ
ックレンジが得られるアンプが求められている。
【0006】
【発明が解決しようとする課題】MOS−FETからな
る自己バイアスゲート接地アンプの出力電圧のダイナミ
ックレンジが狭い。特に、低い電源電圧の場合に問題で
あり、ダイナミックレンジが狭い場合、出力電圧の振幅
が制限され、各種の情報読み取り装置において重要な特
性であるS/Nが低下する。
る自己バイアスゲート接地アンプの出力電圧のダイナミ
ックレンジが狭い。特に、低い電源電圧の場合に問題で
あり、ダイナミックレンジが狭い場合、出力電圧の振幅
が制限され、各種の情報読み取り装置において重要な特
性であるS/Nが低下する。
【0007】前記自己バイアス型ゲート接地アンプが基
準電流と検知信号に基づく信号電流を受け、読み取り信
号の周期でゲート電圧設定スイッチをオン、オフさせた
場合、そのスパイクノイズにより出力信号のS/Nが低
下する。
準電流と検知信号に基づく信号電流を受け、読み取り信
号の周期でゲート電圧設定スイッチをオン、オフさせた
場合、そのスパイクノイズにより出力信号のS/Nが低
下する。
【0008】
【課題を解決するための手段】実施の形態1における本
発明のゲート接地アンプは、ドライブ用MOS−FE
T、タップ付きの負荷抵抗、MOS−FETによるゲー
ト電圧設定スイッチ、ゲート電圧保持用コンデンサおよ
びソース抵抗からなり、前記ドライブ用MOS−FET
のソースにソース抵抗を、前記ドライブ用MOS−FE
Tのゲートにゲート電圧保持用コンデンサと前記ゲート
電圧設定用スイッチの一方の電極を、前記ドライブ用M
OS−FETのドレインには負荷抵抗を、負荷抵抗のタ
ップには前記ゲート電圧設定用スイッチの他方の電極を
それぞれ接続した回路構成である。
発明のゲート接地アンプは、ドライブ用MOS−FE
T、タップ付きの負荷抵抗、MOS−FETによるゲー
ト電圧設定スイッチ、ゲート電圧保持用コンデンサおよ
びソース抵抗からなり、前記ドライブ用MOS−FET
のソースにソース抵抗を、前記ドライブ用MOS−FE
Tのゲートにゲート電圧保持用コンデンサと前記ゲート
電圧設定用スイッチの一方の電極を、前記ドライブ用M
OS−FETのドレインには負荷抵抗を、負荷抵抗のタ
ップには前記ゲート電圧設定用スイッチの他方の電極を
それぞれ接続した回路構成である。
【0009】前記ドライブ用MOS−FETのソースに
基準電流と信号電流からなる交番信号を入力し、基準信
号の出力タイミングでゲート電圧設定用スイッチをオン
状態にすることによってゲート電圧を設定し、これをコ
ンデンサによって保持し、信号電流の入力タイミングで
前記スイッチをオフにしてドライブ用MOS−FETの
ドレインから増幅された出力電圧を得る。本実施の形態
によれば基準信号に対する前記ドレイン電圧つまり出力
電圧を前記ゲート電圧に比べて、最大でMOS−FET
の閾値電圧分だけ低い電圧に設定でき、ダイナミックレ
ンジを拡大できる。
基準電流と信号電流からなる交番信号を入力し、基準信
号の出力タイミングでゲート電圧設定用スイッチをオン
状態にすることによってゲート電圧を設定し、これをコ
ンデンサによって保持し、信号電流の入力タイミングで
前記スイッチをオフにしてドライブ用MOS−FETの
ドレインから増幅された出力電圧を得る。本実施の形態
によれば基準信号に対する前記ドレイン電圧つまり出力
電圧を前記ゲート電圧に比べて、最大でMOS−FET
の閾値電圧分だけ低い電圧に設定でき、ダイナミックレ
ンジを拡大できる。
【0010】実施の形態2における本発明のゲート接地
アンプは、ドライブ用MOS−FET、負荷抵抗、定電
圧回路、MOS−FETによるゲート電圧設定スイッ
チ、ゲート電圧保持用コンデンサおよびソース抵抗から
なり、前記ドライブ用MOS−FETのソースにソース
抵抗を、前記ドライブ用MOS−FETのゲートにゲー
ト電圧保持用コンデンサと前記ゲート電圧設定スイッチ
の一方の電極を、前記ドライブ用MOS−FETのドレ
インには正電源に向かって順に定電圧回路と負荷抵抗を
直列に接続し、定電圧回路と負荷抵抗の接続点にはゲー
ト電圧設定用スイッチの他方の電極をそれぞれ接続した
回路構成である。
アンプは、ドライブ用MOS−FET、負荷抵抗、定電
圧回路、MOS−FETによるゲート電圧設定スイッ
チ、ゲート電圧保持用コンデンサおよびソース抵抗から
なり、前記ドライブ用MOS−FETのソースにソース
抵抗を、前記ドライブ用MOS−FETのゲートにゲー
ト電圧保持用コンデンサと前記ゲート電圧設定スイッチ
の一方の電極を、前記ドライブ用MOS−FETのドレ
インには正電源に向かって順に定電圧回路と負荷抵抗を
直列に接続し、定電圧回路と負荷抵抗の接続点にはゲー
ト電圧設定用スイッチの他方の電極をそれぞれ接続した
回路構成である。
【0011】前記ドライブ用MOS−FETのソースに
基準電流と信号電流からなる交番電流を入力し、基準電
流の出力タイミングでゲート電圧設定用スイッチをオン
状態にすることによってゲート電圧を設定し、コンデン
サによって保持し、信号電流の入力タイミングで前記ス
イッチをオフにしてドライブ用MOS−FETのドレイ
ンから出力電圧を得る。本実施の形態においても実施の
形態1の場合と同様にダイナミックレンジが拡大でき
る。
基準電流と信号電流からなる交番電流を入力し、基準電
流の出力タイミングでゲート電圧設定用スイッチをオン
状態にすることによってゲート電圧を設定し、コンデン
サによって保持し、信号電流の入力タイミングで前記ス
イッチをオフにしてドライブ用MOS−FETのドレイ
ンから出力電圧を得る。本実施の形態においても実施の
形態1の場合と同様にダイナミックレンジが拡大でき
る。
【0012】実施の形態3におけるパターン情報読み取
り装置は、アレイ状に配列した検知素子群、前記検知素
子のそれぞれに接続した電圧電流変換用MOS−FET
とアクセス用MOS−FET、前記アクセス用MOS−
FETのソース電極を共通に接続してなる共通信号ライ
ン、走査回路からなる情報検知読み取り部と、参照用電
圧源、電圧電流変換用MOS−FETとアクセス用MO
S−FETからなり、参照用信号電流を共通信号ライン
に出力する参照用信号電流発生部と、共通信号ラインか
らの信号を受けて動作するゲート接地アンプ部を備えて
いる。本パターン読み取り装置は信号読み取り前に、参
照用電圧源に基づく信号電流をゲート接地アンプに入力
すると同時にゲート接地アンプのゲート電圧設定用スイ
ッチをオンさせることによりゲート電圧を設定した後、
検知素子からの信号電流を走査信号に従ってアクセス用
MOS−FETを介して共通信号ラインに導きゲート接
地アンプの出力端子に増幅されたパターン情報を得るこ
とができる。
り装置は、アレイ状に配列した検知素子群、前記検知素
子のそれぞれに接続した電圧電流変換用MOS−FET
とアクセス用MOS−FET、前記アクセス用MOS−
FETのソース電極を共通に接続してなる共通信号ライ
ン、走査回路からなる情報検知読み取り部と、参照用電
圧源、電圧電流変換用MOS−FETとアクセス用MO
S−FETからなり、参照用信号電流を共通信号ライン
に出力する参照用信号電流発生部と、共通信号ラインか
らの信号を受けて動作するゲート接地アンプ部を備えて
いる。本パターン読み取り装置は信号読み取り前に、参
照用電圧源に基づく信号電流をゲート接地アンプに入力
すると同時にゲート接地アンプのゲート電圧設定用スイ
ッチをオンさせることによりゲート電圧を設定した後、
検知素子からの信号電流を走査信号に従ってアクセス用
MOS−FETを介して共通信号ラインに導きゲート接
地アンプの出力端子に増幅されたパターン情報を得るこ
とができる。
【0013】
【発明の実施の形態】本発明はライン容量の大きな信号
ラインから信号を受けて高速で動作する自己バイアス型
のゲート接地アンプに関するものであり、特に出力電圧
のダイナミックレンジを拡大することを可能にするもの
である。低い電源電圧の場合にも高いS/Nで信号を出
力できる。また、本発明は検知素子のアレイ、走査回
路、前記ゲート接地アンプからなるパターン情報読み取
り装置およびその駆動方法に関する。
ラインから信号を受けて高速で動作する自己バイアス型
のゲート接地アンプに関するものであり、特に出力電圧
のダイナミックレンジを拡大することを可能にするもの
である。低い電源電圧の場合にも高いS/Nで信号を出
力できる。また、本発明は検知素子のアレイ、走査回
路、前記ゲート接地アンプからなるパターン情報読み取
り装置およびその駆動方法に関する。
【0014】以下、本発明の実施の形態について図面を
参照しながら説明する。本実施の形態ではドライブ用M
OS−FETとしてnチャンネル型を用いているが、電
源ライン、グランドラインの接続を交換すればpチャン
ネル型MOS−FETを用いることもできる。
参照しながら説明する。本実施の形態ではドライブ用M
OS−FETとしてnチャンネル型を用いているが、電
源ライン、グランドラインの接続を交換すればpチャン
ネル型MOS−FETを用いることもできる。
【0015】(実施の形態1)図1(a)は本発明の実
施の形態1におけるゲート接地アンプの等価回路であ
る。ドライブ用MOS−FET1、タップ付き負荷抵抗
2、MOS−FETによるゲート電圧設定スイッチ3、
ゲート電圧保持用コンデンサ4およびソース抵抗5から
なる。本実施の形態はドライブ用MOS−FET1のソ
ースにソース抵抗5を、ドライブ用MOS−FET1の
ゲートにゲート電圧保持用コンデンサ4とゲート電圧設
定用スイッチ3の一方の電極を、ドライブ用MOS−F
ET1のドレインにはタップ付き負荷抵抗2を、タップ
付き負荷抵抗2のタップにはゲート電圧設定用スイッチ
3の他方の電極をそれぞれ接続した回路構成である。タ
ップ付き負荷抵抗2としては拡散抵抗、薄膜抵抗または
MOS−FETのソース・ドレイン間抵抗を用いること
ができる。6は信号入力(Iin)端子、7は電圧出力
(Vout)端子、8は正電源ラインVdd、9はグラ
ンドラインVss、10はゲート電圧設定用スイッチ3
の制御端子である。本回路は基本的にはゲート電圧保持
用コンデンサ4によりゲートバイアス電圧が与えられた
ドライブ用MOS−FET1とソース抵抗5は定電流回
路を構成し、信号入力端子6に信号電流が入力されると
ドライブMOS−FET1のドレイン電流が減少し、そ
の結果、負荷抵抗における電圧降下が減少して電圧出力
端子7に現れる出力電圧が増大する。
施の形態1におけるゲート接地アンプの等価回路であ
る。ドライブ用MOS−FET1、タップ付き負荷抵抗
2、MOS−FETによるゲート電圧設定スイッチ3、
ゲート電圧保持用コンデンサ4およびソース抵抗5から
なる。本実施の形態はドライブ用MOS−FET1のソ
ースにソース抵抗5を、ドライブ用MOS−FET1の
ゲートにゲート電圧保持用コンデンサ4とゲート電圧設
定用スイッチ3の一方の電極を、ドライブ用MOS−F
ET1のドレインにはタップ付き負荷抵抗2を、タップ
付き負荷抵抗2のタップにはゲート電圧設定用スイッチ
3の他方の電極をそれぞれ接続した回路構成である。タ
ップ付き負荷抵抗2としては拡散抵抗、薄膜抵抗または
MOS−FETのソース・ドレイン間抵抗を用いること
ができる。6は信号入力(Iin)端子、7は電圧出力
(Vout)端子、8は正電源ラインVdd、9はグラ
ンドラインVss、10はゲート電圧設定用スイッチ3
の制御端子である。本回路は基本的にはゲート電圧保持
用コンデンサ4によりゲートバイアス電圧が与えられた
ドライブ用MOS−FET1とソース抵抗5は定電流回
路を構成し、信号入力端子6に信号電流が入力されると
ドライブMOS−FET1のドレイン電流が減少し、そ
の結果、負荷抵抗における電圧降下が減少して電圧出力
端子7に現れる出力電圧が増大する。
【0016】図1(b)は動作タイミング図である。制
御パルスCPが制御端子10に入力され、Iinは基準
電流Irefと信号電流Isigの交番信号であり信号
入力端子6に入力され、Voutは電圧出力端子7に現
れる出力信号である。基準電流Irefの入力タイミン
グでゲート電圧設定用スイッチ3をオンさせることによ
りタップ付き負荷抵抗2のタップとMOS−FET1の
ゲートおよびゲート電圧保持用コンデンサ4の端子を同
一の電圧にし、信号電流の入力タイミングでゲート電圧
設定スイッチ3をオフすることにより、ゲート電圧保持
用コンデンサ4に保持された電圧に基づく出力電圧を電
圧出力端子7に得ることができる。ここでは、ゲート電
圧設定スイッチ3はpチャンネル型MOS−FETであ
るから、”L”でオンする。
御パルスCPが制御端子10に入力され、Iinは基準
電流Irefと信号電流Isigの交番信号であり信号
入力端子6に入力され、Voutは電圧出力端子7に現
れる出力信号である。基準電流Irefの入力タイミン
グでゲート電圧設定用スイッチ3をオンさせることによ
りタップ付き負荷抵抗2のタップとMOS−FET1の
ゲートおよびゲート電圧保持用コンデンサ4の端子を同
一の電圧にし、信号電流の入力タイミングでゲート電圧
設定スイッチ3をオフすることにより、ゲート電圧保持
用コンデンサ4に保持された電圧に基づく出力電圧を電
圧出力端子7に得ることができる。ここでは、ゲート電
圧設定スイッチ3はpチャンネル型MOS−FETであ
るから、”L”でオンする。
【0017】本発明ではタップ付き負荷抵抗2のタップ
とMOS−FET1のゲートとを基準電流のタイミング
で短絡させるため、出力信号の基準信号レベルはMOS
−FETのゲート電圧よりも低く設定できる。そのため
に、MOS−FET1のドレイン・ゲート間を短絡させ
る場合(特開平7−245533号)に比べて、出力信
号のダイナミックレンジをMOS−FET1の閾値電圧
Vtだけ広くできる。つまり、リニアな増幅をさせるた
めには負荷抵抗のタップの位置はMOS−FET1が飽
和領域で動作する範囲に限定しなければならないので、
Vd>Vg−Vtになる範囲に設定する。
とMOS−FET1のゲートとを基準電流のタイミング
で短絡させるため、出力信号の基準信号レベルはMOS
−FETのゲート電圧よりも低く設定できる。そのため
に、MOS−FET1のドレイン・ゲート間を短絡させ
る場合(特開平7−245533号)に比べて、出力信
号のダイナミックレンジをMOS−FET1の閾値電圧
Vtだけ広くできる。つまり、リニアな増幅をさせるた
めには負荷抵抗のタップの位置はMOS−FET1が飽
和領域で動作する範囲に限定しなければならないので、
Vd>Vg−Vtになる範囲に設定する。
【0018】図2はタップ付き負荷抵抗2を15kΩと
し、そのタップ位置を正電源側から11kΩの位置に設
け、ゲート電圧が1.6Vに設定された場合の入力電流
に対する出力電圧の関係を示す。試作したデバイスの場
合、基準電流0.43mAとしてゲート電圧設定スイッ
チ3を短絡させることによりゲート電圧を1.6Vに設
定できた。P点(1.6V)は負荷抵抗のタップの電圧
Vtapとゲート電圧Vgが一致する点を示す。基準電
流におけるMOS−FET1のドレイン電圧つまり出力
電圧Voutは実験の結果、P点より約0.6V低い電
圧、つまり約1V(Q点)になった。その結果、出力電
圧の最大値を3.0Vとすると、出力電圧のダイナミッ
クレンジは2.0Vになる。一方、従来例のようにMO
S−FET1のドレイン・ゲート間を短絡させてゲート
電圧を設定した場合、のダイナミックレンジは1.4V
である。よって、本実施の形態によりダイナミックレン
ジが43%増大した。電源電圧を低くした場合、出力電
圧の上限が抑えられるために本発明の効果は更に大きく
なる。
し、そのタップ位置を正電源側から11kΩの位置に設
け、ゲート電圧が1.6Vに設定された場合の入力電流
に対する出力電圧の関係を示す。試作したデバイスの場
合、基準電流0.43mAとしてゲート電圧設定スイッ
チ3を短絡させることによりゲート電圧を1.6Vに設
定できた。P点(1.6V)は負荷抵抗のタップの電圧
Vtapとゲート電圧Vgが一致する点を示す。基準電
流におけるMOS−FET1のドレイン電圧つまり出力
電圧Voutは実験の結果、P点より約0.6V低い電
圧、つまり約1V(Q点)になった。その結果、出力電
圧の最大値を3.0Vとすると、出力電圧のダイナミッ
クレンジは2.0Vになる。一方、従来例のようにMO
S−FET1のドレイン・ゲート間を短絡させてゲート
電圧を設定した場合、のダイナミックレンジは1.4V
である。よって、本実施の形態によりダイナミックレン
ジが43%増大した。電源電圧を低くした場合、出力電
圧の上限が抑えられるために本発明の効果は更に大きく
なる。
【0019】図3は試作デバイスにおいて、基準電流値
に対して設定されるゲート電圧Vg(プロットa)およ
びMOS−FET1のドレイン電圧Vd(プロットb)
つまり出力信号の基準値をプロットしたものである。基
準電流の増大と共に、両プロット共、それぞれの電圧は
増大し、出力電圧のダイナミックレンジが狭くなると同
時に、両プロットの間隔が狭くなっている。なお、点線
はドレイン電圧の上限である。
に対して設定されるゲート電圧Vg(プロットa)およ
びMOS−FET1のドレイン電圧Vd(プロットb)
つまり出力信号の基準値をプロットしたものである。基
準電流の増大と共に、両プロット共、それぞれの電圧は
増大し、出力電圧のダイナミックレンジが狭くなると同
時に、両プロットの間隔が狭くなっている。なお、点線
はドレイン電圧の上限である。
【0020】例えば、従来例のようにゲート電圧設定用
スイッチ3でゲート・ドレイン間を短絡した場合のダイ
ナミックレンジは設定ゲート電圧が1.4V、1.6
V、1.8Vの場合について、それぞれ1.6V、1.
4V、1.2Vになる。本実施の形態のようにゲート電
圧設定用スイッチ3でゲートと負荷抵抗のタップを短絡
した場合のダイナミックレンジは設定ゲート電圧が1.
4V、1.6V、1.8Vの場合について、それぞれ
2.3V、2.0V、1.7Vになり、いずれの設定ゲ
ート電圧の場合でも従来例の場合に比べて約43%ダイ
ナミックレンジが拡大された。
スイッチ3でゲート・ドレイン間を短絡した場合のダイ
ナミックレンジは設定ゲート電圧が1.4V、1.6
V、1.8Vの場合について、それぞれ1.6V、1.
4V、1.2Vになる。本実施の形態のようにゲート電
圧設定用スイッチ3でゲートと負荷抵抗のタップを短絡
した場合のダイナミックレンジは設定ゲート電圧が1.
4V、1.6V、1.8Vの場合について、それぞれ
2.3V、2.0V、1.7Vになり、いずれの設定ゲ
ート電圧の場合でも従来例の場合に比べて約43%ダイ
ナミックレンジが拡大された。
【0021】(実施の形態2)図4(a)は本発明の実
施の形態2におけるゲート接地アンプの等価回路であ
る。ドライブ用MOS−FET1、負荷抵抗21、定電
圧回路22、MOS−FETによるゲート電圧設定スイ
ッチ3、ゲート電圧保持用コンデンサ4およびソース抵
抗5からなり、ドライブ用MOS−FET1のソースに
ソース抵抗5を、ドライブ用MOS−FET1のゲート
にゲート電圧保持用コンデンサ4とゲート電圧設定用ス
イッチ3の一方の電極を、ドライブ用MOS−FET1
のドレインには正電源8に向かって順に定電圧回路22
と負荷抵抗21とを直列に接続し、定電圧回路22と負
荷抵抗21の接続点にはゲート電圧設定用スイッチ3の
他方の電極をそれぞれ接続した回路構成である。nチャ
ンネル型MOSトランジスタまたはpチャンネル型MO
Sトランジスタによって形成した定電圧回路を、それぞ
れ図4(b)および図4(c)に示す。共に、ウエル拡
散層とソースおよびドレイン拡散層との間の順方向電圧
降下を利用したものである。
施の形態2におけるゲート接地アンプの等価回路であ
る。ドライブ用MOS−FET1、負荷抵抗21、定電
圧回路22、MOS−FETによるゲート電圧設定スイ
ッチ3、ゲート電圧保持用コンデンサ4およびソース抵
抗5からなり、ドライブ用MOS−FET1のソースに
ソース抵抗5を、ドライブ用MOS−FET1のゲート
にゲート電圧保持用コンデンサ4とゲート電圧設定用ス
イッチ3の一方の電極を、ドライブ用MOS−FET1
のドレインには正電源8に向かって順に定電圧回路22
と負荷抵抗21とを直列に接続し、定電圧回路22と負
荷抵抗21の接続点にはゲート電圧設定用スイッチ3の
他方の電極をそれぞれ接続した回路構成である。nチャ
ンネル型MOSトランジスタまたはpチャンネル型MO
Sトランジスタによって形成した定電圧回路を、それぞ
れ図4(b)および図4(c)に示す。共に、ウエル拡
散層とソースおよびドレイン拡散層との間の順方向電圧
降下を利用したものである。
【0022】図1(b)と同様に、ドライブ用MOS−
FET1のソースに基準電流Irefと信号電流Isi
gからなる交番信号を入力し、その基準電流Irefの
入力タイミングでゲート電圧設定用スイッチ3をオン状
態にすることによってゲート電圧を設定し、ゲート電圧
保持用コンデンサ4によって保持し、信号電流の入力タ
イミングで前記ゲート電圧設定スイッチ3をオフにして
ドライブ用MOS−FET1のドレインから信号電圧を
出力させる。
FET1のソースに基準電流Irefと信号電流Isi
gからなる交番信号を入力し、その基準電流Irefの
入力タイミングでゲート電圧設定用スイッチ3をオン状
態にすることによってゲート電圧を設定し、ゲート電圧
保持用コンデンサ4によって保持し、信号電流の入力タ
イミングで前記ゲート電圧設定スイッチ3をオフにして
ドライブ用MOS−FET1のドレインから信号電圧を
出力させる。
【0023】図5は負荷抵抗11kΩ、定電圧回路とし
てウエル拡散層とソース、ドレイン拡散層との間のp/
n接合ダイオードを用い、ゲート電圧が1.6Vに設定
された場合の入力電流に対する出力電圧を示す。試作し
たデバイスの場合、基準電流0.45mAとしてゲート
電圧設定スイッチ3を短絡させることによりゲート電圧
を1.6Vに設定できた。P点(1.6V)はゲート電
圧と、定電圧ダイオードのアノード側の電圧が一致する
点を示す。基準電流におけるMOS−FET1のドレイ
ン電圧つまり出力電圧Voutは定電圧ダイオードの電
圧降下分の約0.65V低い電圧、Q点になった。出力
電圧VoutはQ点を起点として、入力信号電流に対し
て直線性は良好である。出力電圧の最大値を2.8Vと
すると出力電圧のダイナミックレンジは1.85Vであ
る。従来例におけるMOS−FET1のドレイン・ゲー
ト間を短絡させる場合に比べて、ダイナミックレンジが
約32%増大している。
てウエル拡散層とソース、ドレイン拡散層との間のp/
n接合ダイオードを用い、ゲート電圧が1.6Vに設定
された場合の入力電流に対する出力電圧を示す。試作し
たデバイスの場合、基準電流0.45mAとしてゲート
電圧設定スイッチ3を短絡させることによりゲート電圧
を1.6Vに設定できた。P点(1.6V)はゲート電
圧と、定電圧ダイオードのアノード側の電圧が一致する
点を示す。基準電流におけるMOS−FET1のドレイ
ン電圧つまり出力電圧Voutは定電圧ダイオードの電
圧降下分の約0.65V低い電圧、Q点になった。出力
電圧VoutはQ点を起点として、入力信号電流に対し
て直線性は良好である。出力電圧の最大値を2.8Vと
すると出力電圧のダイナミックレンジは1.85Vであ
る。従来例におけるMOS−FET1のドレイン・ゲー
ト間を短絡させる場合に比べて、ダイナミックレンジが
約32%増大している。
【0024】(実施の形態3)図6は本発明の実施の形
態3におけるゲート接地アンプ部と、パターン情報読み
取り部を備えたパターン読み取り装置の等価回路であ
る。30は実施の形態1で説明したゲート接地アンプで
ある。31a、31b、31cは検知素子によって発生
した電圧信号源である。32a、32b、32cは電圧
電流変換用MOS−FETであり、33a、33b、3
3cはアクセス用MOS−FETである。34はアクセ
ス用MOS−FETのソース電極を共通に接続してなる
共通信号ラインであり、ゲート接地アンプのドライブ用
MOS−FET1のソース電極に接続している。35は
順次読み取るための走査用信号を発生させる走査回路で
ある。電源36は検知素子の基準レベルの電圧に相当す
る電圧を発生させる参照用電圧源、37は前記電流電圧
変換用MOS−FET32a、32b、32cと同等の
特性の電圧電流変換用MOS−FET、38は前記アク
セス用MOS−FET33a、33b、33cと同等の
特性のアクセス用MOS−FETであり、これらの回路
はゲート接地アンプのゲート電圧を設定するためのパイ
ロット信号を発生させる回路である。端子39、40は
それぞれ走査回路を動作させるためのスタートパルス、
クロックパルスの入力端子である。
態3におけるゲート接地アンプ部と、パターン情報読み
取り部を備えたパターン読み取り装置の等価回路であ
る。30は実施の形態1で説明したゲート接地アンプで
ある。31a、31b、31cは検知素子によって発生
した電圧信号源である。32a、32b、32cは電圧
電流変換用MOS−FETであり、33a、33b、3
3cはアクセス用MOS−FETである。34はアクセ
ス用MOS−FETのソース電極を共通に接続してなる
共通信号ラインであり、ゲート接地アンプのドライブ用
MOS−FET1のソース電極に接続している。35は
順次読み取るための走査用信号を発生させる走査回路で
ある。電源36は検知素子の基準レベルの電圧に相当す
る電圧を発生させる参照用電圧源、37は前記電流電圧
変換用MOS−FET32a、32b、32cと同等の
特性の電圧電流変換用MOS−FET、38は前記アク
セス用MOS−FET33a、33b、33cと同等の
特性のアクセス用MOS−FETであり、これらの回路
はゲート接地アンプのゲート電圧を設定するためのパイ
ロット信号を発生させる回路である。端子39、40は
それぞれ走査回路を動作させるためのスタートパルス、
クロックパルスの入力端子である。
【0025】本実施の形態3では検知素子の基準電流に
近い参照用電流を発生させる参照用電圧源36、電圧電
流変換用MOS−FET37、アクセス用MOS−FE
T38によって、パターン情報読みとり前にゲート接地
アンプがリニア動作する適切なゲート電圧を設定するこ
とができる。実施の形態1または実施の形態2では図1
(b)のタイミングチャートに示すように、各検知素子
31a、31b、31cからの信号出力毎に、その前後
半でゲート電圧設定用スイッチ用3をオン、オフさせて
ゲート電圧を設定していたが、本実施の形態では、アレ
イ状に配列した検知素子31a、31b、31cからの
信号を読み取る前に、アクセス用MOS−FET38を
オンにし、パイロット信号電流をゲート接地アンプ30
に入力し、更にそのタイミングでゲート電圧設定スイッ
チをオンさせることによりコンデンサ4に適切なゲート
バイアス電圧を与えるものである。
近い参照用電流を発生させる参照用電圧源36、電圧電
流変換用MOS−FET37、アクセス用MOS−FE
T38によって、パターン情報読みとり前にゲート接地
アンプがリニア動作する適切なゲート電圧を設定するこ
とができる。実施の形態1または実施の形態2では図1
(b)のタイミングチャートに示すように、各検知素子
31a、31b、31cからの信号出力毎に、その前後
半でゲート電圧設定用スイッチ用3をオン、オフさせて
ゲート電圧を設定していたが、本実施の形態では、アレ
イ状に配列した検知素子31a、31b、31cからの
信号を読み取る前に、アクセス用MOS−FET38を
オンにし、パイロット信号電流をゲート接地アンプ30
に入力し、更にそのタイミングでゲート電圧設定スイッ
チをオンさせることによりコンデンサ4に適切なゲート
バイアス電圧を与えるものである。
【0026】図7は実施の形態3のパターン読み取り装
置の動作を示すタイミングチャートである。PPはアク
セス用MOS−FET33cのゲートに印加するパイロ
ットパルス、CPはゲート電圧設定スイッチ3のゲート
に印加する制御パルス、Iinは共通信号ライン34に
現れる入力信号電流、Voutは電圧出力端子7に現れ
る出力信号電圧を示す。STは読み出しスタートのタイ
ミングを示す。読み出しスタート前に、パルスPPによ
って、参照用電圧源に対応する参照用電流を発生させて
ゲート接地アンプに入力し、制御パルスCPによってM
OS−FETスイッチ3を導通させることにより、ゲー
ト電圧保持用コンデンサ4に適切なゲート電圧を設定す
る。その後、パルスCPおよびパルスPPが非アクティ
ブになり、コンデンサに設定されたゲート電圧に基づい
てゲート接地アンプ30が動作してパターン読み取り装
置の読み取り動作がスタートする。この動作においては
読み出しクロック毎にMOS−FETスイッチ3のオ
ン、オフ動作は無い。よって、高速読み出しにおいて特
に問題となる出力信号のスパイクノイズが大幅に低減で
きる。
置の動作を示すタイミングチャートである。PPはアク
セス用MOS−FET33cのゲートに印加するパイロ
ットパルス、CPはゲート電圧設定スイッチ3のゲート
に印加する制御パルス、Iinは共通信号ライン34に
現れる入力信号電流、Voutは電圧出力端子7に現れ
る出力信号電圧を示す。STは読み出しスタートのタイ
ミングを示す。読み出しスタート前に、パルスPPによ
って、参照用電圧源に対応する参照用電流を発生させて
ゲート接地アンプに入力し、制御パルスCPによってM
OS−FETスイッチ3を導通させることにより、ゲー
ト電圧保持用コンデンサ4に適切なゲート電圧を設定す
る。その後、パルスCPおよびパルスPPが非アクティ
ブになり、コンデンサに設定されたゲート電圧に基づい
てゲート接地アンプ30が動作してパターン読み取り装
置の読み取り動作がスタートする。この動作においては
読み出しクロック毎にMOS−FETスイッチ3のオ
ン、オフ動作は無い。よって、高速読み出しにおいて特
に問題となる出力信号のスパイクノイズが大幅に低減で
きる。
【0027】
【発明の効果】本発明の自己バイアス型のゲート接地ア
ンプは、パターン情報を読み出し装置に内蔵でき、ライ
ン容量が大きくても高速で増幅できると同時に、出力電
圧のダイナミックレンジの拡大により出力信号のS/N
を向上させることが可能になる。
ンプは、パターン情報を読み出し装置に内蔵でき、ライ
ン容量が大きくても高速で増幅できると同時に、出力電
圧のダイナミックレンジの拡大により出力信号のS/N
を向上させることが可能になる。
【0028】また、パターン情報読み出し装置におい
て、予め読み出し前に参照用電源に基づいてゲート接地
アンプのゲート電圧を設定でき、高速読み出し時におけ
るスパイクノイズを低減できる。
て、予め読み出し前に参照用電源に基づいてゲート接地
アンプのゲート電圧を設定でき、高速読み出し時におけ
るスパイクノイズを低減できる。
【図1】本発明の実施の形態1におけるゲート接地アン
プの等価回路図とタイミング図
プの等価回路図とタイミング図
【図2】本発明の実施の形態1における入力電流に対す
る出力電圧特性を示す図
る出力電圧特性を示す図
【図3】本発明の実施の形態1において、入力電流に対
して設定されるドライブ用MOS−FETのゲート電圧
とドレイン電圧を示す図
して設定されるドライブ用MOS−FETのゲート電圧
とドレイン電圧を示す図
【図4】本発明の実施の形態2におけるゲート接地アン
プの等価回路図
プの等価回路図
【図5】本発明の実施の形態2における入力電流に対す
る出力電圧特性を示す図
る出力電圧特性を示す図
【図6】本発明の実施の形態3におけるパターン情報読
み取り装置の等価回路図
み取り装置の等価回路図
【図7】本発明の実施の形態3におけるパターン情報読
み取り装置の動作を示すタイミングチャート
み取り装置の動作を示すタイミングチャート
【図8】従来のゲート接地アンプ図
1 ドライブ用MOS−FET 2 タップ付き負荷抵抗 3 ゲート電圧設定用スイッチ 4 ゲート電圧保持用コンデンサ 5 ソース抵抗 21 負荷抵抗 22 定電圧回路 30 ゲート接地アンプ 31a,31b,31c 検知素子によって発生した電
圧信号源 32a,32b,32c,37 電流電圧変換用MOS
−FET 33a,33b,33c,38 アクセス用MOS−F
ET 36 参照用電圧源
圧信号源 32a,32b,32c,37 電流電圧変換用MOS
−FET 33a,33b,33c,38 アクセス用MOS−F
ET 36 参照用電圧源
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5C051 AA01 BA03 DB01 DB08 DB14 DB15 DE02 DE03 EA00 5J091 AA01 CA32 CA41 FA20 HA10 HA17 HA20 HA25 HA29 HA39 KA11 KA27 SA00 TA02 TA06
Claims (4)
- 【請求項1】 ドライブ用MOS−FET、前記ドライ
ブ用MOS−FETのソース、ゲート、ドレインにそれ
ぞれ接続したソース抵抗、ゲート電圧保持用コンデン
サ、タップ付き負荷抵抗および前記ドライブ用MOS−
FETのゲートと前記負荷抵抗のタップ間に接続したゲ
ート電圧設定用スイッチからなり、前記ドライブ用MO
S−FETのソース電極およびドレイン電極をそれぞれ
入力端子、出力端子とすることを特徴とするゲート接地
アンプ。 - 【請求項2】 ドライブ用MOS−FET、前記ドライ
ブ用MOS−FETのソース、ゲート、ドレインにそれ
ぞれ接続したソース抵抗、ゲート電圧保持用コンデン
サ、正電源に向かって順に接続した定電圧回路と負荷抵
抗および前記ドライブ用MOS−FETのゲートと、定
電圧回路と負荷抵抗の接続点の間に接続したゲート電圧
設定用スイッチからなり、前記ドライブ用MOS−FE
Tのソース電極およびドレイン電極をそれぞれ入力端
子、出力端子とすることを特徴とするゲート接地アン
プ。 - 【請求項3】 アレイ状に配列した検知素子群と、前記
検知素子のそれぞれに接続した電圧電流変換用MOS−
FETとアクセス用MOS−FET、前記アクセス用M
OS−FETのソース電極を共通に接続してなる共通信
号ライン、走査回路からなる情報検知読み取り部と、参
照用電圧源、電圧電流変換用MOS−FETとアクセス
用MOS−FETからなり、参照用信号電流を共通信号
ラインに出力する参照用信号電流発生部と、共通信号ラ
インからの信号を入力端子に受けて動作するゲート接地
アンプとを備えたことを特徴とするパターン情報読み取
り装置。 - 【請求項4】 信号読み取り前に、参照用電圧源に基づ
く信号電流を共通信号ラインを介してゲート接地アンプ
に入力すると同時にゲート接地アンプのゲート電圧設定
用スイッチをオンさせることによりゲート電圧を設定し
た後、各検知素子からの信号を前記共通信号ラインを介
してゲート接地アンプに入力することを特徴とする請求
項3に記載のパターン情報読み取り装置の駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29630799A JP2001119252A (ja) | 1999-10-19 | 1999-10-19 | ゲート接地アンプおよびパターン情報読み取り装置およびその駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29630799A JP2001119252A (ja) | 1999-10-19 | 1999-10-19 | ゲート接地アンプおよびパターン情報読み取り装置およびその駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001119252A true JP2001119252A (ja) | 2001-04-27 |
Family
ID=17831864
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29630799A Pending JP2001119252A (ja) | 1999-10-19 | 1999-10-19 | ゲート接地アンプおよびパターン情報読み取り装置およびその駆動方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001119252A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110324016A (zh) * | 2018-03-28 | 2019-10-11 | 精工爱普生株式会社 | 恒流电路、半导体装置及其制造方法、电子设备 |
-
1999
- 1999-10-19 JP JP29630799A patent/JP2001119252A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110324016A (zh) * | 2018-03-28 | 2019-10-11 | 精工爱普生株式会社 | 恒流电路、半导体装置及其制造方法、电子设备 |
CN110324016B (zh) * | 2018-03-28 | 2023-06-30 | 精工爱普生株式会社 | 恒流电路、半导体装置及其制造方法、电子设备 |
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