JP2001118943A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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Abstract
方法に関し、サイクリング特性やデータリテンション等
のデバイス特性を向上しうる不揮発性半導体記憶装置の
製造方法を提供する。 【解決手段】 半導体基板10上に絶縁膜14を形成す
る工程と、半導体基板10に絶縁膜14を介して不純物
を導入し、ソース/ドレイン拡散層20と、ポケット層
18とを形成する工程と、絶縁膜14を除去する工程
と、半導体基板10上に、電荷蓄積層28を形成する工
程と、ソース拡散層20とレイン拡散層20との間の電
荷蓄積層28上に、ゲート電極40を形成する工程とを
含む製造方法により不揮発性半導体記憶装置を製造す
る。
Description
シリコン窒化膜/シリコン酸化膜の積層膜よりなる電荷
蓄積層を有する単層ゲートの不揮発性半導体記憶装置の
製造方法に関する。
としては、フローティングゲートに電荷を蓄積すること
により情報を記憶する、EEPROMやフラッシュEE
PROMなどの半導体記憶装置が一般に知られている。
これら半導体記憶装置では、ワード線として機能するコ
ントロールゲートの他に、情報を記憶するフローティン
グゲートを必要とするため、メモリセルトランジスタを
構成するためには2層の導電層が必要とされる。
易な不揮発性半導体記憶装置として、絶縁膜を電荷蓄積
層に用いて単層ゲートによりメモリセルトランジスタを
構成する不揮発性半導体記憶装置が提案されている。
性半導体記憶装置について図12を用いて説明する。図
12は従来の不揮発性半導体記憶装置を示す概略断面図
である。
延在するn+拡散層よりなる複数のビット線114が形
成されている。ビット線114上には、ビット線酸化膜
116が形成されている。ビット線114間の領域のシ
リコン基板100の両側には、p-拡散層よりなるポケ
ット層112が形成されている。ビット線114間の領
域のシリコン基板100上には、シリコン酸化膜106
/シリコン窒化膜104/シリコン酸化膜102の積層
膜よりなる電荷蓄積層108が形成されている。ビット
線酸化膜116及び電荷蓄積層108上には、ビット線
114と交わる方向に延在する複数のワード線124が
形成されている。こうして、ワード線124によりコン
トロールゲートが構成される単層ゲートよりなるメモリ
セルトランジスタが構成されている。
記憶装置の製造方法について図13及び図14を用いて
説明する。図13及び図14は従来の不揮発性半導体記
憶装置の製造方法を示す工程断面図である。
常のLOCOS法により、膜厚200〜800nm程度
の素子分離膜(図示せず)を形成し、素子領域を画定す
る。なお、メモリセル領域には素子分離膜は形成されな
い。
板100上に、例えば熱酸化法やCVD法により、膜厚
約5〜10nmのシリコン酸化膜102を形成する。
ばCVD法により、膜厚約2〜15nm程度のシリコン
窒化膜104を形成する。
ばCVD法により、膜厚約5〜10nmのシリコン酸化
膜106を形成する。
ン窒化膜104/シリコン酸化膜102の積層構造より
なる電荷蓄積層108を形成する(図13(a))。
い、電荷蓄積層108上に、ビット線の形成予定領域を
露出するフォトレジスト膜110を形成する。なお、フ
ォトレジスト膜110は、紙面垂直方向に延在するスト
ライプパターンとなる。
としてB+(硼素)イオンをイオン注入し、シリコン基
板100中に、ポケット層となるp-拡散層112を形
成する(図13(b))。例えば、B+イオンを、加速
エネルギーを50〜60keV、ドーズ量を1.0〜
3.0×1013cm-2として、シリコン基板100の法
線方向から約20〜40°傾けて斜め方向からイオン注
入を行う。
レジスト膜110をマスクとしてシリコン酸化膜106
及びシリコン窒化膜104をエッチングする(図13
(c))。
としてAs+(砒素)イオンをイオン注入し、シリコン
基板100中に、ソース/ドレイン拡散層領域を兼ねる
ビット線114を形成する(図13(d))。例えば、
As+イオンを、加速エネルギーを50〜60keV、
ドーズ量を1.0〜3.0×1015cm-2としてイオン
注入を行う。なお、前の工程でシリコン酸化膜104を
除去せずに残存するのは、本イオン注入工程においてシ
リコン基板100が汚染されるのを防止するためであ
る。
ォトレジスト膜110を除去する。
ビット線114上に膜厚約50〜100nm程度のビッ
ト線酸化膜116を形成する。なお、ビット線114間
の領域は、酸化マスクとして機能するシリコン窒化膜1
04が形成されているため、下地のシリコン基板100
は酸化されない。
00上に、膜厚約5〜10nm程度のシリコン酸化膜1
18を形成する(図14(a))。シリコン酸化膜11
8は、シリコン窒化膜104が露出してデータ保持特性
が低下するのを防止するための被覆膜である。
堆積する。例えば、まず、CVD法により、膜厚約10
0〜150nm程度の多結晶シリコン膜120を堆積す
る。次いで、例えば気相拡散法やイオン注入法により、
多結晶シリコン膜120に不純物としてP(燐)を高濃
度に導入し、低抵抗化する。次いで、多結晶シリコン膜
120上に、例えばCVD法により、膜厚約100〜1
50nmのWSi(タングステンシリサイド)膜122
を堆積する。こうして、WSi膜122/多結晶シリコ
ン膜120よりなるポリサイド構造の積層膜を形成す
る。
ッチング技術を用い、WSi膜122/多結晶シリコン
膜120よりなる積層膜をパターニングし、WSi膜1
22/多結晶シリコン膜120よりなるワード線124
を形成する。なお、ワード線124は、ビット線114
と交わる方向に複数延在する。
線124をマスクとしてイオン注入を行い、メモリセル
部のアイソレーションのためのチャネルカット層(図示
せず)を形成する。例えば、B+イオンを、加速エネル
ギーを20〜30keV、ドーズ量を1.0〜3.0×
1012cm-2としてイオン注入し、チャネルカット層を
形成する。
膜厚約20〜30nm程度のシリコン窒化膜、膜厚約1
00〜150nm程度のシリコン酸化膜、及び、膜厚約
600〜900nm程度のBPSG膜等を順次堆積し、
これら絶縁膜の積層膜よりなる層間絶縁膜126を形成
する。
様にして、層間絶縁膜126上に、所定の配線層等を形
成する。
揮発性半導体記憶装置が製造されていた。
来の不揮発性半導体記憶装置の製造方法では、図15
(a)に示すように、電荷蓄積層108を形成した後に
p-拡散層112を形成するためのイオン注入を行うた
め、ドレイン領域近傍の電荷蓄積層108及びソース領
域近傍の電荷蓄積層108にイオン注入によるダメージ
が導入されることがあった(図15(b)を参照)。殊
にソース/ドレイン領域近傍の電荷蓄積層108(実際
の蓄積層はシリコン窒化膜104)は電子が捕獲されて
情報が保持される領域であるため、この領域にダメージ
を被ると電荷保持特性が劣化し、ひいては不揮発性半導
体記憶装置のサイクリング特性やデータリテンション特
性の劣化をもたらすことがあった。
造方法では、図16(a)に示すように、シリコン酸化
膜102をストッパとしてシリコン酸化膜106及びシ
リコン窒化膜104をエッチングするが、シリコン窒化
膜102の膜厚が極めて薄いため、シリコン窒化膜とシ
リコン酸化膜との選択比が不足するために生じるオーバ
ーエッチングにより、シリコン酸化膜102、104が
サイドエッチングされ、或いは、下地のシリコン酸化膜
102までもがエッチングされることがあった(図16
(b)を参照)。このため、エッチングダメージが電荷
蓄積層108やシリコン基板100内部にまで及び、素
子特性の劣化をもたらすことがあった。
素子とを混載した半導体装置を構成する場合には、製造
工程数の増大を抑えるとともに、ロジック部の高速動作
を犠牲にすることなく半導体装置を製造することが重要
である。
へのダメージを抑制することにより、サイクリング特性
やデータリテンション等のデバイス特性を向上しうる不
揮発性半導体記憶装置の製造方法を提供することにあ
る。
の製造プロセスとの合理化が容易な不揮発性半導体記憶
装置の製造方法を提供することにある。
の半導体基板上に絶縁膜を形成する工程と、前記半導体
基板に前記絶縁膜を介して不純物を導入し、前記第1導
電型と異なる第2導電型のソース拡散層及びドレイン拡
散層と、前記ソース拡散層及び前記ドレイン拡散層に隣
接してそれぞれ設けられた前記第1導電型のポケット層
とを形成する工程と、前記絶縁膜を除去する工程と、前
記半導体基板上に、電荷蓄積層を形成する工程と、前記
ソース拡散層と前記ドレイン拡散層との間の前記電荷蓄
積層上に、ゲート電極を形成する工程とを有することを
特徴とする不揮発性半導体記憶装置の製造方法によって
達成される。
造方法において、前記絶縁膜は、少なくとも一層のシリ
コン窒化膜を有し、前記ソース拡散層、前記ドレイン拡
散層及び前記ポケット層を形成する工程の後に、前記シ
リコン窒化膜をマスクとして前記半導体基板を選択的に
酸化してビット線酸化膜を形成する工程を更に有するよ
うにしてもよい。
造方法において、前記ソース拡散層、前記ドレイン拡散
層及び前記ポケット層を形成する工程の前に、前記シリ
コン窒化膜をマスクとして前記半導体基板を選択的に酸
化して素子分離膜を形成する工程を更に有するようにし
てもよい。
造方法において、前記絶縁膜を形成する工程の前に、素
子分離膜を形成する工程を更に有し、前記絶縁膜は、前
記素子分離膜の形成後に形成され、前記電荷蓄積層を形
成する前に除去される犠牲酸化膜であるようにしてもよ
い。
造方法において、前記電荷蓄積層は、少なくとも一層の
シリコン窒化膜を有し、前記電荷蓄積層を形成する工程
の後に、前記シリコン窒化膜をマスクとして前記半導体
基板を選択的に酸化してビット線酸化膜を形成する工程
を更に有するようにしてもよい。
造方法において、前記電荷蓄積層は、少なくとも一層の
シリコン酸化膜を有し、前記シリコン酸化膜は、前記半
導体基板上に熱酸化により形成され、前記ソース拡散層
及び前記ドレイン拡散層上における膜厚が他の領域の膜
厚よりも厚くなるように形成されているようにしてもよ
い。
施形態による不揮発性半導体記憶装置の製造方法につい
て図1乃至図6を用いて説明する。
憶装置の構造を示す平面図及び断面図、図2は本実施形
態による不揮発性半導体記憶装置の等価回路を示す図、
図3乃至図6は本実施形態による不揮発性半導体記憶装
置の製造方法を示す工程断面図である。
体記憶装置の構造について図1及び図2を用いて説明す
る。なお、図1(a)は本実施形態による不揮発性半導
体記憶装置を示す平面図であり、図1(b)は(a)図
のA−A′線断面図である。
在するn+拡散層よりなり、メモリセルトランジスタの
ソース/ドレイン拡散層を兼ねる複数のビット線20が
形成されている。ビット線20上には、ビット線20と
ワード線40とを分離するビット線酸化膜32が形成さ
れている。ビット線20間の領域のシリコン基板10の
両側には、ポケット層を構成するp-拡散層18が形成
されている。ビット線20間の領域のシリコン基板10
上には、シリコン酸化膜26/シリコン窒化膜24/シ
リコン酸化膜22の積層膜よりなる電荷蓄積層28が形
成されている。ビット線酸化膜32及び電荷蓄積層28
上には、シリコン酸化膜34と、ビット線と交わる方向
に延在する複数のワード線40が形成されている。こう
して、単層ゲートよりなるメモリセルトランジスタが構
成されている。
回路は図2に示すようになる。ワード線40は、紙面横
方向に延在して複数本設けられており、同方向に延在す
る複数のメモリセルトランジスタのゲート電極(コント
ロールゲート)を兼ねる配線層を構成している。ビット
線20は、紙面縦方向に延在して複数本設けられてお
り、メモリセルトランジスタのソース/ドレイン拡散層
に接続されている。メモリセルトランジスタのソース拡
散層及びドレイン拡散層にはそれぞれ異なるビット線2
0が接続されており、隣接するメモリセルトランジスタ
に接続されるビット線20は共通化されている。
憶装置における情報の書き込みは、ポケット層であるp
-拡散層18を介してビット線20間を流れるホットエ
レクトロンを電荷蓄積層28に注入することにより行
う。注入された電子は、ビット線酸化膜32とシリコン
基板10との界面近傍の電荷蓄積層28に蓄積され、定
常状態ではそのまま保持される。これにより、蓄積され
た電子を記憶情報とする不揮発性の記憶素子として機能
することができる。一方、情報の消去は、p-拡散層1
8を介してビット線20間を流れるホットホールを電荷
蓄積層28に注入して電子を補償することにより行う。
また、記憶情報の読み出しは、ワード線40に電圧を印
加した際に流れるビット線20間の電流を検知すること
により行う。
憶装置の製造方法について図3乃至図6を用いて説明す
る。なお、図3乃至図5はメモリセル領域における工程
断面図であり、図6は周辺回路領域における工程断面図
である。
ば通常のLOCOS法により、膜厚200〜800nm
程度の素子分離膜12を形成し、素子領域を画定する。
なお、メモリセル領域には素子分離膜12は形成されな
い。
2を形成する際に用いた酸化マスクのシリコン窒化膜
(図示せず)と応力緩和のためのパッド酸化膜(図示せ
ず)とを除去した後、シリコン基板10を熱酸化し、膜
厚約5〜10nm程度のシリコン酸化膜よりなる犠牲酸
化膜14を形成する(図3(a)、図6(a))。な
お、犠牲酸化膜14は、素子分離膜12の形成過程にお
いて形成されるホワイトリボンを除去するための膜であ
る。
い、犠牲酸化膜14上に、ビット線の形成予定領域を露
出するフォトレジスト膜16を形成する。なお、フォト
レジスト膜16は、紙面垂直方向に延在するストライプ
パターンとなる。また、周辺回路領域は、フォトレジス
ト膜16により覆われる(図6(b))。
してB+(硼素)イオンをイオン注入し、シリコン基板
10中に、ポケット層となるp-拡散層18を形成す
る。例えば、B+イオンを、加速エネルギーを50〜6
0keV、ドーズ量を1.0〜3.0×1013cm-2と
して、シリコン基板10の法線方向から約20〜40°
傾けて斜め方向からイオン注入を行い、p-拡散層18
を形成する(図3(b))。斜めイオン注入を行うの
は、ポケット層18がソース/ドレイン拡散層領域の電
界を高めてホットキャリア発生効率を向上とともにパン
チスルーストッパとしても機能するものであり、ソース
/ドレイン拡散層領域よりチャネル側に迫り出して設け
る必要があるからである。
憶装置の製造方法では、電荷蓄積層ではなく犠牲酸化膜
14を通してイオン注入することによりp-拡散層18
を形成するので、電荷蓄積層を通してイオン注入をする
従来の不揮発性半導体記憶装置の製造方法と異なり、p
-拡散層18形成過程において電荷蓄積層にイオン注入
ダメージが導入されることはない。
してAs+(砒素)イオンをイオン注入し、シリコン基
板10中に、ソース/ドレイン拡散層領域を兼ねるビッ
ト線20を形成する(図3(c))。例えば、As+イ
オンを、加速エネルギーを50〜60keV、ドーズ量
を1.0〜3.0×1015cm-2としてイオン注入を行
い、n+拡散層よりなるビット線20を形成する。
線20を形成することにより、ビット線20の形成領域
ではアクセプタ不純物が補償され、p-拡散層18はビ
ット線20間の領域のシリコン基板10の両側にのみ残
存する。これにより、ポケット構造が形成される。
よりフォトレジスト膜16を除去し、弗酸系の水溶液を
用いたウェットエッチングにより犠牲酸化膜14を除去
する(図3(d))。
酸化法により、膜厚約5〜10nmのシリコン酸化膜2
2を形成する。この際、ビット線20の形成領域は高ド
ーズイオン注入によるダメージを受けているため、この
領域では増速酸化によりビット線20が形成されていな
い領域に形成される膜厚の2倍弱程度の膜厚のシリコン
酸化膜22が形成される(図4(a))。
CVD法により、膜厚約2〜15nm程度のシリコン窒
化膜24を形成する。
熱酸化法により、膜厚約5〜10nmのシリコン酸化膜
26を形成する。
窒化膜24/シリコン酸化膜22の積層構造よりなる電
荷蓄積層28を形成する(図4(b))。なお、本実施
形態では、シリコン酸化膜26/シリコン窒化膜24/
シリコン酸化膜22の積層構造を電荷蓄積層28として
表現するが、実際に電荷が蓄積されるのはシリコン窒化
膜24である。
い、電荷蓄積層28上に、ビット線20間の素子領域を
覆うフォトレジスト膜30を形成する。
レジスト膜30をマスクとしてシリコン酸化膜26及び
シリコン窒化膜24をエッチングする(図4(c))。
速酸化により膜厚の厚くなったシリコン酸化膜26上に
位置するようにパターンをレイアウトすることにより、
シリコン酸化膜26及びシリコン窒化膜24をエッチン
グする際のオーバーエッチングによりシリコン酸化膜2
2が完全に除去されることを防止することができる。し
たがって、従来の不揮発性半導体記憶装置の製造方法と
比較して、エッチングダメージによる素子特性の劣化を
抑制することができる。
後、シリコン基板10を熱酸化し、ビット線20上に膜
厚約50〜100nm程度のビット線酸化膜32を形成
する。なお、ビット線20間の領域及び周辺回路領域
は、酸化マスクとして機能するシリコン窒化膜24が形
成されているため、下地のシリコン基板10は酸化され
ない。
nm程度のシリコン酸化膜34を形成する(図5
(a))。シリコン酸化膜34は、後工程で形成するワ
ード線とシリコン窒化膜24とが直接接することにより
データ保持特性が低下するのを防止するための膜であ
る。なお、シリコン酸化膜34は、周辺回路トランジス
タのゲート絶縁膜44を形成するための酸化工程におい
てゲート絶縁膜44と同時に形成することができる。
堆積する。例えば、まず、CVD法により、膜厚約10
0〜150nm程度の多結晶シリコン膜36を堆積す
る。次いで、例えば気相拡散法やイオン注入法により、
多結晶シリコン膜36に不純物としてP(燐)を高濃度
に導入し、低抵抗化する。次いで、多結晶シリコン膜3
6上に、例えばCVD法により、膜厚約100〜150
nmのWSi(タングステンシリサイド)膜38を堆積
する。こうして、WSi膜38/多結晶シリコン膜36
よりなるポリサイド構造の積層膜を形成する。
ッチング技術を用い、WSi膜38/多結晶シリコン膜
36よりなる積層膜をパターニングし、WSi膜38/
多結晶シリコン膜36よりなるワード線40と、周辺回
路用トランジスタのゲート電極46とを形成する(図5
(b)、図6(d))。なお、ワード線40は、ビット
線20と交わる方向に複数延在する。
40をマスクとしてイオン注入を行い、メモリセル部の
アイソレーションのためのチャネルカット層(図示せ
ず)を形成する。例えば、B+イオンを、加速エネルギ
ーを20〜30keV、ドーズ量を1.0〜3.0×1
012cm-2としてイオン注入し、チャネルカット層を形
成する。
膜厚約20〜30nm程度のシリコン窒化膜、膜厚約1
00〜150nm程度のシリコン酸化膜、及び、膜厚約
600〜900nm程度のBPSG膜等を順次堆積し、
これら絶縁膜の積層膜よりなる層間絶縁膜42を形成す
る。
様にして、層間絶縁膜122上に、所定の配線層等(図
示せず)を形成する。
積層ではなく犠牲酸化膜を通してイオン注入することに
よりp-拡散層を形成するので、電荷蓄積層を通してイ
オン注入をする従来の不揮発性半導体記憶装置の製造方
法のようにp-拡散層形成過程において電荷蓄積層にイ
オン注入ダメージが導入されることはない。これによ
り、不揮発性半導体記憶装置のサイクリング特性やデー
タリテンション特性の劣化を向上することができる。
線上において選択的に厚く形成するので、電荷蓄積層の
パターニング過程において下地の基板に与えるダメージ
を抑制することができる。したがって、従来の不揮発性
半導体記憶装置の製造方法と比較して、エッチングダメ
ージによる素子特性の劣化を抑制することができる。
を介してp-拡散層18及びビット線20を形成した
が、シリコン基板10上に形成された他の膜を介して形
成することもできる。例えば、素子分離膜12の形成過
程において使用するパッド酸化膜及び酸化マスクのシリ
コン窒化膜を残しておき、これら膜を介してイオン注入
するようにしてもよい。
よる不揮発性半導体記憶装置の製造方法について図7乃
至図10を用いて説明する。なお、第1実施形態による
不揮発性半導体記憶装置と同一の構成要素には同一の符
号を付し、説明を省略し或いは簡略にする。
性半導体記憶装置の製造方法を示す工程断面図である。
なお、図7乃至図9はメモリセル領域における工程断面
図であり、図10は周辺回路領域における工程断面図で
ある。
ば通常のLOCOS法により、膜厚200〜800nm
程度の素子分離膜12を形成し、素子領域を画定する。
2を形成する際に用いたシリコン窒化膜とパッド酸化膜
とを除去した後、熱酸化法により、膜厚5〜10nm程
度のシリコン酸化膜よりなる犠牲酸化膜14を形成す
る。
膜厚約2〜15nm程度のシリコン窒化膜48を形成す
る(図7(a)、図10(a))。
い、犠牲酸化膜14上に、ビット線の形成予定領域を露
出するフォトレジスト膜16を形成する。この際、周辺
回路領域は、フォトレジスト膜16により覆われる(図
10(b))。
してB+イオンをイオン注入し、シリコン基板10中
に、ポケット層となるp-拡散層18を形成する(図7
(b))。例えば、B+イオンを、加速エネルギーを5
0〜60keV、ドーズ量を1.0〜3.0×1013c
m-2として、シリコン基板10の法線方向から約20〜
40°傾けて斜め方向からイオン注入を行い、p-拡散
層18を形成する。
憶装置の製造方法では、電荷蓄積層ではなく犠牲酸化膜
14及びシリコン窒化膜48を通してイオン注入するこ
とによりp-拡散層18を形成するので、電荷蓄積層を
通してイオン注入をする従来の不揮発性半導体記憶装置
の製造方法と異なり、p-拡散層18形成過程において
電荷蓄積層にイオン注入ダメージが導入されることはな
い。
してAs+イオンをイオン注入し、シリコン基板10中
に、ソース/ドレイン拡散層領域を兼ねるビット線20
を形成する(図7(c))。例えば、As+イオンを、
加速エネルギーを50〜60keV、ドーズ量を1.0
〜3.0×1015cm-2としてイオン注入を行い、n +
拡散層よりなるビット線20を形成する。
してシリコン窒化膜48をエッチングする(図7
(d))。
よりフォトレジスト膜16を除去した後、シリコン窒化
膜48を酸化マスクとしてシリコン基板10を熱酸化
し、ビット線20上にビット線酸化膜32を形成する
(図8(a))。
ン窒化膜48を除去し、例えば弗酸系の水溶液を用いた
ウェットエッチングにより犠牲酸化膜14を除去する
(図8(b))。
厚約5〜10nmのシリコン酸化膜22を形成する。
CVD法により、膜厚約2〜15nm程度のシリコン窒
化膜24を形成する。
熱酸化法により、膜厚約5〜10nmのシリコン酸化膜
26を形成する。
窒化膜24/シリコン酸化膜22の積層構造よりなる電
荷蓄積層28を形成する(図8(c))。
い、電荷蓄積層28上に、ビット線20間の素子領域を
露出するフォトレジスト膜30を形成する。
レジスト膜30をマスクとしてシリコン酸化膜26及び
シリコン窒化膜24をエッチングする(図8(d))。
ット線酸化膜32上に位置するようにパターンをレイア
ウトすることにより、シリコン酸化膜26及びシリコン
窒化膜24をエッチングする際のオーバーエッチングに
よりシリコン酸化膜22が完全に除去されることを防止
することができる。したがって、従来の不揮発性半導体
記憶装置の製造方法と比較して、エッチングダメージに
よる素子特性の劣化を抑制することができる。
後、熱酸化法により、膜厚約5〜10nm程度のシリコ
ン酸化膜34を形成する。なお、第1実施形態による不
揮発性半導体記憶装置の製造方法と同様に、シリコン酸
化膜34は、周辺回路トランジスタのゲート電極形成4
4のための酸化工程において同時に形成することができ
る(図9(a)、図10(c))。
堆積する。例えば、まず、CVD法により、膜厚約10
0〜150nm程度の多結晶シリコン膜36を堆積す
る。次いで、例えば気相拡散法やイオン注入法により、
多結晶シリコン膜36に不純物としてP(燐)を高濃度
に導入し、低抵抗化する。次いで、多結晶シリコン膜3
6上に、例えばCVD法により、膜厚約100〜150
nmのWSi(タングステンシリサイド)膜38を堆積
する。こうして、WSi膜38/多結晶シリコン膜36
よりなるポリサイド構造の積層膜を形成する。
ッチング技術を用い、WSi膜38/多結晶シリコン膜
36よりなる積層膜をパターニングし、WSi膜38/
多結晶シリコン膜36よりなるワード線40と周辺回路
用トランジスタのゲート電極46とを形成する(図9
(b)、図10(d))。
40をマスクとしてイオン注入を行い、メモリセル部の
アイソレーションのためのチャネルカット層(図示せ
ず)を形成する。例えば、B+イオンを、加速エネルギ
ーを20〜30keV、ドーズ量を1.0〜3.0×1
012cm-2としてイオン注入し、チャネルカット層を形
成する。
膜厚約20〜30nm程度のシリコン窒化膜、膜厚約1
00〜150nm程度のシリコン酸化膜、及び、膜厚約
600〜900nm程度のBPSG膜等を順次堆積し、
これら絶縁膜の積層膜よりなる層間絶縁膜42を形成す
る。
様にして、層間絶縁膜122上に、所定の配線層等(図
示せず)を形成する(図9(c))。
積層ではなく犠牲酸化膜及びシリコン窒化膜を通してイ
オン注入することによりp-拡散層18を形成するの
で、電荷蓄積層を通してイオン注入をする従来の不揮発
性半導体記憶装置の製造方法のようにp-拡散層形成過
程において電荷蓄積層にイオン注入ダメージが導入され
ることはない。これにより、不揮発性半導体記憶装置の
サイクリング特性やデータリテンション特性の劣化を向
上することができる。
ト線酸化膜を形成するので、電荷蓄積層のパターニング
過程において下地の基板に与えるダメージを抑制するこ
とができる。したがって、従来の不揮発性半導体記憶装
置の製造方法と比較して、エッチングダメージによる素
子特性の劣化を抑制することができる。
のスルー酸化膜をロジック素子の形成に用いる酸化膜と
兼用し、また、素子分離膜を形成する際に用いるパッド
酸化膜及び酸化マスクのシリコン窒化膜を不揮発性半導
体記憶素子形成工程に兼用することにより製造工程の合
理化を行うことができる。したがって、不揮発性半導体
記憶素子とロジック素子とを混載した半導体装置を構成
する場合において、製造工程数を大幅に増加することな
く半導体装置を製造することができる。
及びビット線20を形成する際に用いるスルー膜とし
て、犠牲酸化膜14及びシリコン窒化膜48を用いた
が、素子分離膜を形成する際に用いるパッド酸化膜及び
酸化マスクのシリコン窒化膜をこれら膜に代用すること
ができる。
膜50及び酸化マスクのシリコン窒化膜52を形成す
る。
ッチング技術により、素子分離膜12の形成予定領域を
露出するようにシリコン窒化膜52をパターニングする
(図11(a))。
としてシリコン基板10を熱酸化し、形成予定膜厚より
所定膜厚薄い素子分離膜12aを形成する(図11
(b))。
て、p-拡散層18及びビット線20を形成する。この
際、イオン注入のスルー膜はパッド酸化膜50及びシリ
コン窒化膜52とする(図11(c))。
レジスト膜16をマスクとしてシリコン窒化膜52を除
去する。
としてシリコン基板10を熱酸化し、素子分離膜12a
を追加酸化して所定膜厚の素子分離膜12を形成すると
ともに、ビット線酸化膜32を形成する(図11
(d))。
(c)乃至図9(c)と同様にして不揮発性半導体記憶
装置を製造する。
を形成する工程を追加することなく、本実施形態による
不揮発性半導体記憶装置を製造することができる。
のシリコン基板を用いた場合を示したが、シリコン基板
の代わりにSOI基板を用いてもよい。SOI基板を用
いて不揮発性半導体記憶装置を構成すれば、寄生容量の
増大を抑制することができ、より高速動作が可能な不揮
発性半導体記憶装置を構成することができる。殊に、ロ
ジック素子と混載する場合には極めて有効である。
層を介してイオン注入せずにポケット層を構成するp-
拡散層やビット線を形成するので、電荷蓄積層を通して
イオン注入をする従来の不揮発性半導体記憶装置の製造
方法のように電荷蓄積層にイオン注入ダメージが導入さ
れることはない。これにより、不揮発性半導体記憶装置
のサイクリング特性やデータリテンション特性の劣化を
向上することができる。
地には厚い酸化膜が形成されているので、電荷蓄積層の
パターニング過程において下地の基板に与えるダメージ
を抑制することができる。これにより、従来の不揮発性
半導体記憶装置の製造方法と比較して、エッチングダメ
ージによる素子特性の劣化を抑制することができる。
のスルー酸化膜をロジック素子の形成に用いる酸化膜と
兼用し、また、素子分離膜を形成する際に用いるパッド
酸化膜及び酸化マスクのシリコン窒化膜を不揮発性半導
体記憶素子形成工程に兼用することにより製造工程の合
理化を行うことができる。したがって、不揮発性半導体
記憶素子とロジック素子とを混載した半導体装置を構成
する場合において、製造工程数を大幅に増加することな
く半導体装置を製造することができる。
半導体記憶装置の構造を示す平面図及び断面図である。
憶装置の等価回路を示す図である。
憶装置の製造方法を示す工程断面図(その1)である。
憶装置の製造方法を示す工程断面図(その2)である。
憶装置の製造方法を示す工程断面図(その3)である。
憶装置の製造方法を示す工程断面図(その4)である。
憶装置の製造方法を示す工程断面図(その1)である。
憶装置の製造方法を示す工程断面図(その2)である。
憶装置の製造方法を示す工程断面図(その3)である。
記憶装置の製造方法を示す工程断面図(その4)であ
る。
記憶装置の製造方法を示す工程断面図である。
平面図及び断面図である。
示す工程断面図(その1)である。
示す工程断面図(その2)である。
おける課題を説明する図(その1)である。
おける課題を説明する図(その2)である。
Claims (6)
- 【請求項1】 第1導電型の半導体基板上に絶縁膜を形
成する工程と、 前記半導体基板に前記絶縁膜を介して不純物を導入し、
前記第1導電型と異なる第2導電型のソース拡散層及び
ドレイン拡散層と、前記ソース拡散層及び前記ドレイン
拡散層に隣接してそれぞれ設けられた前記第1導電型の
ポケット層とを形成する工程と、 前記絶縁膜を除去する工程と、 前記半導体基板上に、電荷蓄積層を形成する工程と、 前記ソース拡散層と前記ドレイン拡散層との間の前記電
荷蓄積層上に、ゲート電極を形成する工程とを有するこ
とを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項2】 請求項1記載の不揮発性半導体記憶装置
の製造方法において、 前記絶縁膜は、少なくとも一層のシリコン窒化膜を有
し、 前記ソース拡散層、前記ドレイン拡散層及び前記ポケッ
ト層を形成する工程の後に、前記シリコン窒化膜をマス
クとして前記半導体基板を選択的に酸化してビット線酸
化膜を形成する工程を更に有することを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項3】 請求項2記載の不揮発性半導体記憶装置
の製造方法において、 前記ソース拡散層、前記ドレイン拡散層及び前記ポケッ
ト層を形成する工程の前に、前記シリコン窒化膜をマス
クとして前記半導体基板を選択的に酸化して素子分離膜
を形成する工程を更に有することを特徴とする不揮発性
半導体記憶装置の製造方法。 - 【請求項4】 請求項1記載の不揮発性半導体記憶装置
の製造方法において、 前記絶縁膜を形成する工程の前に、素子分離膜を形成す
る工程を更に有し、 前記絶縁膜は、前記素子分離膜の形成後に形成され、前
記電荷蓄積層を形成する前に除去される犠牲酸化膜であ
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項5】 請求項1又は4記載の不揮発性半導体記
憶装置の製造方法において、 前記電荷蓄積層は、少なくとも一層のシリコン窒化膜を
有し、 前記電荷蓄積層を形成する工程の後に、前記シリコン窒
化膜をマスクとして前記半導体基板を選択的に酸化して
ビット線酸化膜を形成する工程を更に有することを特徴
とする不揮発性半導体記憶装置の製造方法。 - 【請求項6】 請求項1、4又は5記載の不揮発性半導
体記憶装置の製造方法において、 前記電荷蓄積層は、少なくとも一層のシリコン酸化膜を
有し、 前記シリコン酸化膜は、前記半導体基板上に熱酸化によ
り形成され、前記ソース拡散層及び前記ドレイン拡散層
上における膜厚が他の領域の膜厚よりも厚くなるように
形成されていることを特徴とする不揮発性半導体記憶装
置の製造方法。
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