JP2001103731A - Protective circuit for power facilities - Google Patents

Abstract

PROBLEM TO BE SOLVED: To suppress an excess voltage to be applied to a power shut-off element. SOLUTION: The protective circuit 20 for power facilities to bypass the current when cut off by a breaker 10 comprises a rectifier and a capacitor 23 connected in series with the rectifier, in such a manner that the rectifier has a plurality of semiconductor rectifiers 21 connected in series with each other.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、電力用の遮断素子
の遮断時に主電流をバイパスするための電力用の保護回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power protection circuit for bypassing a main current when a power cutoff element is cut off.

【０００２】[0002]

【従来の技術】電力用の半導体素子の保護回路として
は、スナバ回路が広く用いられている。このスナバ回路
の一般的な構成を図１７に示す。2. Description of the Related Art Snubber circuits are widely used as protection circuits for power semiconductor devices. FIG. 17 shows a general configuration of this snubber circuit.

【０００３】スナバ回路２０は、電力用の遮断素子（主
素子１０：ＧＴＯ，ＩＧＢＴ，ＩＥＧＴ等）のエミッタ
−コレクタ間に接続され、ダイオード２１、抵抗２２及
びキャパシタ２３によって構成されている。このような
スナバ回路２０を設けることにより、主素子１０がター
ンオフしたときに生じる問題（高いコレクタ上昇率によ
って主素子が破壊される、ノイズ（ＥＭＩ）が生じる
等）を防止することができる。The snubber circuit 20 is connected between the emitter and the collector of a power cutoff element (main element 10: GTO, IGBT, IEGT, etc.), and includes a diode 21, a resistor 22, and a capacitor 23. By providing such a snubber circuit 20, it is possible to prevent problems that occur when the main element 10 is turned off (the main element is destroyed by a high collector rise rate, noise (EMI) is generated, and the like).

【０００４】すなわち、スナバ回路２０では、コレクタ
電圧が上昇すると同時にダイオード２１を介してキャパ
シタ２３に電流が流れ、主素子１０に流れる電流をキャ
パシタ２３にバイパスするとともに、コレクタ電圧の上
昇を緩和する。これにより、主素子１０が破壊されるこ
とを防止するとともに、ＥＭＩの原因である高電圧の発
生を抑制することが可能である。That is, in the snubber circuit 20, a current flows to the capacitor 23 via the diode 21 at the same time as the collector voltage rises, and the current flowing to the main element 10 is bypassed to the capacitor 23, and the rise of the collector voltage is moderated. Thereby, it is possible to prevent the main element 10 from being destroyed and to suppress the generation of high voltage which causes EMI.

【０００５】ダイオード２１は、主素子１０のターンオ
ン時には、キャパシタ２３に保持されていた電荷が主素
子１０に急激に流れ込むことを防止する役割も果たして
おり、抵抗２２は、主素子１０のターンオン時に、キャ
パシタ２３に保持されていた電荷をゆっくりディスチャ
ージさせる役割を有している。When the main element 10 is turned on, the diode 21 also plays a role of preventing the charge held in the capacitor 23 from flowing into the main element 10 abruptly. It has a role to slowly discharge the electric charge held in the capacitor 23.

【０００６】しかしながら、上述したようなスナバ回路
２０を設けた場合、主として以下の二つの要因により、
ターンオフの際に主素子１０に過大な電圧が印加され、
スナバ回路本来の目的を達成できない場合がある。However, when the snubber circuit 20 described above is provided, mainly due to the following two factors,
At the time of turn-off, an excessive voltage is applied to the main element 10,
The original purpose of the snubber circuit may not be achieved.

【０００７】第１の要因としては、スナバ回路のインダ
クタンスがあげられる。スナバ回路のインダクタンスＬ
が大きいと、スナバ回路のキャパシタに流れ込む電流Ｉ
によりスパイク電圧（Ｌ・ｄＩ／ｄｔ）が発生し、この
スパイク電圧によって主素子に過大な電圧が印加され
る。[0007] The first factor is the inductance of the snubber circuit. Snubber circuit inductance L
Is large, the current I flowing into the capacitor of the snubber circuit is
Generates a spike voltage (L · dI / dt), and an excessive voltage is applied to the main element by the spike voltage.

【０００８】第２の要因としては、スナバ回路の順方向
回復（フォワードリカバリー）特性があげられる。主素
子の高耐圧化とともに、スナバ回路のダイオードにも高
耐圧のものが用いられるようになってきているが、ダイ
オード（ｐｉｎダイオード）の耐圧を高くするために
は、高抵抗層（ｉ層）の濃度を低くするとともに高抵抗
層の長さ（厚さ）を長くする必要がある。[0008] The second factor is a forward recovery characteristic of the snubber circuit. With the increase in the withstand voltage of the main element, a diode with a high withstand voltage has been used for the diode of the snubber circuit. However, in order to increase the withstand voltage of the diode (pin diode), a high resistance layer (i layer) And it is necessary to increase the length (thickness) of the high-resistance layer.

【０００９】このように、高抵抗層の濃度及び長さの二
重の要因により、ダイオードの順方向回復時の電子電流
が極端に小さくなってしまう。その結果、ダイオードの
順方向への回復速度が極端に遅くなるため、ダイオード
の両端の電圧が時間とともに増加し、これがスパイク電
圧（Ｖfr）となって主素子に過大な電圧が印加される。
例えば、４．５ｋＶクラスのダイオード（定格１００
Ａ）において、ｄＩ／ｄｔが５００Ｖ／μｓとすると、
５００Ｖ以上の大きなスパイク電圧（Ｖfr）が発生する
ことになる。As described above, due to the dual factor of the concentration and length of the high resistance layer, the electron current at the time of forward recovery of the diode becomes extremely small. As a result, the forward recovery speed of the diode becomes extremely slow, so that the voltage across the diode increases with time, which becomes a spike voltage (Vfr) and an excessive voltage is applied to the main element.
For example, a diode of 4.5 kV class (rated 100
In A), if dI / dt is 500 V / μs,
A large spike voltage (Vfr) of 500 V or more is generated.

【００１０】また、主素子がＭＯＳ化され、主素子のス
イッチング速度が高速になると、ターンオフ時にスナバ
回路に流れ込む電流によるｄＩ／ｄｔが大きくなり、上
述した問題はさらに深刻なものとなる。Further, when the main element is formed of MOS and the switching speed of the main element is increased, dI / dt due to the current flowing into the snubber circuit at the time of turn-off increases, and the above-mentioned problem becomes more serious.

【００１１】[0011]

【発明が解決しようとする課題】このように、主素子の
保護回路としてスナバ回路を用いる場合、ターンオフ時
に主素子の電流をスナバ回路にバイパスする際、過大な
電圧が主素子に印加され、主素子が破壊される等の問題
があった。As described above, when a snubber circuit is used as a protection circuit for a main element, an excessive voltage is applied to the main element when the current of the main element is bypassed to the snubber circuit at the time of turn-off. There were problems such as breakage of the element.

【００１２】本発明は上記従来の課題に対してなされた
ものであり、主素子に対して過大な電圧が印加されるこ
とを抑制でき、主素子の破壊等を防止することが可能な
電力用の保護回路を提供することを目的としている。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and it is possible to prevent an excessive voltage from being applied to a main element, and to prevent a main element from being damaged. The purpose of the present invention is to provide a protection circuit.

【００１３】[0013]

【課題を解決するための手段】本発明は、電力用の遮断
素子の遮断時における電流をバイパスするための電力用
の保護回路であって、整流部とこの整流部に直列に接続
された容量部とを有し、前記整流部は複数の半導体整流
素子が直列に接続された構成を有することを特徴とす
る。SUMMARY OF THE INVENTION The present invention relates to a power protection circuit for bypassing a current when a power cutoff element is cut off, comprising a rectifier and a capacitor connected in series to the rectifier. And a rectifying unit having a configuration in which a plurality of semiconductor rectifying elements are connected in series.

【００１４】すでに述べたように、スナバ回路（保護回
路）のダイオード（半導体整流素子）の耐圧を高くした
場合、ダイオードの高抵抗層の濃度を低く且つ高抵抗層
の長さを長くするという二重の要因により、ダイオード
の順方向回復時の電子電流が極端に小さくなる。そのた
め、ダイオードの順方向回復速度が極端に遅くなり、ダ
イオードの両端の電圧が時間とともに増加し、これがス
パイク電圧（Ｖfr）となって主素子に過大な電圧が印加
される。As described above, when the breakdown voltage of the diode (semiconductor rectifier) of the snubber circuit (protection circuit) is increased, the concentration of the high resistance layer of the diode is reduced and the length of the high resistance layer is increased. Due to the weight factor, the electron current at the time of forward recovery of the diode becomes extremely small. Therefore, the forward recovery speed of the diode becomes extremely slow, and the voltage at both ends of the diode increases with time. This becomes a spike voltage (Vfr), and an excessive voltage is applied to the main element.

【００１５】本発明では、整流部が複数の半導体整流素
子を直列に接続した構成を有しているので、各半導体整
流素子の個々の耐圧は小さくてもよく、各半導体整流素
子の高抵抗層の濃度は高く且つ高抵抗層の長さは短くな
る。このように高抵抗層の濃度及び長さの二重の要因に
より、整流部の順方向回復時の電流を大幅に増加させる
ことができる。したがって、整流部の順方向回復時間を
大幅に短縮させることができるため、スパイク電圧を大
幅に抑制することができ、過大電圧が主素子に印加され
るという問題を防止することができる。In the present invention, since the rectifier has a configuration in which a plurality of semiconductor rectifiers are connected in series, the individual withstand voltage of each semiconductor rectifier may be small, and the high resistance layer of each semiconductor rectifier may be reduced. Is high and the length of the high resistance layer is short. As described above, due to the dual factor of the concentration and the length of the high resistance layer, the current at the time of the forward recovery of the rectification unit can be greatly increased. Therefore, the forward recovery time of the rectifying section can be significantly reduced, so that the spike voltage can be significantly suppressed, and the problem that an excessive voltage is applied to the main element can be prevented.

【００１６】また、本発明は、電力用の遮断素子の遮断
時における電流をバイパスするための電力用の保護回路
であって、１以上の半導体整流素子からなる整流部とこ
の整流部に直列に接続された容量部とを有する複数の保
護回路構成部が並列に接続された構成を有することを特
徴とする。The present invention is also a power protection circuit for bypassing a current when a power cutoff element is cut off, and includes a rectification unit including one or more semiconductor rectification elements and a rectification unit in series with the rectification unit. It is characterized in that a plurality of protection circuit components having a connected capacitor portion are connected in parallel.

【００１７】すでに述べたように、スナバ回路（保護回
路）のインダクタンスＬが大きいと、スナバ回路に流れ
込む電流Ｉによってスパイク電圧（Ｌ・ｄＩ／ｄｔ）が
発生し、このスパイク電圧によって主素子に過大な電圧
が印加される。As described above, if the inductance L of the snubber circuit (protection circuit) is large, the current I flowing into the snubber circuit generates a spike voltage (L · dI / dt), and the spike voltage causes an excessive increase in the main element. Voltage is applied.

【００１８】本発明では、保護回路が複数の保護回路構
成部を並列に接続した構成有しているので、個々の保護
回路構成部に流れる電流が低減される（ｄＩ／ｄｔが低
減される）。したがって、保護回路構成部のインダクタ
ンス成分に起因するスパイク電圧を小さくすることがで
き、過大な電圧が主素子に印加されるという問題を防止
することができる。In the present invention, since the protection circuit has a configuration in which a plurality of protection circuit components are connected in parallel, the current flowing through each protection circuit component is reduced (dI / dt is reduced). . Therefore, the spike voltage caused by the inductance component of the protection circuit component can be reduced, and the problem that an excessive voltage is applied to the main element can be prevented.

【００１９】[0019]

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００２０】（実施形態１）図１は、本発明の第１の実
施形態に係る回路構成の一例を示した電気回路図であ
り、図に示した回路は、電力用の遮断素子１０（以下、
主素子と呼ぶ）及び主素子１０（主素子は並列に複数接
続されていてもよい）に対して並列に接続された保護回
路２０（以下、スナバ回路と呼ぶ）によって構成されて
いる。(Embodiment 1) FIG. 1 is an electric circuit diagram showing an example of a circuit configuration according to a first embodiment of the present invention. The circuit shown in FIG. ,
The protection circuit 20 (hereinafter, referred to as a snubber circuit) is connected in parallel with the main element 10 and the main element 10 (a plurality of main elements may be connected in parallel).

【００２１】主素子１０には、ＧＴＯ、ＩＧＢＴ或いは
ＩＥＧＴ等の半導体スイッチング素子が用いられる（他
の例においても同様）。スナバ回路２０は、複数のダイ
オード２１（半導体整流素子）が直列に接続された回路
部が並列に接続された整流部、この整流部に対して並列
に接続された抵抗２２（抵抗部）、整流部及び抵抗から
なる並列回路部に対して直列に接続されたキャパシタ２
３（容量部）によって構成されている。As the main element 10, a semiconductor switching element such as GTO, IGBT or IEGT is used (the same applies to other examples). The snubber circuit 20 includes a rectifying unit in which a circuit unit in which a plurality of diodes 21 (semiconductor rectifying elements) are connected in series, a resistor 22 (resistor unit) connected in parallel to the rectifying unit, and a rectifier. 2 connected in series to a parallel circuit section comprising a resistor and a resistor
3 (capacitance unit).

【００２２】なお、スナバ回路には、分圧用抵抗や分圧
用キャパシタをさらに接続するようにしてもよい（他の
例においても同様）。The snubber circuit may be further connected with a voltage dividing resistor or a voltage dividing capacitor (the same applies to other examples).

【００２３】図２は、本発明の第１の実施形態に係る回
路構成の他の例を示した電気回路図であり、図１に示し
た回路と同様、主素子１０（主素子は並列に複数接続さ
れていてもよい）及び主素子１０に対して並列に接続さ
れたスナバ回路２０によって構成されている。FIG. 2 is an electric circuit diagram showing another example of the circuit configuration according to the first embodiment of the present invention. Like the circuit shown in FIG. 1, the main element 10 (main element is connected in parallel) And a snubber circuit 20 connected in parallel to the main element 10.

【００２４】スナバ回路２０は、複数のダイオード２１
が並列に接続された回路部が直列に接続された整流部、
この整流部に対して並列に接続された抵抗２２、整流部
及び抵抗からなる並列回路部に対して直列に接続された
キャパシタ２３によって構成されている。The snubber circuit 20 includes a plurality of diodes 21
A rectifier unit in which the circuit units connected in parallel are connected in series,
It comprises a resistor 22 connected in parallel to the rectification unit, and a capacitor 23 connected in series to a parallel circuit unit composed of the rectification unit and the resistor.

【００２５】図１及び図２に示した例では、スナバ回路
２０の整流部が複数のダイオード２１を直列に接続した
構成を有している。このように直列接続構成を有してい
るので、従来の単一ダイオード構成に比べて、個々のダ
イオード２１の耐圧は小さくてもよく、ダイオード２１
の高抵抗層の濃度を高くかつ高抵抗層の長さを短くする
ことができる。したがって、従来の単一ダイオード構成
の耐圧と、本例の直列接続構成全体の耐圧とが同一であ
ると仮定した場合、本例の構成では、高抵抗層の濃度及
び長さの二重の要因により、整流部の順方向回復時の電
流を大幅に増加させることができる。そのため、整流部
の順方向回復時間が大幅に短縮されることになり、過大
なスパイク電圧によって主素子１０が破壊されることを
防止することができる。In the example shown in FIGS. 1 and 2, the rectifier of the snubber circuit 20 has a configuration in which a plurality of diodes 21 are connected in series. With such a series connection configuration, the breakdown voltage of each diode 21 may be smaller than that of the conventional single diode configuration,
Of the high resistance layer can be increased and the length of the high resistance layer can be shortened. Therefore, assuming that the withstand voltage of the conventional single diode configuration is the same as the withstand voltage of the entire series connection configuration of this example, the configuration of this example has a double factor of the concentration and length of the high resistance layer. Thereby, the current at the time of forward recovery of the rectifier can be greatly increased. For this reason, the forward recovery time of the rectifying unit is significantly reduced, and it is possible to prevent the main element 10 from being damaged by an excessive spike voltage.

【００２６】また、図１に示した回路構成では整流部が
複数のダイオード２１の直−並列構成に、図２に示した
回路構成では整流部が複数のダイオード２１の並−直列
構成になっていることから、冗長性を持った回路構成に
することができ、多数のダイオードのうち少数が破壊さ
れたとしても、整流部の機能を維持することが可能であ
る。特に、図１の回路構成ではダイオード２１の破壊モ
ードがショートモード、図２の回路構成ではダイオード
２１の破壊モードがオープンモードであれば、信頼性の
高い整流部を得ることが可能となる。In the circuit configuration shown in FIG. 1, the rectifier has a series-parallel configuration of a plurality of diodes 21. In the circuit configuration shown in FIG. 2, the rectifier has a parallel-series configuration of a plurality of diodes 21. Therefore, a circuit configuration having redundancy can be provided, and even if a small number of the large number of diodes are destroyed, the function of the rectifying unit can be maintained. In particular, if the destruction mode of the diode 21 is the short mode in the circuit configuration of FIG. 1, and if the destruction mode of the diode 21 is the open mode in the circuit configuration of FIG. 2, a highly reliable rectifier can be obtained.

【００２７】個々のダイオード２１の耐圧は、（ダイオ
ードの個々の耐圧×ダイオードの直列接続個数）が主素
子１０の耐圧の１．４倍以上、より好ましくは２倍以上
となるようにする。個々のダイオード２１の耐圧の絶対
値としては、好ましくは２５００Ｖ以下、より好ましく
は１５００Ｖ以下にする。The breakdown voltage of each diode 21 is set so that (the breakdown voltage of each diode × the number of diodes connected in series) is at least 1.4 times, more preferably at least twice the breakdown voltage of the main element 10. The absolute value of the breakdown voltage of each diode 21 is preferably 2500 V or less, more preferably 1500 V or less.

【００２８】なお、整流部を複数のダイオードの直列接
続によって構成したとしても、終端部分（ガードリン
グ、リサーフ、フィールドプレート等で構成される）の
面積、許容される電流密度等を考えると、従来に比べて
必ずしもパッケージの大きさで不利になるとは限らな
い。終端部分の面積は耐圧が高くなるほど大きくなり、
許容される電流密度は耐圧が高いほど小さくなる。例え
ば、耐圧６００Ｖ〜１２００Ｖ程度のダイオードでは、
終端部分の面積を小さくすることができるとともに電流
密度も大きくすることができる。Even if the rectifying section is constituted by a series connection of a plurality of diodes, considering the area of the termination portion (consisting of a guard ring, a resurf, a field plate, etc.), the allowable current density, etc. However, the size of the package is not always disadvantageous. The area of the terminal part increases as the withstand voltage increases,
The allowable current density decreases as the breakdown voltage increases. For example, in a diode with a withstand voltage of about 600 V to 1200 V,
The area of the termination portion can be reduced, and the current density can be increased.

【００２９】図３は、図２に示した回路の整流部を構成
するダイオード２１の実装例を模式的に示した図であ
る。FIG. 3 is a diagram schematically showing a mounting example of the diode 21 constituting the rectifier of the circuit shown in FIG.

【００３０】絶縁基板３１（ＤＢＣ基板）上に複数の導
電パターン３２（銅パターン）を互いに並行に形成し、
各導電パターン上に複数のダイオード２１を配置してい
る。ダイオード２１の一方の端子は導電パターン３２に
接続され、他方の端子は接続線３３（ボンディングワイ
ヤ）によって隣接する導電パターン３２に接続されてい
る。マトリクス状に配列された各ダイオード２１の配列
方向は行方向と列方向でほぼ直交しており、各導電パタ
ーン３２上に配置されたダイオード２１の配列方向と接
続線３３のボンディング方向とはほぼ直交するようにな
っている。ダイオード２１には例えば１２００Ｖ用のチ
ップダイオードを用いており、各ダイオードが並−直列
接続された整流部によって６０００Ｖクラスの耐圧を得
ている。３４は電極取り出し部である。A plurality of conductive patterns 32 (copper patterns) are formed in parallel on an insulating substrate 31 (DBC substrate).
A plurality of diodes 21 are arranged on each conductive pattern. One terminal of the diode 21 is connected to the conductive pattern 32, and the other terminal is connected to the adjacent conductive pattern 32 by a connection line 33 (bonding wire). The arrangement direction of the diodes 21 arranged in a matrix is substantially orthogonal to the row direction and the column direction, and the arrangement direction of the diodes 21 arranged on each conductive pattern 32 is substantially orthogonal to the bonding direction of the connection line 33. It is supposed to. For example, a chip diode for 1200 V is used for the diode 21, and a rectifying unit in which each diode is connected in parallel and in series has a breakdown voltage of 6000 V class. Reference numeral 34 denotes an electrode take-out part.

【００３１】上述した構成によれば、整流部での電流の
流れる幅を広くすることができるため、インダクタンス
を小さくすることができ、スパイクを低減することがで
きる。また、隣接する導電パターン３２間の耐圧は各ダ
イオード２１の一つ分の耐圧でよいため、隣接する導電
パターン３２間の間隔を狭くすることができる。そのた
め、全体の面積を小さくすることができ、これによって
もインダクタンスを小さくすることができる。According to the above configuration, the width of the current flowing in the rectifier can be widened, so that the inductance can be reduced and spikes can be reduced. In addition, since the withstand voltage between the adjacent conductive patterns 32 may be the withstand voltage of one of the diodes 21, the interval between the adjacent conductive patterns 32 can be reduced. Therefore, the entire area can be reduced, and thereby the inductance can be reduced.

【００３２】なお、ＤＢＣ基板３１上には、ダイオード
の他、キャパシタや抵抗を搭載するようにしてもよい。It should be noted that a capacitor and a resistor may be mounted on the DBC substrate 31 in addition to the diode.

【００３３】図４は、本実施形態に係る回路構成の他の
例を示した電気回路図であり、図１に示した回路と同
様、主素子１０（主素子は並列に複数接続されていても
よい）及び主素子１０に対して並列に接続されたスナバ
回路２０によって構成されている。FIG. 4 is an electric circuit diagram showing another example of the circuit configuration according to the present embodiment. Similar to the circuit shown in FIG. 1, a main element 10 (a plurality of main elements are connected in parallel. And a snubber circuit 20 connected in parallel to the main element 10.

【００３４】スナバ回路２０は、ダイオード２１と抵抗
２２が並列に接続された回路部（並列回路部）が複数直
列に接続された回路部（直列回路部）と、この回路部に
対して直列に接続されたキャパシタ２３によって構成さ
れている。この例では、抵抗２２が放電抵抗と分圧抵抗
を兼ねている。The snubber circuit 20 includes a circuit section (serial circuit section) in which a plurality of circuit sections (parallel circuit sections) in which a diode 21 and a resistor 22 are connected in parallel are connected in series with the circuit section. It is constituted by a connected capacitor 23. In this example, the resistor 22 serves both as a discharge resistor and a voltage dividing resistor.

【００３５】本例によっても、図１や図２に示した回路
構成と同様、ダイオード２１の直列接続構成を有してい
るため、過大なスパイク電圧によって主素子１０が破壊
されることを防止することができる。Also in this embodiment, similar to the circuit configuration shown in FIGS. 1 and 2, the diode 21 is connected in series, so that the main element 10 is prevented from being destroyed by an excessive spike voltage. be able to.

【００３６】図５は、図４に示した回路の直列回路部を
構成するダイオード２１及び抵抗２２の実装例を模式的
に示した図である。ただし、この実装例では、３個のダ
イオード２１と２個の抵抗２２とによって一つの並列回
路部を構成している。基本的な実装方法等については、
図３に示したものと同様であり、図３と対応する構成要
素については同一番号を付している。また、ダイオード
２１と抵抗２２との熱的な緩衝を抑制するために、両者
が配置されている間の導電パターン３２にはスリットを
設けている。FIG. 5 is a diagram schematically showing a mounting example of the diode 21 and the resistor 22 constituting the series circuit portion of the circuit shown in FIG. However, in this mounting example, one parallel circuit section is configured by three diodes 21 and two resistors 22. For the basic mounting method, etc.,
It is the same as that shown in FIG. 3, and the same components as those in FIG. 3 are denoted by the same reference numerals. In addition, in order to suppress thermal buffering between the diode 21 and the resistor 22, a slit is provided in the conductive pattern 32 between the two.

【００３７】図６は、図５に示した構成に対してさらに
キャパシタ２３を実装した例を模式的に示した図であ
る。図５に示したダイオード２１及び抵抗２２の実装領
域３０上に、フィルムコンデンサ等を用いたキャパシタ
２３を積層形成し、キャパシタ２３は端子３５によって
ダイオード２１等と接続されている。なお、同様の構成
は、図３に示した構成についても適用可能である。FIG. 6 is a diagram schematically showing an example in which a capacitor 23 is further mounted on the configuration shown in FIG. A capacitor 23 using a film capacitor or the like is formed on the mounting region 30 of the diode 21 and the resistor 22 shown in FIG. 5, and the capacitor 23 is connected to the diode 21 and the like by a terminal 35. Note that the same configuration can be applied to the configuration shown in FIG.

【００３８】図７は、図１等に示したダイオード２１の
直列構成を実現するための、他の実装例を示した図であ
る。FIG. 7 is a diagram showing another example of mounting for realizing the series configuration of the diodes 21 shown in FIG. 1 and the like.

【００３９】図７（ｃ）に示すように、複数のダイオー
ド２１（ダイオードチップ）を積層し、導電板４３（Ｃ
ｕポスト）によって圧接している。各ダイオードチップ
２１のアノード側は金属板４２（Ｍｏ板）に接してお
り、Ｍｏ板４２の周囲は絶縁枠４１（ウルテム枠）によ
って覆われている。また、パッケージの外周領域は絶縁
性の外枠４４（セラミック枠）によって絶縁されてい
る。As shown in FIG. 7C, a plurality of diodes 21 (diode chips) are stacked and a conductive plate 43 (C
u post). The anode side of each diode chip 21 is in contact with a metal plate 42 (Mo plate), and the periphery of the Mo plate 42 is covered with an insulating frame 41 (Ultem frame). The outer peripheral region of the package is insulated by an insulating outer frame 44 (ceramic frame).

【００４０】このような構造を作製する場合、図７
（ａ）に示すように、まずダイオードチップ２１上に配
置されたウルテム枠４１内にＭｏ板４２を充填する。こ
のようにして形成された複数の部材を、図７（ｂ）に示
すように、Ｃｕポスト上に配列する（図では１層分のみ
描いているが、実際には複数積層する）。さらに、上下
のＣｕポスト４３によって圧接することにより、図７
（ｃ）に示すような構造が得られる。When manufacturing such a structure, FIG.
As shown in (a), first, the Mo plate 42 is filled in the Ultem frame 41 arranged on the diode chip 21. The plurality of members thus formed are arranged on a Cu post as shown in FIG. 7B (only one layer is shown in the figure, but a plurality of members are actually stacked). Further, the upper and lower Cu posts 43 press-contact each other, thereby obtaining FIG.
The structure as shown in (c) is obtained.

【００４１】このように、ダイオードチップを上下方向
に圧接形成して直列接続することにより、放熱特性やイ
ンダクタンスの点で優れた構造が得られる。As described above, by forming the diode chips in pressure contact in the vertical direction and connecting them in series, a structure excellent in heat radiation characteristics and inductance can be obtained.

【００４２】（実施形態２）図８は、本発明の第２の実
施形態に係る回路構成の一例を示した電気回路図であ
り、図に示した回路は、電力用の遮断素子（主素子１
０、主素子は並列に複数接続されていてもよい）及び主
素子１０に対して並列に接続された複数の保護回路構成
部（スナバ回路２０）からなる保護回路によって構成さ
れている。(Embodiment 2) FIG. 8 is an electric circuit diagram showing an example of a circuit configuration according to a second embodiment of the present invention. The circuit shown in the figure is a power cutoff element (main element). 1
0, a plurality of main elements may be connected in parallel) and a protection circuit including a plurality of protection circuit components (snubber circuit 20) connected in parallel to the main element 10.

【００４３】各スナバ回路２０は、１以上のダイオード
２１（半導体整流素子）からなる整流部、この整流部に
並列に接続された抵抗２２（抵抗部）、整流部及び抵抗
からなる並列回路部に対して直列に接続されたキャパシ
タ２３（容量部）によって構成されている。なお、整流
部及び抵抗からなる回路部の構成は、図１、図２或いは
図４のような構成にすることも可能である。Each snubber circuit 20 includes a rectifying unit including one or more diodes 21 (semiconductor rectifying elements), a resistor 22 (resistance unit) connected in parallel to the rectifying unit, and a parallel circuit unit including the rectifying unit and the resistor. On the other hand, it is constituted by a capacitor 23 (capacitance section) connected in series. Note that the configuration of the circuit unit including the rectifying unit and the resistor can be configured as shown in FIG. 1, FIG. 2, or FIG.

【００４４】図８に示した例では、複数のスナバ回路２
０を並列接続して保護回路を構成していることから、個
々のスナバ回路２０に流れる電流を（１／並列回路個
数）に低減することができる。したがって、スナバ回路
２０のインダクタンスに起因するスパイク電圧を小さく
することができ、過大なスパイク電圧によって主素子が
破壊されることを防止することができる。In the example shown in FIG. 8, a plurality of snubber circuits 2
Since the protection circuit is configured by connecting 0 in parallel, the current flowing through each snubber circuit 20 can be reduced to (1 / the number of parallel circuits). Therefore, a spike voltage caused by the inductance of the snubber circuit 20 can be reduced, and the main element can be prevented from being destroyed by an excessive spike voltage.

【００４５】なお、スナバ回路２０の個数（並列回路の
個数）は、スナバ回路２０の一つ当たりの電流が通常動
作時において５００Ａ程度以下になるよう設定すること
が好ましい。The number of snubber circuits 20 (number of parallel circuits) is preferably set so that the current per one snubber circuit 20 is about 500 A or less during normal operation.

【００４６】図９は、図８に示した回路の実装例の一例
を模式的に示した図であり、図１０は、図９のＡ−Ａ断
面に対応する構成を模式的に示した図である。FIG. 9 is a diagram schematically showing an example of a mounting example of the circuit shown in FIG. 8, and FIG. 10 is a diagram schematically showing a configuration corresponding to a section taken along line AA of FIG. It is.

【００４７】主素子１０を主素子の両面から冷却部材
（水冷式のヒートシンク５２）によって圧接した構造と
なっており、電気的及び熱的に主素子１０とヒートシン
ク５２とが接続されている。ダイオード２１及びキャパ
シタ２３等からなる複数のスナバ回路部（図８のスナバ
回路２０に対応）は、主素子１０を挟んだ位置（左右の
位置）に配置されている。ダイオード２１は、冷却のた
めヒートシンク５２の一方の対向面に固定され、キャパ
シタ２３はヒートシンク５２の外側の位置に配置されて
いる。また、スナバ回路部が対向する方向に対してほぼ
直交する方向にゲート回路部５１が配置されている。The main element 10 is pressed from both sides of the main element by a cooling member (water-cooled heat sink 52), and the main element 10 and the heat sink 52 are electrically and thermally connected. A plurality of snubber circuit portions (corresponding to the snubber circuit 20 in FIG. 8) including the diode 21 and the capacitor 23 are arranged at positions (left and right positions) sandwiching the main element 10. The diode 21 is fixed to one facing surface of the heat sink 52 for cooling, and the capacitor 23 is arranged at a position outside the heat sink 52. Further, the gate circuit section 51 is arranged in a direction substantially orthogonal to the direction in which the snubber circuit section faces.

【００４８】２本のキャパシタ２３（フィルムコンデン
サ或いはセラミックコンデンサからなる）は、図１０に
示すように、電流の方向が反対になるようにして並行に
配置され、インダクタンスが小さくなるようにしてい
る。As shown in FIG. 10, the two capacitors 23 (made of a film capacitor or a ceramic capacitor) are arranged in parallel so that the current directions are opposite to each other, so that the inductance is reduced.

【００４９】５３は圧接ロッド、５４は冷却水の導入／
排出口、５５は延面耐圧用フィンである。２本の圧接ロ
ッド５３は、ロッド間を結ぶ線がヒートシンク５２の対
角方向になるよう配置され（例えば、ロッド間を結ぶ線
がスナバ回路部が対向する方向に対して３０度程度の角
度）、これによりスナバ回路と圧接ロッドが干渉し合わ
ないようにしている。53 is a pressure contact rod, 54 is the introduction of cooling water /
The discharge port 55 is a fin for withstanding pressure. The two pressure welding rods 53 are arranged such that the line connecting the rods is in a diagonal direction of the heat sink 52 (for example, the line connecting the rods is at an angle of about 30 degrees with respect to the direction in which the snubber circuit section faces). This prevents the snubber circuit and the pressure contact rod from interfering with each other.

【００５０】このように上述した例では、主素子１０を
挟むようにして複数のスナバ回路を分散して形成したの
で、個々のスナバ回路２０に流れる電流を低減すること
ができ、スナバ回路のインダクタンスに起因するスパイ
ク電圧を低減することが可能となる。As described above, in the above-described example, a plurality of snubber circuits are dispersedly formed so as to sandwich the main element 10, so that the current flowing through each snubber circuit 20 can be reduced, and the inductance caused by the snubber circuit can be reduced. It is possible to reduce the spike voltage generated.

【００５１】図１１は、図８に示した回路の実装例の他
の例を模式的に示した図である。基本的な構成は図１０
に示した例と類似しているが、本例ではダイオード２１
をヒートシンク５２の側面に配置している。これによ
り、ヒートシンク５２を小さくすることができ、全体の
構成をコンパクトにすることができる。FIG. 11 is a diagram schematically showing another example of the mounting example of the circuit shown in FIG. The basic configuration is shown in FIG.
Is similar to the example shown in FIG.
Are arranged on the side surface of the heat sink 52. Thereby, the heat sink 52 can be reduced in size, and the overall configuration can be made compact.

【００５２】図１２は、図８に示した回路の実装例の他
の例を模式的に示した図である。本例は、主素子１０の
パッケージを四角形にした例である。ダイオード２１は
パッケージの外側に配置されているが、図９及び図１０
の例と同様の配置方法にしてもよい。本例では、主素子
１０のパッケージを四角形にしたので、丸型のパッケー
ジに比べて無駄なスペースを低減することができる。FIG. 12 is a diagram schematically showing another example of a mounting example of the circuit shown in FIG. This example is an example in which the package of the main element 10 is square. The diode 21 is arranged outside the package, but is not shown in FIGS.
The arrangement method may be the same as in the above example. In this example, since the package of the main element 10 is square, useless space can be reduced as compared with a round package.

【００５３】図１３〜図１６は、本実施形態のさらに他
の例を示した図である。基本となる回路構成は図８に示
したものと同様であるが、本例では主素子１０を並列に
複数接続している。FIGS. 13 to 16 show still another example of the present embodiment. The basic circuit configuration is the same as that shown in FIG. 8, but in this example, a plurality of main elements 10 are connected in parallel.

【００５４】図１５は実装例の平面構成を模式的に示し
た図、図１６は図１５に示した実装例に対応した断面構
成を模式的に示した図であり、図１３は主素子１０のパ
ッケージ内の回路構成を示した図、図１４は複数のスナ
バ回路２０の接続構成を示した図である。FIG. 15 is a diagram schematically showing a planar configuration of a mounting example, FIG. 16 is a diagram schematically showing a cross-sectional configuration corresponding to the mounting example shown in FIG. 15, and FIG. FIG. 14 is a diagram showing a connection configuration of a plurality of snubber circuits 20. FIG.

【００５５】図１３に示すように、主素子１０のパッケ
ージ１０ａ内には複数の主素子１０（本例では三つの主
素子）が並列接続されており、ゲート端子Ｇ、エミッタ
端子Ｅ1〜Ｅ3、コレクタ端子Ｃ1〜Ｃ3が設けられてい
る。各エミッタ端子Ｅ1〜Ｅ3及び各コレクタ端子Ｃ1〜
Ｃ3は、図１４に示すように、各スナバ回路２０の各端
子Ｅ1〜Ｅ3及びＣ1〜Ｃ3にそれぞれ接続されている。な
お、図に示した例では、一つの主素子１０と一つのスナ
バ回路２０からなる回路グループを３グループ設けてい
るが、各グループに、主素子を複数（例えば８個）、ダ
イオードを複数（例えば４個）設けるようにしてもよ
い。As shown in FIG. 13, a plurality of main elements 10 (three main elements in this example) are connected in parallel in a package 10a of the main element 10, and a gate terminal G, emitter terminals E1 to E3, Collector terminals C1 to C3 are provided. Each emitter terminal E1 to E3 and each collector terminal C1 to
C3 is connected to each terminal E1 to E3 and C1 to C3 of each snubber circuit 20, as shown in FIG. In the example shown in the figure, three circuit groups each including one main element 10 and one snubber circuit 20 are provided, but each group includes a plurality of main elements (for example, eight) and a plurality of diodes (for example, eight). (For example, four).

【００５６】図１５及び図１６に示すように、主素子１
０のパッケージ１０ａ及び各スナバ回路２０を構成する
各ダイオード２１は、冷却部材（ヒートシンク６２）の
同一面上に隣接して配置されている。また、各スナバ回
路２０を構成する各キャパシタ２３は、少なくともその
一部が各キャパシタに対応する各ダイオードの上方に位
置するよう配置されている。また、キャパシタ２３は、
主素子のパッケージ１０ａの上方にもその一部が位置す
るよう配置されている。すなわち、キャパシタ２３は、
主素子のパッケージ１０ａ及びダイオード２１の上方
で、両者をまたがるようにして配置されている。また、
ゲート回路部６１は、主素子のパッケージ１０ａに隣接
した位置に配置されている。As shown in FIG. 15 and FIG.
The package 10a and the diodes 21 constituting each snubber circuit 20 are arranged adjacent to each other on the same surface of the cooling member (heat sink 62). Further, each capacitor 23 constituting each snubber circuit 20 is arranged such that at least a part thereof is located above each diode corresponding to each capacitor. The capacitor 23 is
It is also arranged so that a part thereof is located above the package 10a of the main element. That is, the capacitor 23
It is arranged above the package 10a of the main element and the diode 21 so as to straddle both. Also,
The gate circuit section 61 is arranged at a position adjacent to the package 10a of the main element.

【００５７】このように、図１３〜図１６に示した例で
は、主素子１０、ダイオード２１及びキャパシタ２３が
隣接して配置されているため、主素子１０、ダイオード
２１及びキャパシタ２３によって構成される電流ループ
の面積を小さくすることができ、インダクタンスを小さ
くすることができる。したがって、複数のスナバ回路２
０を並列接続したことによって得られるスパイク電圧の
低減効果は勿論、電流ループの面積の縮小化によるイン
ダクタンスの減少によってもスパイク電圧を低減するこ
とができ、過大なスパイク電圧によって主素子が破壊さ
れることを防止することができる。As described above, in the examples shown in FIGS. 13 to 16, the main element 10, the diode 21 and the capacitor 23 are arranged adjacent to each other. The area of the current loop can be reduced, and the inductance can be reduced. Therefore, a plurality of snubber circuits 2
In addition to the effect of reducing the spike voltage obtained by connecting 0 in parallel, the spike voltage can be reduced by reducing the inductance due to the reduction in the area of the current loop, and the main element is destroyed by the excessive spike voltage. Can be prevented.

【００５８】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではない。上記各
実施形態では、充放電型のスナバ回路について説明した
が、本発明はクランプ型のスナバ回路についても適用す
ることが可能である。その他、本発明はその趣旨を逸脱
しない範囲内において種々変形して実施することが可能
である。Although the embodiment of the present invention has been described above, the present invention is not limited to the above embodiment. In each of the above embodiments, the charge / discharge type snubber circuit has been described. However, the present invention is also applicable to a clamp type snubber circuit. In addition, the present invention can be variously modified and implemented without departing from the spirit thereof.

【００５９】[0059]

【発明の効果】本発明によれば、主素子のターンオフ時
に発生するスパイク電圧を大幅に抑制することができ
る。したがって、スパイク電圧によって主素子に過大な
電圧が印加されることを防止することができ、主素子の
破壊等を防止することが可能となる。According to the present invention, the spike voltage generated when the main element is turned off can be greatly suppressed. Therefore, application of an excessive voltage to the main element due to the spike voltage can be prevented, and destruction of the main element can be prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施形態に係る回路構成の一例
を示した電気回路図。FIG. 1 is an electric circuit diagram showing an example of a circuit configuration according to a first embodiment of the present invention.

【図２】本発明の第１の実施形態に係る回路構成の他の
例を示した電気回路図。FIG. 2 is an electric circuit diagram showing another example of the circuit configuration according to the first embodiment of the present invention.

【図３】図２に示した回路のダイオードの実装例を模式
的に示した図。FIG. 3 is a diagram schematically showing a mounting example of diodes in the circuit shown in FIG. 2;

【図４】本発明の第１の実施形態に係る回路構成の他の
例を示した電気回路図。FIG. 4 is an electric circuit diagram showing another example of the circuit configuration according to the first embodiment of the present invention.

【図５】図４に示した回路を構成するダイオード及び抵
抗の実装例を模式的に示した図。5 is a diagram schematically showing a mounting example of diodes and resistors constituting the circuit shown in FIG. 4;

【図６】図５に示した構成に対してさらにキャパシタを
実装した例を模式的に示した図。FIG. 6 is a diagram schematically showing an example in which a capacitor is further mounted on the configuration shown in FIG. 5;

【図７】図１等に示したダイオードの直列構成を実現す
るための実装例を示した図。FIG. 7 is a diagram showing a mounting example for realizing the series configuration of the diodes shown in FIG. 1 and the like;

【図８】本発明の第２の実施形態に係る回路構成の一例
を示した電気回路図。FIG. 8 is an electric circuit diagram showing an example of a circuit configuration according to a second embodiment of the present invention.

【図９】図８に示した回路の実装例の一例を模式的に示
した図。9 is a diagram schematically illustrating an example of a mounting example of the circuit illustrated in FIG. 8;

【図１０】図９のＡ−Ａ断面を模式的に示した図。FIG. 10 is a diagram schematically showing a cross section taken along line AA of FIG. 9;

【図１１】図８に示した回路の実装例の他の例を模式的
に示した図。FIG. 11 is a diagram schematically showing another example of the mounting example of the circuit shown in FIG. 8;

【図１２】図８に示した回路の実装例の他の例を模式的
に示した図。FIG. 12 is a diagram schematically showing another example of the mounting example of the circuit shown in FIG. 8;

【図１３】本発明の第２の実施形態の他の例に係る図で
あり、主素子のパッケージ内の回路構成を示した図。FIG. 13 is a diagram related to another example of the second embodiment of the present invention, showing a circuit configuration in a package of a main element.

【図１４】本発明の第２の実施形態の他の例に係る図で
あり、複数のスナバ回路の回路構成を示した図。FIG. 14 is a diagram related to another example of the second embodiment of the present invention, showing a circuit configuration of a plurality of snubber circuits.

【図１５】本発明の第２の実施形態の他の例に係る図で
あり、実装例の平面構成を模式的に示した図。FIG. 15 is a diagram related to another example of the second embodiment of the present invention, and is a diagram schematically illustrating a planar configuration of a mounting example.

【図１６】本発明の第２の実施形態の他の例に係る図で
あり、実装例の断面構成を模式的に示した図。FIG. 16 is a diagram related to another example of the second embodiment of the present invention, and is a diagram schematically illustrating a cross-sectional configuration of a mounting example.

【図１７】従来技術に係るスナバ回路の回路構成を示し
た図。FIG. 17 is a diagram showing a circuit configuration of a snubber circuit according to the related art.

【符号の説明】[Explanation of symbols]

１０…主素子 ２０…スナバ回路 ２１…ダイオード ２２…抵抗 ２３…キャパシタ ３１…ＤＢＣ基板 ３２…銅パターン ３３…ボンディングワイヤ ３４…電極取り出し部 ３５…端子 ４１…ウルテム枠 ４２…Ｍｏ板 ４３…Ｃｕポスト ４４…セラミック枠 ５１…ゲート回路部 ５２…ヒートシンク ５３…圧接ロッド ５４…冷却水の導入／排出口 ５５…延面耐圧用フィン ６１…ゲート回路部 ６２…ヒートシンク DESCRIPTION OF SYMBOLS 10 ... Main element 20 ... Snubber circuit 21 ... Diode 22 ... Resistor 23 ... Capacitor 31 ... DBC board 32 ... Copper pattern 33 ... Bonding wire 34 ... Electrode extraction part 35 ... Terminal 41 ... Ultem frame 42 ... Mo plate 43 ... Cu post 44 ... ceramic frame 51 ... gate circuit section 52 ... heat sink 53 ... press-contact rod 54 ... introduction / discharge port of cooling water 55 ... fin for extended surface pressure resistance 61 ... gate circuit section 62 ... heat sink

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5G013 AA02 AA04 AA16 BA02 CB30 DA08 DA11 DA12 5H007 CA01 CC07 FA01 FA03 FA13 FA20 5H730 AA20 DD02 DD41 5H740 BA11 BB02 BB07 BB08 BC01 BC02 MM03 MM12  ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5G013 AA02 AA04 AA16 BA02 CB30 DA08 DA11 DA12 5H007 CA01 CC07 FA01 FA03 FA13 FA20 5H730 AA20 DD02 DD41 5H740 BA11 BB02 BB07 BB08 BC01 BC02 MM03 MM12

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】電力用の遮断素子の遮断時における電流を
バイパスするための電力用の保護回路であって、 整流部とこの整流部に直列に接続された容量部とを有
し、前記整流部は複数の半導体整流素子が直列に接続さ
れた構成を有することを特徴とする電力用の保護回路。1. A power protection circuit for bypassing a current when a power cutoff element is cut off, comprising a rectifier and a capacitor connected in series to the rectifier. A power protection circuit, wherein the unit has a configuration in which a plurality of semiconductor rectifiers are connected in series. 【請求項２】電力用の遮断素子の遮断時における電流を
バイパスするための電力用の保護回路であって、 １以上の半導体整流素子からなる整流部とこの整流部に
直列に接続された容量部とを有する複数の保護回路構成
部が並列に接続された構成を有することを特徴とする電
力用の保護回路。2. A power protection circuit for bypassing a current when a power cutoff element is cut off, comprising: a rectifier comprising one or more semiconductor rectifiers; and a capacitor connected in series to the rectifier. A protection circuit for electric power, characterized by having a configuration in which a plurality of protection circuit constituent parts each having a unit are connected in parallel.