JP2001102585A - Thin-film transistor, thin-film integrated circuit device, manufacturing method of them, and liquid crystal display - Google Patents
Thin-film transistor, thin-film integrated circuit device, manufacturing method of them, and liquid crystal displayInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ガラス基板上に絶
縁層を介して設けられた薄膜トランジスタ（ＴＦＴ）、
またそれらを応用した薄膜集積回路装置、アクティブ型
液晶表示装置（液晶ディスプレー）に関し、またそれら
の薄膜トランジスタおよび薄膜集積回路装置の製造方法
に関する。The present invention relates to a thin film transistor (TFT) provided on a glass substrate via an insulating layer,
In addition, the present invention relates to a thin film integrated circuit device and an active liquid crystal display device (liquid crystal display) using the same, and to a method of manufacturing the thin film transistor and the thin film integrated circuit device.
【０００２】[0002]
【従来の技術】近年、ガラス等の絶縁基板上に薄膜トラ
ンジスタを有する装置、例えば、薄膜トランジスタを画
素の駆動に用いるアクティブ型液晶表示装置が開発され
ている。これらの装置に用いられる薄膜トランジスタに
は、薄膜状のシリコン半導体を用いるのが一般的であ
る。薄膜状のシリコン半導体の中で、結晶性を有する多
結晶シリコンからなるものがあり、この多結晶シリコン
薄膜トランジスタは非晶質シリコン薄膜トランジスタに
比べて電子移動度が２桁以上大きく、素子の微細化や駆
動回路を同一基板上に集積可能である等の利点を有して
いる。近年液晶表示装置の分野では、この多結晶シリコ
ン薄膜トランジスタを用いた駆動回路内蔵型薄膜トラン
ジスタアレイを安価で大面積化が容易なガラス基板上に
作製する技術の開発が活発であり、一部で実用化が始ま
っている。2. Description of the Related Art In recent years, a device having a thin film transistor on an insulating substrate such as glass, for example, an active liquid crystal display device using the thin film transistor for driving pixels has been developed. In general, a thin film silicon semiconductor is used for a thin film transistor used in these devices. Among thin-film silicon semiconductors, there is a thin-film silicon semiconductor that is made of polycrystalline silicon having crystallinity. The polycrystalline silicon thin-film transistor has an electron mobility that is at least two orders of magnitude higher than that of an amorphous silicon thin-film transistor. It has an advantage that the driving circuit can be integrated on the same substrate. In recent years, in the field of liquid crystal display devices, technology for fabricating a thin film transistor array with a built-in drive circuit using polycrystalline silicon thin film transistors on a glass substrate that is inexpensive and easy to increase in area has been actively developed, and some of them have been put into practical use. Has begun.
【０００３】多結晶シリコン薄膜トランジスタを低温度
で形成するには、多結晶シリコン薄膜の低温形成技術と
同時に、多結晶シリコン薄膜へ注入した不純物の低温活
性化手法の開発が重要である。大面積基板に低温度で良
質な多結晶シリコン薄膜を形成する技術としては通常エ
キシマレーザーによる低温結晶化手法が用いられる。一
方、活性化には通常加熱炉による熱アニールが用いられ
ることが多いが、熱アニールの場合は処理温度を下げる
と活性化率が大きく低下するという課題がある。これら
の課題に対して、さらに高温でしかも短時間にアニール
を行い活性化率を向上する手法として、高パワーの光を
照射するランプアニール（以下「ＲＴＡ（Rapid Therma
l Anneal）」という）やエキシマレーザー活性化が提案
されている。ＲＴＡ活性化に関しては例えば電子ディス
プレイフォーラム'96 講演集1-23−1-28に記載されてい
る。ＲＴＡは、紫外域から赤外域までの広波長域の非可
干渉性の光を発する光源を用いてアニールするものであ
る。In order to form a polycrystalline silicon thin film transistor at a low temperature, it is important to develop a technique for low-temperature activation of impurities implanted into the polycrystalline silicon thin film, simultaneously with a technique for forming a polycrystalline silicon thin film at a low temperature. As a technique for forming a high-quality polycrystalline silicon thin film at a low temperature on a large-area substrate, a low-temperature crystallization method using an excimer laser is usually used. On the other hand, thermal annealing using a heating furnace is usually used for activation in many cases. However, in the case of thermal annealing, there is a problem that the activation rate is greatly reduced when the processing temperature is lowered. As a method for improving the activation rate by annealing at a higher temperature and for a shorter time to solve these problems, lamp annealing (hereinafter, referred to as “RTA (Rapid Therma)
l Anneal) ”and excimer laser activation have been proposed. RTA activation is described in, for example, Electronic Display Forum '96 Lectures 1-23-1-28. RTA anneals using a light source that emits non-coherent light in a wide wavelength range from the ultraviolet region to the infrared region.
【０００４】従来の液晶表示装置に用いられるアクティ
ブマトリックスアレイ用薄膜トランジスタの製造方法を
図面を参照しながら説明する。図４はその従来の薄膜ト
ランジスタの製造方法を示す工程断面図である。A method of manufacturing a thin film transistor for an active matrix array used in a conventional liquid crystal display device will be described with reference to the drawings. FIG. 4 is a process sectional view showing a method for manufacturing the conventional thin film transistor.
【０００５】まず図４(a) に示すように、ガラス基板１
１にプラズマＣＶＤ法にてバッファー層１２となる酸化
シリコン膜を４００ｎｍ形成する。その後、バッファー
層１２を形成したガラス基板１１を大気中に取り出すこ
となくプラズマＣＶＤ法にて非晶質シリコン（ａ−Ｓ
ｉ）膜を５０ｎｍ堆積する。ついでａ−Ｓｉ膜中の水素
を低減するため１Torrの減圧窒素雰囲気下で４００〜４
５０℃、６０分程度の熱処理を行った後、エキシマレー
ザーアニールにてａ−Ｓｉ膜を多結晶化して多結晶シリ
コン（poly−Ｓｉ）膜１３を形成する。エキシマレーザ
ーは波長３０８ｎｍのＸｅＣｌエキシマレーザーを用
い、照射は真空中、エネルギー密度は３５０ｍＪ／ｃｍ
2 、平均照射数は３５shot/pointである。ａ−Ｓｉ膜を
結晶化してpoly−Ｓｉ膜１３を形成した後、poly−Ｓｉ
膜１３を薄膜トランジスタの形状に加工し、ゲート絶縁
膜１４となる酸化シリコン膜を９０ｎｍ形成する。その
後Ｍｏ・Ｗ合金からなるゲート電極１５を形成し、ゲー
ト電極１５をマスクとして薄膜トランジスタにＬＤＤ領
域を形成するため不純物を注入する。ここでは燐イオン
を加速電圧７０ｋｅＶ，ドーズ量１×１０13／ｃｍ2 に
て注入した。[0005] First, as shown in FIG.
First, a 400 nm-thick silicon oxide film serving as the buffer layer 12 is formed by a plasma CVD method. Then, the amorphous silicon (a-S) was formed by plasma CVD without taking out the glass substrate 11 on which the buffer layer 12 was formed into the atmosphere.
i) Deposit a 50 nm film. Then, in order to reduce hydrogen in the a-Si film, 400 to 4 times under a reduced pressure nitrogen atmosphere of 1 Torr.
After performing a heat treatment at 50 ° C. for about 60 minutes, the a-Si film is polycrystallized by excimer laser annealing to form a polycrystalline silicon (poly-Si) film 13. As the excimer laser, a XeCl excimer laser having a wavelength of 308 nm is used, irradiation is performed in a vacuum, and the energy density is 350 mJ / cm.
2. The average number of irradiation is 35 shot / point. After crystallizing the a-Si film to form a poly-Si film 13, the poly-Si film 13 is formed.
The film 13 is processed into a thin film transistor shape, and a silicon oxide film to be the gate insulating film 14 is formed to a thickness of 90 nm. Thereafter, a gate electrode 15 made of an Mo.W alloy is formed, and impurities are implanted using the gate electrode 15 as a mask to form an LDD region in the thin film transistor. Here, phosphorus ions were implanted at an acceleration voltage of 70 keV and a dose of 1 × 10 13 / cm 2 .
【０００６】次に図４(b) に示すように、薄膜トランジ
スタのＬＤＤ領域を被覆するようにフォトレジスト２５
にて不純物注入用のマスクを形成し、ソースおよびドレ
イン領域を形成するため不純物を注入する。ここでは燐
イオンを加速電圧７０ｋｅＶ，ドーズ量１×１０15／ｃ
ｍ2 にて注入した。図４(b) において、１３ａはチャネ
ル領域となる真性半導体領域、１３ｂはＬＤＤ領域とな
る低濃度ｎ型不純物注入領域、１３ｃはソースおよびド
レイン領域（ＳＤ領域）となる高濃度ｎ型不純物注入領
域である。Next, as shown in FIG. 4B, a photoresist 25 is formed so as to cover the LDD region of the thin film transistor.
Then, a mask for impurity implantation is formed, and impurities are implanted to form source and drain regions. Here, phosphorous ions are accelerated at an acceleration voltage of 70 keV and a dose of 1 × 10 15 / c.
It was injected in m 2. In FIG. 4B, 13a is an intrinsic semiconductor region serving as a channel region, 13b is a low concentration n-type impurity implantation region serving as an LDD region, and 13c is a high concentration n-type impurity implantation region serving as source and drain regions (SD regions). It is.
【０００７】次に図４(c) に示すように、ＲＴＡによ
り、注入した不純物の活性化処理を行う。活性化に使用
したＲＴＡ装置は、光源にはＸｅアークランプを用いて
おり、ランプパワーは２０ｋＷ、基板送り速度は１５ｍ
ｍ／秒である。[0007] Next, as shown in FIG. 4 (c), activation treatment of the implanted impurities is performed by RTA. The RTA device used for activation uses a Xe arc lamp as a light source, a lamp power of 20 kW, and a substrate feeding speed of 15 m.
m / sec.
【０００８】次に図４(d) に示すように、層間絶縁膜１
６となる酸化シリコン膜を２００ｎｍ形成した。層間絶
縁膜１６を形成後、ソースおよびドレイン領域上の絶縁
膜にコンタクトホールを開口し、ＴｉとＡｌの積層膜か
らなる配線２１，２２を形成する。最後に窒化シリコン
からなる保護絶縁膜２３を形成し、水素雰囲気でのアニ
ールを行うことで、poly−Ｓｉ膜１３中の未結合手を水
素にて補償し特性を向上させ薄膜トランジスタが完成す
る。[0008] Next, as shown in FIG.
A 200-nm thick silicon oxide film was formed. After the interlayer insulating film 16 is formed, contact holes are opened in the insulating films on the source and drain regions, and wirings 21 and 22 made of a laminated film of Ti and Al are formed. Finally, a protective insulating film 23 made of silicon nitride is formed, and annealing is performed in a hydrogen atmosphere, whereby the dangling bonds in the poly-Si film 13 are compensated with hydrogen to improve the characteristics, thereby completing the thin film transistor.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、従来例
に示したＲＴＡによる活性化は、poly−Ｓｉ膜１３での
熱吸収による温度上昇が支配的なため、poly−Ｓｉ膜１
３の面積で熱容量が変化し、活性化の効率を高めるため
にはpoly−Ｓｉ膜１３の面積を大きくするか、ＲＴＡの
ランプパワーを高くし、基板の送りスピードを遅くして
長時間の照射を行わなければならない。これらのこと
は、薄膜トランジスタの素子サイズが大きくなり、前述
のように液晶表示装置に用いられている場合、高精細な
液晶表示パネルが実現できなくなり、またガラス基板の
損傷も懸念されてくる。However, in the activation by RTA shown in the conventional example, the temperature rise due to heat absorption in the poly-Si film 13 is dominant, so that the poly-Si film 1
In order to increase the activation efficiency, the area of the poly-Si film 13 is increased, or the RTA lamp power is increased, and the substrate feeding speed is decreased to increase the irradiation for a long time. Must be done. For these reasons, the element size of the thin film transistor increases, and when used in a liquid crystal display device as described above, a high-definition liquid crystal display panel cannot be realized, and there is a concern that the glass substrate may be damaged.
【００１０】本発明の目的は、薄膜トランジスタの素子
サイズを大きくしたり、ガラス基板の損傷を懸念したり
することなく、ソースおよびドレイン領域の活性化の効
率を高めることができる薄膜トランジスタおよび薄膜集
積回路装置とそれらの製造方法と液晶表示装置を提供す
ることである。An object of the present invention is to provide a thin film transistor and a thin film integrated circuit device capable of increasing the efficiency of activation of source and drain regions without increasing the element size of the thin film transistor and without fear of damaging the glass substrate. And a manufacturing method thereof and a liquid crystal display device.
【００１１】[0011]
【課題を解決するための手段】請求項１記載の薄膜トラ
ンジスタは、ガラス基板上に絶縁層を介して島状の多結
晶シリコン膜を形成し、多結晶シリコン膜上にゲート絶
縁膜を介してゲート電極を形成し、多結晶シリコン膜に
ソースおよびドレイン領域を形成した薄膜トランジスタ
であって、多結晶シリコン膜の下に絶縁層を介して金属
膜を設けたことを特徴とする。In the thin film transistor according to the present invention, an island-shaped polycrystalline silicon film is formed on a glass substrate via an insulating layer, and a gate is formed on the polycrystalline silicon film via a gate insulating film. A thin film transistor in which electrodes are formed and source and drain regions are formed in a polycrystalline silicon film, wherein a metal film is provided below the polycrystalline silicon film via an insulating layer.
【００１２】この構成によれば、多結晶シリコン膜のソ
ースおよびドレイン領域のアニールによる活性化を行う
際、多結晶シリコン膜の下に絶縁層を介して設けられた
金属膜にアニールによる熱が吸収蓄積され、その熱が多
結晶シリコン膜に対して相乗的に作用し、活性化の効率
を高めることができる。したがって、活性化の効率を高
めるために、多結晶シリコン膜の面積を大きくしたり、
アニールのランプパワーを高くしたり照射時間を長くす
る必要がないため、素子サイズの増加やガラス基板の損
傷を防止することができる。According to this structure, when activation is performed by annealing the source and drain regions of the polycrystalline silicon film, heat from the annealing is absorbed by the metal film provided below the polycrystalline silicon film via the insulating layer. The accumulated heat acts synergistically on the polycrystalline silicon film to increase the activation efficiency. Therefore, in order to increase the activation efficiency, the area of the polycrystalline silicon film is increased,
Since it is not necessary to increase the lamp power of the annealing or lengthen the irradiation time, it is possible to prevent an increase in element size and damage to the glass substrate.
【００１３】請求項２記載の薄膜トランジスタは、請求
項１記載の薄膜トランジスタにおいて、金属膜は、島状
の多結晶シリコン膜と同じ大きさまたはそれよりも若干
大きい形状であることを特徴とする。これにより、金属
膜がアニールにより吸収した熱を多結晶シリコン膜に効
果的に供給することができ、より活性化の効率を高める
ことができる。According to a second aspect of the present invention, in the thin film transistor according to the first aspect, the metal film has the same size as the island-shaped polycrystalline silicon film or a shape slightly larger than the same. Thereby, the heat absorbed by the metal film by the annealing can be effectively supplied to the polycrystalline silicon film, and the activation efficiency can be further increased.
【００１４】請求項３記載の薄膜トランジスタの製造方
法は、ガラス基板上に絶縁層を介して島状の多結晶シリ
コン膜を形成し、多結晶シリコン膜上にゲート絶縁膜を
介してゲート電極を形成し、多結晶シリコン膜にソース
およびドレイン領域を形成した薄膜トランジスタの製造
方法であって、絶縁層を形成する前に、ガラス基板上に
金属膜を形成する工程と、ソースおよびドレイン領域を
形成するための不純物を注入する工程と、紫外域から赤
外域までの広波長域の非可干渉性の光を発する光源を用
いてアニールすることにより不純物の活性化処理を行う
工程とを含むことを特徴とする。According to a third aspect of the present invention, there is provided a method of manufacturing a thin film transistor, wherein an island-shaped polycrystalline silicon film is formed on a glass substrate via an insulating layer, and a gate electrode is formed on the polycrystalline silicon film via a gate insulating film. A method of manufacturing a thin film transistor in which a source and a drain region are formed in a polycrystalline silicon film, wherein a step of forming a metal film on a glass substrate before forming an insulating layer; Implanting impurities, and annealing the impurities using a light source that emits non-coherent light in a wide wavelength range from the ultraviolet to the infrared region, and performing a process of activating the impurities. I do.
【００１５】この製造方法によれば、多結晶シリコン膜
のソースおよびドレイン領域の不純物のアニールによる
活性化を行う際、多結晶シリコン膜の下に絶縁層を介し
て設けられた金属膜にアニールによる熱が吸収蓄積さ
れ、その熱が多結晶シリコン膜に対して相乗的に作用
し、活性化の効率を高めることができる。したがって、
活性化の効率を高めるために、多結晶シリコン膜の面積
を大きくしたり、アニールのランプパワーを高くしたり
照射時間を長くする必要がないため、素子サイズの増加
やガラス基板の損傷を防止することができる。According to this manufacturing method, when activating the impurities in the source and drain regions of the polycrystalline silicon film by annealing, the metal film provided below the polycrystalline silicon film via the insulating layer is annealed. Heat is absorbed and accumulated, and the heat acts synergistically on the polycrystalline silicon film, so that the activation efficiency can be increased. Therefore,
It is not necessary to increase the area of the polycrystalline silicon film, increase the lamp power for annealing, or extend the irradiation time in order to increase the activation efficiency, thereby preventing an increase in element size and damage to the glass substrate. be able to.
【００１６】請求項４記載の薄膜トランジスタの製造方
法は、請求項３記載の薄膜トランジスタの製造方法にお
いて、金属膜は、島状の多結晶シリコン膜と同じ大きさ
またはそれよりも若干大きい形状に形成することを特徴
とする。これにより、金属膜がアニールにより吸収した
熱を多結晶シリコン膜に効果的に供給することができ、
より活性化の効率を高めることができる。According to a fourth aspect of the present invention, in the method of manufacturing a thin film transistor according to the third aspect, the metal film is formed to have the same size as or slightly larger than the island-shaped polycrystalline silicon film. It is characterized by the following. Thereby, the heat absorbed by the metal film by the annealing can be effectively supplied to the polycrystalline silicon film,
Activation efficiency can be further increased.
【００１７】請求項５記載の薄膜トランジスタの製造方
法は、請求項３または４記載の薄膜トランジスタの製造
方法において、金属膜とゲート電極とを同一材料で形成
することを特徴とする。これにより、金属膜とゲート電
極の形成膜を成膜するのに同一装置で行える。According to a fifth aspect of the present invention, there is provided a method of manufacturing a thin film transistor according to the third or fourth aspect, wherein the metal film and the gate electrode are formed of the same material. This allows the same apparatus to form the metal film and the gate electrode formation film.
【００１８】請求項６記載の薄膜トランジスタの製造方
法は、請求項３，４または５記載の薄膜トランジスタの
製造方法において、アニールはガラス基板の両面に光を
照射することを特徴とする。これにより、活性化の効率
をさらにより高めることができる。According to a sixth aspect of the present invention, in the method of manufacturing a thin film transistor according to the third, fourth or fifth aspect, the annealing is performed by irradiating light to both surfaces of the glass substrate. Thereby, the activation efficiency can be further improved.
【００１９】請求項７記載の薄膜集積回路装置は、ガラ
ス基板上に絶縁層を介して島状の多結晶シリコン膜を形
成し、多結晶シリコン膜上にゲート絶縁膜を介してゲー
ト電極を形成し、多結晶シリコン膜にソースおよびドレ
イン領域を形成したｎ型およびｐ型の薄膜トランジスタ
を備えた薄膜集積回路装置であって、ｎ型薄膜トランジ
スタの多結晶シリコン膜の下に絶縁層を介して金属膜を
設けたことを特徴とする。In the thin film integrated circuit device according to the present invention, an island-shaped polycrystalline silicon film is formed on a glass substrate via an insulating layer, and a gate electrode is formed on the polycrystalline silicon film via a gate insulating film. And a thin film integrated circuit device provided with n-type and p-type thin film transistors in which source and drain regions are formed in a polycrystalline silicon film, wherein a metal film is provided below the polycrystalline silicon film of the n-type thin film transistor via an insulating layer. Is provided.
【００２０】この構成によれば、ｎ型薄膜トランジスタ
の多結晶シリコン膜のソースおよびドレイン領域のアニ
ールによる活性化を行う際、多結晶シリコン膜の下に絶
縁層を介して設けられた金属膜にアニールによる熱が吸
収蓄積され、その熱が多結晶シリコン膜に対して相乗的
に作用し、活性化の効率を高めることができる。したが
って、従来のように活性化の効率を高めるため、多結晶
シリコン膜の面積を大きくすることによる素子サイズの
増加や、アニールのランプパワーを高くしたり照射時間
を長くすることによるガラス基板の損傷を防止すること
ができる。According to this structure, when the source and drain regions of the polycrystalline silicon film of the n-type thin film transistor are activated by annealing, the metal film provided under the polycrystalline silicon film via the insulating layer is annealed. Is absorbed and accumulated, and the heat acts synergistically on the polycrystalline silicon film to increase the activation efficiency. Therefore, in order to increase the activation efficiency as in the conventional case, the element size is increased by enlarging the area of the polycrystalline silicon film, and the glass substrate is damaged by increasing the lamp power for annealing or extending the irradiation time. Can be prevented.
【００２１】請求項８記載の薄膜集積回路装置は、請求
項７記載の薄膜集積回路装置において、金属膜は、ｎ型
薄膜トランジスタの島状の多結晶シリコン膜と同じ大き
さまたはそれよりも若干大きい形状であることを特徴と
する。これにより、金属膜がアニールにより吸収した熱
を多結晶シリコン膜に効果的に供給することができ、よ
り活性化の効率を高めることができる。The thin film integrated circuit device according to claim 8 is the thin film integrated circuit device according to claim 7, wherein the metal film has the same size as or slightly larger than the island-shaped polycrystalline silicon film of the n-type thin film transistor. It is characterized by being a shape. Thereby, the heat absorbed by the metal film by the annealing can be effectively supplied to the polycrystalline silicon film, and the activation efficiency can be further increased.
【００２２】請求項９記載の薄膜集積回路装置の製造方
法は、ガラス基板上に絶縁層を介して島状の多結晶シリ
コン膜を形成し、多結晶シリコン膜上にゲート絶縁膜を
介してゲート電極を形成し、多結晶シリコン膜にソース
およびドレイン領域を形成したｎ型およびｐ型の薄膜ト
ランジスタを備えた薄膜集積回路装置の製造方法であっ
て、絶縁層を形成する前に、ｎ型薄膜トランジスタ形成
領域のガラス基板上に金属膜を形成するとともに、ｎ型
薄膜トランジスタのソースおよびドレイン領域を形成す
るためのｎ型不純物を注入した後で、かつｐ型薄膜トラ
ンジスタのソースおよびドレイン領域を形成するための
ｐ型不純物を注入する前に、紫外域から赤外域までの広
波長域の非可干渉性の光を発する光源を用いてアニール
することによりｎ型不純物の活性化処理を行うことを特
徴とする。According to a ninth aspect of the present invention, in the method of manufacturing a thin film integrated circuit device, an island-shaped polycrystalline silicon film is formed on a glass substrate via an insulating layer, and a gate is formed on the polycrystalline silicon film via a gate insulating film. A method of manufacturing a thin film integrated circuit device including an n-type and a p-type thin film transistor in which an electrode is formed and a source and a drain region are formed in a polycrystalline silicon film, wherein an n-type thin film transistor is formed before forming an insulating layer. Forming a metal film on the glass substrate in the region, implanting an n-type impurity for forming the source and drain regions of the n-type thin film transistor, and forming a p-type thin film transistor for forming the source and drain regions. Before injecting the type impurity, n is annealed by using a light source that emits incoherent light in a wide wavelength range from the ultraviolet region to the infrared region. And performing activation treatment of the impurity.
【００２３】この製造方法によれば、ｎ型薄膜トランジ
スタの多結晶シリコン膜のソースおよびドレイン領域の
ｎ型不純物のアニールによる活性化を行う際、多結晶シ
リコン膜の下に絶縁層を介して設けられた金属膜にアニ
ールによる熱が吸収蓄積され、その熱が多結晶シリコン
膜に対して相乗的に作用し、活性化の効率を高めること
ができる。したがって、従来のように活性化の効率を高
めるため、多結晶シリコン膜の面積を大きくすることに
よる素子サイズの増加や、アニールのランプパワーを高
くしたり照射時間を長くすることによるガラス基板の損
傷を防止することができる。According to this manufacturing method, when activating the source and drain regions of the polycrystalline silicon film of the n-type thin film transistor by annealing the n-type impurities, the polycrystalline silicon film is provided below the polycrystalline silicon film via the insulating layer. The heat generated by the annealing is absorbed and accumulated in the metal film, and the heat acts synergistically on the polycrystalline silicon film to increase the activation efficiency. Therefore, in order to increase the activation efficiency as in the conventional case, the element size is increased by enlarging the area of the polycrystalline silicon film, and the glass substrate is damaged by increasing the lamp power for annealing or extending the irradiation time. Can be prevented.
【００２４】請求項１０記載の薄膜集積回路装置の製造
方法は、請求項９記載の薄膜集積回路装置の製造方法に
おいて、金属膜は、ｎ型薄膜トランジスタの島状の多結
晶シリコン膜と同じ大きさまたはそれよりも若干大きい
形状に形成することを特徴とする。これにより、金属膜
がアニールにより吸収した熱を多結晶シリコン膜に効果
的に供給することができ、より活性化の効率を高めるこ
とができる。According to a tenth aspect of the present invention, in the method of manufacturing a thin film integrated circuit device according to the ninth aspect, the metal film has the same size as the island-shaped polycrystalline silicon film of the n-type thin film transistor. Alternatively, it is characterized in that it is formed in a slightly larger shape. Thereby, the heat absorbed by the metal film by the annealing can be effectively supplied to the polycrystalline silicon film, and the activation efficiency can be further increased.
【００２５】請求項１１記載の薄膜集積回路装置の製造
方法は、請求項９または１０記載の薄膜集積回路装置の
製造方法において、金属膜とゲート電極とを同一材料で
形成することを特徴とする。これにより、金属膜とゲー
ト電極の形成膜を成膜するのに同一装置で行える。[0025] A method of manufacturing a thin film integrated circuit device according to claim 11 is the method of manufacturing a thin film integrated circuit device according to claim 9 or 10, wherein the metal film and the gate electrode are formed of the same material. . This allows the same apparatus to form the metal film and the gate electrode formation film.
【００２６】請求項１２記載の薄膜集積回路装置の製造
方法は、請求項９，１０または１１記載の薄膜集積回路
装置において、アニールはガラス基板の両面に光を照射
することを特徴とする。これにより、活性化の効率をさ
らにより高めることができる。According to a twelfth aspect of the present invention, there is provided a method of manufacturing a thin film integrated circuit device according to the ninth, tenth, or eleventh aspect, wherein the annealing irradiates light to both surfaces of the glass substrate. Thereby, the activation efficiency can be further improved.
【００２７】請求項１３記載の液晶表示装置は、複数の
画素電極とこの各画素電極に接続された複数のｎ型薄膜
トランジスタとを設けた第１の基板と、画素電極と対向
配置する透明電極を設けた第２の基板との間に、液晶層
を挟持し、第１の基板の外側にバックライトを配置した
液晶表示装置であって、ｎ型薄膜トランジスタとして請
求項１または２記載の薄膜トランジスタを用いたことを
特徴とする。According to a thirteenth aspect of the present invention, there is provided a liquid crystal display device comprising: a first substrate provided with a plurality of pixel electrodes and a plurality of n-type thin film transistors connected to each of the pixel electrodes; and a transparent electrode opposed to the pixel electrodes. 3. A liquid crystal display device in which a liquid crystal layer is interposed between a second substrate provided and a backlight disposed outside the first substrate, wherein the thin film transistor according to claim 1 or 2 is used as an n-type thin film transistor. It is characterized by having been.
【００２８】これにより、ｎ型薄膜トランジスタの素子
サイズを小さくし、高精細な液晶表示パネルを実現でき
る。また、薄膜トランジスタに設けられた金属膜がバッ
クライトの光の多結晶シリコン膜への入射を遮断するた
め、バックライト光による光電流の発生を抑制する効果
も得られ、クロストークの発生も抑制でき、液晶表示装
置の表示特性を向上させることができる。Thus, the element size of the n-type thin film transistor can be reduced, and a high-definition liquid crystal display panel can be realized. In addition, since the metal film provided in the thin film transistor blocks light from the backlight from entering the polycrystalline silicon film, an effect of suppressing generation of a photocurrent due to backlight light can be obtained, and generation of crosstalk can be suppressed. In addition, the display characteristics of the liquid crystal display device can be improved.
【００２９】[0029]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。以下で説明する第１お
よび第２の実施の形態では、ｎ型薄膜トランジスタとｐ
型薄膜トランジスタとを有する薄膜集積回路装置につい
て説明する。Embodiments of the present invention will be described below with reference to the drawings. In the first and second embodiments described below, an n-type thin film transistor
A thin film integrated circuit device having a thin film transistor will be described.
【００３０】〔第１の実施の形態〕図１および図３は本
発明の第１の実施の形態の薄膜集積回路装置の製造方法
を示し、図１は同薄膜集積回路装置におけるｎ型薄膜ト
ランジスタの製造工程断面図、図３は同薄膜集積回路装
置におけるｐ型薄膜トランジスタの製造工程断面図であ
る。[First Embodiment] FIGS. 1 and 3 show a method of manufacturing a thin film integrated circuit device according to a first embodiment of the present invention. FIG. 1 shows a method of manufacturing an n-type thin film transistor in the thin film integrated circuit device. FIG. 3 is a sectional view showing a manufacturing process of the p-type thin film transistor in the thin film integrated circuit device.
【００３１】まず図１(a) に示すように、ガラス基板１
１にスパッタ法にてＭｏ・Ｗ合金からなる金属膜３１を
１００ｎｍ形成し、その金属膜３１を島状に加工する。
次にプラズマＣＶＤ法にてバッファー層１２（絶縁層）
となる酸化シリコン膜を４００ｎｍ形成する。その後、
バッファー層１２を形成したガラス基板１１を大気中に
取り出すことなくプラズマＣＶＤ法にて非晶質シリコン
（ａ−Ｓｉ) 膜を５０ｎｍ堆積する。ついでａ−Ｓｉ膜
中の水素を低減するため１Torrの減圧窒素雰囲気下で４
５０℃、６０分の熱処理を行った後、エキシマレーザー
アニールにてａ−Ｓｉ膜１３を多結晶化して多結晶シリ
コン（poly−Ｓｉ）膜１３を形成する。エキシマレーザ
ーは波長３０８ｎｍのＸｅＣｌエキシマレーザーを用
い、照射は真空中、エネルギー密度は３５０ｍＪ／ｃｍ
2 、平均照射数は３５shot/pointである。ａ−Ｓｉ膜を
結晶化してpoly−Ｓｉ膜１３を形成した後、poly−Ｓｉ
膜１３を島状に加工する。本実施の形態では島状のpoly
−Ｓｉ膜１３と同一形状となるように、金属膜３１を加
工している。次に、ゲート絶縁膜１４となる酸化シリコ
ン膜９０ｎｍを形成し、その上に、Ｍｏ・Ｗ合金からな
るゲート電極１５を形成する。以上はｎ型薄膜トランジ
スタの工程について説明しているが、ｐ型薄膜トランジ
スタについては島状の金属膜３１以外は同時に形成さ
れ、ここまでの工程で図３(a) に示されるゲート電極１
５まで形成される。First, as shown in FIG.
First, a metal film 31 made of a Mo.W alloy is formed to a thickness of 100 nm by a sputtering method, and the metal film 31 is processed into an island shape.
Next, the buffer layer 12 (insulating layer) is formed by the plasma CVD method.
Is formed to a thickness of 400 nm. afterwards,
An amorphous silicon (a-Si) film is deposited to a thickness of 50 nm by a plasma CVD method without taking out the glass substrate 11 on which the buffer layer 12 is formed into the atmosphere. Then, in order to reduce the hydrogen in the a-Si film, a 4 Torr atmosphere under a reduced pressure nitrogen atmosphere of 1 Torr.
After heat treatment at 50 ° C. for 60 minutes, the a-Si film 13 is polycrystallized by excimer laser annealing to form a polycrystalline silicon (poly-Si) film 13. As the excimer laser, a XeCl excimer laser having a wavelength of 308 nm is used, irradiation is performed in a vacuum, and the energy density is 350 mJ / cm.
2. The average number of irradiation is 35 shot / point. After crystallizing the a-Si film to form a poly-Si film 13, the poly-Si film 13 is formed.
The film 13 is processed into an island shape. In the present embodiment, island-shaped poly
-The metal film 31 is processed so as to have the same shape as the Si film 13. Next, a silicon oxide film 90 nm to be the gate insulating film 14 is formed, and a gate electrode 15 made of a Mo.W alloy is formed thereon. The above description has been given of the step of the n-type thin film transistor. However, the p-type thin film transistor is formed simultaneously except for the island-shaped metal film 31, and the gate electrode 1 shown in FIG.
5 are formed.
【００３２】続いて図１(a) に示されるｎ型薄膜トラン
ジスタ領域では、ゲート電極１５をマスクとしてＬＤＤ
領域を形成するためｎ型不純物を注入する。ここでは燐
イオンを加速電圧７０ｋｅＶ，ドーズ量１×１０13／ｃ
ｍ2 にて注入した。Subsequently, in the n-type thin film transistor region shown in FIG.
An n-type impurity is implanted to form a region. Here, phosphorous ions are accelerated at an acceleration voltage of 70 keV and a dose of 1 × 10 13 / c.
It was injected in m 2.
【００３３】次に図１(b) に示すように、ｎ型薄膜トラ
ンジスタのＬＤＤ領域を被覆するようにフォトレジスト
２５にて不純物注入用のマスクを形成し、ｎ型薄膜トラ
ンジスタのソースおよびドレイン領域を形成するためｎ
型不純物を注入する。ここでは燐イオンを加速電圧７０
ｋｅＶ，ドーズ量１×１０15／ｃｍ2 にて注入した。図
１(b) において、１３ａはチャネル領域となる真性半導
体領域、１３ｂはＬＤＤ領域となる低濃度ｎ型不純物注
入領域、１３ｃはソースおよびドレイン領域（ＳＤ領
域）となる高濃度ｎ型不純物注入領域である。Next, as shown in FIG. 1B, a mask for impurity implantation is formed with a photoresist 25 so as to cover the LDD region of the n-type thin film transistor, and the source and drain regions of the n-type thin film transistor are formed. N
Implant type impurities. In this case, the phosphorous ions are supplied at an accelerating voltage of 70
The implantation was performed at a keV and a dose of 1 × 10 15 / cm 2 . In FIG. 1B, 13a is an intrinsic semiconductor region serving as a channel region, 13b is a low concentration n-type impurity implantation region serving as an LDD region, and 13c is a high concentration n-type impurity implantation region serving as source and drain regions (SD regions). It is.
【００３４】続いて図１(c) に示すように、ＲＴＡによ
り、注入した不純物の活性化処理を行う。活性化に使用
したＲＴＡ装置は光源がＸｅランプで、ランプパワーは
１４ｋＷ、基板送り速度は１４ｍｍ／秒である。Subsequently, as shown in FIG. 1C, activation treatment of the implanted impurities is performed by RTA. The RTA apparatus used for activation has a Xe lamp as a light source, a lamp power of 14 kW, and a substrate feeding speed of 14 mm / sec.
【００３５】次に図３(a) に示されるｐ型薄膜トランジ
スタ領域に、ソースおよびドレイン領域を形成するため
ゲート電極１５をマスクとしてｐ型不純物を注入する。
ここでは硼素イオンを加速電圧６０ｋｅＶ，ドーズ量１
×１０14／ｃｍ2 にて注入した。図３(a) において、１
３ｄはチャネル領域となる真性半導体領域、１３ｅはソ
ースおよびドレイン領域（ＳＤ領域）となるｐ型不純物
注入領域である。Next, a p-type impurity is implanted into the p-type thin film transistor region shown in FIG. 3A using the gate electrode 15 as a mask to form source and drain regions.
Here, boron ions are accelerated at a voltage of 60 keV and a dose of 1
The injection was performed at × 10 14 / cm 2 . In FIG. 3A, 1
3d is an intrinsic semiconductor region serving as a channel region, and 13e is a p-type impurity-implanted region serving as source and drain regions (SD regions).
【００３６】次に図１(d) および図３(b) に示されるよ
うに、ｎ型およびｐ型薄膜トランジスタ領域に、層間絶
縁膜１６となる酸化シリコン膜を２００ｎｍ形成する。
層間絶縁膜１６の形成後にｐ型薄膜トランジスタ領域に
注入したｐ型不純物の活性化をＲＴＡまたは熱炉にて行
う。その後、コンタクトホールを開口し、ＴｉとＡｌの
積層膜からなる配線２１，２２を形成する。最後に、窒
化シリコンからなる保護絶縁膜２３を形成し、水素雰囲
気でのアニールを行うことで、poly−Ｓｉ膜１３中の未
結合手を水素にて補償し特性を向上させ薄膜トランジス
タが完成する。アニールは２５０℃〜４００℃の温度範
囲で３０分〜３時間程度行うことが望ましく、ここでは
アニール温度３５０℃，アニール時間１時間を選択し
た。Next, as shown in FIGS. 1D and 3B, a 200-nm-thick silicon oxide film serving as the interlayer insulating film 16 is formed in the n-type and p-type thin film transistor regions.
Activation of the p-type impurity implanted into the p-type thin film transistor region after the formation of the interlayer insulating film 16 is performed by RTA or a heating furnace. Thereafter, contact holes are opened, and wirings 21 and 22 made of a laminated film of Ti and Al are formed. Finally, a protective insulating film 23 made of silicon nitride is formed, and annealing is performed in a hydrogen atmosphere, thereby compensating for dangling bonds in the poly-Si film 13 with hydrogen, improving characteristics, and completing a thin film transistor. Annealing is desirably performed in a temperature range of 250 ° C. to 400 ° C. for about 30 minutes to 3 hours. Here, an annealing temperature of 350 ° C. and an annealing time of 1 hour were selected.
【００３７】なお、図１(a) と図１(b) のｎ型薄膜トラ
ンジスタ領域への不純物注入時にはｐ型薄膜トランジス
タ領域はフォトレジスト（図示せず）でマスクされ、図
３(a) のｐ型薄膜トランジスタ領域への不純物注入時に
はｎ型薄膜トランジスタ領域はフォトレジスト（図示せ
ず）でマスクされている。When impurities are implanted into the n-type thin film transistor region shown in FIGS. 1A and 1B, the p-type thin film transistor region is masked with a photoresist (not shown), and the p-type thin film transistor region shown in FIG. When impurities are implanted into the thin film transistor region, the n-type thin film transistor region is masked with a photoresist (not shown).
【００３８】以上のように本実施の形態によれば、ｎ型
薄膜トランジスタについて、バッファー層１２を介して
poly−Ｓｉ膜１３の下に金属膜３１を形成しているた
め、ＲＴＡによりｎ型薄膜トランジスタのpoly−Ｓｉ膜
１３に注入した不純物の活性化を行う際、バッファー層
１２下の金属膜３１がＲＴＡによる熱を蓄積する作用を
有する。これにより注入した不純物の活性化が必要なpo
ly−Ｓｉ膜１３の領域には、ＲＴＡのＸｅランプ光の吸
収に加え、バッファー層１２下の金属膜３１からも熱供
給が行われ、効率的に熱が供給されて活性化の効率を高
めることができる。したがって、従来のように活性化の
効率を高めるため、poly−Ｓｉ膜１３の面積を大きくす
ることによる素子サイズの増加や、ＲＴＡのランプパワ
ーを高くしたり照射時間を長くすることによるガラス基
板１１の損傷を防止することができる。As described above, according to the present embodiment, the n-type thin film transistor is interposed via the buffer layer 12.
Since the metal film 31 is formed under the poly-Si film 13, when the impurity implanted into the poly-Si film 13 of the n-type thin film transistor is activated by RTA, the metal film 31 under the buffer layer 12 is formed by RTA. Has the effect of accumulating heat due to This requires activation of the implanted impurities.
In the region of the ly-Si film 13, in addition to the absorption of the Xe lamp light of the RTA, heat is also supplied from the metal film 31 below the buffer layer 12, so that heat is efficiently supplied and the activation efficiency is increased. be able to. Therefore, in order to increase the activation efficiency as in the prior art, the element size is increased by enlarging the area of the poly-Si film 13 or the glass substrate 11 is increased by increasing the lamp power of the RTA or extending the irradiation time. Damage can be prevented.
【００３９】〔第２の実施の形態〕図２および図３は本
発明の第２の実施の形態の薄膜集積回路装置の製造方法
を示し、図２は同薄膜集積回路装置におけるｎ型薄膜ト
ランジスタの製造工程断面図、図３は同薄膜集積回路装
置におけるｐ型薄膜トランジスタの製造工程断面図であ
る。[Second Embodiment] FIGS. 2 and 3 show a method of manufacturing a thin film integrated circuit device according to a second embodiment of the present invention. FIG. FIG. 3 is a sectional view showing a manufacturing process of the p-type thin film transistor in the thin film integrated circuit device.
【００４０】まず図２(a) に示すように、ガラス基板１
１にスパッタ法にてＭｏ・Ｗ合金からなる金属膜３１を
１００ｎｍ形成し、その金属膜３１を島状に加工する。
次にプラズマＣＶＤ法にてバッファー層１２（絶縁層）
となる酸化シリコン膜を４００ｎｍ形成する。その後、
バッファー層１２を形成したガラス基板１１を大気中に
取り出すことなくプラズマＣＶＤ法にて非晶質シリコン
（ａ−Ｓｉ) 膜を５０ｎｍ堆積する。ついでａ−Ｓｉ膜
中の水素を低減するため１Torrの減圧窒素雰囲気下で４
５０℃、６０分の熱処理を行った後、エキシマレーザー
アニールにてａ−Ｓｉ膜１３を多結晶化して多結晶シリ
コン（poly−Ｓｉ）膜１３を形成する。エキシマレーザ
ーは波長３０８ｎｍのＸｅＣｌエキシマレーザーを用
い、照射は真空中、エネルギー密度は３５０ｍＪ／ｃｍ
2 、平均照射数は３５shot/pointである。ａ−Ｓｉ膜を
結晶化してpoly−Ｓｉ膜１３を形成した後、poly−Ｓｉ
膜１３を島状に加工する。本実施の形態では島状のpoly
−Ｓｉ膜１３と同一形状となるように、金属膜３１を加
工している。First, as shown in FIG.
First, a metal film 31 made of a Mo.W alloy is formed to a thickness of 100 nm by a sputtering method, and the metal film 31 is processed into an island shape.
Next, the buffer layer 12 (insulating layer) is formed by the plasma CVD method.
Is formed to a thickness of 400 nm. afterwards,
An amorphous silicon (a-Si) film is deposited to a thickness of 50 nm by a plasma CVD method without taking out the glass substrate 11 on which the buffer layer 12 is formed into the atmosphere. Then, in order to reduce the hydrogen in the a-Si film, a 4 Torr atmosphere under a reduced pressure nitrogen atmosphere of 1 Torr.
After heat treatment at 50 ° C. for 60 minutes, the a-Si film 13 is polycrystallized by excimer laser annealing to form a polycrystalline silicon (poly-Si) film 13. As the excimer laser, a XeCl excimer laser having a wavelength of 308 nm is used, irradiation is performed in a vacuum, and the energy density is 350 mJ / cm.
2. The average number of irradiation is 35 shot / point. After crystallizing the a-Si film to form a poly-Si film 13, the poly-Si film 13 is formed.
The film 13 is processed into an island shape. In the present embodiment, island-shaped poly
-The metal film 31 is processed so as to have the same shape as the Si film 13.
【００４１】続いて図２(a) に示すように、ｎ型薄膜ト
ランジスタのチャネル領域およびＬＤＤ領域を被覆する
ようにフォトレジスト２５にて不純物注入用のマスクを
形成し、ｎ型薄膜トランジスタのソースおよびドレイン
領域を形成するためｎ型不純物を注入する。ここでは燐
イオンを加速電圧７０ｋｅＶ，ドーズ量１×１０15／ｃ
ｍ2 にて注入した。Subsequently, as shown in FIG. 2A, a mask for impurity implantation is formed with a photoresist 25 so as to cover the channel region and the LDD region of the n-type thin film transistor. An n-type impurity is implanted to form a region. Here, phosphorous ions are accelerated at an acceleration voltage of 70 keV and a dose of 1 × 10 15 / c.
It was injected in m 2.
【００４２】次に、図２(b) に示すように、ゲート絶縁
膜１４となる酸化シリコン膜９０ｎｍを形成し、その上
にＭｏ・Ｗ合金からなるゲート電極１５を形成する。以
上はｎ型薄膜トランジスタの工程について説明している
が、ｐ型薄膜トランジスタについては島状の金属膜３１
の形成とｎ型不純物の注入以外のものは同時に形成さ
れ、ここまでの工程で図３(a) に示されるゲート電極１
５まで形成される。Next, as shown in FIG. 2B, a silicon oxide film 90 nm to be a gate insulating film 14 is formed, and a gate electrode 15 made of a Mo.W alloy is formed thereon. The above is the description of the process for the n-type thin film transistor.
3 and the implantation other than the implantation of the n-type impurity are formed at the same time, and the gate electrode 1 shown in FIG.
5 are formed.
【００４３】続いて図２(b) に示すように、ＲＴＡによ
り、ｎ型薄膜トランジスタのソースおよびドレイン領域
に注入した不純物の活性化処理を行う。活性化に使用し
たＲＴＡ装置は光源がＸｅランプで、ランプパワーは１
４ｋＷ、基板送り速度は１４ｍｍ／秒である。Subsequently, as shown in FIG. 2 (b), an impurity is implanted into the source and drain regions of the n-type thin film transistor by RTA. The RTA device used for the activation was a Xe lamp with a light source of 1
4 kW, the substrate feeding speed is 14 mm / sec.
【００４４】次に図３(a) に示されるｐ型薄膜トランジ
スタ領域に、ソースおよびドレイン領域を形成するため
ゲート電極１５をマスクとしてｐ型不純物を注入する。
ここでは硼素イオンを加速電圧６０ｋｅＶ，ドーズ量１
×１０14／ｃｍ2 にて注入した。Next, a p-type impurity is implanted into the p-type thin film transistor region shown in FIG. 3A using the gate electrode 15 as a mask to form source and drain regions.
Here, boron ions are accelerated at a voltage of 60 keV and a dose of 1
The injection was performed at × 10 14 / cm 2 .
【００４５】次に図２(c) に示すように、ｎ型薄膜トラ
ンジスタ領域で、ゲート電極１５をマスクとしてＬＤＤ
領域を形成するためｎ型不純物を注入する。ここでは燐
イオンを加速電圧７０ｋｅＶ，ドーズ量１×１０13／ｃ
ｍ2 にて注入した。図２(b)，(c) において、１３ａは
チャネル領域となる真性半導体領域、１３ｂはＬＤＤ領
域となる低濃度ｎ型不純物注入領域、１３ｃはソースお
よびドレイン領域（ＳＤ領域）となる高濃度ｎ型不純物
注入領域である。Next, as shown in FIG. 2C, in the n-type thin film transistor region, the LDD is
An n-type impurity is implanted to form a region. Here, phosphorous ions are accelerated at an acceleration voltage of 70 keV and a dose of 1 × 10 13 / c.
It was injected in m 2. 2 (b) and 2 (c), 13a is an intrinsic semiconductor region serving as a channel region, 13b is a low-concentration n-type impurity implantation region serving as an LDD region, and 13c is a high-concentration n region serving as a source and drain region (SD region). Type impurity implantation region.
【００４６】次に図２(d) および図３(b) に示されるよ
うに、ｎ型およびｐ型薄膜トランジスタ領域に、層間絶
縁膜１６となる酸化シリコン膜を２００ｎｍ形成する。
層間絶縁膜１６の形成後に、ｎ型薄膜トランジスタ領域
にＬＤＤ領域を形成するために注入したｎ型不純物の活
性化をＲＴＡまたは熱炉にて行う。その後、コンタクト
ホールを開口し、ＴｉとＡｌの積層膜からなる配線２
１，２２を形成する。最後に、窒化シリコンからなる保
護絶縁膜２３を形成し、水素雰囲気でのアニールを行う
ことで、poly−Ｓｉ膜１３中の未結合手を水素にて補償
し特性を向上させ薄膜トランジスタが完成する。アニー
ルは２５０℃〜４００℃の温度範囲で３０分〜３時間程
度行うことが望ましく、ここではアニール温度３５０
℃，アニール時間１時間を選択した。Next, as shown in FIGS. 2D and 3B, a 200-nm-thick silicon oxide film serving as the interlayer insulating film 16 is formed in the n-type and p-type thin film transistor regions.
After the formation of the interlayer insulating film 16, the n-type impurity implanted for forming the LDD region in the n-type thin film transistor region is activated by RTA or a heating furnace. Thereafter, a contact hole is opened, and a wiring 2 made of a laminated film of Ti and Al is formed.
1 and 22 are formed. Finally, a protective insulating film 23 made of silicon nitride is formed, and annealing is performed in a hydrogen atmosphere, thereby compensating for dangling bonds in the poly-Si film 13 with hydrogen, improving characteristics, and completing a thin film transistor. Annealing is desirably performed in a temperature range of 250 ° C. to 400 ° C. for about 30 minutes to 3 hours.
C. and an annealing time of 1 hour were selected.
【００４７】なお、図２(a) と図２(c) のｎ型薄膜トラ
ンジスタ領域への不純物注入時にはｐ型薄膜トランジス
タ領域はフォトレジスト（図示せず）でマスクされ、図
３(a) のｐ型薄膜トランジスタ領域への不純物注入時に
はｎ型薄膜トランジスタ領域はフォトレジスト（図示せ
ず）でマスクされている。When impurities are implanted into the n-type thin film transistor region shown in FIGS. 2A and 2C, the p-type thin film transistor region is masked with a photoresist (not shown), and the p-type thin film transistor region shown in FIG. When impurities are implanted into the thin film transistor region, the n-type thin film transistor region is masked with a photoresist (not shown).
【００４８】以上のように本実施の形態によれば、第１
の実施の形態同様、ｎ型薄膜トランジスタについて、バ
ッファー層１２を介してpoly−Ｓｉ膜１３の下に金属膜
３１を形成しているため、ＲＴＡによりｎ型薄膜トラン
ジスタのpoly−Ｓｉ膜１３に注入した不純物の活性化を
行う際、その活性化の効率を高めることができ、従来の
ように、poly−Ｓｉ膜１３の面積を大きくすることによ
る素子サイズの増加や、ＲＴＡのランプパワーを高くし
たり照射時間を長くすることによるガラス基板１１の損
傷を防止することができる。As described above, according to the present embodiment, the first
Since the metal film 31 is formed under the poly-Si film 13 via the buffer layer 12 for the n-type thin film transistor, the impurity implanted into the poly-Si film 13 of the n-type thin film transistor by RTA is similar to the embodiment. When the activation is performed, the efficiency of the activation can be increased, and the element size is increased by increasing the area of the poly-Si film 13 and the lamp power of the RTA is increased or irradiation is performed as in the related art. It is possible to prevent the glass substrate 11 from being damaged by lengthening the time.
【００４９】上記の第１および第２の実施の形態におけ
る製造方法により作製されたｎ型薄膜トランジスタで
は、移動度１５０ｃｍ2 ／Ｖ・ｓｅｃ、しきい値Ｖth＝
２．０Ｖという優れた特性が得られ、ｎ型薄膜トランジ
スタの諸特性を向上することができた。In the n-type thin film transistor manufactured by the manufacturing method according to the first and second embodiments, the mobility is 150 cm 2 / V · sec and the threshold value V th =
An excellent characteristic of 2.0 V was obtained, and various characteristics of the n-type thin film transistor could be improved.
【００５０】なお、上記第１および第２の実施の形態で
は、ｎ型薄膜トランジスタとｐ型薄膜トランジスタとを
有する薄膜集積回路装置について説明したが、ｎ型薄膜
トランジスタのみの構成について、図１，図２に示され
る構成およびその製造方法を適用することで、前述の効
果が得られることは言うまでもない。また、上記実施の
形態のように、ｎ型薄膜トランジスタにＬＤＤ領域を設
けることによりリーク電流の低減の効果を得ることがで
きる。In the first and second embodiments, a thin film integrated circuit device having an n-type thin film transistor and a p-type thin film transistor has been described. It goes without saying that the above-described effects can be obtained by applying the configuration shown and the manufacturing method thereof. Further, by providing an LDD region in an n-type thin film transistor as in the above embodiment, the effect of reducing leakage current can be obtained.
【００５１】また、上記第１および第２の実施の形態で
は、島状のpoly−Ｓｉ膜１３の直下に同じ大きさの島状
の金属膜３１を形成したが、金属膜３１がpoly−Ｓｉ膜
１３と同じかそれよりも若干大きい形状で、金属膜３１
の形成領域内にpoly−Ｓｉ膜１３が形成されてあれば、
金属膜３１がＲＴＡにより吸収した熱をpoly−Ｓｉ膜１
３に効果的に供給することができる。In the first and second embodiments, the island-shaped metal film 31 having the same size is formed immediately below the island-shaped poly-Si film 13. A metal film 31 having the same shape as or slightly larger than the film 13;
If the poly-Si film 13 is formed in the formation region of
The heat absorbed by the metal film 31 by RTA is applied to the poly-Si film 1.
3 can be supplied effectively.
【００５２】また、金属膜３１の材料としては、高耐熱
性と高吸熱性の点から、高融点で熱容量の大きい金属材
料が望ましく、第１および第２の実施の形態のようにゲ
ート電極１５と同一材料とすることにより、金属膜３１
とゲート電極１５の形成膜を同一の装置で形成できる。The material of the metal film 31 is desirably a metal material having a high melting point and a large heat capacity from the viewpoint of high heat resistance and high heat absorption, and as in the first and second embodiments, By using the same material as the metal film 31
And the formation film of the gate electrode 15 can be formed by the same apparatus.
【００５３】また、第１および第２の実施の形態では、
ＲＴＡによるｎ型不純物の活性化処理を行うのに、ＲＴ
Ａによるランプ光をガラス基板１１の表面側から照射す
るようにしたが、さらにガラス基板１１の裏面側からも
照射するようにし、両面から照射することにより、活性
化の効率をさらにより高めることができる。In the first and second embodiments,
In order to perform the activation process of the n-type impurity by RTA, RT
Although the lamp light by A is irradiated from the front side of the glass substrate 11, it is also irradiated from the back side of the glass substrate 11, and the irradiation efficiency is further improved by irradiating from both sides. it can.
【００５４】また、図１および図２のｎ型薄膜トランジ
スタを液晶表示装置の画素電極のスイッチング素子とし
て用いた場合、すなわち複数の画素電極とこの各画素電
極に接続された複数のｎ型薄膜トランジスタとを設けた
第１の基板と、画素電極と対向配置する透明電極を設け
た第２の基板との間に、液晶層を挟持して液晶表示パネ
ルを構成し、この液晶表示パネルの第１の基板の外側に
バックライトを配置した液晶表示装置において、ｎ型薄
膜トランジスタとして図１や図２の薄膜トランジスタを
用いることにより、ｎ型薄膜トランジスタの素子サイズ
を小さくし、高精細な液晶表示パネルを実現できる。ま
た、薄膜トランジスタに設けられた金属膜がバックライ
ト光の多結晶シリコン膜への入射を遮断するため、バッ
クライト光による光電流の発生を抑制する効果も得ら
れ、クロストークの発生も抑制でき、液晶表示装置の表
示特性を向上させることができる。When the n-type thin film transistor of FIGS. 1 and 2 is used as a switching element of a pixel electrode of a liquid crystal display device, that is, a plurality of pixel electrodes and a plurality of n-type thin film transistors connected to each pixel electrode are formed. A liquid crystal display panel is formed by sandwiching a liquid crystal layer between a first substrate provided and a second substrate provided with a transparent electrode disposed to face a pixel electrode, and the first substrate of the liquid crystal display panel is provided. In the liquid crystal display device in which a backlight is disposed outside the device, the element size of the n-type thin film transistor can be reduced by using the thin film transistor of FIGS. 1 and 2 as the n-type thin film transistor, and a high-definition liquid crystal display panel can be realized. Further, since the metal film provided in the thin film transistor blocks incidence of backlight light to the polycrystalline silicon film, an effect of suppressing generation of a photocurrent due to backlight light can be obtained, and generation of crosstalk can be suppressed. The display characteristics of the liquid crystal display device can be improved.
【００５５】[0055]
【発明の効果】以上のように本発明によれば、ｎ型薄膜
トランジスタの多結晶シリコン膜の下に絶縁層を介して
金属膜を形成しているため、多結晶シリコン膜のソース
およびドレイン領域のｎ型不純物のアニールによる活性
化を行う際、多結晶シリコン膜の下の金属膜にアニール
による熱が吸収蓄積され、その熱が多結晶シリコン膜に
対して相乗的に作用し、活性化の効率を高めることがで
きる。したがって、従来のように活性化の効率を高める
ため、多結晶シリコン膜の面積を大きくすることによる
素子サイズの増加や、アニールのランプパワーを高くし
たり照射時間を長くすることによるガラス基板の損傷を
防止することができる。As described above, according to the present invention, since the metal film is formed below the polycrystalline silicon film of the n-type thin film transistor via the insulating layer, the source and drain regions of the polycrystalline silicon film can be formed. When activating the n-type impurity by annealing, the heat from the annealing is absorbed and accumulated in the metal film below the polycrystalline silicon film, and the heat acts synergistically on the polycrystalline silicon film to increase the activation efficiency. Can be increased. Therefore, in order to increase the activation efficiency as in the conventional case, the element size is increased by enlarging the area of the polycrystalline silicon film, and the glass substrate is damaged by increasing the lamp power for annealing or extending the irradiation time. Can be prevented.
【００５６】さらに、この構成の薄膜トランジスタをＴ
ＦＴ型の液晶表示装置に用いることにより、薄膜トラン
ジスタの素子サイズを小さくし、高精細な液晶表示パネ
ルを実現できる。また、薄膜トランジスタに設けられた
金属膜がバックライトの光の多結晶シリコン膜への入射
を遮断するため、バックライト光による光電流の発生を
抑制する効果も得られ、クロストークの発生も抑制で
き、液晶表示装置の表示特性を向上させることができ
る。Further, the thin film transistor having this structure is referred to as T
By using the thin film transistor in an FT type liquid crystal display device, the element size of the thin film transistor can be reduced and a high definition liquid crystal display panel can be realized. In addition, since the metal film provided in the thin film transistor blocks light from the backlight from entering the polycrystalline silicon film, the effect of suppressing the generation of a photocurrent due to the backlight and the occurrence of crosstalk can be suppressed. In addition, the display characteristics of the liquid crystal display device can be improved.
【００５７】このように本発明は、薄膜トランジスタの
特性および信頼性を向上させ、さらにはＴＦＴ型液晶表
示装置の表示特性も向上させることができる。As described above, according to the present invention, the characteristics and reliability of the thin film transistor can be improved, and further, the display characteristics of the TFT type liquid crystal display device can be improved.
【図１】本発明の第１の実施の形態における薄膜集積回
路装置が有するｎ型薄膜トランジスタの製造工程断面
図。FIG. 1 is a sectional view of a manufacturing process of an n-type thin film transistor included in a thin film integrated circuit device according to a first embodiment of the present invention.
【図２】本発明の第２の実施の形態における薄膜集積回
路装置が有するｎ型薄膜トランジスタの製造工程断面
図。FIG. 2 is a cross-sectional view illustrating a manufacturing process of an n-type thin film transistor included in a thin film integrated circuit device according to a second embodiment of the present invention.
【図３】本発明の第１，第２の実施の形態における薄膜
集積回路装置が有するｐ型薄膜トランジスタの製造工程
断面図。FIG. 3 is a cross-sectional view illustrating a manufacturing process of a p-type thin film transistor included in the thin film integrated circuit device according to the first and second embodiments of the present invention.
【図４】従来の薄膜トランジスタの製造工程断面図。FIG. 4 is a sectional view showing a manufacturing process of a conventional thin film transistor.
１１ ガラス基板 １２ バッファー層 １３ 多結晶シリコン膜 １３ａ 真性半導体領域 １３ｂ 低濃度ｎ型不純物注入領域 １３ｃ 高濃度ｎ型不純物注入領域 １３ｄ 真性半導体領域 １３ｅ ｐ型不純物注入領域 １４ ゲート絶縁膜 １５ ゲート電極 １６ 層間絶縁膜 ２１，２２ 配線 ２３ 保護絶縁膜 ２５ フォトレジスト ３１ 金属膜 Reference Signs List 11 glass substrate 12 buffer layer 13 polycrystalline silicon film 13a intrinsic semiconductor region 13b low concentration n-type impurity implantation region 13c high concentration n-type impurity implantation region 13d intrinsic semiconductor region 13e p-type impurity implantation region 14 gate insulating film 15 gate electrode 16 interlayer Insulating film 21, 22 Wiring 23 Protective insulating film 25 Photoresist 31 Metal film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｍ ６２７Ｆ Ｆターム(参考） 2H092 GA59 JA25 JA36 JA40 JA44 JA46 KA04 KA07 KA10 KA15 MA03 MA27 MA29 MA30 NA27 PA09 5F110 AA01 AA06 AA08 AA13 AA17 AA19 BB01 BB04 CC02 DD02 DD12 DD13 DD24 EE06 FF02 GG02 GG13 GG25 GG26 GG35 GG45 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL04 HL11 HM15 NN03 NN04 NN23 NN24 NN43 NN45 NN54 PP02 PP03 PP04 PP05 PP10 PP13 PP29 PP35 QQ09 QQ11 QQ24 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01L 29/78 617M 627F F-term (Reference) 2H092 GA59 JA25 JA36 JA40 JA44 JA46 KA04 KA07 KA10 KA15 MA03 MA27 MA29 MA30 NA27 PA09 5F110 AA01 AA06 AA08 AA13 AA17 AA19 BB01 BB04 CC02 DD02 DD12 DD13 DD24 EE06 FF02 GG02 GG13 GG25 GG26 GG35 GG45 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL04 HL11 HM15 NN03 PP04 NN03 NN03 PP04
Claims (13)
結晶シリコン膜を形成し、前記多結晶シリコン膜上にゲ
ート絶縁膜を介してゲート電極を形成し、前記多結晶シ
リコン膜にソースおよびドレイン領域を形成した薄膜ト
ランジスタであって、 前記多結晶シリコン膜の下に前記絶縁層を介して金属膜
を設けたことを特徴とする薄膜トランジスタ。An island-shaped polycrystalline silicon film is formed on a glass substrate with an insulating layer interposed therebetween, and a gate electrode is formed on the polycrystalline silicon film with a gate insulating film interposed therebetween. A thin film transistor having a source and a drain region, wherein a metal film is provided below the polycrystalline silicon film via the insulating layer.
じ大きさまたはそれよりも若干大きい形状であることを
特徴とする請求項１記載の薄膜トランジスタ。2. The thin film transistor according to claim 1, wherein the metal film has the same size as the island-shaped polycrystalline silicon film or a shape slightly larger than the same.
結晶シリコン膜を形成し、前記多結晶シリコン膜上にゲ
ート絶縁膜を介してゲート電極を形成し、前記多結晶シ
リコン膜にソースおよびドレイン領域を形成した薄膜ト
ランジスタの製造方法であって、 前記絶縁層を形成する前に、前記ガラス基板上に金属膜
を形成する工程と、 前記ソースおよびドレイン領域を形成するための不純物
を注入する工程と、 紫外域から赤外域までの広波長域の非可干渉性の光を発
する光源を用いてアニールすることにより前記不純物の
活性化処理を行う工程とを含むことを特徴とする薄膜ト
ランジスタの製造方法。3. An island-shaped polycrystalline silicon film is formed on a glass substrate via an insulating layer, a gate electrode is formed on the polycrystalline silicon film via a gate insulating film, and the polycrystalline silicon film is formed on the polycrystalline silicon film. A method for manufacturing a thin film transistor having source and drain regions formed therein, comprising: before forming the insulating layer, forming a metal film on the glass substrate; and implanting impurities for forming the source and drain regions. And a step of performing the impurity activation process by annealing using a light source that emits non-coherent light in a wide wavelength range from the ultraviolet region to the infrared region. Production method.
じ大きさまたはそれよりも若干大きい形状に形成するこ
とを特徴とする請求項３記載の薄膜トランジスタの製造
方法。4. The method according to claim 3, wherein the metal film is formed in the same size as the island-shaped polycrystalline silicon film or in a shape slightly larger than the same.
することを特徴とする請求項３または４記載の薄膜トラ
ンジスタの製造方法。5. The method according to claim 3, wherein the metal film and the gate electrode are formed of the same material.
することを特徴とする請求項３，４または５記載の薄膜
トランジスタの製造方法。6. The method according to claim 3, wherein the annealing irradiates light to both surfaces of the glass substrate.
結晶シリコン膜を形成し、前記多結晶シリコン膜上にゲ
ート絶縁膜を介してゲート電極を形成し、前記多結晶シ
リコン膜にソースおよびドレイン領域を形成したｎ型お
よびｐ型の薄膜トランジスタを備えた薄膜集積回路装置
であって、 前記ｎ型薄膜トランジスタの多結晶シリコン膜の下に前
記絶縁層を介して金属膜を設けたことを特徴とする薄膜
集積回路装置。7. An island-like polycrystalline silicon film is formed on a glass substrate via an insulating layer, a gate electrode is formed on the polycrystalline silicon film via a gate insulating film, and the polycrystalline silicon film is formed on the polycrystalline silicon film. A thin film integrated circuit device including n-type and p-type thin film transistors having source and drain regions formed therein, wherein a metal film is provided below the polycrystalline silicon film of the n-type thin film transistor via the insulating layer. Characteristic thin film integrated circuit device.
の多結晶シリコン膜と同じ大きさまたはそれよりも若干
大きい形状であることを特徴とする請求項７記載の薄膜
集積回路装置。8. The thin film integrated circuit device according to claim 7, wherein the metal film has the same size as or a shape slightly larger than the island-shaped polycrystalline silicon film of the n-type thin film transistor.
結晶シリコン膜を形成し、前記多結晶シリコン膜上にゲ
ート絶縁膜を介してゲート電極を形成し、前記多結晶シ
リコン膜にソースおよびドレイン領域を形成したｎ型お
よびｐ型の薄膜トランジスタを備えた薄膜集積回路装置
の製造方法であって、 前記絶縁層を形成する前に、前記ｎ型薄膜トランジスタ
形成領域のガラス基板上に金属膜を形成するとともに、 前記ｎ型薄膜トランジスタのソースおよびドレイン領域
を形成するためのｎ型不純物を注入した後で、かつ前記
ｐ型薄膜トランジスタのソースおよびドレイン領域を形
成するためのｐ型不純物を注入する前に、紫外域から赤
外域までの広波長域の非可干渉性の光を発する光源を用
いてアニールすることにより前記ｎ型不純物の活性化処
理を行うことを特徴とする薄膜集積回路装置の製造方
法。9. An island-shaped polycrystalline silicon film is formed on a glass substrate via an insulating layer, a gate electrode is formed on the polycrystalline silicon film via a gate insulating film, and the polycrystalline silicon film is formed on the polycrystalline silicon film. A method for manufacturing a thin film integrated circuit device including n-type and p-type thin film transistors having source and drain regions formed thereon, wherein a metal film is formed on a glass substrate in the n-type thin film transistor formation region before forming the insulating layer. And after implanting an n-type impurity for forming source and drain regions of the n-type thin film transistor and before implanting a p-type impurity for forming source and drain regions of the p-type thin film transistor Then, annealing is performed using a light source that emits non-coherent light in a wide wavelength range from the ultraviolet region to the infrared region to thereby reduce the activity of the n-type impurity. Method of manufacturing a thin film integrated circuit device, which comprises carrying out the process.
状の多結晶シリコン膜と同じ大きさまたはそれよりも若
干大きい形状に形成することを特徴とする請求項９記載
の薄膜集積回路装置の製造方法。10. The fabrication of a thin film integrated circuit device according to claim 9, wherein the metal film is formed to have the same size as or slightly larger than the island-shaped polycrystalline silicon film of the n-type thin film transistor. Method.
成することを特徴とする請求項９または１０記載の薄膜
集積回路装置の製造方法。11. The method for manufacturing a thin film integrated circuit device according to claim 9, wherein the metal film and the gate electrode are formed of the same material.
射することを特徴とする請求項９，１０または１１記載
の薄膜集積回路装置の製造方法。12. The method of manufacturing a thin film integrated circuit device according to claim 9, wherein the annealing irradiates light to both surfaces of the glass substrate.
続された複数のｎ型薄膜トランジスタとを設けた第１の
基板と、前記画素電極と対向配置する透明電極を設けた
第２の基板との間に、液晶層を挟持し、前記第１の基板
の外側にバックライトを配置した液晶表示装置であっ
て、 前記ｎ型薄膜トランジスタとして請求項１または２記載
の薄膜トランジスタを用いたことを特徴とする液晶表示
装置。13. A first substrate provided with a plurality of pixel electrodes and a plurality of n-type thin film transistors connected to each of the pixel electrodes, and a second substrate provided with a transparent electrode opposed to the pixel electrodes. A liquid crystal display device having a liquid crystal layer interposed therebetween and a backlight disposed outside the first substrate, wherein the thin film transistor according to claim 1 or 2 is used as the n-type thin film transistor. Liquid crystal display device.
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| JP27409299A JP2001102585A (en) | 1999-09-28 | 1999-09-28 | Thin-film transistor, thin-film integrated circuit device, manufacturing method of them, and liquid crystal display |
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|---|---|
| JP (1) | JP2001102585A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020077278A (en) * | 2001-03-30 | 2002-10-11 | 산요 덴키 가부시키가이샤 | Semiconductor device and active matrix-type display device |
| KR20020082346A (en) * | 2001-04-23 | 2002-10-31 | 학교법인 경희대학교 | Ultraviolet annealing method for low temperature impurities activation of polycrystalline silicon |
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-
1999
- 1999-09-28 JP JP27409299A patent/JP2001102585A/en active Pending
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| US7923778B2 (en) | 2004-04-23 | 2011-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Thin film integrated circuit and method for manufacturing the same, CPU, memory, electronic card and electronic device |
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