JP2001094065A

JP2001094065A - 強誘電体メモリ及びその製造方法

Info

Publication number: JP2001094065A
Application number: JP26539399A
Authority: JP
Inventors: Koji Yamakawa; 晃司山川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-09-20
Filing date: 1999-09-20
Publication date: 2001-04-06

Abstract

(57)【要約】【課題】強誘電体薄膜を半導体メモリセルに用いる強
誘電体メモリ構造において一つのチップ上に異なる抗電
圧をもつキャパシタを有し複数の電圧値でスイッチング
電流を検出できることにより多値化されたメモリを提供
する。【解決手段】上部電極７及び下部電極４を有する強誘
電体薄膜６を用い、抗電圧の異なるキャパシタ構造（６
ａ、６ｂ）を設けている。キャパシタにかかる電圧を変
えることにより複数の反転電流を検出できる。このよう
に一つのチップ上に異なる抗電圧を有するキャパシタを
具備し、複数の電圧でスイッチング電流が検出可能であ
るのでメモリが多値化される。その結果、強誘電体メモ
リセルの実効密度が増加するので高密度メモリを実現さ
せることができる。強誘電体薄膜の下にＴｉ等の密着層
５を形成してこの領域の強誘電体特性を他の領域の強誘
電体特性とは異なるようにすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリのキ
ャパシタ部分に関するものであり、とくに１つのチップ
に異なる抗電圧を有するキャパシタを持つ強誘電体メモ
リに関する。

【０００２】

【従来の技術】大規模集積回路（ＬＳＩ）の絶縁膜や導
体膜の形成技術、液晶ディスプレイに用いる薄膜トラン
ジスタ（ＴＦＴ）、各種センサやアクチュエ−タに使用
する機能性薄膜、記録媒体用あるいは薄膜ヘッド材料の
磁性体薄膜、超伝導薄膜など、最近の高集積電子部品に
は薄膜形成技術が重要な役割を果たしている。この成膜
技術の急激な進歩は、これまで実現が困難であった高誘
電率薄膜（以下、高誘電体薄膜という）、強誘電体薄
膜、圧電体薄膜、焦電体薄膜などを用いた新しい電子デ
バイスを実現している。圧電体薄膜を使用した素子は、
ＭＥＭＳ（Ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃ
ａｌｓｙｓｔｅｍ）と呼ばれ、マイクロアクチュア−
タ、マイクロモータ、超小型電圧センサ、超小型加速度
センサなどが研究されている。

【０００３】また、焦電体薄膜は赤外線センサなどが実
用化されている。強誘電体、誘電体薄膜では、ＤＲＡＭ
（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅ
ｍｏｒｙ）の高集積化に伴い、電荷蓄積用キャパシタ
が、既存のＳｉＮ，ＳｉＯ₂膜の超薄膜化及びトレンチ
構造などの面積増加で必要とされる容量（３０ｆＦ）を
これ以上保つことができないこと、新しい不揮発性メモ
リとして強誘電体メモリ（ＦｅＲＡＭ）が開発されたこ
となどから、ペロブスカイト構造をもつＢＳＴ（（Ｂａ
_0.5Ｓｒ_0.5）ＴｉＯ₃）、ＳｒＴｉＯ₃誘電体薄膜、
ＰＺＴ（Ｐｂ（Ｚｒ_xＴｉ_1-x）Ｏ₃）強誘電体薄膜、
ＢＩＴ（Ｂｉ₄Ｔｉ₃Ｏ₁₂）強誘電体薄膜、ＳＢＴ（Ｓ
ｒＢｉ₂Ｔａ₂Ｏ₉）強誘電体薄膜などの実用化の検討
がなされてきている。この中で特に強誘電体薄膜の研究
開発を促進しているＦｅＲＡＭは、ＤＲＡＭのキャパシ
タ部分を強誘電体で置き換えたもので、以下のような特
徴を有し、次世代メモリとして期待されている。書き
込み、消去が高速であり、セルを小形化することでＤＲ
ＡＭなみの１００ｎｓ以下の書き込み時間が可能であ
る、不揮発性メモリであり、ＳＲＡＭと異って電源が
不必要である、書き換え可能回数が大きく、強誘電体
材料（ＳＢＴなど）、電極材料（ＩｒＯｘ、ＲｕＯｘ、
ＳｒＲｕＯ₃など）を工夫することにより１０¹²回以上
が可能である、高密度高集積化ができ、ＤＲＡＭと同
等の集積化が得られる、内部の書き込み電圧を２Ｖ程
度とすることができ、低消費電力である、フラッシュ
メモリと異なりビット書き換え、ランダムアクセスが可
能である。

【０００４】これらの利点を利用して、エアコンの温湿
度センサ、各種電気機器の製造プロセスのモニタ−用Ｔ
ＡＧ、ＴＶゲームのリジュ−ム機能、ア−ケ−ドゲ−ム
の記憶装置、ＴＶやビデオの設定記憶、コピー、ＦＡ
Ｘ、プリンタの感光ドラムの使用状況モニタ、衛星放
送、ケーブルＴＶのセットトップボックス、自動車のエ
ンジンコントロール、ラジオの周波数プリセット、ＲＦ
ＩＤを用いた電子キ−、ノイズの多い工業用製品のライ
ンの製造プロセスモニタ、電力集積計、工業用液体、気
体流量計センサ、大型タンクの液面計、ＡＶパソコン、
ＰＣカード、ファイルメモリ、携帯端末機器など、多分
野、多方面に渡っての応用が実用化あるいは検討されて
いる。

【０００５】強誘電体は図８に示すように自発分極をも
ち、その自発分極が電界により向きを反転することが可
能であるという特徴を有している。自発分極は、電界を
印加しない状態でも分極値をもち（残留分極）、その値
（分極の向き）が電界を０とする前の状態に依存する。
ここで図８のヒステリシス曲線において分極０となる時
の電界値を抗電界という。印加する電界の向きで＋、−
の電荷を結晶表面に誘起することができ、この状態をメ
モリ素子の０、１に対応させる。図９に１Ｔ／１Ｃ（１
トランジスタ・１キャパシタ）のメモリ構造を示す。開
発された初期のＦｅＲＡＭは、比較するキャパシタをそ
れぞれ一つのキャパシタ毎に作製した２Ｔ／２Ｃ構造を
持っていたが、現在は高集積化の要求からリファレンス
キャパシタを共通とする１Ｔ／１Ｃ型が開発されてい
る。メモリ素子は、ＭＯＳトランジスタＴｒと強誘電体
キャパシタＦＥから構成されている。ＭＯＳトランジス
タＴｒのソース／ドレイン領域の一方がビットラインＢ
Ｌに接続され、他方がキャパシタＦＥの一方の電極に接
続されている。ＭＯＳトランジスタＴｒのゲートにはワ
ードラインＷＬに接続されている。キャパシタＦＥの他
方の電極はプレート線に接続されている。

【０００６】強誘電体材料には次にあげるような特性、
仕様が要求される。反転分極量（スイッチング電
荷）が大きいことが必要である。これはデバイスの構
造、センシングする際の設定電圧値、分極値の安定性な
どにもよるが、一般に１０μＣ／ｃｍ²が必要とされて
いる。比誘電率が小さいことが必要である。スイッ
チング電流に対して、非スイッチング電流値が小さく、
Ｓ／Ｎ比を低く抑えることが出来る。分極値の書き
換えサイクルによる減少（疲労特性）が少ないことが必
要である。疲労特性では強誘電体の材料そのものを変
え、あるいは電極材料を酸化物系のものとすることによ
り、１０¹²回以上の特性が得られている。分極反転速
度が速いことが必要である。キャパシタの小型化によ
り、スイッチング特性が正味のドメイン反転速度ではな
く、電極配線抵抗、浮遊容量などに主として左右される
ことが示されている。リ−ク電流が１０^-6Ａ／ｃｍ
²以下であることが必要である。キャパシタに蓄積した
電荷の有無を利用するＤＲＡＭと比較すると、ＦｅＲＡ
Ｍでは残留分極値を利用するために、基準となるリ−ク
電流はＤＲＡＭの場合よりも高くて問題ない。デ−
タ保持特性が１０年以上必要である。

【０００７】実際に使用されている強誘電体材料は、Ｐ
ＺＴ（Ｐｂ（Ｚｒ_xＴｉ_1-x）Ｏ₃）薄膜、ＳＢＴ（Ｓ
ｒＢｉ₂Ｔａ₂Ｏ₉）薄膜である。前者のＰＺＴは、結
晶化温度が６００℃程度であること、分極値が大きく残
留分極で２０μＣ／ｃｍ²程度であること、抗電界が比
較的小さく低電圧で分極反転が可能なこと、Ｚｒ／Ｔｉ
組成比により、結晶温度の他にグレインサイズ、グレイ
ン形状などの構造特性、分極量、抗電界、疲労特性、リ
−ク電流などの強誘電特性が制御可能なこと、ペロブス
カイト構造のもつ元素許容性からＡサイトと呼ばれるＰ
ｂをＳｒ、Ｂａ、Ｃａ、Ｌａなどの元素で、Ｂサイトと
呼ばれるＺｒ・ＴｉをＮｂ、Ｗ、Ｍｇ、Ｃｏ、Ｆｅ、Ｎ
ｉ、Ｍｎなどの元素で置換することが可能であり、それ
が結晶構造、構造特性、強誘電特性に大きく影響し、制
御性に優れるなどが利点としてあげられる。もともとＰ
ＺＴは、アクチュエ−タ、超音波振動子、超音波モー
タ、ハイドロフォン、圧電トランスなどのトランスデュ
ーサへの応用、積層セラミックコンデンサなど受動部品
への応用、赤外線センサなどセンサへの応用、さらに
は、構造相転移、ドメイン挙動、圧電、焦電、強誘電体
としての基本特性、ミクロな挙動など多くの研究がこれ
までになされており、ＰＺＴの材料設計、特性改善、構
造・電気特性の解明などのデータベースとして豊富であ
ることも一つの利点といえる。

【０００８】また、ＰＺＴは、その圧電、焦電、強誘電
特性に優れることから早くから薄膜化の検討がなされて
きており、スパッタ法、ゾルゲル法などの手法で研究例
も多い。これらの背景からＰＺＴは最初にＦｅＲＡＭと
して実用化された材料である。欠点である書き込み回数
の増加に伴う分極量の減少（疲労特性）は、疲労特性そ
のものが電荷により加速される特徴をもつため、最近の
動作電圧の低電圧化、当初使用されていたＰｔ電極から
ＩｒＯ_xなど酸化物電極の採用による疲労特性の改善が
なされている。

【０００９】一方、後者のＳＢＴは、ＰＺＴのもつ疲労
特性の改善、膜の低電圧駆動を達成するために開発され
た材料である。ＳＢＴは、Ｂｉ層状化合物（Ａｕｒｉｖ
ｉｌｌｉｕｓＰｈａｓｅ）の一種で強誘電性の起源と
なる酸素八面体からなる擬似ペロブスカイト構造層をＢ
ｉ₂Ｏ₂層が挟む結晶構造を持っている。この構造によ
り主たる分極軸は、ｃ軸と垂直な面内にありｃ軸方向の
分極はないか、有っても小さい値となる。擬似ペロブス
カイト構造中の酸素八面体の数によってその分極が発現
する。強い異方性によりこれまでセラミックとしてほと
んど研究がなされていなかったがＭＯＤ（Ｍｅｔａｌｏ
ｒｇａｎｉｃＤｅｃｏｍｐｏｓｉｔｉｏｎ）法で薄膜
形成が可能であり、形成された多結晶膜が強誘電性を示
すことから開発が開始されている。また、疲労特性が良
好であり、低電圧化が可能であることが確認されたこと
により開発がさらに加速している。ＳＢＴは、揮発性元
素であるＢｉがなくなっても電荷を補償する酸素空孔自
体は、Ｂｉ酸化物層に形成されるため直接ペロブスカイ
ト構造での影響は少ない。また、価数の変化し易いＴｉ
を持たないことも有効とされている。ＳＢＴは、ＰＺＴ
と比較して分極量が小さいが、Ｔａの一部をＮｂで置換
することで分極量を増大させることも可能である。最近
はＳＢＴをキャパシタとして集積化したデバイスも試作
されている。ＳＢＴはＭＯＤ法のほかゾルゲル法、スパ
ッタ法、レ−ザアブレ−ション法などでも形成されてい
る。

【００１０】ＰＺＴ膜もＭＯＤ法、レ−ザアブレ−ショ
ン法、イオンビ−ムスパッタ法、熱ＣＶＤ法、ＭＯＣＶ
Ｄ法、レーザＣＶＤ法などで形成されているが、ＦｅＲ
ＡＭ製品としてはゾルゲル法、スパッタ法が中心であ
る。スパッタ法では基板上に直接結晶化したペロブスカ
イトＰＺＴ膜を形成するためには約５００℃以上の高温
が必要であるが、低融点元素のＰｂの蒸気圧が高いこ
と、スパッタ率が高いことなどの理由から、高温で容易
に基板から蒸発させて再スパッタする。結晶化温度であ
る５００℃以上ではＰｂはほとんど基板へとどまらず組
成制御が困難である。通常はＰｂあるいはＰｂＯのター
ゲットを別に用意し、同時にスパッタして過剰量のＰｂ
を供給するなどの工夫がなされるが、大きい基板に均一
に組成制御して膜形成することは難しい。室温ではＰｂ
の蒸発、再スパッタの影響が小さいため、比較的容易に
ターゲットに近い組成のＰＺＴ膜が形成可能である。た
だし室温でもプラズマからのイオン、スパッタ粒子など
による運動量によって基板やシールド内部が高温となり
易く、蒸発、再スパッタの影響は注意する必要がある。
各部の電位によってもＡｒイオンの衝撃が異なるため組
成が変化する。

【００１１】次に、電子部品に使用する強誘電体膜を形
成するプロセスをＰＺＴ強誘電体膜を用いたＦｅＲＡＭ
を例にして説明する。トランジスタを形成するプロセス
を経たシリコン半導体基板に絶縁膜を形成し、下部電極
として１５０ｎｍ厚のＰｔ電極をＤＣマグネトロンスパ
ッタリングにより形成する。Ｐｔは酸化膜と密着性が良
好ではないため、接合層としてＴｉ（２０ｎｍ）をＰｔ
成膜前に連続スパッタリングで形成する。次に、下部電
極上にＰＺＴ膜をＲＦマグネトロンスパッタリングによ
り形成する。上記の理由から基板温度を上げず室温で成
膜させる。スパッタ条件は、例えば、タ−ゲット−基板
間距離が６０ｎｍ、均一な膜圧、組成分布を得るために
マグネットをスパッタ中に回転させる。１２インチのセ
ラミックＰＺＴターゲットに対して１．０−１．５ｋＷ
でスパッタを行う。スパッタガスはＡｒで０．５−２．
０Ｐａの圧力範囲で成膜した。約５分間のスパッタ時間
で２５０−３００ｎｍの膜圧のＰＺＴアモルファス膜が
得られる。ＰＺＴ成膜前に約１時間のプレスパッタを成
膜するスパッタ条件にて行う。

【００１２】アモルファス状態のＰＺＴ膜はＲＴＡ（Ｒ
ａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）プロセスに
よりペロブスカイト相に結晶化する。６００℃以上の温
度で数秒で結晶化が可能である。管状炉などでも結晶化
できるが、ＲＴＡのほうがサ−マルバジェットが小さく
下部電極、電極とＲＺＴ膜の拡散、反応を抑えることが
でき、界面の平滑性には適する。また、ＰＺＴの結晶化
には異相として非強誘電相のパイロクロア型酸化物があ
るが、この相は結晶化の昇温速度を小さくした場合やＺ
ｒ／Ｔｉ比が大きい場合に形成され易い。パイロクロア
相が第二相としてできた場合には、分極量が小さくなる
だけでなく、ＰＺＴ膜の信頼性にも影響を及ぼす可能性
がある。結晶化したＰＺＴ膜に関して、さらに上部電極
であるＰｔ膜をＤＣマグネトロンスパッタリングにより
形成してキャパシタ構造を作製する。Ａｒ中でスパッタ
成膜した試料では、厚さ３００ｎｍのＰＺＴ膜で膜のク
ラック発生はなかった。ＳＥＭで微細構造を観察する
と、Ｔｉとの界面の反応、拡散が起こることにより凹凸
が大きくなった。Ｐｔの粒子上にペロブスカイトＰＺＴ
膜の粒子が柱状成長している状態の概略を図１０に示
す。ＰＺＴ粒子は、横方向で１００−３００ｎｍ系であ
り、膜の表面は、その粒子形状を反映して−１００ｎｍ
程度の凹凸が見られた。

【００１３】ＸＲＤ（Ｘ線回析）により結晶構造を調べ
ると、ＰＺＴプロブスカイト構造の（１００）面が基板
と平行に配向していることがわかった。次にＰＺＴ結晶
膜上にさらに上部電極であるＰｔ膜をＤＣマグネトロン
スパッタにより形成してキャパシタ構造を作製する。上
部電極パターンは、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎ
Ｅｔｃｈｉｎｇ）装置を用いて、Ａｒと弗化炭素系の
ガス中でエッチングを行い微細パターンを形成する。電
極との密着性を向上させるために６００℃で酸素中１時
間のアニ−ル処理し、電気特性を評価する。強誘電性を
電荷量Ｑ−印加電圧Ｖでのヒステリシス特性にて調べた
結果を図１１に示す。この場合の膜組成は、Ｐｂ
_1.15-1.20Ｌａ_0.05（Ｚｒ_0.4Ｔｉ_0.6）Ｏ₃である。
スパッタリング時のスパッタ電力とガス圧を変えること
によりＰｂ量を１０％以内の範囲で変化させることが可
能であるため、膜中のＰｂ量を特性が向上するように最
適化させることができる。

【００１４】ＰＺＴ膜表面は凹凸が大きく、ＲＩＥ時に
加工表面の凹凸が大きくなる。ＰＺＴ膜及びＰｔ膜をＲ
ＩＥ法によりエッチングする場合にはイオンにより物理
的なエッチング効果が大きいため膜表面の凹凸がエッチ
ング後の形状に大きく影響する。図１０に示すＰＺＴ膜
では−１００ｎｍの表面の粗さがそのままエッチング後
に下地基板の凹凸となってしまう。また、ＰＺＴ／Ｐｔ
の積層膜構造ではＰＺＴ／Ｐｔ界面の状態でＰＺＴの特
性が容易に変化し得ることがわかっている。例えば、界
面部分のＰｂ量を過剰とすることでペロブスカイト相組
成を促進させることは可能であり、また、界面のＰｂ量
の変化によりＰＺＴの結晶構造、異相の析出、配向性、
粒子サイズなどの構造特性が変化する。ＴｉやＴｉＯ₂
がＰｔ表面に存在する場合にはＴｉからＰｂＴｉＯ₃の
結晶化がまず起きて結晶成長を始める報告も多くある。
また、ヒステリシス特性、インプリント特性、電荷の保
持特性、リ−ク電流などはＰＺＴ／Ｐｔの界面状態に大
きく影響を受け、構造特性以上に界面状態によって異な
る特性を示す。ＰｂはＰｔの粒界を経由してＰｔの下に
拡散を起こし、ＴｉはＰｔ／Ｔｉ積層電極構造とした場
合にＰｔ表面に拡散する。以上のことなどからＰＺＴ膜
の特性を制御するパラメ−タは多い。

【００１５】一方、ゾルゲル法やＭＯＤ法などの溶液法
（ＣＳＤ法）で形成するＰＺＴ成膜プロセスでは、原料
の性状、取り扱い容易性、安定性や他の物質との混合し
た時の反応性からＰｂ、Ｔｉ、ＺｒなどのＰＺＴ膜構成
元素の原料をまず選択する。Ｐｂでは酢酸鉛３水和物、
Ｚｒにはジルコニウムテトラプロポキシド、Ｔｉにはチ
タンテトライソプロポキシドを利用する場合が多く、溶
剤に２メトキシエタノ−ルを使用して約０．２Ｍの溶液
をまず調製する。この溶液は水分を充分に取り除くこと
により長期保存が可能である。一般には酢酸鉛の水和物
の水成分を除去する。成膜する時はこの溶液に水を加え
て縮重合反応を起こさせるが、脱水反応及び脱アルコー
ル反応によってＭ−Ｏ−Ｍの架橋構造が形成される。こ
の際に加えた水の量、反応時間（保持時間）、ｐＨ，温
度、濃度などによりこの架橋状態が変化する。スパッタ
リングの場合と同様に異なったアモルファス状態を形成
することになるため、ＰＺＴペロブスカイト構造に結晶
化させた後に配向性、結晶粒の性状、強誘電特性、リ−
ク電流、疲労特性などが変化する。ＭＯＤ法でも同様で
ある。Ｐｂ、Ｚｒ、Ｔｉの２エチルヘキサン酸などを使
用し、有機溶剤のキシレンを用いてＰＺＴのＭＯＤ用溶
液を調製する。

【００１６】ＭＯＤ法の場合は加水分解反応は起こさ
ず、その状態（混合状態）にて基板上に塗布する。基板
上に成膜した後に２５０℃程度の低温で乾燥、脱溶剤を
実施し、アモルファス状態のＰＺＴ膜となる。ＭＯＤ法
では原料がＣ、Ｈ、Ｏを多く含む構造であるため結晶化
時の膜の収縮が大きく、数１００ｎｍの厚い膜を形成す
るには塗布と結晶化工程を繰り返すなどの方法で行う。
結晶化はスパッタリングと同様にＲＴＡを使用する場合
が多い。７５０℃、５分程度の熱処理でペロブスカイト
単一相が得られる。しかし、このような溶液法を用いた
ＰＺＴ膜は結晶粒が１００−数１００ｎｍと小さく、ス
パッタリングで成膜された膜のような柱状組織を示さな
い粒状組織がみられる場合が多い。ＰＺＴペロブスカイ
ト相の配向性でみると、Ｐｔ（１１１）面上でも配向度
の小さい多結晶膜や（１００）面からの反射が強い配向
膜となったりすることが多く、下部電極との整合性を得
ることが困難であった。このような膜の電気特性は、小
さいＰＺＴ粒子から構成されることで粒界部が多くな
り、それに起因するリ−ク電流の増大、疲労特性の劣
化、残留分極量の減少、リテンション特性（電荷の保持
特性）の劣化、欠陥や空間電荷による内部電界の発生な
どによって悪影響が多くみられた。

【００１７】これらの強誘電体、誘電体薄膜の成膜法、
熱処理法のプロセスの安定性、電気特性の再現性、ウエ
ハ面内での特性均一性、ロット間の特性ばらつきの防
止、疲労特性の改善、インプリント、保持特性の向上、
メモリ形成の際のＣＶＤに使用する還元性のガスによる
ダメ−ジの防止を実施するためにＩｒＯ₂、ＳＲＯ（Ｓ
ｒＲｕＯ₃）、ＬＳＣＯ（Ｌａ_0.5Ｓｒ_0.5Ｃｏ
Ｏ₃）、ＲｕＯ₂などの酸化物電極が効果があることが
示されている。

【００１８】

【発明が解決しようとする課題】以上がＦｅＲＡＭの現
状であるが、Ｐｂなどの制御性、成膜法の制御性、ＰＺ
Ｔ結晶化の挙動、強誘電体薄膜そのもののもつサイズ効
果（強誘電体のサイズが小さくなることでエネルギー的
に不安定となり、常誘電体相あるいは超常誘電体相へと
相転移して強誘電性が消失する）、また、Ｐｔ電極加工
の際の物理効果からくる微細加工のし難くさ、Ｐｔの残
さ、フェンス問題、ＲＩＥ加工時のプラズマダメ−ジ、
その他インテグレ−ションの際に発生する水素による還
元ダメージなど、強誘電体キャパシタを微細化するため
の問題は多い。特に高密度ＦｅＲＡＭを作製するにはメ
モリセルをさらに微細化し、膜厚方向及び横方向のスケ
−リングを行う必要がある。また、機能性薄膜として強
誘電体薄膜を形成する場合にも集積化が必要であり、そ
の分機能性膜部分を小さくしなくてはならない。本発明
は、このような事情によりなされたものであり、強誘電
体薄膜を半導体メモリセルに用いる強誘電体メモリ構造
において、一つのチップ上に異なる抗電圧をもつキャパ
シタを有し複数の電圧値でスイッチング電流を検出でき
ることによりメモリの多値化されたメモリを提供する。

【００１９】

【課題を解決するための手段】本発明は、上部電極及び
下部電極を有する強誘電体薄膜を用い、抗電圧の異なる
キャパシタ構造を設ける構造を有し、キャパシタにかか
る電圧を変えることにより複数の反転電流を検出できる
ことを特徴としている。一つのチップ上に異なる抗電圧
を有するキャパシタを具備し、複数の電圧でスイッチン
グ電流が検出可能であるのでメモリが多値化される。そ
の結果、強誘電体メモリセルの実効密度が増加するので
高密度メモリを実現させることができる。すなわち、本
発明の強誘電体メモリは、半導体基板と、この半導体基
板上に形成されたキャパシタとを具備し、前記キャパシ
タは、上部電極及び下部電極に挟まれた強誘電体薄膜を
有し、前記強誘電体薄膜は、強誘電体特性の異なる複数
の領域からなることを第１の特徴としている。また、本
発明の強誘電体メモリは、半導体基板と、この半導体基
板上に形成された複数のキャパシタを具備し、前記複数
のキャパシタは、それぞれ上部電極及び下部電極に挟ま
れた強誘電体薄膜を有し、前記キャパシタの前記各強誘
電体薄膜は、それぞれ互いに異なる強誘電体特性を有し
ていることを第２の特徴としている。

【００２０】前記半導体基板には複数の抗電圧のキャパ
シタ構造を有しているようにしても良い。前記強誘電体
薄膜の強誘電体特性は、膜厚によって異なるようにして
も良い。前記強誘電体薄膜の強誘電体特性は、強誘電体
の結晶構造によって異なるようにしても良い。また、本
発明の強誘電体メモリは、半導体基板と、この半導体基
板に形成され、ソース／ドレイン領域の一方がビットラ
インに電気的に接続され、ゲートがワードラインに接続
されたＭＯＳトランジスタと、前記半導体基板上に形成
され、電極の一方が前記ソース／ドレイン領域の他方と
電気的に接続されたキャパシタとを具備し、前記キャパ
シタは、上部電極及び下部電極に挟まれた強誘電体薄膜
を有し、前記強誘電体薄膜は、強誘電体特性の異なる複
数の領域からなることを第３の特徴としている。

【００２１】本発明において、１つのチップに少なくと
も２つの強誘電体特性の異なる領域を形成するには、ま
ず、組成の異なる材料を用いることが第１であるが、そ
の他に、上記のように同じ材料でも強誘電体薄膜の厚さ
を異ならしたり、結晶構造を変えたりすることにより達
成させることができる。本発明の強誘電体メモリの製造
方法は、半導体基板上に下部電極を形成させる工程と、
前記下部電極上の所定の領域に変性層を形成する工程
と、前記所定の領域を含む下部電極上に強誘電体薄膜を
形成する工程と、前記強誘電体薄膜上に上部電極を設け
ることによりキャパシタを構成させる工程とを具備し、
前記強誘電体薄膜の変性層が形成された前記所定の領域
の強誘電体特性は他の領域の強誘電体特性とは異なって
いることを特徴としている。前記変性層はチタン膜から
構成されていても良い。変性層は、強誘電体薄膜のこの
変性層の上に形成配置された部分の特性を変える層であ
る。

【００２２】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図４を参照して第１
の実施例を説明する。図１は、半導体基板上に形成され
たキャパシタの断面図である。強誘電性、圧電性、焦電
性が広く利用されているＰｂ系ペロブスカイト型酸化物
であるＰＺＴ薄膜を用いた強誘電体メモリ（以下、Ｆｅ
ＲＡＭという）をこの実施例では示している。シリコン
半導体などの半導体基板１に通常のプロセスによりトラ
ンジスタを作り込み、例えば、ＣＭＯＳ構造（図示しな
い）を形成する。半導体基板１上に、例えば、ＣＶＤ法
を用いてシリコン酸化膜２を形成する。次に、シリコン
酸化膜２上にＴｉなどからなる接合層３を介して下部電
極４であるＰｔ膜をＤＣマグネトロンスパッタリングに
より形成する。Ｐｔ膜の厚さは２００ｎｍであり、室温
で成膜すると面心立法格子の最稠密面である（１１１）
面が半導体基板１と平行となるように配向したＰｔ膜が
形成される。チタンが酸化しないようにＴｉ膜３、Ｐｔ
膜（下部電極４）を連続的にスパッタリングして堆積さ
せる。

【００２３】次に、下部電極４の上にスパッタリング法
などにより部分的にＴｉなどからなる変性層５を形成す
る。変性層５の膜厚は、２０ｎｍ〜５０ｎｍ程度が適当
である。この変性層は、ＰＺＴ膜のこの上に形成される
部分の特性を変える性質を有する。下部電極４と変性層
５の上にはＲＦマグネトロンスパッタリング法によりＰ
ＺＴアモルファス膜６を形成する。ここで用いたＲＦマ
グネトロンスパッタリング装置には、Ｐｂ量を１０％程
度多くしたＰＺＴセラミックタ−ゲットを使用する。タ
−ゲットの組成は、Ｐｂ_1.10（Ｚｒ_0.4Ｔｉ_0.60）０₃
である。ＰＺＴセラミックタ−ゲットは、密度の高い方
がスパッタリング速度が大きく水分などに対する耐環境
性も良好であるため、理論密度９８％ノセラミック焼結
体を使用した。スパッタリング時にはプラズマにより半
導体基板の温度の上昇や飛来粒子によるボンバ−ドメン
トがあるために、シリコン基板からのＰｂの蒸発や再ス
パッタリングが起こりＰＺＴ膜中のＰｂ量の欠損が生じ
易い。ターゲット中の過剰Ｐｂはそれを補償するために
加えてある。Ｚｒ、ＴｉなどＰｂ以外の元素は、ターゲ
ット組成とほぼ同じ量が膜に取り込まれるため、望む組
成の量比のものを用いればよい。

【００２４】スパッタ条件は、タ−ゲット−半導体基板
間距離が６０ｎｍ、回転式のマグネットを用いて、２
８．８ｃｍ（１２インチ）のセラミックＰＺＴターゲッ
トに対し１．０〜１．７５ｋＶでスパッタリングを行
う。Ａｒガスを使用してガス圧０．５〜２．０Ｐａのガ
ス圧で約５分間ＲＦマグネトロンスパッタリングを行
う。膜厚は２５０〜３００ｎｍである。ＰＺＴ成膜前に
ターゲット表面の状態、温度、チャンバ−内環境を一定
とするため約１時間のプレスパッタリングを同じスパッ
タリング条件で行う。Ｐｂ量及び結晶化後の構造・電気
特性はこのプレスパッタリングにより大きく変化してし
まう。次に、ＰＺＴ膜は、ＲＴＡを用いて酸素気流中７
５０℃、５秒の加熱によりペロブスカイト相を結晶化さ
せる。このＰＺＴ膜の結晶構造をＸ線で調べたところ、
ペロブスカイト相で（１１１）面からの非常に強い反射
が得られた。微細構造での観察結果では０．５〜１．５
μｍ径のＰＺＴ粒子がＰｔ膜上の部分６ｂに形成されて
おり、膜表面の平滑性もよかった。しかし、Ｔｉ変性層
５上の部分６ａはＴｉがペロブスカイトの核生成サイト
となるために粒径小さくなっている。

【００２５】ＰＺＴ膜６の成膜については、とくにこの
スパッタリング法に制限するものではなく、室温成膜後
に結晶化させる方法、半導体基板加熱を行い成膜と同時
に結晶化させる方法、多元の金属ターゲットを使用した
多元反応性スパッタリング法、モザイク状に各種金属を
組み合わせて作製した複合金属ターゲットを使用した反
応性スパッタリング法、その酸化物ターゲットと組み合
わせたスパッタリング成膜や酸化物ターゲットの多元ス
パッタリング法なども採用することができる。ＰＺＴ膜
６上にさらに上部電極７としてＰｔ膜を成膜させる。成
膜条件は下部電極４のＰｔ膜を形成する場合と同じＤＣ
スパッタリング法である。上部電極７のパターンは、Ｒ
ＩＥ装置を用いて、Ａｒと塩素（Ｃｌ）系を主体とした
ガス中でエッチングを行い、微細パターンを形成する。
キャパシタの上部電極７のパターンをＰｔ膜（下部電極
４）上にポジティブフォトレジストで形成し、これをマ
スクとしＰｔ膜のエッチングを行う。Ｐｔは低温で蒸気
圧の高い化合物がないためドライエッチングが難しく、
ＲＩＥの場合にもＡｒによる物理的エッチング作用に化
学的作用が加わるように塩素系ガスの添加などが試みら
れている。

【００２６】また、このように蒸気圧の低い元素を含む
膜をドライエッチングする際にはエッチング後にエッチ
ングに使用したマスク材の側壁に被エッチング物質が付
着しリ−ク電流の増大、上部絶縁膜異常など特性劣化を
引き起こす。例えば、Ｐｔ膜のエッチングではマスクと
して使用するフォトレジストパタ−ンの側壁にＰｔが再
付着しフェンスと呼ばれる壁構造をキャパシタの上に形
成する。これを防止するには主として、できたフェンス
状の壁構造を超音波などを使用して洗浄し機械的に除去
する方法、マスクパタ−ンであるフォトレジストの側面
にテ−パをつけドライエッチングの際に形成されるフェ
ンスもエッチング除去する方法などが採られる。前者の
場合は、機械的に剥離したＰｔが周辺に付着する確率が
高く特に微細化が進んだ際に問題となる。一方、後者
は、マスクにつけたテ−パ形状が加工される上部電極に
も影響を及ぼしテ−パのついたエッチング形状となるた
め、横方向のマ−ジンを多くとる必要があり微細化時に
問題がある。現状では強誘電体メモリの集積度がＤＲＡ
Ｍなどのメモリと比較して小さいことから後者の方が採
られる場合が多い。

【００２７】ＰＺＴ膜は、上部のＰｔ膜をマスクとして
ＲＩＥを行う。ガスはＡｒ＋ＣＦ₄などの弗化炭素系ガ
スを混入させ反応性エッチングを促進させる。上部マス
ク材のエッチング作用が大きく上部電極がエッチングさ
れるという問題の除去が必要な時にはＰＺＴエッチング
用として再度フォトレジストマスクを形成してエッチン
グを行う。下部電極部もＰＺＴと同様にエッチングを行
えばよい。以上のように加工を行ったキャパシタに対し
てキャパシタを被覆するＳｉ０₂絶縁膜の成膜、コンタ
クトを形成するためのドライエッチング加工、アルミニ
ウム（Ａｌ）上部多層配線の形成などのプロセスを施
す。層間絶縁膜の形成、酸化ドライエッチング加工、バ
リア金属形成、Ａｌ配線形成などのプロセスは標準のも
のでよい。ＲＩＥや絶縁膜成膜後のプラズマ、雰囲気な
どによる強誘電特性への劣化を回復することと、電極と
の密着性を向上させるためにＡｌ配線プロセス前に６０
０℃で酸素中１時間のアニ−ル処理を施しても良い。

【００２８】図２は、図１に示す半導体基板上のキャパ
シタ領域を示す平面図及びその回路図である。図２に示
すようにキャパシタは、Ｔｉ変性層５上の部分６ａのキ
ャパシタ領域（Ｃ１）と粒径の大きいＰｔ膜上の部分６
ｂのキャパシタ領域（Ｃ２）との並列構造になってい
る。図６は、ＰＺＴ膜のキャパシタ領域Ｃ１及びキャパ
シタ領域Ｃ２の強誘電特性を表わすヒステリシス特性で
ある。図に示すように、キャパシタ領域Ｃ１の抗電圧Ｖ
c1は、キャパシタ領域Ｃ２の抗電圧Ｖc2より大きい（Ｖ
c1＞Ｖc2）。

【００２９】次に、この方法で形成した抗電界の異なる
キャパシタを並列に接続した構造の特性を示す。上部電
極Ｖに１０Ｖを印加して分極を一方向にそろえた後に逆
方向に約３Ｖを印加させると、まず、Ｔｉ変性層を成膜
しない方の部分（キャパシタ領域Ｃ２）のＰＺＴ膜の分
極反転が起こり、反転電流が流れる。さらに、この状態
から４Ｖを印加することでＴｉ変性層をつけた部分（キ
ャパシタ領域Ｃ１）のＰＺＴ膜の分極反転が生じ、反転
電流が流れる。また、最初から７Ｖの電圧を印加するこ
とにより両方のキャパシタ分の反転電流を検出すること
が可能である。また、抗電圧の低い方のＰＺＴ膜のみに
−３Ｖを印加して７Ｖで読み出すと抗電圧の大きい部分
の反転電流が主として検出できる。このように実質的に
キャパシタ部分の抗電圧を複数もつキャパシタを作製す
ることになり、印加する電圧の大きさ、セットした分極
の状態により、図３に示すように、複数の電流レスポン
スを得ることができる。このようなメモリセルを用いる
ことによって強誘電体メモリセルの微細化が可能とな
り、高密度なＦｅＲＡＭを実現させることができる。図
３は、縦軸がスイッチング電流、横軸が印加電圧を示す
電流−電圧特性図である。電流ピークが２つあるのでメ
モリの多値化ができる。

【００３０】また、図４に示すように、キャパシタの誘
電体膜であるＰＺＴ膜６は、ＰＺＴ膜部分６ａがＰＺＴ
膜部分６ｂ領域を囲むような形状であっても良い。図４
は、キャパシタの誘電体膜に使用されるＰＺＴ膜の平面
図である。次に、図５及び図６を参照して第２の実施例
を説明する。第１の実施例では共通電極キャパシタ構造
を用いたが、この実施例では、別々の電極をもつキャパ
シタを並列に接続する構造となっている。下部電極２
４、２４′は、１つのシリコンなどの半導体基板２１に
Ｔｉ接合層（図示しない）を介して形成されている。下
部電極２４′上にはＴｉ変性層（図示しない）が形成さ
れている。下部電極２４及びＴｉ変性層の上に同じ組成
のＰＺＴ膜２６、２６′が形成される。ＰＺＴ膜２６、
２６′の上には上部電極２７、２７′が形成されてい
る。下部電極２４の上にキャパシタＣB が形成され、下
部電極２４′の上にキャパシタＣA が形成されている。
キャパシタＣA 、ＣB は、互いに並列に接続され、それ
ぞれ図６に示すようなヒステリシス特性を有している。

【００３１】次に、図７を参照して第３の実施例を説明
する。図７は、キャパシタ部分の半導体基板の断面図で
あり、この実施例では、キャパシタの抗電圧を変えるた
めに強誘電体膜の膜厚を変えている。シリコン半導体基
板３１の上にはシリコン酸化膜３２がＣＶＤ法などによ
り形成されている。下部電極３４は、１つのシリコンな
どの半導体基板２１上のシリコン酸化膜３２にＴｉ接合
層３３を介して形成されている。下部電極３４上にＰＺ
Ｔ膜３６が形成される。ＰＺＴ膜３６は、膜厚（ｔ１）
が厚い部分３６ａと膜厚（ｔ２）が薄い部分３６ｂとか
ら構成されている。また、ＰＺＴ膜３６の上には上部電
極３７が形成されている。ＰＺＴ膜の厚い部分３６ａの
上には、キャパシタＣD が形成され、ＰＺＴ膜の薄い部
分３６ｂの上にはキャパシタＣE が形成されている。キ
ャパシタＣD 、ＣE は、並列に接続され、それぞれ図６
に示すようなヒステリシス特性を有している。

【００３２】また、ＳＢＴとＰＺＴなどのように材料を
かえることで抗電界をかえることもできる。いずれの場
合にも抗電圧が異なるキャパシタ構造をもつことが重要
である。また、前の実施例では抗電圧の異なるキャパシ
タ部分を並列に接続した構造についてのべたが、直列に
接続あるいは並列と組み合わせたものも可能である。抗
電圧の異なるキャパシタ構造を直列に接続することで抗
電圧を調節することができる。これらのキャパシタをマ
トリックスのように組み合わせることで複数の抗電圧を
もつキャパシタの並列構造を作製するとさらに多くの反
転電流を単に読み出し電圧をかえることで検出可能とな
る。

【００３３】以上の実施例では複数の抗電圧を有するキ
ャパシタを用いて多値化されたメモリを説明したが、本
発明は、上部電極及び下部電極を有する強誘電体薄膜を
用い、それぞれ抗電圧の異なるキャパシタを複数個形成
することにより、１つのチップに特性の異なる複数のキ
ャパシタを実現させることができる。例えば、ＩＣカー
ドにこのチップを搭載すると、１枚で複数の用途を持つ
カードが実現できる。図１２は、複数のキャパシタが形
成されたシリコンチップの斜視図である。キャパシタ
は、チップ上にＴｉ膜（接合層）、Ｐｔ膜（下部電
極）、ＰＺＴ膜（強誘電体膜）、上部電極（図示せず）
から構成された構造を有している。このチップは、例え
ば、２．５Ｖで駆動するキャパシタが形成される２．５
Ｖ駆動領域と、１．８Ｖで駆動するキャパシタが形成さ
れる１．８Ｖ駆動領域とに分かれている。この２．５Ｖ
駆動領域ではＴｉの含有割合が多く、抗電圧の大きいＰ
ＺＴ膜が用いられ、１．８Ｖ駆動領域では２．５Ｖ駆動
領域よりＴｉの割合の少ない抗電圧の小さいＰＺＴ膜が
使用される。この様に、本発明によれば、特性の異なる
複数のキャパシタが搭載されたチップが得られ、このチ
ップは複数の用途に用いられる。

【００３４】

【発明の効果】本発明は、１つのチップが抗電圧の異な
るキャパシタ構造を複数設ける構造を有することによ
り、キャパシタにかかる電圧を変えて複数設け、空の反
転電流を検出できる。これにより強誘電体メモリセルの
実効密度を増加することができ高密度メモリを実現でき
る。

【図面の簡単な説明】

【図１】本発明の強誘電体メモリのキャパシタ部分の断
面図。

【図２】本発明の強誘電体メモリのキャパシタ部分の平
面図及び回路図。

【図３】本発明の強誘電体メモリのキャパシタのスイッ
チング特性を示す特性図。

【図４】本発明の強誘電体メモリのキャパシタに含まれ
るＰＺＴ膜の平面図。

【図５】本発明の強誘電体メモリのキャパシタ部分の平
面図。

【図６】本発明の強誘電体メモリのキャパシタのスイッ
チング特性を示す特性図。

【図７】本発明の強誘電体メモリのキャパシタ部分の断
面図。

【図８】強誘電体の特徴を示す分極−電圧ヒステリシス
特性図。

【図９】本発明及び従来の１トランジスタ１キャパシタ
構造のＦｅＲＡＭのセル回路を示す回路図。

【図１０】半導体基板上のＰｔの粒子上にペロブスカイ
トＰＺＴ膜の粒子が柱状成長している状態を示す概略
図。

【図１１】強誘電性を電荷量Ｑ−印加電圧Ｖのヒステリ
シス特性で調べた結果を示す特性図。

【図１２】本発明を説明するチップの斜視図。

【符号の説明】

１、２１，３１・・・半導体基板、２、３２・・・
シリコン酸化膜、３、３３・・・接合層、４、２
４、３４・・・下部電極、５・・・変性層、６、６
ａ、６ｂ、２６、２６′、３６、３６ａ、３６ｂ・・・
ＰＺＴ膜、７、２７、２７′、３７・・・上部電極。

Claims

【特許請求の範囲】

【請求項１】半導体基板と、この半導体基板上に形成
されたキャパシタとを具備し、前記キャパシタは、上部
電極及び下部電極に挟まれた強誘電体薄膜を有し、前記
強誘電体薄膜は、強誘電体特性の異なる複数の領域から
なることを特徴とする強誘電体メモリ。
【請求項２】半導体基板と、この半導体基板上に形成
された複数のキャパシタを具備し、前記複数のキャパシ
タは、それぞれ上部電極及び下部電極に挟まれた強誘電
体薄膜を有し、前記キャパシタの前記各強誘電体薄膜
は、それぞれ互いに異なる強誘電体特性を有しているこ
とを特徴とする強誘電体メモリ。
【請求項３】前記半導体基板は、複数の抗電圧のキャ
パシタ構造を有していることを特徴とする請求項１又は
請求項２に記載の強誘電体メモリ。
【請求項４】半導体基板と、この半導体基板に形成さ
れ、ソース／ドレイン領域の一方がビットラインに電気
的に接続され、ゲートがワードラインに接続されたＭＯ
Ｓトランジスタと、前記半導体基板上に形成され、電極
の一方が前記ソース／ドレイン領域の他方と電気的に接
続されたキャパシタとを具備し、前記キャパシタは、上
部電極及び下部電極に挟まれた強誘電体薄膜を有し、前
記強誘電体薄膜は、強誘電体特性の異なる複数の領域か
らなることを特徴とする強誘電体メモリ。
【請求項５】半導体基板上に下部電極を形成させる工
程と、前記下部電極上の所定の領域に変性層を形成する
工程と、前記所定の領域を含む下部電極上に強誘電体薄
膜を形成する工程と、前記強誘電体薄膜上に上部電極を
設けることによりキャパシタを構成させる工程とを具備
し、前記強誘電体薄膜の変性層が形成された前記所定の
領域の強誘電体特性は、他の領域の強誘電体特性とは異
なっていることを特徴とする強誘電体メモリの製造方
法。
【請求項６】前記変性層は、チタン膜から構成された
ことを特徴とする請求項５に記載の強誘電体メモリの製
造方法。