JP2001085612A - 相補型ｉｇｂｔの実装構造 - Google Patents
相補型ｉｇｂｔの実装構造Info
- Publication number
- JP2001085612A JP2001085612A JP25840399A JP25840399A JP2001085612A JP 2001085612 A JP2001085612 A JP 2001085612A JP 25840399 A JP25840399 A JP 25840399A JP 25840399 A JP25840399 A JP 25840399A JP 2001085612 A JP2001085612 A JP 2001085612A
- Authority
- JP
- Japan
- Prior art keywords
- power
- power semiconductor
- wiring
- semiconductor module
- copper
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Inverter Devices (AREA)
Abstract
(57)【要約】
【課題】相補型IGBTを使用して、小型化、低インダクタ
ンス化が容易なパワー半導体モジュールを提供する。 【解決手段】電源と出力間、出力とグランド間に接続さ
れ、主電流をスイッチングする第一、第二のパワー半導
体素子からなるパワー回路部と、パワー回路を制御する
制御回路部と、パワー回路部及び制御回路部に接続され
る外部入出力端子とを備え、前記第一、二のパワー半導
体素子は相補型デバイスである。出力にはエミッタ、な
いしは、ソースが接続され、前記第一、二のパワー半導
体素子の搭載パタンが各々電源配線、グランド配線とな
る。この電源配線、グランド配線は、前記第一、二のパ
ワー半導体素子のエミッタ、ないしは、ソースを接続す
る領域を中心として、対称的に配置される。
ンス化が容易なパワー半導体モジュールを提供する。 【解決手段】電源と出力間、出力とグランド間に接続さ
れ、主電流をスイッチングする第一、第二のパワー半導
体素子からなるパワー回路部と、パワー回路を制御する
制御回路部と、パワー回路部及び制御回路部に接続され
る外部入出力端子とを備え、前記第一、二のパワー半導
体素子は相補型デバイスである。出力にはエミッタ、な
いしは、ソースが接続され、前記第一、二のパワー半導
体素子の搭載パタンが各々電源配線、グランド配線とな
る。この電源配線、グランド配線は、前記第一、二のパ
ワー半導体素子のエミッタ、ないしは、ソースを接続す
る領域を中心として、対称的に配置される。
Description
【０００１】
【発明の属する技術分野】本発明は、インバータ等、電
力変換装置を構成するパワー半導体モジュール、特にIG
BT(Insulated Gate Bipolar Transistor)モジュールに
おいて、相補型(N型、P型)デバイスを用いることによ
り、内部インダクタンスを低減する、等、高性能化を達
成する構造に関する。
力変換装置を構成するパワー半導体モジュール、特にIG
BT(Insulated Gate Bipolar Transistor)モジュールに
おいて、相補型(N型、P型)デバイスを用いることによ
り、内部インダクタンスを低減する、等、高性能化を達
成する構造に関する。
【０００２】
【従来の技術】代表的なパワー半導体モジュールであ
る、3相インバータIGBTモジュールのレイアウトの一例
を図3に、その回路図を図4に示す。主電流を通電するパ
ワー端子である、P、N、U、V、W端子30、31、32、33、3
4、及び、制御端子35をケースと一体成型したインサー
トケース36を使用しているのが特徴である。IGBTチップ
37、フリーホイーリングダイオード(FWD)38をアルミナ
基板39A、39Bにはんだ接着し、アルミナ基板39A、39Bを
銅ベース303にはんだ接着している。本構造で、モジュ
ール底面に取りつけられるフィンによる高放熱が実現で
きる。制御配線である、IGBTのゲート配線、及び、エミ
ッタ配線は、プリント回路基板(PCB)300A、300Bを使用
して配線される。そして、全ての電気的接続はAlワイヤ
301A、301Bの超音波ボンディングで行われている。モジ
ュール中の電源配線であるP配線は、ハイサイド用のア
ルミナ基板39A上の銅板302であり、グランド配線である
N配線は、インサートケース36中に形成された、ケース
の一部である梁304上の銅板305である。この銅パタン30
5は、もちろんN端子31につながっており、さらに、銅パ
タン305下には厚さ1mm程度の樹脂(ケース材)が存在し、
銅ベース303と絶縁されている。
る、3相インバータIGBTモジュールのレイアウトの一例
を図3に、その回路図を図4に示す。主電流を通電するパ
ワー端子である、P、N、U、V、W端子30、31、32、33、3
4、及び、制御端子35をケースと一体成型したインサー
トケース36を使用しているのが特徴である。IGBTチップ
37、フリーホイーリングダイオード(FWD)38をアルミナ
基板39A、39Bにはんだ接着し、アルミナ基板39A、39Bを
銅ベース303にはんだ接着している。本構造で、モジュ
ール底面に取りつけられるフィンによる高放熱が実現で
きる。制御配線である、IGBTのゲート配線、及び、エミ
ッタ配線は、プリント回路基板(PCB)300A、300Bを使用
して配線される。そして、全ての電気的接続はAlワイヤ
301A、301Bの超音波ボンディングで行われている。モジ
ュール中の電源配線であるP配線は、ハイサイド用のア
ルミナ基板39A上の銅板302であり、グランド配線である
N配線は、インサートケース36中に形成された、ケース
の一部である梁304上の銅板305である。この銅パタン30
5は、もちろんN端子31につながっており、さらに、銅パ
タン305下には厚さ1mm程度の樹脂(ケース材)が存在し、
銅ベース303と絶縁されている。
【０００３】
【発明が解決しようとする課題】上記従来技術によるIG
BTモジュールは、動作時の信頼性に関して以下の問題が
有る。
BTモジュールは、動作時の信頼性に関して以下の問題が
有る。
【０００４】モジュール中のIGBTは、用途、あるいは、
制御方法によって異なるある周波数でスイッチングされ
る。この際、モジュール内部で主電流が通電される配線
のインダクタンス（寄生インダクタンス）が大きいと、
IGBTのターンオフ時に、サージ電圧が大きくなる。これ
は、スイッチング損失の増大をもたらし、IGBT動作温度
を上昇させるため、信頼性が損なわれる。さらに、寄生
インダクタンスが大きく、サージ電圧が大きい場合、素
子の破壊に至る危険性がある。
制御方法によって異なるある周波数でスイッチングされ
る。この際、モジュール内部で主電流が通電される配線
のインダクタンス（寄生インダクタンス）が大きいと、
IGBTのターンオフ時に、サージ電圧が大きくなる。これ
は、スイッチング損失の増大をもたらし、IGBT動作温度
を上昇させるため、信頼性が損なわれる。さらに、寄生
インダクタンスが大きく、サージ電圧が大きい場合、素
子の破壊に至る危険性がある。
【０００５】例えば、図3に示した従来構造の場合、N配
線305は、幅約6mm、長さ約50mmと細長く、P配線302と比
べて高インダクタンスな配線となっている。さらに、N
配線305下の樹脂厚さは1mmと、アルミナ基板39Aの厚さ
0.3mmよりも厚い。配線近傍に導体が存在すると、うず
電流による磁束遮閉効果によりインダクタンスは低減さ
れることから、銅ベース303は配線に近ければ近いほど
良い。従って、このことからも、N配線305はP配線302よ
りも高インダクタンスとなってしまっている。
線305は、幅約6mm、長さ約50mmと細長く、P配線302と比
べて高インダクタンスな配線となっている。さらに、N
配線305下の樹脂厚さは1mmと、アルミナ基板39Aの厚さ
0.3mmよりも厚い。配線近傍に導体が存在すると、うず
電流による磁束遮閉効果によりインダクタンスは低減さ
れることから、銅ベース303は配線に近ければ近いほど
良い。従って、このことからも、N配線305はP配線302よ
りも高インダクタンスとなってしまっている。
【０００６】また、寄生インダクタンスのもう一つの成
分である、Alワイヤの長さも極力短くしなければならな
い。しかしながら、Alワイヤ301Bは、N配線305上の渡り
ボンディングのため、Alワイヤ301Aよりも長く、高イン
ダクタンスである。
分である、Alワイヤの長さも極力短くしなければならな
い。しかしながら、Alワイヤ301Bは、N配線305上の渡り
ボンディングのため、Alワイヤ301Aよりも長く、高イン
ダクタンスである。
【０００７】以上の様に従来技術では、モジュール内部
の低寄生インダクタンス化に配慮が無されておらず、モ
ジュールの高信頼化のためには、低インダクタンス化を
達成しなければならない。
の低寄生インダクタンス化に配慮が無されておらず、モ
ジュールの高信頼化のためには、低インダクタンス化を
達成しなければならない。
【０００８】
【課題を解決するための手段】上記従来構造の問題点を
鑑みて、発明者は、パワーモジュール内の寄生インダク
タンスを低減する方法、すなわち、(1)配線の幅を広
く、長さを短く、(2)磁束の遮閉効果による低インダク
タンス化を期待して、金属板を配線近傍に配置する構
造、を考案した。さらには、以上のことを、モジュール
面積を増大させることなく実現させなければならない。
単純に配線幅を広くして低インダクタンス化を図ったの
では、製造コストが増大し、低コスト化も重要な要素で
あるパワーモジュールでは意味が無いからである。
鑑みて、発明者は、パワーモジュール内の寄生インダク
タンスを低減する方法、すなわち、(1)配線の幅を広
く、長さを短く、(2)磁束の遮閉効果による低インダク
タンス化を期待して、金属板を配線近傍に配置する構
造、を考案した。さらには、以上のことを、モジュール
面積を増大させることなく実現させなければならない。
単純に配線幅を広くして低インダクタンス化を図ったの
では、製造コストが増大し、低コスト化も重要な要素で
あるパワーモジュールでは意味が無いからである。
【０００９】考案した手段のキーポイントを以下説明す
る。着目したのは、図3に示した従来構造のP配線302で
ある。前述の様に、P配線302は、ハイサイドIGBTの搭載
パタンを兼ねているため、幅が広く、かつ、アルミナ基
板上の銅パタンであるため、銅ベース303による低イン
ダクタンス化も十分に期待できる。通常、アルミナ基板
の厚さは0.635mm以下と薄いからである。従って、この
従来のP配線構造をN配線にも適用することに思い至っ
た。図1がこのことを実現した3相IGBTインバータモジュ
ール構造の一例であり、図2が回路図である。N配線もIG
BTの搭載パタンとするためには、ローサイドIGBTをPチ
ャネルIGBTとして、N配線をコレクタ接続パタンとすれ
ば良い。すなわち、図2に示すように、ハイサイド用Nチ
ャネルIGBT20とローサイド用PチャネルIGBT21のエミッ
タを接続して出力とし、NチャネルIGBT20、PチャネルIG
BT21のコレクタを電源(P)、グランド(N)とするのであ
る。本回路構成で、図1に示すように、ハイサイドとロ
ーサイドの実装構造は全く同一となり、P、N配線とも幅
が広く、銅ベースに近接配置され、Alワイヤも短くでき
た。
る。着目したのは、図3に示した従来構造のP配線302で
ある。前述の様に、P配線302は、ハイサイドIGBTの搭載
パタンを兼ねているため、幅が広く、かつ、アルミナ基
板上の銅パタンであるため、銅ベース303による低イン
ダクタンス化も十分に期待できる。通常、アルミナ基板
の厚さは0.635mm以下と薄いからである。従って、この
従来のP配線構造をN配線にも適用することに思い至っ
た。図1がこのことを実現した3相IGBTインバータモジュ
ール構造の一例であり、図2が回路図である。N配線もIG
BTの搭載パタンとするためには、ローサイドIGBTをPチ
ャネルIGBTとして、N配線をコレクタ接続パタンとすれ
ば良い。すなわち、図2に示すように、ハイサイド用Nチ
ャネルIGBT20とローサイド用PチャネルIGBT21のエミッ
タを接続して出力とし、NチャネルIGBT20、PチャネルIG
BT21のコレクタを電源(P)、グランド(N)とするのであ
る。本回路構成で、図1に示すように、ハイサイドとロ
ーサイドの実装構造は全く同一となり、P、N配線とも幅
が広く、銅ベースに近接配置され、Alワイヤも短くでき
た。
【００１０】
【発明の実施の形態】本発明の実施例を、以下図面を使
用して詳細に説明する。
用して詳細に説明する。
【００１１】（実施例1）図2に、相補型IGBTによる3相
インバータモジュールの回路図を、図1に、図2に対応す
るモジュールの一実施例を、内部構造模式図で示してい
る。
インバータモジュールの回路図を、図1に、図2に対応す
るモジュールの一実施例を、内部構造模式図で示してい
る。
【００１２】NチャネルIGBT20とPチャネルIGBT21のエミ
ッタを接続して出力U、V、Wとし、各々のコレクタを電
源（P）、グランド（N）としている。また、各々のIGBT
には、従来と同様にフリーホイーリングダイオード（FW
D）22、23が逆並列接続されている。
ッタを接続して出力U、V、Wとし、各々のコレクタを電
源（P）、グランド（N）としている。また、各々のIGBT
には、従来と同様にフリーホイーリングダイオード（FW
D）22、23が逆並列接続されている。
【００１３】以上の構造で、NチャネルIGBTのみで構成
された、通常の3相インバータと同じ動作をすることが
できる。
された、通常の3相インバータと同じ動作をすることが
できる。
【００１４】図2で構造の詳細を説明する。まず、ハイ
サイドスイッチの構造について示す。
サイドスイッチの構造について示す。
【００１５】厚さ0.3mmのアルミナ基板11A上銅板10A
に、ハイサイドスイッチを構成するNチャネルIGBTチッ
プ190、FWD191が各3個はんだ接着され、本チップ搭載ア
ルミナ基板は、放熱板である銅ベース303にはんだ接着
される。銅板10Aの幅は12mm、長さは50mmである。モジ
ュールの電圧/電流定格は各々600V/100Aであり、チップ
サイズは、8mm（IGBT）、6mm（FWD）である。本放熱構
造で、IGBTジャンクションから銅ベース303底面までの
熱抵抗、Rth（j−c）は0.3℃／Wと小さくなっている。I
GBTチップ表面のエミッタ電極、FWD表面のアノード電極
からU、V、W端子32、33、34への接続法は以下のとおり
である。チップ表面のエミッタ、アノード電極からU、
V、W端子接続用基板17上の電極パッド192へ、Alワイヤ1
9A、19Bの超音波ボンディングで接続され、電極192へ、
端子32から伸びている端子13がはんだ接着されている。
使用しているAlワイヤは、直径0.3mmであり、電流容量
を考慮して、本数は、8本（IGBT）、6本（FWD）／チッ
プとなっている。P配線は前記アルミナ基板11A上銅板10
Aであり、銅板10Aへ、P端子30から伸びた端子193がはん
だ接着されることにより、P配線と外部P端子は接続され
る。以上は主電流を通電する主回路の構造であり、制御
回路は以下のとおりである。NチャネルIGBTチップ190の
ゲートは、制御用エミッタ配線と共に、プリント回路基
板（PCB）300Aにワイヤボンディングされ、PCB300A上の
銅パタン194に制御端子16ははんだ接着される。
に、ハイサイドスイッチを構成するNチャネルIGBTチッ
プ190、FWD191が各3個はんだ接着され、本チップ搭載ア
ルミナ基板は、放熱板である銅ベース303にはんだ接着
される。銅板10Aの幅は12mm、長さは50mmである。モジ
ュールの電圧/電流定格は各々600V/100Aであり、チップ
サイズは、8mm（IGBT）、6mm（FWD）である。本放熱構
造で、IGBTジャンクションから銅ベース303底面までの
熱抵抗、Rth（j−c）は0.3℃／Wと小さくなっている。I
GBTチップ表面のエミッタ電極、FWD表面のアノード電極
からU、V、W端子32、33、34への接続法は以下のとおり
である。チップ表面のエミッタ、アノード電極からU、
V、W端子接続用基板17上の電極パッド192へ、Alワイヤ1
9A、19Bの超音波ボンディングで接続され、電極192へ、
端子32から伸びている端子13がはんだ接着されている。
使用しているAlワイヤは、直径0.3mmであり、電流容量
を考慮して、本数は、8本（IGBT）、6本（FWD）／チッ
プとなっている。P配線は前記アルミナ基板11A上銅板10
Aであり、銅板10Aへ、P端子30から伸びた端子193がはん
だ接着されることにより、P配線と外部P端子は接続され
る。以上は主電流を通電する主回路の構造であり、制御
回路は以下のとおりである。NチャネルIGBTチップ190の
ゲートは、制御用エミッタ配線と共に、プリント回路基
板（PCB）300Aにワイヤボンディングされ、PCB300A上の
銅パタン194に制御端子16ははんだ接着される。
【００１６】以上、ハイサイドの構造について説明し
た。ローサイドの構造も発明のコンセプトから全く同様
であり、以下、簡単に説明する。N配線であるアルミナ
基板11B上銅板10Bに、PチャネルIGBTチップ195、FWD196
が各3個はんだ接着され、本チップ搭載アルミナ基板
は、銅ベース303にはんだ接着される。チップサイズ
は、ハイサイドと同様で8mm（IGBT）、6mm（FWD）であ
る。IGBTチップ表面のエミッタ電極、FWD表面のカソー
ド電極から端子接続用基板17上の電極192へ、Alワイヤ
で接続される。Alワイヤの本数もハイサイドと同様で、
8本(IGBT)、6本（FWD）／チップとなっている。N端子は
アルミナ基板11B上銅板10Bにはんだ接着され、N配線と
外部N端子は接続される。PチャネルIGBTチップ195のゲ
ートは、PCB195へワイヤボンディングされ、PCB12上の
銅パタンに制御端子16ははんだ接着される。制御用エミ
ッタはハイサイドと共通のため、ローサイドでは設けて
いない。従って、外部制御端子16は９本と従来構造の12
本と比べて少なくなっている。
た。ローサイドの構造も発明のコンセプトから全く同様
であり、以下、簡単に説明する。N配線であるアルミナ
基板11B上銅板10Bに、PチャネルIGBTチップ195、FWD196
が各3個はんだ接着され、本チップ搭載アルミナ基板
は、銅ベース303にはんだ接着される。チップサイズ
は、ハイサイドと同様で8mm（IGBT）、6mm（FWD）であ
る。IGBTチップ表面のエミッタ電極、FWD表面のカソー
ド電極から端子接続用基板17上の電極192へ、Alワイヤ
で接続される。Alワイヤの本数もハイサイドと同様で、
8本(IGBT)、6本（FWD）／チップとなっている。N端子は
アルミナ基板11B上銅板10Bにはんだ接着され、N配線と
外部N端子は接続される。PチャネルIGBTチップ195のゲ
ートは、PCB195へワイヤボンディングされ、PCB12上の
銅パタンに制御端子16ははんだ接着される。制御用エミ
ッタはハイサイドと共通のため、ローサイドでは設けて
いない。従って、外部制御端子16は９本と従来構造の12
本と比べて少なくなっている。
【００１７】以上より、P、N配線ともパワーチップ搭載
用のアルミナ基板上銅板であるため、デッドスペースが
全く無く、配線幅を大きくとれる。また、アルミナ厚さ
は0.3mmと薄いため、銅ベース303による磁束遮閉効果が
十分働き低インダクタンス化が図れる。また、IGBT、FW
D上の電極からのAlワイヤも約10mmと、最短の長さとす
ることができている。この結果、IGBTのサージ電圧を決
定する、IGBTエミッタからP、N端子30、31までの配線イ
ンダクタンスは、約10nHと、従来構造と比べて約1/5と
なった。なお、U、V、W端子32、33、34から伸びている
端子13、14、15は幅2mm、長さ約30mmと極めて高インダ
クタンスな配線となっているが、この部分のインダクタ
ンスはサージ電圧に全く影響しない。
用のアルミナ基板上銅板であるため、デッドスペースが
全く無く、配線幅を大きくとれる。また、アルミナ厚さ
は0.3mmと薄いため、銅ベース303による磁束遮閉効果が
十分働き低インダクタンス化が図れる。また、IGBT、FW
D上の電極からのAlワイヤも約10mmと、最短の長さとす
ることができている。この結果、IGBTのサージ電圧を決
定する、IGBTエミッタからP、N端子30、31までの配線イ
ンダクタンスは、約10nHと、従来構造と比べて約1/5と
なった。なお、U、V、W端子32、33、34から伸びている
端子13、14、15は幅2mm、長さ約30mmと極めて高インダ
クタンスな配線となっているが、この部分のインダクタ
ンスはサージ電圧に全く影響しない。
【００１８】（実施例2）実施例1の場合よりも、さらに
低インダクタンス化を達成した実施例を図5、6に示す。
低インダクタンス化を達成した実施例を図5、6に示す。
【００１９】図1に示す実施例から、さらに低インダク
タンス化を図るためには、エミッタ電極を配線するため
のワイヤボンディングを削除することが考えられる。図
6は、これを実現した構造であり、上面外観模式図を示
している図5のAA断面模式図を示している。U、V、W端子
に接続される3個の銅ポスト60の両面にIGBT、FWDを接着
しているのが特徴である。1個の銅ポスト60（厚さ5mm）
に、N型IGBT190、FWD191、P型IGBT195、FWD196、計4チ
ップのエミッタ、アノード（ハイサイド）、カソード
（ローサイド）電極をはんだ接着している。銅ポスト60
にはゲート配線用の直径3mmの穴が開いており、IGBTチ
ップのゲートパッドに直径1mmの銅製のピン61が接着さ
れる。ローサイド、ハイサイドのゲートピンは樹脂製の
パッド62で絶縁される。
タンス化を図るためには、エミッタ電極を配線するため
のワイヤボンディングを削除することが考えられる。図
6は、これを実現した構造であり、上面外観模式図を示
している図5のAA断面模式図を示している。U、V、W端子
に接続される3個の銅ポスト60の両面にIGBT、FWDを接着
しているのが特徴である。1個の銅ポスト60（厚さ5mm）
に、N型IGBT190、FWD191、P型IGBT195、FWD196、計4チ
ップのエミッタ、アノード（ハイサイド）、カソード
（ローサイド）電極をはんだ接着している。銅ポスト60
にはゲート配線用の直径3mmの穴が開いており、IGBTチ
ップのゲートパッドに直径1mmの銅製のピン61が接着さ
れる。ローサイド、ハイサイドのゲートピンは樹脂製の
パッド62で絶縁される。
【００２０】N型IGBT190、FWD191、P型IGBT195、FWD196
のコレクタ電極、アノード（ローサイド）、カソード
（ハイサイド）電極は、実施例1の場合と同じように、
アルミナ基板11A、B上銅板にはんだ接着され、さらに、
アルミナ基板11Bは銅ベース303にはんだ接着されてい
る。
のコレクタ電極、アノード（ローサイド）、カソード
（ハイサイド）電極は、実施例1の場合と同じように、
アルミナ基板11A、B上銅板にはんだ接着され、さらに、
アルミナ基板11Bは銅ベース303にはんだ接着されてい
る。
【００２１】つまり、本実施例も放熱板である銅ベース
303と入出力端子が絶縁された絶縁型モジュールであ
る。アルミナ基板11Aにも、銅板63がはんだ接着されて
いるが、これはできるだけ高放熱、かつ、磁束遮閉効果
による低インダクタンスとするためであり、場合によっ
ては削除も可能である。封止形態を図5で説明する。P、
N端子30、31は実施例と同じくアルミナ基板11A、B上銅
板にはんだ接着され、U、V、W端子32、33、34は銅ポス
ト60に接着されている。本構造を、制御端子16をインサ
ート成型したケース51で囲い、レジン50でケース51中を
封止している。
303と入出力端子が絶縁された絶縁型モジュールであ
る。アルミナ基板11Aにも、銅板63がはんだ接着されて
いるが、これはできるだけ高放熱、かつ、磁束遮閉効果
による低インダクタンスとするためであり、場合によっ
ては削除も可能である。封止形態を図5で説明する。P、
N端子30、31は実施例と同じくアルミナ基板11A、B上銅
板にはんだ接着され、U、V、W端子32、33、34は銅ポス
ト60に接着されている。本構造を、制御端子16をインサ
ート成型したケース51で囲い、レジン50でケース51中を
封止している。
【００２２】以上の構造で、実施例1からAlワイヤを削
除した構造が実現でき、新たに採用した銅ポスト60のイ
ンダクタンスは無視できることから、さらに低インダク
タンス化が実現できた。
除した構造が実現でき、新たに採用した銅ポスト60のイ
ンダクタンスは無視できることから、さらに低インダク
タンス化が実現できた。
【００２３】（実施例3）実施例1、2は、前述のように
端子と放熱板を絶縁した絶縁型モジュールである。 本
モジュールの特長は、放熱板が電気的に完全に絶縁され
ているために、モジュール実装が容易であり、ユーザー
が取り扱い安い点である。一方、熱抵抗、インダクタン
スが非絶縁型モジュールと比べて大きい欠点がある。
端子と放熱板を絶縁した絶縁型モジュールである。 本
モジュールの特長は、放熱板が電気的に完全に絶縁され
ているために、モジュール実装が容易であり、ユーザー
が取り扱い安い点である。一方、熱抵抗、インダクタン
スが非絶縁型モジュールと比べて大きい欠点がある。
【００２４】図7は、本発明構造を、非絶縁型モジュー
ルに適用した場合の実施例である。断面構造模式図を示
している。図6において、銅板63、303とパワーチップ19
0、191、195、196を絶縁するアルミナ基板11A、Bを削除
し、パワーチップ190、191、195、196を直接銅板70、71
にはんだ接着しているのが特徴である。すなわち、本構
造において、モジュールの上下面に露出した、銅板70が
P電極に、銅板71がN電極になる。U、V、W端子は図示し
ていないが、銅ポスト60から樹脂被服した配線がモジュ
ール外へ出された構造となっている。従って、ユーザー
は銅板70、71に電源、グランド配線を直接ネジ締め等の
手法で接続して使用する。プラスチック、あるいは、セ
ラミックで製造されたケース72に上記構造は収納されて
おり、内部は樹脂73で封止される。
ルに適用した場合の実施例である。断面構造模式図を示
している。図6において、銅板63、303とパワーチップ19
0、191、195、196を絶縁するアルミナ基板11A、Bを削除
し、パワーチップ190、191、195、196を直接銅板70、71
にはんだ接着しているのが特徴である。すなわち、本構
造において、モジュールの上下面に露出した、銅板70が
P電極に、銅板71がN電極になる。U、V、W端子は図示し
ていないが、銅ポスト60から樹脂被服した配線がモジュ
ール外へ出された構造となっている。従って、ユーザー
は銅板70、71に電源、グランド配線を直接ネジ締め等の
手法で接続して使用する。プラスチック、あるいは、セ
ラミックで製造されたケース72に上記構造は収納されて
おり、内部は樹脂73で封止される。
【００２５】本構造で、図5、6に示した実施例2の場合
からさらに、P、N端子30、31のインダクタンスが削除さ
れ、究極の低インダクタンス化を図った3相インバータ
モジュールが実現できた。
からさらに、P、N端子30、31のインダクタンスが削除さ
れ、究極の低インダクタンス化を図った3相インバータ
モジュールが実現できた。
【００２６】
【発明の効果】相補型IGBTでインバータモジュールを構
成し、ローサイドスイッチをP型IGBTとしてP型IGBTのコ
レクタをグランド（N）配線とすることは、電源（P）配
線のみでなく、N配線のインダクタンスも、金属ベース
による磁束遮閉効果により大幅に低減させる効果があ
り、モジュール全体を低インダクタンス化する効果があ
る。
成し、ローサイドスイッチをP型IGBTとしてP型IGBTのコ
レクタをグランド（N）配線とすることは、電源（P）配
線のみでなく、N配線のインダクタンスも、金属ベース
による磁束遮閉効果により大幅に低減させる効果があ
り、モジュール全体を低インダクタンス化する効果があ
る。
【図1】本発明の一実施例(図2に示す回路の実施例)を示
す図。
す図。
【図2】相補型IGBTを使用したインバータ回路の一例を
示す図。
示す図。
【図3】従来の3相インバータモジュールの一実施例を示
す図。
す図。
【図4】従来3相インバータモジュールの回路図。
【図5】本発明の一実施例(3相インバータモジュール)の
外観模式図。
外観模式図。
【図6】図5の断面模式図。
【図7】本発明の一実施例(3相インバータモジュール)の
断面模式図。
断面模式図。
10A、10B、302…アルミナ基板上銅板、11A、11B、39A、
39B…アルミナ基板、12、300A、300B…プリント回路基
板(PCB)、13、14、15…U、V、W端子配線、16、35…制御
端子、17…U、V、W端子接続用基板、18、36、51…イン
サートケース、19A、19B、301A、301B…Alワイヤ、19
0、37…N型IGBTチップ、38、191、196…フリーホイーリ
ングダイオード（FWD）、192…U、V、W端子接続用基板1
7上銅板、193…P端子配線、194…PCB上電極パッド、195
…P型IGBTチップ、30、31、32、33、34…P、N、U、V、W
端子(パワー端子)、303…銅ベース、304…ケース中の
梁、305…ケース樹脂上N配線、50、73…ハードレジン、
60…銅ポスト、61…ゲートピン、62…ゲート配線絶縁用
樹脂、63、70、71…銅板、72…非絶縁型モジュールのケ
ース。
39B…アルミナ基板、12、300A、300B…プリント回路基
板(PCB)、13、14、15…U、V、W端子配線、16、35…制御
端子、17…U、V、W端子接続用基板、18、36、51…イン
サートケース、19A、19B、301A、301B…Alワイヤ、19
0、37…N型IGBTチップ、38、191、196…フリーホイーリ
ングダイオード（FWD）、192…U、V、W端子接続用基板1
7上銅板、193…P端子配線、194…PCB上電極パッド、195
…P型IGBTチップ、30、31、32、33、34…P、N、U、V、W
端子(パワー端子)、303…銅ベース、304…ケース中の
梁、305…ケース樹脂上N配線、50、73…ハードレジン、
60…銅ポスト、61…ゲートピン、62…ゲート配線絶縁用
樹脂、63、70、71…銅板、72…非絶縁型モジュールのケ
ース。
Claims (6)
- 【請求項１】 電源と出力間、出力とグランド間に接続
され、電流をスイッチングする第一、第二のパワー半導
体素子とを備えたパワー回路部と、該パワー回路部を制
御する制御回路部と、前記パワー回路部及び制御回路部
に接続される外部入出力端子と、を備えたパワー半導体
モジュールにおいて、前記第一、二のパワー半導体素子
は、素子を構成する各不純物層の極性がお互いに反対の
相補型デバイスであり、お互いのエミッタ、ないしは、
ソースが出力に接続され、前記第一、二のパワー半導体
素子の搭載パタンが各々電源配線、グランド配線とな
り、該電源配線、グランド配線は、前記第一、二のパワ
ー半導体素子のエミッタ、ないしは、ソースを接続する
領域を対称の中心として、対称的に配置されることを特
徴とするパワー半導体モジュール。 - 【請求項２】 請求項1記載のパワー半導体モジュール
において、前記第一のパワー半導体素子を搭載した前記
電源配線、及び、前記第二のパワー半導体素子を搭載し
た前記グランド配線は、セラミック基板上の銅板であ
り、二つの該セラミック基板間に、第一、二のパワー半
導体素子のエミッタ、ないしは、ソースをワイヤボンデ
ィングで接続するための基板を配置することを特徴とす
るパワー半導体モジュール。 - 【請求項３】 請求項1記載のパワー半導体モジュール
において、前記第一のパワー半導体素子を搭載した前記
電源配線、及び、前記第二のパワー半導体素子を搭載し
た前記グランド配線は、電源端子、グランド端子と一体
のリードフレームであり、二つの該リードフレーム間
に、第一、二のパワー半導体素子のエミッタ、ないし
は、ソースを接続するための基板を配置することを特徴
とするパワー半導体モジュール。 - 【請求項４】 請求項2記載のパワー半導体モジュール
において、前記第一、二のパワー半導体を搭載するセラ
ミック基板の形状は同一であることを特徴とするパワー
半導体モジュール。 - 【請求項５】 請求項1記載のパワー半導体モジュール
において、前記第一、二のパワー半導体のエミッタ電極
面、ないしは、ソース電極面を互いに対面させ、出力端
子に接続される金属体の両側から該電極面を接着させる
ことを特徴とするパワー半導体モジュール。 - 【請求項６】 請求項5記載のパワー半導体モジュール
において、前記第一、二のパワー半導体のコレクタ、な
いしは、ドレイン電極は、絶縁板を介さずに金属板に接
着され、前記第一パワー半導体を接着した前記金属板を
電源電極に、前記第二パワー半導体を接着した前記金属
板を接地電極とした非絶縁モジュールであることを特徴
とするパワー半導体モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25840399A JP3525823B2 (ja) | 1999-09-13 | 1999-09-13 | 相補型ｉｇｂｔの実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25840399A JP3525823B2 (ja) | 1999-09-13 | 1999-09-13 | 相補型ｉｇｂｔの実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001085612A true JP2001085612A (ja) | 2001-03-30 |
| JP3525823B2 JP3525823B2 (ja) | 2004-05-10 |
Family
ID=17319758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25840399A Expired - Fee Related JP3525823B2 (ja) | 1999-09-13 | 1999-09-13 | 相補型ｉｇｂｔの実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3525823B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008530807A (ja) * | 2005-02-17 | 2008-08-07 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | パワー半導体アセンブリ |
| US8198676B2 (en) | 2009-03-04 | 2012-06-12 | Fuji Electric Co., Ltd. | P-channel silicon carbide MOSFET |
| US8421163B2 (en) | 2010-08-04 | 2013-04-16 | Mitsubishi Electric Corporation | Power module |
| US8564028B2 (en) | 2008-04-17 | 2013-10-22 | Fuji Electric Co., Ltd. | Low on-resistance wide band gap semiconductor device and method for producing the same |
| CN113097159A (zh) * | 2021-03-22 | 2021-07-09 | 西安交通大学 | 一种碳化硅mosfet芯片双向开关功率模块及其制备方法 |
-
1999
- 1999-09-13 JP JP25840399A patent/JP3525823B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008530807A (ja) * | 2005-02-17 | 2008-08-07 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | パワー半導体アセンブリ |
| JP4685884B2 (ja) * | 2005-02-17 | 2011-05-18 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | パワー半導体アセンブリ |
| US8472949B2 (en) | 2005-02-17 | 2013-06-25 | Infineon Technologies Ag | Semiconductor assembly |
| US8564028B2 (en) | 2008-04-17 | 2013-10-22 | Fuji Electric Co., Ltd. | Low on-resistance wide band gap semiconductor device and method for producing the same |
| US9252266B2 (en) | 2008-04-17 | 2016-02-02 | Fuji Electric Co., Ltd. | Wide band gap semiconductor device and method for producing the same |
| US8198676B2 (en) | 2009-03-04 | 2012-06-12 | Fuji Electric Co., Ltd. | P-channel silicon carbide MOSFET |
| US8421163B2 (en) | 2010-08-04 | 2013-04-16 | Mitsubishi Electric Corporation | Power module |
| CN113097159A (zh) * | 2021-03-22 | 2021-07-09 | 西安交通大学 | 一种碳化硅mosfet芯片双向开关功率模块及其制备方法 |
| CN113097159B (zh) * | 2021-03-22 | 2024-05-24 | 西安交通大学 | 一种碳化硅mosfet芯片双向开关功率模块及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3525823B2 (ja) | 2004-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7759778B2 (en) | Leaded semiconductor power module with direct bonding and double sided cooling | |
| CN106252320B (zh) | 半导体装置 | |
| US8629467B2 (en) | Semiconductor device | |
| EP3107120B1 (en) | Power semiconductor module | |
| US7633141B2 (en) | Semiconductor device having through contact blocks with external contact areas | |
| US9468087B1 (en) | Power module with improved cooling and method for making | |
| US11515292B2 (en) | Semiconductor device | |
| JP2002026251A (ja) | 半導体装置 | |
| US11456244B2 (en) | Semiconductor device | |
| JP2000164800A (ja) | 半導体モジュール | |
| US9159715B2 (en) | Miniaturized semiconductor device | |
| US10985110B2 (en) | Semiconductor package having an electromagnetic shielding structure and method for producing the same | |
| US20210327781A1 (en) | Semiconductor module circuit structure | |
| CN113875006A (zh) | 三电平功率模块 | |
| CN107492531B (zh) | 半导体装置 | |
| WO2022059251A1 (ja) | 半導体装置 | |
| TW202110289A (zh) | 功率模組 | |
| US20230282622A1 (en) | Semiconductor device | |
| JP2005277014A (ja) | 半導体装置 | |
| JP3525823B2 (ja) | 相補型ｉｇｂｔの実装構造 | |
| CN111613608A (zh) | 用于多芯片功率半导体器件的封装 | |
| JP2001036001A (ja) | 電力半導体モジュール | |
| CN113287195B (zh) | 半导体装置 | |
| JP2000353777A (ja) | パワー半導体モジュール及びその製造方法 | |
| JP3507714B2 (ja) | マルチチップモジュール型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040127 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040209 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080227 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090227 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |