JP2001085595A - Semiconductor device and electronic apparatus using it and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
れを用いた電子装置及びその製造方法に関し、特に、マ
ルチチップを搭載した半導体装置及び及びそれを用いた
電子装置及びその製造方法に適用して有効な技術に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, an electronic device using the same, and a method of manufacturing the same, and more particularly, to a semiconductor device equipped with a multi-chip, an electronic device using the same, and a method of manufacturing the same. And effective technology.
【０００２】[0002]
【従来の技術】従来の半導体装置は、図１０に示すよう
なＴＣＰ（Tape Carrier Package）型配線基板に搭載し
たＴＣＰ型半導体装置（以下、単にＴＣＰと記す）があ
る。図１０は、液晶パネルＩＣ用のＴＣＰにおけるリー
ドフレームと半導体チップの関係を説明するための図で
あり、図１０(a) は上から見た平面図、図１０(b) は図
１０(a) に示すＡ−Ａ線で切った断面図である。2. Description of the Related Art As a conventional semiconductor device, there is a TCP type semiconductor device (hereinafter simply referred to as TCP) mounted on a TCP (Tape Carrier Package) type wiring board as shown in FIG. 10A and 10B are diagrams for explaining the relationship between a lead frame and a semiconductor chip in TCP for a liquid crystal panel IC. FIG. 10A is a plan view seen from above, and FIG. FIG. 2 is a sectional view taken along line AA shown in FIG.
【０００３】図１０に示すように、ＴＣＰ１０はＴＡＢ
（Tape Automated Bounding ）テープ（フレキシブル基
板）６のデバイスホール７から突き出たインナーリード
３と外部電極２を接合することで半導体チップ１とリー
ドを接続し、封止樹脂４０によってパッケージした構造
となっている。[0003] As shown in FIG.
(Tape Automated Bounding) The semiconductor chip 1 and the lead are connected by joining the inner lead 3 protruding from the device hole 7 of the tape (flexible substrate) 6 and the external electrode 2, and the structure is packaged with the sealing resin 40. I have.
【０００４】ＴＡＢテープ（フレキシブル配線基板）６
は、ポリイミド樹脂などによるベースフィルム４とイン
ナーリード３及びアウターリード５からなる配線層によ
って構成され、アウターリード５によってＴＣＰ１０は
電子装置のマザーボード配線基板に搭載される形にな
る。[0004] TAB tape (flexible wiring board) 6
Is composed of a base film 4 made of a polyimide resin or the like, and a wiring layer including an inner lead 3 and an outer lead 5. The outer lead 5 allows the TCP 10 to be mounted on a motherboard wiring board of an electronic device.
【０００５】通常、半導体チップ１の主面には、突起形
状のバンプからなる外部電極２が形成されているが、こ
れはインナーリード３との接続を容易にし、かつ、接続
の信頼性を高めるのが目的である。Usually, an external electrode 2 composed of a bump having a protruding shape is formed on the main surface of the semiconductor chip 1. This external electrode 2 facilitates the connection with the inner lead 3 and increases the reliability of the connection. That is the purpose.
【０００６】上述の外部電極２のバンプは通常金の２０
μｍ程度の厚さの電気めっきによって形成され、また、
インナーリード３には、無電解錫めっきが０. ２〜０.
３μｍの厚さに施される。このインナーリード３の先端
と金バンプの外部電極２とは、通常４５０〜５００℃の
高温ツールを用いて接続している。これは金と錫の平衡
状態図における、金９０重量％（残り錫）の共晶組成の
融点２８５℃を利用しているためである。４５０〜５０
０℃のツール温度では、金９０重量％（残り錫）の共晶
組成の反応層が接合界面に厚く成長して、接合が行われ
る。The bumps of the external electrodes 2 are usually made of gold.
formed by electroplating with a thickness of about μm,
Electroless tin plating is applied to the inner leads 3 in a range of 0.2 to 0.2.
It is applied to a thickness of 3 μm. The tip of the inner lead 3 and the external electrode 2 of the gold bump are connected using a high temperature tool of usually 450 to 500 ° C. This is because the melting point of 285 ° C. of the eutectic composition of 90% by weight of gold (remaining tin) in the equilibrium diagram of gold and tin is used. 450-50
At a tool temperature of 0 ° C., a reaction layer having a eutectic composition of 90% by weight of gold (remaining tin) grows thickly at the bonding interface, and bonding is performed.
【０００７】２秒程度の短時間で接続するために、４５
０〜５００℃の温度のツールを使用しているものである
が、この温度は、２３０℃程度のＴｇを持つポリイミド
フィルムにとっては、非常に高温である。In order to connect in a short time of about 2 seconds, 45
Although a tool having a temperature of 0 to 500 ° C. is used, this temperature is very high for a polyimide film having a Tg of about 230 ° C.
【０００８】しかし、インナーリード３がデバイスホー
ルから突き出しており、また、接合時間が２秒程度のた
めに、ポリイミドフィルムが焼損されずに耐えているも
のである。インナーリード３は通常銅箔を使用して、ホ
トケミカルエッチング法で作られ、その後無電解錫めっ
きが施される。半導体チップ１の金バンプからなる外部
電極２の数は、通常１００から５００ピン程度であり、
全ピンが同時に２秒程度の短時間で一括接合する方式
と、インナーリード３の一本一本を０．２秒／リード程
度で接合するシングルポイントボンディング方式とがあ
る。However, the inner lead 3 protrudes from the device hole, and the bonding time is about 2 seconds, so that the polyimide film can withstand without burning. The inner leads 3 are usually formed by a photochemical etching method using a copper foil, and then are subjected to electroless tin plating. The number of external electrodes 2 made of gold bumps on the semiconductor chip 1 is usually about 100 to 500 pins,
There are a system in which all the pins are simultaneously bonded together in a short time of about 2 seconds, and a single point bonding system in which each of the inner leads 3 is bonded at a rate of approximately 0.2 seconds / lead.
【０００９】シングルポイントボンディングは５００ピ
ンの場合に１００秒程度必要になり接合時間が長くなる
ために、量産ではあまり多くは使用されない。アウター
リード５は、基板方向に曲げ成形してから、６３Ｓｎ／
３７Ｐｂの共晶半田ペースト印刷リフロー法などによっ
て、マザーボード配線基板の配線パターンに接続され
る。Single-point bonding requires about 100 seconds for 500 pins and increases the bonding time, so that it is not often used in mass production. The outer lead 5 is bent in the direction of the substrate, and then 63Sn /
It is connected to the wiring pattern of the motherboard wiring board by a eutectic solder paste printing reflow method of 37Pb or the like.
【００１０】また、従来の金錫接合は、金９０重量％付
近の共晶組成（融点２７８℃）を利用して行われてい
た。この温度はセラミックパッケージなどの無機材料系
のパッケージには問題のない接合温度であるが、ポリイ
ミドなどの有機フィルム材料からなるＣＳＰには高すぎ
る温度である。この金錫接合技術については、例えば、
溶接学会誌論文集、１５、（１）、ｐｐ１７４、（１９
９７）に開示されている。[0010] Conventional gold-tin bonding has been performed using a eutectic composition (melting point: 278 ° C) of about 90% by weight of gold. This temperature is a bonding temperature that is not a problem for inorganic material-based packages such as ceramic packages, but is too high for a CSP made of an organic film material such as polyimide. For this gold-tin bonding technology, for example,
Journal of the Japan Welding Society, 15, (1), pp. 174, (19
97).
【００１１】[0011]
【発明が解決しようとする課題】しかし、上述した従来
の半導体装置は以下の問題点がある。However, the above-described conventional semiconductor device has the following problems.
【００１２】半導体チップ１とインナーリード３の接続
温度が高いために、インナーリード３をデバイスホール
７から突き出して接続する必要があり、このためにデバ
イスホール７が絶対に必要な構造になっている。Since the connection temperature between the semiconductor chip 1 and the inner leads 3 is high, the inner leads 3 need to be protruded from the device holes 7 and connected to each other. Therefore, the device holes 7 have an absolutely necessary structure. .
【００１３】もし、デバイスホールを形成せずに、直接
にポリイミドのベースフィルムの上の配線パターン５に
半導体チップ１の金バンプからなる外部電極２を当て
て、４５０〜５００℃の高温ツールを当てて接続した場
合には、ポリイミド樹脂フィルムの急激な熱変形と加熱
による炭化がおこり、ＴＣＰパッケージを信頼性良く製
造することが不可能であった。If the external electrodes 2 composed of gold bumps of the semiconductor chip 1 are directly applied to the wiring pattern 5 on the polyimide base film without forming a device hole, a high-temperature tool of 450 to 500 ° C. is applied. When the connection is made, the polyimide resin film undergoes rapid thermal deformation and carbonization due to heating, making it impossible to manufacture a TCP package with high reliability.
【００１４】また、このデバイスホール７は、接着剤付
きのポリイミドフィルムにパンチング抜き金型によって
加工されるが、金型の高価なことの他に、フィルムに穴
加工するために、フィルムの引っ張り強度が低下すると
いう問題があった。このように、デバイスホール７を設
けることにより、従来の方法では一つのＴＡＢテープに
搭載する半導体チップ１の数は、１箇に限定される。The device hole 7 is formed by punching a polyimide film with an adhesive with a punching die. In addition to the high cost of the die, the tensile strength of the film is increased due to the hole processing of the film. However, there was a problem that was reduced. Thus, by providing the device holes 7, the number of semiconductor chips 1 mounted on one TAB tape in the conventional method is limited to one.
【００１５】すなわち、デバイスホール７を複数開口さ
せて複数の半導体チップ１を搭載すると、フィルムが弱
くなることと、複数の半導体チップ１を接合している間
に、すでに接合した半導体チップ１のリードがハンドリ
ング時破断するなどの問題からである。また、複数の半
導体チップ１を搭載すると、デバイスホール７の抜き金
型がさらに高価になる問題もある。このため１ケの半導
体チップの搭載が限界であり、複数の半導体チップを有
するマルチチップ半導体装置を形成できないという問題
があった。That is, when a plurality of semiconductor chips 1 are mounted with a plurality of device holes 7 opened, the film becomes weaker, and while the plurality of semiconductor chips 1 are joined, the leads of the already joined semiconductor chips 1 are connected. This is due to a problem such as breaking during handling. Further, when a plurality of semiconductor chips 1 are mounted, there is a problem that the die for removing the device holes 7 becomes more expensive. Therefore, the mounting of one semiconductor chip is the limit, and there is a problem that a multi-chip semiconductor device having a plurality of semiconductor chips cannot be formed.
【００１６】本発明は、上記問題点を解決するために成
されたものであり、その目的は、マルチチップ半導体装
置を形成することが可能な技術を提供することにある。The present invention has been made to solve the above problems, and an object of the present invention is to provide a technique capable of forming a multi-chip semiconductor device.
【００１７】[0017]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００１８】(1) 複数個の半導体チップを配線基板に
搭載してなる半導体装置であって、絶縁基材に配線パタ
ーンが配設された配線基板と、前記配線パターンと電気
的に接続される電極パッドを有する複数個の半導体チッ
プと、前記配線パターンと前記電極パッドとの接続部を
接合し、その接続部周辺を封止する樹脂封止と、前記配
線基板の配線パターンに電気的に接続される外部出力端
子とを備えたことを特徴とする。(1) A semiconductor device comprising a plurality of semiconductor chips mounted on a wiring board, wherein the wiring board is provided with a wiring pattern on an insulating base material, and is electrically connected to the wiring pattern. A plurality of semiconductor chips having electrode pads, a connection part between the wiring pattern and the electrode pad is joined, a resin sealing is performed to seal a periphery of the connection part, and an electric connection is made to the wiring pattern on the wiring board. And an external output terminal.
【００１９】(2) 複数個の半導体チップを配線基板に
搭載してなる半導体装置であって、絶縁基材に多層の配
線パターンを有する多層配線基板と、前記配線パターン
と電気的に接続される電極パッドを有する複数個の半導
体チップと、前記配線パターンと前記電極パッドとの接
続部周辺を封止する封止樹脂と、前記配線基板の配線パ
ターンに電気的に接続される外部出力端子とを備えたこ
とを特徴とする。(2) A semiconductor device in which a plurality of semiconductor chips are mounted on a wiring board, wherein the multilayer wiring board having a multilayer wiring pattern on an insulating base is electrically connected to the wiring pattern. A plurality of semiconductor chips having electrode pads, a sealing resin for sealing around a connection portion between the wiring pattern and the electrode pad, and an external output terminal electrically connected to the wiring pattern on the wiring board. It is characterized by having.
【００２０】(3) 複数個の半導体チップを配線基板に
搭載してなる半導体装置であって、絶縁基材に多層の配
線パターンを有し、前記絶縁基材の半導体チップが搭載
される面の全面に、前記半導体チップ及び前記配線パタ
ーンの熱応力を緩衝する熱応力緩衝材（エラストマ）の
層を設けた多層配線基板と、前記配線パターンと電気的
に接続される電極パッドを有する複数個の半導体チップ
と、前記多層配線基板の配線パターンに電気的に接続さ
れる外部出力端子とを備え、前記配線パターンと前記電
極パッドとの接続部を接合し、その接続部周辺を応力緩
衝材の層に埋め込んで封止したことを特徴とする。(3) A semiconductor device in which a plurality of semiconductor chips are mounted on a wiring board, wherein the insulating substrate has a multilayer wiring pattern, and the surface of the insulating substrate on which the semiconductor chips are mounted is formed. A multi-layer wiring board provided on the entire surface with a layer of a thermal stress buffer (elastomer) for buffering the thermal stress of the semiconductor chip and the wiring pattern, and a plurality of electrode pads having electrode pads electrically connected to the wiring pattern. A semiconductor chip, and an external output terminal electrically connected to a wiring pattern of the multilayer wiring board; joining a connection portion between the wiring pattern and the electrode pad; forming a stress buffer layer around the connection portion; And sealed.
【００２１】(4) (1) 乃至(3) のうちいずれか１つの
半導体装置において、前記複数の電極パッドと配線パタ
ーンとのそれぞれの接続部が金もしくは錫でメッキさ
れ、前記接合が金錫の第一共晶点の温度以上で前記絶縁
基材に影響を与える温度以下での加熱を行い、第一共晶
点の融点を利用した接合であることを特徴とする。(4) In the semiconductor device according to any one of (1) to (3), each connection portion between the plurality of electrode pads and the wiring pattern is plated with gold or tin, and the connection is made of gold-tin. The heating is performed at a temperature not lower than the temperature of the first eutectic point and not higher than the temperature affecting the insulating base material, and the joining is performed using the melting point of the first eutectic point.
【００２２】(5) (1) 乃至(4) のうちいずれか１つの
半導体装置を配線基板に搭載してなる半導体装置モジュ
ールを電子装置に有する。(5) The electronic device has a semiconductor device module in which any one of the semiconductor devices (1) to (4) is mounted on a wiring board.
【００２３】(6) 主面上に形成された複数の電極パッ
ドを有する複数個の半導体チップと、絶縁基材に配線パ
ターンが配置された配線基板とをあらかじめ用意し、前
記半導体チップの主面に形成された複数の電極パッドの
接続部と前記配線パターンの接続部を金もしくは錫で形
成し、前記両接続部との位置合わせを行った後、半導体
チップを固定し、その状態で加熱加圧を行い、前記電極
パッドの接続部と前記配線パターンの接続部を拡散反応
させて接合を形成し、該接合を含む接続部を封止材で封
止する半導体装置の製造方法であって、前記電極パッド
の接続部の金とインナーリードの接続部の金と錫を密着
させ、金錫の第一共晶点の温度以上で前記絶縁基材に影
響を与える温度以下での加熱を行い、第一共晶点の融点
を利用した拡散反応による金錫接合を形成することを特
徴とする。(6) A plurality of semiconductor chips having a plurality of electrode pads formed on the main surface and a wiring board having a wiring pattern arranged on an insulating base material are prepared in advance, and the main surface of the semiconductor chip is prepared. The connection part of the plurality of electrode pads formed in the above and the connection part of the wiring pattern are formed of gold or tin, and after positioning with the two connection parts, the semiconductor chip is fixed, and heating is performed in that state. Pressure, performing a diffusion reaction between the connection portion of the electrode pad and the connection portion of the wiring pattern to form a junction, and sealing the connection portion including the junction with a sealing material, the method for manufacturing a semiconductor device, The gold at the connection portion of the electrode pad and the gold and tin at the connection portion of the inner lead are brought into close contact with each other, and heated at a temperature not lower than the temperature of the first eutectic point of gold tin and at a temperature lower than the temperature affecting the insulating base material, For diffusion reactions using the melting point of the first eutectic point It is characterized in that a gold-tin junction is formed.
【００２４】(7) 絶縁基材の第１の面上に銅箔を貼り
付け、その銅箔をエッチングにより加工して配線パター
ンを形成し、前記絶縁基材の第２の面にレーザ光により
ビアホール（穴）を空け、前記銅箔からなる配線パター
ンの裏面を露出させ、その上に銅めっき層を形成し、前
記絶縁基材の第２の面に、前記銅めっき層を介して前記
配線パターンと電気的に接続された外部端子用接続部を
形成し、２メタルの配線基板を形成し、この配線基板の
複数枚を電気的に接続して多層配線基板を形成し、配線
基板の外部端子用接続部上に半田ボールを形成し、各半
導体チップの主面に形成された複数の電極パッドの接続
部と前記配線パターンの各接続部との位置合わせを行っ
た後、加圧加熱を行い、前記電極パッドの接続部と前記
配線パターンの接続部を拡散反応させて接合を形成し、
その接合を含む接続部を封止材で封止し、半導体装置を
製造することを特徴とする。(7) A copper foil is adhered on the first surface of the insulating base material, and the copper foil is processed by etching to form a wiring pattern, and a laser light is applied to the second surface of the insulating base material. A via hole (hole) is opened, a back surface of the wiring pattern made of the copper foil is exposed, a copper plating layer is formed thereon, and the wiring is formed on a second surface of the insulating base via the copper plating layer. A connection portion for external terminals electrically connected to the pattern is formed, a two-metal wiring board is formed, and a plurality of the wiring boards are electrically connected to form a multilayer wiring board. After forming a solder ball on the terminal connection portion and performing alignment between the connection portion of the plurality of electrode pads formed on the main surface of each semiconductor chip and each connection portion of the wiring pattern, pressurizing and heating are performed. The connection portion of the electrode pad and the connection portion of the wiring pattern To form a bond by a diffusion reaction
A semiconductor device is manufactured by sealing a connection portion including the joining with a sealing material.
【００２５】(8) 絶縁基材の第１の面上に銅箔を貼り
付け、その銅箔をエッチングにより加工して配線パター
ンを形成し、前記絶縁基材の第２の面にレーザ光により
ビアホール（穴）を空け、前記銅箔からなる配線パター
ンの裏面を露出させ、その上に銅めっき層を形成し、前
記絶縁基材の第２の面に、前記銅めっき層を介して前記
配線パターンと電気的に接続された外部端子用接続部を
形成し、２メタルの配線基板を形成し、この配線基板の
外部端子用接続部上に半田ボールを形成し、前記半導体
チップを搭載する側の基板上の全面にエラストマを貼り
付け、各半導体チップの主面に形成された複数の電極パ
ッドの接続部と前記配線パターンの各接続部との位置合
わせを行った後、前記半導体チップを前記エラストマに
埋め込むように加圧加熱を行い、前記電極パッドの接続
部と前記配線パターンの接続部を拡散反応させて接合を
形成し、その接合を含む接続部をエラストマで封止し、
半導体装置を製造することを特徴とする。(8) A copper foil is adhered on the first surface of the insulating base material, and the copper foil is processed by etching to form a wiring pattern, and a laser beam is applied to the second surface of the insulating base material. A via hole (hole) is opened, a back surface of the wiring pattern made of the copper foil is exposed, a copper plating layer is formed thereon, and the wiring is formed on a second surface of the insulating base via the copper plating layer. Forming a connection portion for external terminals electrically connected to the pattern, forming a two-metal wiring board, forming solder balls on the connection portions for external terminals of the wiring board, and mounting the semiconductor chip; After the elastomer is attached to the entire surface of the substrate and the alignment of the connection portions of the plurality of electrode pads formed on the main surface of each semiconductor chip and the connection portions of the wiring pattern is performed, the semiconductor chip is removed. Pressurize to embed in elastomer By performing heat, a connection is formed by causing a diffusion reaction between the connection portion of the electrode pad and the connection portion of the wiring pattern, and the connection portion including the connection is sealed with an elastomer,
It is characterized by manufacturing a semiconductor device.
【００２６】[0026]
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００２７】図１は、本発明の一実施形態にかかるマル
チチップ半導体装置１０の構成を説明するための図であ
り、図１(a) は立体図であり、図１(b) は図１(a) のＡ
−Ａ線で切った断面図をそれぞれ示す。FIG. 1 is a diagram for explaining a configuration of a multi-chip semiconductor device 10 according to one embodiment of the present invention. FIG. 1 (a) is a three-dimensional view, and FIG. A of (a)
The sectional views taken along line -A are shown.
【００２８】本実施形態のマルチチップ半導体装置１０
は、図１に示すように、配線形成されたフレキシブル配
線基板６（例えば、ボリイミド、液晶ポリマ等）に２つ
の半導体チップ１を搭載し、それぞれ樹脂封止した構成
をとる。各半導体チップ１の配線層形成面には電極パッ
ドが所定ピッチで配列され、その電極パッド上に金のバ
ンプ（突起）を形成して外部電極（金バンプ）２とす
る。The multi-chip semiconductor device 10 of the present embodiment
As shown in FIG. 1, two semiconductor chips 1 are mounted on a flexible wiring board 6 (for example, polyimide, liquid crystal polymer, etc.) on which wirings are formed, and each of the semiconductor chips 1 is sealed with a resin. Electrode pads are arranged at a predetermined pitch on the wiring layer forming surface of each semiconductor chip 1, and gold bumps (projections) are formed on the electrode pads to form external electrodes (gold bumps) 2.
【００２９】この半導体チップ１の電極パッドには、直
接金のメッキができないため、例えば、Ｔｉ，Ｃｒ，Ｃ
ｕ，Ｎｉのスパッタ膜を順次形成し、その後、金の電気
めっきを行い、金バンプ（外部電極２）を形成する。Since gold cannot be directly plated on the electrode pads of the semiconductor chip 1, for example, Ti, Cr, C
A sputtered film of u and Ni is sequentially formed, and then gold electroplating is performed to form a gold bump (external electrode 2).
【００３０】また、図１(b) に示すように、インナリー
ド３を含む配線層に電気的に接続される半田ボール２０
（外部出力端子）が所定ピッチで形成される。Further, as shown in FIG. 1B, solder balls 20 electrically connected to the wiring layer including the inner leads 3 are formed.
(External output terminals) are formed at a predetermined pitch.
【００３１】そして、このフレキシブル配線基板６への
２つの半導体チップ１の実装は、図１(b) に示すよう
に、フレキシブル配線基板６上のインナリード３の接続
部（先端部）に錫を被覆し、外部電極２の金とインナリ
ード３の接続部に被覆された錫との拡散反応によって金
錫合金（共晶接合）を形成する金錫接続で行われる。Then, as shown in FIG. 1 (b), when mounting the two semiconductor chips 1 on the flexible wiring board 6, tin is applied to the connection portions (tips) of the inner leads 3 on the flexible wiring board 6. The coating is performed by gold-tin connection in which a gold-tin alloy (eutectic junction) is formed by a diffusion reaction between the coated gold of the external electrode 2 and the tin coated on the connection part of the inner lead 3.
【００３２】この金錫接続は、接合界面がＡｕ１０〜４
０重量％−Ｓｎ６０〜９０重量％にする第一共晶点にお
ける接続を行うと、より低温で接続でき、かつ強度の大
きい接続が可能である。In this gold-tin connection, the bonding interface is Au10-4
By performing the connection at the first eutectic point of 0% by weight to 60% to 90% by weight of Sn, it is possible to connect at a lower temperature and to achieve a high strength connection.
【００３３】なお、この金錫接続は、上述したように第
一共晶点における接続が接合強度も大きいことから理想
的ではあるが、本発明は接合界面が必ずしもこの成分に
限定されるものではなく、金錫の第一共晶点の温度以上
でフレキシブル配線基板の絶縁特性や物性に影響を与え
る温度以下での加熱を行う、第一共晶点の融点を利用し
た接合であれば、Ａｕ１０〜４０重量％−Ｓｎ６０〜９
０重量％以外の成分であってもよい。Although the gold-tin connection is ideal because the connection at the first eutectic point has a large bonding strength as described above, the present invention does not limit the bonding interface to this component. If the bonding is performed using the melting point of the first eutectic point, the heating is performed at a temperature higher than the temperature of the first eutectic point of gold tin and lower than the temperature that affects the insulating properties and physical properties of the flexible wiring board. -40% by weight-Sn 60-9
Components other than 0% by weight may be used.
【００３４】次に、本実施形態のマルチチップ半導体装
置１０の製造方法について図面を用いて詳細に説明す
る。図２，図３は、本実施形態の半導体装置の製造方法
を説明するための図である。Next, a method for manufacturing the multi-chip semiconductor device 10 of the present embodiment will be described in detail with reference to the drawings. 2 and 3 are views for explaining the method for manufacturing the semiconductor device according to the present embodiment.
【００３５】本実施形態の半導体装置１０の製造方法
は、まず、図２（ａ）に示すように、ベースフィルム
（絶縁基材）４（ここではポリイミドのフィルムを用い
た）用意する。このベースフィルム４の寸法は、例え
ば、幅３５〜３００mm、長さ１０〜１００ｍ、厚さ５０
μｍ±１．５μｍである。In the method of manufacturing the semiconductor device 10 according to the present embodiment, first, as shown in FIG. 2A, a base film (insulating base material) 4 (here, a polyimide film is used) is prepared. The dimensions of the base film 4 are, for example, 35 to 300 mm in width, 10 to 100 m in length, and 50 in thickness.
μm ± 1.5 μm.
【００３６】次に、図２(b) に示すように、そのベース
フィルム４にソルダボール８の設定用穴（ビアホール）
８０及びパッケージ外形穴（最終的にパッケージ外形加
工するために一部分を予め切り抜いておくもの）を加工
する。Next, as shown in FIG. 2B, holes (via holes) for setting solder balls 8 are formed in the base film 4.
80 and a package outline hole (one part of which is cut out in advance for final package outline processing) is processed.
【００３７】その後、図２(c) に示すように、その加工
されたベースフィルム４の上に、接着剤（図示せず）を
用いて銅箔５０を貼り合せる。Thereafter, as shown in FIG. 2C, a copper foil 50 is bonded on the processed base film 4 using an adhesive (not shown).
【００３８】そして、図２(d) に示すように、その銅箔
５０にホトレジストでエッチングを行い、インナリード
３を含む配線パターンを形成し、そのインナリード３の
外部電極との接続部に錫メッキを施し、フレキシブル配
線基板６を製造する。なお、テープ製造メーカでは、図
２に示す一連の工程を既に行ったフレキシブル配線基板
６として販売することもあるので、それを購入すること
で上述の工程を省略することができる。Then, as shown in FIG. 2 (d), the copper foil 50 is etched with a photoresist to form a wiring pattern including the inner leads 3, and a tin connection is formed between the inner leads 3 and the external electrodes. Plating is performed to manufacture the flexible wiring board 6. Note that the tape manufacturer may sell the flexible wiring board 6 that has already undergone the series of steps shown in FIG. 2, so that the above steps can be omitted by purchasing the board.
【００３９】次に、その製造したフレキシブル配線基板
６上に半導体チップ１の主面に形成された複数の９９．
９重量％Ａｕからなる外部電極（バンプ／チップ突起電
極）２とインナリード３の接続部との位置合せを行った
後、半導体チップ１を固定し、図３(a) に示すように、
この状態で加熱ツール１３によりツール温度２４０〜２
６０℃、加圧ツール１２により、加圧力１〜１０kg／mm
2 で２〜５秒間加熱加圧を行い、外部電極２の金とイン
ナリード３の接続部の錫を拡散反応させて金錫共晶合金
（Ａｕ１０〜４０重量％−Ｓｎ６０〜９０重量％）を形
成して金錫接続し、図３(b) に示すように、液状封止材
（樹脂）４０を注入して周辺を封止する。Next, on the manufactured flexible wiring board 6, a plurality of 99.
After the positioning of the external electrode (bump / chip projection electrode) 2 made of 9% by weight of Au and the connection portion of the inner lead 3, the semiconductor chip 1 is fixed, and as shown in FIG.
In this state, the tool temperature is set to 240 to 2 by the heating tool 13.
60 ° C, pressure 1 to 10kg / mm by pressure tool 12
Heating and pressurizing is performed at 2 for 2 to 5 seconds to cause a diffusion reaction between the gold of the external electrode 2 and the tin at the connection portion of the inner lead 3 to form a gold-tin eutectic alloy (Au 10 to 40 wt% -Sn 60 to 90 wt%). Then, a gold-tin connection is made, and as shown in FIG. 3B, a liquid sealing material (resin) 40 is injected to seal the periphery.
【００４０】なお、この金錫の接続方法は、フレキシブ
ル配線基板に影響を与えることなく接続するために用い
られる低温の接続方法である。This connection method of gold and tin is a low-temperature connection method used for connection without affecting the flexible wiring board.
【００４１】このため、金錫の接続強度が小さくても構
わないといった場合には、必ずしもＡｕ１０〜４０重量
％−Ｓｎ６０〜９０重量％の理想の金錫接合にする必要
はない。この場合は、少なくとも金錫の第一共晶点の融
点（２１７℃）以上で前記フレキシブル配線基板に影響
を与える温度以下での加熱を行う第一共晶点の融点を利
用した接合を行う。For this reason, when the connection strength of gold and tin may be small, it is not always necessary to make an ideal gold-tin bonding of Au 10 to 40% by weight-Sn 60 to 90% by weight. In this case, the bonding is performed using the melting point of the first eutectic point, in which heating is performed at least at the melting point of the first eutectic point of gold and tin (217 ° C.) or lower and at a temperature not affecting the flexible wiring board.
【００４２】次に、図３(c) に示すように、配線パター
ンに半田ボール２０（ソルダボール）が設けられ、図３
(d) に示すように、複数（ここでは２個）の半導体チッ
プ１が実装されたフレキシブル配線基板６は、所定の位
置で切断されて個片化されることにより製造される。Next, as shown in FIG. 3C, a solder ball 20 (solder ball) is provided on the wiring pattern.
As shown in (d), the flexible wiring board 6 on which a plurality of (here, two) semiconductor chips 1 are mounted is manufactured by being cut at predetermined positions and separated into individual pieces.
【００４３】上述した金錫接続は、金錫共晶接合の原理
を用い、図３(a) に示した半導体チップマウンタ（フリ
ップチップマウンタと言われ、ベアチップを配線基板に
位置認識しながら搭載する装置）により行う。図４は、
半導体チップマウンタの構成を説明するための図であ
る。半導体チップマウンタは、図４に示すように、加圧
する加圧ツール１２と加熱する加熱ツール１３とから構
成される。The above-described gold-tin connection uses the principle of gold-tin eutectic bonding and mounts the semiconductor chip mounter (referred to as a flip chip mounter) shown in FIG. Device). FIG.
FIG. 3 is a diagram for describing a configuration of a semiconductor chip mounter. As shown in FIG. 4, the semiconductor chip mounter includes a pressing tool 12 for pressing and a heating tool 13 for heating.
【００４４】この半導体チップマウンタを用いた金錫接
続は、図４に示すように、半導体チップマウンタの加熱
ツール１３の上に、外部電極２を上向に半導体チップ１
を配置し、その外部電極２の上からフレキシブル配線基
板６のインナーリード３を位置合わせしながら搭載し、
その状態で加圧ツール１２で加圧し、加熱ツール１３で
加熱して行う。この加熱と加圧は同時に行われる。この
加熱ツール１３は、半導体チップ１を吸い上げて位置合
わせする位置座標まで移動し、そのままの状態で加熱温
度を上昇させ、金錫接続を行う。なお、半導体チップマ
ウンタによる複数個（ここでは２個）の半導体チップの
位置合わせは、個々に行っても構わないし、複数同時や
っても構わない。As shown in FIG. 4, the gold-tin connection using the semiconductor chip mounter is performed by placing the semiconductor chip 1 on the heating tool 13 of the semiconductor chip mounter with the external electrodes 2 facing upward.
Are arranged, and the inner leads 3 of the flexible wiring board 6 are mounted from above the external electrodes 2 while being aligned.
In this state, pressure is applied by the pressing tool 12 and heating is performed by the heating tool 13. This heating and pressurization are performed simultaneously. The heating tool 13 moves to the position coordinates where the semiconductor chip 1 is picked up and aligned, and the heating temperature is raised as it is to perform gold-tin connection. The positioning of a plurality of semiconductor chips (two in this case) by the semiconductor chip mounter may be performed individually or a plurality of semiconductor chips may be simultaneously performed.
【００４５】また、この金錫接続は、低温で行われるた
め、フレキシブル配線基板６の裏面から加熱ツール１３
を当てて加熱するようにしてもよいし、フレキシブル配
線基板６側からと半導体チップ側からの双方から加熱す
るようにしてもよい。双方から加熱する場合は、双方の
加熱ツールの温度をさらに低く設定することや、加熱時
間をさらに少なくすることが可能になる。Since the gold-tin connection is performed at a low temperature, the heating tool 13
May be applied, and heating may be performed from both the flexible wiring board 6 side and the semiconductor chip side. When heating from both sides, it becomes possible to set the temperature of both heating tools even lower, and to further reduce the heating time.
【００４６】このようにフレキシブル配線基板６側から
も加熱できるのは、上述したように第一共晶点（融点２
１７℃）での低温金錫接続を行うためであり、フレキシ
ブル配線基板６が焼けて炭化することがなくなるからで
ある。また、これによって、フレキシブル配線基板６が
劣化することなく軟化し、金バンプの高さの誤差を吸収
することができるため、接続の信頼性を向上する効果も
生む。As described above, what can be heated from the flexible wiring board 6 side is the first eutectic point (the melting point is 2).
This is because the low-temperature gold-tin connection at 17 ° C.) is performed, so that the flexible wiring board 6 does not burn and carbonize. This also softens the flexible wiring board 6 without deterioration and absorbs the height error of the gold bumps, thereby producing an effect of improving the connection reliability.
【００４７】これらによる金錫接続部の接合層は、金と
錫の反応溶融層（高融点層）とそこからはみ出した部分
（フィレット）とからなる。そのフィレットは、第１共
晶点（融点２１７℃）の組成を中心とした、金５〜２０
重量％（残り錫）の組成からなり、反応溶融層（高融点
層）は金１０〜４０重量％（残り錫）の組成からなる。The bonding layer at the gold-tin connection portion thus formed is composed of a reaction-melted layer of gold and tin (high-melting point layer) and a portion protruding from the layer (fillet). The fillet is composed of 5-20 gold, centered on the composition at the first eutectic point (melting point 217 ° C.).
% By weight (remaining tin), and the reactive molten layer (high melting point layer) has a composition of 10 to 40% by weight of gold (remaining tin).
【００４８】このように、金錫共晶接合金の拡散反応温
度を２６０℃以下にする低温金錫接続を行うことによっ
て、フレキシブル配線基板６にデバイスホールを設けな
くても、フレキシブル配線基板６に熱による影響を与え
ることなくインナリード３と外部電極２との信頼性ある
接続が可能になる。これにより、このデバイスホールを
設ける必要がないため、配線の引き回しの自由度が大き
くなり、かつフレキシブル配線基板６の強度も大きくな
るので、複数の半導体チップをフレキシブル配線基板６
に搭載するマルチチップ半導体装置１０を製造すること
が可能になる。As described above, by performing the low-temperature gold-tin connection in which the diffusion reaction temperature of the gold-tin eutectic bonding gold is set to 260 ° C. or less, the flexible wiring substrate 6 can be connected to the flexible wiring substrate 6 without providing a device hole. Reliable connection between the inner lead 3 and the external electrode 2 can be achieved without being affected by heat. This eliminates the necessity of providing the device holes, so that the degree of freedom in wiring layout is increased and the strength of the flexible wiring board 6 is also increased.
It is possible to manufacture the multi-chip semiconductor device 10 mounted on a semiconductor device.
【００４９】また、このフレキシブル配線基板６は、非
常に柔軟性に優れているので、電子装置のマザーボード
配線基板に搭載した時に、半導体チップ１とマザーボー
ド配線基板間の熱膨張係数の相違によって発生する熱応
力を吸収し、温度サイクルに対して信頼性の高いマルチ
チップ半導体装置１０が得られる。Further, since the flexible wiring board 6 is very excellent in flexibility, when the flexible wiring board 6 is mounted on a motherboard wiring board of an electronic device, it is generated due to a difference in thermal expansion coefficient between the semiconductor chip 1 and the motherboard wiring board. A multi-chip semiconductor device 10 that absorbs thermal stress and has high reliability with respect to temperature cycles can be obtained.
【００５０】なお、本実施形態では、２つの半導体チッ
プ１を搭載する場合を取り挙げたが、３個以上の複数も
同様に適応可能である。また、フレキシブル配線基板６
が単層配線の場合を取り挙げたが、多層配線の場合も同
様に適応可能である。以下、実施例としてフレキシブル
配線基板６が多層配線基板である場合について説明す
る。In this embodiment, the case where two semiconductor chips 1 are mounted has been described. However, three or more semiconductor chips 1 can be similarly applied. In addition, the flexible wiring board 6
Has been described in the case of a single-layer wiring, but the same can be applied to the case of a multilayer wiring. Hereinafter, a case where the flexible wiring board 6 is a multilayer wiring board will be described as an embodiment.
【００５１】（実施例１）次に、多層配線基板に低温金
錫接続で複数の半導体チップを搭載するマルチチップ半
導体装置について説明する。(Embodiment 1) Next, a multi-chip semiconductor device in which a plurality of semiconductor chips are mounted on a multilayer wiring board by low-temperature gold-tin connection will be described.
【００５２】図５は、本実施例１のマルチチップ半導体
装置１０ａの構成を説明するための図である。なお、本
実施例１のマルチチップ半導体装置１０ａの立体図は図
１と同じである。FIG. 5 is a diagram for explaining the configuration of the multi-chip semiconductor device 10a according to the first embodiment. The three-dimensional view of the multi-chip semiconductor device 10a according to the first embodiment is the same as FIG.
【００５３】本実施例１のマルチチップ半導体装置１０
ａは、図５に示すように、２層の配線パターンを形成し
た２メタルのフレキシブル配線基板６ａに２個の半導体
チップ１を搭載したものであり、各半導体チップ１の外
部電極２と配線パターンのインナリード３とは金錫接合
で接続される。２層の配線パターンは、ビアホール８１
を介して接続される。フレキシブル配線基板６ａとして
は、ポリイミドフィルムを用いる。The multi-chip semiconductor device 10 of the first embodiment
FIG. 5A shows a case where two semiconductor chips 1 are mounted on a two-metal flexible wiring board 6a on which a two-layer wiring pattern is formed, as shown in FIG. Is connected to the inner lead 3 by gold-tin bonding. The two-layer wiring pattern includes a via hole 81
Connected via A polyimide film is used as the flexible wiring board 6a.
【００５４】また、電子装置のマザーボード搭載用の外
部端子としての役目を持つＢＧＡボール２０を配線パタ
ーン上に形成する。なお、このＢＧＡボール２０には、
例えば、３７Ｐｂ−Ｓｎの共晶組成の半田ボール０．３
mmφを用いる。Further, BGA balls 20 serving as external terminals for mounting the motherboard of the electronic device are formed on the wiring pattern. The BGA ball 20 has
For example, a solder ball 0.3 having a eutectic composition of 37Pb-Sn is used.
Use mmφ.
【００５５】本実施例１のマルチチップ半導体装置１０
ａの製造方法について説明する。なお、半導体チップ１
とフレキシブル配線基板６ａとの金錫接合は、上述した
実施形態と同様に行われるので、ここでは、フレキシブ
ル配線基板６ａの製造について説明する。The multi-chip semiconductor device 10 of the first embodiment
The method for producing a will be described. The semiconductor chip 1
Since the gold-tin bonding between the flexible wiring board 6a and the flexible wiring board 6a is performed in the same manner as in the above-described embodiment, the manufacturing of the flexible wiring board 6a will be described here.
【００５６】図６は、本実施例１のマルチチップ半導体
装置１０ａに用いるフレキシブル配線基板６の製造方法
を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining a method of manufacturing the flexible wiring board 6 used in the multi-chip semiconductor device 10a according to the first embodiment.
【００５７】本実施例１のフレキシブル配線基板６ａの
製造方法は、まず、図６（ａ）に示すように、５０μｍ
の厚さのポリイミドフィルム４に１８μｍ厚さ、９９．
９９９９重量％の純度のＯＦＣ（Oxygen Free Copper、
酸素濃度が０．３ＰＰＭ以下）銅箔５０を形成する。こ
れはＯＦＣ銅箔の表面にポリイミドワニスを連続ロール
コートしてから焼き付けることによって製造する。The manufacturing method of the flexible wiring board 6a of the first embodiment is as follows. First, as shown in FIG.
18 μm thick polyimide film 4 having a thickness of 99.
OFC (Oxygen Free Copper, 9999 wt% purity)
(Oxygen concentration is 0.3 PPM or less) A copper foil 50 is formed. This is manufactured by continuous roll coating a polyimide varnish on the surface of an OFC copper foil and then baking.
【００５８】次に、図６(b) に示すように、そのポリイ
ミドフィルム４に対して、炭酸ガスレーザにより０．２
mmφのビアホール（穴）８１を空ける。Next, as shown in FIG. 6 (b), the polyimide film 4
A via hole (hole) 81 of mmφ is opened.
【００５９】次に、図６(c) に示すように、感光性のエ
ポキシ樹脂７０を塗布し、図６(d)に示すように、ビア
ホール（穴）８１を露光して銅箔５０の裏面を露出させ
て、無電解銅めっき９０を形成する。ここで、ポリイミ
ドフィルム４の上に直接無電解銅めっき９０を形成する
と、密着性が悪いため密着性に優れるエポキシ樹脂７０
を選定して介在させる。Next, as shown in FIG. 6 (c), a photosensitive epoxy resin 70 is applied, and as shown in FIG. 6 (d), a via hole (hole) 81 is exposed to expose the back surface of the copper foil 50. To form an electroless copper plating 90. Here, if the electroless copper plating 90 is formed directly on the polyimide film 4, the epoxy resin 70 having excellent adhesion due to poor adhesion is obtained.
And intervene.
【００６０】次に、図６(e) 示すように、表裏面にイン
ナリード３を含む配線パターン及びボールパッド９を有
する配線パターンを形成する。Next, as shown in FIG. 6E, a wiring pattern including the inner leads 3 and a wiring pattern having the ball pads 9 are formed on the front and back surfaces.
【００６１】次に、図６(f) に示すように、配線パター
ンを形成した裏面のボールパッド９に、３７Ｐｂ−Ｓｎ
の共晶組成の半田ボール（０．３mmφ）２０を用いてＢ
ＧＡボールを形成し、フレキシブル配線基板６ａを製造
する。Next, as shown in FIG. 6F, 37Pb-Sn is applied to the ball pad 9 on the back surface on which the wiring pattern is formed.
B using a solder ball (0.3 mmφ) 20 having a eutectic composition of
GA balls are formed, and the flexible wiring board 6a is manufactured.
【００６２】そして、この製造されたフレキシブル配線
基板６ａに２個の半導体チップ１を金錫接続することに
よって、本実施例１のマルチチップ半導体装置１０ａを
製造する。Then, the multichip semiconductor device 10a of the first embodiment is manufactured by connecting the two semiconductor chips 1 to the manufactured flexible wiring board 6a by gold-tin connection.
【００６３】したがって、複数の半導体チップを多層配
線を有するフレキシブル配線基板に搭載する場合でも、
同様にマルチチップ半導体装置を製造することが可能に
なる。Therefore, even when a plurality of semiconductor chips are mounted on a flexible wiring board having multilayer wiring,
Similarly, a multi-chip semiconductor device can be manufactured.
【００６４】また、本実施例１のマルチチップ半導体装
置１０ａは、フレキシブル配線基板６ａに２個の半導体
チップ１を搭載できることから、従来の半導体装置２個
分に要したトータルな装置サイズより、装置サイズを小
さくすることが可能になる。Since the multi-chip semiconductor device 10a of the first embodiment can mount two semiconductor chips 1 on the flexible wiring board 6a, the multi-chip semiconductor device 10a has a smaller device size than the conventional device size required for two semiconductor devices. The size can be reduced.
【００６５】このように、本実施例１によれば、フレキ
シブル配線基板６ａに複数の半導体チップ１を搭載でき
ることから、電子装置のサイズを小さくすることが可能
である。また、同一サイズの電子装置であれば、より多
くの半導体装置を搭載可能になる。このことから、例え
ば、本実施例１の半導体装置１０ａを図９に示すような
メモリモジュール１００等の電子装置に搭載することに
より、大容量のメモリモジュールを製造可能になる。As described above, according to the first embodiment, since a plurality of semiconductor chips 1 can be mounted on the flexible wiring board 6a, the size of the electronic device can be reduced. Further, if the electronic devices have the same size, more semiconductor devices can be mounted. For this reason, for example, by mounting the semiconductor device 10a of the first embodiment on an electronic device such as the memory module 100 as shown in FIG. 9, a large-capacity memory module can be manufactured.
【００６６】（実施例２）本発明の実施例２は、上述し
た実施例１のマルチチップ半導体装置１０ａにおいて、
半導体チップ１と２メタルのフレキシブル配線基板６ａ
との封止を樹脂ではなく、応力緩衝を行うエラストマで
行ったマルチチップ半導体装置１０ｂについて説明す
る。(Embodiment 2) Embodiment 2 of the present invention relates to the multi-chip semiconductor device 10a of Embodiment 1 described above.
Semiconductor chip 1 and 2 metal flexible wiring board 6a
A multi-chip semiconductor device 10b in which sealing is performed not with resin but with an elastomer that buffers stress will be described.
【００６７】図７は、本実施例２のマルチチップ半導体
装置１０ｂの構成を説明するための図であり、図７(a)
は立体図であり、図７(b) は図７(a) のＡ−Ａ線で切っ
た断面図をそれぞれ示す。FIG. 7 is a diagram for explaining the configuration of the multi-chip semiconductor device 10b according to the second embodiment, and FIG.
7A is a three-dimensional view, and FIG. 7B is a cross-sectional view taken along line AA of FIG. 7A.
【００６８】本実施例２のマルチチップ半導体装置１０
ｂは、図７(a) に示すように、実施例１で示したフレキ
シブル配線基板６ａ上にエラストマシート１１０を貼り
付け、その上に２つの半導体チップ１を埋め込むように
搭載した構成をとる。各半導体チップ１の素子形成面に
は電極パッドが所定ピッチで配列され、その電極パッド
上に金のバンプ（突起）を形成して外部電極（金バン
プ）２とする。The multi-chip semiconductor device 10 of the second embodiment
7B, as shown in FIG. 7A, an elastomer sheet 110 is attached on the flexible wiring board 6a shown in the first embodiment, and the two semiconductor chips 1 are mounted thereon so as to be embedded. Electrode pads are arranged at a predetermined pitch on the element formation surface of each semiconductor chip 1, and gold bumps (projections) are formed on the electrode pads to form external electrodes (gold bumps) 2.
【００６９】また、図７(b) に示すように、インナリー
ド３を含む配線層に電気的に接続される半田ボール２０
が所定ピッチで形成される。As shown in FIG. 7B, the solder balls 20 electrically connected to the wiring layer including the inner leads 3 are formed.
Are formed at a predetermined pitch.
【００７０】実施例１との構成の違いは、フレキシブル
配線基板６ａ上にエラストマシート１１０を貼り付け、
それに半導体チップ１の接続部周辺を埋め込むことで、
樹脂封止をなくしたことにある。このエラストマは、低
ガラス転移温度のエポキシ樹脂（Ｔｇ：１３０℃）等を
用いる。The difference from the first embodiment is that the elastomer sheet 110 is attached on the flexible wiring board 6a.
By embedding the periphery of the connection portion of the semiconductor chip 1,
That is, the resin sealing is eliminated. For this elastomer, an epoxy resin having a low glass transition temperature (Tg: 130 ° C.) or the like is used.
【００７１】この本実施例２のマルチチップ半導体装置
１０ｂは、実施例１と同様な製造方法でフレキシブル配
線基板６ａを製造するが、その後のフレキシブル配線基
板６ａ上に半導体チップ１を搭載する工程が異なるの
で、以下にその半導体チップ搭載工程について詳細に説
明する。In the multi-chip semiconductor device 10b of the second embodiment, the flexible wiring board 6a is manufactured by the same manufacturing method as in the first embodiment, but the subsequent step of mounting the semiconductor chip 1 on the flexible wiring board 6a is omitted. Since they are different, the semiconductor chip mounting process will be described in detail below.
【００７２】図８は、本実施例２のマルチチップ半導体
装置１０ｂにおける半導体チップ搭載工程を説明するた
めの断面図である。FIG. 8 is a cross-sectional view for explaining a semiconductor chip mounting step in the multi-chip semiconductor device 10b of the second embodiment.
【００７３】本実施例２のマルチチップ半導体装置１０
ｂにおける半導体チップ搭載工程は、図８(a) に示すよ
うに、その製造したフレキシブル配線基板６ａの錫めっ
きしたインナリード３を含む配線パターン上にエラスト
マシート１１０（フレキシブル配線基板６ａと同一の幅
で、約２０μｍの厚さ）を貼り付け、半導体チップ１の
主面に形成された複数の９９．９重量％Ａｕからなる外
部電極（バンプ／チップ突起電極）２とインナリード３
の接続部との位置合せを行った後、半導体チップ１を固
定し、図８(b) に示すように、この状態で、加熱ツール
１３（ツール温度２４０〜２６０℃）と、加圧ツール１
２（加圧力１〜１０kg／mm2 で２〜５秒間）とで加熱加
圧を行い、エラストマシート１１０に半導体チップ１を
埋め込ませていき、外部電極２の金とインナリード３の
接続部の錫を拡散反応させて金錫共晶合金を形成して金
錫接続する。このエラストマシート１１０は、加熱する
ことで柔らかくなり、同時に加圧することで、半導体チ
ップ１はエラストマシート１１０に埋め込まれていく。
そして、外部電極２がインナリード３に達したとき、そ
の接続部では金錫共晶合金が形成されるのである。The multi-chip semiconductor device 10 of the second embodiment
8A, the elastomer sheet 110 (having the same width as the flexible wiring board 6a) is formed on the wiring pattern including the tin-plated inner leads 3 of the manufactured flexible wiring board 6a, as shown in FIG. A thickness of about 20 μm), and a plurality of external electrodes (bump / chip projection electrodes) 2 made of 99.9% by weight Au formed on the main surface of the semiconductor chip 1 and the inner leads 3.
After the alignment with the connecting portions of the above, the semiconductor chip 1 is fixed, and as shown in FIG. 8B, in this state, the heating tool 13 (tool temperature 240 to 260 ° C.) and the pressing tool 1
2 ( 2 to 5 seconds at a pressure of 1 to 10 kg / mm 2 ) to embed the semiconductor chip 1 in the elastomer sheet 110, and to form a connection between the gold of the external electrode 2 and the inner lead 3. A tin-diffusion reaction is performed to form a gold-tin eutectic alloy and a gold-tin connection is made. The elastomer sheet 110 is softened by heating, and the semiconductor chip 1 is embedded in the elastomer sheet 110 by pressing simultaneously.
When the external electrode 2 reaches the inner lead 3, a gold-tin eutectic alloy is formed at the connection portion.
【００７４】次に、図８(c) に示すように、配線パター
ンに半田ボール２０（ソルダボール）が設けられ、図８
(d) に示すように、複数（ここでは２個）の半導体チッ
プ１が実装されたフレキシブル基板６ａは、所定の位置
で切断されて個片化されることにより、マルチチップ半
導体装置１０ｂが製造される。Next, as shown in FIG. 8C, a solder ball 20 (solder ball) is provided on the wiring pattern.
As shown in (d), the flexible substrate 6a on which a plurality of (two in this case) semiconductor chips 1 are mounted is cut at predetermined positions and singulated to manufacture the multi-chip semiconductor device 10b. Is done.
【００７５】また、本実施例２のマルチチップ半導体装
置１０ｂも実施例１のマルチチップ半導体装置１０ａと
同様に、図９に示すようなメモリモジュール１００等の
電子装置に搭載することにより、大容量のメモリモジュ
ールを製造可能になる。Further, similarly to the multi-chip semiconductor device 10a of the first embodiment, the multi-chip semiconductor device 10b of the second embodiment is mounted on an electronic device such as the memory module 100 as shown in FIG. Can be manufactured.
【００７６】また、用いられるエラストマがＰＴＦＥ等
のように、多孔質の材料であれば、低誘電率を示し、信
号伝送特性と高周波絶縁特性に優れるため、特に、高周
波信号を扱う電子装置やランバスメモリ等の高速メモリ
に搭載すると、その動作の信頼性が向上する。If the elastomer used is a porous material such as PTFE, it exhibits a low dielectric constant and has excellent signal transmission characteristics and high-frequency insulation characteristics. When mounted on a high-speed memory such as a memory, the reliability of the operation is improved.
【００７７】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。As described above, the invention made by the present inventor
Although specifically described based on the embodiment, the present invention
It is needless to say that the present invention is not limited to the above-described embodiment, but can be variously modified without departing from the scope of the invention.
【００７８】[0078]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
【００７９】複数の半導体チップをフレキシブル配線基
板に搭載するマルチチップ半導体装置を製造することが
可能になる。A multi-chip semiconductor device in which a plurality of semiconductor chips are mounted on a flexible wiring board can be manufactured.
【００８０】また、温度サイクルに対して信頼性の高い
マルチチップ半導体装置が得られる。Further, a multi-chip semiconductor device having high reliability with respect to a temperature cycle can be obtained.
【図１】本発明の一実施形態にかかるマルチチップ半導
体装置の構成を説明するための図である。FIG. 1 is a diagram illustrating a configuration of a multichip semiconductor device according to an embodiment of the present invention.
【図２】本実施形態のマルチチップ半導体装置の製造方
法を説明するための図である。FIG. 2 is a diagram illustrating a method for manufacturing the multi-chip semiconductor device according to the embodiment.
【図３】本実施形態のマルチチップ半導体装置の製造方
法を説明するための図である。FIG. 3 is a diagram illustrating a method for manufacturing the multi-chip semiconductor device according to the embodiment.
【図４】半導体チップマウンタの構成を説明するための
図である。FIG. 4 is a diagram illustrating a configuration of a semiconductor chip mounter.
【図５】本実施例１のマルチチップ半導体装置の構成を
説明するための図である。FIG. 5 is a diagram illustrating a configuration of the multi-chip semiconductor device according to the first embodiment.
【図６】本実施例１のマルチチップ半導体装置に用いる
フレキシブル配線基板の製造方法を説明するための断面
図である。FIG. 6 is a cross-sectional view for explaining the method for manufacturing the flexible wiring board used in the multi-chip semiconductor device according to the first embodiment.
【図７】本実施例２のマルチチップ半導体装置の構成を
説明するための図である。FIG. 7 is a diagram illustrating a configuration of a multichip semiconductor device according to a second embodiment.
【図８】本実施例２のマルチチップ半導体装置における
半導体チップ搭載工程を説明するための断面図である。FIG. 8 is a cross-sectional view for explaining a semiconductor chip mounting step in the multi-chip semiconductor device according to the second embodiment.
【図９】本発明のマルチチップ半導体装置を搭載するメ
モリモジュールを示した図である。FIG. 9 is a diagram showing a memory module on which the multichip semiconductor device of the present invention is mounted.
【図１０】従来の半導体装置の構成を説明するための図
である。FIG. 10 is a diagram illustrating a configuration of a conventional semiconductor device.
１ 半体チップ ２ 外部電極 ３ インナリード ６ フレキシブル基板 １０ 半導体装置 ２０ 半田ボール ４０ 封止樹脂 DESCRIPTION OF SYMBOLS 1 Half chip 2 External electrode 3 Inner lead 6 Flexible board 10 Semiconductor device 20 Solder ball 40 Sealing resin
Claims (8)
てなる半導体装置であって、絶縁基材に配線パターンが
配設された配線基板と、前記配線パターンと電気的に接
続される電極パッドを有する複数個の半導体チップと、
前記配線パターンと前記電極パッドとの接続部を接合
し、その接続部周辺を封止する樹脂封止と、前記配線基
板の配線パターンに電気的に接続される外部出力端子と
を備えたことを特徴とする半導体装置。1. A semiconductor device comprising a plurality of semiconductor chips mounted on a wiring board, comprising: a wiring board having a wiring pattern provided on an insulating base; and electrodes electrically connected to the wiring pattern. A plurality of semiconductor chips having pads,
A connection portion between the wiring pattern and the electrode pad, resin sealing for sealing around the connection portion, and an external output terminal electrically connected to the wiring pattern of the wiring board. Characteristic semiconductor device.
てなる半導体装置であって、絶縁基材に多層の配線パタ
ーンを有する多層配線基板と、前記配線パターンと電気
的に接続される電極パッドを有する複数個の半導体チッ
プと、前記配線パターンと前記電極パッドとの接続部周
辺を封止する封止樹脂と、前記配線基板の配線パターン
に電気的に接続される外部出力端子とを備えたことを特
徴とする半導体装置。2. A semiconductor device comprising a plurality of semiconductor chips mounted on a wiring board, comprising: a multilayer wiring board having a multilayer wiring pattern on an insulating base; and electrodes electrically connected to the wiring pattern. A plurality of semiconductor chips having pads, a sealing resin for sealing around a connection portion between the wiring pattern and the electrode pad, and an external output terminal electrically connected to the wiring pattern on the wiring board. A semiconductor device characterized by the above-mentioned.
てなる半導体装置であって、絶縁基材に多層の配線パタ
ーンを有し、前記絶縁基材の半導体チップが搭載される
面の全面に、前記半導体チップ及び前記配線パターンの
熱応力を緩衝する熱応力緩衝材（エラストマ）の層を設
けた多層配線基板と、前記配線パターンと電気的に接続
される電極パッドを有する複数個の半導体チップと、前
記多層配線基板の配線パターンに電気的に接続される外
部出力端子とを備え、前記配線パターンと前記電極パッ
ドとの接続部を接合し、その接続部周辺を応力緩衝材の
層に埋め込んで封止したことを特徴とする半導体装置。3. A semiconductor device in which a plurality of semiconductor chips are mounted on a wiring board, wherein the insulating substrate has a multilayer wiring pattern, and the entire surface of the insulating substrate on which the semiconductor chips are mounted is provided. A multilayer wiring board provided with a layer of a thermal stress buffer material (elastomer) for buffering thermal stress of the semiconductor chip and the wiring pattern; and a plurality of semiconductors having electrode pads electrically connected to the wiring pattern. A chip, and an external output terminal electrically connected to a wiring pattern of the multilayer wiring board. A connection portion between the wiring pattern and the electrode pad is joined, and a periphery of the connection portion is formed as a layer of a stress buffer material. A semiconductor device characterized by being embedded and sealed.
記載の半導体装置において、前記複数の電極パッドと配
線パターンとのそれぞれの接続部が金もしくは錫でメッ
キされ、前記接合が金錫の第一共晶点の温度以上で前記
絶縁基材に影響を与える温度以下での加熱を行い、第一
共晶点の融点を利用した接合であることを特徴とする半
導体装置。4. The semiconductor device according to claim 1, wherein each connection portion between said plurality of electrode pads and said wiring pattern is plated with gold or tin, and said bonding is made of gold. A semiconductor device wherein heating is performed at a temperature equal to or higher than the temperature of the first eutectic point of tin and equal to or lower than the temperature that affects the insulating base material, and the bonding is performed using the melting point of the first eutectic point.
記載の半導体装置を配線基板に搭載してなる半導体装置
モジュールを有することを特徴とする電子装置。5. An electronic device comprising a semiconductor device module having the semiconductor device according to claim 1 mounted on a wiring board.
する複数個の半導体チップと、絶縁基材に配線パターン
が配置された配線基板とをあらかじめ用意し、前記半導
体チップの主面に形成された複数の電極パッドの接続部
と前記配線パターンの接続部を金もしくは錫で形成し、
前記両接続部との位置合わせを行った後、半導体チップ
を固定し、その状態で加熱加圧を行い、前記電極パッド
の接続部と前記配線パターンの接続部を拡散反応させて
接合を形成し、該接合を含む接続部を封止材で封止する
半導体装置の製造方法であって、前記電極パッドの接続
部の金とインナーリードの接続部の金と錫を密着させ、
金錫の第一共晶点の温度以上で前記絶縁基材に影響を与
える温度以下での加熱を行い、第一共晶点の融点を利用
した接合である拡散反応による金錫接合を形成すること
を特徴とする半導体装置の製造方法。6. A semiconductor chip having a plurality of electrode pads formed on a main surface and a wiring substrate having a wiring pattern disposed on an insulating base material are prepared in advance, and the semiconductor chip is provided on the main surface of the semiconductor chip. A connection part of the formed plurality of electrode pads and a connection part of the wiring pattern are formed of gold or tin,
After the alignment with the two connection portions, the semiconductor chip is fixed, and heating and pressurization are performed in that state, and a connection is formed by causing a diffusion reaction between the connection portion of the electrode pad and the connection portion of the wiring pattern. A method of manufacturing a semiconductor device in which a connection portion including the bonding is sealed with a sealing material, wherein gold of the connection portion of the electrode pad and gold and tin of the connection portion of the inner lead are brought into close contact with each other,
Heating is performed at a temperature equal to or higher than the temperature of the first eutectic point of gold tin and equal to or lower than the temperature affecting the insulating base material, to form a gold-tin junction by a diffusion reaction that is a junction utilizing the melting point of the first eutectic point. A method for manufacturing a semiconductor device, comprising:
その銅箔をエッチングにより加工して配線パターンを形
成し、前記絶縁基材の第２の面にレーザ光によりビアホ
ール（穴）を空け、前記銅箔からなる配線パターンの裏
面を露出させ、その上に銅めっき層を形成し、前記絶縁
基材の第２の面に、前記銅めっき層を介して前記配線パ
ターンと電気的に接続された外部端子用接続部を形成
し、２メタルの配線基板を形成し、その配線基板の外部
端子用接続部上に半田ボールを形成し、各半導体チップ
の主面に形成された複数の電極パッドの接続部と前記配
線パターンの各接続部との位置合わせを行った後、加圧
加熱を行い、前記電極パッドの接続部と前記配線パター
ンの接続部を拡散反応させて接合を形成し、その接合を
含む接続部を封止材で封止することを特徴とする半導体
装置の製造方法。7. A copper foil is stuck on a first surface of an insulating base material,
The copper foil is processed by etching to form a wiring pattern, a via hole (hole) is opened by a laser beam on the second surface of the insulating base, and the back surface of the wiring pattern made of the copper foil is exposed. Forming a copper plating layer on a second surface of the insulating base material, and forming a connection portion for an external terminal electrically connected to the wiring pattern via the copper plating layer on the second surface of the insulating base material; Forming solder balls on the external terminal connection portions of the wiring board, and aligning the connection portions of the plurality of electrode pads formed on the main surface of each semiconductor chip with the connection portions of the wiring pattern. After that, pressurizing and heating is performed to form a bond by causing a diffusion reaction between the connection part of the electrode pad and the connection part of the wiring pattern, and the connection part including the connection is sealed with a sealing material. A method for manufacturing a semiconductor device.
その銅箔をエッチングにより加工して配線パターンを形
成し、前記絶縁基材の第２の面にレーザ光によりビアホ
ール（穴）を空け、前記銅箔からなる配線パターンの裏
面を露出させ、その上に銅めっき層を形成し、前記絶縁
基材の第２の面に、前記銅めっき層を介して前記配線パ
ターンと電気的に接続された外部端子用接続部を形成
し、２メタルの配線基板を形成し、配線基板の外部端子
用接続部上に半田ボールを形成し、前記半導体チップを
搭載する側の基板上の全面にエラストマを貼り付け、各
半導体チップの主面に形成された複数の電極パッドの接
続部と前記配線パターンの各接続部との位置合わせを行
った後、前記半導体チップを前記エラストマに埋め込む
ように加圧加熱を行い、前記電極パッドの接続部と前記
配線パターンの接続部を拡散反応させて接合を形成し、
その接合を含む接続部をエラストマで封止することを特
徴とする半導体装置の製造方法。8. A copper foil is stuck on a first surface of an insulating base material,
The copper foil is processed by etching to form a wiring pattern, a via hole (hole) is opened by a laser beam on the second surface of the insulating base, and the back surface of the wiring pattern made of the copper foil is exposed. Forming a copper plating layer on a second surface of the insulating base material, and forming a connection portion for an external terminal electrically connected to the wiring pattern via the copper plating layer on the second surface of the insulating base material; Are formed, solder balls are formed on the external terminal connection portions of the wiring board, an elastomer is attached to the entire surface of the substrate on which the semiconductor chip is mounted, and a plurality of semiconductor chips are formed on the main surface of each semiconductor chip. After the alignment between the connection portion of the electrode pad and each connection portion of the wiring pattern is performed, pressure heating is performed so that the semiconductor chip is embedded in the elastomer, and the connection between the connection portion of the electrode pad and the wiring pattern is performed. The form a junction by diffusion reaction,
A method for manufacturing a semiconductor device, comprising sealing a connection portion including the junction with an elastomer.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25710499A JP2001085595A (en) | 1999-09-10 | 1999-09-10 | Semiconductor device and electronic apparatus using it and manufacture thereof |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006504279A (en) * | 2002-10-25 | 2006-02-02 | フリースケール セミコンダクター インコーポレイテッド | Image sensor device |
| US7057294B2 (en) | 2001-07-13 | 2006-06-06 | Rohm Co., Ltd. | Semiconductor device |
-
1999
- 1999-09-10 JP JP25710499A patent/JP2001085595A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7057294B2 (en) | 2001-07-13 | 2006-06-06 | Rohm Co., Ltd. | Semiconductor device |
| JP2006504279A (en) * | 2002-10-25 | 2006-02-02 | フリースケール セミコンダクター インコーポレイテッド | Image sensor device |
| JP4895506B2 (en) * | 2002-10-25 | 2012-03-14 | インテレクチュアル ベンチャーズ セカンド エルエルシー | Image sensor device |
| KR101118774B1 (en) * | 2002-10-25 | 2012-03-20 | 인텔렉츄얼 벤처스 투 엘엘씨 | Image sensor device |
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