JP2001085542A - Dielectric gate memory and fabrication thereof - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、動作電圧を低く
することのできる強誘電体ゲートメモリ、これに用いる
比誘電率の低い強誘電体薄膜の組成に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a ferroelectric gate memory capable of lowering an operating voltage, and a composition of a ferroelectric thin film having a low relative dielectric constant used for the same.
【0002】この発明は、強誘電体薄膜をゲート絶縁膜
とした不揮発性の半導体メモリである強誘電体ゲートメ
モリに関する。[0002] The present invention relates to a ferroelectric gate memory which is a nonvolatile semiconductor memory using a ferroelectric thin film as a gate insulating film.
【0003】[0003]
【従来の技術】強誘電体を電界効果トランジスタ(以下
FETと記す)のゲート絶縁膜として用いた強誘電体ゲ
ートメモリは、不揮発性の半導体メモリとして注目され
ている。この強誘電体ゲートメモリは、強誘電体の自発
分極によってチャネル領域の半導体基板表面に電荷を誘
起させてドレイン電流を制御するものである。2. Description of the Related Art A ferroelectric gate memory using a ferroelectric as a gate insulating film of a field effect transistor (hereinafter referred to as an FET) has attracted attention as a nonvolatile semiconductor memory. This ferroelectric gate memory controls a drain current by inducing charges on the surface of a semiconductor substrate in a channel region by spontaneous polarization of a ferroelectric.
【0004】図6(a)〜(c)は、強誘電体ゲートメ
モリの3つのタイプの構造を示す断面図である。以下そ
れぞれの構造の特徴を説明する。FIGS. 6A to 6C are cross-sectional views showing three types of structures of a ferroelectric gate memory. The features of each structure will be described below.
【0005】図6(a)は、ゲート構造を、強誘電体薄
膜2とその上面に設けられる金属電極3とを以って構成
した二層構造とし、この二層構造のゲートを用いたMF
S(Metal-Ferroelectric-Semiconductor)FETであ
る。1は半導体基板である。このMFS−FETでは、
半導体基板1の上面に強誘電体薄膜2を直接形成するた
め、その形成の際に、半導体基板1と強誘電体薄膜2と
の間の界面に自然酸化膜(けい素基板の場合は二酸化け
い素膜、以下SiO2 膜と記す)が形成されることが多
い。この自然酸化膜は低温で成長した不安定で膜質の不
良な膜であるため、これに起因して動作電圧の増大やト
ラップ準位の発生による分極の打ち消し等が生じてしま
い、本来のメモリ要素としての特性がやや不安定という
問題があった。FIG. 6A shows a gate structure having a two-layer structure including a ferroelectric thin film 2 and a metal electrode 3 provided on an upper surface thereof, and an MF using the gate having the two-layer structure.
It is an S (Metal-Ferroelectric-Semiconductor) FET. 1 is a semiconductor substrate. In this MFS-FET,
Since the ferroelectric thin film 2 is formed directly on the upper surface of the semiconductor substrate 1, a natural oxide film (silicon dioxide in the case of a silicon substrate) is formed at the interface between the semiconductor substrate 1 and the ferroelectric thin film 2 during the formation. An elementary film, hereinafter referred to as an SiO 2 film) is often formed. This natural oxide film is an unstable and poor-quality film grown at a low temperature. As a result, an increase in operating voltage and cancellation of polarization due to the generation of trap levels occur, and the natural memory element is not used. There was a problem that the characteristics as described above were somewhat unstable.
【0006】図6(b)は、MFS−FETの強誘電体
薄膜2および半導体基板1間に例えば熱酸化により形成
したSiO2 膜のバッファ膜4を挿入したタイプの三層
構造のゲートをもつMFIS(Metal-Ferroelectric-In
sulator-Semiconductor)−FETである。このタイプ
のFETでは、積極的に良質で安定なSiO2 膜を半導
体基板1上に形成することによって、図6(a)のMF
S−FETにおける前述の問題を解決している。FIG. 6B shows a gate having a three-layer structure in which a buffer film 4 of, for example, an SiO 2 film formed by thermal oxidation is inserted between the ferroelectric thin film 2 of the MFS-FET and the semiconductor substrate 1. MFIS (Metal-Ferroelectric-In
(sulator-Semiconductor) -FET. In this type of FET, a high quality and stable SiO 2 film is positively formed on the semiconductor substrate 1 so that the MF shown in FIG.
The above-mentioned problem in the S-FET is solved.
【0007】また、図6(c)は、バッファ膜4上に中
間金属膜5を設け、その中間金属膜5上に強誘電体薄膜
2の形成を行ったタイプのMFMIS(Metal-Ferroele
ctric-Metal-Insulator-Semiconductor)−FETであ
る。このMFMIS−FETでは、金属膜5上に強誘電
体薄膜2を形成するので、特性の良好な強誘電体薄膜が
形成し易いということから、特性の良好な強誘電体薄膜
2が容易に得られる利点がある。FIG. 6C shows an MFMIS (Metal-Ferroele) of a type in which an intermediate metal film 5 is provided on a buffer film 4 and a ferroelectric thin film 2 is formed on the intermediate metal film 5.
ctric-Metal-Insulator-Semiconductor) -FET. In this MFMIS-FET, since the ferroelectric thin film 2 is formed on the metal film 5, it is easy to form a ferroelectric thin film having good characteristics. Therefore, the ferroelectric thin film 2 having good characteristics is easily obtained. There are advantages.
【0008】強誘電体としては、例えば、ジルコニウム
チタン酸鉛(PbZrx Ti1-x O 3 以下PZTと記
す)やBi層状化合物であるY1等が知られている。P
ZT、Y1の比誘電率と自発分極は、それぞれ約100
0、39μC/cm2 、120、13μC/cm2 であ
る。As the ferroelectric, for example, zirconium
Lead titanate (PbZrxTi1-xO ThreeHereinafter referred to as PZT
) And Bi layered compounds such as Y1 are known. P
The relative permittivity and spontaneous polarization of ZT and Y1 are about 100, respectively.
0, 39 μC / cmTwo, 120, 13μC / cmTwoIn
You.
【0009】また、特開平9−213899号公報にペ
ロブスカイト構造の強誘電体としてSr2 Ti2 O7 、
La2 Ti2 O7 やLa2 (Ti0.3 Ta0.7 )2 O7
等が記載されている。しかし、スパッタ法により成膜し
たLa2 Ti2 O7 を用いたメモリ素子では、結晶の配
向性が悪くデータを書き込めなかったとしている。Japanese Patent Application Laid-Open No. 9-213899 discloses Sr 2 Ti 2 O 7 as a ferroelectric having a perovskite structure.
La 2 Ti 2 O 7 or La 2 (Ti 0.3 Ta 0.7 ) 2 O 7
Etc. are described. However, it is stated that in a memory element using La 2 Ti 2 O 7 formed by sputtering, data could not be written due to poor crystal orientation.
【0010】[0010]
【発明が解決しようとする課題】MFIS−FETまた
はMFMIS−FETでは、金属電極3と半導体基板1
との間に電圧を印加することによってドレイン電流を制
御する。このとき、上記のMFIS−FETまたはMF
MIS−FETのゲート構造は回路上、バッファ膜4の
容量と、強誘電体薄膜2の容量とが直列に接続された構
成となっている。In the MFIS-FET or MFMIS-FET, the metal electrode 3 and the semiconductor substrate 1
To control the drain current. At this time, the MFIS-FET or MFIS
The gate structure of the MIS-FET has a circuit configuration in which the capacitance of the buffer film 4 and the capacitance of the ferroelectric thin film 2 are connected in series.
【0011】今、強誘電体薄膜2の電荷をQf 、電気容
量をCf 、電圧をVf 、バッファ膜4の電荷をQi 、電
気容量をCi 、電圧をVi とすると、次式が成り立つ。[0011] Now, the ferroelectric charge Q f of the thin film 2, the capacitance C f, voltage V f, the charge of the buffer film 4 Q i, a capacitance C i, when the voltage is V i, following The formula holds.
【0012】Qf =Cf ・Vf Qi =Ci ・Vi 強誘電体薄膜2とバッファ膜4とは直列であるため、 Qf =Qi である。よって、 Cf ・Vf =Ci ・Vi (1) となる。[0012] Since the Q f = C f · V f Q i = C i · V i ferroelectric thin film 2 and the buffer layer 4 in series, a Q f = Q i. Therefore, the C f · V f = C i · V i (1).
【0013】単位面積当たりの電気容量Cは、膜厚tと
比誘電率εにより、 Cf =εf /tf Ci =εi /ti となる。これを(1)式に代入すると、 εf ・Vf /tf =εi ・Vi /ti (2) となる。[0013] capacitance C per unit area by the thickness t and a dielectric constant epsilon, the C f = ε f / t f C i = ε i / t i. Substituting this into equation (1) gives: ε f · V f / t f = ε i · V i / t i (2)
【0014】バッファ膜4として酸化けい素膜(以下S
iO2 膜と記す)を用いると比誘電率εi は3.8であ
り、強誘電体薄膜2の比誘電率εf が仮に1000であ
るとすると、 Vf /Vi =tf /263ti となる。As the buffer film 4, a silicon oxide film (hereinafter referred to as S
iO 2 film hereinafter) using the specific dielectric constant epsilon i is 3.8, when the relative dielectric constant epsilon f of the ferroelectric thin film 2 is assumed 1000, V f / V i = t f / 263t i .
【0015】よって、この強誘電体薄膜2として、従来
から通常用いられてきた強誘電体を用いたのでは、その
比誘電率が大きいために、ゲート電極3に印加される電
圧の大部分がバッファ膜4に印加されてしまい、強誘電
体薄膜2に印加される電圧の割合が小さくなってしま
う。Therefore, if the ferroelectric thin film 2 conventionally used is used as the ferroelectric thin film 2, most of the voltage applied to the gate electrode 3 is large because the relative dielectric constant is large. The voltage applied to the buffer film 4 causes the ratio of the voltage applied to the ferroelectric thin film 2 to decrease.
【0016】そのため、強誘電体薄膜2中に形成される
自発分極は飽和に至らないことが多い。また、ゲート電
極3に印加する電圧をゼロにしたときには、残留分極が
小さく、データの有無を識別できる程度の大きさの分極
を保持することができず、メモリとして有効に機能しな
いといった問題があった。更に、大きな電圧をゲート電
極に印加した場合には、ゲート絶縁膜4が絶縁破壊を起
こすおそれがあった。Therefore, the spontaneous polarization formed in the ferroelectric thin film 2 often does not reach saturation. Further, when the voltage applied to the gate electrode 3 is set to zero, there is a problem that the remanent polarization is small, the polarization cannot be maintained large enough to identify the presence or absence of data, and the memory does not function effectively. Was. Further, when a large voltage is applied to the gate electrode, the gate insulating film 4 may cause dielectric breakdown.
【0017】このような状況に鑑み本発明の目的は、適
当な大きさのゲート電圧で強誘電体薄膜が十分に自発分
極し、かつ残留分極も大きい強誘電体ゲートメモリおよ
びその製造方法を提供することにある。In view of such circumstances, an object of the present invention is to provide a ferroelectric gate memory in which a ferroelectric thin film is sufficiently spontaneously polarized at an appropriate gate voltage and has a large residual polarization, and a method of manufacturing the same. Is to do.
【0018】[0018]
【課題を解決するための手段】上記の課題解決のため本
発明は、第一導電型半導体基板の表面層に形成された第
二導電型ソース領域、ドレイン領域と、それぞれに接触
するソース電極、ドレイン電極と、第二導電型ソース領
域、ドレイン領域間の半導体基板の表面にバッファ膜お
よび強誘電体薄膜を介して設けられたゲート電極とを具
える強誘電体ゲートメモリにおいて、強誘電体薄膜とし
て、強誘電体薄膜材料として層状ペロブスカイト構造で
あるLa2 Ti2 O7 ののBサイト、すなわちTiイオ
ンの一部を、Sn、Zr、Hf、Fe、Smのいずれか
の四価イオン、またはNbで、価数、イオン数を同じに
するように置換した強誘電体薄膜を用いるものとする。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention provides a second conductive type source region and a drain region formed on a surface layer of a first conductive type semiconductor substrate, A ferroelectric gate memory comprising a drain electrode and a gate electrode provided on a surface of a semiconductor substrate between a second conductivity type source region and a drain region via a buffer film and a ferroelectric thin film. The B site of La 2 Ti 2 O 7 having a layered perovskite structure as a ferroelectric thin film material, that is, a part of Ti ions is converted into any of tetravalent ions of Sn, Zr, Hf, Fe, Sm, or It is assumed that a ferroelectric thin film substituted with Nb to have the same valence and the same number of ions is used.
【0019】そのような強誘電体は比誘電率が概ね10
0以下と低いため、比誘電率の小さいバッファ膜と積層
した際にも、強誘電体薄膜に印加される電圧が大きく、
十分な大きさの自発分極が得られるので、不揮発性のメ
モリとなる。また、比誘電率の小さいバッファ膜に過大
な電圧が印加されて絶縁破壊することが無い。Such a ferroelectric has a relative dielectric constant of about 10
0 or less, the voltage applied to the ferroelectric thin film is large even when laminated with a buffer film having a small relative dielectric constant,
Since a sufficiently large spontaneous polarization can be obtained, the memory becomes a nonvolatile memory. Further, there is no possibility that an excessive voltage is applied to the buffer film having a small relative dielectric constant to cause a dielectric breakdown.
【0020】特に、バッファ膜がSiO2 膜であるもの
とする。In particular, it is assumed that the buffer film is a SiO 2 film.
【0021】けい素結晶を用いた半導体では、熱酸化に
より容易に安定なSiO2 膜が形成できるので、それを
バッファ膜として使用することができる。In a semiconductor using a silicon crystal, a stable SiO 2 film can be easily formed by thermal oxidation, so that it can be used as a buffer film.
【0022】上記のような強誘電体ゲートメモリの製造
方法としては、熱酸化によるSiO 2 膜を形成する工程
と、その上に金属を含む前駆体溶液を直接塗布する工程
と、さらに熱処理を施して膜の結晶化を行う工程とをお
こなうものとする。Manufacturing of a ferroelectric gate memory as described above
As a method, SiO 2 by thermal oxidation is used. TwoStep of forming a film
And a step of directly applying a precursor solution containing a metal thereon
And a step of performing a heat treatment to crystallize the film.
I will do it.
【0023】そのような方法で、容易に安定な特性の強
誘電体が得られる。By such a method, a ferroelectric having stable characteristics can be easily obtained.
【0024】特に、前駆体溶液をスピン塗布すれば、容
易に均一な膜厚の強誘電体が得られる。In particular, when the precursor solution is spin-coated, a ferroelectric having a uniform film thickness can be easily obtained.
【0025】[0025]
【発明の実施の形態】以下図面を参照しながら、この発
明の実施形態について説明する。なお、図は、この発明
が理解できる程度に形状、大きさおよび配置関係を概略
的に示した。従ってこの実施の形態の数値等に限定され
るものではない。Embodiments of the present invention will be described below with reference to the drawings. The figures schematically show the shapes, sizes, and arrangements so that the present invention can be understood. Therefore, the present invention is not limited to the numerical values and the like of this embodiment.
【0026】[実施例1]図1は、本発明の実施例1の
強誘電体ゲートメモリの断面図である。[First Embodiment] FIG. 1 is a sectional view of a ferroelectric gate memory according to a first embodiment of the present invention.
【0027】Si基板1の上面に、SiO2 膜からなる
バッファ膜4を介して強誘電体薄膜2としてLa2 (S
n、Ti)2 O7 膜が形成されている。更にその強誘電
体薄膜2上に白金(以下Ptと記す)からなるゲート電
極3が設けられている。ゲート電極3の下方のSi基板
1の表面層には、互いに分離されたソース・ドレイン領
域6、7が形成され、それぞれソース電極8、ドレイン
電極9が設けられている。すなわち、強誘電体薄膜材料
としてLa2 (Sn、Ti)2 O7 を用いたMFIS−
FETが構成されている。バッファ膜4の膜厚は25n
m、La2 (Sn、Ti)2 O7 強誘電体の膜厚は50
0nmとした。La 2 (S 2) is formed on the upper surface of the Si substrate 1 as a ferroelectric thin film 2 via a buffer film 4 made of SiO 2 film.
An n, Ti) 2 O 7 film is formed. Further, a gate electrode 3 made of platinum (hereinafter referred to as Pt) is provided on the ferroelectric thin film 2. Source / drain regions 6 and 7 separated from each other are formed in a surface layer of the Si substrate 1 below the gate electrode 3, and a source electrode 8 and a drain electrode 9 are provided respectively. In other words, MFIS using La 2 (Sn, Ti) 2 O 7 as a ferroelectric thin film material
An FET is configured. The thickness of the buffer film 4 is 25 n
m, La 2 (Sn, Ti) 2 O 7 ferroelectric film thickness is 50
It was set to 0 nm.
【0028】図2は、図1のLa2 (Sn、Ti)2 O
7 強誘電体薄膜の比誘電率の組成依存性を示す特性図で
ある。横軸はLa2 Ti2 O7 強誘電体薄膜のBサイト
であるTiのSnでの置換率、縦軸は比誘電率である。
比誘電率はインピーダンスアナライザーを用いて測定し
た。FIG. 2 shows La 2 (Sn, Ti) 2 O of FIG.
FIG. 7 is a characteristic diagram showing the composition dependence of the relative dielectric constant of a 7 ferroelectric thin film. The horizontal axis represents the substitution rate of Ti, which is the B site of the La 2 Ti 2 O 7 ferroelectric thin film, with Sn, and the vertical axis represents the relative dielectric constant.
The relative permittivity was measured using an impedance analyzer.
【0029】置換率0%のLa2 Ti2 O7 の比誘電率
は約55であるが、Snへの置換量が増えるとともに低
くなり、置換量100%、すなわちLa2 Sn2 O7 で
は約30になった。25〜100% Snでは30〜40
の範囲である。The relative dielectric constant of La 2 Ti 2 O 7 having a substitution rate of 0% is about 55, but becomes lower as the amount of substitution with Sn increases, and the substitution amount of 100%, ie, about 2 % with La 2 Sn 2 O 7. It has reached 30. 30-40 for 25-100% Sn
Range.
【0030】図3は、図2のLa2 (Sn0.5 T
i0.5 )2 O7 強誘電体薄膜の分極−印加電圧のヒステ
リシス曲線である。横軸は印加電圧、縦軸は分極であ
る。5V の印加電圧で十分分極し、自発分極は1.1μ
C/cm2 であった。比誘電率は、約40であった。FIG. 3 shows La 2 (Sn 0.5 T) shown in FIG.
i 0.5) 2 O 7 ferroelectric polarization of a thin film - a hysteresis curve of the applied voltage. The horizontal axis is the applied voltage, and the vertical axis is the polarization. Sufficiently polarized at an applied voltage of 5V, spontaneous polarization is 1.1μ
C / cm 2 . The relative dielectric constant was about 40.
【0031】これらの測定結果は、従来より強誘電体薄
膜として用いられてきたPZTの自発分極39μC/c
m2 、比誘電率1000や、Y1の自発分極13μC/cm
2 、比誘電率120と比べると、十分小さな値であり、
特開平9−213899号公報に記載されたLa2 Ti
2 O7 の55より更に約30% 以上の低減が可能なこと
になる。These measurement results show that the spontaneous polarization of PZT, which has been conventionally used as a ferroelectric thin film, is 39 μC / c.
m 2 , relative dielectric constant 1000, spontaneous polarization of Y1 13 μC / cm
2 , compared to the relative dielectric constant of 120, it is a sufficiently small value,
La 2 Ti described in Japanese Patent Application Laid-Open No. 9-213899
About 30% or more reduction of 2 O 7 from 55 is possible.
【0032】バッファ膜4は熱酸化によるSiO2 膜で
ありその比誘電率は3.8、膜厚は25nmであり、ま
た、La2 (Sn0.5 Ti0.5 )2 O7 強誘電体の膜厚
は500nmで、比誘電率は実験結果から約40である。
これらの値を、先の(2)式に代入すると、 Vf =1.90Vi となる。The buffer film 4 is a SiO 2 film formed by thermal oxidation and has a relative dielectric constant of 3.8, a thickness of 25 nm, and a thickness of La 2 (Sn 0.5 Ti 0.5 ) 2 O 7 ferroelectric. Is 500 nm, and the relative dielectric constant is about 40 from the experimental results.
These values are substituted into the previous equation (2), and V f = 1.90V i.
【0033】このように、同じ条件下においては、強誘
電体薄膜への印加電圧Vf の値は比誘電率の比によって
決まる。このLa2 (Ti、Sn)2 O7 薄膜の両端間
に印加される電圧は、電圧V(=Vi +Vf )の約66
%の電圧が強誘電体薄膜に印加されたことになり、同じ
条件下で前述した他の強誘電体薄膜の両端間に印加され
る電圧と比べると大きな電圧となり、前述の課題が解決
された。As described above, under the same conditions, the value of the voltage Vf applied to the ferroelectric thin film is determined by the relative permittivity ratio. The La 2 (Ti, Sn) 2 O 7 voltages applied across the thin film, voltage V (= V i + V f ) of about 66
% Voltage is applied to the ferroelectric thin film, which is higher than the voltage applied between both ends of the other ferroelectric thin film under the same conditions, and the above-described problem has been solved. .
【0034】図1のMFIS−FETは、ゲート電極3
と半導体基板1との間に電圧を印加し、電圧を除去した
後もドレイン電流が流れ、メモリとして有効に機能し
た。The MFIS-FET of FIG.
A voltage was applied between the semiconductor substrate 1 and the semiconductor substrate 1, and a drain current flowed even after the voltage was removed, thus effectively functioning as a memory.
【0035】図4(a)〜(c)は、図1のMFIS−
FETの製造工程順の断面図である。以下この図に従い
製造工程を説明する。FIGS. 4 (a) to 4 (c) show the MFIS-
It is sectional drawing of the order of a manufacturing process of FET. Hereinafter, the manufacturing process will be described with reference to FIG.
【0036】先ず、Si基板1全面に熱酸化によって、
バッファ膜4となる膜厚25nmのSiO2 膜を形成する
[図4(a)]。First, the entire surface of the Si substrate 1 is thermally oxidized,
An SiO 2 film having a thickness of 25 nm to be the buffer film 4 is formed (FIG. 4A).
【0037】次に、スピン塗布法を用い、強誘電体膜2
となるLa2 (Sn、Ti)2 O7膜を成膜し、熱処理
によって結晶化させて強誘電体薄膜を形成する[同図
(b)]。この成膜工程の詳細は以下のようなものであ
る。Next, the ferroelectric film 2 is formed using a spin coating method.
A La 2 (Sn, Ti) 2 O 7 film is formed and crystallized by heat treatment to form a ferroelectric thin film (FIG. 2B). The details of the film forming process are as follows.
【0038】最初に、スピン塗布法によって成膜するた
めのLa2 (Sn、Ti)2 O7 前駆体溶液を準備す
る。このLa2 Ti2 O7 前駆体溶液は、ランタンアセ
チルアセテート水和物[La(Acac)3 ・xH
2 O]、チタンイソプロポキサイド[Ti(OP
r)4 ]と塩化錫(SnCl4 )とをLaおよび(Ti
+Sn)のモル比が1:1になるように混合した有機溶
剤溶液である。溶媒としては2−メトキシエタノールを
用いている。First, a La 2 (Sn, Ti) 2 O 7 precursor solution for forming a film by a spin coating method is prepared. This La 2 Ti 2 O 7 precursor solution is made of lanthanum acetyl acetate hydrate [La (Acac) 3 .xH
2 O], titanium isopropoxide [Ti (OP
r) 4 ] and tin chloride (SnCl 4 ) with La and (Ti
+ Sn) is an organic solvent solution mixed so that the molar ratio thereof becomes 1: 1. As the solvent, 2-methoxyethanol is used.
【0039】このLa2 (Sn、Ti)2 O7 前駆体溶
液を、基板面に垂直な軸に関して回転しているSi基板
1のバッファ膜4上に塗布する。はじめに、回転速度5
00rpmで5秒間回転させながら塗布をおこない、次
に、3000rpmで25秒間回転させながら塗布をお
こなう。このように、はじめの緩い回転によって、Si
基板1の上面に前駆体溶液をなじませて、続く高速回転
によって余分な溶液を吹き飛ばしながら塗布して均一な
塗布膜を形成する。This La 2 (Sn, Ti) 2 O 7 precursor solution is applied onto the buffer film 4 of the Si substrate 1 rotating about an axis perpendicular to the substrate surface. First, rotation speed 5
The coating is performed while rotating at 00 rpm for 5 seconds, and then the coating is performed while rotating at 3000 rpm for 25 seconds. Thus, by the initial loose rotation, Si
The precursor solution is applied to the upper surface of the substrate 1 and is applied while blowing off excess solution by the subsequent high-speed rotation to form a uniform coating film.
【0040】次に、150℃のオーブン中で前駆体溶液
を乾燥させる。この乾燥工程は15分間行って、塗布膜
中の溶媒および水分等を蒸発させる。Next, the precursor solution is dried in an oven at 150 ° C. This drying step is performed for 15 minutes to evaporate the solvent, moisture and the like in the coating film.
【0041】次に、500℃の焼成炉中で1分間の仮焼
成を行う。この仮焼成工程によって、塗布膜中に残存し
ている有機官能基を燃焼させて予備強誘電体薄膜を形成
する。仮焼成は大気雰囲気中で行ったが、窒素またはア
ルゴン雰囲気中で行ってもよい。Next, calcination is performed in a calcination furnace at 500 ° C. for 1 minute. In this preliminary firing step, the organic functional groups remaining in the coating film are burned to form a preliminary ferroelectric thin film. The calcination was performed in an air atmosphere, but may be performed in a nitrogen or argon atmosphere.
【0042】スピン塗布工程から仮焼成工程までの各工
程を、5〜20回繰り返して行う。このように複数回に
分けて仮焼成を行うのは、一度に厚い膜を成膜させると
予備強誘電体薄膜が割れて破損してしまうおそれがある
からである。Each of the steps from the spin coating step to the calcination step is repeated 5 to 20 times. The reason why the preliminary firing is performed a plurality of times is that if a thick film is formed at a time, the preliminary ferroelectric thin film may be broken and damaged.
【0043】最後に、800℃の大気雰囲気中で1時間
の本焼成を行う。この本焼成工程によって、予備強誘電
体薄膜を結晶化してLa2 (Sn、Ti)2 O7 強誘電
体薄膜とする。X線回折によって、良好な層状ペロブス
カイト構造のLa2 (Sn、Ti)2 O7 強誘電体薄膜
が形成されていることが確認された。尚、以上説明した
各温度設定値および処理時間等は熱分解データに基づい
て設定された。Finally, main firing is performed in an air atmosphere at 800 ° C. for one hour. By this firing step, the preliminary ferroelectric thin film is crystallized to obtain a La 2 (Sn, Ti) 2 O 7 ferroelectric thin film. X-ray diffraction confirmed that a La 2 (Sn, Ti) 2 O 7 ferroelectric thin film having a good layered perovskite structure was formed. In addition, each temperature set value and processing time described above were set based on the thermal decomposition data.
【0044】このようにして、膜厚200〜600nmの
良好な結晶構造のLa2 (Sn、Ti)2 O7 の強誘電
体薄膜2をバッファ膜4の上に実質的に均一な膜厚で形
成することができる。In this manner, the La 2 (Sn, Ti) 2 O 7 ferroelectric thin film 2 having a good crystal structure and a thickness of 200 to 600 nm is formed on the buffer film 4 with a substantially uniform thickness. Can be formed.
【0045】次に、この強誘電体薄膜2上に例えばスパ
ッタリングによってゲート電極3となる膜厚200nmの
Pt膜を堆積した後、フォトリソグラフィによりパター
ニングしてゲート電極 とする[同図(c)]。Next, a 200 nm-thick Pt film serving as the gate electrode 3 is deposited on the ferroelectric thin film 2 by, for example, sputtering, and then patterned by photolithography to form a gate electrode [FIG. .
【0046】最後に、イオン注入および熱処理によりソ
ース・ドレイン領域6、7を形成した後、例えばAl合
金膜を被着、パターニングしてソース、ドレイン電極
8、9を設ける。Finally, after the source / drain regions 6 and 7 are formed by ion implantation and heat treatment, for example, an Al alloy film is deposited and patterned to provide source and drain electrodes 8 and 9.
【0047】このようにして、特に困難な工程もなく、
容易に図1に示したMFIS−FETを完成することが
できる。Thus, there is no particularly difficult step,
The MFIS-FET shown in FIG. 1 can be easily completed.
【0048】以上説明した通り、上述の薄膜形成方法
は、作成する目的の膜の構成物質を含む溶液(前駆体溶
液)を基板の絶縁膜上に直接的に塗布する工程と、さら
に熱処理を施して膜の結晶化を行う工程とをおこなう塗
布熱分解法によって、La2 (Sn、Ti)2 O7 の強
誘電体薄膜を適当な上面に成膜して、良好な結晶構造を
有するLa2 (Sn、Ti)2 O7 強誘電体薄膜を形成
することができた。特に、前駆体溶液の塗布工程をスピ
ン塗布法によっておこなうことにより、容易に均一な膜
厚のLa2 (Sn、Ti)2 O7 薄膜を形成することが
できた。As described above, in the above-described thin film forming method, a step of directly applying a solution (precursor solution) containing a constituent material of a target film to be formed on an insulating film of a substrate, and further performing a heat treatment. A ferroelectric thin film of La 2 (Sn, Ti) 2 O 7 is formed on an appropriate upper surface by a coating pyrolysis method of performing a film crystallization step by using a La 2 having a good crystal structure. A (Sn, Ti) 2 O 7 ferroelectric thin film could be formed. In particular, a La 2 (Sn, Ti) 2 O 7 thin film having a uniform film thickness could be easily formed by performing the precursor solution coating process by a spin coating method.
【0049】スピン塗布法とは、前述の塗布熱分解法の
うちの塗布工程の方法であり、基板面に垂直な軸に関し
てこの基板を回転させながら、前駆体溶液をこの基板面
に塗布する方法である。但し、強誘電体メモリ技術分野
においては、熱分解過程をも含めてスピン塗布法と呼ぶ
ことがある。The spin coating method is a method of the coating step of the coating thermal decomposition method described above, in which the precursor solution is coated on the substrate surface while rotating the substrate about an axis perpendicular to the substrate surface. It is. However, in the field of ferroelectric memory technology, it may be called a spin coating method including a thermal decomposition process.
【0050】実際に、La2 (Sn、Ti)2 O7 薄膜
を用いたMFIS−FETを試作したところ、不揮発性
メモリ動作を示した。When a MFIS-FET using a La 2 (Sn, Ti) 2 O 7 thin film was experimentally manufactured, a nonvolatile memory operation was shown.
【0051】このLa2 (Sn、Ti)2 O7 薄膜の比
誘電率は、従来の強誘電体材料のものに比べて小さいの
で、強誘電体薄膜に印加される電圧を従来より大きくす
ることができる。従って、La2 (Sn、Ti)2 O7
薄膜中に形成される自発分極も飽和し易くなり、残留分
極も大きくなる。その結果、MFIS−FETの動作電
圧を低くすることが可能になるのである。また、バッフ
ァ膜に印加される電圧の割合を従来より低くすることが
できるので、バッファ膜が絶縁破壊する恐れがないとい
う利点もある。Since the relative dielectric constant of the La 2 (Sn, Ti) 2 O 7 thin film is smaller than that of the conventional ferroelectric material, the voltage applied to the ferroelectric thin film must be increased. Can be. Therefore, La 2 (Sn, Ti) 2 O 7
The spontaneous polarization formed in the thin film is also easily saturated, and the remanent polarization increases. As a result, the operating voltage of the MFIS-FET can be reduced. Further, since the ratio of the voltage applied to the buffer film can be made lower than before, there is also an advantage that there is no possibility that the dielectric breakdown of the buffer film occurs.
【0052】製造工程については、バッファ膜4の形成
前に不純物のイオン注入をおこなってソース領域、ドレ
イン領域6、7を形成する方法をとることもできる。 [実施例2]図5は、同様にして形成したLa2 (H
f、Ti)2 O7 強誘電体薄膜の分極−印加電圧のヒス
テリシス曲線である。横軸は印加電圧、縦軸は分極であ
る。約5.0Vの印加電圧で十分分極し、自発分極は
0.6μC/cm2 であった。インピーダンスアナライ
ザーを用いて測定したところ、比誘電率は約40であっ
た。As for the manufacturing process, a method may be adopted in which the source region and the drain region 6 and 7 are formed by implanting ions of impurities before forming the buffer film 4. [Embodiment 2] FIG. 5 is a cross-sectional view of La 2 (H
(f, Ti) 2 O 7 is a hysteresis curve of a polarization-applied voltage of a ferroelectric thin film. The horizontal axis is the applied voltage, and the vertical axis is the polarization. Polarization was sufficient at an applied voltage of about 5.0 V, and spontaneous polarization was 0.6 μC / cm 2 . When measured using an impedance analyzer, the relative dielectric constant was about 40.
【0053】このLa2 (Hf、Ti)2 O7 薄膜を用
いたMFIS−FETを試作したところ、不揮発性メモ
リ動作を示した。これは、La2 (Hf、Ti)2 O7
薄膜の比誘電率が、従来の強誘電体材料のものに比べて
小さいので、強誘電体薄膜に印加される電圧を従来より
大きく、自発分極も飽和し易くなり、残留分極も大きく
なったためと考えられる。An MFIS-FET using this La 2 (Hf, Ti) 2 O 7 thin film was experimentally manufactured, and showed a non-volatile memory operation. This is La 2 (Hf, Ti) 2 O 7
Since the relative permittivity of the thin film is smaller than that of the conventional ferroelectric material, the voltage applied to the ferroelectric thin film is higher than before, the spontaneous polarization is easily saturated, and the remanent polarization is also increased. Conceivable.
【0054】[実施例3]同様にして形成したLa
2 (Nb、Ti)2 O7 強誘電体薄膜の分極−印加電圧
のヒステリシス曲線を測定した。約3.0Vの印加電圧
で十分分極し、自発分極は2.0μC/cm2 であっ
た。インピーダンスアナライザーを用いて測定したとこ
ろ、比誘電率は約50であった。[Embodiment 3] La formed in the same manner
2 (Nb, Ti) 2 O 7 ferroelectric polarization film - measured hysteresis curve of the applied voltage. Polarization was sufficient at an applied voltage of about 3.0 V, and spontaneous polarization was 2.0 μC / cm 2 . When measured using an impedance analyzer, the relative dielectric constant was about 50.
【0055】このLa2 (Nb、Ti)2 O7 薄膜を用
いたMFIS−FETを試作したところ、不揮発性メモ
リ動作を示した。An MFIS-FET using this La 2 (Nb, Ti) 2 O 7 thin film was experimentally manufactured, and showed a nonvolatile memory operation.
【0056】[実施例4、5、6]同様にして形成した
La2 (Fe、Ti)2 O7 薄膜、La2 (Sm、T
i) 2 O7 薄膜、La2 (Zr、Ti)2 O7 薄膜を用
いたMFIS−FETを試作したところ、いずれも不揮
発性メモリ動作を示した。[Examples 4, 5, and 6]
LaTwo(Fe, Ti)TwoO7Thin film, LaTwo(Sm, T
i) TwoO7Thin film, LaTwo(Zr, Ti)TwoO7Use thin film
Prototyped MFIS-FETs
A spontaneous memory operation was shown.
【0057】この場合も強誘電体薄膜の比誘電率が、従
来の強誘電体材料のものに比べて小さいので、強誘電体
薄膜に印加される電圧を従来より大きくなったためと考
えられる。Also in this case, since the relative dielectric constant of the ferroelectric thin film is smaller than that of the conventional ferroelectric material, it is considered that the voltage applied to the ferroelectric thin film is higher than that of the conventional ferroelectric thin film.
【0058】以上の実施例においては、塗布方法として
スピン塗布法を採用した例を示したが、他の方法、例え
ば、ディップ法でもよい。さらには、MOCVD法、蒸
着法、スパッタリング法、PLD法などの方法でもよい
と考えられる。また、FET構造としてMFIS−FE
Tを採用したが、MFMIS−FETでも良い。この場
合には、例えばSiO2 膜とLa2 (Sn、Ti)2 O
7 膜との間にフローティング電極としてPt膜を設け、
その上に、強誘電体薄膜を形成すると良い。In the above embodiment, an example in which the spin coating method is adopted as the coating method has been described, but another method, for example, a dip method may be used. Further, it is considered that methods such as MOCVD, vapor deposition, sputtering, and PLD may be used. In addition, MFIS-FE is used as an FET structure.
Although T is adopted, an MFMIS-FET may be used. In this case, for example, an SiO 2 film and La 2 (Sn, Ti) 2 O
A Pt film is provided as a floating electrode between the 7 film and
A ferroelectric thin film is preferably formed thereon.
【0059】強誘電体薄膜をゲート絶縁膜として用いた
不揮発性メモリについて、特開平9−213899号公
報に、類似の形の強誘電体の記載が見られる。その中
に、強誘電体をM12(M2 x M31-x)2 O7 とすると
き、M1 がSr、Ca、Nd、M2 がNbの例が挙げら
れている。また、M1 がLa、M2 がTiの例も挙げら
れている。しかしながら、それらの場合も含めて、常に
M3 はTaであるとしており、他の元素を示唆する記述
が無い。更に0.1≦x≦0.5であるとしている。そ
の場合、M2 ≦M3 、すなわちTaの含有量がM2 より
多いことになる。Regarding a nonvolatile memory using a ferroelectric thin film as a gate insulating film, Japanese Patent Application Laid-Open No. 9-213899 describes a similar type of ferroelectric material. Therein, when a ferroelectric the M1 2 (M2 x M3 1- x) 2 O 7, M1 is Sr, Ca, Nd, M2 are listed examples of Nb. Further, there is also mentioned an example in which M1 is La and M2 is Ti. However, including those cases, M3 is always Ta, and there is no description suggesting other elements. Further, it is assumed that 0.1 ≦ x ≦ 0.5. In this case, M2 ≦ M3, that is, the content of Ta is larger than M2.
【0060】本発明には、上記の特開平9−21389
9号公報の強誘電体と重なる物質は含まれておらず、従
って、その発明とは別の発明である。The present invention relates to the above-mentioned JP-A-9-21389.
No substance overlapping with the ferroelectric material of JP-A No. 9 is contained, and therefore, the invention is different from the invention.
【0061】[0061]
【発明の効果】以上説明したように本発明は、強誘電体
薄膜材料としてLa2 Ti2 O7 のTiイオンを他のイ
オンで置換した比誘電率が50以下のLa2 (Sn、T
i)2O7 等を用いることによって、ゲート電極に印加
される電圧のうち、強誘電体薄膜に印加される電圧を、
バッファ膜に印加される電圧に比べて高くすることを可
能にし、強誘電体薄膜の自発分極を可能にした。また、
残留分極が大きくなり、データの保持が容易に可能にな
り、従来に比べて動作電圧の低い不揮発性メモリとする
ことができた。As described above, according to the present invention, as a ferroelectric thin film material, La 2 (Sn, T 2) having a relative dielectric constant of 50 or less in which Ti ions of La 2 Ti 2 O 7 are replaced by other ions.
i) By using 2 O 7 or the like, of the voltages applied to the gate electrode, the voltage applied to the ferroelectric thin film is
It is possible to make the ferroelectric thin film spontaneous polarization higher than the voltage applied to the buffer film. Also,
The remanent polarization is increased, data can be easily retained, and a non-volatile memory having a lower operating voltage than before can be obtained.
【0062】従って、本発明は、不揮発性メモリの発展
および普及に大きな貢献をなすものである。Therefore, the present invention makes a great contribution to the development and spread of nonvolatile memories.
【図1】本発明実施例1のLa2 (Sn、Ti)2 O7
膜を用いたMFIS−FETの断面図FIG. 1 shows La 2 (Sn, Ti) 2 O 7 of Example 1 of the present invention.
Sectional view of MFIS-FET using film
【図2】La2 (Sn、Ti)2 O7 における比誘電率
の組成依存性を示す特性図FIG. 2 is a characteristic diagram showing the composition dependence of the relative dielectric constant of La 2 (Sn, Ti) 2 O 7 .
【図3】本発明実施例1のFETに用いたLa2 (Sn
0.5 、Ti0.5 )2 O7 膜の分極特性図FIG. 3 shows a graph of La 2 (Sn) used for the FET of Example 1 of the present invention.
0.5, the polarization characteristic diagram of Ti 0.5) 2 O 7 film
【図4】(a)〜(c)は実施例1のMFIS−FET
製造工程順の断面図FIGS. 4A to 4C are MFIS-FETs of Example 1.
Sectional view in order of manufacturing process
【図5】本発明実施例2のFETに用いたLa2 (H
f、Ti)2 O7 膜の分極特性図FIG. 5 shows a graph of La 2 (H) used in the FET of Example 2 of the present invention.
f, Ti) 2 O 7 film polarization characteristics
【図6】(a)、(b)、(c)は、それぞれMFS−
FET、MFIS−FET、MFMIS−FETの断面
図FIGS. 6 (a), (b), and (c) show MFS-
Sectional view of FET, MFIS-FET, MFMIS-FET
1 半導体基板またはSi基板 2 強誘電体薄膜またはLa2 (Sn、Ti)2
O7 膜 3 ゲート電極 4 バッファ膜 5 中間金属膜 6 ソース領域 7 ドレイン領域 8 ソース電極 9 ドレイン電極Reference Signs List 1 semiconductor substrate or Si substrate 2 ferroelectric thin film or La 2 (Sn, Ti) 2
O 7 film 3 Gate electrode 4 Buffer film 5 Intermediate metal film 6 Source region 7 Drain region 8 Source electrode 9 Drain electrode
フロントページの続き (72)発明者 加藤 久人 神奈川県川崎市川崎区田辺新田1番1号 富士電機株式会社内 Fターム(参考) 5F001 AA17 AD12 AG02 AG30 5F083 FR06 GA30 JA03 JA13 JA38 PR23 PR33 Continuation of the front page (72) Inventor Hisato Kato 1-1-1, Tanabe-Shinda, Kawasaki-ku, Kawasaki-shi, Kanagawa Prefecture F-term (reference) 5F001 AA17 AD12 AG02 AG30 5F083 FR06 GA30 JA03 JA13 JA38 PR23 PR33
Claims (5)
た第二導電型ソース領域、ドレイン領域と、それぞれに
接触するソース電極、ドレイン電極と、第二導電型ソー
ス領域、ドレイン領域間の半導体基板の表面にバッファ
膜および強誘電体薄膜を介して設けられたゲート電極と
を具える強誘電体ゲートメモリにおいて、強誘電体薄膜
材料として層状ペロブスカイト構造であるLa2 Ti2
O7 ののBサイト、すなわちTiイオンの一部を、S
n、Zr、Hf、Fe、Smのいずれかの四価イオンで
置換した強誘電体薄膜を用いることを特徴とする強誘電
体ゲートメモリ。A second conductive type source region and a drain region formed on a surface layer of the first conductive type semiconductor substrate; a source electrode and a drain electrode in contact therewith; and a second conductive type source region and a drain region. And a gate electrode provided on the surface of the semiconductor substrate with a buffer film and a ferroelectric thin film interposed therebetween, wherein the ferroelectric thin film material has a layered perovskite structure of La 2 Ti 2.
The B site of O 7 , that is, a part of Ti ion is converted to S
A ferroelectric gate memory using a ferroelectric thin film substituted with any of tetravalent ions of n, Zr, Hf, Fe, and Sm.
た第二導電型ソース領域、ドレイン領域と、それぞれに
接触するソース電極、ドレイン電極と、第二導電型ソー
ス領域、ドレイン領域間の半導体基板の表面にバッファ
膜および強誘電体薄膜を介して設けられたゲート電極と
を具える強誘電体ゲートメモリにおいて、強誘電体薄膜
材料として層状ペロブスカイト構造であるLa2 Ti2
O7 ののBサイト、すなわちTiイオンの一部を、Nb
で価数、イオン数を同じにするように置換した強誘電体
薄膜を用いることを特徴とする強誘電体ゲートメモリ。2. A second conductivity type source region and a drain region formed on a surface layer of a first conductivity type semiconductor substrate, and a source electrode and a drain electrode in contact with the second conductivity type source and drain regions, respectively, and between the second conductivity type source and drain regions. And a gate electrode provided on the surface of the semiconductor substrate with a buffer film and a ferroelectric thin film interposed therebetween, wherein the ferroelectric thin film material has a layered perovskite structure of La 2 Ti 2.
The B site of O 7 , that is, a part of Ti ion is converted to Nb
A ferroelectric gate memory characterized by using a ferroelectric thin film substituted so as to have the same valence and the same number of ions.
であることを特徴とする請求項1または2に記載の強誘
電体ゲートメモリ。3. The ferroelectric gate memory according to claim 1, wherein the buffer film is a silicon dioxide (SiO 2 ) film.
た第二導電型ソース領域、ドレイン領域と、それぞれに
接触するソース電極、ドレイン電極と、第二導電型ソー
ス領域、ドレイン領域間の半導体基板の表面にバッファ
膜およびLa 2 Ti2 O7 ののBサイト、すなわちTi
イオンの一部をSn、Zr、Hf、Fe、Sm、Nbの
いずれかのイオンで、価数、イオン数を同じにするよう
に置換した強誘電体薄膜を介して設けられたゲート電極
とを具える強誘電体ゲートメモリの製造方法において、
熱酸化による二酸化けい素(SiO2 )膜を形成する工
程と、その上に金属を含む前駆体溶液を直接塗布する工
程と、さらに熱処理を施して膜の結晶化を行う工程とを
おこなうことを特徴とする強誘電体ゲートメモリの製造
方法。4. A semiconductor device formed on a surface layer of a semiconductor substrate of a first conductivity type.
And the second conductivity type source region and the drain region, respectively.
The source electrode and the drain electrode that are in contact
Buffer on the surface of the semiconductor substrate between the source and drain regions
Membrane and La TwoTiTwoO7B site of Ti, that is, Ti
Some of the ions are converted to Sn, Zr, Hf, Fe, Sm, and Nb.
Make the valence and ion number the same for any of the ions
Electrode provided via a ferroelectric thin film substituted for
A method for manufacturing a ferroelectric gate memory comprising:
Silicon dioxide (SiOTwo) Film formation
Process for directly applying a precursor solution containing a metal on it
And the step of performing a heat treatment to crystallize the film.
Manufacturing of ferroelectric gate memory characterized by performing
Method.
する請求項4に記載の強誘電体ゲートメモリの製造方
法。5. The method for manufacturing a ferroelectric gate memory according to claim 4, wherein the precursor solution is spin-coated.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25993299A JP2001085542A (en) | 1999-09-14 | 1999-09-14 | Dielectric gate memory and fabrication thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25993299A JP2001085542A (en) | 1999-09-14 | 1999-09-14 | Dielectric gate memory and fabrication thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001085542A true JP2001085542A (en) | 2001-03-30 |
Family
ID=17340940
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001085542A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1297015C (en) * | 2002-09-27 | 2007-01-24 | 国际商业机器公司 | Nonvolatile memory with ferroelectric gate field effect transistor and manufacture thereof |
-
1999
- 1999-09-14 JP JP25993299A patent/JP2001085542A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1297015C (en) * | 2002-09-27 | 2007-01-24 | 国际商业机器公司 | Nonvolatile memory with ferroelectric gate field effect transistor and manufacture thereof |
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