JP2001085407A

JP2001085407A - 半導体集積回路装置の製造方法および製造装置

Info

Publication number: JP2001085407A
Application number: JP25923899A
Authority: JP
Inventors: Haruhito Mitsuya; 晴仁三ッ谷; Takafumi Tokunaga; 尚文徳永; Hiromichi Kawasaki; 裕通川崎; Toshiaki Fujito; 利昭藤戸; Sukeyoshi Tsunekawa; 助芳恒川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-09-13
Filing date: 1999-09-13
Publication date: 2001-03-30

Abstract

(57)【要約】【課題】フォトリソグラフィの解像限界で決まる最小
加工寸法よりも細い加工寸法を有し、寸法偏差が±１０
％以下のレジストパターンを形成する。【解決手段】レジストパターンの測長寸法を基に規格
寸法を満たすためのチップ毎のアッシング量を演算、設
定した後、１１０〜１５０℃程度に加熱された半導体ウ
エハ１４にＵＶ光源セルＣＥからＵＶ光を照射しながら
オゾンを用いたアッシングを施し、各々のチップ上のレ
ジストパターン１３の加工寸法を補正する。このアッシ
ングによってチップ毎に設定された量が削られ、半導体
ウエハ１４上のレジストパターン１３の加工寸法の平均
値が細くできると同時に、寸法バラツキも低減すること
が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、例えば0.１μｍ以下の加工
寸法で形成される半導体集積回路装置に適用して有効な
技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置における微細加工技
術は、主にリソグラフィ技術の改良によってもたらされ
ており、その中でも光を用いたフォトリソグラフィは、
その経済性の理由からハーフミクロン時代の半導体集積
回路装置の量産にも使用されている。

【０００３】ところで、半導体集積回路装置の高性能化
に伴い半導体デバイスの微細化が進み、要求される加工
最小線幅はすでにフォトリソグラフィ技術では解像が難
しい0.１μｍに達している。しかし、フォトリソグラフ
ィに代わる他のリソグラフィ技術、例えば電子ビーム露
光技術、Ｘ線露光技術などを量産ベースに使用するに
は、未だ技術的なブレークスルーを必要としている。そ
こで、0.１μｍプロセスにおいてもフォトリソグラフィ
が有望視されており、さらに改良のための研究開発が行
われている。

【０００４】

【発明が解決しようとする課題】ところで、微細加工技
術では、きわめて小さい寸法のデバイスパターンの形成
が要求される一方で、±１０％以下の寸法バラツキが要
求される。すなわち、微細なデバイスが多数集積され、
それらが相互に結線されて一つの機能をもつのが集積回
路であることから、ロット間、半導体ウエハ間または半
導体ウエハ面内における寸法バラツキに起因した個々の
半導体デバイスの特性のバラツキの大小が、最終的に半
導体集積回路装置の機能が目標の許容範囲に収まるか否
かを決める要素となっている。

【０００５】しかしながら、本発明者が検討したところ
によると、例えば0.１４μｍプロセスに前記スリミング
技術を適用すると、0.１４±0.０２μｍの加工寸法は0.
１０±0.０２μｍとなり、平均寸法は細くなるもののバ
ラツキは低減できないことが明らかとなった。0.１μｍ
プロセスにおいては、その寸法バラツキを±１０％以下
に抑えることがさらに難しくなることが考えられる。

【０００６】本発明の目的は、フォトリソグラフィの解
像限界で決まる最小加工寸法よりも細い加工寸法を有
し、寸法バラツキが±１０％以下のレジストパターンを
半導体ウエハ上に形成することのできる技術を提供する
ことにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、（１）本発明の半導体集積回路装置の製造方法は、半導
体ウエハ上に形成されたレジストパターンに、チップ毎
にＵＶ（Ultra Violet）光を照射しながらオゾンを用い
たアッシングを施すことによって、各々のチップ上の前
記レジストパターンの寸法を細く加工するものである。

【０００９】（２）本発明の半導体集積回路装置の製造
方法は、半導体ウエハ上に形成されたレジストパターン
に、局所的にＵＶ照射をしながらオゾンを用いたアッシ
ングを施すことによって、局所的に前記レジストパター
ンの寸法を細く加工するものである。

【００１０】（３）本発明の半導体集積回路装置の製造
方法は、前記（１）または（２）記載の半導体集積回路
装置の製造方法において、前記ＵＶ光の照射量を制御す
ることによって、チップ毎または局所的に前記レジスト
パターンの削れ量を調整するものである。

【００１１】（４）本発明の半導体集積回路装置の製造
方法は、前記（１）または（２）記載の半導体集積回路
装置の製造方法において、前記半導体ウエハは１１０〜
１５０℃程度の温度に保持されるものである。

【００１２】（５）本発明の半導体集積回路装置の製造
方法は、前記（１）または（２）記載の半導体集積回路
装置の製造方法において、前記半導体ウエハの上方にマ
トリックス状に配置されたＵＶ光源セルから、プラズマ
放電によって発生した前記ＵＶ光が照射されるものであ
る。

【００１３】（６）本発明の半導体集積回路装置の製造
方法は、前記（１）または（２）記載の半導体集積回路
装置の製造方法において、ＵＶ光源から前記半導体ウエ
ハの上方に微細管によって導かれた前記ＵＶ光が照射さ
れるものである。

【００１４】（７）本発明の半導体集積回路装置の製造
装置は、半導体ウエハ上に形成されたレジストパターン
の寸法を測定する機能と、チップ毎にＵＶ光を照射しな
がらオゾンを用いたアッシングを施すことによって、各
々のチップ上の前記レジストパターンの寸法を細く加工
する機能とを備えたものである。

【００１５】（８）本発明の半導体集積回路装置の製造
装置は、半導体ウエハ上に形成されたレジストパターン
の寸法を測定する機能と、局所的にＵＶ光を照射しなが
らオゾンを用いたアッシングを施すことによって、局所
的に前記レジストパターンの寸法を細く加工する機能と
を備えたものである。

【００１６】（９）本発明の半導体集積回路装置の製造
方法は、前記（７）または（８）記載の半導体集積回路
装置の製造装置において、チップ毎または局所的に前記
レジストパターンの削れ量を演算する機能が備わってい
るものである。

【００１７】上記した手段によれば、フォトリソグラフ
ィの解像限界で決まる最小加工寸法で形成されたレジス
トパターンに対してアッシングが施され、チップ毎また
は局所的に設定された量が削られるので、半導体ウエハ
上のレジストパターンの加工寸法の平均値を上記最小加
工寸法よりも細くできると同時に、寸法バラツキも±１
０％以下とすることが可能となる。また、チップ毎のレ
ジストパターンの加工寸法を補正管理することが可能と
なる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１９】本発明の実施の形態である微細パターンの
製造方法を図１〜図１４を用いて説明する。なお、実施
の形態を説明するための全図において同一機能を有する
ものは同一の符号を付し、その繰り返しの説明は省略す
る。

【００２０】まず、本発明の実施の形態であるスリミン
ング技術を図１に示す工程図を用いて説明する。

【００２１】初めに、半導体ウエハの表面または裏面の
異物を除去し、現像処理後のマスクパターンの半導体ウ
エハへの接着性を増強させるためのレジスト塗布前処理
を行う（工程１００）。

【００２２】次に、塗布前処理の終わった半導体ウエハ
に回転塗布（Spin Coating）法によって、１〜２μｍの
厚さのフォトレジストを均一に塗布する（工程１０
１）。この方法は、半導体ウエハをスピンチャック上に
置き、レジストを１〜５ｍｌ程度滴下した後、半導体ウ
エハを２０００〜５０００ｒｐｍで回転させ、レジスト
を遠心力で飛散させて半導体ウエハの表面に均一な厚さ
のレジストを形成する方法である。

【００２３】次に、塗布直後のレジスト膜に多く含まれ
ている残留溶剤を揮発させて、露光時の光化学反応を安
定させるために、ホットプレートを用い、半導体ウエハ
をベークする（工程１０２）。

【００２４】次に、半導体ウエハを所定のフォトマスク
と共に縮小投影露光装置にセットし、正確な位置合わせ
を行った後、例えば紫外線（ｉ線）、レーザ光線を一定
時間照射（露光）してマスクパターンを上記レジストに
焼き付ける（工程１０３）。

【００２５】次に、現像液を半導体ウエハの表面に滴下
させて表面張力を利用して盛り、現像処理を所定時間行
った後、純水でのリンス、回転乾燥を連続的に行うこと
によって、レジストパターンが形成される（工程１０
４）。続いて、半導体ウエハを１２０℃前後でベークし
て完全に乾燥させると共に、レジスト膜の半導体ウエハ
への接着性、熱架橋高分子化による耐ドライエッチング
を向上させる（工程１０５）。

【００２６】次いで、金属顕微鏡で半導体ウエハの外観
を検査し（工程１０６）、さらに例えば測長ＳＥＭ（Sc
anning Electron Microscope）を用いてレジストパター
ンの寸法測定を行う（工程１０７）。この寸法測定は、
半導体ウエハ上のチップ毎に行われ、測定された寸法は
全て記憶される。

【００２７】前記寸法測定において、レジストパターン
の測長寸法が規格寸法を満たさない場合は、レジストパ
ターンにスリミング処理を施す（工程１０８）。まず、
レジストパターンの測長寸法を基に規格寸法を満たすた
めのチップ毎のアッシング量（レジストパターンの削れ
量）を演算し（工程１０８ａ）、設定する（工程１０８
ｂ）。なお、上記規格寸法は、例えば使用する露光方法
の解像限界で決まる最小加工寸法よりも細い場合もあ
る。この後、半導体ウエハを１１０〜１５０℃に加熱
し、半導体ウエハ上のチップ毎ににＵＶ（Ultra Viole
t）光を照射しながらオゾンを用いたアッシングを施す
ことによって、各々のチップ上のレジストパターンの加
工寸法を補正する（工程１０８ｃ）。このアッシングに
よってチップ毎に設定された量が削られて、半導体ウエ
ハ上のレジストパターンの加工寸法の平均値が細くでき
ると同時に、寸法バラツキも低減することができる。

【００２８】レジストパターンの加工寸法を補正した
後、再度、半導体ウエハ上のチップ毎にレジストパター
ンの寸法測定を行う。レジストパターンの測長寸法が規
格寸法を満たした場合、位置合わせの検査を行う（工程
１０９）。

【００２９】図２は、スリミング処理によるレジストパ
ターンの寸法分布推移の概念図を示す。感光、現像処理
が行われた半導体ウエハ上のレジストパターンの加工寸
法が、例えば0.１４±0.０２μｍの場合、各々のチップ
に適したアッシング量を演算し、設定してスリミング処
理を施すと、その加工寸法は0.１０±0.０１μｍとな
り、半導体ウエハ上のレジストパターンの加工寸法の平
均値を約0.０４μｍ細くできると同時に、寸法バラツキ
も約１０％程度とすることができる。

【００３０】なお、前記図１の工程１０７におけるレジ
ストパターンの寸法測定はチップ毎に行ったが、所定箇
所のチップに対してのみ行ってもよく、この場合、前記
図１の工程１０８におけるスリミング処理では、所定箇
所のチップの周囲のチップに対しては、上記所定箇所の
チップに適用されるアッシング量と同一のアッシング量
が用いられる。

【００３１】また、前記図１の工程１０７のレジストパ
ターンの寸法測定と判定、および前記図１の工程１０８
のアッシング量の演算、設定とアッシンングは、これら
を一環して行うことのできる機能を備えた装置を用いて
もよい。

【００３２】図３は、前記図１の工程１０８のスリミン
グ処理で用いるＵＶ光源セルＣＥのセル構造の一例を示
す断面図である。同図において、１は第１基板、２は第
２基板、３は隔壁、４は放電空間、５はＵＶ光、６はプ
ラズマ、７は電極、８は誘電体層、９は保護膜、１０は
透明電極、１１は誘電体層である。

【００３３】第１基板１と第２基板２との間に設けら
れ、隔壁３で密封された放電空間４に、プラズマ放電に
よってＵＶ光５を発生させるための水銀（Ｈｇ）、クリ
プトン（Ｋｒ）、アルゴン（Ａｒ）、キセノン（Ｘｅ）
またはネオン（Ｎｅ）等、あるいはこれらの混合ガスが
充填されている。放電空間４を挟む第１基板１と第２基
板２との距離は約１００μｍ程度である。

【００３４】第１基板１の表面には、前記放電空間４に
プラズマ６を発生させるための電極７が設けられてお
り、この電極７を覆って誘電体層８が形成されており、
さらにこの誘電体層８の上層には保護膜９が形成されて
いる。第２基板２は、例えば合成石英で構成されてお
り、第１基板１と同様にその表面にはプラズマ６を発生
させるための透明電極１０が設けられている。さらにこ
の透明電極１０を覆って誘電体層１１が形成されてい
る。放電空間４に発生したＵＶ光５は、合成石英からな
る第２基板２から取り出されて、半導体ウエハ上に照射
される。

【００３５】図４は、半導体ウエハ上にＵＶ照射を行う
方法の一例を示すものである。図４（ａ）は個々のＵＶ
光源セルの配置を示す平面図、図４（ｂ）はＵＶ照射に
おける個々のＵＶ光源セルおよび半導体ウエハの配置を
示す模式図である。図４（ａ）中、網かけのハッチング
部分は照射量が相対的に多いＵＶ光源セルであり、白抜
き部分は照射量が相対的に少ないＵＶ光源セルである。
また、図４（ａ）中の点線は、ＵＶ光源セルＣＥに対置
される半導体ウエハの位置を示す。

【００３６】図４に示すように、マトリック状に配置さ
れた個々のＵＶ光源セルＣＥはフォルダ１２によって保
持されており、その表面にレジストパターン１３が形成
された半導体ウエハ１４の上方に設置されている。ＵＶ
光源セルＣＥの個々の大きさはチップとほぼ同じであ
る。半導体ウエハ１４は、ヒートステージ１５上に置か
れており、このヒートステージ１５によって半導体ウエ
ハ１４の温度調整が行われる。

【００３７】図５に、ＵＶ照射した場合およびＵＶ照射
しない場合のアッシンング速度と基板温度との関係、な
らびに両者のレート比と基板温度との関係を示す。図５
に示すように、ＵＶ照射した場合のアッシング速度およ
びＵＶ照射しない場合のアッシング速度はそれぞれ基板
温度に依存し、さらに両者の基板温度に対する傾きが異
なり、レート比は基板温度が低くなるに従って大きくな
る。これより、半導体ウエハ１４の温度はレート比が大
きくとれる領域、例えば１１０〜１５０℃程度に設定さ
れる。

【００３８】次に、本実施の形態のスリミング技術を適
用したＣＭＯＳ（Complementary Metal Oxide Semicond
uctor ）デバイスの製造方法を図６〜図１４を用いて簡
単に説明する。前述したスリミング技術は、ＣＭＯＳデ
バイスのゲート電極を形成する際のフォトリソグラフィ
工程に適用した。図中、Ｑｎはｎチャネル型ＭＩＳＦＥ
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor ）、Ｑｐはｐチャネル型ＭＩＳＦＥＴである。

【００３９】まず、図６に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板２１を用意する。次
に、この半導体基板２１を熱酸化してその表面に膜厚0.
０１μｍ程度の薄い酸化シリコン膜２２を形成し、次い
でその上層に化学的気相成長（Chemical Vapor Deposit
ion ；ＣＶＤ）法で膜厚0.１μｍ程度の窒化シリコン膜
２３を堆積した後、レジストパターンをマスクとして窒
化シリコン膜２３、酸化シリコン膜２２および半導体基
板２１を順次ドライエッチングすることにより、素子分
離領域の半導体基板２１に深さ0.３５μｍ程度の素子分
離溝２４ａを形成する。

【００４０】次に、熱リン酸を用いたウエットエッチン
グで窒化シリコン膜２３を除去した後、図７に示すよう
に、半導体基板２１上にＣＶＤ法で堆積した酸化シリコ
ン膜２４ｂをエッチバック、または化学的機械研磨（Ch
emical Mechanical Polishing ；ＣＭＰ）法で研磨し
て、素子分離溝２４ａの内部に酸化シリコン膜２４ｂを
残すことにより素子分離領域を形成する。続いて、半導
体基板２１を約１０００℃でアニールすることにより、
素子分離溝２４ａに埋め込んだ酸化シリコン膜２４ｂを
デンシファイ（焼き締め）する。

【００４１】次に、半導体基板２１のｎチャネル型ＭＩ
ＳＦＥＴＱｎ形成領域にｐ型ウエル２５を形成するため
のボロンをイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱ
ｐ形成領域にｎ型ウエル２６を形成するためのリンをイ
オン注入する。上記ボロンは、例えば注入エネルギー２
００ｋｅＶ、ドーズ量２×１０¹³ｃｍ^-2で注入し、上記
リンは、例えば注入エネルギー５００ｋｅＶ、ドーズ量
３×１０¹³ｃｍ^-2で注入する。

【００４２】次に、図８に示すように、半導体基板２１
を熱酸化して、ｐ型ウエル２５およびｎ型ウエル２６の
それぞれの表面にゲート絶縁膜２７を約４ｎｍ程度の厚
さで形成した後、ＣＶＤ法で多結晶シリコン膜２８を半
導体基板２１上に堆積する。

【００４３】次いで、ｎ型不純物、例えばリンをイオン
打ち込みによりｎチャネル型ＭＩＳＦＥＴＱｎが形成さ
れる領域の多結晶シリコン膜２８へ導入し、続いてｐ型
不純物、例えばボロンをイオン打ち込みによりｐチャネ
ル型ＭＩＳＦＥＴＱｐが形成される領域の多結晶シリコ
ン膜２８へ導入する。この後、多結晶シリコン膜２８の
上層に窒化シリコン膜２９を堆積する。

【００４４】次に、ｎチャネル型ＭＩＳＦＥＴＱｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極を形成す
る際のフォトリソグラフィ工程を説明する。

【００４５】まず、半導体基板２１の表面または裏面の
異物を除去した後、レジスト塗布前処理の終わった半導
体基板２１上に回転塗布法によって、例えば汎用のポジ
型フォトレジスト膜を均一に塗布し、次いで半導体基板
２１にベーク処理を施す。

【００４６】この後、半導体基板２１をフォトマスクと
共に縮小投影露光装置にセットし、正確な位置合わせを
行った後、例えば波長0.２４８μｍのＫｒＦエキシマレ
ーザを一定時間照射してマスクパターンを焼き付ける。

【００４７】図９に、露光工程で使用する縮小投影露光
装置３０の一例を簡単に示す。同図において、３１は、
例えば５〜８インチのシリコン単結晶等からなる半導体
ウエハ、３２はＫｒＦエキシマレーザ、３３，３４は反
射鏡、３５はインテグレータ、３６は反射鏡、３７はコ
ンデンサーレンズ、３８はフォトマスクを保持して少な
くともＺ軸方向に微動可能なマスクホルダ、３９は縮小
投影レンズである。４０は半導体ウエハ３１を吸着する
ウエハ吸着台、４１はＺ軸移動台（高さ方向）、４２は
Ｘ軸移動台（水平横方向）、４３はＹ軸移動台（水平前
後方向）であり、上記Ｘ軸移動台４２と共にＸＹＺステ
ージを構成する。ＳＭはフォトマスクである。

【００４８】露光に際しては、ＫｒＦエキシマレーザ３
２から出たビームを２枚の全反射鏡３３，３４で曲げた
後、インテグレータ３５と呼ぶ光学素子によって集光と
拡大、均一化を行う。次に、大型の全反射鏡３６でビー
ムを曲げて石英製のコンデンサーレンズ３７を通した
後、フォトマスクＳＭと石英製の単色縮小投影レンズ３
９とを経て、半導体ウエハ３１上に結像させる。

【００４９】露光後は、現像液を半導体基板２１の表面
に滴下させて表面張力を利用して盛り、所定の時間現像
処理を行った後、純水でのリンス、回転乾燥を連続的に
行う。これによって半導体基板２１上に解像限界で決ま
る最小加工寸法を有するレジストパターン４４が形成さ
れる。

【００５０】次に、前記図１〜図５を用いて説明したス
リミング技術を用いて半導体基板２１上のレジストパタ
ーン４４の加工寸法を補正することにより、解像限界で
決まる最小加工寸法よりも細い加工寸法を有し、さらに
寸法バラツキが±１０％以下に抑えられたレジストパタ
ーン４４ａを形成する。

【００５１】次に、レジストパターン４４ａをマスクと
して、窒化シリコンン膜２９および多結晶シリコン膜２
８を順次エッチングし、図１０に示すように、窒化シリ
コン膜２９からなるキャップ絶縁膜２９ａおよび多結晶
シリコン膜２８によって構成されるゲート電極４５を形
成する。

【００５２】次に、上記レジストパターン４４ａを除去
した後、ｎ型ウエル２６をレジスト膜で覆った後、ｎチ
ャネル型ＭＩＳＦＥＴＱｎのゲート電極４５をマスクと
してｐ型ウエル２５にｎ型不純物、例えば砒素を導入
し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン
の一部を構成する低濃度のｎ^-型半導体領域４６ａを形
成する。同様に、ｐ型ウエル２５をレジスト膜で覆った
後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極４５を
マスクとしてｎ型ウエル２６にｐ型不純物、例えばフッ
化ボロンを導入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソ
ース、ドレインの一部を構成する低濃度のｐ^-型半導体
領域４７ａを形成する。

【００５３】この後、図１１に示すように、半導体基板
２１上にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ
（Reactive Ion Etching）法で異方性エッチングして、
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極４５および
ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極４５のそれ
ぞれの側壁にサイドウォールスペーサ４８を形成する。

【００５４】次に、図１２に示すように、ｎ型ウエル２
６をレジスト膜で覆った後、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎのゲート電極４５およびサイドウィールスペーサ４
８をマスクとして、ｐ型ウエル２５にｎ型不純物、例え
ばリンを導入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス、ドレインの他の一部を構成する高濃度のｎ⁺型半導
体領域４６ｂを形成する。同様に、ｐ型ウエル２５をレ
ジスト膜で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極４５およびサイドウォールスペーサ４８をマ
スクとして、ｎ型ウエル２６にｐ型不純物、例えばフッ
化ボロンを導入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソ
ース、ドレインの他の一部を構成する高濃度のｐ⁺型半
導体領域４７ｂを形成する。

【００５５】次に、厚さ３０〜５０ｎｍ程度のチタン膜
をスパッタリング法またはＣＶＤ法によって半導体基板
２１上に堆積した後、窒素雰囲気中で６００〜７００℃
程度の熱処理を半導体基板２１に施し、次いで未反応の
チタン膜を除去する。この後、低抵抗化のための熱処理
を半導体基板２１に施すことによって、図１３に示すよ
うに、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺型半導体領
域４６ｂの表面、およびｐチャネル型ＭＩＳＦＥＴＱｐ
のｐ⁺型半導体領域４７ｂの表面にチタンシリサイド膜
４９を形成する。

【００５６】次に、図１４に示すように、半導体基板２
１上に層間絶縁膜５０を形成した後、レジストパターン
をマスクとして層間絶縁膜５０をエッチングし、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ⁺型半導体領域４６ｂの表
面に設けられたチタンシリサイド膜４９、およびｐチャ
ネル型ＭＩＳＦＥＴＱｐのｐ⁺型半導体領域４７ｂの表
面に設けられたチタンシリサイド膜４９に達するコンタ
クトホール５１ｎ，５１ｐを開孔する。なお、図示はし
ないが、同時にゲート電極４５に達するコンタクトホー
ルが形成される。

【００５７】その後、層間絶縁膜５０の上層に金属膜、
例えばタングステン膜を堆積し、例えばＣＭＰ法で、こ
の金属膜の表面を平坦化することによってコンタクトホ
ール５１ｎ，５１ｐの内部に金属膜を埋め込みプラグ５
２を形成した後、層間絶縁膜５０の上層に堆積した金属
膜をエッチングして配線層５３を形成することにより、
ＣＭＯＳデバイスがほぼ完成する。

【００５８】なお、本実施の形態では、露光にＫｒＦエ
キシマレーザを用いたが、ＡｒＦエキシマレーザまたは
紫外線、例えば波長0.３６５μｍのｉ線などを用いても
よく、露光方法に関係なく、レジストパターンのスリミ
ング技術を適用することができる。

【００５９】また、本実施の形態では、ＵＶ光の照射
は、半導体ウエハの上方にマトリックス状に配置された
ＵＶ光源セルを用いて行われたが、ＵＶ光源から半導体
ウエハの上方に微細管によって導かれたＵＶ光を照射し
てもよく、同様な効果が得られる。

【００６０】また、本実施の形態では、半導体デバイス
の特性変動を抑えるために半導体ウエハ上のレジストパ
ターンの加工寸法の平均値を補正すると同時にそのバラ
ツキも低減したが、特定チップに対してのみ重点的にア
ッシングを行うことによって、上記特定チップのレジス
トパターンを微細に加工し、１枚の半導体ウエハ上にチ
ップ毎に異なる加工寸法を有する同一形状のレジストパ
ターンを形成してもよい。

【００６１】また、本実施の形態では、チップ毎にＵＶ
光を照射したが、ＵＶ光源セルＣＥの個々の大きさをチ
ップよりも小さい、例えば特定のパターンを局所的に照
射できる大きさとし、局所的にＵＶ光を照射することに
よって、１つのチップ上のレジストパターンの一部を微
細に加工してもよい。

【００６２】このように、本実施の形態によれば、半導
体ウエハ上にフォトリソグラフィの解像限界で決まる最
小加工寸法で形成されたレジストパターンに対してアッ
シングが施され、チップ毎または局所的に設定された量
が削られるので、半導体ウエハ上のレジストパターンの
加工寸法の平均値を上記最小加工寸法よりも細くでき、
同時にレジストパターンの寸法バラツキも±１０％以下
に低減することができる。また、チップ毎のレジストパ
ターンの加工寸法を補正管理することが可能となる。

【００６３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００６４】例えば、前記実施の形態では、ＣＭＯＳデ
バイスのゲート電極の製造方法に適用した場合について
説明したが、微細パターンを有するいかなる半導体集積
回路装置の製造方法にも適用可能である。

【００６５】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６６】本発明によれば、フォトリソグラフィの解
像限界で決まる最小加工寸法よりも細い加工寸法を有
し、寸法バラツキが±１０％以下のレジストパターンを
半導体ウエハ上に形成することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるスリミング技術を
説明するための工程図である。

【図２】スリミング技術によるレジスト寸法分布の推移
を示す概念図である。

【図３】ＵＶ光源セルのセル構造を示す断面図である。

【図４】（ａ）は、ＵＶ光源セルの配置を示す平面図、
（ｂ）は、ＵＶ照射における個々のＵＶ光源セルおよび
半導体ウエハの配置を示す模式図である。

【図５】フォトレジストのアッシング速度と基板温度と
の関係を示すグラフ図である。

【図６】本発明の一実施の形態を適用したＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。

【図７】本発明の一実施の形態を適用したＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。

【図８】本発明の一実施の形態を適用したＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。

【図９】露光工程で使用する縮小投影露光装置の説明図
である。

【図１０】本発明の一実施の形態を適用したＣＭＯＳデ
バイスの製造方法を示す半導体基板の要部断面図であ
る。

【図１１】本発明の一実施の形態を適用したＣＭＯＳデ
バイスの製造方法を示す半導体基板の要部断面図であ
る。

【図１２】本発明の一実施の形態を適用したＣＭＯＳデ
バイスの製造方法を示す半導体基板の要部断面図であ
る。

【図１３】本発明の一実施の形態を適用したＣＭＯＳデ
バイスの製造方法を示す半導体基板の要部断面図であ
る。

【図１４】本発明の一実施の形態を適用したＣＭＯＳデ
バイスの製造方法を示す半導体基板の要部断面図であ
る。

【符号の説明】

１第１基板２第２基板３隔壁４放電空間５ＵＶ光６プラズマ７電極８誘電体層９保護膜１０透明電極１１誘電体層１２フォルダ１３レジストパターン１４半導体ウエハ１５ヒートステージ２１半導体基板２２酸化シリコン膜２３窒化シリコン膜２４ａ素子分離溝２４ｂ酸化シリコン膜２５ｐ型ウエル２６ｎ型ウエル２７ゲート絶縁膜２８多結晶シリコン膜２９窒化シリコン膜２９ａキャップ絶縁膜３０縮小投影露光装置３１半導体ウエハ３２ＫｒＦエキシマレーザ３３反射鏡３４反射鏡３５インテグレータ３６反射鏡３７コンデンサーレンズ３８マスクホルダ３９縮小投影レンズ４０ウエハ吸着台４１Ｚ軸移動台（高さ方向）４２Ｘ軸移動台（水平横方向）４３Ｙ軸移動台（水平前後方向）４４レジストパターン４４ａレジストパターン４５ゲート電極４６ａｎ^-型半導体領域４６ｂｎ⁺型半導体領域４７ａｐ^-型半導体領域４７ｂｐ⁺型半導体領域４８サイドウォールスペーサ４９チタンシリサイド膜５０層間絶縁膜５１ｎコンタクトホール５１ｐコンタクトホール５２プラグ５３配線層ＣＥＵＶ光源セルＳＭフォトマスク

───────────────────────────────────────────────────── フロントページの続き (72)発明者川崎裕通東京都青梅市新町六丁目16番地の２株式会社日立製作所熱器ライティング事業部内 (72)発明者藤戸利昭東京都青梅市新町六丁目16番地の２株式会社日立製作所熱器ライティング事業部内 (72)発明者恒川助芳東京都青梅市新町六丁目16番地の２株式会社日立製作所熱器ライティング事業部内Ｆターム(参考） 2H096 AA25 HA25 LA09 5F004 AA16 BA19 BB02 BB18 BD01 DA27 DB26 DB27 EA34 5F046 MA13

Claims

【特許請求の範囲】

【請求項１】半導体ウエハ上に形成されたレジストパ
ターンに、チップ毎にＵＶ光を照射しながらオゾンを用
いたアッシングを施すことによって、各々のチップ上の
前記レジストパターンの寸法を細く加工することを特徴
とする半導体集積回路装置の製造方法。
【請求項２】半導体ウエハ上に形成されたレジストパ
ターンに、局所的にＵＶ光を照射しながらオゾンを用い
たアッシングを施すことによって、局所的に前記レジス
トパターンの寸法を細く加工することを特徴とする半導
体集積回路装置の製造方法。
【請求項３】請求項１または２記載の半導体集積回路
装置の製造方法において、前記ＵＶ光の照射量を制御す
ることによって、チップ毎または局所的に前記レジスト
パターンの削れ量を調整することを特徴とする半導体集
積回路装置の製造方法。
【請求項４】請求項１または２記載の半導体集積回路
装置の製造方法において、前記半導体ウエハは１１０〜
１５０℃程度の温度に保持されていることを特徴とする
半導体集積回路装置の製造方法。
【請求項５】請求項１または２記載の半導体集積回路
装置の製造方法において、前記半導体ウエハの上方にマ
トリックス状に配置されたＵＶ光源セルから前記ＵＶ光
が照射されることを特徴とする半導体集積回路装置の製
造方法。
【請求項６】請求項１または２記載の半導体集積回路
装置の製造方法において、ＵＶ光源から前記半導体ウエ
ハの上方に微細管によって導かれた前記ＵＶ光が照射さ
れることを特徴とする半導体集積回路装置の製造方法。
【請求項７】半導体ウエハ上に形成されたレジストパ
ターンの寸法を測定する機能と、チップ毎にＵＶ光を照
射しながらオゾンを用いたアッシングを施すことによっ
て、各々のチップ上の前記レジストパターンの寸法を細
く加工する機能とを備えたことを特徴とする半導体集積
回路装置の製造装置。
【請求項８】半導体ウエハ上に形成されたレジストパ
ターンの寸法を測定する機能と、局所的にＵＶ光を照射
しながらオゾンを用いたアッシングを施すことによっ
て、局所的に前記レジストパターンの寸法を細く加工す
る機能とを備えたことを特徴とする半導体集積回路装置
の製造装置。
【請求項９】請求項７または８記載の半導体集積回路
装置の製造装置において、チップ毎または局所的に前記
レジストパターンの削れ量を演算する機能が備わってい
ることを特徴とする半導体集積回路装置の製造装置。