JP2001085363A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 本発明の課題は、製造途中におけるウェハや
半導体装置の損傷を未然に防止し得る半導体装置の製造
方法を提供することにある。 【解決手段】 本発明に関わる半導体装置の製造方法
は、ウェハ１に配線パターンおよび電極パッド２を形成
する工程と、ウェハ１の各半導体装置エリア１Ａ毎に組
み立てを行う工程と、ウェハ１の電極パッド２が形成さ
れている面１ａ側に該ウェハ１を各半導体装置エリア１
Ａ毎に区分する溝１ｓを形成する工程と、ウェハ１の電
極パッド２が形成されていない面１ｂを研削して溝１ｓ
によりウェハ１を各半導体装置１０毎に分離する工程と
を含んでいる。
半導体装置の損傷を未然に防止し得る半導体装置の製造
方法を提供することにある。 【解決手段】 本発明に関わる半導体装置の製造方法
は、ウェハ１に配線パターンおよび電極パッド２を形成
する工程と、ウェハ１の各半導体装置エリア１Ａ毎に組
み立てを行う工程と、ウェハ１の電極パッド２が形成さ
れている面１ａ側に該ウェハ１を各半導体装置エリア１
Ａ毎に区分する溝１ｓを形成する工程と、ウェハ１の電
極パッド２が形成されていない面１ｂを研削して溝１ｓ
によりウェハ１を各半導体装置１０毎に分離する工程と
を含んでいる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくは各半導体装置エリア毎に配線パタ
ーン等の形成および組立ての実施されたウェハを分割す
ることにより、個々の半導体装置を製造する方法に関す
るものである。
方法に関し、詳しくは各半導体装置エリア毎に配線パタ
ーン等の形成および組立ての実施されたウェハを分割す
ることにより、個々の半導体装置を製造する方法に関す
るものである。
【０００２】
【従来の技術】近年、電子機器における小型薄型化の要
求に応える半導体装置として、ＣＳＰ(チップ・サイズ
・パッケージ)タイプの半導体装置が提供されている。
また、この種の半導体装置においては、従来のダイレベ
ルからウェハレベルへと、その製造方法が移行してきて
いるのが現状である。すなわち、この種の半導体装置を
製造するには、先ず、ウェハの各半導体装置エリア毎に
配線パターンおよび電極パッドを形成し、次いでウェハ
の電極パッドが形成されていない面を研削(バックグラ
インド)して、半導体チップの厚みにまでウェハを薄く
形成する。こののち、ウェハの各半導体装置エリア毎に
組立てを行ない、次いでダイシングソー等を用いてウェ
ハを各半導体装置毎に分離することで、個々の半導体装
置が完成することとなる。
求に応える半導体装置として、ＣＳＰ(チップ・サイズ
・パッケージ)タイプの半導体装置が提供されている。
また、この種の半導体装置においては、従来のダイレベ
ルからウェハレベルへと、その製造方法が移行してきて
いるのが現状である。すなわち、この種の半導体装置を
製造するには、先ず、ウェハの各半導体装置エリア毎に
配線パターンおよび電極パッドを形成し、次いでウェハ
の電極パッドが形成されていない面を研削(バックグラ
インド)して、半導体チップの厚みにまでウェハを薄く
形成する。こののち、ウェハの各半導体装置エリア毎に
組立てを行ない、次いでダイシングソー等を用いてウェ
ハを各半導体装置毎に分離することで、個々の半導体装
置が完成することとなる。
【０００３】
【発明が解決しようとする課題】ところで、上述した従
来の製造方法においては、研削によってウェハの肉厚を
薄くしたのち、ウェハの各半導体装置エリア毎に組立て
を行なっているので、組立て作業を実施するべくウェハ
を移送する際などに、薄く研削されて強度の低下したウ
ェハが破損してしまう虞れがあった。また、上述した従
来の製造方法では、ウェハを各半導体装置毎に分離する
際、薄く研削されて強度の低下したウェハが、ダイシン
グソー等による切削加工の衝撃に耐えられず、切り出さ
れた半導体装置に割れや欠けなどの損傷が生じる不都合
があった。本発明の目的は前記実状に鑑みて、製造途中
におけるウェハや半導体装置の損傷を未然に防止し得
る、半導体装置の製造方法を提供することにある。
来の製造方法においては、研削によってウェハの肉厚を
薄くしたのち、ウェハの各半導体装置エリア毎に組立て
を行なっているので、組立て作業を実施するべくウェハ
を移送する際などに、薄く研削されて強度の低下したウ
ェハが破損してしまう虞れがあった。また、上述した従
来の製造方法では、ウェハを各半導体装置毎に分離する
際、薄く研削されて強度の低下したウェハが、ダイシン
グソー等による切削加工の衝撃に耐えられず、切り出さ
れた半導体装置に割れや欠けなどの損傷が生じる不都合
があった。本発明の目的は前記実状に鑑みて、製造途中
におけるウェハや半導体装置の損傷を未然に防止し得
る、半導体装置の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】前記目的を達成するべ
く、本発明に関わる半導体装置の製造方法は、ウェハに
配線パターンおよび電極パッドを形成する工程と、前記
ウェハの各半導体装置エリア毎に組み立てを行う工程
と、前記ウェハの電極パッドが形成されている面側に該
ウェハを各半導体装置エリア毎に区分する溝を形成する
工程と、前記ウェハの電極パッドが形成されていない面
を研削して前記溝により前記ウェハを各半導体装置毎に
分離する工程とを含んでいる。
く、本発明に関わる半導体装置の製造方法は、ウェハに
配線パターンおよび電極パッドを形成する工程と、前記
ウェハの各半導体装置エリア毎に組み立てを行う工程
と、前記ウェハの電極パッドが形成されている面側に該
ウェハを各半導体装置エリア毎に区分する溝を形成する
工程と、前記ウェハの電極パッドが形成されていない面
を研削して前記溝により前記ウェハを各半導体装置毎に
分離する工程とを含んでいる。
【０００５】
【発明の実施の形態】以下、図面を参照しつつ、本発明
を詳細に説明する。本発明に関わる半導体装置の製造方
法では、先ず、図１(ａ)および図２に示す如く、ウェハ
１における各半導体装置エリア（後述する各工程を経て
製造される個々の半導体装置において半導体チップを構
成する部位）１Ａに、それぞれ配線パターン(図示せず)
および電極パッド２を形成する。
を詳細に説明する。本発明に関わる半導体装置の製造方
法では、先ず、図１(ａ)および図２に示す如く、ウェハ
１における各半導体装置エリア（後述する各工程を経て
製造される個々の半導体装置において半導体チップを構
成する部位）１Ａに、それぞれ配線パターン(図示せず)
および電極パッド２を形成する。
【０００６】この後、図１(ｂ)および図３に示す如く、
前記ウェハ１における各半導体装置エリア１Ａ毎に、上
述した電極パッド２に外部接続端子としての半田バンプ
３を形成する等の組立て作業を実施する。
前記ウェハ１における各半導体装置エリア１Ａ毎に、上
述した電極パッド２に外部接続端子としての半田バンプ
３を形成する等の組立て作業を実施する。
【０００７】次いで、図１(ｃ)および図４に示す如く、
ウェハ１において電極パッド２が形成されている面(デ
バイス面)１ａ側から、ダイシングソー等の切削手段に
より所定深さの溝１ｓを形成して、前記ウェハ１を各半
導体装置エリア１Ａ毎に区分する。
ウェハ１において電極パッド２が形成されている面(デ
バイス面)１ａ側から、ダイシングソー等の切削手段に
より所定深さの溝１ｓを形成して、前記ウェハ１を各半
導体装置エリア１Ａ毎に区分する。
【０００８】ここで、前記溝１ｓは、ウェハ１から形成
される半導体チップ（図１および図５中の符合１ｃ参
照）の肉厚と同寸法以上の深さに形成される。
される半導体チップ（図１および図５中の符合１ｃ参
照）の肉厚と同寸法以上の深さに形成される。
【０００９】前記ウェハ１に溝１ｓを形成したのち、図
１(ｄ)に示す如く、前記ウェハ１において電極パッド２
が形成されている面(デバイス面)１ａに、熱硬化性ある
いはＵＶ(紫外線)硬化性の接着剤Ｇを介して、ガラスや
プラスチック、あるいはセラミックや金属等から成る支
持板(支持体)Ｈを取り付ける。
１(ｄ)に示す如く、前記ウェハ１において電極パッド２
が形成されている面(デバイス面)１ａに、熱硬化性ある
いはＵＶ(紫外線)硬化性の接着剤Ｇを介して、ガラスや
プラスチック、あるいはセラミックや金属等から成る支
持板(支持体)Ｈを取り付ける。
【００１０】なお、上述したガラス等から成る支持板Ｈ
に換えて、前記ウェハ１において電極パッド２が形成さ
れている面(デバイス面)１ａに、支持体としての保護テ
ープ(図示せず)を貼り付ける構成も可能である。
に換えて、前記ウェハ１において電極パッド２が形成さ
れている面(デバイス面)１ａに、支持体としての保護テ
ープ(図示せず)を貼り付ける構成も可能である。
【００１１】上述した如く、ウェハ１の電極パッド２が
形成されている面１ａに支持体Ｈを取り付けた後、前記
ウェハ１において電極パッド２が形成されていない面１
ｂを、図１(ｅ)に示す如くツールＴを用いて所定寸法、
詳しくはウェハ１の肉厚が半導体チップ１ｃの厚さにな
るまで研削／研磨(バックグラインド)する。
形成されている面１ａに支持体Ｈを取り付けた後、前記
ウェハ１において電極パッド２が形成されていない面１
ｂを、図１(ｅ)に示す如くツールＴを用いて所定寸法、
詳しくはウェハ１の肉厚が半導体チップ１ｃの厚さにな
るまで研削／研磨(バックグラインド)する。
【００１２】ここで、上述した如くウェハ１に形成され
た溝１ｓは、半導体チップ１ｃの肉厚と同寸法以上の深
さに形成されているため、ウェハ１において電極パッド
２が形成されていない面１ｂを、ツールＴを用いて所定
寸法だけ研削／研磨することにより、図１(ｅ)に示す如
く溝１ｓによってウェハ１が個々の半導体装置１０に分
離されることとなる。
た溝１ｓは、半導体チップ１ｃの肉厚と同寸法以上の深
さに形成されているため、ウェハ１において電極パッド
２が形成されていない面１ｂを、ツールＴを用いて所定
寸法だけ研削／研磨することにより、図１(ｅ)に示す如
く溝１ｓによってウェハ１が個々の半導体装置１０に分
離されることとなる。
【００１３】この後、各半導体装置１０から支持板Ｈを
取外し、接着剤Ｇを除去することによって、各半導体装
置１０は完成品となる。かくして、１枚のウェハ１から
は、図５に示す如く多数個の半導体装置１０が製造され
ることとなる。
取外し、接着剤Ｇを除去することによって、各半導体装
置１０は完成品となる。かくして、１枚のウェハ１から
は、図５に示す如く多数個の半導体装置１０が製造され
ることとなる。
【００１４】上述した、本発明に関わる半導体装置の製
造方法では、ウェハ１の各半導体装置エリア１Ａ毎に組
立てを実施する工程より後に、ウェハ１の電極パッド２
が形成されていない面１ｂを研削／研磨する工程を実施
しているので、ウェハ１の各半導体装置エリア１Ａ毎に
組立てを実施する際には、ウェハ１は未だ半導体チップ
１ｃの厚さにまで薄くされておらず、もって該ウェハ１
は十分な強度を備えているため、搬送等の負荷によって
もウェハ１が容易に損傷することがない。
造方法では、ウェハ１の各半導体装置エリア１Ａ毎に組
立てを実施する工程より後に、ウェハ１の電極パッド２
が形成されていない面１ｂを研削／研磨する工程を実施
しているので、ウェハ１の各半導体装置エリア１Ａ毎に
組立てを実施する際には、ウェハ１は未だ半導体チップ
１ｃの厚さにまで薄くされておらず、もって該ウェハ１
は十分な強度を備えているため、搬送等の負荷によって
もウェハ１が容易に損傷することがない。
【００１５】また、本発明に関わる半導体装置の製造方
法では、ウェハ１の電極パッド２が形成されていない面
１ｂを研削／研磨することによって、前記ウェハ１を各
半導体装置１０毎に分離しているため、ダイシングソー
等による切削加工でウェハを分離している従来の製造方
法に比べ、ウェハ１に大きな衝撃を与えることなく各半
導体装置１０を分離することができ、もって切り出され
た半導体装置１０の半導体チップ１ｃに割れや欠け等の
損傷が生じることが抑えられる。
法では、ウェハ１の電極パッド２が形成されていない面
１ｂを研削／研磨することによって、前記ウェハ１を各
半導体装置１０毎に分離しているため、ダイシングソー
等による切削加工でウェハを分離している従来の製造方
法に比べ、ウェハ１に大きな衝撃を与えることなく各半
導体装置１０を分離することができ、もって切り出され
た半導体装置１０の半導体チップ１ｃに割れや欠け等の
損傷が生じることが抑えられる。
【００１６】さらに、本発明に関わる半導体装置の製造
方法では、ウェハ１の電極パッド２が形成されていない
面１ｂを研削／研磨する際、ウェハ１にガラス等から成
る支持板Ｈを取り付けて行なっているので、研削／研磨
時の負荷によるウェハ１の反りや割れ等を未然に防止す
ることができる。
方法では、ウェハ１の電極パッド２が形成されていない
面１ｂを研削／研磨する際、ウェハ１にガラス等から成
る支持板Ｈを取り付けて行なっているので、研削／研磨
時の負荷によるウェハ１の反りや割れ等を未然に防止す
ることができる。
【００１７】一方、図６〜図８は、本発明を積層型半導
体装置の製造に適用した例を示している。積層型半導体
装置を製造するには、先ず、上述した半導体装置１０の
製造方法と同じく、ウェハ１′における各半導体装置エ
リア１Ａ′に、それぞれ配線パターン(図示せず)および
電極パッド２′(図７参照)を形成する。
体装置の製造に適用した例を示している。積層型半導体
装置を製造するには、先ず、上述した半導体装置１０の
製造方法と同じく、ウェハ１′における各半導体装置エ
リア１Ａ′に、それぞれ配線パターン(図示せず)および
電極パッド２′(図７参照)を形成する。
【００１８】この後、図１(ａ)および図７に示す如く、
ウェハ１′において電極パッド２′が形成されている面
(デバイス面)１ａ′側から、ウェハ１′における各半導
体装置エリア１Ａ′に、レーザ加工、エッチング、スタ
ンピング、ドリル加工等の加工方法により、所定深さの
スルーホール用の孔(盲孔)１ｈ′を形成する。
ウェハ１′において電極パッド２′が形成されている面
(デバイス面)１ａ′側から、ウェハ１′における各半導
体装置エリア１Ａ′に、レーザ加工、エッチング、スタ
ンピング、ドリル加工等の加工方法により、所定深さの
スルーホール用の孔(盲孔)１ｈ′を形成する。
【００１９】なお、前記孔１ｈ′は、ウェハ１′から形
成される半導体チップ（図６中の符合１ｃ′参照）の肉
厚と同寸法以上の深さに形成される。また、前記孔１
ｈ′の形状としては、有底の円筒状のみならず、溝形状
であっても良い。
成される半導体チップ（図６中の符合１ｃ′参照）の肉
厚と同寸法以上の深さに形成される。また、前記孔１
ｈ′の形状としては、有底の円筒状のみならず、溝形状
であっても良い。
【００２０】次いで、ウェハ１′に形成した各孔１ｈ′
に、導電性樹脂、ワイヤー、クリームメタル等の導電体
１ｍ′を充填する。なお、上記各孔１ｈ′に導電体１
ｍ′を充填する方法としては、ボンダーによるワイヤー
突き刺し、導電性樹脂の塗布、スピンコート、印刷、ス
パッタリング等を採用し得る。
に、導電性樹脂、ワイヤー、クリームメタル等の導電体
１ｍ′を充填する。なお、上記各孔１ｈ′に導電体１
ｍ′を充填する方法としては、ボンダーによるワイヤー
突き刺し、導電性樹脂の塗布、スピンコート、印刷、ス
パッタリング等を採用し得る。
【００２１】この後、図６(ｃ)および図８に示す如く、
ウェハ１′における各半導体装置エリア１Ａ′毎に、上
述した電極パッド２′および導電体１ｍ′に、外部接続
端子としての半田バンプ３′を形成する等の組立て作業
を実施する。
ウェハ１′における各半導体装置エリア１Ａ′毎に、上
述した電極パッド２′および導電体１ｍ′に、外部接続
端子としての半田バンプ３′を形成する等の組立て作業
を実施する。
【００２２】次いで、図６(ｄ)および図８に示す如く、
ウェハ１′において電極パッド２′が形成されている面
(デバイス面)１ａ′側から、ダイシングソー等の切削手
段により所定深さの溝１ｓ′を形成して、ウェハ１′を
各半導体装置エリア１Ａ′毎に区分する。ここで、前記
溝１ｓ′は、ウェハ１′から形成される半導体チップ
（図６中の符合１ｃ′参照）の肉厚と同寸法以上の深さ
に形成される。
ウェハ１′において電極パッド２′が形成されている面
(デバイス面)１ａ′側から、ダイシングソー等の切削手
段により所定深さの溝１ｓ′を形成して、ウェハ１′を
各半導体装置エリア１Ａ′毎に区分する。ここで、前記
溝１ｓ′は、ウェハ１′から形成される半導体チップ
（図６中の符合１ｃ′参照）の肉厚と同寸法以上の深さ
に形成される。
【００２３】前記ウェハ１′に溝１ｓ′を形成したの
ち、図６(ｅ)に示す如く、ウェハ１′において電極パッ
ド２′が形成されている面１ａ′に、熱硬化性等の接着
剤Ｇを介して、ガラス等から成る支持板(支持体)Ｈを取
り付ける。なお、ガラス等から成る支持板Ｈに換えて、
支持体としての厚めの保護テープ(図示せず)をウェハ
１′に貼り付けても良い。
ち、図６(ｅ)に示す如く、ウェハ１′において電極パッ
ド２′が形成されている面１ａ′に、熱硬化性等の接着
剤Ｇを介して、ガラス等から成る支持板(支持体)Ｈを取
り付ける。なお、ガラス等から成る支持板Ｈに換えて、
支持体としての厚めの保護テープ(図示せず)をウェハ
１′に貼り付けても良い。
【００２４】上述した如く、ウェハ１′に支持体Ｈを取
り付けた後、前記ウェハ１′において電極パッド２′が
形成されていない面１ｂ′を、図６(ｅ)に示す如くツー
ルＴを用いて所定寸法、詳しくはウェハ１′の肉厚が半
導体チップ１ｃ′の厚さになるまで研削／研磨(バック
グラインド)する。
り付けた後、前記ウェハ１′において電極パッド２′が
形成されていない面１ｂ′を、図６(ｅ)に示す如くツー
ルＴを用いて所定寸法、詳しくはウェハ１′の肉厚が半
導体チップ１ｃ′の厚さになるまで研削／研磨(バック
グラインド)する。
【００２５】ここで、上述の如くウェハ１′に形成され
た溝１ｓ′は、半導体チップ１ｃ′の肉厚と同寸法以上
の深さに形成されているため、ウェハ１′の面１ｂ′を
ツールＴによって所定寸法だけ研削／研磨することで、
図１(ｅ)に示す如く溝１ｓ′によってウェハ１′が個々
の半導体装置１０′に分離されることとなる。
た溝１ｓ′は、半導体チップ１ｃ′の肉厚と同寸法以上
の深さに形成されているため、ウェハ１′の面１ｂ′を
ツールＴによって所定寸法だけ研削／研磨することで、
図１(ｅ)に示す如く溝１ｓ′によってウェハ１′が個々
の半導体装置１０′に分離されることとなる。
【００２６】また、上述の如くウェハ１′に形成された
孔１ｈｓ′は、半導体チップ１ｃ′の肉厚と同寸法以上
の深さに形成されているため、ウェハ１′の面１ｂ′を
ツールＴによって所定寸法だけ研削／研磨することで、
図１(ｅ)に示す如く孔１ｈ′に充填された導電体１ｍ′
がウェハ１′の面１ｂ′から露出することとなる。
孔１ｈｓ′は、半導体チップ１ｃ′の肉厚と同寸法以上
の深さに形成されているため、ウェハ１′の面１ｂ′を
ツールＴによって所定寸法だけ研削／研磨することで、
図１(ｅ)に示す如く孔１ｈ′に充填された導電体１ｍ′
がウェハ１′の面１ｂ′から露出することとなる。
【００２７】ウェハ１′を個々の半導体装置１０′に分
離した後、各半導体装置１０′から支持板Ｈを取外し、
接着剤Ｇを除去することによって、１枚のウェハ１′か
ら多数個の半導体装置１０′、すなわち半導体チップ１
ｃ′の表面と裏面とを導電体１ｍ′(スルーホール)によ
って導通した積層型半導体装置１０′が製造されること
となる。
離した後、各半導体装置１０′から支持板Ｈを取外し、
接着剤Ｇを除去することによって、１枚のウェハ１′か
ら多数個の半導体装置１０′、すなわち半導体チップ１
ｃ′の表面と裏面とを導電体１ｍ′(スルーホール)によ
って導通した積層型半導体装置１０′が製造されること
となる。
【００２８】上述した製造方法によって製造された積層
型半導体装置１０′は、図９に示す如く実装基板Ｂ上に
積層実装されて積層パッケージＰを構成し、各々の積層
型半導体装置１０′は、半田バンプ３′および導電体１
ｍ′を介して互いの積層導通を可能としている。
型半導体装置１０′は、図９に示す如く実装基板Ｂ上に
積層実装されて積層パッケージＰを構成し、各々の積層
型半導体装置１０′は、半田バンプ３′および導電体１
ｍ′を介して互いの積層導通を可能としている。
【００２９】ここで、積層型半導体装置は、次世代の高
集積パッケージを達成するものとして期待されており、
その実装の態様には図１０に示す如く、各積層型半導体
装置Ｓを、回路の印刷されたテープｔおよび基板Ｄを介
して、実装基板Ｂ上に互いに積層して実装したものがあ
る。
集積パッケージを達成するものとして期待されており、
その実装の態様には図１０に示す如く、各積層型半導体
装置Ｓを、回路の印刷されたテープｔおよび基板Ｄを介
して、実装基板Ｂ上に互いに積層して実装したものがあ
る。
【００３０】しかし、このような構成では、例えば積層
型半導体装置Ｓの厚さが 50μm、基板Ｄの厚さが80μm
であった場合、積層パッケージ全体としての厚さが 500
μm前後の厚いものとなってしまう。
型半導体装置Ｓの厚さが 50μm、基板Ｄの厚さが80μm
であった場合、積層パッケージ全体としての厚さが 500
μm前後の厚いものとなってしまう。
【００３１】これに対して、図６〜図８に示した製造方
法により製造された積層型半導体装置１０′を用いた積
層パッケージＰでは、積層型半導体装置１０′の間に基
板等の中間材を介在させることなく互いの積層導通が可
能となるため、図１０に示した積層パッケージに比べて
１／２程度の厚さでの実装が可能となる。
法により製造された積層型半導体装置１０′を用いた積
層パッケージＰでは、積層型半導体装置１０′の間に基
板等の中間材を介在させることなく互いの積層導通が可
能となるため、図１０に示した積層パッケージに比べて
１／２程度の厚さでの実装が可能となる。
【００３２】したがって、積層型半導体装置１０′を用
いた積層パッケージＰでは、中間材を使用しないことに
より、部品点数の削減による製造コストの大幅な低減、
および大幅なコンパクト化が達成されるとともに、積層
パッケージの更なる高集積化の可能性が提示される。
いた積層パッケージＰでは、中間材を使用しないことに
より、部品点数の削減による製造コストの大幅な低減、
および大幅なコンパクト化が達成されるとともに、積層
パッケージの更なる高集積化の可能性が提示される。
【００３３】図６〜図８に示した積層型半導体装置１０
の製造方法では、図１〜図５に示した半導体装置１０の
製造方法と同じく、ウェハ１′の各半導体装置エリア１
Ａ′毎に組立てを実施する際には、ウェハ１′は未だ半
導体チップ１ｃ′の厚さにまで薄くされておらず、もっ
て該ウェハ１′は十分な強度を備えているため、搬送等
の負荷によってもウェハ１′が容易に損傷することがな
い。
の製造方法では、図１〜図５に示した半導体装置１０の
製造方法と同じく、ウェハ１′の各半導体装置エリア１
Ａ′毎に組立てを実施する際には、ウェハ１′は未だ半
導体チップ１ｃ′の厚さにまで薄くされておらず、もっ
て該ウェハ１′は十分な強度を備えているため、搬送等
の負荷によってもウェハ１′が容易に損傷することがな
い。
【００３４】また、図６〜図８に示した積層型半導体装
置１０の製造方法では、図１〜図５に示した半導体装置
１０の製造方法と同じく、ダイシングソー等による切削
加工でウェハを分離している従来の製造方法に比べ、ウ
ェハ１′に大きな衝撃を与えることなく各半導体装置１
０′を分離することができ、もって切り出された半導体
装置１０′の半導体チップ１ｃ′に割れや欠け等の損傷
が生じることが抑えられる。
置１０の製造方法では、図１〜図５に示した半導体装置
１０の製造方法と同じく、ダイシングソー等による切削
加工でウェハを分離している従来の製造方法に比べ、ウ
ェハ１′に大きな衝撃を与えることなく各半導体装置１
０′を分離することができ、もって切り出された半導体
装置１０′の半導体チップ１ｃ′に割れや欠け等の損傷
が生じることが抑えられる。
【００３５】また、図６〜図８に示した積層型半導体装
置１０の製造方法は、ウェハ１′にスルーホール用の孔
１ｈ′形成する工程と、該孔１ｈ′に導電体１ｍ′を充
填する工程とを含んでおり、ウェハ１′の面１ｂ′をツ
ールＴによって所定寸法だけ研削／研磨することで、個
々の半導体装置１０′の分離と、該半導体装置１０′に
おけるスルーホールの形成とが為されるので、半導体装
置１０′の製造に関わる作業効率が大幅にアップするこ
となる。
置１０の製造方法は、ウェハ１′にスルーホール用の孔
１ｈ′形成する工程と、該孔１ｈ′に導電体１ｍ′を充
填する工程とを含んでおり、ウェハ１′の面１ｂ′をツ
ールＴによって所定寸法だけ研削／研磨することで、個
々の半導体装置１０′の分離と、該半導体装置１０′に
おけるスルーホールの形成とが為されるので、半導体装
置１０′の製造に関わる作業効率が大幅にアップするこ
となる。
【００３６】
【発明の効果】以上、詳述した如く、本発明に関わる半
導体装置の製造方法は、ウェハに配線パターンおよび電
極パッドを形成する工程と、前記ウェハの各半導体装置
エリア毎に組み立てを行う工程と、前記ウェハの電極パ
ッドが形成されている面側に該ウェハを各半導体装置エ
リア毎に区分する溝を形成する工程と、前記ウェハの電
極パッドが形成されていない面を研削して前記溝により
前記ウェハを各半導体装置毎に分離する工程とを含んで
いる。前記構成では、ウェハの各半導体装置エリア毎に
組立てを実施する工程より後に、ウェハの電極パッドが
形成されていない面を研削する工程を実施しているの
で、ウェハの各半導体装置エリア毎に組立てを実施する
際には、ウェハは未だ半導体チップの厚さにまで薄くさ
れておらず、もって該ウェハは十分な強度を備えている
ため、搬送等の負荷によってもウェハが容易に損傷する
ことがない。また前記構成では、ウェハの電極パッドが
形成されていない面を研削することによって、前記ウェ
ハを各半導体装置毎に分離しているため、ダイシングソ
ー等による切削加工でウェハを分離している従来の製造
方法に比べ、ウェハに大きな衝撃を与えることなく半導
体装置を分離することができ、もって切り出された半導
体装置に割れや欠け等の損傷が生じることを抑えられ
る。このように、本発明に関わる半導体装置の製造方法
によれば、製造途中におけるウェハや半導体装置の損傷
を未然に防止することが可能となる。
導体装置の製造方法は、ウェハに配線パターンおよび電
極パッドを形成する工程と、前記ウェハの各半導体装置
エリア毎に組み立てを行う工程と、前記ウェハの電極パ
ッドが形成されている面側に該ウェハを各半導体装置エ
リア毎に区分する溝を形成する工程と、前記ウェハの電
極パッドが形成されていない面を研削して前記溝により
前記ウェハを各半導体装置毎に分離する工程とを含んで
いる。前記構成では、ウェハの各半導体装置エリア毎に
組立てを実施する工程より後に、ウェハの電極パッドが
形成されていない面を研削する工程を実施しているの
で、ウェハの各半導体装置エリア毎に組立てを実施する
際には、ウェハは未だ半導体チップの厚さにまで薄くさ
れておらず、もって該ウェハは十分な強度を備えている
ため、搬送等の負荷によってもウェハが容易に損傷する
ことがない。また前記構成では、ウェハの電極パッドが
形成されていない面を研削することによって、前記ウェ
ハを各半導体装置毎に分離しているため、ダイシングソ
ー等による切削加工でウェハを分離している従来の製造
方法に比べ、ウェハに大きな衝撃を与えることなく半導
体装置を分離することができ、もって切り出された半導
体装置に割れや欠け等の損傷が生じることを抑えられ
る。このように、本発明に関わる半導体装置の製造方法
によれば、製造途中におけるウェハや半導体装置の損傷
を未然に防止することが可能となる。
【図１】(ａ)〜(ｅ)は本発明に関わる半導体装置の製造
方法における作業工程を示す概念図。
方法における作業工程を示す概念図。
【図２】本発明に関わる半導体装置の製造方法における
作業工程を示すウェブの平面図。
作業工程を示すウェブの平面図。
【図３】本発明に関わる半導体装置の製造方法における
作業工程を示すウェブの平面図。
作業工程を示すウェブの平面図。
【図４】本発明に関わる半導体装置の製造方法における
作業工程を示すウェブの平面図。
作業工程を示すウェブの平面図。
【図５】本発明に関わる半導体装置の製造方法によって
１枚のウェブから製造された半導体装置を示す平面図。
１枚のウェブから製造された半導体装置を示す平面図。
【図６】(ａ)〜(ｅ)は本発明に関わる半導体装置の製造
方法における作業工程を示す概念図。
方法における作業工程を示す概念図。
【図７】本発明に関わる半導体装置の製造方法における
作業工程を示すウェブの平面図。
作業工程を示すウェブの平面図。
【図８】本発明に関わる半導体装置の製造方法における
作業工程を示すウェブの平面図。
作業工程を示すウェブの平面図。
【図９】本発明に関わる半導体装置の製造方法によって
製造された積層型半導体装置を用いた積層パッケージを
示す概念図。
製造された積層型半導体装置を用いた積層パッケージを
示す概念図。
【図１０】積層型半導体装置を用いた従来の積層パッケ
ージを示す概念図。
ージを示す概念図。
１…ウェハ、 １Ａ…半導体装置エリア、 １ｓ…溝、 ２…電極パッド、 １０…半導体装置、 １′…ウェハ、 １Ａ′…半導体装置エリア、 １ｈ′…孔、 １ｍ′…導電体、 １ｓ′…溝、 ２′…電極パッド、 １０′…半導体装置、 Ｈ…支持板(支持体)。
Claims (3)
- 【請求項１】 ウェハに配線パターンおよび電極パッ
ドを形成する工程と、 前記ウェハの各半導体装置エリア毎に組立てを行う工程
と、 前記ウェハの電極パッドが形成されている面側に、該ウ
ェハを各半導体装置エリア毎に区分する溝を形成する工
程と、 前記ウェハの電極パッドが形成されていない面を研削／
研磨し、前記溝によって前記ウェハを各半導体装置毎に
分離する工程と、 を含んで成ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ウェハの電極パッドが形成されて
いない面を研削／研磨し、前記溝によって前記ウェハを
各半導体装置毎に分離する工程を、前記ウェハの電極パ
ッドが形成されている面に支持体を取付けた状態で実施
することを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項３】 前記半導体装置はスルーホールを有す
る積層型半導体装置であって、前記ウェハにスルーホー
ル用の孔を形成する工程と、該孔に導電体を充填する工
程とを含むことを特徴とする請求項１記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25896799A JP2001085363A (ja) | 1999-09-13 | 1999-09-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25896799A JP2001085363A (ja) | 1999-09-13 | 1999-09-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085363A true JP2001085363A (ja) | 2001-03-30 |
Family
ID=17327515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25896799A Pending JP2001085363A (ja) | 1999-09-13 | 1999-09-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085363A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1359617A1 (fr) * | 2002-04-29 | 2003-11-05 | Valtronic S.A. | Procédé de fabrication de modules électroniques |
| JP2008277709A (ja) * | 2007-05-07 | 2008-11-13 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US7518217B2 (en) | 2004-11-11 | 2009-04-14 | Yamaha Corporation | Semiconductor device, semiconductor wafer, chip size package, and methods of manufacturing and inspection therefor |
| JP2010016392A (ja) * | 2001-10-01 | 2010-01-21 | Xsil Technology Ltd | 基板、特に半導体ウェハの加工 |
| JP2011071441A (ja) * | 2009-09-28 | 2011-04-07 | Rohm Co Ltd | 半導体装置の製造方法、半導体装置およびウエハ積層構造物 |
| JP2013505559A (ja) * | 2009-09-18 | 2013-02-14 | エーファウ・グループ・エー・タルナー・ゲーエムベーハー | ウエハにチップを結合する方法 |
-
1999
- 1999-09-13 JP JP25896799A patent/JP2001085363A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010016392A (ja) * | 2001-10-01 | 2010-01-21 | Xsil Technology Ltd | 基板、特に半導体ウェハの加工 |
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| WO2003094229A1 (fr) * | 2002-04-29 | 2003-11-13 | Valtronic S.A. | Procede de fabrication de modules electroniques |
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| US8927335B2 (en) | 2009-09-18 | 2015-01-06 | Ev Group E. Thallner Gmbh | Method for bonding of chips on wafers |
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| US8729698B2 (en) | 2009-09-28 | 2014-05-20 | Rohm Co., Ltd. | Method of manufacturing semiconductor device, semiconductor device and multilayer wafer structure |
| US8883566B2 (en) | 2009-09-28 | 2014-11-11 | Rohm Co., Ltd. | Method of manufacturing semiconductor device, semiconductor device and multilayer wafer structure |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041102 |
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