JP2001077402A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、受光素子、特に導
波路型の受光ダイオードの構造及びその製造方法に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a light receiving element, and more particularly to a structure of a light receiving diode of a waveguide type and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】光通信システムにおいて、ギガヘルツ帯
の高周波光信号を電気信号に変換する受光素子として、
導波路型の受光ダイオードが用いられる。受光ダイオー
ドの良好な高周波特性を得るためには、暗電流と呼ばれ
るダイオードの逆方向電流をできるだけ小さく（例えば
１ｎＡ以下程度）する必要がある。2. Description of the Related Art In an optical communication system, as a light receiving element for converting a high frequency optical signal in the gigahertz band into an electric signal,
A waveguide type light receiving diode is used. In order to obtain a good high-frequency characteristic of the light-receiving diode, it is necessary to minimize the reverse current of the diode called dark current (for example, about 1 nA or less).
【０００３】このためには、半導体部分、特に接合部分
のリーク電流を低減する必要があるが、製造上のダメー
ジなどにより接合が傷み、リーク電流の原因となるとと
もに、信頼性の低下の原因となってしまうという問題が
あった。[0003] For this purpose, it is necessary to reduce the leak current in the semiconductor portion, particularly in the junction portion. However, the junction is damaged due to manufacturing damage and the like, which causes a leak current and a decrease in reliability. There was a problem that would be.
【０００４】ここで、ＩｎＰ系の導波路型受光ダイオー
ドに関し、従来の製造方法を図４を参照しながら説明す
る。Here, a conventional manufacturing method for an InP-based waveguide light receiving diode will be described with reference to FIG.
【０００５】図４は従来の導波路型受光ダイオードの製
造工程断面図である。FIG. 4 is a sectional view showing a manufacturing process of a conventional waveguide type light receiving diode.
【０００６】まず、図４（ａ）に示すように、半絶縁性
のＩｎＰ基板１１上にＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂ
ｅａｍ Ｅｐｉｔａｘｙ）法やＭＯＣＶＤ（Ｍｅｔａｌ
Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法などの結晶成長法によって、ｎ
型ＩｎＰオーミック層１２、ｎ型ＩｎＧａＡｓＰクラッ
ド層１３、ノンドープのＩｎＧａＡｓ光吸収層１４、ｐ
型ＩｎＧａＡｓＰクラッド層１５、ｐ型ＩｎＰオーミッ
ク層１６を順次堆積する。First, as shown in FIG. 4A, an MBE (Molecular B) is formed on a semi-insulating InP substrate 11.
eAM Epitaxy method or MOCVD (Metal)
Organic Chemical Vapor D
n) by a crystal growth method such as an evaporation method.
-Type InP ohmic layer 12, n-type InGaAsP cladding layer 13, non-doped InGaAs light absorbing layer 14, p-type
An InGaAsP clad layer 15 and a p-type InP ohmic layer 16 are sequentially deposited.
【０００７】ここで、上下のクラッド層１３，１５はＩ
ｎＧａＡｓ光吸収層１４に対して光屈折率が僅かに異な
っており、入射する光を閉じ込める働きをする。Here, the upper and lower cladding layers 13 and 15 are I
The light refractive index is slightly different from that of the nGaAs light absorption layer 14 and functions to confine incident light.
【０００８】次に、ホトリソ法によってマスクパターン
１７を形成する。このマスクパターン１７の材料として
は、ホトレジスト、またはシリコン酸化膜などの絶縁膜
が用いられる。Next, a mask pattern 17 is formed by photolithography. As a material of the mask pattern 17, an insulating film such as a photoresist or a silicon oxide film is used.
【０００９】次に、図４（ｂ）に示すように、ＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によ
って、マスクパターン１７をマスクとして表面側から順
にｐ型ＩｎＰオーミック層１６、ｐ型ＩｎＧａＡｓＰク
ラッド層１５、ノンドープのＩｎＧａＡｓ光吸収層１
４、ｎ型ＩｎＧａＡｓＰクラッド層１３を順次エッチン
グし、リッジ型の導波路形状１８を得る。Next, as shown in FIG.
The p-type InP ohmic layer 16, the p-type InGaAsP clad layer 15, and the non-doped InGaAs light absorbing layer 1 are sequentially formed from the surface side using the mask pattern 17 as a mask by a (Reactive Ion Etching) method.
4. The n-type InGaAsP cladding layer 13 is sequentially etched to obtain a ridge-shaped waveguide shape 18.
【００１０】次に、図４（ｃ）に示すように、ホトリソ
法とエッチングによりｎ型ＩｎＰオーミック層１２をパ
ターニングし、ｎ型オーミック領域１９を形成した後、
素子表面全体に例えば、シリコン酸化膜などの絶縁膜２
０を堆積する。Next, as shown in FIG. 4C, the n-type InP ohmic layer 12 is patterned by photolithography and etching to form an n-type ohmic region 19,
For example, an insulating film 2 such as a silicon oxide film
Deposit 0.
【００１１】最後に、図４（ｄ）に示すように、ホトリ
ソ法とマスク合わせによってレジスト開口を形成し、絶
縁膜のエッチング、オーミック性の金属の蒸着と、リフ
トオフにより電極２１、電極２２を形成する。Finally, as shown in FIG. 4D, a resist opening is formed by photolithography and mask alignment, and electrodes 21 and 22 are formed by etching an insulating film, depositing an ohmic metal, and lifting off. I do.
【００１２】入力光は紙面に垂直な方向から入射し、ノ
ンドープのＩｎＧａＡｓ光吸収層１４に吸収され電気信
号に変換される。The input light enters from a direction perpendicular to the plane of the paper, is absorbed by the non-doped InGaAs light absorbing layer 14, and is converted into an electric signal.
【００１３】[0013]
【発明が解決しようとする課題】しかしながら、受光素
子を良好に高周波動作させるためには、リーク電流の小
さい接合部分が形成されていることが重要である。しか
し、高周波用の導波路型受光素子のリッジ型の導波路部
分１８（正確にはｐｎ接合の幅）の寸法は、幅が４〜６
μｍ、長さが１０〜２０μｍ、高さが２〜３μｍと非常
に微少に設計される。However, in order to operate the light-receiving element at a good frequency at a high frequency, it is important that a junction having a small leak current is formed. However, the size of the ridge-shaped waveguide portion 18 (more precisely, the width of the pn junction) of the high-frequency waveguide light-receiving element is 4 to 6 mm.
μm, length is 10-20 μm, and height is 2-3 μm.
【００１４】それに対して精度の高い導波路形状を得る
ためには、図４（ｂ）で説明したように、エッチングの
異方性が高いために、垂直なエッチングができるＲＩＥ
法が用いられる。On the other hand, in order to obtain a highly accurate waveguide shape, as described with reference to FIG.
Method is used.
【００１５】しかし、このＲＩＥ法は、半導体に与える
ダメージ（一般にプラズマ損傷とよばれる）も多く、こ
のためｐ型ＩｎＧａＡｓＰクラッド層１５とノンドープ
のＩｎＧａＡｓ光吸収層１４の間に形成されるｐｎ接合
も損傷を受けることとなり、リーク電流増大の原因とな
っていた。However, this RIE method causes a large amount of damage to the semiconductor (generally called plasma damage). Therefore, the pn junction formed between the p-type InGaAsP cladding layer 15 and the non-doped InGaAs light absorbing layer 14 is also reduced. It was damaged and caused an increase in leakage current.
【００１６】本発明は、上記問題点を除去し、半導体装
置（受光素子）を高周波動作させるために、低ダメージ
で加工精度の高い導波路構造を実現することができる半
導体装置及びその製造方法を提供することを目的とす
る。According to the present invention, there is provided a semiconductor device capable of realizing a waveguide structure with low damage and high processing accuracy in order to eliminate the above problems and operate the semiconductor device (light receiving element) at a high frequency, and a method of manufacturing the same. The purpose is to provide.
【００１７】[0017]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕リッジ型の導波路形状を有する半導体装置におい
て、反応性イオンエッチングと低ダメージのエッチング
によって、オーバーハング型の導波路を具備することを
特徴とする。According to the present invention, there is provided a semiconductor device having a ridge type waveguide shape, wherein an overhang type is formed by reactive ion etching and low damage etching. Is characterized by having the above-mentioned waveguide.
【００１８】〔２〕上記〔１〕記載の半導体装置におい
て、前記反応性イオンエッチングにより形成されるリッ
ジ型の導波路と、ウエットエッチング工程によって形成
されるｐｎ接合を含むクラッド層と光吸収層とを具備す
ることを特徴とする。[2] In the semiconductor device described in [1], a ridge-type waveguide formed by the reactive ion etching, a cladding layer including a pn junction formed by a wet etching step, and a light absorbing layer are formed. It is characterized by having.
【００１９】〔３〕上記〔１〕記載の半導体装置におい
て、前記反応性イオンエッチングにより形成されるリッ
ジ型の導波路と、プラズマエッチング工程によって形成
されるｐｎ接合を含むクラッド層と光吸収層とを具備す
ることを特徴とする。[3] In the semiconductor device according to [1], a ridge-type waveguide formed by the reactive ion etching, a cladding layer including a pn junction formed by a plasma etching step, and a light absorption layer are formed. It is characterized by having.
【００２０】〔４〕リッジ型の導波路形状を有する半導
体装置の製造方法において、反応性イオンエッチングに
よりリッジ型の導波路形状を形成する工程と、この導波
路形状の下部を低ダメージでエッチングすることによ
り、ｐｎ接合を含むクラッド層と光吸収層とを形成する
工程を含むことを特徴とする。[4] In a method of manufacturing a semiconductor device having a ridge-type waveguide shape, a step of forming a ridge-type waveguide shape by reactive ion etching and etching a lower portion of the waveguide shape with low damage. Accordingly, the method includes a step of forming a clad layer including a pn junction and a light absorption layer.
【００２１】〔５〕上記〔４〕記載の半導体装置の製造
方法において、前記低ダメージのエッチングはウエット
エッチングである。[5] In the method of manufacturing a semiconductor device according to the above [4], the low-damage etching is wet etching.
【００２２】〔６〕上記〔４〕記載の半導体装置の製造
方法において、前記リッジ型の導波路形状の側面にサイ
ドウォールを形成し、このサイドウォールをマスクとし
て、前記導波路形状の下部をウエットエッチングにより
低ダメージでエッチングする工程を含むことを特徴とす
る。[6] In the method of manufacturing a semiconductor device according to the above [4], a sidewall is formed on a side surface of the ridge-shaped waveguide shape, and the lower portion of the waveguide shape is wet using the sidewall as a mask. The method includes a step of etching with low damage by etching.
【００２３】〔７〕上記〔４〕記載の半導体装置の製造
方法において、前記リッジ型の導波路形状の側面にサイ
ドウォールを形成し、このサイドウォールをマスクとし
て、前記導波路形状の下部をプラズマエッチングにより
低ダメージでエッチングする工程を含むことを特徴とす
る。[7] In the method of manufacturing a semiconductor device according to the above [4], a sidewall is formed on a side surface of the ridge-shaped waveguide shape, and the lower portion of the waveguide shape is formed by plasma using the sidewall as a mask. The method includes a step of etching with low damage by etching.
【００２４】[0024]
【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照しながら詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００２５】図１は本発明の第１実施例を示す半導体装
置の製造工程断面図である。FIG. 1 is a sectional view showing a semiconductor device manufacturing process according to a first embodiment of the present invention.
【００２６】（１）まず、従来工程と同様に、図１
（ａ）に示すように、半絶縁性のＩｎＰ基板１０１上に
結晶成長法によって、ｎ型ＩｎＰオーミック層１０２、
ｎ型ＩｎＧａＡｓＰクラッド層１０３、ノンドープのＩ
ｎＧａＡｓ光吸収層１０４、ｐ型ＩｎＧａＡｓＰクラッ
ド層１０５、ｐ型ＩｎＰオーミック層１０６を順次堆積
後、ホトリソ法によってマスクパターン１０７を形成す
る。(1) First, as in the conventional process, FIG.
As shown in (a), an n-type InP ohmic layer 102 is formed on a semi-insulating InP substrate 101 by a crystal growth method.
n-type InGaAsP cladding layer 103, undoped I
After sequentially depositing the nGaAs light absorbing layer 104, the p-type InGaAsP cladding layer 105, and the p-type InP ohmic layer 106, a mask pattern 107 is formed by photolithography.
【００２７】（２）次に、図１（ｂ）に示すように、Ｒ
ＩＥ法によってｐ型ＩｎＰオーミック層１０６とｐ型Ｉ
ｎＧａＡｓＰクラッド層１０５の途中までエッチング
し、リッジ型の導波路形状１０８を得る。(2) Next, as shown in FIG.
The p-type InP ohmic layer 106 and the p-type I
Etching is performed partway through the nGaAsP cladding layer 105 to obtain a ridge-shaped waveguide shape 108.
【００２８】（３）次に、図１（ｃ）に示すように、リ
ン酸系のエッチャントにより、ｐｎ接合を含むｐ型Ｉｎ
ＧａＡｓＰクラッド層１０５とノンドープのＩｎＧａＡ
ｓ光吸収層１０４を順次エッチングする。(3) Next, as shown in FIG. 1C, a p-type In including a pn junction is formed with a phosphoric acid-based etchant.
GaAsP cladding layer 105 and non-doped InGaAs
The s light absorbing layer 104 is sequentially etched.
【００２９】ここで、用いたエッチャントはＩｎＰをエ
ッチングすることなく、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ
のみをエッチングする特性を持っている。また、一般に
薬液を用いた場合、エッチング損傷は少なく、特定の結
晶面を出す特性があり、図１（ｃ）のエッチング断面に
示すように、リッジ型の導波路形状１０８の下部がアン
ダーカットされたような形状になる。Here, the etchant used was InGaAs, InGaAsP without etching InP.
It has the property of etching only. In general, when a chemical solution is used, etching damage is small, and there is a characteristic that a specific crystal plane is formed. As shown in the etching cross section of FIG. 1C, the lower portion of the ridge-shaped waveguide shape 108 is undercut. It has a shape like that.
【００３０】（４）次に、図１（ｄ）に示すように、ホ
トリソ法とエッチングによりｎ型ＩｎＧａＡｓＰクラッ
ド層１０３とｎ型ＩｎＰオーミック層１０２をパターニ
ングした後、素子表面全体に、例えば、シリコン酸化膜
などの絶縁膜１０９を堆積する。(4) Next, as shown in FIG. 1D, after the n-type InGaAsP cladding layer 103 and the n-type InP ohmic layer 102 are patterned by photolithography and etching, the entire surface of the device is made of, for example, silicon. An insulating film 109 such as an oxide film is deposited.
【００３１】（５）最後に、図１（ｅ）に示すように、
電極１１０，１１１を形成して導波路型の受光素子が完
成する。(5) Finally, as shown in FIG.
By forming the electrodes 110 and 111, a waveguide type light receiving element is completed.
【００３２】本発明の第１実施例によれば、図１（ｂ）
に示したように、ＲＩＥ法によってリッジ型の導波路形
状１０８を形成しているので、マスクパターンにしたが
った高精度な加工ができる。さらに、図１（ｃ）に示し
たように、ｐｎ接合を含むｐ型ＩｎＧａＡｓＰクラッド
層１０５、ノンドープのＩｎＧａＡｓ光吸収層１０４
を、ダメージのきわめて少ない薬液を用いてエッチング
しているため、接合が傷むことがなく、リーク電流を低
減できるという効果がある。According to the first embodiment of the present invention, FIG.
Since the ridge-shaped waveguide shape 108 is formed by the RIE method as shown in (1), high-precision processing according to the mask pattern can be performed. Further, as shown in FIG. 1C, a p-type InGaAsP cladding layer 105 including a pn junction, a non-doped InGaAs light absorbing layer 104
Is etched using a chemical solution with very little damage, so that there is an effect that the junction is not damaged and the leak current can be reduced.
【００３３】薬液を用いたエッチングについては、導波
路の側面の結晶面が正確にでるという特性があるため、
アンダーカット角度が決まり、これにより、マスクパタ
ーン１０７の必要な幅を前もって計算しておくことによ
り、高精度にｐｎ接合の幅を設定することができる。The etching using a chemical solution has a characteristic that the crystal plane on the side surface of the waveguide is accurately formed.
The undercut angle is determined, whereby the required width of the mask pattern 107 is calculated in advance, so that the width of the pn junction can be set with high accuracy.
【００３４】さらに、アンダーカットの結果、ｐ型Ｉｎ
Ｐ層の上面の幅が広がることは特性上有利となる。つま
り、受光素子の特性を劣化させる直列抵抗の中で、ｐ型
ＩｎＰ層と電極との接触抵抗が大きな部分を占めるが、
本発明によれば、接触面積が増大するために接触抵抗が
減少するという効果が発生する。Further, as a result of the undercut, the p-type In
Increasing the width of the upper surface of the P layer is advantageous in characteristics. That is, the contact resistance between the p-type InP layer and the electrode occupies a large part of the series resistance that deteriorates the characteristics of the light receiving element.
According to the present invention, there is an effect that the contact resistance decreases because the contact area increases.
【００３５】このように、第１実施例によれば、高精度
で、かつ低ダメージな導波路形状に加工でき、さらに、
直列抵抗が小さいという高周波特性と信頼性に優れた受
光素子を製造することができるという利点がある。As described above, according to the first embodiment, the waveguide can be processed into a highly accurate and low-damage waveguide shape.
There is an advantage that a light receiving element having high series characteristics and high frequency characteristics and excellent reliability can be manufactured.
【００３６】次に、本発明の第２実施例について説明す
る。Next, a second embodiment of the present invention will be described.
【００３７】図２は本発明の第２実施例を示す半導体装
置の製造工程断面図である。FIG. 2 is a sectional view showing a semiconductor device manufacturing process according to a second embodiment of the present invention.
【００３８】（１）まず、図２（ａ）に示すように、半
絶縁性のＩｎＰ基板２０１上に結晶成長法によって、ｎ
型ＩｎＰオーミック層２０２、ｎ型ＩｎＧａＡｓＰクラ
ッド層２０３、ノンドープのＩｎＧａＡｓ光吸収層２０
４、ｐ型ＩｎＧａＡｓＰクラッド層２０５、ｐ型ＩｎＰ
層２０６、ｐ型ＩｎＧａＡｓコンタクト層２０７を順次
堆積後、ホトリソ法によって、例えば、シリコン酸化膜
のマスクパターン２０８を形成する。(1) First, as shown in FIG. 2A, n is formed on a semi-insulating InP substrate 201 by a crystal growth method.
-Type InP ohmic layer 202, n-type InGaAsP cladding layer 203, non-doped InGaAs light absorbing layer 20
4, p-type InGaAsP cladding layer 205, p-type InP
After sequentially depositing the layer 206 and the p-type InGaAs contact layer 207, a mask pattern 208 of, for example, a silicon oxide film is formed by photolithography.
【００３９】（２）次に、図２（ｂ）に示すように、Ｒ
ＩＥ法によってｐ型ＩｎＧａＡｓコンタクト層２０７、
ｐ型ＩｎＰ層２０６及びｐ型ＩｎＧａＡｓＰクラッド層
２０５の途中までエッチングし、リッジ型の導波路形状
２０９を得る。そして、ＣＶＤ法により基板表面全面に
シリコン酸化膜を被着後、ＲＩＥ法により表面全面のシ
リコン酸化膜を異方的にエッチングし、導波路形状２０
９側面にシリコン酸化膜のサイドウォール２１０を形成
する。(2) Next, as shown in FIG.
P-type InGaAs contact layer 207 by IE method,
Etching is performed partway through the p-type InP layer 206 and the p-type InGaAsP cladding layer 205 to obtain a ridge-type waveguide shape 209. Then, after a silicon oxide film is deposited on the entire surface of the substrate by the CVD method, the silicon oxide film on the entire surface is anisotropically etched by the RIE method.
Nine side walls 210 of silicon oxide film are formed.
【００４０】（３）次に、図２（ｃ）に示すように、マ
スクパターン２０８とサイドウォール２１０をエッチン
グのマスクとして、リン酸系のエッチャントにより、ｐ
ｎ接合を含むｐ型ＩｎＧａＡｓＰクラッド層２０５、ノ
ンドープのＩｎＧａＡｓ光吸収層２０４を順次エッチン
グする。(3) Next, as shown in FIG. 2 (c), using the mask pattern 208 and the side wall 210 as an etching mask, a p-type phosphoric acid etchant is used.
The p-type InGaAsP cladding layer 205 including the n-junction and the non-doped InGaAs light absorbing layer 204 are sequentially etched.
【００４１】一般に、薬液を用いるウエットエッチング
の場合、エッチング損傷がなく、また特定の結晶面を出
すという特性があり、図２（ｃ）のエッチング断面に示
すように、リッジ型の導波路形状２０９の下部がアンダ
ーカットされたような形状になる。In general, in the case of wet etching using a chemical solution, there is a characteristic that no etching damage occurs and a specific crystal plane is formed. As shown in the etching cross section of FIG. Is shaped like an undercut.
【００４２】（４）次に、図２（ｄ）に示すように、ｎ
型ＩｎＧａＡｓＰクラッド層２０３、ｎ型ＩｎＰオーミ
ック層２０２をパターニングしてｎ型オーミック領域２
１１を形成し、そして素子表面全体に例えばシリコン酸
化膜などの絶縁膜２１２を堆積する。(4) Next, as shown in FIG.
Patterning the n-type InGaAsP cladding layer 203 and the n-type InP ohmic layer 202 to form an n-type ohmic region 2
Then, an insulating film 212 such as a silicon oxide film is deposited on the entire element surface.
【００４３】（５）最後に、図２（ｅ）に示すように、
電極２１３，２１４を形成して導波路型の受光素子が完
成する。(5) Finally, as shown in FIG.
By forming the electrodes 213 and 214, a waveguide type light receiving element is completed.
【００４４】本発明の第２実施例によれば、図２（ｂ）
で示すように、ＲＩＥ法によって導波路形状を形成後、
サイドウォール２１０をマスクとしてｐｎ接合を含むｐ
型ＩｎＧａＡｓＰクラッド層２０５、ノンドープのＩｎ
ＧａＡｓ光吸収層２０４を、ダメージのきわめて少ない
薬液を用いてエッチングを行っているため、接合が傷む
ことがなく、リーク電流を低減できる効果がある。According to the second embodiment of the present invention, FIG.
As shown by, after forming the waveguide shape by the RIE method,
P including a pn junction using sidewall 210 as a mask
Type InGaAsP cladding layer 205, undoped In
Since the GaAs light absorption layer 204 is etched by using a chemical solution with very little damage, there is an effect that the junction is not damaged and a leak current can be reduced.
【００４５】さらに、図２（ｃ）で示したように、薬液
を用いたエッチングについては導波路の側面の結晶面が
正確にでるという特性があるため、アンダーカット角度
が決まり、これにより、マスクパターン２０８の必要な
幅を前もって計算しておくことにより、マスクパターン
にしたがった高精度な加工ができ、その結果、高精度に
ｐｎ接合の幅を設定できる。Further, as shown in FIG. 2 (c), the etching using a chemical solution has a characteristic that the crystal plane on the side surface of the waveguide is accurately formed. By calculating the required width of the pattern 208 in advance, high-precision processing according to the mask pattern can be performed, and as a result, the width of the pn junction can be set with high precision.
【００４６】さらに、アンダーカットの結果、ｐ型Ｉｎ
ＧａＡｓＰ層の上面の幅が広がることは特性上、有利と
なる。受光素子の特性を劣化させる直列抵抗の中で、ｐ
型層と電極との接触抵抗が大きな部分を占めるが、本発
明によれば、接触面積が増大するために接触抵抗を減少
させることができる。Further, as a result of the undercut, the p-type In
Increasing the width of the upper surface of the GaAsP layer is advantageous in characteristics. Among the series resistors that degrade the characteristics of the light receiving element, p
Although the contact resistance between the mold layer and the electrode occupies a large portion, according to the present invention, the contact area can be increased and the contact resistance can be reduced.
【００４７】このように、第２実施例によれば、高精度
で、かつ低ダメージな導波路形状に加工でき、さらに、
直列抵抗が小さいという高周波特性と信頼性に優れた受
光素子を製造できるという利点がある。As described above, according to the second embodiment, the waveguide can be processed into a highly accurate and low-damage waveguide shape.
There is an advantage that a light receiving element having excellent high-frequency characteristics and low reliability with low series resistance can be manufactured.
【００４８】次に、本発明の第３実施例について説明す
る。Next, a third embodiment of the present invention will be described.
【００４９】第２実施例では、ｐｎ接合部を薬液でエッ
チングすることを説明したが、より簡単な方法として、
プラズマエッチングを用いることもできる。In the second embodiment, the etching of the pn junction with a chemical solution has been described.
Plasma etching can also be used.
【００５０】図３は本発明の第３実施例を示す半導体装
置の製造工程断面図である。FIG. 3 is a sectional view showing a semiconductor device manufacturing process according to a third embodiment of the present invention.
【００５１】（１）まず、図３（ａ）に示すように、図
２（ａ）と同様に、半絶縁性のＩｎＰ基板３０１上に結
晶成長法によって、ｎ型ＩｎＰオーミック層３０２、ｎ
型ＩｎＧａＡｓＰクラッド層３０３、ノンドープのＩｎ
ＧａＡｓ光吸収層３０４、ｐ型ＩｎＧａＡｓＰクラッド
層３０５、ｐ型ＩｎＰ層３０６、ｐ型ＩｎＧａＡｓコン
タクト層３０７を順次堆積後、ホトリソ法によって、例
えば、シリコン酸化膜のマスクパターン３０８を形成す
る。(1) First, as shown in FIG. 3A, similarly to FIG. 2A, an n-type InP ohmic layer 302, n is formed on a semi-insulating InP substrate 301 by a crystal growth method.
Type InGaAsP cladding layer 303, undoped In
After sequentially depositing the GaAs light absorbing layer 304, the p-type InGaAsP clad layer 305, the p-type InP layer 306, and the p-type InGaAs contact layer 307, a mask pattern 308 of, for example, a silicon oxide film is formed by photolithography.
【００５２】（２）次に、図３（ｂ）に示すように、図
２（ｂ）と同様の工程により、リッジ型の導波路形状３
０９、サイドウォール３１０が形成される。(2) Next, as shown in FIG. 3 (b), a ridge type waveguide shape 3 is formed by the same process as in FIG. 2 (b).
09, a sidewall 310 is formed.
【００５３】（３）次に、図３（ｂ）のサイドウォール
３１０の形成のためのＲＩＥに連続して、プラズマエッ
チング法（エッチング条件は必要に応じて切り替えられ
ているものとする）により、ｐｎ接合を含むｐ型ＩｎＧ
ａＡｓＰクラッド層３０５、ノンドープのＩｎＧａＡｓ
光吸収層３０４を順次エッチングする。(3) Next, following the RIE for forming the sidewall 310 of FIG. 3B, a plasma etching method (the etching conditions are changed as necessary) is used. p-type InG including pn junction
aAsP cladding layer 305, undoped InGaAs
The light absorption layer 304 is sequentially etched.
【００５４】一般にプラズマエッチングの場合、ＲＩＥ
に比べエッチング損傷が少なく、また等方的にエッチン
グが進む傾向があるため、図３（ｃ）の矢印３１１で示
すような形状になる。Generally, in the case of plasma etching, RIE
Since the etching damage is smaller and the etching tends to progress isotropically, the shape becomes as shown by the arrow 311 in FIG.
【００５５】本発明の第３実施例によれば、図３（ｃ）
で示すように、ＲＩＥ法によってサイドウォールを形成
後、そのサイドウォール３１０をマスクとしてｐｎ接合
を含むｐ型ＩｎＧａＡｓＰクラッド層３０５、ノンドー
プのＩｎＧａＡｓ光吸収層３０４を、ダメージの少ない
プラズマエッチング法でエッチングしているため、接合
が傷むことがなく、リーク電流を低減できるという効果
がある。According to the third embodiment of the present invention, FIG.
As shown by, after forming the sidewalls by the RIE method, the p-type InGaAsP cladding layer 305 including the pn junction and the non-doped InGaAs light absorption layer 304 are etched by the plasma etching method with less damage using the sidewalls 310 as a mask. Accordingly, there is an effect that the junction is not damaged and the leak current can be reduced.
【００５６】ここで、ＲＩＥ、プラズマエッチングを行
うエッチング装置については、ＲＩＥモード、プラズマ
エッチングモードを任意に切り替えられる装置が販売さ
れている。その装置を用いることにより、図３（ｂ）及
び図３（ｃ）で示したように、サイドウォール形成のた
めのＲＩＥに連続してプラズマエッチングを行えるた
め、ウエットエッチング法のように装置外に取り出す必
要がなく、工程時間を短縮できるという効果がある。Here, as an etching apparatus for performing RIE and plasma etching, an apparatus that can arbitrarily switch between the RIE mode and the plasma etching mode is sold. By using the apparatus, as shown in FIGS. 3B and 3C, plasma etching can be performed continuously to RIE for forming a sidewall. There is an effect that it is not necessary to take out and the process time can be reduced.
【００５７】このように、第３実施例によれば、高精度
で、かつ低ダメージな導波路形状に加工でき、さらに、
工程時間を短縮できるという利点がある。As described above, according to the third embodiment, the waveguide can be processed into a highly accurate and low-damage waveguide shape.
There is an advantage that the process time can be reduced.
【００５８】なお、上記した実施例においては、ＩｎＰ
系の導波路型の受光素子について説明したが、本発明に
よれば、導波路型の半導体素子に関し、高精度、低ダメ
ージで導波路を加工する方法をも提供するものである。
つまり、本発明は受光素子ばかりでなく、高周波で動作
する導波路型のレーザーダイオードや光変調器等にも適
用できることは明らかである。また、材料もＩｎＰ系に
限られることなく、要は、ＲＩＥとウエットエッチング
の組合せにより、前記の結果が得られるものであればよ
い。In the above-described embodiment, InP
Although the present invention has been described with reference to a system-type waveguide type light receiving element, the present invention also provides a method of processing a waveguide with high precision and low damage in a waveguide type semiconductor element.
That is, it is apparent that the present invention can be applied not only to a light receiving element but also to a waveguide type laser diode or an optical modulator operating at a high frequency. Further, the material is not limited to the InP-based material. In short, any material may be used as long as the above result can be obtained by a combination of RIE and wet etching.
【００５９】また、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。The present invention is not limited to the above-described embodiment, and various modifications are possible based on the gist of the present invention, and they are not excluded from the scope of the present invention.
【００６０】[0060]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、半導体装置（受光素子）を高周波動作させるた
めに、低ダメージで加工精度の高い導波路構造を実現す
ることができる。As described above in detail, according to the present invention, a waveguide structure with low damage and high processing accuracy can be realized in order to operate a semiconductor device (light receiving element) at a high frequency.
【図１】本発明の第１実施例を示す半導体装置の製造工
程断面図である。FIG. 1 is a cross-sectional view illustrating a manufacturing process of a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第２実施例を示す半導体装置の製造工
程断面図である。FIG. 2 is a cross-sectional view illustrating a manufacturing process of a semiconductor device according to a second embodiment of the present invention.
【図３】本発明の第３実施例を示す半導体装置の製造工
程断面図である。FIG. 3 is a cross-sectional view illustrating a manufacturing process of a semiconductor device according to a third embodiment of the present invention.
【図４】従来の導波路型受光ダイオードの製造工程断面
図である。FIG. 4 is a cross-sectional view illustrating a manufacturing process of a conventional waveguide light-receiving diode.
１０１，２０１，３０１ 半絶縁性のＩｎＰ基板 １０２，２０２，３０２ ｎ型ＩｎＰオーミック層 １０３，２０３，３０３ ｎ型ＩｎＧａＡｓＰクラッ
ド層 １０４，２０４，３０４ ノンドープのＩｎＧａＡｓ
光吸収層 １０５，２０５，３０５ ｐ型ＩｎＧａＡｓＰクラッ
ド層 １０６ ｐ型ＩｎＰオーミック層 １０７，２０８，３０８ マスクパターン １０８，２０９，３０９ リッジ型の導波路形状 １０９，２１２ 絶縁膜 １１０，１１１，２１３，２１４ 電極 ２０６，３０６ ｐ型ＩｎＰ層 ２０７，３０７ ｐ型ＩｎＧａＡｓコンタクト層 ２１０，３１０ サイドウォール ２１１ ｎ型オーミック領域101, 201, 301 Semi-insulating InP substrate 102, 202, 302 n-type InP ohmic layer 103, 203, 303 n-type InGaAsP cladding layer 104, 204, 304 Non-doped InGaAs
Light absorbing layer 105, 205, 305 P-type InGaAsP cladding layer 106 P-type InP ohmic layer 107, 208, 308 Mask pattern 108, 209, 309 Ridge type waveguide shape 109, 212 Insulating film 110, 111, 213, 214 Electrode 206, 306 p-type InP layer 207, 307 p-type InGaAs contact layer 210, 310 sidewall 211 n-type ohmic region
フロントページの続き (72)発明者 毛利 幹雄 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 山岸 長保 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 Ｆターム(参考） 5F004 AA16 DB19 EA06 EA10 EA29 EB08 5F043 AA16 AA20 BB10 FF02 GG10 5F049 MA04 MB07 NA03 NA05 NA08 NB01 PA04 PA14 QA08 SS04Continued on the front page (72) Inventor Mikio Mohri 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd. (72) Inventor Nagaho Yamagishi 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industrial Co., Ltd. In-house F term (reference) 5F004 AA16 DB19 EA06 EA10 EA29 EB08 5F043 AA16 AA20 BB10 FF02 GG10 5F049 MA04 MB07 NA03 NA05 NA08 NB01 PA04 PA14 QA08 SS04
Claims (7)
置において、 反応性イオンエッチングと低ダメージのエッチングによ
って、オーバーハング型の導波路を具備することを特徴
とする半導体装置。1. A semiconductor device having a ridge type waveguide shape, comprising an overhang type waveguide formed by reactive ion etching and low damage etching.
記反応性イオンエッチングにより形成されるリッジ型の
導波路と、ウエットエッチング工程によって形成される
ｐｎ接合を含むクラッド層と光吸収層とを具備すること
を特徴とする半導体装置。2. The semiconductor device according to claim 1, further comprising a ridge-type waveguide formed by said reactive ion etching, a cladding layer including a pn junction formed by a wet etching step, and a light absorbing layer. A semiconductor device, comprising:
記反応性イオンエッチングにより形成されるリッジ型の
導波路と、プラズマエッチング工程によって形成される
ｐｎ接合を含むクラッド層と光吸収層とを具備すること
を特徴とする半導体装置。3. The semiconductor device according to claim 1, further comprising: a ridge waveguide formed by said reactive ion etching; a cladding layer including a pn junction formed by a plasma etching step; and a light absorbing layer. A semiconductor device, comprising:
置の製造方法において、（ａ）反応性イオンエッチング
によりリッジ型の導波路形状を形成する工程と、（ｂ）
該導波路形状の下部を低ダメージでエッチングすること
により、ｐｎ接合を含むクラッド層と光吸収層とを形成
する工程を含むことを特徴とする半導体装置の製造方
法。4. A method for manufacturing a semiconductor device having a ridge-type waveguide shape, comprising: (a) forming a ridge-type waveguide shape by reactive ion etching; and (b)
A method of manufacturing a semiconductor device, comprising a step of forming a cladding layer including a pn junction and a light absorbing layer by etching a lower portion of the waveguide shape with low damage.
おいて、前記低ダメージのエッチングは、ウエットエッ
チングであることを特徴とする半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 4, wherein said low-damage etching is wet etching.
おいて、前記リッジ型の導波路形状の側面にサイドウォ
ールを形成し、該サイドウォールをマスクとして、前記
導波路形状の下部をウエットエッチングにより低ダメー
ジでエッチングする工程を含むことを特徴とする半導体
装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 4, wherein a sidewall is formed on a side surface of the ridge-shaped waveguide shape, and the lower portion of the waveguide shape is wet-etched using the sidewall as a mask. A method for manufacturing a semiconductor device, comprising a step of etching with low damage.
おいて、前記リッジ型の導波路形状の側面にサイドウォ
ールを形成し、該サイドウォールをマスクとして、前記
導波路形状の下部をプラズマエッチングにより低ダメー
ジでエッチングする工程を含むことを特徴とする半導体
装置の製造方法。7. The method of manufacturing a semiconductor device according to claim 4, wherein a sidewall is formed on a side surface of the ridge-shaped waveguide shape, and the lower portion of the waveguide shape is subjected to plasma etching using the sidewall as a mask. A method for manufacturing a semiconductor device, comprising a step of etching with low damage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25280199A JP2001077402A (en) | 1999-09-07 | 1999-09-07 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25280199A JP2001077402A (en) | 1999-09-07 | 1999-09-07 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001077402A true JP2001077402A (en) | 2001-03-23 |
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| Country | Link |
|---|---|
| JP (1) | JP2001077402A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017107976A (en) * | 2015-12-09 | 2017-06-15 | 日本電信電話株式会社 | Semiconductor element manufacturing method |
| US10804314B2 (en) | 2016-09-21 | 2020-10-13 | Sharp Kabushiki Kaisha | Imaging panel and method for producing same |
| US10992884B2 (en) | 2016-12-27 | 2021-04-27 | Sharp Kabushiki Kaisha | Imaging panel and method for producing same |
-
1999
- 1999-09-07 JP JP25280199A patent/JP2001077402A/en not_active Withdrawn
Cited By (3)
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| US10804314B2 (en) | 2016-09-21 | 2020-10-13 | Sharp Kabushiki Kaisha | Imaging panel and method for producing same |
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