JP2001077374A - 半導体装置およびその作製方法 - Google Patents
半導体装置およびその作製方法Info
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- JP2001077374A JP2001077374A JP2000204291A JP2000204291A JP2001077374A JP 2001077374 A JP2001077374 A JP 2001077374A JP 2000204291 A JP2000204291 A JP 2000204291A JP 2000204291 A JP2000204291 A JP 2000204291A JP 2001077374 A JP2001077374 A JP 2001077374A
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Abstract
(57)【要約】
【課題】アクティブマトリクス基板の各種回路に対応し
たＴＦＴを作製するためにその製造工程は複雑なものと
なり工程数が増加してしまう。工程数の増加は製造コス
トの増加要因になるばかりか、製造歩留まりを低下させ
る原因となる。 【解決手段】駆動回路のｐチャネル型ＴＦＴはシングル
ドレイン構造とし、ｎチャネル型ＴＦＴはＧＯＬＤ構造
とＬＤＤ構造のいずれかとする。画素ＴＦＴはＬＤＤ構
造として、画素部に設ける画素電極は、有機絶縁物材料
からなる層間絶縁膜上に形成され、少なくとも、画素Ｔ
ＦＴのゲート電極の上方に設けた無機絶縁物材料から成
る保護絶縁膜と、該絶縁膜上に密接して形成された該層
間絶縁膜とに設けられた開孔を介して、前記画素ＴＦＴ
に接続している。この工程においてフォトマスク数を６
〜８枚とする。
たＴＦＴを作製するためにその製造工程は複雑なものと
なり工程数が増加してしまう。工程数の増加は製造コス
トの増加要因になるばかりか、製造歩留まりを低下させ
る原因となる。 【解決手段】駆動回路のｐチャネル型ＴＦＴはシングル
ドレイン構造とし、ｎチャネル型ＴＦＴはＧＯＬＤ構造
とＬＤＤ構造のいずれかとする。画素ＴＦＴはＬＤＤ構
造として、画素部に設ける画素電極は、有機絶縁物材料
からなる層間絶縁膜上に形成され、少なくとも、画素Ｔ
ＦＴのゲート電極の上方に設けた無機絶縁物材料から成
る保護絶縁膜と、該絶縁膜上に密接して形成された該層
間絶縁膜とに設けられた開孔を介して、前記画素ＴＦＴ
に接続している。この工程においてフォトマスク数を６
〜８枚とする。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁表面を有する基
板上に薄膜トランジスタ（以下、ＴＦＴと記す）で構成
された回路を有する半導体装置およびその作製方法に関
する。特に本発明は、画素部とその周辺に設けられる駆
動回路を同一基板上に設けた液晶表示装置に代表される
電気光学装置、および電気光学装置を搭載した電子機器
に好適に利用できる技術を提供する。尚、本明細書にお
いて半導体装置とは、半導体特性を利用することで機能
する装置全般を指し、上記電気光学装置およびその電気
光学装置を搭載した電子機器をその範疇に含んでいる。
板上に薄膜トランジスタ（以下、ＴＦＴと記す）で構成
された回路を有する半導体装置およびその作製方法に関
する。特に本発明は、画素部とその周辺に設けられる駆
動回路を同一基板上に設けた液晶表示装置に代表される
電気光学装置、および電気光学装置を搭載した電子機器
に好適に利用できる技術を提供する。尚、本明細書にお
いて半導体装置とは、半導体特性を利用することで機能
する装置全般を指し、上記電気光学装置およびその電気
光学装置を搭載した電子機器をその範疇に含んでいる。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置に
代表される電気光学装置において、スイッチング素子や
能動回路を構成するためにＴＦＴを用いる技術が開発さ
れている。ＴＦＴはガラスなどの基板上に気相成長法に
より半導体膜を形成し、その半導体膜を活性層として形
成する。半導体膜にはシリコン又はシリコン・ゲルマニ
ウムなどシリコンを主成分とする材料が好適に用いられ
ている。さらに、シリコン半導体膜はその作製法によ
り、非晶質シリコン膜や多結晶シリコンに代表される結
晶質シリコン膜などを得ることができる。
代表される電気光学装置において、スイッチング素子や
能動回路を構成するためにＴＦＴを用いる技術が開発さ
れている。ＴＦＴはガラスなどの基板上に気相成長法に
より半導体膜を形成し、その半導体膜を活性層として形
成する。半導体膜にはシリコン又はシリコン・ゲルマニ
ウムなどシリコンを主成分とする材料が好適に用いられ
ている。さらに、シリコン半導体膜はその作製法によ
り、非晶質シリコン膜や多結晶シリコンに代表される結
晶質シリコン膜などを得ることができる。
【０００３】非晶質シリコン膜を活性層としたＴＦＴ
は、非晶質構造などに起因する電子物性的要因から、本
質的に数cm2/Vsec以上の電界効果移動度を得ることがで
きない。従って、アクティブマトリクス型の液晶表示装
置において、画素部の各画素に設けられる液晶を駆動す
るためのスイッチング素子（画素ＴＦＴ）として使用す
ることはできても、画像表示を行うための駆動回路まで
形成することは不可能であった。そのために、ＴＡＢ
（Tape Automated Bonding）方式やＣＯＧ（Chip on Gl
ass）方式を使ってドライバＩＣなどを実装する技術が
用いられていた。
は、非晶質構造などに起因する電子物性的要因から、本
質的に数cm2/Vsec以上の電界効果移動度を得ることがで
きない。従って、アクティブマトリクス型の液晶表示装
置において、画素部の各画素に設けられる液晶を駆動す
るためのスイッチング素子（画素ＴＦＴ）として使用す
ることはできても、画像表示を行うための駆動回路まで
形成することは不可能であった。そのために、ＴＡＢ
（Tape Automated Bonding）方式やＣＯＧ（Chip on Gl
ass）方式を使ってドライバＩＣなどを実装する技術が
用いられていた。
【０００４】一方、結晶質シリコン膜を活性層としたＴ
ＦＴでは、高い電界効果移動度が得られることから各種
の機能回路を同一のガラス基板上に形成することが可能
となり、画素ＴＦＴの他に駆動回路においてｎチャネル
型ＴＦＴとｐチャネル型ＴＦＴとから成るＣＭＯＳ回路
を基本として形成されるシフトレジスタ回路、レベルシ
フタ回路、バッファ回路、サンプリング回路などを実現
することができた。そして、このような技術を根拠とし
て、液晶表示装置において軽量化および薄型化を推進す
るためには、画素部の他に駆動回路を同一基板上に一体
形成できる結晶質半導体膜を活性層とするＴＦＴが適し
ていることが明らかとなっている。
ＦＴでは、高い電界効果移動度が得られることから各種
の機能回路を同一のガラス基板上に形成することが可能
となり、画素ＴＦＴの他に駆動回路においてｎチャネル
型ＴＦＴとｐチャネル型ＴＦＴとから成るＣＭＯＳ回路
を基本として形成されるシフトレジスタ回路、レベルシ
フタ回路、バッファ回路、サンプリング回路などを実現
することができた。そして、このような技術を根拠とし
て、液晶表示装置において軽量化および薄型化を推進す
るためには、画素部の他に駆動回路を同一基板上に一体
形成できる結晶質半導体膜を活性層とするＴＦＴが適し
ていることが明らかとなっている。
【０００５】
【発明が解決しようとする課題】ＴＦＴの特性面から比
較すると結晶質シリコン膜を活性層とした方が優れてい
るが、画素ＴＦＴの他に各種回路に対応したＴＦＴを作
製するためにその製造工程は複雑なものとなり工程数が
増加してしまった。工程数の増加は製造コストの増加要
因になるばかりか、製造歩留まりを低下させる原因とな
る。
較すると結晶質シリコン膜を活性層とした方が優れてい
るが、画素ＴＦＴの他に各種回路に対応したＴＦＴを作
製するためにその製造工程は複雑なものとなり工程数が
増加してしまった。工程数の増加は製造コストの増加要
因になるばかりか、製造歩留まりを低下させる原因とな
る。
【０００６】例えば、画素ＴＦＴと駆動回路のＴＦＴと
では、それらの回路の動作条件は必ずしも同一ではな
く、そのことからＴＦＴに要求される特性も少なからず
異なっている。画素ＴＦＴはｎチャネル型ＴＦＴから成
り、スイッチング素子として液晶に電圧を印加して駆動
させるものである。液晶は交流で駆動させるので、フレ
ーム反転駆動と呼ばれる方式が多く採用されている。こ
の方式では消費電力を低く抑えるために、画素ＴＦＴに
要求される特性はオフ電流値（ＴＦＴがオフ動作時に流
れるドレイン電流）を十分低くすることである。一方、
制御回路のバッファ回路は高い駆動電圧が印加されるた
め、高電圧が印加されても壊れないように耐圧を高めて
おく必要がある。また電流駆動能力を高めるために、オ
ン電流値（ＴＦＴがオン動作時に流れるドレイン電流）
を十分確保する必要がある。
では、それらの回路の動作条件は必ずしも同一ではな
く、そのことからＴＦＴに要求される特性も少なからず
異なっている。画素ＴＦＴはｎチャネル型ＴＦＴから成
り、スイッチング素子として液晶に電圧を印加して駆動
させるものである。液晶は交流で駆動させるので、フレ
ーム反転駆動と呼ばれる方式が多く採用されている。こ
の方式では消費電力を低く抑えるために、画素ＴＦＴに
要求される特性はオフ電流値（ＴＦＴがオフ動作時に流
れるドレイン電流）を十分低くすることである。一方、
制御回路のバッファ回路は高い駆動電圧が印加されるた
め、高電圧が印加されても壊れないように耐圧を高めて
おく必要がある。また電流駆動能力を高めるために、オ
ン電流値（ＴＦＴがオン動作時に流れるドレイン電流）
を十分確保する必要がある。
【０００７】オフ電流値を低減するためのＴＦＴの構造
として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drai
n）構造が知られている。この構造はチャネル形成領域
と、高濃度に不純物元素を添加して形成するソース領域
またはドレイン領域との間にそれよりも低い濃度で不純
物元素を添加した領域を設けたものであり、この領域を
ＬＤＤ領域と呼んでいる。また、ホットキャリアによる
オン電流値の劣化を防ぐための手段として、ＬＤＤ領域
をゲート絶縁膜を介してゲート電極と重ねて配置させ
た、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）
構造が知られている。このような構造とすることで、ド
レイン近傍の高電界が緩和されてホットキャリア注入を
防ぎ、劣化現象の防止に有効であることが知られてい
る。
として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drai
n）構造が知られている。この構造はチャネル形成領域
と、高濃度に不純物元素を添加して形成するソース領域
またはドレイン領域との間にそれよりも低い濃度で不純
物元素を添加した領域を設けたものであり、この領域を
ＬＤＤ領域と呼んでいる。また、ホットキャリアによる
オン電流値の劣化を防ぐための手段として、ＬＤＤ領域
をゲート絶縁膜を介してゲート電極と重ねて配置させ
た、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）
構造が知られている。このような構造とすることで、ド
レイン近傍の高電界が緩和されてホットキャリア注入を
防ぎ、劣化現象の防止に有効であることが知られてい
る。
【０００８】このように、画素ＴＦＴと、シフトレジス
タ回路やバッファ回路などの駆動回路のＴＦＴとでは、
その要求される特性は必ずしも同じではない。例えば、
画素ＴＦＴにおいてはゲートに大きな逆バイアス（ｎチ
ャネル型ＴＦＴでは負の電圧）が印加されるが、駆動回
路のＴＦＴは基本的に逆バイアス状態で動作することは
ない。また、動作速度に関しても、画素ＴＦＴは制御回
路のＴＦＴの１／１００以下で良い。また、ＧＯＬＤ構
造はオン電流値の劣化を防ぐ効果は高いが、その反面、
通常のＬＤＤ構造と比べてオフ電流値が大きくなってし
まう問題があった。従って、画素ＴＦＴに適用するには
好ましい構造ではなかった。逆に通常のＬＤＤ構造はオ
フ電流値を抑える効果は高いが、ドレイン近傍の電界を
緩和してホットキャリア注入による劣化を防ぐ効果は低
かった。このように、アクティブマトリクス型液晶表示
装置のような動作条件の異なる複数の集積回路を有する
半導体装置において、全てのＴＦＴを同じ構造で形成す
ることは必ずしも好ましくなかった。このような問題点
は、特に結晶質シリコンＴＦＴにおいて、その特性が高
まり、またアクティブマトリクス型液晶表示装置に要求
される性能が高まるほど顕在化してきた。
タ回路やバッファ回路などの駆動回路のＴＦＴとでは、
その要求される特性は必ずしも同じではない。例えば、
画素ＴＦＴにおいてはゲートに大きな逆バイアス（ｎチ
ャネル型ＴＦＴでは負の電圧）が印加されるが、駆動回
路のＴＦＴは基本的に逆バイアス状態で動作することは
ない。また、動作速度に関しても、画素ＴＦＴは制御回
路のＴＦＴの１／１００以下で良い。また、ＧＯＬＤ構
造はオン電流値の劣化を防ぐ効果は高いが、その反面、
通常のＬＤＤ構造と比べてオフ電流値が大きくなってし
まう問題があった。従って、画素ＴＦＴに適用するには
好ましい構造ではなかった。逆に通常のＬＤＤ構造はオ
フ電流値を抑える効果は高いが、ドレイン近傍の電界を
緩和してホットキャリア注入による劣化を防ぐ効果は低
かった。このように、アクティブマトリクス型液晶表示
装置のような動作条件の異なる複数の集積回路を有する
半導体装置において、全てのＴＦＴを同じ構造で形成す
ることは必ずしも好ましくなかった。このような問題点
は、特に結晶質シリコンＴＦＴにおいて、その特性が高
まり、またアクティブマトリクス型液晶表示装置に要求
される性能が高まるほど顕在化してきた。
【０００９】また、ｎチャネル型ＴＦＴおよびｐチャネ
ル型ＴＦＴを用いて作製されるこれらの回路の動作を安
定化させるためには、ＴＦＴのしきい値電圧やサブスレ
ショルド定数（Ｓ値）などの値を所定の範囲内とする必
要がある。そのためには、ＴＦＴを構造面からと構成す
る材料面からとの両面から検討する必要がある。
ル型ＴＦＴを用いて作製されるこれらの回路の動作を安
定化させるためには、ＴＦＴのしきい値電圧やサブスレ
ショルド定数（Ｓ値）などの値を所定の範囲内とする必
要がある。そのためには、ＴＦＴを構造面からと構成す
る材料面からとの両面から検討する必要がある。
【００１０】本発明はこのような問題点を解決するため
の技術であり、ＴＦＴを用いて作製されるアクティブマ
トリクス型の液晶表示装置に代表される電気光学装置な
らびに半導体装置において、各種回路に配置されるＴＦ
Ｔの構造を、回路の機能に応じて適切なものとすること
により、半導体装置の動作特性および信頼性を向上さ
せ、かつ、低消費電力化を図ると共に、工程数を削減し
て製造コストの低減および歩留まりの向上を実現するこ
とを目的としている。
の技術であり、ＴＦＴを用いて作製されるアクティブマ
トリクス型の液晶表示装置に代表される電気光学装置な
らびに半導体装置において、各種回路に配置されるＴＦ
Ｔの構造を、回路の機能に応じて適切なものとすること
により、半導体装置の動作特性および信頼性を向上さ
せ、かつ、低消費電力化を図ると共に、工程数を削減し
て製造コストの低減および歩留まりの向上を実現するこ
とを目的としている。
【００１１】
【課題を解決するための手段】工程数を削減して製造コ
ストの低減および歩留まりを実現するためには、ＴＦＴ
の製造に要するフォトマスクの枚数を削減することが必
要である。フォトマスクはフォトリソグラフィーの技術
において、エッチング工程のマスクとするレジストパタ
ーンを基板上に形成するために用いる。従って、フォト
マスクを１枚使用することは、その前後の工程におい
て、被膜の成膜およびエッチングなどの工程の他に、レ
ジスト剥離、洗浄や乾燥工程などが付加され、フォトリ
ソグラフィーの工程においても、レジスト塗布、プレベ
ーク、露光、現像、ポストベークなどの煩雑な工程が行
われることを意味する。
ストの低減および歩留まりを実現するためには、ＴＦＴ
の製造に要するフォトマスクの枚数を削減することが必
要である。フォトマスクはフォトリソグラフィーの技術
において、エッチング工程のマスクとするレジストパタ
ーンを基板上に形成するために用いる。従って、フォト
マスクを１枚使用することは、その前後の工程におい
て、被膜の成膜およびエッチングなどの工程の他に、レ
ジスト剥離、洗浄や乾燥工程などが付加され、フォトリ
ソグラフィーの工程においても、レジスト塗布、プレベ
ーク、露光、現像、ポストベークなどの煩雑な工程が行
われることを意味する。
【００１２】上記問題点を解決するために本発明の構成
は、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐ
チャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動
回路とを同一の基板上に有する半導体装置において、前
記駆動回路のｐチャネル型ＴＦＴは、チャネル形成領域
と、ソース領域またはドレイン領域を形成する第４濃度
のｐ型不純物領域を有し、前記駆動回路のｎチャネル型
ＴＦＴは、チャネル形成領域と、該チャネル形成領域に
接して設けられゲート電極と重なるＬＤＤ領域と重なら
ないＬＤＤ領域とを形成する第１濃度のｎ型不純物領域
と、該第１濃度のｎ型不純物領域の外側に設けられソー
ス領域またはドレイン領域を形成する第３濃度のｎ型不
純物領域とを有し、前記画素ＴＦＴは、チャネル形成領
域と、該チャネル形成領域に接して設けられＬＤＤ領域
を形成する第２濃度のｎ型不純物領域と、該第２濃度の
ｎ型不純物領域の外側に設けられソース領域またはドレ
イン領域を形成する第３濃度のｎ型不純物領域とを有
し、前記画素ＴＦＴのゲート電極の上層に、無機絶縁物
材料から成る絶縁膜と、該絶縁膜上に形成された有機絶
縁物材料から成る絶縁膜が形成され、前記画素部の画素
電極は、光反射性表面を有し前記有機絶縁物材料から成
る絶縁膜上に形成されていることを特徴としている。
は、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐ
チャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動
回路とを同一の基板上に有する半導体装置において、前
記駆動回路のｐチャネル型ＴＦＴは、チャネル形成領域
と、ソース領域またはドレイン領域を形成する第４濃度
のｐ型不純物領域を有し、前記駆動回路のｎチャネル型
ＴＦＴは、チャネル形成領域と、該チャネル形成領域に
接して設けられゲート電極と重なるＬＤＤ領域と重なら
ないＬＤＤ領域とを形成する第１濃度のｎ型不純物領域
と、該第１濃度のｎ型不純物領域の外側に設けられソー
ス領域またはドレイン領域を形成する第３濃度のｎ型不
純物領域とを有し、前記画素ＴＦＴは、チャネル形成領
域と、該チャネル形成領域に接して設けられＬＤＤ領域
を形成する第２濃度のｎ型不純物領域と、該第２濃度の
ｎ型不純物領域の外側に設けられソース領域またはドレ
イン領域を形成する第３濃度のｎ型不純物領域とを有
し、前記画素ＴＦＴのゲート電極の上層に、無機絶縁物
材料から成る絶縁膜と、該絶縁膜上に形成された有機絶
縁物材料から成る絶縁膜が形成され、前記画素部の画素
電極は、光反射性表面を有し前記有機絶縁物材料から成
る絶縁膜上に形成されていることを特徴としている。
【００１３】また、他の発明の構成は、画素部に設けた
画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴと
ｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板
上に有する半導体装置において、前記駆動回路のｐチャ
ネル型ＴＦＴは、チャネル形成領域と、ソース領域また
はドレイン領域を形成する第４濃度のｐ型不純物領域を
有し、前記駆動回路のｎチャネル型ＴＦＴは、チャネル
形成領域と、該チャネル形成領域に接して設けられゲー
ト電極と一部が重なるＬＤＤ領域を形成する第１濃度の
ｎ型不純物領域と、該第１濃度のｎ型不純物領域の外側
に設けられソース領域またはドレイン領域を形成する第
３濃度のｎ型不純物領域とを有し、前記画素ＴＦＴは、
チャネル形成領域と、該チャネル形成領域に接して設け
られＬＤＤ領域を形成する第２濃度のｎ型不純物領域
と、該第２濃度のｎ型不純物領域の外側に設けられソー
ス領域またはドレイン領域を形成する第３濃度のｎ型不
純物領域とを有し、前記画素ＴＦＴのゲート電極の上層
に、無機絶縁物材料から成る絶縁膜と、該絶縁膜上に形
成された有機絶縁物材料から成る絶縁膜が形成され、前
記画素部の画素電極は、光透過性を有し前記有機絶縁物
材料から成る絶縁膜上に形成されていることを特徴とし
ている。
画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴと
ｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板
上に有する半導体装置において、前記駆動回路のｐチャ
ネル型ＴＦＴは、チャネル形成領域と、ソース領域また
はドレイン領域を形成する第４濃度のｐ型不純物領域を
有し、前記駆動回路のｎチャネル型ＴＦＴは、チャネル
形成領域と、該チャネル形成領域に接して設けられゲー
ト電極と一部が重なるＬＤＤ領域を形成する第１濃度の
ｎ型不純物領域と、該第１濃度のｎ型不純物領域の外側
に設けられソース領域またはドレイン領域を形成する第
３濃度のｎ型不純物領域とを有し、前記画素ＴＦＴは、
チャネル形成領域と、該チャネル形成領域に接して設け
られＬＤＤ領域を形成する第２濃度のｎ型不純物領域
と、該第２濃度のｎ型不純物領域の外側に設けられソー
ス領域またはドレイン領域を形成する第３濃度のｎ型不
純物領域とを有し、前記画素ＴＦＴのゲート電極の上層
に、無機絶縁物材料から成る絶縁膜と、該絶縁膜上に形
成された有機絶縁物材料から成る絶縁膜が形成され、前
記画素部の画素電極は、光透過性を有し前記有機絶縁物
材料から成る絶縁膜上に形成されていることを特徴とし
ている。
【００１４】また、他の発明の構成は、一対の基板間に
液晶を挟持した半導体装置であって、画素部に設けた画
素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎ
チャネル型ＴＦＴとを設けた駆動回路とを有する一方の
基板は、前記駆動回路のｐチャネル型ＴＦＴは、チャネ
ル形成領域と、ソース領域またはドレイン領域を形成す
る第４濃度のｐ型不純物領域を有し、前記駆動回路のｎ
チャネル型ＴＦＴは、チャネル形成領域と、該チャネル
形成領域に接して設けられゲート電極と一部が重なるＬ
ＤＤ領域を形成する第１濃度のｎ型不純物領域と、該第
１濃度のｎ型不純物領域の外側に設けられソース領域ま
たはドレイン領域を形成する第３濃度のｎ型不純物領域
とを有し、前記画素ＴＦＴは、チャネル形成領域と、該
チャネル形成領域に接して設けられＬＤＤ領域を形成す
る第２濃度のｎ型不純物領域と、該第２濃度のｎ型不純
物領域の外側に設けられソース領域またはドレイン領域
を形成する第３濃度のｎ型不純物領域とを有し、前記画
素ＴＦＴのゲート電極の上層に、無機絶縁物材料から成
る絶縁膜と、該絶縁膜上に形成された有機絶縁物材料か
ら成る絶縁膜が形成され、前記画素部の画素電極は、光
反射性表面を有し前記有機絶縁物材料から成る絶縁膜上
に形成され、前記無機絶縁物材料から成る絶縁膜と前記
有機絶縁物材料から成る絶縁膜を貫通する開孔部にて前
記画素ＴＦＴに接続され、透明導電膜が形成された他方
の基板と、前記開孔に重ねて形成された少なくとも一つ
の柱状スペーサを介して貼り合わされていることを特徴
としている。
液晶を挟持した半導体装置であって、画素部に設けた画
素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎ
チャネル型ＴＦＴとを設けた駆動回路とを有する一方の
基板は、前記駆動回路のｐチャネル型ＴＦＴは、チャネ
ル形成領域と、ソース領域またはドレイン領域を形成す
る第４濃度のｐ型不純物領域を有し、前記駆動回路のｎ
チャネル型ＴＦＴは、チャネル形成領域と、該チャネル
形成領域に接して設けられゲート電極と一部が重なるＬ
ＤＤ領域を形成する第１濃度のｎ型不純物領域と、該第
１濃度のｎ型不純物領域の外側に設けられソース領域ま
たはドレイン領域を形成する第３濃度のｎ型不純物領域
とを有し、前記画素ＴＦＴは、チャネル形成領域と、該
チャネル形成領域に接して設けられＬＤＤ領域を形成す
る第２濃度のｎ型不純物領域と、該第２濃度のｎ型不純
物領域の外側に設けられソース領域またはドレイン領域
を形成する第３濃度のｎ型不純物領域とを有し、前記画
素ＴＦＴのゲート電極の上層に、無機絶縁物材料から成
る絶縁膜と、該絶縁膜上に形成された有機絶縁物材料か
ら成る絶縁膜が形成され、前記画素部の画素電極は、光
反射性表面を有し前記有機絶縁物材料から成る絶縁膜上
に形成され、前記無機絶縁物材料から成る絶縁膜と前記
有機絶縁物材料から成る絶縁膜を貫通する開孔部にて前
記画素ＴＦＴに接続され、透明導電膜が形成された他方
の基板と、前記開孔に重ねて形成された少なくとも一つ
の柱状スペーサを介して貼り合わされていることを特徴
としている。
【００１５】また、他の発明の構成は、一対の基板間に
液晶を挟持した半導体装置であって、画素部に設けた画
素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎ
チャネル型ＴＦＴとを設けた駆動回路とを有する一方の
基板は、前記駆動回路のｐチャネル型ＴＦＴは、チャネ
ル形成領域と、ソース領域またはドレイン領域を形成す
る第４濃度のｐ型不純物領域を有し、前記駆動回路のｎ
チャネル型ＴＦＴは、チャネル形成領域と、該チャネル
形成領域に接して設けられゲート電極と一部が重なるＬ
ＤＤ領域を形成する第１濃度のｎ型不純物領域と、該第
１濃度のｎ型不純物領域の外側に設けられソース領域ま
たはドレイン領域を形成する第３濃度のｎ型不純物領域
とを有し、前記画素ＴＦＴは、チャネル形成領域と、該
チャネル形成領域に接して設けられＬＤＤ領域を形成す
る第２濃度のｎ型不純物領域と、該第２濃度のｎ型不純
物領域の外側に設けられソース領域またはドレイン領域
を形成する第３濃度のｎ型不純物領域とを有し、前記画
素ＴＦＴのゲート電極の上層に、無機絶縁物材料から成
る絶縁膜と、該絶縁膜上に形成された有機絶縁物材料か
ら成る絶縁膜が形成され、前記画素部の画素電極は、光
透過性を有し前記有機絶縁物材料から成る絶縁膜上に形
成され、前記無機絶縁物材料から成る絶縁膜と前記有機
絶縁物材料から成る絶縁膜を貫通する開孔部にて前記画
素ＴＦＴに接続され、透明導電膜が形成された他方の基
板と、前記開孔に重ねて形成された少なくとも一つの柱
状スペーサを介して貼り合わされていることを特徴とし
ている。
液晶を挟持した半導体装置であって、画素部に設けた画
素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎ
チャネル型ＴＦＴとを設けた駆動回路とを有する一方の
基板は、前記駆動回路のｐチャネル型ＴＦＴは、チャネ
ル形成領域と、ソース領域またはドレイン領域を形成す
る第４濃度のｐ型不純物領域を有し、前記駆動回路のｎ
チャネル型ＴＦＴは、チャネル形成領域と、該チャネル
形成領域に接して設けられゲート電極と一部が重なるＬ
ＤＤ領域を形成する第１濃度のｎ型不純物領域と、該第
１濃度のｎ型不純物領域の外側に設けられソース領域ま
たはドレイン領域を形成する第３濃度のｎ型不純物領域
とを有し、前記画素ＴＦＴは、チャネル形成領域と、該
チャネル形成領域に接して設けられＬＤＤ領域を形成す
る第２濃度のｎ型不純物領域と、該第２濃度のｎ型不純
物領域の外側に設けられソース領域またはドレイン領域
を形成する第３濃度のｎ型不純物領域とを有し、前記画
素ＴＦＴのゲート電極の上層に、無機絶縁物材料から成
る絶縁膜と、該絶縁膜上に形成された有機絶縁物材料か
ら成る絶縁膜が形成され、前記画素部の画素電極は、光
透過性を有し前記有機絶縁物材料から成る絶縁膜上に形
成され、前記無機絶縁物材料から成る絶縁膜と前記有機
絶縁物材料から成る絶縁膜を貫通する開孔部にて前記画
素ＴＦＴに接続され、透明導電膜が形成された他方の基
板と、前記開孔に重ねて形成された少なくとも一つの柱
状スペーサを介して貼り合わされていることを特徴とし
ている。
【００１６】上記本発明の構成において、前記駆動回路
のｐチャネル型ＴＦＴは、チャネル形成領域と、ソース
領域またはドレイン領域を形成する第４濃度のｐ型不純
物領域との間に、オフセット領域が形成されていても良
い。このようなｐチャネル型ＴＦＴは、アナログスイッ
チとして好適に利用することができる。
のｐチャネル型ＴＦＴは、チャネル形成領域と、ソース
領域またはドレイン領域を形成する第４濃度のｐ型不純
物領域との間に、オフセット領域が形成されていても良
い。このようなｐチャネル型ＴＦＴは、アナログスイッ
チとして好適に利用することができる。
【００１７】また、上記本発明の構成において、前記画
素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎ
チャネル型ＴＦＴとのゲート電極は耐熱性導電性材料か
ら形成され、前記駆動回路から延在し、該ゲート電極に
接続するゲート配線は低抵抗導電性材料から形成される
ことを特徴とする。前記耐熱性導電性材料は、タンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）から選ばれた元素、または前記元素を成
分とする化合物、または前記元素を組み合わせた化合
物、または前記元素を成分とする窒化物、前記元素を成
分とするシリサイド、であることが望ましい。
素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎ
チャネル型ＴＦＴとのゲート電極は耐熱性導電性材料か
ら形成され、前記駆動回路から延在し、該ゲート電極に
接続するゲート配線は低抵抗導電性材料から形成される
ことを特徴とする。前記耐熱性導電性材料は、タンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）から選ばれた元素、または前記元素を成
分とする化合物、または前記元素を組み合わせた化合
物、または前記元素を成分とする窒化物、前記元素を成
分とするシリサイド、であることが望ましい。
【００１８】また、上記本発明の構成において、前記柱
状スペーサが、前記駆動回路のｐチャネル型ＴＦＴとｎ
チャネル型ＴＦＴ上に形成されていること、或いは、前
記柱状スペーサが、少なくとも、前記駆動回路のｐチャ
ネル型ＴＦＴとｎチャネル型ＴＦＴのソース配線または
ドレイン配線を覆って形成されていることを特徴とす
る。
状スペーサが、前記駆動回路のｐチャネル型ＴＦＴとｎ
チャネル型ＴＦＴ上に形成されていること、或いは、前
記柱状スペーサが、少なくとも、前記駆動回路のｐチャ
ネル型ＴＦＴとｎチャネル型ＴＦＴのソース配線または
ドレイン配線を覆って形成されていることを特徴とす
る。
【００１９】上記問題点を解決するために本発明の半導
体装置の作製方法のは、画素部に設けた画素ＴＦＴと、
該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型Ｔ
ＦＴとを設けた駆動回路とを同一の基板上に有する半導
体装置の作製方法において、前記基板に密接して下地膜
を形成する工程と、前記下地膜上に複数の島状半導体層
を形成する工程と、前記島状半導体層の選択された領域
に、前記駆動回路のｎチャネル型ＴＦＴのゲート電極と
一部が重なるＬＤＤ領域を形成する第１濃度のｎ型不純
物領域を形成する工程と、前記島状半導体層の選択され
た領域に、前記画素ＴＦＴとのＬＤＤ領域を形成する第
２濃度のｎ型不純物領域を形成する工程と、前記島状半
導体層の選択された領域に、前記駆動回路のｎチャネル
型ＴＦＴと前記画素ＴＦＴとにソース領域またはドレイ
ン領域を形成する第３濃度のｎ型不純物領域を形成する
工程と、前記島状半導体層の選択された領域に、前記駆
動回路のｐチャネル型ＴＦＴのソース領域またはドレイ
ン領域を形成する第４濃度のｐ型不純物領域を形成する
工程と、前記駆動回路のｎチャネル型ＴＦＴとｐチャネ
ル型ＴＦＴと、前記画素ＴＦＴとのゲート電極の上層
に、無機絶縁物材料から成る絶縁膜を形成する工程と、
該無機絶縁物材料から成る絶縁膜に密接して有機絶縁物
材料からなる絶縁膜を形成する工程と、前記画素ＴＦＴ
に接続する光反射性表面を有する画素電極を、前記有機
絶縁物材料からなる絶縁膜上に形成する工程とを有する
ことを特徴としている。
体装置の作製方法のは、画素部に設けた画素ＴＦＴと、
該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型Ｔ
ＦＴとを設けた駆動回路とを同一の基板上に有する半導
体装置の作製方法において、前記基板に密接して下地膜
を形成する工程と、前記下地膜上に複数の島状半導体層
を形成する工程と、前記島状半導体層の選択された領域
に、前記駆動回路のｎチャネル型ＴＦＴのゲート電極と
一部が重なるＬＤＤ領域を形成する第１濃度のｎ型不純
物領域を形成する工程と、前記島状半導体層の選択され
た領域に、前記画素ＴＦＴとのＬＤＤ領域を形成する第
２濃度のｎ型不純物領域を形成する工程と、前記島状半
導体層の選択された領域に、前記駆動回路のｎチャネル
型ＴＦＴと前記画素ＴＦＴとにソース領域またはドレイ
ン領域を形成する第３濃度のｎ型不純物領域を形成する
工程と、前記島状半導体層の選択された領域に、前記駆
動回路のｐチャネル型ＴＦＴのソース領域またはドレイ
ン領域を形成する第４濃度のｐ型不純物領域を形成する
工程と、前記駆動回路のｎチャネル型ＴＦＴとｐチャネ
ル型ＴＦＴと、前記画素ＴＦＴとのゲート電極の上層
に、無機絶縁物材料から成る絶縁膜を形成する工程と、
該無機絶縁物材料から成る絶縁膜に密接して有機絶縁物
材料からなる絶縁膜を形成する工程と、前記画素ＴＦＴ
に接続する光反射性表面を有する画素電極を、前記有機
絶縁物材料からなる絶縁膜上に形成する工程とを有する
ことを特徴としている。
【００２０】また、他の発明は、画素部に設けた画素Ｔ
ＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャ
ネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有
する半導体装置の作製方法において、前記基板上に、下
地膜を形成する工程と、前記下地膜上に複数の島状半導
体層を形成する工程と、前記島状半導体層の選択された
領域に、前記駆動回路のｎチャネル型ＴＦＴのゲート電
極と一部が重なるＬＤＤ領域を形成する第１濃度のｎ型
不純物領域を形成する工程と、前記島状半導体層の選択
された領域に、前記画素ＴＦＴとのＬＤＤ領域を形成す
る第２濃度のｎ型不純物領域を形成する工程と、前記島
状半導体層の選択された領域に、前記駆動回路のｎチャ
ネル型ＴＦＴと前記画素ＴＦＴとにソース領域またはド
レイン領域を形成する第３濃度のｎ型不純物領域を形成
する工程と、前記島状半導体層の選択された領域に、前
記駆動回路のｐチャネル型ＴＦＴのソース領域またはド
レイン領域を形成する第４濃度のｐ型不純物領域を形成
する工程と、前記駆動回路のｎチャネル型ＴＦＴと前記
画素ＴＦＴとｐチャネル型ＴＦＴとのゲート電極の上層
に、無機絶縁物材料から成る絶縁膜を形成する工程と、
該無機絶縁物材料からなる絶縁膜に密接して有機絶縁物
材料からなる絶縁膜を形成する工程と、前記画素ＴＦＴ
に接続する導電性金属配線を形成する工程と、前記有機
絶縁物材料からなる絶縁膜上に前記導電性金属配線に接
続する透明導電膜から成る画素電極を形成する工程とを
有することを特徴としている。
ＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャ
ネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有
する半導体装置の作製方法において、前記基板上に、下
地膜を形成する工程と、前記下地膜上に複数の島状半導
体層を形成する工程と、前記島状半導体層の選択された
領域に、前記駆動回路のｎチャネル型ＴＦＴのゲート電
極と一部が重なるＬＤＤ領域を形成する第１濃度のｎ型
不純物領域を形成する工程と、前記島状半導体層の選択
された領域に、前記画素ＴＦＴとのＬＤＤ領域を形成す
る第２濃度のｎ型不純物領域を形成する工程と、前記島
状半導体層の選択された領域に、前記駆動回路のｎチャ
ネル型ＴＦＴと前記画素ＴＦＴとにソース領域またはド
レイン領域を形成する第３濃度のｎ型不純物領域を形成
する工程と、前記島状半導体層の選択された領域に、前
記駆動回路のｐチャネル型ＴＦＴのソース領域またはド
レイン領域を形成する第４濃度のｐ型不純物領域を形成
する工程と、前記駆動回路のｎチャネル型ＴＦＴと前記
画素ＴＦＴとｐチャネル型ＴＦＴとのゲート電極の上層
に、無機絶縁物材料から成る絶縁膜を形成する工程と、
該無機絶縁物材料からなる絶縁膜に密接して有機絶縁物
材料からなる絶縁膜を形成する工程と、前記画素ＴＦＴ
に接続する導電性金属配線を形成する工程と、前記有機
絶縁物材料からなる絶縁膜上に前記導電性金属配線に接
続する透明導電膜から成る画素電極を形成する工程とを
有することを特徴としている。
【００２１】また、他の発明の構成は、一対の基板間に
液晶を挟持した半導体装置の作製方法において、画素部
に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型
ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを一
方の基板は、前記基板上に、下地膜を形成する工程と、
前記下地膜上に複数の島状半導体層を形成する工程と、
前記島状半導体層の選択された領域に、前記駆動回路の
ｎチャネル型ＴＦＴのゲート電極と一部が重なるＬＤＤ
領域を形成する第１濃度のｎ型不純物領域を形成する工
程と、前記島状半導体層の選択された領域に、前記画素
ＴＦＴとのＬＤＤ領域を形成する第２濃度のｎ型不純物
領域を形成する工程と、前記島状半導体層の選択された
領域に、前記駆動回路のｎチャネル型ＴＦＴと前記画素
ＴＦＴとにソース領域またはドレイン領域を形成する第
３濃度のｎ型不純物領域を形成する工程と、前記島状半
導体層の選択された領域に、前記駆動回路のｐチャネル
型ＴＦＴのソース領域またはドレイン領域を形成する第
４濃度のｐ型不純物領域を形成する工程と、前記駆動回
路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル
型ＴＦＴとのゲート電極の上層に、無機絶縁物材料から
成る絶縁膜を形成する工程と、該無機絶縁物材料からな
る絶縁膜に密接して有機絶縁物材料からなる絶縁膜を形
成する工程と、前記有機絶縁物材料からなる絶縁膜と前
記無機絶縁物材料からなる絶縁膜とに設けられた開孔を
介して前記画素ＴＦＴに接続する光反射性表面を有する
画素電極を前記有機絶縁物材料からなる絶縁膜上に形成
する工程とを有し、他方の基板は少なくとも透明導電膜
を形成する工程を有し、前記開孔に重ねて形成された少
なくとも一つの柱状スペーサを介して前記一方の基板と
前記他方の基板を貼合わせる工程を有することを特徴と
している。
液晶を挟持した半導体装置の作製方法において、画素部
に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型
ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを一
方の基板は、前記基板上に、下地膜を形成する工程と、
前記下地膜上に複数の島状半導体層を形成する工程と、
前記島状半導体層の選択された領域に、前記駆動回路の
ｎチャネル型ＴＦＴのゲート電極と一部が重なるＬＤＤ
領域を形成する第１濃度のｎ型不純物領域を形成する工
程と、前記島状半導体層の選択された領域に、前記画素
ＴＦＴとのＬＤＤ領域を形成する第２濃度のｎ型不純物
領域を形成する工程と、前記島状半導体層の選択された
領域に、前記駆動回路のｎチャネル型ＴＦＴと前記画素
ＴＦＴとにソース領域またはドレイン領域を形成する第
３濃度のｎ型不純物領域を形成する工程と、前記島状半
導体層の選択された領域に、前記駆動回路のｐチャネル
型ＴＦＴのソース領域またはドレイン領域を形成する第
４濃度のｐ型不純物領域を形成する工程と、前記駆動回
路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル
型ＴＦＴとのゲート電極の上層に、無機絶縁物材料から
成る絶縁膜を形成する工程と、該無機絶縁物材料からな
る絶縁膜に密接して有機絶縁物材料からなる絶縁膜を形
成する工程と、前記有機絶縁物材料からなる絶縁膜と前
記無機絶縁物材料からなる絶縁膜とに設けられた開孔を
介して前記画素ＴＦＴに接続する光反射性表面を有する
画素電極を前記有機絶縁物材料からなる絶縁膜上に形成
する工程とを有し、他方の基板は少なくとも透明導電膜
を形成する工程を有し、前記開孔に重ねて形成された少
なくとも一つの柱状スペーサを介して前記一方の基板と
前記他方の基板を貼合わせる工程を有することを特徴と
している。
【００２２】また、他の発明の構成は、一対の基板間に
液晶を挟持した半導体装置の作製方法において、画素部
に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型
ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを一
方の基板は、前記基板上に、下地膜を形成する工程と、
前記下地膜上に複数の島状半導体層を形成する工程と、
前記島状半導体層の選択された領域に、前記駆動回路の
ｎチャネル型ＴＦＴのゲート電極と一部が重なるＬＤＤ
領域を形成する第１濃度のｎ型不純物領域を形成する工
程と、前記島状半導体層の選択された領域に、前記画素
ＴＦＴとのＬＤＤ領域を形成する第２濃度のｎ型不純物
領域を形成する工程と、前記島状半導体層の選択された
領域に、前記駆動回路のｎチャネル型ＴＦＴと前記画素
ＴＦＴとにソース領域またはドレイン領域を形成する第
３濃度のｎ型不純物領域を形成する工程と、前記島状半
導体層の選択された領域に、前記駆動回路のｐチャネル
型ＴＦＴのソース領域またはドレイン領域を形成する第
４濃度のｐ型不純物領域を形成する工程と、前記駆動回
路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル
型ＴＦＴとのゲート電極の上層に、無機絶縁物材料から
成る絶縁膜を形成する工程と、該無機絶縁物材料からな
る絶縁膜に密接して有機絶縁物材料からなる絶縁膜を形
成する工程と、前記有機絶縁物材料からなる絶縁膜と保
護絶縁膜とに設けられた開孔を介して前記画素ＴＦＴに
接続する導電性金属配線を形成する工程と、前記層間絶
縁膜上に該金属配線に接続する透明導電膜から成る画素
電極を形成する工程とを有し、他方の基板は少なくとも
透明導電膜を形成する工程を有し、前記開孔に重ねて形
成された少なくとも一つの柱状スペーサを介して前記一
方の基板と前記他方の基板を貼合わせる工程を有するこ
とを特徴としている。
液晶を挟持した半導体装置の作製方法において、画素部
に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型
ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを一
方の基板は、前記基板上に、下地膜を形成する工程と、
前記下地膜上に複数の島状半導体層を形成する工程と、
前記島状半導体層の選択された領域に、前記駆動回路の
ｎチャネル型ＴＦＴのゲート電極と一部が重なるＬＤＤ
領域を形成する第１濃度のｎ型不純物領域を形成する工
程と、前記島状半導体層の選択された領域に、前記画素
ＴＦＴとのＬＤＤ領域を形成する第２濃度のｎ型不純物
領域を形成する工程と、前記島状半導体層の選択された
領域に、前記駆動回路のｎチャネル型ＴＦＴと前記画素
ＴＦＴとにソース領域またはドレイン領域を形成する第
３濃度のｎ型不純物領域を形成する工程と、前記島状半
導体層の選択された領域に、前記駆動回路のｐチャネル
型ＴＦＴのソース領域またはドレイン領域を形成する第
４濃度のｐ型不純物領域を形成する工程と、前記駆動回
路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル
型ＴＦＴとのゲート電極の上層に、無機絶縁物材料から
成る絶縁膜を形成する工程と、該無機絶縁物材料からな
る絶縁膜に密接して有機絶縁物材料からなる絶縁膜を形
成する工程と、前記有機絶縁物材料からなる絶縁膜と保
護絶縁膜とに設けられた開孔を介して前記画素ＴＦＴに
接続する導電性金属配線を形成する工程と、前記層間絶
縁膜上に該金属配線に接続する透明導電膜から成る画素
電極を形成する工程とを有し、他方の基板は少なくとも
透明導電膜を形成する工程を有し、前記開孔に重ねて形
成された少なくとも一つの柱状スペーサを介して前記一
方の基板と前記他方の基板を貼合わせる工程を有するこ
とを特徴としている。
【００２３】上記本発明の半導体装置の作製方法におい
て、前記駆動回路のｐチャネル型ＴＦＴは、該ｐチャネ
ル型ＴＦＴのゲート電極上に無機絶縁物材料から成る絶
縁膜を形成する工程の後に、前記島状半導体層の選択さ
れた領域に、該ｐチャネル型ＴＦＴのソース領域または
ドレイン領域を形成する第４濃度のｐ型不純物領域を形
成する工程を行い、該ｐチャネル型ＴＦＴのチャネル形
成領域と、ソース領域またはドレイン領域を形成する第
４濃度のｐ型不純物領域との間に、オフセット領域が形
成することを特徴としている。
て、前記駆動回路のｐチャネル型ＴＦＴは、該ｐチャネ
ル型ＴＦＴのゲート電極上に無機絶縁物材料から成る絶
縁膜を形成する工程の後に、前記島状半導体層の選択さ
れた領域に、該ｐチャネル型ＴＦＴのソース領域または
ドレイン領域を形成する第４濃度のｐ型不純物領域を形
成する工程を行い、該ｐチャネル型ＴＦＴのチャネル形
成領域と、ソース領域またはドレイン領域を形成する第
４濃度のｐ型不純物領域との間に、オフセット領域が形
成することを特徴としている。
【００２４】また、上記本発明の半導体装置の作製方法
において、前記画素ＴＦＴと、該画素部の周辺にｐチャ
ネル型ＴＦＴとｎチャネル型ＴＦＴとのゲート電極を耐
熱性導電性材料から形成する工程と、前記駆動回路から
延在し、該ゲート電極に接続するゲート配線を低抵抗導
電性材料から形成する工程とを有することを特徴として
いる。前記耐熱性導電性材料は、タンタル（Ｔａ）、チ
タン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン
（Ｗ）から選ばれた元素、または前記元素を成分とする
化合物、または前記元素を組み合わせた化合物、または
前記元素を成分とする窒化物、前記元素を成分とするシ
リサイド、から形成することが望ましい。
において、前記画素ＴＦＴと、該画素部の周辺にｐチャ
ネル型ＴＦＴとｎチャネル型ＴＦＴとのゲート電極を耐
熱性導電性材料から形成する工程と、前記駆動回路から
延在し、該ゲート電極に接続するゲート配線を低抵抗導
電性材料から形成する工程とを有することを特徴として
いる。前記耐熱性導電性材料は、タンタル（Ｔａ）、チ
タン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン
（Ｗ）から選ばれた元素、または前記元素を成分とする
化合物、または前記元素を組み合わせた化合物、または
前記元素を成分とする窒化物、前記元素を成分とするシ
リサイド、から形成することが望ましい。
【００２５】また、上記本発明の半導体装置の作製方法
において、前記柱状スペーサを、前記駆動回路のｐチャ
ネル型ＴＦＴとｎチャネル型ＴＦＴ上にも形成すること
を特徴とし、前記柱状スペーサが、少なくとも、前記駆
動回路のｐチャネル型ＴＦＴとｎチャネル型ＴＦＴのソ
ース配線またはドレイン配線を覆って形成することを特
徴としている。
において、前記柱状スペーサを、前記駆動回路のｐチャ
ネル型ＴＦＴとｎチャネル型ＴＦＴ上にも形成すること
を特徴とし、前記柱状スペーサが、少なくとも、前記駆
動回路のｐチャネル型ＴＦＴとｎチャネル型ＴＦＴのソ
ース配線またはドレイン配線を覆って形成することを特
徴としている。
【００２６】
【発明の実施の形態】本発明の実施の形態について、以
下に示す実施例により詳細な説明を行う。 [実施例１]本発明の実施例を図１〜図３を用いて説明す
る。ここでは、画素部の画素ＴＦＴおよび保持容量と、
表示領域の周辺に設けられる駆動回路のＴＦＴを同時に
作製する方法について工程に従って詳細に説明する。
下に示す実施例により詳細な説明を行う。 [実施例１]本発明の実施例を図１〜図３を用いて説明す
る。ここでは、画素部の画素ＴＦＴおよび保持容量と、
表示領域の周辺に設けられる駆動回路のＴＦＴを同時に
作製する方法について工程に従って詳細に説明する。
【００２７】図１（Ａ）において、基板１０１にはコー
ニング社の＃７０５９ガラスや＃１７３７ガラスなどに
代表されるバリウムホウケイ酸ガラスやアルミノホウケ
イ酸ガラスなどのガラス基板の他に、ポリエチレンテレ
フタレート（ＰＥＴ）、ポリエチレンナフタレート（Ｐ
ＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的
異方性を有しないプラスチック基板を用いることができ
る。ガラス基板を用いる場合には、ガラス歪み点よりも
１０〜２０℃程度低い温度であらかじめ熱処理しておい
ても良い。そして、基板１０１のＴＦＴを形成する表面
に、基板１０１からの不純物拡散を防ぐために、酸化シ
リコン膜、窒化シリコン膜または酸化窒化シリコン膜な
どの下地膜１０２を形成する。例えば、プラズマＣＶＤ
法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シ
リコン膜１０２ａを１０〜２００nm（好ましくは５０〜
１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化
窒化水素化シリコン膜１０２ｂを５０〜２００ｎｍ（好
ましくは１００〜１５０nm）の厚さに積層形成する。
ニング社の＃７０５９ガラスや＃１７３７ガラスなどに
代表されるバリウムホウケイ酸ガラスやアルミノホウケ
イ酸ガラスなどのガラス基板の他に、ポリエチレンテレ
フタレート（ＰＥＴ）、ポリエチレンナフタレート（Ｐ
ＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的
異方性を有しないプラスチック基板を用いることができ
る。ガラス基板を用いる場合には、ガラス歪み点よりも
１０〜２０℃程度低い温度であらかじめ熱処理しておい
ても良い。そして、基板１０１のＴＦＴを形成する表面
に、基板１０１からの不純物拡散を防ぐために、酸化シ
リコン膜、窒化シリコン膜または酸化窒化シリコン膜な
どの下地膜１０２を形成する。例えば、プラズマＣＶＤ
法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シ
リコン膜１０２ａを１０〜２００nm（好ましくは５０〜
１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化
窒化水素化シリコン膜１０２ｂを５０〜２００ｎｍ（好
ましくは１００〜１５０nm）の厚さに積層形成する。
【００２８】酸化窒化シリコン膜は従来の平行平板型の
プラズマＣＶＤ法を用いて形成する。酸化窒化シリコン
膜１０２ａは、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCC
M、Ｎ 2Ｏを２０SCCMとして反応室に導入し、基板温度３
２５℃、反応圧力４０Pa、放電電力密度０．４１W/c
m2、放電周波数６０MHzとした。一方、酸化窒化水素化
シリコン膜１０２ｂは、ＳｉＨ4を５SCCM、Ｎ2Ｏを１２
０SCCM、Ｈ2を１２５SCCMとして反応室に導入し、基板
温度４００℃、反応圧力２０Pa、放電電力密度０．４１
W/cm2、放電周波数６０MHzとした。これらの膜は、基板
温度を変化させ、反応ガスの切り替えのみで連続して形
成することもできる。
プラズマＣＶＤ法を用いて形成する。酸化窒化シリコン
膜１０２ａは、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCC
M、Ｎ 2Ｏを２０SCCMとして反応室に導入し、基板温度３
２５℃、反応圧力４０Pa、放電電力密度０．４１W/c
m2、放電周波数６０MHzとした。一方、酸化窒化水素化
シリコン膜１０２ｂは、ＳｉＨ4を５SCCM、Ｎ2Ｏを１２
０SCCM、Ｈ2を１２５SCCMとして反応室に導入し、基板
温度４００℃、反応圧力２０Pa、放電電力密度０．４１
W/cm2、放電周波数６０MHzとした。これらの膜は、基板
温度を変化させ、反応ガスの切り替えのみで連続して形
成することもできる。
【００２９】このようにして作製した酸化窒化シリコン
膜１０２ａは、密度が９．２８×１０22/cm3であり、フ
ッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフ
ッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶
液（ステラケミファ社製、商品名ＬＡＬ５００）の２０
℃におけるエッチング速度が約６３nm/minと遅く、緻密
で硬い膜である。このような膜を下地膜に用いると、こ
の上に形成する半導体層にガラス基板からのアルカリ金
属元素が拡散するのを防ぐのに有効である。
膜１０２ａは、密度が９．２８×１０22/cm3であり、フ
ッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフ
ッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶
液（ステラケミファ社製、商品名ＬＡＬ５００）の２０
℃におけるエッチング速度が約６３nm/minと遅く、緻密
で硬い膜である。このような膜を下地膜に用いると、こ
の上に形成する半導体層にガラス基板からのアルカリ金
属元素が拡散するのを防ぐのに有効である。
【００３０】次に、２５〜８０nm（好ましくは３０〜６
０nm）の厚さで非晶質構造を有する半導体層１０３ａ
を、プラズマＣＶＤ法やスパッタ法などの公知の方法で
形成する。例えば、プラズマＣＶＤ法で非晶質シリコン
膜を５５nmの厚さに形成する。非晶質構造を有する半導
体膜には、非晶質半導体膜や微結晶半導体膜があり、非
晶質シリコン・ゲルマニウム膜などの非晶質構造を有す
る化合物半導体膜を適用しても良い。また、下地膜１０
２と非晶質半導体層１０３ａとは両者を連続形成するこ
とも可能である。例えば、前述のように酸化窒化シリコ
ン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂをプ
ラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉ
Ｈ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに
切り替えれば、一旦大気雰囲気に晒すことなく連続形成
できる。その結果、酸化窒化水素化シリコン膜１０２ｂ
の表面の汚染を防ぐことが可能となり、作製するＴＦＴ
の特性バラツキやしきい値電圧の変動を低減させること
ができる。
０nm）の厚さで非晶質構造を有する半導体層１０３ａ
を、プラズマＣＶＤ法やスパッタ法などの公知の方法で
形成する。例えば、プラズマＣＶＤ法で非晶質シリコン
膜を５５nmの厚さに形成する。非晶質構造を有する半導
体膜には、非晶質半導体膜や微結晶半導体膜があり、非
晶質シリコン・ゲルマニウム膜などの非晶質構造を有す
る化合物半導体膜を適用しても良い。また、下地膜１０
２と非晶質半導体層１０３ａとは両者を連続形成するこ
とも可能である。例えば、前述のように酸化窒化シリコ
ン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂをプ
ラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉ
Ｈ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに
切り替えれば、一旦大気雰囲気に晒すことなく連続形成
できる。その結果、酸化窒化水素化シリコン膜１０２ｂ
の表面の汚染を防ぐことが可能となり、作製するＴＦＴ
の特性バラツキやしきい値電圧の変動を低減させること
ができる。
【００３１】そして、結晶化の工程を行い非晶質半導体
層１０３ａから結晶質半導体層１０３ｂを作製する。そ
の方法としてレーザーアニール法や熱アニール法（固相
成長法）、またはラピットサーマルアニール法（ＲＴＡ
法）を適用することができる。前述のようなガラス基板
や耐熱性の劣るプラスチック基板を用いる場合には、特
にレーザーアニール法を適用することが好ましい。ＲＴ
Ａ法では、赤外線ランプ、ハロゲンランプ、メタルハラ
イドランプ、キセノンランプなどを光源に用いる。或い
は特開平７−１３０６５２号公報で開示された技術に従
って、触媒元素を用いる結晶化法で結晶質半導体層１０
３ｂを形成することもできる。結晶化の工程ではまず、
非晶質半導体層が含有する水素を放出させておくことが
好ましく、４００〜５００℃で１時間程度の熱処理を行
い含有する水素量を５atomic％以下にしてから結晶化さ
せると膜表面の荒れを防ぐことができるので良い。
層１０３ａから結晶質半導体層１０３ｂを作製する。そ
の方法としてレーザーアニール法や熱アニール法（固相
成長法）、またはラピットサーマルアニール法（ＲＴＡ
法）を適用することができる。前述のようなガラス基板
や耐熱性の劣るプラスチック基板を用いる場合には、特
にレーザーアニール法を適用することが好ましい。ＲＴ
Ａ法では、赤外線ランプ、ハロゲンランプ、メタルハラ
イドランプ、キセノンランプなどを光源に用いる。或い
は特開平７−１３０６５２号公報で開示された技術に従
って、触媒元素を用いる結晶化法で結晶質半導体層１０
３ｂを形成することもできる。結晶化の工程ではまず、
非晶質半導体層が含有する水素を放出させておくことが
好ましく、４００〜５００℃で１時間程度の熱処理を行
い含有する水素量を５atomic％以下にしてから結晶化さ
せると膜表面の荒れを防ぐことができるので良い。
【００３２】結晶化をレーザーアニール法にて行う場合
には、パルス発振型または連続発光型のエキシマレーザ
ーやアルゴンレーザーをその光源とする。パルス発振型
のエキシマレーザーを用いる場合には、レーザー光を線
状に加工してレーザーアニールを行う。レーザーアニー
ル条件は実施者が適宣選択するものであるが、例えば、
レーザーパルス発振周波数３０Ｈｚとし、レーザーエネ
ルギー密度を１００〜５００mJ/cm2(代表的には３００
〜４００mJ/cm2)とする。そして線状ビームを基板全面
に渡って照射し、この時の線状ビームの重ね合わせ率
（オーバーラップ率）を８０〜９８％として行う。この
ようにして図１（Ｂ）に示すように結晶質半導体層１０
３ｂを得ることができる。
には、パルス発振型または連続発光型のエキシマレーザ
ーやアルゴンレーザーをその光源とする。パルス発振型
のエキシマレーザーを用いる場合には、レーザー光を線
状に加工してレーザーアニールを行う。レーザーアニー
ル条件は実施者が適宣選択するものであるが、例えば、
レーザーパルス発振周波数３０Ｈｚとし、レーザーエネ
ルギー密度を１００〜５００mJ/cm2(代表的には３００
〜４００mJ/cm2)とする。そして線状ビームを基板全面
に渡って照射し、この時の線状ビームの重ね合わせ率
（オーバーラップ率）を８０〜９８％として行う。この
ようにして図１（Ｂ）に示すように結晶質半導体層１０
３ｂを得ることができる。
【００３３】そして、結晶質半導体層１０３ｂ上にフォ
トマスク１（ＰＭ１）を用い、フォトリソグラフィーの
技術を用いてレジストパターンを形成し、ドライエッチ
ングによって結晶質半導体層を島状に分割し、島状半導
体層１０４〜１０８を形成しする。ドライエッチングに
はＣＦ4とＯ2の混合ガスを用いる。その後、プラズマＣ
ＶＤ法またはスパッタ法により５０〜１００nmの厚さの
酸化シリコン膜によるマスク層１９４を形成する。
トマスク１（ＰＭ１）を用い、フォトリソグラフィーの
技術を用いてレジストパターンを形成し、ドライエッチ
ングによって結晶質半導体層を島状に分割し、島状半導
体層１０４〜１０８を形成しする。ドライエッチングに
はＣＦ4とＯ2の混合ガスを用いる。その後、プラズマＣ
ＶＤ法またはスパッタ法により５０〜１００nmの厚さの
酸化シリコン膜によるマスク層１９４を形成する。
【００３４】この状態で島状半導体層に対し、ＴＦＴの
しきい値電圧（Ｖth）を制御する目的でｐ型を付与する
不純物元素を１×１０16〜５×１０17atoms／cm3程度の
濃度で島状半導体層の全面に添加しても良い。半導体に
対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、
アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表
第１３族の元素が知られている。その方法として、イオ
ン注入法やイオンドープ法を用いることができるが、大
面積基板を処理するにはイオンドープ法が適している。
イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスと
して用いホウ素（Ｂ）を添加する。このような不純物元
素の注入は必ずしも必要でなく省略しても差し支えない
が、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範
囲内に収めるために好適に用いる手法である。
しきい値電圧（Ｖth）を制御する目的でｐ型を付与する
不純物元素を１×１０16〜５×１０17atoms／cm3程度の
濃度で島状半導体層の全面に添加しても良い。半導体に
対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、
アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表
第１３族の元素が知られている。その方法として、イオ
ン注入法やイオンドープ法を用いることができるが、大
面積基板を処理するにはイオンドープ法が適している。
イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスと
して用いホウ素（Ｂ）を添加する。このような不純物元
素の注入は必ずしも必要でなく省略しても差し支えない
が、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範
囲内に収めるために好適に用いる手法である。
【００３５】駆動回路のｎチャネル型ＴＦＴのＬＤＤ領
域を形成するために、ｎ型を付与する不純物元素を島状
半導体層１０５、１０７に選択的に添加する。そのた
め、フォトマスク２（ＰＭ２）を用い、レジストマスク
１９５ａ〜１９５ｅを形成した。ｎ型を付与する不純物
元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良
く、ここではリン（Ｐ）を添加すべく、フォスフィン
（ＰＨ3）を用いたイオンドープ法を適用する。形成さ
れた第１濃度のｎ型不純物領域１９６、１９７のリン
（Ｐ）濃度は、２×１０16〜５×１０19atoms／cm3の範
囲とする。本明細書中では、ここで形成された不純物領
域１９６、１９７に含まれるｎ型を付与する不純物元素
の濃度を（ｎ-）と表す。また、不純物領域１９８は、
画素部の保持容量を形成するための半導体層であり、こ
の領域にも同じ濃度でリン（Ｐ）を添加する（図１
（Ｄ））。
域を形成するために、ｎ型を付与する不純物元素を島状
半導体層１０５、１０７に選択的に添加する。そのた
め、フォトマスク２（ＰＭ２）を用い、レジストマスク
１９５ａ〜１９５ｅを形成した。ｎ型を付与する不純物
元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良
く、ここではリン（Ｐ）を添加すべく、フォスフィン
（ＰＨ3）を用いたイオンドープ法を適用する。形成さ
れた第１濃度のｎ型不純物領域１９６、１９７のリン
（Ｐ）濃度は、２×１０16〜５×１０19atoms／cm3の範
囲とする。本明細書中では、ここで形成された不純物領
域１９６、１９７に含まれるｎ型を付与する不純物元素
の濃度を（ｎ-）と表す。また、不純物領域１９８は、
画素部の保持容量を形成するための半導体層であり、こ
の領域にも同じ濃度でリン（Ｐ）を添加する（図１
（Ｄ））。
【００３６】次に、添加した不純物元素を活性化させる
工程を行う。活性化は、窒素雰囲気中で５００〜６００
℃で１〜４時間の熱処理や、レーザー活性化の方法によ
り行うことができる。また、両者を併用して行っても良
い。レーザー活性化の方法による場合、ＫｒＦエキシマ
レーザー光（波長２４８nm）を用い、線状ビームを形成
して、発振周波数５〜５０Hz、エネルギー密度１００〜
５００mJ／cm2として線状ビームのオーバーラップ割合
を８０〜９８％として走査して、島状半導体層が形成さ
れた基板全面を処理した。尚、レーザー光の照射条件に
は何ら限定される事項はなく、実施者が適宣決定すれば
良い。マスク層１９４はこの段階でフッ酸などの溶液で
エッチング除去する。
工程を行う。活性化は、窒素雰囲気中で５００〜６００
℃で１〜４時間の熱処理や、レーザー活性化の方法によ
り行うことができる。また、両者を併用して行っても良
い。レーザー活性化の方法による場合、ＫｒＦエキシマ
レーザー光（波長２４８nm）を用い、線状ビームを形成
して、発振周波数５〜５０Hz、エネルギー密度１００〜
５００mJ／cm2として線状ビームのオーバーラップ割合
を８０〜９８％として走査して、島状半導体層が形成さ
れた基板全面を処理した。尚、レーザー光の照射条件に
は何ら限定される事項はなく、実施者が適宣決定すれば
良い。マスク層１９４はこの段階でフッ酸などの溶液で
エッチング除去する。
【００３７】ゲート絶縁膜１０９はプラズマＣＶＤ法ま
たはスパッタ法を用い、膜厚を４０〜１５０nmとしてシ
リコンを含む絶縁膜で形成する。例えば、１２０nmの厚
さで酸化窒化シリコン膜から形成すると良い。また、Ｓ
ｉＨ4とＮ2ＯにＯ2を添加させて作製された酸化窒化シ
リコン膜は、膜中の固定電荷密度が低減されているので
この用途に対して好ましい材料となる。勿論、ゲート絶
縁膜はこのような酸化窒化シリコン膜に限定されるもの
でなく、他のシリコンを含む絶縁膜を単層または積層構
造として用いても良い（図１（Ｅ））。
たはスパッタ法を用い、膜厚を４０〜１５０nmとしてシ
リコンを含む絶縁膜で形成する。例えば、１２０nmの厚
さで酸化窒化シリコン膜から形成すると良い。また、Ｓ
ｉＨ4とＮ2ＯにＯ2を添加させて作製された酸化窒化シ
リコン膜は、膜中の固定電荷密度が低減されているので
この用途に対して好ましい材料となる。勿論、ゲート絶
縁膜はこのような酸化窒化シリコン膜に限定されるもの
でなく、他のシリコンを含む絶縁膜を単層または積層構
造として用いても良い（図１（Ｅ））。
【００３８】そして、図１（Ｅ）に示すように、ゲート
絶縁膜１０９上にゲート電極を形成するための耐熱性導
電層を形成する。耐熱性導電層は単層で形成しても良い
が、必要に応じて二層あるいは三層といった複数の層か
ら成る積層構造としても良い。このような耐熱性導電性
材料を用い、例えば、導電性の窒化物金属膜から成る導
電層（Ａ）１１０と金属膜から成る導電層（Ｂ）１１１
とを積層した構造とすると良い。導電層（Ｂ）１１１は
タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍ
ｏ）、タングステン（Ｗ）から選ばれた元素、または前
記元素を主成分とする合金か、前記元素を組み合わせた
合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金
膜）で形成すれば良く、導電層（Ａ）１１０は窒化タン
タル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタ
ン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）などで形成
する。また、導電層（Ａ）１１０はタングステンシリサ
イド、チタンシリサイド、モリブデンシリサイドを適用
しても良い。導電層（Ｂ）１１１は低抵抗化を図るため
に含有する不純物濃度を低減させることが好ましく、特
に酸素濃度に関しては３０ppm以下とすると良かった。
例えば、タングステン（Ｗ）は酸素濃度を３０ppm以下
とすることで２０μΩcm以下の比抵抗値を実現すること
ができる。
絶縁膜１０９上にゲート電極を形成するための耐熱性導
電層を形成する。耐熱性導電層は単層で形成しても良い
が、必要に応じて二層あるいは三層といった複数の層か
ら成る積層構造としても良い。このような耐熱性導電性
材料を用い、例えば、導電性の窒化物金属膜から成る導
電層（Ａ）１１０と金属膜から成る導電層（Ｂ）１１１
とを積層した構造とすると良い。導電層（Ｂ）１１１は
タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍ
ｏ）、タングステン（Ｗ）から選ばれた元素、または前
記元素を主成分とする合金か、前記元素を組み合わせた
合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金
膜）で形成すれば良く、導電層（Ａ）１１０は窒化タン
タル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタ
ン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）などで形成
する。また、導電層（Ａ）１１０はタングステンシリサ
イド、チタンシリサイド、モリブデンシリサイドを適用
しても良い。導電層（Ｂ）１１１は低抵抗化を図るため
に含有する不純物濃度を低減させることが好ましく、特
に酸素濃度に関しては３０ppm以下とすると良かった。
例えば、タングステン（Ｗ）は酸素濃度を３０ppm以下
とすることで２０μΩcm以下の比抵抗値を実現すること
ができる。
【００３９】導電層（Ａ）１１０は１０〜５０nm（好ま
しくは２０〜３０nm）とし、導電層（Ｂ）１１１は２０
０〜４００nm（好ましくは２５０〜３５０nm）とすれば
良い。Ｗをゲート電極とする場合には、Ｗをターゲット
としたスパッタ法で、アルゴン（Ａｒ）ガスと窒素（Ｎ
2）ガスを導入して導電層（Ａ）１１１を窒化タングス
テン（ＷＮ）で５０nmの厚さに形成し、導電層（Ｂ）１
１０をＷで２５０nmの厚さに形成する。その他の方法と
して、Ｗ膜は６フッ化タングステン（ＷＦ6）を用いて
熱ＣＶＤ法で形成することもできる。いずれにしてもゲ
ート電極として使用するためには低抵抗化を図る必要が
あり、Ｗ膜の抵抗率は２０μΩcm以下にすることが望ま
しい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図
ることができるが、Ｗ中に酸素などの不純物元素が多い
場合には結晶化が阻害され高抵抗化する。このことよ
り、スパッタ法による場合、純度９９．９９９９％のＷ
ターゲットを用い、さらに成膜時に気相中からの不純物
の混入がないように十分配慮してＷ膜を形成することに
より、抵抗率９〜２０μΩcmを実現することができる。
しくは２０〜３０nm）とし、導電層（Ｂ）１１１は２０
０〜４００nm（好ましくは２５０〜３５０nm）とすれば
良い。Ｗをゲート電極とする場合には、Ｗをターゲット
としたスパッタ法で、アルゴン（Ａｒ）ガスと窒素（Ｎ
2）ガスを導入して導電層（Ａ）１１１を窒化タングス
テン（ＷＮ）で５０nmの厚さに形成し、導電層（Ｂ）１
１０をＷで２５０nmの厚さに形成する。その他の方法と
して、Ｗ膜は６フッ化タングステン（ＷＦ6）を用いて
熱ＣＶＤ法で形成することもできる。いずれにしてもゲ
ート電極として使用するためには低抵抗化を図る必要が
あり、Ｗ膜の抵抗率は２０μΩcm以下にすることが望ま
しい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図
ることができるが、Ｗ中に酸素などの不純物元素が多い
場合には結晶化が阻害され高抵抗化する。このことよ
り、スパッタ法による場合、純度９９．９９９９％のＷ
ターゲットを用い、さらに成膜時に気相中からの不純物
の混入がないように十分配慮してＷ膜を形成することに
より、抵抗率９〜２０μΩcmを実現することができる。
【００４０】一方、導電層（Ａ）１１０にＴａＮ膜を、
導電層（Ｂ）１１１にＴａ膜を用いる場合には、同様に
スパッタ法で形成することが可能である。ＴａＮ膜はＴ
ａをターゲットとしてスパッタガスにＡｒと窒素との混
合ガスを用いて形成し、Ｔａ膜はスパッタガスにＡｒを
用いる。また、これらのスパッタガス中に適量のＸｅや
Ｋｒを加えておくと、形成する膜の内部応力を緩和して
膜の剥離を防止することができる。α相のＴａ膜の抵抗
率は２０μΩcm程度でありゲート電極に使用することが
できるが、β相のＴａ膜の抵抗率は１８０μΩcm程度で
ありゲート電極とするには不向きであった。ＴａＮ膜は
α相に近い結晶構造を持つので、この上にＴａ膜を形成
すればα相のＴａ膜が容易に得られる。尚、図示しない
が、導電層（Ａ）１１０の下に２〜２０nm程度の厚さで
リン（Ｐ）をドープしたシリコン膜を形成しておくこと
は有効である。これにより、その上に形成される導電膜
の密着性向上と酸化防止を図ると同時に、導電層（Ａ）
１１０または導電層（Ｂ）１１１が微量に含有するアル
カリ金属元素がゲート絶縁膜１０９に拡散するのを防ぐ
ことができる。いずれにしても、導電層（Ｂ）１１１は
抵抗率を１０〜５０μΩcmの範囲ですることが好まし
い。
導電層（Ｂ）１１１にＴａ膜を用いる場合には、同様に
スパッタ法で形成することが可能である。ＴａＮ膜はＴ
ａをターゲットとしてスパッタガスにＡｒと窒素との混
合ガスを用いて形成し、Ｔａ膜はスパッタガスにＡｒを
用いる。また、これらのスパッタガス中に適量のＸｅや
Ｋｒを加えておくと、形成する膜の内部応力を緩和して
膜の剥離を防止することができる。α相のＴａ膜の抵抗
率は２０μΩcm程度でありゲート電極に使用することが
できるが、β相のＴａ膜の抵抗率は１８０μΩcm程度で
ありゲート電極とするには不向きであった。ＴａＮ膜は
α相に近い結晶構造を持つので、この上にＴａ膜を形成
すればα相のＴａ膜が容易に得られる。尚、図示しない
が、導電層（Ａ）１１０の下に２〜２０nm程度の厚さで
リン（Ｐ）をドープしたシリコン膜を形成しておくこと
は有効である。これにより、その上に形成される導電膜
の密着性向上と酸化防止を図ると同時に、導電層（Ａ）
１１０または導電層（Ｂ）１１１が微量に含有するアル
カリ金属元素がゲート絶縁膜１０９に拡散するのを防ぐ
ことができる。いずれにしても、導電層（Ｂ）１１１は
抵抗率を１０〜５０μΩcmの範囲ですることが好まし
い。
【００４１】次に、フォトマスク３（ＰＭ３）を用い、
フォトリソグラフィーの技術を使用してレジストマスク
１１２〜１１７を形成し、導電層（Ａ）１１０と導電層
（Ｂ）１１１とを一括でエッチングしてゲート電極１１
８〜１２２と容量配線１２３を形成する。ゲート電極１
１８〜１２２と容量配線１２３は、導電層（Ａ）から成
る１１８ａ〜１２３ａと、導電層（Ｂ）から成る１１８
ｂ〜１２３ｂとが一体として形成されている（図２
（Ａ））。
フォトリソグラフィーの技術を使用してレジストマスク
１１２〜１１７を形成し、導電層（Ａ）１１０と導電層
（Ｂ）１１１とを一括でエッチングしてゲート電極１１
８〜１２２と容量配線１２３を形成する。ゲート電極１
１８〜１２２と容量配線１２３は、導電層（Ａ）から成
る１１８ａ〜１２３ａと、導電層（Ｂ）から成る１１８
ｂ〜１２３ｂとが一体として形成されている（図２
（Ａ））。
【００４２】導電層（Ａ）および導電層（Ｂ）をエッチ
ングする方法は実施者が適宣選択すれば良いが、前述の
ようにＷを主成分とする材料で形成されている場合に
は、高速でかつ精度良くエッチングを実施するために高
密度プラズマを用いたドライエッチング法を適用するこ
とが望ましい。高密度プラズマを得る手法の一つとし
て、誘導結合プラズマ（Inductively Coupled Plasma：
ＩＣＰ）エッチング装置を用いると良い。ＩＣＰエッチ
ング装置を用いたＷのエッチング法は、エッチングガス
にＣＦ4とＣｌ2の２種のガスを反応室に導入し、圧力
０．５〜１．５Ｐａ（好ましくは１Ｐａ）とし、誘導結
合部に２００〜１０００Wの高周波（１３．５６MHz）電
力を印加する。この時、基板が置かれたステージには２
０Wの高周波電力が印加され、自己バイアスで負電位に
帯電することにより、正イオンが加速されて異方性のエ
ッチングを行うことができる。ＩＣＰエッチング装置を
使用することにより、Ｗなどの硬い金属膜も２〜５nm／
秒のエッチング速度を得ることができる。また、残渣を
残すことなくエッチングするためには、１０〜２０％程
度の割合でエッチング時間を増しオーバーエッチングを
すると良い。しかし、この時に下地とのエッチングの選
択比に注意する必要がある。例えば、Ｗ膜に対する酸化
窒化シリコン膜（ゲート絶縁膜１０９）の選択比は２．
５〜３であるので、このようなオーバーエッチング処理
により、酸化窒化シリコン膜が露出した面は２０〜５０
nm程度エッチングされて実質的に薄くなる。
ングする方法は実施者が適宣選択すれば良いが、前述の
ようにＷを主成分とする材料で形成されている場合に
は、高速でかつ精度良くエッチングを実施するために高
密度プラズマを用いたドライエッチング法を適用するこ
とが望ましい。高密度プラズマを得る手法の一つとし
て、誘導結合プラズマ（Inductively Coupled Plasma：
ＩＣＰ）エッチング装置を用いると良い。ＩＣＰエッチ
ング装置を用いたＷのエッチング法は、エッチングガス
にＣＦ4とＣｌ2の２種のガスを反応室に導入し、圧力
０．５〜１．５Ｐａ（好ましくは１Ｐａ）とし、誘導結
合部に２００〜１０００Wの高周波（１３．５６MHz）電
力を印加する。この時、基板が置かれたステージには２
０Wの高周波電力が印加され、自己バイアスで負電位に
帯電することにより、正イオンが加速されて異方性のエ
ッチングを行うことができる。ＩＣＰエッチング装置を
使用することにより、Ｗなどの硬い金属膜も２〜５nm／
秒のエッチング速度を得ることができる。また、残渣を
残すことなくエッチングするためには、１０〜２０％程
度の割合でエッチング時間を増しオーバーエッチングを
すると良い。しかし、この時に下地とのエッチングの選
択比に注意する必要がある。例えば、Ｗ膜に対する酸化
窒化シリコン膜（ゲート絶縁膜１０９）の選択比は２．
５〜３であるので、このようなオーバーエッチング処理
により、酸化窒化シリコン膜が露出した面は２０〜５０
nm程度エッチングされて実質的に薄くなる。
【００４３】そして、画素ＴＦＴのｎチャネル型ＴＦＴ
にＬＤＤ領域を形成するために、ｎ型を付与する不純物
元素添加の工程（ｎ--ドープ工程）を行う。ゲート電極
１１８〜１２２および容量配線１２３をマスクとして自
己整合的にｎ型を付与する不純物元素をイオンドープ法
で添加する。ｎ型を付与する不純物元素として添加する
リン（Ｐ）の濃度は１×１０16〜５×１０19atoms／cm3
の濃度範囲で添加する。このようにして、図２（Ｂ）に
示すように島状半導体層に第２濃度のｎ型不純物領域１
２４〜１２９を形成する。
にＬＤＤ領域を形成するために、ｎ型を付与する不純物
元素添加の工程（ｎ--ドープ工程）を行う。ゲート電極
１１８〜１２２および容量配線１２３をマスクとして自
己整合的にｎ型を付与する不純物元素をイオンドープ法
で添加する。ｎ型を付与する不純物元素として添加する
リン（Ｐ）の濃度は１×１０16〜５×１０19atoms／cm3
の濃度範囲で添加する。このようにして、図２（Ｂ）に
示すように島状半導体層に第２濃度のｎ型不純物領域１
２４〜１２９を形成する。
【００４４】次に、ｎチャネル型ＴＦＴにおいて、ソー
ス領域またはドレイン領域として機能する第３濃度のｎ
型不純物領域の形成を行う（ｎ+ドープ工程）。まず、
フォトマスク４（ＰＭ４）を用い、レジストのマスク１
３０〜１３４を形成し、ｎ型を付与する不純物元素を添
加して第３濃度のｎ型不純物領域１３５〜１４０を形成
する。ｎ型を付与する不純物元素にはリン（Ｐ）を用
い、その濃度が１×１０ 20〜１×１０21atoms／cm3の濃
度範囲となるようにフォスフィン（ＰＨ3）を用いたイ
オンドープ法で行う（図２（Ｃ））。
ス領域またはドレイン領域として機能する第３濃度のｎ
型不純物領域の形成を行う（ｎ+ドープ工程）。まず、
フォトマスク４（ＰＭ４）を用い、レジストのマスク１
３０〜１３４を形成し、ｎ型を付与する不純物元素を添
加して第３濃度のｎ型不純物領域１３５〜１４０を形成
する。ｎ型を付与する不純物元素にはリン（Ｐ）を用
い、その濃度が１×１０ 20〜１×１０21atoms／cm3の濃
度範囲となるようにフォスフィン（ＰＨ3）を用いたイ
オンドープ法で行う（図２（Ｃ））。
【００４５】そして、ｐチャネル型ＴＦＴを形成する島
状半導体層１０４、１０６にソース領域およびドレイン
領域とする第４濃度のｐ型不純物領域１４４、１４５を
形成する。ここでは、ゲート電極１１８、１２０をマス
クとしてｐ型を付与する不純物元素を添加し、自己整合
的に第４濃度のｐ型不純物領域を形成する。このとき、
ｎチャネル型ＴＦＴを形成する島状半導体膜１０５、１
０７、１０８は、フォトマスク５（ＰＭ５）を用いてレ
ジストマスク１４１〜１４３を形成し全面を被覆してお
く。第４濃度のｐ型不純物領域１４４、１４５はジボラ
ン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。この
領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atom
s／cm3となるようにする（図２（Ｄ））。この第４濃度
のｐ型不純物領域１４４、１４５には、前工程において
リン（Ｐ）が添加されていて、第４濃度のｐ型不純物領
域１４４ａ、１４５ａには１×１０20〜１×１０21atom
s／cm3の濃度で、第４濃度のｐ型不純物領域１４４ｂ、
１４５ｂには１×１０16〜５×１０19atoms／cm3の濃度
で含有しているが、この工程で添加するボロン（Ｂ）の
濃度を１．５から３倍となるようにすることにより、ｐ
チャネル型ＴＦＴのソース領域およびドレイン領域とし
て機能する上で何ら問題はない。
状半導体層１０４、１０６にソース領域およびドレイン
領域とする第４濃度のｐ型不純物領域１４４、１４５を
形成する。ここでは、ゲート電極１１８、１２０をマス
クとしてｐ型を付与する不純物元素を添加し、自己整合
的に第４濃度のｐ型不純物領域を形成する。このとき、
ｎチャネル型ＴＦＴを形成する島状半導体膜１０５、１
０７、１０８は、フォトマスク５（ＰＭ５）を用いてレ
ジストマスク１４１〜１４３を形成し全面を被覆してお
く。第４濃度のｐ型不純物領域１４４、１４５はジボラ
ン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。この
領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atom
s／cm3となるようにする（図２（Ｄ））。この第４濃度
のｐ型不純物領域１４４、１４５には、前工程において
リン（Ｐ）が添加されていて、第４濃度のｐ型不純物領
域１４４ａ、１４５ａには１×１０20〜１×１０21atom
s／cm3の濃度で、第４濃度のｐ型不純物領域１４４ｂ、
１４５ｂには１×１０16〜５×１０19atoms／cm3の濃度
で含有しているが、この工程で添加するボロン（Ｂ）の
濃度を１．５から３倍となるようにすることにより、ｐ
チャネル型ＴＦＴのソース領域およびドレイン領域とし
て機能する上で何ら問題はない。
【００４６】その後、図３（Ａ）に示すように、ゲート
電極およびゲート絶縁膜上から保護絶縁膜１４６を形成
する。保護絶縁膜は酸化シリコン膜、酸化窒化シリコン
膜、窒化シリコン膜、またはこれらを組み合わせた積層
膜で形成すれば良い。いずれにしても保護絶縁膜１４６
は無機絶縁物材料から形成する。保護絶縁膜１４６の膜
厚は１００〜２００nmとする。ここで、酸化シリコン膜
を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸
テトラエチル（Tetraethyl Ortho Silicate：ＴＥＯ
Ｓ）とＯ2とを混合し、反応圧力４０Pa、基板温度３０
０〜４００℃とし、高周波（１３．５６MHz）電力密度
０．５〜０．８W/cm2で放電させて形成することができ
る。酸化窒化シリコン膜を用いる場合には、プラズマＣ
ＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒
化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸
化窒化シリコン膜で形成すれば良い。この場合の作製条
件は反応圧力２０〜２００Pa、基板温度３００〜４００
℃とし、高周波（６０MHz）電力密度０．１〜１．０W/c
m2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ
2から作製される酸化窒化水素化シリコン膜を適用して
も良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳ
ｉＨ4、ＮＨ3から作製することが可能である。
電極およびゲート絶縁膜上から保護絶縁膜１４６を形成
する。保護絶縁膜は酸化シリコン膜、酸化窒化シリコン
膜、窒化シリコン膜、またはこれらを組み合わせた積層
膜で形成すれば良い。いずれにしても保護絶縁膜１４６
は無機絶縁物材料から形成する。保護絶縁膜１４６の膜
厚は１００〜２００nmとする。ここで、酸化シリコン膜
を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸
テトラエチル（Tetraethyl Ortho Silicate：ＴＥＯ
Ｓ）とＯ2とを混合し、反応圧力４０Pa、基板温度３０
０〜４００℃とし、高周波（１３．５６MHz）電力密度
０．５〜０．８W/cm2で放電させて形成することができ
る。酸化窒化シリコン膜を用いる場合には、プラズマＣ
ＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒
化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸
化窒化シリコン膜で形成すれば良い。この場合の作製条
件は反応圧力２０〜２００Pa、基板温度３００〜４００
℃とし、高周波（６０MHz）電力密度０．１〜１．０W/c
m2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ
2から作製される酸化窒化水素化シリコン膜を適用して
も良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳ
ｉＨ4、ＮＨ3から作製することが可能である。
【００４７】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化する工程を行
う。この工程はファーネスアニール炉を用いる熱アニー
ル法で行う。その他に、レーザーアニール法、またはラ
ピッドサーマルアニール法（ＲＴＡ法）を適用すること
ができる。熱アニール法では酸素濃度が１ppm以下、好
ましくは０．１ppm以下の窒素雰囲気中で４００〜７０
０℃、代表的には５００〜６００℃で行うものであり、
本実施例では５５０℃で４時間の熱処理を行った。ま
た、基板１０１に耐熱温度が低いプラスチック基板を用
いる場合にはレーザーアニール法を適用することが好ま
しい（図３（Ｂ））。
またはｐ型を付与する不純物元素を活性化する工程を行
う。この工程はファーネスアニール炉を用いる熱アニー
ル法で行う。その他に、レーザーアニール法、またはラ
ピッドサーマルアニール法（ＲＴＡ法）を適用すること
ができる。熱アニール法では酸素濃度が１ppm以下、好
ましくは０．１ppm以下の窒素雰囲気中で４００〜７０
０℃、代表的には５００〜６００℃で行うものであり、
本実施例では５５０℃で４時間の熱処理を行った。ま
た、基板１０１に耐熱温度が低いプラスチック基板を用
いる場合にはレーザーアニール法を適用することが好ま
しい（図３（Ｂ））。
【００４８】活性化の工程の後、さらに、３〜１００％
の水素を含む雰囲気中で、３００〜４５０℃で１〜１２
時間の熱処理を行い、島状半導体膜を水素化する工程を
行った。この工程は熱的に励起された水素により島状半
導体膜にある１０16〜１０18/cm3のダングリングボンド
を終端する工程である。水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起された水素を用いる）
を行っても良い。
の水素を含む雰囲気中で、３００〜４５０℃で１〜１２
時間の熱処理を行い、島状半導体膜を水素化する工程を
行った。この工程は熱的に励起された水素により島状半
導体膜にある１０16〜１０18/cm3のダングリングボンド
を終端する工程である。水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起された水素を用いる）
を行っても良い。
【００４９】活性化および水素化の工程が終了したら、
有機絶縁物材料からなる層間絶縁膜１４７を１．０〜
２．０μmの平均厚を有して形成する。有機樹脂材料と
しては、ポリイミド、アクリル、ポリアミド、ポリイミ
ドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用する
ことができる。例えば、基板に塗布後、熱重合するタイ
プのポリイミドを用いる場合には、クリーンオーブンを
用い３００℃で焼成して形成する。また、アクリルを用
いる場合には、２液性のものを用い、主材と硬化剤を混
合した後、スピナーを用いて基板全面に塗布した後、ホ
ットプレートを用い８０℃で６０秒の予備加熱を行い、
さらにクリーンオーブンを用い２５０℃で６０分焼成し
て形成することができる。
有機絶縁物材料からなる層間絶縁膜１４７を１．０〜
２．０μmの平均厚を有して形成する。有機樹脂材料と
しては、ポリイミド、アクリル、ポリアミド、ポリイミ
ドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用する
ことができる。例えば、基板に塗布後、熱重合するタイ
プのポリイミドを用いる場合には、クリーンオーブンを
用い３００℃で焼成して形成する。また、アクリルを用
いる場合には、２液性のものを用い、主材と硬化剤を混
合した後、スピナーを用いて基板全面に塗布した後、ホ
ットプレートを用い８０℃で６０秒の予備加熱を行い、
さらにクリーンオーブンを用い２５０℃で６０分焼成し
て形成することができる。
【００５０】このように、層間絶縁膜を有機絶縁物材料
で形成することにより、表面を良好に平坦化させること
ができる。また、有機樹脂材料は一般に誘電率が低いの
で、寄生容量を低減することができる。しかし、吸湿性
があり保護膜としては適さないので、本実施例のよう
に、保護絶縁膜１４６として形成した酸化シリコン膜、
酸化窒化シリコン膜、窒化シリコン膜などと組み合わせ
て用いる必要がある。
で形成することにより、表面を良好に平坦化させること
ができる。また、有機樹脂材料は一般に誘電率が低いの
で、寄生容量を低減することができる。しかし、吸湿性
があり保護膜としては適さないので、本実施例のよう
に、保護絶縁膜１４６として形成した酸化シリコン膜、
酸化窒化シリコン膜、窒化シリコン膜などと組み合わせ
て用いる必要がある。
【００５１】その後、フォトマスク６（ＰＭ６）を用
い、所定のパターンのレジストマスクを形成し、それぞ
れの島状半導体膜に形成されたソース領域またはドレイ
ン領域に達するコンタクトホールを形成する。コンタク
トホールの形成はドライエッチング法により行う。この
場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを
用い有機樹脂材料から成る層間絶縁膜をまずエッチング
し、その後、続いてエッチングガスをＣＦ4、Ｏ2として
保護絶縁膜１４６をエッチングする。さらに、島状半導
体層との選択比を高めるために、エッチングガスをＣＨ
Ｆ3に切り替えてゲート絶縁膜をエッチングすることに
より、良好にコンタクトホールを形成することができ
る。
い、所定のパターンのレジストマスクを形成し、それぞ
れの島状半導体膜に形成されたソース領域またはドレイ
ン領域に達するコンタクトホールを形成する。コンタク
トホールの形成はドライエッチング法により行う。この
場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを
用い有機樹脂材料から成る層間絶縁膜をまずエッチング
し、その後、続いてエッチングガスをＣＦ4、Ｏ2として
保護絶縁膜１４６をエッチングする。さらに、島状半導
体層との選択比を高めるために、エッチングガスをＣＨ
Ｆ3に切り替えてゲート絶縁膜をエッチングすることに
より、良好にコンタクトホールを形成することができ
る。
【００５２】そして、導電性の金属膜をスパッタ法や真
空蒸着法で形成し、フォトマスク７（ＰＭ７）によりレ
ジストマスクパターンを形成し、エッチングによってソ
ース配線１４８〜１５２とドレイン配線１５３〜１５８
を形成する。ここで、ドレイン配線１５７は画素電極と
して機能するものである。図示していないが、本実施例
ではこの電極を、Ｔｉ膜を５０〜１５０nmの厚さで形成
し、島状半導体層のソースまたはドレイン領域を形成す
る半導体膜とコンタクトを形成し、そのＴｉ膜上に重ね
てアルミニウム（Ａｌ）を３００〜４００nmの厚さで形
成して配線とする。
空蒸着法で形成し、フォトマスク７（ＰＭ７）によりレ
ジストマスクパターンを形成し、エッチングによってソ
ース配線１４８〜１５２とドレイン配線１５３〜１５８
を形成する。ここで、ドレイン配線１５７は画素電極と
して機能するものである。図示していないが、本実施例
ではこの電極を、Ｔｉ膜を５０〜１５０nmの厚さで形成
し、島状半導体層のソースまたはドレイン領域を形成す
る半導体膜とコンタクトを形成し、そのＴｉ膜上に重ね
てアルミニウム（Ａｌ）を３００〜４００nmの厚さで形
成して配線とする。
【００５３】この状態で水素化処理を行うとＴＦＴの特
性向上に対して好ましい結果が得られた。例えば、３〜
１００％の水素を含む雰囲気中で、３００〜４５０℃で
１〜１２時間の熱処理を行うと良く、あるいはプラズマ
水素化法を用いても同様の効果が得られる。また、この
ような熱処理により保護絶縁膜１４６や、下地膜１０２
に存在する水素を島状半導体膜１０４〜１０８に拡散さ
せ水素化をすることもできる。いずれにしても、島状半
導体膜１０４〜１０８中の欠陥密度を１０16/cm3以下と
することが望ましく、そのために水素を０．０１〜０．
１atomic％程度付与すれば良い（図３（Ｃ））。
性向上に対して好ましい結果が得られた。例えば、３〜
１００％の水素を含む雰囲気中で、３００〜４５０℃で
１〜１２時間の熱処理を行うと良く、あるいはプラズマ
水素化法を用いても同様の効果が得られる。また、この
ような熱処理により保護絶縁膜１４６や、下地膜１０２
に存在する水素を島状半導体膜１０４〜１０８に拡散さ
せ水素化をすることもできる。いずれにしても、島状半
導体膜１０４〜１０８中の欠陥密度を１０16/cm3以下と
することが望ましく、そのために水素を０．０１〜０．
１atomic％程度付与すれば良い（図３（Ｃ））。
【００５４】こうして７枚のフォトマスクにより、同一
の基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴと
を有した基板を完成させることができる。駆動回路には
第１のｐチャネル型ＴＦＴ２００、第１濃度のｎチャネ
ル型ＴＦＴ２０１、第２のｐチャネル型ＴＦＴ２０２、
第２のｎチャネル型ＴＦＴ２０３、画素部には画素ＴＦ
Ｔ２０４、保持容量２０５が形成されている。本明細書
では便宜上このような基板をアクティブマトリクス基板
と呼ぶ。
の基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴと
を有した基板を完成させることができる。駆動回路には
第１のｐチャネル型ＴＦＴ２００、第１濃度のｎチャネ
ル型ＴＦＴ２０１、第２のｐチャネル型ＴＦＴ２０２、
第２のｎチャネル型ＴＦＴ２０３、画素部には画素ＴＦ
Ｔ２０４、保持容量２０５が形成されている。本明細書
では便宜上このような基板をアクティブマトリクス基板
と呼ぶ。
【００５５】駆動回路の第１のｐチャネル型ＴＦＴ２０
０には、島状半導体膜１０４にチャネル形成領域２０
６、第４濃度のｐ型不純物領域から成るソース領域２０
７ａ、２０７ｂ、ドレイン領域２０８ａ，２０８ｂを有
したシングルドレインの構造を有している。第１のｎチ
ャネル型ＴＦＴ２０１には、島状半導体膜１０５にチャ
ネル形成領域２０９、第１濃度の不純物領域から形成さ
れ、ゲート電極１１９と重なるＬＤＤ領域２１０、第３
濃度の不純物領域から形成されるソース領域２１２、ド
レイン領域２１１を有している。このＬＤＤ領域におい
て、ゲート電極１１９と重なるＬＤＤ領域をＬovとして
そのチャネル長方向の長さは０．５〜３．０μm、好ま
しくは１．０〜２．０μmとした。ｎチャネル型ＴＦＴ
におけるＬＤＤ領域の長さをこのようにすることによ
り、ドレイン領域近傍に発生する高電界を緩和して、ホ
ットキャリアの発生を防ぎ、ＴＦＴの劣化を防止するこ
とができる。駆動回路の第２のｐチャネル型ＴＦＴ２０
２は同様に、島状半導体膜１０６にチャネル形成領域２
１３、第４濃度のｐ型不純物領域から成るソース領域２
１４ａ、２１４ｂ、ドレイン領域２１５ａ，２１５ｂを
有したシングルドレインの構造を有している。第２のｎ
チャネル型ＴＦＴ２０３には、島状半導体膜１０７にチ
ャネル形成領域２１６、第１濃度の不純物領域から形成
され、ゲート電極１２１と一部が重なるＬＤＤ領域２１
７、２１８、第３濃度の不純物領域から形成され、ソー
ス領域２２０、ドレイン領域２１９が形成されている。
このＴＦＴのゲート電極と重なるＬovの長さも０．５〜
３．０μm、好ましくは１．０〜２．０μmとした。ま
た、ゲート電極と重ならないＬＤＤ領域をＬoffとし
て、このチャネル長方向の長さは０．５〜４．０μm、
好ましくは１．０〜２．０μmとした。画素ＴＦＴ２０
４には、島状半導体膜１０８にチャネル形成領域２２
１、２２２、第２濃度の不純物領域から形成されるＬＤ
Ｄ領域２２３〜２２５、第３濃度の不純物領域から形成
されるソースまたはドレイン領域２２６〜２２８を有し
ている。ＬＤＤ領域（Ｌoff）のチャネル長方向の長さ
は０．５〜４．０μm、好ましくは１．５〜２．５μmで
ある。さらに、容量配線１２３と、ゲート絶縁膜と同じ
材料から成る絶縁膜と、画素ＴＦＴ２０４のドレイン領
域２２８に接続する半導体層２２９とから保持容量２０
５が形成されている。図３（Ｃ）では画素ＴＦＴ２０４
をダブルゲート構造としたが、シングルゲート構造でも
良いし、複数のゲート電極を設けたマルチゲート構造と
しても差し支えない。
０には、島状半導体膜１０４にチャネル形成領域２０
６、第４濃度のｐ型不純物領域から成るソース領域２０
７ａ、２０７ｂ、ドレイン領域２０８ａ，２０８ｂを有
したシングルドレインの構造を有している。第１のｎチ
ャネル型ＴＦＴ２０１には、島状半導体膜１０５にチャ
ネル形成領域２０９、第１濃度の不純物領域から形成さ
れ、ゲート電極１１９と重なるＬＤＤ領域２１０、第３
濃度の不純物領域から形成されるソース領域２１２、ド
レイン領域２１１を有している。このＬＤＤ領域におい
て、ゲート電極１１９と重なるＬＤＤ領域をＬovとして
そのチャネル長方向の長さは０．５〜３．０μm、好ま
しくは１．０〜２．０μmとした。ｎチャネル型ＴＦＴ
におけるＬＤＤ領域の長さをこのようにすることによ
り、ドレイン領域近傍に発生する高電界を緩和して、ホ
ットキャリアの発生を防ぎ、ＴＦＴの劣化を防止するこ
とができる。駆動回路の第２のｐチャネル型ＴＦＴ２０
２は同様に、島状半導体膜１０６にチャネル形成領域２
１３、第４濃度のｐ型不純物領域から成るソース領域２
１４ａ、２１４ｂ、ドレイン領域２１５ａ，２１５ｂを
有したシングルドレインの構造を有している。第２のｎ
チャネル型ＴＦＴ２０３には、島状半導体膜１０７にチ
ャネル形成領域２１６、第１濃度の不純物領域から形成
され、ゲート電極１２１と一部が重なるＬＤＤ領域２１
７、２１８、第３濃度の不純物領域から形成され、ソー
ス領域２２０、ドレイン領域２１９が形成されている。
このＴＦＴのゲート電極と重なるＬovの長さも０．５〜
３．０μm、好ましくは１．０〜２．０μmとした。ま
た、ゲート電極と重ならないＬＤＤ領域をＬoffとし
て、このチャネル長方向の長さは０．５〜４．０μm、
好ましくは１．０〜２．０μmとした。画素ＴＦＴ２０
４には、島状半導体膜１０８にチャネル形成領域２２
１、２２２、第２濃度の不純物領域から形成されるＬＤ
Ｄ領域２２３〜２２５、第３濃度の不純物領域から形成
されるソースまたはドレイン領域２２６〜２２８を有し
ている。ＬＤＤ領域（Ｌoff）のチャネル長方向の長さ
は０．５〜４．０μm、好ましくは１．５〜２．５μmで
ある。さらに、容量配線１２３と、ゲート絶縁膜と同じ
材料から成る絶縁膜と、画素ＴＦＴ２０４のドレイン領
域２２８に接続する半導体層２２９とから保持容量２０
５が形成されている。図３（Ｃ）では画素ＴＦＴ２０４
をダブルゲート構造としたが、シングルゲート構造でも
良いし、複数のゲート電極を設けたマルチゲート構造と
しても差し支えない。
【００５６】図１６は画素部のほぼ一画素分を示す上面
図である。図中に示すＡ−Ａ'断面が図３（Ｃ）に示す
画素部の断面図に対応している。画素ＴＦＴ２０４は、
ゲート配線を兼ねるゲート電極１２２は、図示されてい
ないゲート絶縁膜を介してその下の島状半導体層１０８
と交差している。図示はしていないが、島状半導体層に
は、ソース領域、ドレイン領域、ＬＤＤ領域が形成され
ている。また、２５６はソース配線１５２とソース領域
２２６とのコンタクト部、２５７はドレイン配線１５７
とドレイン領域２２８とのコンタクト部である。保持容
量２０５は、画素ＴＦＴ２０４のドレイン領域２２８か
ら延在する半導体層２２９とゲート絶縁膜を介して容量
配線１２３が重なる領域で形成されている。この構成に
おいて半導体層２２９には、価電子制御を目的とした不
純物元素は添加されていない。
図である。図中に示すＡ−Ａ'断面が図３（Ｃ）に示す
画素部の断面図に対応している。画素ＴＦＴ２０４は、
ゲート配線を兼ねるゲート電極１２２は、図示されてい
ないゲート絶縁膜を介してその下の島状半導体層１０８
と交差している。図示はしていないが、島状半導体層に
は、ソース領域、ドレイン領域、ＬＤＤ領域が形成され
ている。また、２５６はソース配線１５２とソース領域
２２６とのコンタクト部、２５７はドレイン配線１５７
とドレイン領域２２８とのコンタクト部である。保持容
量２０５は、画素ＴＦＴ２０４のドレイン領域２２８か
ら延在する半導体層２２９とゲート絶縁膜を介して容量
配線１２３が重なる領域で形成されている。この構成に
おいて半導体層２２９には、価電子制御を目的とした不
純物元素は添加されていない。
【００５７】以上の様な構成は、画素ＴＦＴおよび駆動
回路が要求する仕様に応じて各回路を構成するＴＦＴの
構造を最適化し、半導体装置の動作性能と信頼性を向上
させることを可能としている。さらにゲート電極を耐熱
性を有する導電性材料で形成することによりＬＤＤ領域
やソース領域およびドレイン領域の活性化を容易として
いる。
回路が要求する仕様に応じて各回路を構成するＴＦＴの
構造を最適化し、半導体装置の動作性能と信頼性を向上
させることを可能としている。さらにゲート電極を耐熱
性を有する導電性材料で形成することによりＬＤＤ領域
やソース領域およびドレイン領域の活性化を容易として
いる。
【００５８】［実施例２］高精細で高画質の液晶表示装
置を実現するためには、画素ＴＦＴや駆動回路の各回路
を構成するＴＦＴの特性を向上させる必要がある。要求
されるＴＦＴの特性は、しきい値電圧や電界効果移動
度、サブスレショルド係数（Ｓ値）などの他に、オフ状
態で流れる電流（オフ電流）値を低減させることがあ
る。オフ電流値が高い場合には、消費電力が増大するば
かりでなく、駆動回路の動作特性が悪化して画質の低下
をもたらす要因となる。実施例１で作製したｎチャネル
型ＴＦＴにはＬＤＤ領域が形成され、これによってオフ
電流値を問題ない程度にまで低減させることができる。
一方、ｐチャネル型ＴＦＴはシングルドレイン構造なの
で、オフ電流値の増加がしばしば問題となることがあ
る。本実施例ではそのような場合に適したオフセット領
域を有するｐチャネル型ＴＦＴの作製方法を図４を用い
て説明する。
置を実現するためには、画素ＴＦＴや駆動回路の各回路
を構成するＴＦＴの特性を向上させる必要がある。要求
されるＴＦＴの特性は、しきい値電圧や電界効果移動
度、サブスレショルド係数（Ｓ値）などの他に、オフ状
態で流れる電流（オフ電流）値を低減させることがあ
る。オフ電流値が高い場合には、消費電力が増大するば
かりでなく、駆動回路の動作特性が悪化して画質の低下
をもたらす要因となる。実施例１で作製したｎチャネル
型ＴＦＴにはＬＤＤ領域が形成され、これによってオフ
電流値を問題ない程度にまで低減させることができる。
一方、ｐチャネル型ＴＦＴはシングルドレイン構造なの
で、オフ電流値の増加がしばしば問題となることがあ
る。本実施例ではそのような場合に適したオフセット領
域を有するｐチャネル型ＴＦＴの作製方法を図４を用い
て説明する。
【００５９】まず、実施例１と同様にして図１（Ａ）〜
図２（Ａ）に示す工程を行い、ゲート電極１１８〜１２
２と容量配線１２３までを形成する。そして、ｎチャネ
ル型ＴＦＴにＬＤＤ領域を形成するために、ｎ型を付与
する不純物元素添加の工程（ｎ-ドープ工程）を行う。
ここではゲート電極をマスクとして自己整合的にｎ型を
付与する不純物元素を添加するが、フォトマスクを用い
てｐチャネル型ＴＦＴを形成する島状半導体層１０４、
１０６の全面をレジストマスク１５８、１５９で被覆し
て不純物元素が添加されないようにする。このようにし
て、図４（Ａ）に示すように島状半導体層に第２濃度の
ｎ型不純物領域１２５〜１２９を形成する。
図２（Ａ）に示す工程を行い、ゲート電極１１８〜１２
２と容量配線１２３までを形成する。そして、ｎチャネ
ル型ＴＦＴにＬＤＤ領域を形成するために、ｎ型を付与
する不純物元素添加の工程（ｎ-ドープ工程）を行う。
ここではゲート電極をマスクとして自己整合的にｎ型を
付与する不純物元素を添加するが、フォトマスクを用い
てｐチャネル型ＴＦＴを形成する島状半導体層１０４、
１０６の全面をレジストマスク１５８、１５９で被覆し
て不純物元素が添加されないようにする。このようにし
て、図４（Ａ）に示すように島状半導体層に第２濃度の
ｎ型不純物領域１２５〜１２９を形成する。
【００６０】次に、ｎチャネル型ＴＦＴにおいて、ソー
ス領域またはドレイン領域として機能する第３濃度のｎ
型不純物領域の形成を行う。フォトマスクを用い、レジ
ストのマスク１３０〜１３４を形成し、ｎ型を付与する
不純物元素を添加して第３濃度のｎ型不純物領域１３５
〜１４０を形成する（図４（Ｂ））。
ス領域またはドレイン領域として機能する第３濃度のｎ
型不純物領域の形成を行う。フォトマスクを用い、レジ
ストのマスク１３０〜１３４を形成し、ｎ型を付与する
不純物元素を添加して第３濃度のｎ型不純物領域１３５
〜１４０を形成する（図４（Ｂ））。
【００６１】その後、実施例１と同様にして保護絶縁層
１４６を形成する。そして、ｐチャネル型ＴＦＴを形成
する島状半導体層１０４、１０６にソース領域およびド
レイン領域とする第４濃度のｐ型不純物領域１４４、１
４５を形成する。ｎチャネル型ＴＦＴを形成する島状半
導体膜１０５、１０７、１０８は、フォトマスクを用い
てレジストマスク１６０〜１６２を形成し全面を被覆し
ておく。この工程はイオンドープ法などで行われるもの
であり、注入される不純物元素は僅かなゆらぎを持つも
のの、島状半導体層の表面に対してほぼ垂直に入射す
る。ここで、保護絶縁層１４６はゲート電極の端部にお
いても被覆性良く形成されるので、その端部に形成され
た保護絶縁層がマスクとして機能するので、実質的にそ
の膜厚分だけゲート電極から離れて第４濃度のｐ型不純
物領域１４４、１４５が形成される。即ち、チャネル形
成領域と第４濃度のｐ型不純物領域との間にオフセット
領域２３０、２３１がＬoの長さで形成される。具体的
にＬoの長さは、保護絶縁層１４６の厚さに相当するも
のであるから、１００〜２００nmの長さで形成される。
１４６を形成する。そして、ｐチャネル型ＴＦＴを形成
する島状半導体層１０４、１０６にソース領域およびド
レイン領域とする第４濃度のｐ型不純物領域１４４、１
４５を形成する。ｎチャネル型ＴＦＴを形成する島状半
導体膜１０５、１０７、１０８は、フォトマスクを用い
てレジストマスク１６０〜１６２を形成し全面を被覆し
ておく。この工程はイオンドープ法などで行われるもの
であり、注入される不純物元素は僅かなゆらぎを持つも
のの、島状半導体層の表面に対してほぼ垂直に入射す
る。ここで、保護絶縁層１４６はゲート電極の端部にお
いても被覆性良く形成されるので、その端部に形成され
た保護絶縁層がマスクとして機能するので、実質的にそ
の膜厚分だけゲート電極から離れて第４濃度のｐ型不純
物領域１４４、１４５が形成される。即ち、チャネル形
成領域と第４濃度のｐ型不純物領域との間にオフセット
領域２３０、２３１がＬoの長さで形成される。具体的
にＬoの長さは、保護絶縁層１４６の厚さに相当するも
のであるから、１００〜２００nmの長さで形成される。
【００６２】このようなオフセット領域は、ＴＦＴの電
気的特性において直列抵抗成分として寄与し、オフ電流
値を１／１０から１／１００程度低減させることができ
る。以降は、実施例１と同様にして図３（Ａ）からの工
程を行うことにより７枚のフォトマスクによりアクティ
ブマトリクス基板を完成させることができる。
気的特性において直列抵抗成分として寄与し、オフ電流
値を１／１０から１／１００程度低減させることができ
る。以降は、実施例１と同様にして図３（Ａ）からの工
程を行うことにより７枚のフォトマスクによりアクティ
ブマトリクス基板を完成させることができる。
【００６３】［実施例３］実施例１ではゲート電極の材
料にＷやＴａなどの耐熱性導電性材料を用いる例を示し
た。このような材料を用いる理由は、ゲート電極形成後
に価電子制御を目的として半導体層に添加した不純物元
素を主として、４００〜７００℃の熱アニールによって
活性化させることに起因している。しかしながら、この
ような耐熱性導電性材料は面積抵抗で１０Ω程度あり、
画面サイズが４インチクラスかそれ以上の液晶表示装置
には適していない。ゲート電極に接続するゲート配線を
同じ材料で形成すると、基板面上における引回し長さが
必然的に大きくなり、配線抵抗の影響による配線遅延の
問題を無視することができなくなるためである。
料にＷやＴａなどの耐熱性導電性材料を用いる例を示し
た。このような材料を用いる理由は、ゲート電極形成後
に価電子制御を目的として半導体層に添加した不純物元
素を主として、４００〜７００℃の熱アニールによって
活性化させることに起因している。しかしながら、この
ような耐熱性導電性材料は面積抵抗で１０Ω程度あり、
画面サイズが４インチクラスかそれ以上の液晶表示装置
には適していない。ゲート電極に接続するゲート配線を
同じ材料で形成すると、基板面上における引回し長さが
必然的に大きくなり、配線抵抗の影響による配線遅延の
問題を無視することができなくなるためである。
【００６４】例えば、画素密度がＶＧＡの場合、４８０
本のゲート配線と６４０本のソース配線が形成され、Ｘ
ＧＡの場合には７６８本のゲート配線と１０２４本のソ
ース配線が形成される。表示領域の画面サイズは、１３
インチクラスの場合対角線の長さは３４０mmとなり、１
８インチクラスの場合には４６０mmとなる。本実施例で
はこのような液晶表示装置を実現する手段として、ゲー
ト配線をＡｌや銅（Ｃｕ）などの低抵抗導電性材料で形
成する方法について図５を用いて説明する。
本のゲート配線と６４０本のソース配線が形成され、Ｘ
ＧＡの場合には７６８本のゲート配線と１０２４本のソ
ース配線が形成される。表示領域の画面サイズは、１３
インチクラスの場合対角線の長さは３４０mmとなり、１
８インチクラスの場合には４６０mmとなる。本実施例で
はこのような液晶表示装置を実現する手段として、ゲー
ト配線をＡｌや銅（Ｃｕ）などの低抵抗導電性材料で形
成する方法について図５を用いて説明する。
【００６５】まず、実施例１と同様にして図１（Ａ）〜
図２（Ｄ）に示す工程を行う。そして、価電子制御を目
的としてそれぞれの島状半導体層に添加された不純物元
素を活性化する工程を行う。この工程はファーネスアニ
ール炉を用いる熱アニール法で行う。その他に、レーザ
ーアニール法、またはラピッドサーマルアニール法（Ｒ
ＴＡ法）を適用することができる。熱アニール法では酸
素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰
囲気中で４００〜７００℃、代表的には５００〜６００
℃で行うものであり、本実施例では５２５℃で４時間の
熱処理を行う。
図２（Ｄ）に示す工程を行う。そして、価電子制御を目
的としてそれぞれの島状半導体層に添加された不純物元
素を活性化する工程を行う。この工程はファーネスアニ
ール炉を用いる熱アニール法で行う。その他に、レーザ
ーアニール法、またはラピッドサーマルアニール法（Ｒ
ＴＡ法）を適用することができる。熱アニール法では酸
素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰
囲気中で４００〜７００℃、代表的には５００〜６００
℃で行うものであり、本実施例では５２５℃で４時間の
熱処理を行う。
【００６６】この熱処理において、ゲート電極１１８〜
１２２と容量配線１２３を形成する導電層（Ｂ）１１８
ｂ〜１２３ｂは、表面から５〜８０nmの厚さで導電層
（Ｃ）１１８ｃ〜１２３ｃが形成される。例えば、導電
層（Ｂ）１１８ｂ〜１２３ｂがタングステン（Ｗ）の場
合には窒化タングステン（ＷＮ）が形成され、タンタル
（Ｔａ）の場合には窒化タンタル（ＴａＮ）が形成され
る。また、導電層（Ｃ）１１８ｃ〜１２３ｃは、窒素ま
たはアンモニアなどを用いた窒素を含むプラズマ雰囲気
にゲート電極１１８〜１２３を晒しても同様に形成する
ことができる。さらに、３〜１００％の水素を含む雰囲
気中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行う。この工程は
熱的に励起された水素により半導体層のダングリングボ
ンドを終端する工程である。水素化の他の手段として、
プラズマ水素化（プラズマにより励起された水素を用い
る）を行っても良い（図５（Ａ））。
１２２と容量配線１２３を形成する導電層（Ｂ）１１８
ｂ〜１２３ｂは、表面から５〜８０nmの厚さで導電層
（Ｃ）１１８ｃ〜１２３ｃが形成される。例えば、導電
層（Ｂ）１１８ｂ〜１２３ｂがタングステン（Ｗ）の場
合には窒化タングステン（ＷＮ）が形成され、タンタル
（Ｔａ）の場合には窒化タンタル（ＴａＮ）が形成され
る。また、導電層（Ｃ）１１８ｃ〜１２３ｃは、窒素ま
たはアンモニアなどを用いた窒素を含むプラズマ雰囲気
にゲート電極１１８〜１２３を晒しても同様に形成する
ことができる。さらに、３〜１００％の水素を含む雰囲
気中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行う。この工程は
熱的に励起された水素により半導体層のダングリングボ
ンドを終端する工程である。水素化の他の手段として、
プラズマ水素化（プラズマにより励起された水素を用い
る）を行っても良い（図５（Ａ））。
【００６７】活性化および水素化の工程が終了したら、
ゲート配線を低抵抗導電性材料で形成する。この低抵抗
導電性層はＡｌやＣｕを主成分とする導電層（Ｄ）で形
成する。例えば、Ｔｉを０．１〜２重量％含むＡｌ膜を
導電層（Ｄ）として全面に形成する（図示せず）。導電
層（Ｄ）１４５は２００〜４００nm（好ましくは２５０
〜３５０nm）とすれば良い。そして、フォトマスクを用
いて所定のレジストパターンを形成し、エッチング処理
して、ゲート配線１６３、１６４と容量配線１６５を形
成する。エッチング処理はリン酸系のエッチング溶液に
よるウエットエッチングで導電層（Ｄ）を除去すること
により、下地との選択加工性を保ってゲート配線を形成
することができる。そして保護絶縁膜１４６を形成する
（図５（Ｂ））。
ゲート配線を低抵抗導電性材料で形成する。この低抵抗
導電性層はＡｌやＣｕを主成分とする導電層（Ｄ）で形
成する。例えば、Ｔｉを０．１〜２重量％含むＡｌ膜を
導電層（Ｄ）として全面に形成する（図示せず）。導電
層（Ｄ）１４５は２００〜４００nm（好ましくは２５０
〜３５０nm）とすれば良い。そして、フォトマスクを用
いて所定のレジストパターンを形成し、エッチング処理
して、ゲート配線１６３、１６４と容量配線１６５を形
成する。エッチング処理はリン酸系のエッチング溶液に
よるウエットエッチングで導電層（Ｄ）を除去すること
により、下地との選択加工性を保ってゲート配線を形成
することができる。そして保護絶縁膜１４６を形成する
（図５（Ｂ））。
【００６８】その後、実施例１と同様にして有機絶縁物
材料から成る層間絶縁膜１４７、ソース配線１４８〜１
５１、１６７、ドレイン配線１５３〜１５６、１６８を
形成してアクティブマトリクス基板を完成させることが
できる。図６（Ａ）、（Ｂ）はこの状態の上面図を示
し、図６（Ａ）のＢ−Ｂ'断面および図６（Ｂ）のＣ−
Ｃ'断面は図５（Ｃ）のＡ−Ａ'およびＣ−Ｃ'に対応し
ている。図６（Ａ）、（Ｂ）ではゲート絶縁膜、保護絶
縁膜、層間絶縁膜を省略して示しているが、島状半導体
層１０４、１０５、１０８の図示されていないソースお
よびドレイン領域にソース配線１４８、１４９、１６７
とドレイン配線１５３、１５４、１６８がコンタクトホ
ールを介して接続している。また、図６（Ａ）のＤ−
Ｄ'断面および図６（Ｂ）のＥ−Ｅ'断面を図７（Ａ）と
（Ｂ）にそれぞれ示す。ゲート配線１６３はゲート電極
１１８、１１９と、またゲート配線１６４はゲート電極
１２２と島状半導体層１０４、１０５、１０８の外側で
重なるように形成され、導電層（Ｃ）と導電層（Ｄ）が
接触して電気的に導通している。このようにゲート配線
を低抵抗導電性材料で形成することにより、配線抵抗を
十分低減できる。従って、画素部（画面サイズ）が４イ
ンチクラス以上の表示装置に適用することができる。
材料から成る層間絶縁膜１４７、ソース配線１４８〜１
５１、１６７、ドレイン配線１５３〜１５６、１６８を
形成してアクティブマトリクス基板を完成させることが
できる。図６（Ａ）、（Ｂ）はこの状態の上面図を示
し、図６（Ａ）のＢ−Ｂ'断面および図６（Ｂ）のＣ−
Ｃ'断面は図５（Ｃ）のＡ−Ａ'およびＣ−Ｃ'に対応し
ている。図６（Ａ）、（Ｂ）ではゲート絶縁膜、保護絶
縁膜、層間絶縁膜を省略して示しているが、島状半導体
層１０４、１０５、１０８の図示されていないソースお
よびドレイン領域にソース配線１４８、１４９、１６７
とドレイン配線１５３、１５４、１６８がコンタクトホ
ールを介して接続している。また、図６（Ａ）のＤ−
Ｄ'断面および図６（Ｂ）のＥ−Ｅ'断面を図７（Ａ）と
（Ｂ）にそれぞれ示す。ゲート配線１６３はゲート電極
１１８、１１９と、またゲート配線１６４はゲート電極
１２２と島状半導体層１０４、１０５、１０８の外側で
重なるように形成され、導電層（Ｃ）と導電層（Ｄ）が
接触して電気的に導通している。このようにゲート配線
を低抵抗導電性材料で形成することにより、配線抵抗を
十分低減できる。従って、画素部（画面サイズ）が４イ
ンチクラス以上の表示装置に適用することができる。
【００６９】［実施例４］実施例１で作製したアクティ
ブマトリクス基板はそのまま反射型の液晶表示装置に適
用することができる。一方、透過型の液晶表示装置とす
る場合には画素部の各画素に設ける画素電極を透明電極
で形成すれば良い。本実施例では透過型の液晶表示装置
に対応するアクティブマトリクス基板の作製方法につい
て図１０を用いて説明する。
ブマトリクス基板はそのまま反射型の液晶表示装置に適
用することができる。一方、透過型の液晶表示装置とす
る場合には画素部の各画素に設ける画素電極を透明電極
で形成すれば良い。本実施例では透過型の液晶表示装置
に対応するアクティブマトリクス基板の作製方法につい
て図１０を用いて説明する。
【００７０】アクティブマトリクス基板は実施例１と同
様に作製する。図１０（Ａ）では、ソース配線とドレイ
ン配線は導電性の金属膜をスパッタ法や真空蒸着法で形
成する。これは、Ｔｉ膜を５０〜１５０nmの厚さで形成
し、島状半導体層のソースまたはドレイン領域を形成す
る半導体膜とコンタクトを形成し、そのＴｉ膜上に重ね
てアルミニウム（Ａｌ）を３００〜４００nmの厚さで形
成し、さらにＴｉ膜または窒化チタン（ＴｉＮ）膜を１
００〜２００nmの厚さで形成して３層構造とした。その
後、透明導電膜を全面に形成し、フォトマスクを用いた
パターニング処理およびエッチング処理により画素電極
１７１を形成する。画素電極１７１は、層間絶縁膜１４
７上に形成され、画素ＴＦＴ２０４のドレイン配線１６
９と重なる部分を設け、接続構造を形成している。
様に作製する。図１０（Ａ）では、ソース配線とドレイ
ン配線は導電性の金属膜をスパッタ法や真空蒸着法で形
成する。これは、Ｔｉ膜を５０〜１５０nmの厚さで形成
し、島状半導体層のソースまたはドレイン領域を形成す
る半導体膜とコンタクトを形成し、そのＴｉ膜上に重ね
てアルミニウム（Ａｌ）を３００〜４００nmの厚さで形
成し、さらにＴｉ膜または窒化チタン（ＴｉＮ）膜を１
００〜２００nmの厚さで形成して３層構造とした。その
後、透明導電膜を全面に形成し、フォトマスクを用いた
パターニング処理およびエッチング処理により画素電極
１７１を形成する。画素電極１７１は、層間絶縁膜１４
７上に形成され、画素ＴＦＴ２０４のドレイン配線１６
９と重なる部分を設け、接続構造を形成している。
【００７１】図１０（Ｂ）では最初に層間絶縁膜１４７
上に透明導電膜を形成し、パターニング処理およびエッ
チング処理をして画素電極１７１を形成した後、ドレイ
ン配線１６９を画素電極１７１と重なる部分を設けて形
成した例である。ドレイン配線１６９はＴｉ膜を５０〜
１５０nmの厚さで形成し、島状半導体層のソースまたは
ドレイン領域を形成する半導体膜とコンタクトを形成
し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３０
０〜４００nmの厚さで形成して設ける。この構成にする
と、画素電極１７１はドレイン配線１６９を形成するＴ
ｉ膜のみと接触することになる。その結果、透明導電膜
材料とＡｌとが反応するのを防止できる。
上に透明導電膜を形成し、パターニング処理およびエッ
チング処理をして画素電極１７１を形成した後、ドレイ
ン配線１６９を画素電極１７１と重なる部分を設けて形
成した例である。ドレイン配線１６９はＴｉ膜を５０〜
１５０nmの厚さで形成し、島状半導体層のソースまたは
ドレイン領域を形成する半導体膜とコンタクトを形成
し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３０
０〜４００nmの厚さで形成して設ける。この構成にする
と、画素電極１７１はドレイン配線１６９を形成するＴ
ｉ膜のみと接触することになる。その結果、透明導電膜
材料とＡｌとが反応するのを防止できる。
【００７２】透明導電膜の材料は、酸化インジウム（Ｉ
ｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―Ｓ
ｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを
用いて形成して用いることができる。このような材料の
エッチング処理は塩酸系の溶液により行う。しかし、特
にＩＴＯのエッチングは残渣が発生しやすいので、エッ
チング加工性を改善するために酸化インジウム酸化亜鉛
合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジ
ウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して
熱安定性にも優れているので、ドレイン配線１６９の端
面で接触するＡｌとの腐蝕反応を防止できる。同様に、
酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光
の透過率や導電率を高めるためにガリウム（Ｇａ）を添
加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることがで
きる。
ｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―Ｓ
ｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを
用いて形成して用いることができる。このような材料の
エッチング処理は塩酸系の溶液により行う。しかし、特
にＩＴＯのエッチングは残渣が発生しやすいので、エッ
チング加工性を改善するために酸化インジウム酸化亜鉛
合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジ
ウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して
熱安定性にも優れているので、ドレイン配線１６９の端
面で接触するＡｌとの腐蝕反応を防止できる。同様に、
酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光
の透過率や導電率を高めるためにガリウム（Ｇａ）を添
加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることがで
きる。
【００７３】このようにして、透過型の液晶表示装置に
対応したアクティブマトリクス基板を完成させることが
できる。本実施例では、実施例１と同様な工程として説
明したが、このような構成は実施例２や実施例３で示す
アクティブマトリクス基板に適用することができる。
対応したアクティブマトリクス基板を完成させることが
できる。本実施例では、実施例１と同様な工程として説
明したが、このような構成は実施例２や実施例３で示す
アクティブマトリクス基板に適用することができる。
【００７４】［実施例５］本実施例では、実施例１〜実
施例４で示したアクティブマトリクス基板のＴＦＴの活
性層を形成する結晶質半導体層の他の作製方法について
示す。結晶質半導体層は非晶質半導体層を熱アニール法
やレーザーアニール法、またはＲＴＡ法などで結晶化さ
せて形成するが、その他に特開平７−１３０６５２号公
報で開示されている触媒元素を用いる結晶化法を適用す
ることもできる。その場合の例を図８を用いて説明す
る。
施例４で示したアクティブマトリクス基板のＴＦＴの活
性層を形成する結晶質半導体層の他の作製方法について
示す。結晶質半導体層は非晶質半導体層を熱アニール法
やレーザーアニール法、またはＲＴＡ法などで結晶化さ
せて形成するが、その他に特開平７−１３０６５２号公
報で開示されている触媒元素を用いる結晶化法を適用す
ることもできる。その場合の例を図８を用いて説明す
る。
【００７５】図８（Ａ）で示すように、実施例１と同様
にして、ガラス基板１０１上に下地膜１０２ａ、１０２
ｂ、非晶質半導体層１０３ａを２５〜８０nmの厚さで形
成する。例えば、非晶質シリコン膜を５５nmの厚さで形
成する。そして、重量換算で１０ｐｐｍの触媒元素を含
む水溶液をスピンコート法で塗布して触媒元素を含有す
る層１７０を形成する。触媒元素にはニッケル（Ｎ
ｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム
（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃ
ｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などであ
る。この触媒元素を含有する層１７０は、スピンコート
法の他にスパッタ法や真空蒸着法によって上記触媒元素
の層を１〜５nmの厚さに形成しても良い。
にして、ガラス基板１０１上に下地膜１０２ａ、１０２
ｂ、非晶質半導体層１０３ａを２５〜８０nmの厚さで形
成する。例えば、非晶質シリコン膜を５５nmの厚さで形
成する。そして、重量換算で１０ｐｐｍの触媒元素を含
む水溶液をスピンコート法で塗布して触媒元素を含有す
る層１７０を形成する。触媒元素にはニッケル（Ｎ
ｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム
（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃ
ｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などであ
る。この触媒元素を含有する層１７０は、スピンコート
法の他にスパッタ法や真空蒸着法によって上記触媒元素
の層を１〜５nmの厚さに形成しても良い。
【００７６】そして、図８（Ｂ）に示す結晶化の工程で
は、まず４００〜５００℃で１時間程度の熱処理を行
い、非晶質シリコン膜の含有水素量を５atomic％以下に
する。そして、ファーネスアニール炉を用い、窒素雰囲
気中において５５０〜６００℃で１〜８時間の熱アニー
ルを行う。以上の工程により結晶質シリコン膜から成る
結晶質半導体層１０３ｃを得ることができる（図８
（Ｃ））。しかし、この熱アニールによって作製された
結晶質半導体層１０３ｃは、光学顕微鏡観察により巨視
的に観察すると局所的に非晶質領域が残存していること
が観察されることがあり、このような場合、同様にラマ
ン分光法では４８０cm-1にブロードなピークを持つ非晶
質成分が観測される。そのため、熱アニールの後に実施
例１で説明したレーザーアニール法で結晶質半導体層１
０３ｃを処理してその結晶性を高めることは有効な手段
として適用できる。
は、まず４００〜５００℃で１時間程度の熱処理を行
い、非晶質シリコン膜の含有水素量を５atomic％以下に
する。そして、ファーネスアニール炉を用い、窒素雰囲
気中において５５０〜６００℃で１〜８時間の熱アニー
ルを行う。以上の工程により結晶質シリコン膜から成る
結晶質半導体層１０３ｃを得ることができる（図８
（Ｃ））。しかし、この熱アニールによって作製された
結晶質半導体層１０３ｃは、光学顕微鏡観察により巨視
的に観察すると局所的に非晶質領域が残存していること
が観察されることがあり、このような場合、同様にラマ
ン分光法では４８０cm-1にブロードなピークを持つ非晶
質成分が観測される。そのため、熱アニールの後に実施
例１で説明したレーザーアニール法で結晶質半導体層１
０３ｃを処理してその結晶性を高めることは有効な手段
として適用できる。
【００７７】このうようにして作製された結晶質半導体
層１０３ｃから島状半導体層１０４〜１０８を作製すれ
ば、実施例１と同様にしてアクティブマトリクス基板を
完成させることができる。しかし、結晶化の工程におい
てシリコンの結晶化を助長する触媒元素を使用した場
合、島状半導体膜中には微量（１×１０17〜１×１０19
atoms/cm3程度）の触媒元素が残留する。勿論、そのよ
うな状態でもＴＦＴを完成させることが可能であるが、
残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましい。この触媒元素を除去する手段
の一つにリン（Ｐ）によるゲッタリング作用を利用する
手段がある。
層１０３ｃから島状半導体層１０４〜１０８を作製すれ
ば、実施例１と同様にしてアクティブマトリクス基板を
完成させることができる。しかし、結晶化の工程におい
てシリコンの結晶化を助長する触媒元素を使用した場
合、島状半導体膜中には微量（１×１０17〜１×１０19
atoms/cm3程度）の触媒元素が残留する。勿論、そのよ
うな状態でもＴＦＴを完成させることが可能であるが、
残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましい。この触媒元素を除去する手段
の一つにリン（Ｐ）によるゲッタリング作用を利用する
手段がある。
【００７８】この目的におけるリン（Ｐ）によるゲッタ
リング処理は、図３（Ｂ）で説明した活性化工程で同時
に行うことができる。この様子を図９で説明する。ゲッ
タリングに必要なリン（Ｐ）の濃度は第３濃度のｎ型不
純物領域の不純物濃度と同程度でよく、活性化工程の熱
アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル
型ＴＦＴのチャネル形成領域から触媒元素をその濃度で
リン（Ｐ）を含有する不純物領域へ偏析させることがで
きる（図９で示す矢印の方向）。その結果その不純物領
域には１×１０17〜１×１０19atoms/cm3程度の触媒元
素が偏析した。このようにして作製したＴＦＴはオフ電
流値が下がり、結晶性が良いことから高い電界効果移動
度が得られ、良好な特性を達成することができる。
リング処理は、図３（Ｂ）で説明した活性化工程で同時
に行うことができる。この様子を図９で説明する。ゲッ
タリングに必要なリン（Ｐ）の濃度は第３濃度のｎ型不
純物領域の不純物濃度と同程度でよく、活性化工程の熱
アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル
型ＴＦＴのチャネル形成領域から触媒元素をその濃度で
リン（Ｐ）を含有する不純物領域へ偏析させることがで
きる（図９で示す矢印の方向）。その結果その不純物領
域には１×１０17〜１×１０19atoms/cm3程度の触媒元
素が偏析した。このようにして作製したＴＦＴはオフ電
流値が下がり、結晶性が良いことから高い電界効果移動
度が得られ、良好な特性を達成することができる。
【００７９】［実施例６］本実施例では実施例１で作製
したアクティブマトリクス基板から、アクティブマトリ
クス型液晶表示装置を作製する工程を説明する。まず、
図１１（Ａ）に示すように、図３（Ｃ）の状態のアクテ
ィブマトリクス基板に柱状スペーサから成るスペーサを
形成する。スペーサは数μmの粒子を散布して設ける方
法でも良いが、ここでは基板全面に樹脂膜を形成した後
これをパターニングして形成する方法を採用した。この
ようなスペーサの材料に限定はないが、例えば、ＪＳＲ
社製のＮＮ７００を用い、スピナーで塗布した後、露光
と現像処理によって所定のパターンに形成する。さらに
クリーンオーブンなどで１５０〜２００℃で加熱して硬
化させる。このようにして作製されるスペーサは露光と
現像処理の条件によって形状を異ならせることができる
が、好ましくは、図１３で示すように、柱状スペーサ１
７３の形状は柱状で頂部が平坦な形状となるようにする
と、対向側の基板を合わせたときに液晶表示パネルとし
ての機械的な強度を確保することができる。形状は円錐
状、角錐状など特別の限定はないが、例えば円錐状とし
たときに具体的には、高さＨを１．２〜５μmとし、平
均半径Ｌ１を５〜７μm、平均半径Ｌ１と底部の半径Ｌ
２との比を１対１．５とする。このとき側面のテーパー
角は±１５°以下とする。
したアクティブマトリクス基板から、アクティブマトリ
クス型液晶表示装置を作製する工程を説明する。まず、
図１１（Ａ）に示すように、図３（Ｃ）の状態のアクテ
ィブマトリクス基板に柱状スペーサから成るスペーサを
形成する。スペーサは数μmの粒子を散布して設ける方
法でも良いが、ここでは基板全面に樹脂膜を形成した後
これをパターニングして形成する方法を採用した。この
ようなスペーサの材料に限定はないが、例えば、ＪＳＲ
社製のＮＮ７００を用い、スピナーで塗布した後、露光
と現像処理によって所定のパターンに形成する。さらに
クリーンオーブンなどで１５０〜２００℃で加熱して硬
化させる。このようにして作製されるスペーサは露光と
現像処理の条件によって形状を異ならせることができる
が、好ましくは、図１３で示すように、柱状スペーサ１
７３の形状は柱状で頂部が平坦な形状となるようにする
と、対向側の基板を合わせたときに液晶表示パネルとし
ての機械的な強度を確保することができる。形状は円錐
状、角錐状など特別の限定はないが、例えば円錐状とし
たときに具体的には、高さＨを１．２〜５μmとし、平
均半径Ｌ１を５〜７μm、平均半径Ｌ１と底部の半径Ｌ
２との比を１対１．５とする。このとき側面のテーパー
角は±１５°以下とする。
【００８０】柱状スペーサの配置は任意に決定すれば良
いが、好ましくは、図１１（Ａ）で示すように、画素部
においてはドレイン配線１６８（画素電極）のコンタク
ト部と重ねてその部分を覆うように柱状スペーサ１７３
を形成すると良い。コンタクト部は平坦性が損なわれこ
の部分では液晶がうまく配向しなくなるので、このよう
にしてコンタクト部にスペーサ用の樹脂を充填する形で
柱状スペーサ１７３を形成することでディスクリネーシ
ョンなどを防止することができる。
いが、好ましくは、図１１（Ａ）で示すように、画素部
においてはドレイン配線１６８（画素電極）のコンタク
ト部と重ねてその部分を覆うように柱状スペーサ１７３
を形成すると良い。コンタクト部は平坦性が損なわれこ
の部分では液晶がうまく配向しなくなるので、このよう
にしてコンタクト部にスペーサ用の樹脂を充填する形で
柱状スペーサ１７３を形成することでディスクリネーシ
ョンなどを防止することができる。
【００８１】その後、配向膜１７４を形成する。通常液
晶表示素子の配向膜にはポリイミド樹脂を用いる。配向
膜を形成した後、ラビング処理を施して液晶分子がある
一定のプレチルト角を持って配向するようにした。画素
部に設けた柱状スペーサ１７３の端部からラビング方向
に対してラビングされない領域が２μm以下となるよう
にした。また、ラビング処理では静電気の発生がしばし
ば問題となるが、駆動回路のＴＦＴ上にもスペーサ１７
２を形成しておくと、スペーサとしての本来の役割と、
静電気からＴＦＴを保護する効果を得ることができる。
晶表示素子の配向膜にはポリイミド樹脂を用いる。配向
膜を形成した後、ラビング処理を施して液晶分子がある
一定のプレチルト角を持って配向するようにした。画素
部に設けた柱状スペーサ１７３の端部からラビング方向
に対してラビングされない領域が２μm以下となるよう
にした。また、ラビング処理では静電気の発生がしばし
ば問題となるが、駆動回路のＴＦＴ上にもスペーサ１７
２を形成しておくと、スペーサとしての本来の役割と、
静電気からＴＦＴを保護する効果を得ることができる。
【００８２】対向側の対向基板１７５には、遮光膜１７
６、透明導電膜１７７および配向膜１７８を形成する。
遮光膜１７６はＴｉ、Ｃｒ、Ａｌなどを１５０〜３００
nmの厚さで形成する。そして、画素部と駆動回路が形成
されたアクティブマトリクス基板と対向基板とをシール
剤１７９で貼り合わせる。シール剤１７９にはフィラー
１８０が混入されていて、このフィラー１８０とスペー
サ１７２、１７３によって均一な間隔を持って２枚の基
板が貼り合わせられる。その後、両基板の間に液晶材料
６０６を注入し、封止剤（図示せず）によって完全に封
止する。液晶材料には公知の液晶材料を用いれば良い。
このようにして図１１（Ｂ）に示すアクティブマトリク
ス型液晶表示装置が完成する。
６、透明導電膜１７７および配向膜１７８を形成する。
遮光膜１７６はＴｉ、Ｃｒ、Ａｌなどを１５０〜３００
nmの厚さで形成する。そして、画素部と駆動回路が形成
されたアクティブマトリクス基板と対向基板とをシール
剤１７９で貼り合わせる。シール剤１７９にはフィラー
１８０が混入されていて、このフィラー１８０とスペー
サ１７２、１７３によって均一な間隔を持って２枚の基
板が貼り合わせられる。その後、両基板の間に液晶材料
６０６を注入し、封止剤（図示せず）によって完全に封
止する。液晶材料には公知の液晶材料を用いれば良い。
このようにして図１１（Ｂ）に示すアクティブマトリク
ス型液晶表示装置が完成する。
【００８３】また、図１９に示すように、配向膜１７４
を形成して後、スペーサを形成した構成としても良い。
を形成して後、スペーサを形成した構成としても良い。
【００８４】図１１ではスペーサ１７２を駆動回路のＴ
ＦＴ上の全面に形成する例を示したが、図１２に示すよ
うにこのスペーサを複数個に分割してスペーサ１７２ａ
〜１７２ｅとして形成しても良い。駆動回路が形成され
ている部分に設けるスペーサは、このように少なくとも
駆動回路のソース配線およびドレイン配線を覆うように
形成すれば良い。このような構成とすることによって、
駆動回路の各ＴＦＴは、保護絶縁膜１４６と層間絶縁膜
１４７とスペーサ１７２またはスペーサ１７２ａ〜１７
２ｅによって完全に覆われ保護されることになる。
ＦＴ上の全面に形成する例を示したが、図１２に示すよ
うにこのスペーサを複数個に分割してスペーサ１７２ａ
〜１７２ｅとして形成しても良い。駆動回路が形成され
ている部分に設けるスペーサは、このように少なくとも
駆動回路のソース配線およびドレイン配線を覆うように
形成すれば良い。このような構成とすることによって、
駆動回路の各ＴＦＴは、保護絶縁膜１４６と層間絶縁膜
１４７とスペーサ１７２またはスペーサ１７２ａ〜１７
２ｅによって完全に覆われ保護されることになる。
【００８５】図１４はアクティブマトリクス基板の上面
図を示し、画素部および駆動回路部とスペーサおよびシ
ール剤の位置関係を示す上面図である。画素部１８８の
周辺に駆動回路として走査信号駆動回路１８５と画像信
号駆動回路１８６が設けられている。さらに、その他Ｃ
ＰＵやメモリーなどの信号処理回路１８７も付加されて
いても良い。そして、これらの駆動回路は接続配線１８
３によって外部入出力端子１８２と接続されている。画
素部１８８では走査信号駆動回路１８５から延在するゲ
ート配線群１８９と画像信号駆動回路１８６から延在す
るソース配線群１９０がマトリクス状に交差して画素を
形成し、各画素にはそれぞれ画素ＴＦＴ２０４と保持容
量２０５が設けられている。
図を示し、画素部および駆動回路部とスペーサおよびシ
ール剤の位置関係を示す上面図である。画素部１８８の
周辺に駆動回路として走査信号駆動回路１８５と画像信
号駆動回路１８６が設けられている。さらに、その他Ｃ
ＰＵやメモリーなどの信号処理回路１８７も付加されて
いても良い。そして、これらの駆動回路は接続配線１８
３によって外部入出力端子１８２と接続されている。画
素部１８８では走査信号駆動回路１８５から延在するゲ
ート配線群１８９と画像信号駆動回路１８６から延在す
るソース配線群１９０がマトリクス状に交差して画素を
形成し、各画素にはそれぞれ画素ＴＦＴ２０４と保持容
量２０５が設けられている。
【００８６】画素部において設けられる柱状スペーサ１
７３は、すべての画素に対して設けても良いが、マトリ
クス状に配列した画素の数個から数十個おきに設けても
良い。即ち、画素部を構成する画素の全数に対するスペ
ーサの数の割合は２０〜１００％とすると良い。また、
駆動回路部に設けるスペーサ１７２、１７２'、１７
２''はその全面を覆うように設けても良いし、図１２で
示したように各ＴＦＴのソースおよびドレイン配線の位
置にあわせて複数個に分割して設けても良い。
７３は、すべての画素に対して設けても良いが、マトリ
クス状に配列した画素の数個から数十個おきに設けても
良い。即ち、画素部を構成する画素の全数に対するスペ
ーサの数の割合は２０〜１００％とすると良い。また、
駆動回路部に設けるスペーサ１７２、１７２'、１７
２''はその全面を覆うように設けても良いし、図１２で
示したように各ＴＦＴのソースおよびドレイン配線の位
置にあわせて複数個に分割して設けても良い。
【００８７】シール剤１７９は、基板１０１上の画素部
１８８および走査信号制御回路１８５、画像信号制御回
路１８６、その他の信号処理回路１８７の外側であっ
て、外部入出力端子１８２よりも内側に形成する。
１８８および走査信号制御回路１８５、画像信号制御回
路１８６、その他の信号処理回路１８７の外側であっ
て、外部入出力端子１８２よりも内側に形成する。
【００８８】このようなアクティブマトリクス型液晶表
示装置の構成を図１５の斜視図を用いて説明する。図１
５においてアクティブマトリクス基板は、ガラス基板１
０１上に形成された、画素部１８８と、走査信号駆動回
路１８５と、画像信号駆動回路１８６とその他の信号処
理回路１８７とで構成される。画素部１８８には画素Ｔ
ＦＴ２０４と保持容量２０５が設けられ、画素部の周辺
に設けられる駆動回路はＣＭＯＳ回路を基本として構成
されている。走査信号駆動回路１８５と、画像信号駆動
回路１８６はそれぞれゲート配線１２２とソース配線１
５２で画素ＴＦＴ２０４に接続している。また、フレキ
シブルプリント配線板（Flexible Printed Circuit：Ｆ
ＰＣ）１９１が外部入力端子１８２に接続していて画像
信号などを入力するのに用いる。そして接続配線１８３
でそれぞれの駆動回路に接続している。また、対向基板
１７５には図示していないが、遮光膜や透明電極が設け
られている。
示装置の構成を図１５の斜視図を用いて説明する。図１
５においてアクティブマトリクス基板は、ガラス基板１
０１上に形成された、画素部１８８と、走査信号駆動回
路１８５と、画像信号駆動回路１８６とその他の信号処
理回路１８７とで構成される。画素部１８８には画素Ｔ
ＦＴ２０４と保持容量２０５が設けられ、画素部の周辺
に設けられる駆動回路はＣＭＯＳ回路を基本として構成
されている。走査信号駆動回路１８５と、画像信号駆動
回路１８６はそれぞれゲート配線１２２とソース配線１
５２で画素ＴＦＴ２０４に接続している。また、フレキ
シブルプリント配線板（Flexible Printed Circuit：Ｆ
ＰＣ）１９１が外部入力端子１８２に接続していて画像
信号などを入力するのに用いる。そして接続配線１８３
でそれぞれの駆動回路に接続している。また、対向基板
１７５には図示していないが、遮光膜や透明電極が設け
られている。
【００８９】図１８は外部入出力端子１８２とＦＰＣ１
９１との接続構造を説明する図である。外部入出力端子
１８２はソース配線またはドレイン配線と同じ構成で導
電性金属膜から形成され、層間絶縁膜１４７が除去され
た基板１０１上に形成される。ＦＰＣ１９１はポリイミ
ドなどの有機樹脂フィルム３０１に銅配線３０２が形成
されていて、異方性導電性接着剤で外部入出力端子１８
２と接続する。異方性導電性接着剤は接着剤３０３と、
その中に混入され金などがメッキされた数十〜数百μm
径の導電性表面を有する粒子３０４により構成され、こ
の粒子３０４が外部入出力端子１８２と銅配線３０２と
に接触することによりこの部分で電気的な接触が形成さ
れる。ＦＰＣ１９１は基板１０１との接着強度を高める
ために、外部入出力端子１８２の外側にはみだして接着
されると共に、端部には樹脂層１９２が設けられこの部
分における機械的強度を高めている。
９１との接続構造を説明する図である。外部入出力端子
１８２はソース配線またはドレイン配線と同じ構成で導
電性金属膜から形成され、層間絶縁膜１４７が除去され
た基板１０１上に形成される。ＦＰＣ１９１はポリイミ
ドなどの有機樹脂フィルム３０１に銅配線３０２が形成
されていて、異方性導電性接着剤で外部入出力端子１８
２と接続する。異方性導電性接着剤は接着剤３０３と、
その中に混入され金などがメッキされた数十〜数百μm
径の導電性表面を有する粒子３０４により構成され、こ
の粒子３０４が外部入出力端子１８２と銅配線３０２と
に接触することによりこの部分で電気的な接触が形成さ
れる。ＦＰＣ１９１は基板１０１との接着強度を高める
ために、外部入出力端子１８２の外側にはみだして接着
されると共に、端部には樹脂層１９２が設けられこの部
分における機械的強度を高めている。
【００９０】また、図２０に示すように、外部入出力端
子１８２とＦＰＣ１９１との接続構造を同一なものとし
て、シール剤１７９の外側にもスペーサ１９９を設け、
アクティブマトリクス基板と対向基板とで挟持させると
この部分の機械的強度を高めることができる。このよう
な構成は、特に、外部入出力端子１８２を露出させるた
めに、対向基板の一部を切断するときに有効に作用す
る。
子１８２とＦＰＣ１９１との接続構造を同一なものとし
て、シール剤１７９の外側にもスペーサ１９９を設け、
アクティブマトリクス基板と対向基板とで挟持させると
この部分の機械的強度を高めることができる。このよう
な構成は、特に、外部入出力端子１８２を露出させるた
めに、対向基板の一部を切断するときに有効に作用す
る。
【００９１】このような構成の液晶表示装置は、実施例
１〜４で示したアクティブマトリクス基板を用いて形成
することができる。実施例１〜３で示すアクティブマト
リクス基板を用いれば反射型の液晶表示装置が得られ、
実施例４で示すアクティブマトリクス基板を用いると透
過型の液晶表示装置を得ることができる。
１〜４で示したアクティブマトリクス基板を用いて形成
することができる。実施例１〜３で示すアクティブマト
リクス基板を用いれば反射型の液晶表示装置が得られ、
実施例４で示すアクティブマトリクス基板を用いると透
過型の液晶表示装置を得ることができる。
【００９２】［実施例７］図１７は実施例１〜４で示し
たアクティブマトリクス基板の回路構成の一例であり、
直視型の表示装置の回路構成を示す図である。このアク
ティブマトリクス基板は、画像信号駆動回路１８６、走
査信号駆動回路（Ａ）（Ｂ）１８５、画素部１８８を有
している。尚、本明細書中において記した駆動回路と
は、画像信号駆動回路１８６、走査信号駆動回路１８５
を含めた総称である。
たアクティブマトリクス基板の回路構成の一例であり、
直視型の表示装置の回路構成を示す図である。このアク
ティブマトリクス基板は、画像信号駆動回路１８６、走
査信号駆動回路（Ａ）（Ｂ）１８５、画素部１８８を有
している。尚、本明細書中において記した駆動回路と
は、画像信号駆動回路１８６、走査信号駆動回路１８５
を含めた総称である。
【００９３】画像信号駆動回路１８６は、シフトレジス
タ回路５０１ａ、レベルシフタ回路５０２ａ、バッファ
回路５０３ａ、サンプリング回路５０４を備えている。
また、走査信号駆動回路（Ａ）（Ｂ）１８５は、シフト
レジスタ回路５０１ｂ、レベルシフタ回路５０２ｂ、バ
ッファ回路５０３ｂを備えている。
タ回路５０１ａ、レベルシフタ回路５０２ａ、バッファ
回路５０３ａ、サンプリング回路５０４を備えている。
また、走査信号駆動回路（Ａ）（Ｂ）１８５は、シフト
レジスタ回路５０１ｂ、レベルシフタ回路５０２ｂ、バ
ッファ回路５０３ｂを備えている。
【００９４】シフトレジスタ回路５０１ａ、５０１ｂは
駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、こ
の回路を形成するＣＭＯＳ回路のＴＦＴは、図３（Ｃ）
の第１のｐチャネル型ＴＦＴ２００と第１のｎチャネル
型ＴＦＴ２０１で形成する。また、レベルシフタ回路５
０２ａ、５０２ｂやバッファ回路５０３ａ、５０３ｂは
駆動電圧が１４〜１６Ｖと高くなるがシフトレジスタ回
路と同様なＴＦＴを用いれば良い。また、これらの回路
において、ゲートをマルチゲート構造で形成すると耐圧
が高まり、回路の信頼性を向上させる上で有効である。
駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、こ
の回路を形成するＣＭＯＳ回路のＴＦＴは、図３（Ｃ）
の第１のｐチャネル型ＴＦＴ２００と第１のｎチャネル
型ＴＦＴ２０１で形成する。また、レベルシフタ回路５
０２ａ、５０２ｂやバッファ回路５０３ａ、５０３ｂは
駆動電圧が１４〜１６Ｖと高くなるがシフトレジスタ回
路と同様なＴＦＴを用いれば良い。また、これらの回路
において、ゲートをマルチゲート構造で形成すると耐圧
が高まり、回路の信頼性を向上させる上で有効である。
【００９５】サンプリング回路５０４はアナログスイッ
チから成り、駆動電圧が１４〜１６Ｖであるが、極性が
交互に反転して駆動される上、オフ電流値を低減させる
必要があるため、図３（Ｃ）で示す第２のｐチャネル型
ＴＦＴ２０２と第２濃度のｎチャネル型ＴＦＴ２０３で
形成することが望ましい。この回路において、ｐチャネ
ル型ＴＦＴ２０２のオフ電流値が問題となるときは、実
施例２で示す工程で作製した、オフセット領域を設けた
シングルドレイン構造のＴＦＴで作製すると良い。
チから成り、駆動電圧が１４〜１６Ｖであるが、極性が
交互に反転して駆動される上、オフ電流値を低減させる
必要があるため、図３（Ｃ）で示す第２のｐチャネル型
ＴＦＴ２０２と第２濃度のｎチャネル型ＴＦＴ２０３で
形成することが望ましい。この回路において、ｐチャネ
ル型ＴＦＴ２０２のオフ電流値が問題となるときは、実
施例２で示す工程で作製した、オフセット領域を設けた
シングルドレイン構造のＴＦＴで作製すると良い。
【００９６】また、画素部は駆動電圧が１４〜１６Ｖで
あり、低消費電力化の観点からサンプリング回路よりも
さらにオフ電流値を低減することが要求され、図３
（Ｃ）で示す画素ＴＦＴ２０４のようにマルチゲート構
造とし、さらにＬＤＤ領域を設けた構造とするのが望ま
しい。
あり、低消費電力化の観点からサンプリング回路よりも
さらにオフ電流値を低減することが要求され、図３
（Ｃ）で示す画素ＴＦＴ２０４のようにマルチゲート構
造とし、さらにＬＤＤ領域を設けた構造とするのが望ま
しい。
【００９７】尚、本実例の構成は、実施例１〜４に示し
た工程に従ってＴＦＴを作製することによって容易に実
現することができる。本実施例では、画素部と駆動回路
の構成のみを示しているが、実施例１〜４の工程に従え
ば、その他にも信号分割回路、分周波回路、Ｄ／Ａコン
バータ、γ補正回路、オペアンプ回路、さらにメモリ回
路や演算処理回路などの信号処理回路、あるいは論理回
路を同一基板上に形成することが可能である。このよう
に、本発明は同一基板上に画素部とその駆動回路とを含
む半導体装置、例えば信号制御回路および画素部を具備
した液晶表示装置を実現することができる。
た工程に従ってＴＦＴを作製することによって容易に実
現することができる。本実施例では、画素部と駆動回路
の構成のみを示しているが、実施例１〜４の工程に従え
ば、その他にも信号分割回路、分周波回路、Ｄ／Ａコン
バータ、γ補正回路、オペアンプ回路、さらにメモリ回
路や演算処理回路などの信号処理回路、あるいは論理回
路を同一基板上に形成することが可能である。このよう
に、本発明は同一基板上に画素部とその駆動回路とを含
む半導体装置、例えば信号制御回路および画素部を具備
した液晶表示装置を実現することができる。
【００９８】［実施例８］本発明を実施して作製された
アクティブマトリクス基板および液晶表示装置並びにＥ
Ｌ型表示装置は様々な電気光学装置に用いることができ
る。そして、そのような電気光学装置を表示媒体として
組み込んだ電子機器全てに本発明を適用することがでで
きる。電子機器としては、パーソナルコンピュータ、デ
ジタルカメラ、ビデオカメラ、携帯情報端末（モバイル
コンピュータ、携帯電話、電子書籍など）、ナビゲーシ
ョンシステムなどが上げられる。それらの一例を図２２
に示す。
アクティブマトリクス基板および液晶表示装置並びにＥ
Ｌ型表示装置は様々な電気光学装置に用いることができ
る。そして、そのような電気光学装置を表示媒体として
組み込んだ電子機器全てに本発明を適用することがでで
きる。電子機器としては、パーソナルコンピュータ、デ
ジタルカメラ、ビデオカメラ、携帯情報端末（モバイル
コンピュータ、携帯電話、電子書籍など）、ナビゲーシ
ョンシステムなどが上げられる。それらの一例を図２２
に示す。
【００９９】図２２（Ａ）はパーソナルコンピュータで
あり、マイクロプロセッサやメモリーなどを備えた本体
２００１、画像入力部２００２、表示装置２００３、キ
ーボード２００４で構成される。本発明は表示装置２０
０３やその他の信号処理回路を形成することができる。
あり、マイクロプロセッサやメモリーなどを備えた本体
２００１、画像入力部２００２、表示装置２００３、キ
ーボード２００４で構成される。本発明は表示装置２０
０３やその他の信号処理回路を形成することができる。
【０１００】図２２（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本発明は表示装置２１０２やその他
の信号制御回路に適用することができる。
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本発明は表示装置２１０２やその他
の信号制御回路に適用することができる。
【０１０１】図２２（Ｃ）は携帯情報端末であり、本体
２２０１、画像入力部２２０２、受像部２２０３、操作
スイッチ２２０４、表示装置２２０５で構成される。本
発明は表示装置２２０５やその他の信号制御回路に適用
することができる。
２２０１、画像入力部２２０２、受像部２２０３、操作
スイッチ２２０４、表示装置２２０５で構成される。本
発明は表示装置２２０５やその他の信号制御回路に適用
することができる。
【０１０２】このような携帯型情報端末は、屋内はもと
より屋外で使用されることも多い。長時間の使用を可能
とするためにはバックライト使用せず、外光を利用する
反射型の液晶表示装置が低消費電力型として適している
が、周囲が暗い場合にはバックライトを設けた透過型の
液晶表示装置が適している。このような背景から反射型
と透過型の両方の特徴を兼ね備えたハイブリット型の液
晶表示装置が開発されているが、本発明はこのようなハ
イブリット型の液晶表示装置にも適用できる。図２１に
それを携帯型情報端末に適用した例を示す。表示装置２
２０５はタッチパネル３００２、液晶表示装置３００
３、ＬＥＤバックライト３００４により構成されてい
る。タッチパネル３００２は携帯型情報端末の操作を簡
便にするために設けている。タッチパネル３００２の構
成は、一端にＬＥＤなどの発光素子３１００を、他の一
端にフォトダイオードなどの受光素子３２００が設けら
れ、その両者の間に光路が形成されている。このタッチ
パネル３００２を押して光路を遮ると受光素子３２００
の出力が変化するので、この原理を用いて発光素子と受
光素子を液晶表示装置上でマトリクス状に配置させるこ
とにより、入力媒体として機能させることができる。
より屋外で使用されることも多い。長時間の使用を可能
とするためにはバックライト使用せず、外光を利用する
反射型の液晶表示装置が低消費電力型として適している
が、周囲が暗い場合にはバックライトを設けた透過型の
液晶表示装置が適している。このような背景から反射型
と透過型の両方の特徴を兼ね備えたハイブリット型の液
晶表示装置が開発されているが、本発明はこのようなハ
イブリット型の液晶表示装置にも適用できる。図２１に
それを携帯型情報端末に適用した例を示す。表示装置２
２０５はタッチパネル３００２、液晶表示装置３００
３、ＬＥＤバックライト３００４により構成されてい
る。タッチパネル３００２は携帯型情報端末の操作を簡
便にするために設けている。タッチパネル３００２の構
成は、一端にＬＥＤなどの発光素子３１００を、他の一
端にフォトダイオードなどの受光素子３２００が設けら
れ、その両者の間に光路が形成されている。このタッチ
パネル３００２を押して光路を遮ると受光素子３２００
の出力が変化するので、この原理を用いて発光素子と受
光素子を液晶表示装置上でマトリクス状に配置させるこ
とにより、入力媒体として機能させることができる。
【０１０３】図２１（Ｂ）はハイブリット型の液晶表示
装置の画素部の構成であり、層間絶縁膜１４７上にドレ
イン電極１６９と画素電極１７１が設けられている。こ
のような構成は、実施例４を適用すれば形成することが
できる。ドレイン電極はＴｉ膜とＡｌ膜の積層構造とし
て画素電極を兼ねる構成としている。画素電極１７１は
実施例４で説明した透明導電膜材料を用いて形成する。
液晶表示装置３００３をこのようなアクティブマトリク
ス基板から作製することで携帯型情報端末に好適に用い
ることができる。
装置の画素部の構成であり、層間絶縁膜１４７上にドレ
イン電極１６９と画素電極１７１が設けられている。こ
のような構成は、実施例４を適用すれば形成することが
できる。ドレイン電極はＴｉ膜とＡｌ膜の積層構造とし
て画素電極を兼ねる構成としている。画素電極１７１は
実施例４で説明した透明導電膜材料を用いて形成する。
液晶表示装置３００３をこのようなアクティブマトリク
ス基板から作製することで携帯型情報端末に好適に用い
ることができる。
【０１０４】図２２（Ｄ）はテレビゲームまたはビデオ
ゲームなどの電子遊技機器であり、ＣＰＵ等の電子回路
２３０８、記録媒体２３０４などが搭載された本体２３
０１、コントローラ２３０５、表示装置２３０３、本体
２３０１に組み込まれた表示装置２３０２で構成され
る。表示装置２３０３と本体２３０１に組み込まれた表
示装置２３０２とは、同じ情報を表示しても良いし、前
者を主表示装置とし、後者を副表示装置として記録媒体
２３０４の情報を表示したり、機器の動作状態を表示し
たり、或いはタッチセンサーの機能を付加して操作盤と
することもできる。また、本体２３０１とコントローラ
２３０５と表示装置２３０３とは、相互に信号を伝達す
るために有線通信としても良いし、センサ部２３０６、
２３０７を設けて無線通信または光通信としても良い。
本発明は、表示装置２３０２、２３０３に適用すること
ができる。表示装置２３０３は従来のＣＲＴを用いるこ
ともできる。
ゲームなどの電子遊技機器であり、ＣＰＵ等の電子回路
２３０８、記録媒体２３０４などが搭載された本体２３
０１、コントローラ２３０５、表示装置２３０３、本体
２３０１に組み込まれた表示装置２３０２で構成され
る。表示装置２３０３と本体２３０１に組み込まれた表
示装置２３０２とは、同じ情報を表示しても良いし、前
者を主表示装置とし、後者を副表示装置として記録媒体
２３０４の情報を表示したり、機器の動作状態を表示し
たり、或いはタッチセンサーの機能を付加して操作盤と
することもできる。また、本体２３０１とコントローラ
２３０５と表示装置２３０３とは、相互に信号を伝達す
るために有線通信としても良いし、センサ部２３０６、
２３０７を設けて無線通信または光通信としても良い。
本発明は、表示装置２３０２、２３０３に適用すること
ができる。表示装置２３０３は従来のＣＲＴを用いるこ
ともできる。
【０１０５】図２２（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示装置２４０２、スピーカー部２
４０３、記録媒体２４０４、操作スイッチ２４０５で構
成される。尚、記録媒体にはＤＶＤ（Digital Versatil
e Disc）やコンパクトディスク（ＣＤ）などを用い、音
楽プログラムの再生や映像表示、ビデオゲーム（または
テレビゲーム）やインターネットを介した情報表示など
を行うことができる。本発明は表示装置２４０２やその
他の信号制御回路に好適に利用することができる。
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示装置２４０２、スピーカー部２
４０３、記録媒体２４０４、操作スイッチ２４０５で構
成される。尚、記録媒体にはＤＶＤ（Digital Versatil
e Disc）やコンパクトディスク（ＣＤ）などを用い、音
楽プログラムの再生や映像表示、ビデオゲーム（または
テレビゲーム）やインターネットを介した情報表示など
を行うことができる。本発明は表示装置２４０２やその
他の信号制御回路に好適に利用することができる。
【０１０６】図２２（Ｆ）はデジタルカメラであり、本
体２５０１、表示装置２５０２、接眼部２５０３、操作
スイッチ２５０４、受像部（図示しない）で構成され
る。本発明は表示装置２５０２やその他の信号制御回路
に適用することができる。
体２５０１、表示装置２５０２、接眼部２５０３、操作
スイッチ２５０４、受像部（図示しない）で構成され
る。本発明は表示装置２５０２やその他の信号制御回路
に適用することができる。
【０１０７】図２３（Ａ）はフロント型プロジェクター
であり、光源光学系および投射装置２６０１、スクリー
ン２６０２で構成される。本発明は投射装置やその他の
信号制御回路に適用することができる。図２３（Ｂ）は
リア型プロジェクターであり、本体２７０１、光源光学
系および投射装置２７０２、ミラー２７０３、スクリー
ン２７０４で構成される。本発明は投射装置やその他の
信号制御回路に適用することができる。
であり、光源光学系および投射装置２６０１、スクリー
ン２６０２で構成される。本発明は投射装置やその他の
信号制御回路に適用することができる。図２３（Ｂ）は
リア型プロジェクターであり、本体２７０１、光源光学
系および投射装置２７０２、ミラー２７０３、スクリー
ン２７０４で構成される。本発明は投射装置やその他の
信号制御回路に適用することができる。
【０１０８】なお、図２３（Ｃ）に、図２３（Ａ）およ
び図２３（Ｂ）における光源光学系および投射装置２６
０１、２７０２の構造の一例を示す。光源光学系および
投射装置２６０１、２７０２は光源光学系２８０１、ミ
ラー２８０２、２８０４〜２８０６、ダイクロイックミ
ラー２８０３、ビームスプリッター２８０７、液晶表示
装置２８０８、位相差板２８０９、投射光学系２８１０
で構成される。投射光学系２８１０は複数の光学レンズ
で構成される。図２３（Ｃ）では液晶表示装置２８０８
を三つ使用する三板式の例を示したが、このような方式
に限定されず、単板式の光学系で構成しても良い。ま
た、図２３（Ｃ）中で矢印で示した光路には適宣光学レ
ンズや偏光機能を有するフィルムや位相を調節するため
のフィルムや、ＩＲフィルムなどを設けても良い。ま
た、図２３（Ｄ）は図２３（Ｃ）における光源光学系２
８０１の構造の一例を示した図である。本実施例では、
光源光学系２８０１はリフレクター２８１１、光源２８
１２、レンズアレイ２８１３、２８１４、偏光変換素子
２８１５、集光レンズ２８１６で構成される。尚、図２
３（Ｄ）に示した光源光学系は一例であって図示した構
成に限定されるものではない。
び図２３（Ｂ）における光源光学系および投射装置２６
０１、２７０２の構造の一例を示す。光源光学系および
投射装置２６０１、２７０２は光源光学系２８０１、ミ
ラー２８０２、２８０４〜２８０６、ダイクロイックミ
ラー２８０３、ビームスプリッター２８０７、液晶表示
装置２８０８、位相差板２８０９、投射光学系２８１０
で構成される。投射光学系２８１０は複数の光学レンズ
で構成される。図２３（Ｃ）では液晶表示装置２８０８
を三つ使用する三板式の例を示したが、このような方式
に限定されず、単板式の光学系で構成しても良い。ま
た、図２３（Ｃ）中で矢印で示した光路には適宣光学レ
ンズや偏光機能を有するフィルムや位相を調節するため
のフィルムや、ＩＲフィルムなどを設けても良い。ま
た、図２３（Ｄ）は図２３（Ｃ）における光源光学系２
８０１の構造の一例を示した図である。本実施例では、
光源光学系２８０１はリフレクター２８１１、光源２８
１２、レンズアレイ２８１３、２８１４、偏光変換素子
２８１５、集光レンズ２８１６で構成される。尚、図２
３（Ｄ）に示した光源光学系は一例であって図示した構
成に限定されるものではない。
【０１０９】また、ここでは図示しなかったが、本発明
はその他にも、ナビゲーションシステムやイメージセン
サの読み取り回路などに適用することも可能である。こ
のように本願発明の適用範囲はきわめて広く、あらゆる
分野の電子機器に適用することが可能である。また、本
実施例の電子機器は実施例１〜４の結晶化技術を用いて
実現することができる。
はその他にも、ナビゲーションシステムやイメージセン
サの読み取り回路などに適用することも可能である。こ
のように本願発明の適用範囲はきわめて広く、あらゆる
分野の電子機器に適用することが可能である。また、本
実施例の電子機器は実施例１〜４の結晶化技術を用いて
実現することができる。
【０１１０】
【発明の効果】本発明を用いることで、同一の基板上に
複数の機能回路が形成された半導体装置（ここでは具体
的には電気光学装置）において、その機能回路が要求す
る仕様に応じて適切な性能のＴＦＴを配置することが可
能となり、その動作特性を大幅に向上させることができ
る。
複数の機能回路が形成された半導体装置（ここでは具体
的には電気光学装置）において、その機能回路が要求す
る仕様に応じて適切な性能のＴＦＴを配置することが可
能となり、その動作特性を大幅に向上させることができ
る。
【０１１１】本発明の半導体装置の作製方法に従えば、
駆動回路部のｐチャネル型ＴＦＴをシングルドレインの
構造としｎチャネル型ＴＦＴをＧＯＬＤ構造またはＬＤ
Ｄ構造とし、また画素部の画素ＴＦＴをＬＤＤ構造とし
たアクティブマトリクス基板を６枚のフォトマスクで製
造することができ、このようなアクティブマトリクス基
板から反射型の液晶表示装置を作製することができる。
また、同工程に従えば透過型の液晶表示装置を７枚のフ
ォトマスクで製造することができる。
駆動回路部のｐチャネル型ＴＦＴをシングルドレインの
構造としｎチャネル型ＴＦＴをＧＯＬＤ構造またはＬＤ
Ｄ構造とし、また画素部の画素ＴＦＴをＬＤＤ構造とし
たアクティブマトリクス基板を６枚のフォトマスクで製
造することができ、このようなアクティブマトリクス基
板から反射型の液晶表示装置を作製することができる。
また、同工程に従えば透過型の液晶表示装置を７枚のフ
ォトマスクで製造することができる。
【０１１２】本発明の半導体装置の作製方法に従えば、
駆動回路部のｐチャネル型ＴＦＴをオフセット領域を有
するシングルドレインの構造としｎチャネル型ＴＦＴを
ＧＯＬＤ構造またはＬＤＤ構造とし、また画素部の画素
ＴＦＴをＬＤＤ構造としたアクティブマトリクス基板を
７枚のフォトマスクで製造することができ、このような
アクティブマトリクス基板から反射型の液晶表示装置を
作製することができる。また、同工程に従えば透過型の
液晶表示装置を８枚のフォトマスクで製造することがで
きる。
駆動回路部のｐチャネル型ＴＦＴをオフセット領域を有
するシングルドレインの構造としｎチャネル型ＴＦＴを
ＧＯＬＤ構造またはＬＤＤ構造とし、また画素部の画素
ＴＦＴをＬＤＤ構造としたアクティブマトリクス基板を
７枚のフォトマスクで製造することができ、このような
アクティブマトリクス基板から反射型の液晶表示装置を
作製することができる。また、同工程に従えば透過型の
液晶表示装置を８枚のフォトマスクで製造することがで
きる。
【０１１３】本発明の半導体装置の作製方法に従えば、
ゲート電極を耐熱性導電性材料で形成し、ゲート配線を
低抵抗導電性材料で形成したＴＦＴにおいて、駆動回路
部のｐチャネル型ＴＦＴをシングルドレインの構造とし
ｎチャネル型ＴＦＴをＧＯＬＤ構造またはＬＤＤ構造と
し、また画素部の画素ＴＦＴをＬＤＤ構造としたアクテ
ィブマトリクス基板を７枚のフォトマスクで製造するこ
とができ、このようなアクティブマトリクス基板から反
射型の液晶表示装置を作製することができる。また、同
工程に従えば、透過型の液晶表示装置を８枚のフォトマ
スクで製造することができる。
ゲート電極を耐熱性導電性材料で形成し、ゲート配線を
低抵抗導電性材料で形成したＴＦＴにおいて、駆動回路
部のｐチャネル型ＴＦＴをシングルドレインの構造とし
ｎチャネル型ＴＦＴをＧＯＬＤ構造またはＬＤＤ構造と
し、また画素部の画素ＴＦＴをＬＤＤ構造としたアクテ
ィブマトリクス基板を７枚のフォトマスクで製造するこ
とができ、このようなアクティブマトリクス基板から反
射型の液晶表示装置を作製することができる。また、同
工程に従えば、透過型の液晶表示装置を８枚のフォトマ
スクで製造することができる。
【０１１４】このように、アクティブマトリクス基板の
製造に必要なフォトマスクの枚数を６〜８枚とすること
により、製造工程が簡略化され、製造コストを大幅に低
減することができる。
製造に必要なフォトマスクの枚数を６〜８枚とすること
により、製造工程が簡略化され、製造コストを大幅に低
減することができる。
【図１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。
示す断面図。
【図２】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。
示す断面図。
【図３】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。
示す断面図。
【図４】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。
示す断面図。
【図５】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。
示す断面図。
【図６】 駆動回路のＴＦＴと画素ＴＦＴの構造を示す
上面図。
上面図。
【図７】 駆動回路のＴＦＴの作製工程を示す断面図。
【図８】 結晶質半導体膜の作製工程を示す断面図。
【図９】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。
示す断面図。
【図１０】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。
を示す断面図。
【図１１】 アクティブマトリクス型液晶表示装置の作
製工程を示す断面図。
製工程を示す断面図。
【図１２】 アクティブマトリクス型液晶表示装置の作
製工程を示す断面図。
製工程を示す断面図。
【図１３】 柱状スペーサの形状を説明する図
【図１４】 液晶表示装置の入出力端子、配線、回路配
置、スペーサ、シール剤の配置を説明する上面図。
置、スペーサ、シール剤の配置を説明する上面図。
【図１５】 液晶表示装置の構造を示す斜視図。
【図１６】 画素部の画素を示す上面図。
【図１７】 液晶表示装置の回路構成を説明するブロッ
ク図。
ク図。
【図１８】 フレキシブルプリント配線板と外部入出力
端子の接続構造を説明する図。
端子の接続構造を説明する図。
【図１９】 アクティブマトリクス型液晶表示装置の作
製工程を示す断面図。
製工程を示す断面図。
【図２０】 フレキシブルプリント配線板と外部入出力
端子の接続構造を説明する図。
端子の接続構造を説明する図。
【図２１】 半導体装置の一例を示す図。
【図２２】 半導体装置の一例を示す図。
【図２３】 投影型液晶表示装置の構成を示す図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/00 ３４８ Ｇ０９Ｆ 9/30 ３４８Ａ 9/30 ３３８ Ｇ０２Ｆ 1/136 ５００ ３４８ Ｈ０１Ｌ 29/78 ６１２Ｂ ６１７Ａ
Claims (21)
- 【請求項１】画素部に設けた画素ＴＦＴと、該画素部の
周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設
けた駆動回路とを同一の基板上に有する半導体装置にお
いて、前記駆動回路のｐチャネル型ＴＦＴは、チャネル
形成領域と、ソース領域またはドレイン領域を形成する
第４濃度のｐ型不純物領域を有し、前記駆動回路のｎチ
ャネル型ＴＦＴは、チャネル形成領域と、該チャネル形
成領域に接して設けられ、ゲート電極と一部が重なるＬ
ＤＤ領域を形成する第１濃度のｎ型不純物領域と、該第
１濃度のｎ型不純物領域の外側に設けられソース領域ま
たはドレイン領域を形成する第３濃度のｎ型不純物領域
とを有し、前記画素ＴＦＴは、チャネル形成領域と、該
チャネル形成領域に接して設けられＬＤＤ領域を形成す
る第２濃度のｎ型不純物領域と、該第２濃度のｎ型不純
物領域の外側に設けられソース領域またはドレイン領域
を形成する第３濃度のｎ型不純物領域とを有し、前記画
素ＴＦＴのゲート電極の上層に、無機絶縁物材料から成
る絶縁膜と、該絶縁膜上に形成された有機絶縁物材料か
ら成る絶縁膜が形成され、前記画素部の画素電極は、光
反射性表面を有し前記有機絶縁物材料から成る絶縁膜上
に形成されていることを特徴とする半導体装置。 - 【請求項２】画素部に設けた画素ＴＦＴと、該画素部の
周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設
けた駆動回路とを同一の基板上に有する半導体装置にお
いて、前記駆動回路のｐチャネル型ＴＦＴは、チャネル
形成領域と、ソース領域またはドレイン領域を形成する
第４濃度のｐ型不純物領域を有し、前記駆動回路のｎチ
ャネル型ＴＦＴは、チャネル形成領域と、該チャネル形
成領域に接して設けられゲート電極と一部が重なるＬＤ
Ｄ領域を形成する第１濃度のｎ型不純物領域と、該第１
濃度のｎ型不純物領域の外側に設けられソース領域また
はドレイン領域を形成する第３濃度のｎ型不純物領域と
を有し、前記画素ＴＦＴは、チャネル形成領域と、該チ
ャネル形成領域に接して設けられＬＤＤ領域を形成する
第２濃度のｎ型不純物領域と、該第２濃度のｎ型不純物
領域の外側に設けられソース領域またはドレイン領域を
形成する第１濃度のｎ型不純物領域とを有し、前記画素
ＴＦＴのゲート電極の上層に、無機絶縁物材料から成る
絶縁膜と、該絶縁膜上に形成された有機絶縁物材料から
成る絶縁膜が形成され、前記画素部の画素電極は、光透
過性を有し前記有機絶縁物材料から成る絶縁膜上に形成
されていることを特徴とする半導体装置。 - 【請求項３】一対の基板間に液晶を挟持した半導体装置
であって、画素部に設けた画素ＴＦＴと、駆動回路のｐ
チャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する一方
の基板において、前記駆動回路のｐチャネル型ＴＦＴ
は、チャネル形成領域と、ソース領域またはドレイン領
域を形成する第４濃度のｐ型不純物領域を有し、前記駆
動回路のｎチャネル型ＴＦＴは、チャネル形成領域と、
該チャネル形成領域に接して設けられゲート電極と一部
が重なるＬＤＤ領域を形成する第１濃度のｎ型不純物領
域と、該第１濃度のｎ型不純物領域の外側に設けられソ
ース領域またはドレイン領域を形成する第３濃度のｎ型
不純物領域とを有し、前記画素ＴＦＴは、チャネル形成
領域と、該チャネル形成領域に接して設けられＬＤＤ領
域を形成する第２濃度のｎ型不純物領域と、該第２濃度
のｎ型不純物領域の外側に設けられソース領域またはド
レイン領域を形成する第３濃度のｎ型不純物領域とを有
し、前記画素ＴＦＴのゲート電極の上層に、無機絶縁物
材料から成る絶縁膜と、該絶縁膜上に形成された有機絶
縁物材料から成る絶縁膜が形成され、前記画素部の画素
電極は、光反射性表面を有し前記有機絶縁物材料から成
る絶縁膜上に形成され、前記無機絶縁物材料から成る絶
縁膜と前記有機絶縁物材料から成る絶縁膜を貫通する開
孔部にて前記画素ＴＦＴに接続され、透明導電膜が形成
された他方の基板と、前記開孔に重ねて形成された少な
くとも一つの柱状スペーサを介して貼り合わされている
ことを特徴とする半導体装置。 - 【請求項４】一対の基板間に液晶を挟持した半導体装置
であって、画素部に設けた画素ＴＦＴと、駆動回路のｐ
チャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する一方
の基板において、前記駆動回路のｐチャネル型ＴＦＴ
は、チャネル形成領域と、ソース領域またはドレイン領
域を形成する第４濃度のｐ型不純物領域を有し、前記駆
動回路のｎチャネル型ＴＦＴは、チャネル形成領域と、
該チャネル形成領域に接して設けられゲート電極と一部
が重なるＬＤＤ領域を形成する第１濃度のｎ型不純物領
域と、該第１濃度のｎ型不純物領域の外側に設けられソ
ース領域またはドレイン領域を形成する第３濃度のｎ型
不純物領域とを有し、前記画素ＴＦＴは、チャネル形成
領域と、該チャネル形成領域に接して設けられＬＤＤ領
域を形成する第２濃度のｎ型不純物領域と、該第２濃度
のｎ型不純物領域の外側に設けられソース領域またはド
レイン領域を形成する第３濃度のｎ型不純物領域とを有
し、前記画素ＴＦＴのゲート電極の上層に、無機絶縁物
材料から成る絶縁膜と、該絶縁膜上に形成された有機絶
縁物材料から成る絶縁膜が形成され、前記画素部の画素
電極は、光透過性を有し前記有機絶縁物材料から成る絶
縁膜上に形成され、前記無機絶縁物材料から成る絶縁膜
と前記有機絶縁物材料から成る絶縁膜を貫通する開孔部
にて前記画素ＴＦＴに接続され、透明導電膜が形成され
た他方の基板と、前記開孔に重ねて形成された少なくと
も一つの柱状スペーサを介して貼り合わされていること
を特徴とする半導体装置。 - 【請求項５】請求項１乃至請求項４のいずれか一項にお
いて、前記駆動回路のｐチャネル型ＴＦＴは、チャネル
形成領域と、ソース領域またはドレイン領域を形成する
第４濃度のｐ型不純物領域との間に、オフセット領域が
形成されていることを特徴とする半導体装置。 - 【請求項６】請求項５おいて、前記駆動回路のｐチャネ
ル型ＴＦＴは、アナログスイッチとして使用されている
ことを特徴とする半導体装置。 - 【請求項７】請求項１乃至請求項４のいずれか一項にお
いて、前記画素ＴＦＴと、前記駆動回路のｐチャネル型
ＴＦＴとｎチャネル型ＴＦＴとのゲート電極は耐熱性導
電性材料から形成され、前記駆動回路から延在し、該ゲ
ート電極に接続するゲート配線は低抵抗導電性材料から
形成されることを特徴とする半導体装置。 - 【請求項８】請求項７において、前記耐熱性導電性材料
はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍ
ｏ）、タングステン（Ｗ）から選ばれた元素、または前
記元素を成分とする化合物、または前記元素を組み合わ
せた化合物、または前記元素を成分とする窒化物、前記
元素を成分とするシリサイドであることを特徴とする半
導体装置。 - 【請求項９】請求項３または請求項４において、前記柱
状スペーサが、前記駆動回路のｐチャネル型ＴＦＴとｎ
チャネル型ＴＦＴ上に形成されていることを特徴とする
半導体装置。 - 【請求項１０】請求項３または請求項４において、前記
柱状スペーサは、前記駆動回路のｐチャネル型ＴＦＴと
ｎチャネル型ＴＦＴのソース配線またはドレイン配線を
覆って形成されていることを特徴とする半導体装置。 - 【請求項１１】請求項１乃至請求項１０のいずれか一項
において、前記半導体装置は、パーソナルコンピュー
タ、ビデオカメラ、携帯型情報端末、デジタルカメラ、
デジタルビデオディスクプレーヤー、電子遊技機器、プ
ロジェクターから選ばれた一つであることを特徴とする
半導体装置。 - 【請求項１２】画素部に設けた画素ＴＦＴと、該画素部
の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを
設けた駆動回路とを同一の基板上に有する半導体装置の
作製方法において、前記基板に密接して下地膜を形成す
る工程と、前記下地膜上に複数の島状半導体層を形成す
る工程と、前記島状半導体層の選択された領域に、前記
駆動回路のｎチャネル型ＴＦＴのゲート電極と一部が重
なるＬＤＤ領域を形成する第１濃度のｎ型不純物領域を
形成する工程と、前記島状半導体層の選択された領域
に、前記画素ＴＦＴのＬＤＤ領域を形成する第２濃度の
ｎ型不純物領域を形成する工程と、前記島状半導体層の
選択された領域に、前記駆動回路のｎチャネル型ＴＦＴ
と前記画素ＴＦＴとにソース領域またはドレイン領域を
形成する第３濃度のｎ型不純物領域を形成する工程と、
前記島状半導体層の選択された領域に、前記駆動回路の
ｐチャネル型ＴＦＴのソース領域またはドレイン領域を
形成する第４濃度のｐ型不純物領域を形成する工程と、
前記駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔと、前記画素ＴＦＴとのゲート電極の上層に、無機絶
縁物材料から成る絶縁膜を形成する工程と、該無機絶縁
物材料から成る絶縁膜に密接して有機絶縁物材料からな
る絶縁膜を形成する工程と、前記画素ＴＦＴに接続する
光反射性表面を有する画素電極を、前記有機絶縁物材料
からなる絶縁膜上に形成する工程とを有することを特徴
とする半導体装置の作製方法。 - 【請求項１３】画素部に設けた画素ＴＦＴと、該画素部
の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを
設けた駆動回路とを同一の基板上に有する半導体装置の
作製方法において、前記基板上に、下地膜を形成する工
程と、前記下地膜上に複数の島状半導体層を形成する工
程と、前記島状半導体層の選択された領域に、前記駆動
回路のｎチャネル型ＴＦＴのゲート電極と一部が重なる
ＬＤＤ領域を形成する第１濃度のｎ型不純物領域を形成
する工程と、前記島状半導体層の選択された領域に、前
記画素ＴＦＴのＬＤＤ領域を形成する第２濃度のｎ型不
純物領域を形成する工程と、前記島状半導体層の選択さ
れた領域に、前記駆動回路のｎチャネル型ＴＦＴと前記
画素ＴＦＴとにソース領域またはドレイン領域を形成す
る第３濃度のｎ型不純物領域を形成する工程と、前記島
状半導体層の選択された領域に、前記駆動回路のｐチャ
ネル型ＴＦＴのソース領域またはドレイン領域を形成す
る第４濃度のｐ型不純物領域を形成する工程と、前記駆
動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャ
ネル型ＴＦＴとのゲート電極の上層に、無機絶縁物材料
から成る絶縁膜を形成する工程と、該無機絶縁物材料か
らなる絶縁膜に密接して有機絶縁物材料からなる絶縁膜
を形成する工程と、前記画素ＴＦＴに接続する導電性金
属配線を形成する工程と、前記有機絶縁物材料からなる
絶縁膜上に前記導電性金属配線に接続する透明導電膜か
ら成る画素電極を形成する工程とを有することを特徴と
する半導体装置の作製方法。 - 【請求項１４】一対の基板間に液晶を挟持した半導体装
置の作製方法において、画素部に設けた画素ＴＦＴと、
駆動回路のｐチャネル型ＴＦＴとｎチャネル型ＴＦＴと
を設けた一方の基板は、前記基板上に、下地膜を形成す
る工程と、前記下地膜上に複数の島状半導体層を形成す
る工程と、前記島状半導体層の選択された領域に、前記
駆動回路のｎチャネル型ＴＦＴのゲート電極と一部が重
なるＬＤＤ領域を形成する第１濃度のｎ型不純物領域を
形成する工程と、前記島状半導体層の選択された領域
に、前記画素ＴＦＴのＬＤＤ領域を形成する第２濃度の
ｎ型不純物領域を形成する工程と、前記島状半導体層の
選択された領域に、前記駆動回路のｎチャネル型ＴＦＴ
と前記画素ＴＦＴとにソース領域またはドレイン領域を
形成する第３濃度のｎ型不純物領域を形成する工程と、
前記島状半導体層の選択された領域に、前記駆動回路の
ｐチャネル型ＴＦＴのソース領域またはドレイン領域を
形成する第４濃度のｐ型不純物領域を形成する工程と、
前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴと
ｐチャネル型ＴＦＴとのゲート電極の上層に、無機絶縁
物材料から成る絶縁膜を形成する工程と、該無機絶縁物
材料からなる絶縁膜に密接して有機絶縁物材料からなる
絶縁膜を形成する工程と、前記有機絶縁物材料からなる
絶縁膜と前記無機絶縁物材料からなる絶縁膜とに設けら
れた開孔を介して前記画素ＴＦＴに接続する光反射性表
面を有する画素電極を前記有機絶縁物材料からなる絶縁
膜上に形成する工程とを有し、他方の基板は少なくとも
透明導電膜を形成する工程を有し、前記開孔に重ねて形
成された少なくとも一つの柱状スペーサを介して、前記
一方の基板と前記他方の基板を貼合わせる工程を有する
ことを特徴とする半導体装置の作製方法。 - 【請求項１５】一対の基板間に液晶を挟持した半導体装
置の作製方法において、画素部に設けた画素ＴＦＴと、
駆動回路のｐチャネル型ＴＦＴとｎチャネル型ＴＦＴと
を設けた一方の基板は、前記基板上に、下地膜を形成す
る工程と、前記下地膜上に複数の島状半導体層を形成す
る工程と、前記島状半導体層の選択された領域に、前記
駆動回路のｎチャネル型ＴＦＴのゲート電極と一部が重
なるＬＤＤ領域を形成する第１濃度のｎ型不純物領域を
形成する工程と、前記島状半導体層の選択された領域
に、前記画素ＴＦＴのＬＤＤ領域を形成する第２濃度の
ｎ型不純物領域を形成する工程と、前記島状半導体層の
選択された領域に、前記駆動回路のｎチャネル型ＴＦＴ
と前記画素ＴＦＴとにソース領域またはドレイン領域を
形成する第３濃度のｎ型不純物領域を形成する工程と、
前記島状半導体層の選択された領域に、前記駆動回路の
ｐチャネル型ＴＦＴのソース領域またはドレイン領域を
形成する第４濃度のｐ型不純物領域を形成する工程と、
前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴと
ｐチャネル型ＴＦＴとのゲート電極の上層に、無機絶縁
物材料から成る絶縁膜を形成する工程と、該無機絶縁物
材料からなる絶縁膜に密接して有機絶縁物材料からなる
絶縁膜を形成する工程と、前記有機絶縁物材料からなる
絶縁膜と保護絶縁膜とに設けられた開孔を介して前記画
素ＴＦＴに接続する導電性金属配線を形成する工程と、
前記層間絶縁膜上に該金属配線に接続する透明導電膜か
ら成る画素電極を形成する工程とを有し、他方の基板は
少なくとも透明導電膜を形成する工程を有し、前記開孔
に重ねて形成された少なくとも一つの柱状スペーサを介
して、前記一方の基板と前記他方の基板を貼合わせる工
程を有することを特徴とする半導体装置の作製方法。 - 【請求項１６】請求項１２乃至請求項１５のいずれか一
項において、前記駆動回路のｐチャネル型ＴＦＴは、該
ｐチャネル型ＴＦＴのゲート電極上に無機絶縁物材料か
ら成る絶縁膜を形成する工程の後に、前記島状半導体層
の選択された領域に、該ｐチャネル型ＴＦＴのソース領
域またはドレイン領域を形成する第４濃度のｐ型不純物
領域を形成する工程を行い、該ｐチャネル型ＴＦＴのチ
ャネル形成領域と、ソース領域またはドレイン領域を形
成する第４濃度のｐ型不純物領域との間に、オフセット
領域が形成することを特徴とする半導体装置の作製方
法。 - 【請求項１７】請求項１２乃至請求項１５のいずれか一
項において、前記画素ＴＦＴと、該画素部の周辺にｐチ
ャネル型ＴＦＴとｎチャネル型ＴＦＴとのゲート電極を
耐熱性導電性材料から形成する工程と、前記駆動回路か
ら延在し、該ゲート電極に接続するゲート配線を低抵抗
導電性材料から形成する工程とを有することを特徴とす
る半導体装置の作製方法。 - 【請求項１８】請求項１７において、前記耐熱性導電性
材料はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン
（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、また
は前記元素を成分とする化合物、または前記元素を組み
合わせた化合物、または前記元素を成分とする窒化物、
前記元素を成分とするシリサイドから形成することを特
徴とする半導体装置の作製方法。 - 【請求項１９】請求項１４または請求項１５において、
前記柱状スペーサを、前記駆動回路のｐチャネル型ＴＦ
Ｔとｎチャネル型ＴＦＴ上にも形成することを特徴とす
る半導体装置の作製方法。 - 【請求項２０】請求項１４または請求項１５において、
前記柱状スペーサが、前記駆動回路のｐチャネル型ＴＦ
Ｔとｎチャネル型ＴＦＴのソース配線またはドレイン配
線を覆って形成することを特徴とする半導体装置の作製
方法。 - 【請求項２１】請求項１２乃至請求項２０のいずれか一
項において、前記半導体装置は、パーソナルコンピュー
タ、ビデオカメラ、携帯型情報端末、デジタルカメラ、
デジタルビデオディスクプレーヤー、電子遊技機器、プ
ロジェクターから選ばれた一つであることを特徴とする
半導体装置の作製方法。
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