JP2001077049A - Semiconductor element, semiconductor device, and manufacture of semiconductor device - Google Patents
Semiconductor element, semiconductor device, and manufacture of semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、裏面電極を有する
半導体素子、この半導体素子を搭載した半導体装置、及
び前記半導体装置の製造方法に関する。The present invention relates to a semiconductor device having a back electrode, a semiconductor device having the semiconductor device mounted thereon, and a method of manufacturing the semiconductor device.
【０００２】[0002]
【従来の技術】従来、ダイオードやトランジスタ等の個
別半導体装置としては、例えば図６に示すようなものが
あった。2. Description of the Related Art Conventionally, as an individual semiconductor device such as a diode or a transistor, for example, there is one as shown in FIG.
【０００３】図６（ａ），（ｂ）は、従来の小信号トラ
ンジスタの構造を示す図であり、同図（ａ）はその平面
図、同図（ｂ）は断面図である。FIGS. 6A and 6B are views showing the structure of a conventional small signal transistor. FIG. 6A is a plan view and FIG. 6B is a sectional view.
【０００４】同図に示すように、この半導体装置は、表
面電極１０２と裏面電極１０３を有する半導体素子１０
１が、リードフレーム１０４の素子搭載部１０４ａに裏
面電極１０３を介して固定されている。さらに、半導体
素子１０１の表面電極１０２とリードフレーム１０４の
インナーリード１０４ｂとの間がＡｕやＣｕ等の金属細
線１０５で接続されて、これら全体がエポキシ等の高分
子樹脂１０６で封止され、リードフレーム１０４のアウ
ターリード１０４ｃが所定の形状に整形・切断された構
造を成している。As shown in FIG. 1, the semiconductor device includes a semiconductor element 10 having a front electrode 102 and a back electrode 103.
1 is fixed to the element mounting portion 104 a of the lead frame 104 via the back surface electrode 103. Furthermore, the surface electrode 102 of the semiconductor element 101 and the inner lead 104b of the lead frame 104 are connected by a thin metal wire 105 such as Au or Cu, and the whole is sealed with a polymer resin 106 such as epoxy, and The outer lead 104c of the frame 104 is shaped and cut into a predetermined shape.
【０００５】半導体素子１０１の裏面電極１０３は、バ
ナジウム又はチタニウムと、ニッケル又はニッケル合金
と、金・ゲルマニウム・アンチモン合金とから成る。こ
の半導体素子１０１を、リードフレーム１０４の素子搭
載部１０４ａに還元性雰囲気下の高温（３９０℃程度）
で配置し、半導体素子１０１の表面電極１０２とリード
フレーム１０４のインナーリード１０４ｂとの間をＡｕ
やＣｕ等の金属細線１０５で接続する。The back electrode 103 of the semiconductor element 101 is made of vanadium or titanium, nickel or a nickel alloy, and a gold-germanium-antimony alloy. The semiconductor element 101 is placed on the element mounting portion 104a of the lead frame 104 at a high temperature (about 390 ° C.) in a reducing atmosphere.
Between the surface electrode 102 of the semiconductor element 101 and the inner lead 104b of the lead frame 104.
The connection is made with a thin metal wire 105 such as Cu or Cu.
【０００６】しかる後に、これら全体をエポキシ等の高
分子樹脂１０６で封止し、リードフレーム１０４のアウ
ターリード１０４ｃに半田メッキや半田ディップ等の外
装処理を施し、所定の形状に整形・切断して、上記構造
の半導体装置を得ている。Thereafter, the whole is sealed with a polymer resin 106 such as epoxy, and the outer leads 104c of the lead frame 104 are subjected to an exterior treatment such as solder plating or solder dip, and are shaped and cut into a predetermined shape. Thus, a semiconductor device having the above structure is obtained.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置では、半導体装置の信頼性（主に耐湿
性）を維持するために、リードフレーム１０４のインナ
ーリード１０４ｂに屈曲部１０４ｄを設ける必要がある
こと、リードフレーム１０４の加工限界からインナーリ
ード１０４ｂと素子搭載部１０４ａとの間隔をほぼリー
ドフレーム１０４板厚と同等以下にはできないこと、さ
らにアウターリード１０４ｃを有すること等の理由によ
り、パッケージの超小型化を実現することができなかっ
た。However, in the above-mentioned conventional semiconductor device, it is necessary to provide a bent portion 104d on the inner lead 104b of the lead frame 104 in order to maintain the reliability (mainly moisture resistance) of the semiconductor device. Due to the limitations of the processing of the lead frame 104, the distance between the inner lead 104b and the element mounting portion 104a cannot be made substantially equal to or less than the thickness of the lead frame 104, and the outer lead 104c has to be provided. Ultra miniaturization could not be realized.
【０００８】そこで、半導体装置の小型化を図る観点か
ら、図７に示すような構造が特開平９−２７５１７８号
公報に開示されている。Therefore, from the viewpoint of miniaturization of a semiconductor device, a structure as shown in FIG. 7 is disclosed in Japanese Patent Application Laid-Open No. 9-275178.
【０００９】図７に示す半導体装置は、金属導体層２０
２の素子搭載部２０２ａに接着剤層２０３によって固着
された半導体素子２０１と、該半導体素子２０１に金属
細線２０４によって接続した金属導体層２０２とを樹脂
２０５で封止し、その一面に金属導体層２０２の一部が
露出するように絶縁レジスト層２０６を形成する。そし
て、露出した金属導体層２０２に突起状の外部接続端子
２０７を設けるようにしたものである。The semiconductor device shown in FIG.
The semiconductor element 201 fixed to the second element mounting portion 202a by an adhesive layer 203 and the metal conductor layer 202 connected to the semiconductor element 201 by a thin metal wire 204 are sealed with a resin 205. An insulating resist layer 206 is formed so that a part of 202 is exposed. Then, the external connection terminal 207 in the form of a protrusion is provided on the exposed metal conductor layer 202.
【００１０】確かに本公報の構造であれば、リードフレ
ームを使用しないため、パッケージから突出した外部リ
ード端子を持たない構造となり、しかもデザインルール
の微細化が可能であり、装置の超小型化を図ることがで
きる。しかし、本公報に開示された構造は、半導体素子
としてＬＳＩ等の集積回路チップを前提としており、上
記図６で説明した裏面電極を有する個別半導体装置に単
純に適用することはできない。例えば、上記公報の装置
では、金属導体層２０２の素子搭載部２０２ａに半導体
素子２０１を接合するための接着剤層２０３として銀ペ
ーストを用いているが、これを個別半導体装置の裏面電
極に使用した場合にはオーミック特性が悪化する等の問
題が発生する。Certainly, according to the structure of this publication, since a lead frame is not used, a structure having no external lead terminals protruding from the package can be obtained, and the design rule can be miniaturized. Can be planned. However, the structure disclosed in this publication presupposes an integrated circuit chip such as an LSI as a semiconductor element, and cannot be simply applied to the individual semiconductor device having the back electrode described with reference to FIG. For example, in the device of the above publication, a silver paste is used as the adhesive layer 203 for joining the semiconductor element 201 to the element mounting portion 202a of the metal conductor layer 202, but this was used for the back electrode of the individual semiconductor device. In this case, problems such as deterioration of ohmic characteristics occur.
【００１１】また、リードフレームを使用せずに、スル
ーホール型の内部配線層を有するセラミックス基板をパ
ッケージ本体として、その上面に半導体素子を搭載すこ
とで、装置の小型化を図る構造も開示されている（例え
ば、特開平１０−２４２３２２号公報）。この構造も、
上記同様の理由で、裏面電極を有する個別半導体装置に
単純に適用することはできない。Also disclosed is a structure in which a ceramic substrate having a through-hole type internal wiring layer is used as a package body without using a lead frame, and a semiconductor element is mounted on an upper surface of the package body to reduce the size of the device. (For example, JP-A-10-242322). This structure also
For the same reason as above, it cannot be simply applied to an individual semiconductor device having a back electrode.
【００１２】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、良好な電気特
性を保つような裏面電極構造を有する半導体素子を提供
することである。またその他の目的は、前記半導体素子
を搭載して良好な電気特性を有すると共に、超小型及び
耐熱性に優れた半導体装置を提供することである。The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to provide a semiconductor device having a back electrode structure that maintains good electric characteristics. Another object of the present invention is to provide a semiconductor device having excellent electrical characteristics by mounting the semiconductor element, and being ultra-small and excellent in heat resistance.
【００１３】[0013]
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明に係る半導体素子では、シリコ
ン基板の表裏両面に電極が形成された半導体素子におい
て、前記裏面側の電極は、前記シリコン基板の裏面に形
成されたバナジウム又はチタニウムの第１金属層と、前
記第１金属層に積層被着されたニッケル又はニッケル合
金の第２金属層と、前記第２金属層に積層被着された金
・ゲルマニウム・アンチモン合金の第３金属層と、前記
第３金属層に積層被着された金・錫合金の第４金属層と
を有し、前記第４金属層を電極最外面とする構造とした
ことを特徴とする。In order to achieve the above object, in a semiconductor device according to the present invention, electrodes are formed on both front and back surfaces of a silicon substrate. A first metal layer of vanadium or titanium formed on the back surface of the silicon substrate, a second metal layer of nickel or a nickel alloy laminated on the first metal layer, and a laminated metal layer of the second metal layer. A third metal layer of a gold-germanium-antimony alloy adhered, and a fourth metal layer of a gold-tin alloy laminated and adhered to the third metal layer, wherein the fourth metal layer is an outermost surface of an electrode. It is characterized by having a structure as follows.
【００１４】請求項２記載の発明に係る半導体装置で
は、表面に形成された回路パターンがスルーホールを介
して裏面の外部電極に接続されたセラミックス製回路基
板と、シリコン基板の表裏両面に電極が形成された半導
体素子とを有し、前記セラミックス製回路基板の表面に
形成された前記回路パターンの素子搭載部上に前記半導
体素子がその裏面電極を介して接合されると共に、前記
回路パターンのボンディング部が前記半導体素子の表面
電極と金属細線を介して接合された半導体装置であっ
て、前記セラミックス製回路基板表面上の前記回路パタ
ーン面には、表面層の酸化防止作用を有し且つ前記金属
細線と高密着性を有する金属メッキ層が形成され、前記
半導体素子の裏面電極の電極最外面に、前記金属メッキ
層の異常拡散を阻止するための低融点合金層を形成した
ことを特徴とする。[0014] In the semiconductor device according to the second aspect of the present invention, the circuit pattern formed on the front surface has a ceramic circuit board connected to external electrodes on the back surface through through holes, and the electrodes are formed on both front and back surfaces of the silicon substrate. A semiconductor element formed on the surface of the circuit board made of ceramics, the semiconductor element is bonded to an element mounting portion of the circuit pattern via a back surface electrode, and bonding of the circuit pattern is performed. A semiconductor device having a portion bonded to a surface electrode of the semiconductor element via a fine metal wire, wherein the circuit pattern surface on the surface of the ceramic circuit board has an action of preventing a surface layer from being oxidized, and A metal plating layer having high adhesion to the fine wire is formed, and on the outermost surface of the back electrode of the semiconductor element, abnormal diffusion of the metal plating layer is prevented. Characterized in that the formation of the low melting point alloy layers for.
【００１５】請求項３記載の発明に係る半導体装置で
は、請求項２記載の半導体装置において、前記半導体素
子の前記裏面電極は、前記シリコン基板の裏面に形成さ
れたバナジウム又はチタニウムの第１金属層と、前記第
１金属層に積層被着されたニッケル又はニッケル合金の
第２金属層と、前記第２金属層に積層被着された金・ゲ
ルマニウム・アンチモン合金の第３金属層と、前記第３
金属層に積層被着された金・錫合金の第４金属層とを有
し、前記第４金属層を前記低融点合金層とする構造であ
ることを特徴とする。According to a third aspect of the present invention, in the semiconductor device according to the second aspect, the back electrode of the semiconductor element is a first metal layer of vanadium or titanium formed on a back surface of the silicon substrate. A second metal layer of nickel or a nickel alloy laminated and deposited on the first metal layer; a third metal layer of a gold-germanium-antimony alloy laminated and deposited on the second metal layer; 3
A fourth metal layer of a gold-tin alloy laminated on the metal layer, wherein the fourth metal layer is the low melting point alloy layer.
【００１６】請求項４記載の発明に係る半導体装置の製
造方法では、表側には同一回路パターンを規則的に複数
個形成し且つ裏側には表側の前記回路パターンにスルー
ホールを介して接続された電極を規則的に複数個形成し
たセラミックス製回路基板に、請求項１記載の半導体素
子を還元性又は不活性雰囲気下の第１の温度で第１の時
間に亘り複数個配置し、その後に前記複数個の半導体素
子を配置したセラミックス製回路基板を前記第１の温度
よりも高い第２の温度で第１の時間よりも短い第２の時
間に亘り加熱し、前記セラミックス製回路基板における
前記回路パターンの内部電極と前記半導体素子の表面電
極とを金属細線で接続し、前記複数個の半導体素子が配
置され金属細線で接続されたセラミックス製回路基板の
前記回路パターン形成面全体を樹脂で封止し、これを個
々の半導体装置に分割したことを特徴とする。In the method of manufacturing a semiconductor device according to the present invention, a plurality of the same circuit patterns are regularly formed on the front side and connected to the front side circuit patterns via through holes on the back side. A plurality of semiconductor elements according to claim 1 are arranged on a ceramic circuit board on which a plurality of electrodes are regularly formed at a first temperature under a reducing or inert atmosphere for a first time, and thereafter, A ceramic circuit board on which a plurality of semiconductor elements are arranged is heated at a second temperature higher than the first temperature for a second time shorter than a first time, and the circuit on the ceramic circuit board is heated. The circuit pattern of the ceramic circuit board in which the internal electrode of the pattern and the surface electrode of the semiconductor element are connected by a thin metal wire, and the plurality of semiconductor elements are arranged and connected by the thin metal wire The whole is sealed with resin Narumen, characterized in that divided it into individual semiconductor devices.
【００１７】[0017]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１８】図１（ａ），（ｂ）は、本発明の実施の一
形態に係る半導体装置の構造図であり、同図（ａ）はそ
の側面図、同図（ｂ）断面図である。FIGS. 1A and 1B are structural views of a semiconductor device according to an embodiment of the present invention. FIG. 1A is a side view and FIG. 1B is a sectional view. .
【００１９】この半導体装置は、例えば１個の小信号ト
ランジスタを搭載したパッケージで構成されるものであ
り、トランジスタ搭載用のセラミックス製回路基板１１
を備えている。This semiconductor device is composed of, for example, a package on which one small signal transistor is mounted, and a ceramic circuit board 11 for mounting the transistor.
It has.
【００２０】セラミックス製回路基板１１の表面には、
搭載する半導体素子（トランジスタ）１２に対応した回
路パターン（素子搭載部１３ａ及び内部電極１３ｂ）が
形成され、その回路形成面と反対の基板裏面には、スル
ーホール１４を介して外部電極１５が設けられている。
回路パターン及び外部電極１５の表面には、ニッケル
（Ｎｉ）メッキと金（Ａｕ）メッキが施されている。こ
の金メッキを設けることにより、表面のニッケル層の酸
化が防止できると共に、後述する金属細線１６との密着
性が良好となる。On the surface of the ceramic circuit board 11,
A circuit pattern (element mounting portion 13a and internal electrode 13b) corresponding to the semiconductor element (transistor) 12 to be mounted is formed, and an external electrode 15 is provided via a through hole 14 on the back surface of the substrate opposite to the circuit forming surface. Have been.
The surfaces of the circuit patterns and the external electrodes 15 are plated with nickel (Ni) and gold (Au). By providing this gold plating, the oxidation of the nickel layer on the surface can be prevented, and the adhesion to the fine metal wires 16 described later is improved.
【００２１】セラミックス製回路基板１１に搭載される
半導体素子１２は、図２に示すように、シリコン（Ｓ
ｉ）基板１２ｃの表裏両面に電極が形成され、その表面
電極１２ａは例えばアルミ（Ａｌ）電極であり、裏面電
極１２ｂは次のような構造を成している。As shown in FIG. 2, the semiconductor element 12 mounted on the ceramic circuit board 11 is made of silicon (S).
i) Electrodes are formed on both the front and back surfaces of the substrate 12c, the front surface electrode 12a is, for example, an aluminum (Al) electrode, and the rear surface electrode 12b has the following structure.
【００２２】即ち、裏面電極１２ｂは、バナジウム
（Ｖ）又はチタニウム（Ｔｉ）の第１金属層１２ｂ−１
と、この第１金属層１２ｂ−１に積層被着されたニッケ
ル（Ｎｉ）又はニッケル合金の第２金属層１２ｂ−２
と、第２金属層１２ｂ−２に積層被着された金（Ａｕ）
・ゲルマニウム（Ｇｅ）・アンチモン（Ｓｂ）合金の第
３金属層１２ｂ−３と、第３金属層１２ｂ−３に積層被
着された金（Ａｕ）・錫（Ｓｎ）合金の第４金属層１２
ｂ−４とで構成され、第４金属層１２ｂ−４の金・錫合
金層（本発明の特徴部分）が電極最外面となる構造とな
っている。ここで、各金属層の厚さは、例えば、第１金
属層１２ｂ−１が５００〜８００Å、第２金属層１２ｂ
−２が１０００〜３０００Å、第３及び第４金属層１２
ｂ−３，１２ｂ−４が１００００〜２００００Åに設定
されている。That is, the back electrode 12b is formed of the first metal layer 12b-1 of vanadium (V) or titanium (Ti).
And a second metal layer 12b-2 of nickel (Ni) or a nickel alloy laminated on the first metal layer 12b-1.
(Au) laminated on the second metal layer 12b-2
A third metal layer 12b-3 of a germanium (Ge) / antimony (Sb) alloy, and a fourth metal layer 12 of a gold (Au) / tin (Sn) alloy laminated on the third metal layer 12b-3
b-4, and the gold / tin alloy layer of the fourth metal layer 12b-4 (a characteristic part of the present invention) is the outermost surface of the electrode. Here, the thickness of each metal layer is, for example, 500 to 800 ° for the first metal layer 12b-1 and the thickness of the second metal layer 12b.
-2 = 1000-3000 °, third and fourth metal layers 12
b-3 and 12b-4 are set to 10000 to 20000 °.
【００２３】さらに、前記セラミックス製回路基板１１
の表面に形成された回路パターンの素子搭載部１３ａ上
に半導体素子１２がその裏面電極１２ｂを介して共晶接
合されると共に、前記回路パターンの内部電極１３ｂが
半導体素子１２の表面電極１２ａと金属細線１６を介し
て接合されている。そして、これらを含んだセラミック
ス製回路基板１１の内部回路形成面全体が、マスク印刷
法やトランスファーモールド法等によりエポキシ等の高
分子樹脂１７で封止されている。Further, the ceramic circuit board 11
The semiconductor element 12 is eutectic-bonded via the back electrode 12b to the element mounting portion 13a of the circuit pattern formed on the surface of the semiconductor element 12, and the internal electrode 13b of the circuit pattern is connected to the surface electrode 12a of the semiconductor element 12 by metal. They are joined via thin wires 16. The entire internal circuit forming surface of the ceramic circuit board 11 including these components is sealed with a polymer resin 17 such as epoxy by a mask printing method, a transfer molding method, or the like.
【００２４】次に、上記構造の半導体装置の製造方法
を、図３（ａ），（ｂ），（ｃ）と図４（ｄ），（ｅ）
の工程図を参照しつつ説明する。Next, a method of manufacturing a semiconductor device having the above structure will be described with reference to FIGS. 3 (a), 3 (b) and 3 (c) and FIGS. 4 (d) and 4 (e).
This will be described with reference to the process chart of FIG.
【００２５】先ず、同一回路パターンを多数形成したセ
ラミックス製回路基板１１を用意する（図３（ａ））。
具体的に説明すると、セラミックス製回路基板１１は、
図５（ａ），（ｂ）の平面図に示すが如くマトリックス
状に区分された多数のパッケージ領域を有し、その表面
には、図５（ａ）に示すように、搭載する半導体素子１
２（本実施形態ではトランジスタ）の電極に対応した回
路パターンが形成されている。即ち、図５（ａ）中の１
３ａは、例えばコレクタ電極を裏面電極１２ｂに有する
トランジスタを搭載する素子搭載部であり、１３ｂは表
面電極（ベース電極／エミッタ電極）用のパターンであ
る。First, a ceramic circuit board 11 on which many identical circuit patterns are formed is prepared (FIG. 3A).
More specifically, the ceramic circuit board 11 is
As shown in the plan views of FIGS. 5 (a) and 5 (b), it has a large number of package regions which are divided in a matrix, and the surface thereof has a semiconductor element 1 mounted thereon as shown in FIG. 5 (a).
Circuit patterns corresponding to electrodes 2 (transistors in the present embodiment) are formed. That is, 1 in FIG.
3a is an element mounting portion for mounting a transistor having a collector electrode on the back electrode 12b, for example, and 13b is a pattern for a front electrode (base electrode / emitter electrode).
【００２６】一方、セラミックス製回路基板１１の裏面
には、図３（ａ）に示すように、前記表面上の回路パタ
ーンにスルーホール１４を介して接続された外部電極１
５が形成されている。尚、回路パターン及び外部電極１
５の表面にはニッケルメッキと金メッキが施されてい
る。On the other hand, as shown in FIG. 3 (a), the external electrode 1 connected to the circuit pattern on the front surface through the through hole 14 is provided on the back surface of the ceramic circuit board 11.
5 are formed. The circuit pattern and the external electrode 1
The surface of 5 is plated with nickel and gold.
【００２７】続く工程（図３（ｂ））では、半導体素子
１２をセラミックス製回路基板１１の素子搭載部１３ａ
にマウントする。具体的には、前述したようにバナジウ
ム又はチタニウムと、ニッケル又はニッケル合金と、金
・ゲルマニウム・アンチモン合金と、金・錫合金からな
る裏面電極１２ｂとを有する半導体素子１２を順次１つ
ずつ、それぞれセラミックス製回路基板１１の各素子搭
載部１３ａに還元性又は不活性雰囲気下の３００〜３５
０℃で配置し、各半導体素子１２の裏面電極１２ｂとセ
ラミックス回路基板１１の素子搭載部１３ａとの結合を
行う。In a subsequent step (FIG. 3B), the semiconductor element 12 is mounted on the element mounting portion 13a of the ceramic circuit board 11.
To mount. Specifically, as described above, vanadium or titanium, nickel or a nickel alloy, a gold-germanium-antimony alloy, and a semiconductor element 12 having a back electrode 12b made of a gold-tin alloy are sequentially arranged one by one, respectively. Each of the element mounting portions 13a of the ceramic circuit board 11 is mounted on a 300 to 35
At 0 ° C., the back electrode 12 b of each semiconductor element 12 and the element mounting portion 13 a of the ceramic circuit board 11 are joined.
【００２８】従来構造の半導体装置では、半導体素子１
２を３８０〜４５０℃で配置するが、このとき、多数の
半導体素子１２をセラミックス製回路基板１１に配置す
るのに要する時間は、配置する半導体素子１２の個数に
より増大するが、最初に配置した半導体素子１２と最後
に配置した半導体素子１２では、３８０〜４５０℃の温
度にさらされている時間に大きな差が生じてくる。初め
の方で配置した半導体素子１２は、長時間に亘って３０
０〜３５０℃の温度にさらされることになり、その結
果、セラミックス製回路基板１１の回路パターン表面に
施された金メッキが半導体素子１２の裏面電極１２ｂに
対して過多な拡散を起こし、当該半導体素子１２の電気
特性を劣化させる可能性がある。これを防止するため
に、本実施形態では、半導体素子１２の裏面電極１２ｂ
の最外面に比較的融点の低い金・錫合金（第４金属層１
２ｂ−４）を配し、従来に比べて比較的低温度の３００
〜３５０℃での配置を可能にしている。In the conventional semiconductor device, the semiconductor element 1
2 are arranged at 380 to 450 ° C. At this time, although the time required for disposing a large number of semiconductor elements 12 on the ceramic circuit board 11 increases depending on the number of arranged semiconductor elements 12, it is arranged first. There is a large difference between the semiconductor element 12 and the lastly arranged semiconductor element 12 in the time of exposure to a temperature of 380 to 450 ° C. The semiconductor element 12 arranged at the beginning has 30
As a result, the gold plating applied to the surface of the circuit pattern of the ceramic circuit board 11 causes excessive diffusion to the back electrode 12b of the semiconductor element 12, and the semiconductor element 12 12 may degrade the electrical characteristics. In order to prevent this, in the present embodiment, the back electrode 12b of the semiconductor element 12 is used.
Gold-tin alloy having a relatively low melting point (the fourth metal layer 1)
2b-4) is arranged, and a relatively low temperature of 300
It allows placement at ~ 350 ° C.
【００２９】この段階では、裏面電極１２ｂ中のアンチ
モンのシリコンへの拡散が起こらず、半導体素子１２の
電気特性は不十分であるが、この後に、多数の半導体素
子１２を配置したセラミックス製回路基板１１を３６０
〜４００℃で短時間の加熱を行うことにより、裏面電極
１２ｂ中のアンチモンがシリコンへ拡散し、半導体素子
１２の電気特性を向上させることができる。At this stage, antimony in the back electrode 12b does not diffuse into silicon, and the electrical characteristics of the semiconductor element 12 are insufficient. 11 to 360
By performing heating at a temperature of about 400 ° C. for a short time, antimony in the back surface electrode 12b diffuses into silicon, and the electrical characteristics of the semiconductor element 12 can be improved.
【００３０】しかる後に、半導体素子１２の表面電極１
２ａとセラミックス製回路基板１１の内部電極１３ｂと
を金属細線１６で接続し（図３（ｃ））、更にこれらを
含んだセラミックス製回路基板１１の内部回路形成面全
体を、マスク印刷法やトランスファーモールド法等によ
りエポキシ等の高分子樹脂１７で封止する（図４
（ｄ））。Thereafter, the surface electrode 1 of the semiconductor element 12 is
2a and the internal electrodes 13b of the ceramic circuit board 11 are connected by thin metal wires 16 (FIG. 3C), and the entire internal circuit forming surface of the ceramic circuit board 11 including these is subjected to mask printing or transfer. Seal with a polymer resin 17 such as epoxy by a molding method or the like (FIG. 4
(D)).
【００３１】さらに、この状態の生成体をブレードダイ
シング法を用いて個々の半導体装置に分割すれば（図４
（ｅ））、図１に示した構造の超小型半導体装置を得る
ことができる。Further, if the product in this state is divided into individual semiconductor devices using a blade dicing method (FIG. 4)
(E)), a microminiature semiconductor device having the structure shown in FIG. 1 can be obtained.
【００３２】本実施形態では、次のような利点を有して
いる。The present embodiment has the following advantages.
【００３３】（１）従来のリードフレームと比較して、
より細かなデザインルールのセラミックス製回路基板１
１を用いることにより、且つスルーホール技術により内
部回路直下のセラミックス基板裏面に外部電極の設置が
可能なセラミックス回路基板１１を用いることにより、
突出した外部リードを持たない、外部電極１５が装置外
形内に収まった超小型の半導体装置が実現する。(1) Compared to a conventional lead frame,
Ceramic circuit board 1 with finer design rules
By using the ceramic circuit board 11 on which the external electrodes can be provided on the back surface of the ceramic substrate immediately below the internal circuit by using the through-hole technology,
An ultra-small semiconductor device having no protruding external leads and having the external electrodes 15 within the outer shape of the device is realized.
【００３４】（２）内部回路及びこれの反対面に配置さ
れた外部電極とが規則的に複数個形成されたセラミック
ス製回路基板１１を用いることにより、従来のリードフ
レームを使用して単体処理する半導体装置に比較して、
半導体装置製造における材料利用効率が飛躍的に向上
し、低価格の超小型半導体が実現する。(2) By using a ceramic circuit board 11 on which a plurality of internal circuits and external electrodes arranged on the opposite surface are regularly formed, simple processing is performed using a conventional lead frame. Compared to semiconductor devices,
The material use efficiency in the manufacture of semiconductor devices is dramatically improved, and low-priced ultra-small semiconductors are realized.
【００３５】（３）半導体素子１２の裏面電極１２ｂに
金・錫合金層１２ｂ−４を付加することにより、セラミ
ックス製回路基板１１への比較的低温での半導体素子１
２の配置が可能となり、半導体素子１２を複数個配置す
る際の高温・長時間放置による半導体素子１２の電気持
性の劣化を防止することができ、その後の高温・短時間
熱処理により、良好な電気特性を有する半導体装置が得
られる。(3) By adding the gold / tin alloy layer 12b-4 to the back electrode 12b of the semiconductor element 12, the semiconductor element 1
2 can be arranged, and when the plurality of semiconductor elements 12 are arranged, it is possible to prevent deterioration of the electric holding property of the semiconductor element 12 due to high temperature and long standing. A semiconductor device having electric characteristics can be obtained.
【００３６】なお、本発明は図示の実施形態に限定され
ず種々の変形が可能であり、例えば上記実施形態では、
半導体素子としてトランジスタを使用したが、例えばダ
イオードであってもよい。ダイオードである場合は、そ
の電極数に対応して図５（ａ），（ｂ）に示したセラミ
ック製回路基板１１の回路パターンが変更される。The present invention is not limited to the illustrated embodiment, but can be variously modified. For example, in the above-described embodiment,
Although a transistor is used as a semiconductor element, for example, a diode may be used. In the case of a diode, the circuit pattern of the ceramic circuit board 11 shown in FIGS. 5A and 5B is changed according to the number of electrodes.
【００３７】又、複数個のトランジスタや複数個のダイ
オードを搭載した半導体装置であってもよく、それぞれ
の電極数に対応して図５（ａ）、（ｂ）に示したセラミ
ック製回路基板１１の回路パターンが変更される。Further, a semiconductor device having a plurality of transistors and a plurality of diodes mounted thereon may be used. The ceramic circuit board 11 shown in FIGS. Is changed.
【００３８】[0038]
【発明の効果】以上詳細に説明したように、請求項１記
載の発明に係る半導体素子によれば、半導体素子の裏面
電極に接合される部材に金メッキが施されていた場合
に、高温処理時において該裏面電極に対する前記金メッ
キの異常拡散により半導体素子の電気的特性が悪化する
のを防止することが可能になる。As described above in detail, according to the semiconductor device according to the first aspect of the present invention, when a member to be joined to the back electrode of the semiconductor device is plated with gold, it can be used in a high-temperature process. In this case, it is possible to prevent the electrical characteristics of the semiconductor element from deteriorating due to the abnormal diffusion of the gold plating to the back electrode.
【００３９】請求項２記載の発明に係る半導体装置によ
れば、半導体装置の超小型及び耐熱性を実現することが
でき、しかも半導体素子の裏面電極の最外面に形成した
低融点合金層により、高温処理時においてセラミックス
製回路基板の金属メッキからの半導体素子裏面電極に対
する異常拡散を阻止することができ、半導体素子の電気
的特性を良好に保つことが可能になる。これにより、半
導体装置の信頼性が向上する。According to the semiconductor device of the second aspect of the present invention, it is possible to realize the ultra-small size and heat resistance of the semiconductor device, and furthermore, the low melting point alloy layer formed on the outermost surface of the back electrode of the semiconductor element allows At the time of high-temperature treatment, abnormal diffusion from the metal plating of the ceramic circuit board to the back electrode of the semiconductor element can be prevented, and the electrical characteristics of the semiconductor element can be kept good. Thereby, the reliability of the semiconductor device is improved.
【００４０】請求項３記載の発明に係る半導体装置によ
れば、半導体装置の超小型及び耐熱性を実現することが
でき、且つ請求項１記載の発明と同等の効果を得ること
ができる。According to the semiconductor device according to the third aspect of the present invention, it is possible to realize the ultra-small size and heat resistance of the semiconductor device, and to obtain the same effect as the first aspect of the present invention.
【００４１】請求項４記載の発明に係る半導体装置の製
造方法によれば、上述した請求項３記載の発明の効果を
有する半導体装置を簡単な製造方法で実現することが可
能になる。即ち、半導体素子の裏面電極の最外面に金・
錫合金の第４金属層が形成されていることにより、セラ
ミックス製回路基板への比較的低温での半導体素子の配
置が可能となり、半導体素子の複数個配置時の高温・長
時間放置による半導体素子の電気持性の劣化を防止する
ことができ、さらにその後の高温・短時間熱処理によ
り、良好な電気特性を有する半導体装置を得ることがで
きる。According to the method of manufacturing a semiconductor device according to the fourth aspect of the present invention, it is possible to realize the semiconductor device having the effects of the third aspect of the present invention by a simple manufacturing method. That is, the outermost surface of the back electrode of the semiconductor element
The formation of the fourth metal layer of the tin alloy makes it possible to dispose the semiconductor element on the ceramic circuit board at a relatively low temperature. Can be prevented from deteriorating, and a subsequent high-temperature and short-time heat treatment can provide a semiconductor device having good electric characteristics.
【図１】本発明の実施の一形態に係る半導体装置の構造
図である。FIG. 1 is a structural diagram of a semiconductor device according to an embodiment of the present invention.
【図２】実施形態に係る半導体素子の断面構造図であ
る。FIG. 2 is a sectional structural view of a semiconductor device according to an embodiment.
【図３】実施形態に係る半導体装置の製造方法を示す工
程断面図である。FIG. 3 is a process sectional view illustrating the method for manufacturing the semiconductor device according to the embodiment.
【図４】図３の続きの工程断面図である。FIG. 4 is a process sectional view continued from FIG. 3;
【図５】実施形態に係るセラミックス製回路基板の平面
図である。FIG. 5 is a plan view of the ceramic circuit board according to the embodiment.
【図６】従来の半導体装置の断面構造図である。FIG. 6 is a sectional structural view of a conventional semiconductor device.
【図７】従来の他の半導体装置の断面構造図である。FIG. 7 is a sectional structural view of another conventional semiconductor device.
１１ セラミックス製回路基板 １２ 半導体素子 １２ａ 表面電極 １２ｂ 裏面電極 １２ｃ シリコン基板 １２ｂ−１ 第１金属層 １２ｂ−２ 第２金属層 １２ｂ−３ 第３金属層 １２ｂ−４ 第４金属層 １３ａ 素子搭載部 １３ｂ 内部電極 １４ スルーホール １５ 外部電極 １６ 金属細線 １７ 高分子樹脂 DESCRIPTION OF SYMBOLS 11 Ceramic circuit board 12 Semiconductor element 12a Front electrode 12b Back electrode 12c Silicon substrate 12b-1 1st metal layer 12b-2 2nd metal layer 12b-3 3rd metal layer 12b-4 4th metal layer 13a Element mounting part 13b Internal electrode 14 Through hole 15 External electrode 16 Fine metal wire 17 Polymer resin
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松崎 隆 兵庫県姫路市余部区上余部50番地 株式会 社東芝姫路半導体工場内 (72)発明者 高山 晋一 兵庫県姫路市余部区上余部50番地 株式会 社東芝姫路半導体工場内 (72)発明者 和田 勇 兵庫県姫路市余部区上余部50番地 株式会 社東芝姫路半導体工場内 (72)発明者 亀渕 丈司 兵庫県姫路市余部区上余部50番地 株式会 社東芝姫路半導体工場内 (72)発明者 山本 学 兵庫県姫路市余部区上余部50番地 株式会 社東芝姫路半導体工場内 Ｆターム(参考） 4M104 BB13 BB14 CC01 FF17 HH05 5F047 AA14 BA05 BC02 BC07 BC12 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Takashi Matsuzaki 50, Kamiyube, Yobe-ku, Himeji-shi, Hyogo Pref. Inside the Toshiba Himeji Semiconductor Factory (72) Inventor Isamu Wada 50, Kamiyu, Yobe-ku, Himeji-shi, Hyogo Inside the Toshiba Himeji Semiconductor Factory (72) Inventor: Manabu Yamamoto 50 at the upper part of Yobe-ku, Himeji-shi, Hyogo F-term in the Toshiba Himeji Semiconductor Factory
Claims (4)
れた半導体素子において、 前記裏面側の電極は、 前記シリコン基板の裏面に形成されたバナジウム又はチ
タニウムの第１金属層と、前記第１金属層に積層被着さ
れたニッケル又はニッケル合金の第２金属層と、前記第
２金属層に積層被着された金・ゲルマニウム・アンチモ
ン合金の第３金属層と、前記第３金属層に積層被着され
た金・錫合金の第４金属層とを有し、前記第４金属層を
電極最外面とする構造としたことを特徴とする半導体素
子。1. A semiconductor device having electrodes formed on both front and back surfaces of a silicon substrate, wherein the electrodes on the back surface side include a first metal layer of vanadium or titanium formed on a back surface of the silicon substrate; A second metal layer of nickel or a nickel alloy laminated on the layer, a third metal layer of a gold-germanium-antimony alloy laminated on the second metal layer, and a laminated layer on the third metal layer. And a fourth metal layer of a gold-tin alloy attached thereto, wherein the fourth metal layer is the outermost surface of the electrode.
ホールを介して裏面の外部電極に接続されたセラミック
ス製回路基板と、シリコン基板の表裏両面に電極が形成
された半導体素子とを有し、前記セラミックス製回路基
板の表面に形成された前記回路パターンの素子搭載部上
に前記半導体素子がその裏面電極を介して接合されると
共に、前記回路パターンのボンディング部が前記半導体
素子の表面電極と金属細線を介して接合された半導体装
置であって、 前記セラミックス製回路基板表面上の前記回路パターン
面には、表面層の酸化防止作用を有し且つ前記金属細線
と高密着性を有する金属メッキ層が形成され、前記半導
体素子の裏面電極の電極最外面に、前記金属メッキ層の
異常拡散を阻止するための低融点合金層を形成したこと
を特徴とする半導体装置。2. A ceramic circuit board having a circuit pattern formed on the front surface connected to external electrodes on the back surface through through holes, and a semiconductor element having electrodes formed on both front and back surfaces of a silicon substrate. The semiconductor element is bonded to the element mounting portion of the circuit pattern formed on the surface of the ceramic circuit board via a back electrode, and the bonding portion of the circuit pattern is formed of a metal and a front electrode of the semiconductor element. A semiconductor device joined via fine wires, wherein a metal plating layer having an action of preventing oxidation of a surface layer and having high adhesion to the fine metal wires is provided on the circuit pattern surface on the surface of the ceramic circuit board. Is formed, and a low melting point alloy layer for preventing abnormal diffusion of the metal plating layer is formed on the outermost surface of the back electrode of the semiconductor element. The semiconductor device according to.
タニウムの第１金属層と、前記第１金属層に積層被着さ
れたニッケル又はニッケル合金の第２金属層と、前記第
２金属層に積層被着された金・ゲルマニウム・アンチモ
ン合金の第３金属層と、前記第３金属層に積層被着され
た金・錫合金の第４金属層とを有し、前記第４金属層を
前記低融点合金層とする構造であることを特徴とする請
求項２記載の半導体装置。3. The back electrode of the semiconductor element includes a first metal layer of vanadium or titanium formed on a back surface of the silicon substrate, and a first metal layer of nickel or a nickel alloy laminated on the first metal layer. A two-metal layer, a third metal layer of a gold-germanium-antimony alloy laminated on the second metal layer, and a fourth metal layer of a gold-tin alloy laminated on the third metal layer. 3. The semiconductor device according to claim 2, wherein the semiconductor device has a structure in which the fourth metal layer is the low melting point alloy layer.
数個形成し且つ裏側には表側の前記回路パターンにスル
ーホールを介して接続された電極を規則的に複数個形成
したセラミックス製回路基板に、請求項１記載の半導体
素子を還元性又は不活性雰囲気下の第１の温度で第１の
時間に亘り複数個配置し、 その後に前記複数個の半導体素子を配置したセラミック
ス製回路基板を前記第１の温度よりも高い第２の温度で
第１の時間よりも短い第２の時間に亘り加熱し、 前記セラミックス製回路基板における前記回路パターン
の内部電極と前記半導体素子の表面電極とを金属細線で
接続し、 前記複数個の半導体素子が配置され金属細線で接続され
たセラミックス製回路基板の前記回路パターン形成面全
体を樹脂で封止し、これを個々の半導体装置に分割した
ことを特徴とする半導体装置の製造方法。4. A ceramic circuit board in which a plurality of the same circuit patterns are regularly formed on the front side, and a plurality of electrodes connected to the front side circuit patterns via through holes are regularly formed on the back side. A ceramic circuit board on which a plurality of the semiconductor elements according to claim 1 are arranged at a first temperature under a reducing or inert atmosphere for a first time, and thereafter the plurality of semiconductor elements are arranged. By heating at a second temperature higher than the first temperature for a second time shorter than the first time, the internal electrode of the circuit pattern on the ceramic circuit board and the surface electrode of the semiconductor element are heated. The whole of the circuit pattern forming surface of the ceramic circuit board on which the plurality of semiconductor elements are arranged and connected by the thin metal wires is sealed with a resin, and the individual semiconductor devices are connected with the thin metal wires. A method of manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25190899A JP2001077049A (en) | 1999-09-06 | 1999-09-06 | Semiconductor element, semiconductor device, and manufacture of semiconductor device |
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Publications (1)
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|---|---|
| JP (1) | JP2001077049A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7361996B2 (en) | 2004-09-08 | 2008-04-22 | Denso Corporation | Semiconductor device having tin-based solder layer and method for manufacturing the same |
| US7851910B2 (en) | 2003-04-01 | 2010-12-14 | Infineon Technologies Ag | Diffusion soldered semiconductor device |
-
1999
- 1999-09-06 JP JP25190899A patent/JP2001077049A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7851910B2 (en) | 2003-04-01 | 2010-12-14 | Infineon Technologies Ag | Diffusion soldered semiconductor device |
| US7361996B2 (en) | 2004-09-08 | 2008-04-22 | Denso Corporation | Semiconductor device having tin-based solder layer and method for manufacturing the same |
| US7579212B2 (en) | 2004-09-08 | 2009-08-25 | Denso Corporation | Semiconductor device having tin-based solder layer and method for manufacturing the same |
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