JP2001068967A - Variable resistance circuit, variable filter circuit, adjustment circuit for the circuits and receiver employing these circuits - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a variable resistance circuit with excellent linearity. SOLUTION: A series circuit comprising resistors R24-R20 and drains and sources of MOSFETs (Q24-Q20) is connected between a terminal T21 receiving an input signal and a terminal T22 from which an output signal is extracted. In this case, the resistors R24-R20 are connected to the terminal T21. Applying each of bits b4-b0 of control data D48 respectively to gates of the MODFETs (Q24-Q20) conducts ON/OFF control of the MOSFETs (Q24-Q20). Though the on/off control of the above, a resistance depending on the resistors connected in series with the conductive MOSFETs is obtained between the terminals T21, T22.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、可変抵抗回路、
可変フィルタ回路、それらの調整回路およびこれらを使
用した受信機に関する。The present invention relates to a variable resistance circuit,
The present invention relates to variable filter circuits, their adjustment circuits, and receivers using them.

【０００２】[0002]

【従来の技術】デジタル音声放送として、ヨーロッパで
はＤＡＢ（Ｅｕｒｅｋａ１４７規格にしたがったデジタ
ル音声放送）が採用され、日本ではＩＳＤＢ−Ｔが提案
されている。2. Description of the Related Art As digital audio broadcasting, DAB (digital audio broadcasting according to the Eureka 147 standard) is adopted in Europe, and ISDB-T is proposed in Japan.

【０００３】そして、ＩＳＤＢ−Ｔは、 伝送帯域幅：432 ｋHz（狭帯域ＩＳＤＢ−Ｔのとき） 変調方式 ：ＯＦＤＭ 多重方式 ：ＭＰＥＧ２ を採用することにより、複数チャンネルのデジタルオー
ディオデータやデジタルデータを同時に放送するもので
ある。なお、放送には、狭帯域ＩＳＤＢ−Ｔのとき、現
行のＶＨＦのテレビ放送帯の使用が予定されている。[0003] ISDB-T has a transmission bandwidth of 432 kHz (in the case of narrow-band ISDB-T). Modulation method: OFDM multiplexing method: By adopting MPEG2, digital audio data and digital data of a plurality of channels can be simultaneously transmitted. Broadcast. In the case of narrow-band ISDB-T, the current VHF television broadcasting band is scheduled to be used for broadcasting.

【０００４】[0004]

【発明が解決しようとする課題】ところで、上記のよう
なデジタル音声放送を受信する受信機において、その中
間周波フィルタを、例えば図１１〜図１３に示すような
アクティブフィルタにより構成することが考えられる。By the way, in a receiver for receiving digital audio broadcasting as described above, it is conceivable that the intermediate frequency filter is constituted by, for example, an active filter as shown in FIGS. .

【０００５】ところが、これらのアクティブフィルタ
は、ＩＣ化した場合、その抵抗器およびコンデンサの値
は、相対的には十分な精度とすることができるが、絶対
的には精度を高くすることはできず、値がばらついてし
まう。However, when these active filters are integrated into an IC, the values of the resistors and the capacitors can be relatively sufficiently accurate, but the accuracy cannot be absolutely increased. Values will vary.

【０００６】このため、デジタル音声放送の受信機をＩ
Ｃ化する場合、単純にＩＣ化したのでは、抵抗器および
コンデンサのばらつきのため、中間周波フィルタの通過
帯域（カットオフ周波数）がばらついてしまう。そし
て、中間周波フィルタの通過帯域がばらつくと、受信感
度の低下、妨害特性の低下、デジタルオーディオデータ
のエラーレイトの悪化など、受信性能の低下を招いてし
まう。[0006] For this reason, the digital audio broadcasting receiver is set to I
In the case of using C, if a simple IC is used, the pass band (cutoff frequency) of the intermediate frequency filter varies due to variations in resistors and capacitors. If the pass band of the intermediate frequency filter varies, reception performance deteriorates, such as a decrease in reception sensitivity, a decrease in interference characteristics, and a deterioration in an error rate of digital audio data.

【０００７】また、アクティブフィルタは、図１１〜図
１３に示した回路以外にも各種の回路が考えられている
が、どのアクティブフィルタにおいても、抵抗器および
コンデンサによりカットオフ周波数が決定されるので、
受信機をＩＣ化した場合、やはり中間周波フィルタの通
過特性がばらつき、受信性能の低下を招いてしまう。Various types of active filters are considered in addition to the circuits shown in FIGS. 11 to 13. However, in any active filter, the cutoff frequency is determined by a resistor and a capacitor. ,
When the receiver is formed as an IC, the pass characteristic of the intermediate frequency filter also varies, which causes a decrease in reception performance.

【０００８】そこで、図１１〜図１３などのアクティブ
フィルタの抵抗器を、ＦＥＴのドレイン・ソース間で置
き換え、そのドレイン・ソース間の等価抵抗を調整する
ことにより、必要なカットオフ周波数を得ることが考え
られる。Therefore, the necessary cut-off frequency can be obtained by replacing the resistor of the active filter shown in FIGS. 11 to 13 between the drain and the source of the FET and adjusting the equivalent resistance between the drain and the source. Can be considered.

【０００９】しかし、この方法の場合には、扱うことの
できる信号のレベルが、ドレイン・ソース間の等価抵抗
の非直線性により制限される。また、等価抵抗から発生
するノイズが純抵抗器から発生するノイズよりも大きく
なるので、Ｓ／Ｎが低下するとともに、ダイナミックレ
ンジが狭くなってしまう。そして、デジタル音声放送で
は、信号の振幅および位相の両方を変調しているので、
ダイナミックレンジは一般のアナログ放送以上に必要で
ある。However, in the case of this method, the level of a signal that can be handled is limited by the nonlinearity of the equivalent resistance between the drain and the source. Further, since the noise generated from the equivalent resistance is larger than the noise generated from the pure resistor, the S / N is reduced and the dynamic range is narrowed. And in digital audio broadcasting, since both the amplitude and phase of the signal are modulated,
Dynamic range is required more than general analog broadcasting.

【００１０】さらに、ＦＥＴを可変抵抗器として使用す
る場合、そのゲート電圧が一定であっても、ソース・ゲ
ート間の電圧およびドレイン・ゲート間の電圧によって
もドレイン・ソース間の等価抵抗が変化するので、この
等価抵抗をカットオフ周波数に対応した所定の値に保つ
ために、制御回路が複雑になる。Further, when an FET is used as a variable resistor, the equivalent resistance between the drain and the source changes depending on the voltage between the source and the gate and the voltage between the drain and the gate even if the gate voltage is constant. Therefore, the control circuit becomes complicated in order to keep the equivalent resistance at a predetermined value corresponding to the cutoff frequency.

【００１１】また、アクティブフィルタの抵抗器を例え
ば図１４あるいは図１５に示す可変抵抗回路により実現
し、ＩＣ化したときのカットオフ周波数のばらつきを吸
収することも考えられる。すなわち、図１４の回路にお
いては、端子ｔ11、ｔ12間が抵抗器として作用するとと
もに、その等価抵抗値を電流Ｉ0 の大きさにより変更す
ることができる。It is also conceivable that the resistor of the active filter is realized by, for example, a variable resistor circuit shown in FIG. 14 or FIG. 15 to absorb a variation in cutoff frequency when an IC is formed. That is, in the circuit of FIG. 14, the portion between the terminals t11 and t12 acts as a resistor, and its equivalent resistance value can be changed according to the magnitude of the current I0.

【００１２】さらに、図１５の回路においては、バッフ
ァアンプＰ11〜Ｐ13の利得が１倍とされ、これらバッフ
ァアンプＰ11〜Ｐ13が制御信号により切り換えられる。
したがって、端子ｔ13、ｔ14間は、制御信号により８ス
テップにわたって変化する可変抵抗器として作用する。Further, in the circuit shown in FIG. 15, the gains of the buffer amplifiers P11 to P13 are made to be 1 and these buffer amplifiers P11 to P13 are switched by a control signal.
Therefore, between the terminals t13 and t14 acts as a variable resistor that changes over eight steps by the control signal.

【００１３】ところが、図１４の可変抵抗回路において
は、端子ｔ11、ｔ12間に加わる信号レベルが大きくなる
と、回路の非直線性のため、等価抵抗値が変化してしま
い、フィルタ特性が変化してしまう。そして、このフィ
ルタ特性の変化を軽減しようとすると、等価抵抗値の可
変範囲が狭くなってしまう。つまり、この可変抵抗回路
は、等価抵抗値の可変範囲と取り扱える信号の大きさと
が相反してしまう。However, in the variable resistance circuit shown in FIG. 14, when the signal level applied between the terminals t11 and t12 increases, the equivalent resistance value changes due to the non-linearity of the circuit, and the filter characteristics change. I will. In order to reduce the change in the filter characteristic, the variable range of the equivalent resistance value becomes narrow. That is, in this variable resistance circuit, the variable range of the equivalent resistance value and the magnitude of the signal that can be handled are incompatible.

【００１４】また、図１５の可変抵抗回路においては、
信号レベルがバッファアンプＰ11〜Ｐ13のダイナミック
レンジの範囲内であれば、非直線性の影響が少ない。し
かし、この可変抵抗回路の場合には、アンプＰ11〜Ｐ13
の構成上、ボルテージフォロワが必須であり、低い抵抗
値を必要とするほど、低歪み・低ノイズで大電流駆動が
要求されるなど、そのボルテージフォロワに要求される
特性が厳しくなる。さらに、アンプの動作にも大電流が
必要になるとともに、１つの抵抗器あたりの電流が増加
するので、全体の消費電流も増加してしまう。In the variable resistor circuit shown in FIG.
If the signal level is within the dynamic range of the buffer amplifiers P11 to P13, the influence of the non-linearity is small. However, in the case of this variable resistance circuit, the amplifiers P11 to P13
In the configuration described above, a voltage follower is essential, and the characteristics required for the voltage follower become stricter, such as the lower the resistance value, the higher the required current with low distortion and low noise. In addition, a large current is required for the operation of the amplifier, and the current per one resistor increases, so that the total current consumption also increases.

【００１５】この発明は、以上のような問題点を解決し
ようとするものである。The present invention is to solve the above problems.

【００１６】[0016]

【課題を解決するための手段】この発明においては、例
えば、入力信号の供給される第１の端子と、出力信号を
取り出す第２の端子との間に、抵抗器とＭＯＳ−ＦＥＴ
のドレイン・ソース間との直列回路の複数個が接続され
るとともに、上記抵抗器が上記第１の端子側となるよう
に接続され、上記ＭＯＳ−ＦＥＴのゲートに、制御デー
タの各ビットがそれぞれ供給されて上記ＭＯＳ−ＦＥＴ
はオンオフ制御され、このオンオフ制御により、上記第
１および第２の端子の間に、上記オンとされたＭＯＳ−
ＦＥＴに直列接続されている抵抗器で決まる抵抗値を得
るようにした可変抵抗回路とするものである。したがっ
て、入力信号電圧と抵抗器に流れる電流とが直線関係と
なり、直線性の優れた可変抵抗回路となる。According to the present invention, for example, a resistor and a MOS-FET are provided between a first terminal to which an input signal is supplied and a second terminal from which an output signal is taken.
A plurality of series circuits are connected between the drain and the source, and the resistor is connected so as to be on the first terminal side. Each bit of control data is connected to the gate of the MOS-FET. The above-mentioned MOS-FET
Is turned on and off. By the on / off control, the MOS-ON which is turned on is connected between the first and second terminals.
This is a variable resistance circuit that obtains a resistance value determined by a resistor connected in series to the FET. Therefore, the input signal voltage and the current flowing through the resistor have a linear relationship, and the variable resistor circuit has excellent linearity.

【００１７】[0017]

【発明の実施の形態】〔デジタル音声放送受信機〕デジ
タル音声放送受信機は、例えば図１に示すように構成さ
れる。なお、図１は、狭帯域ＩＳＤＢ−Ｔ用の受信機の
場合であり、スーパーヘテロダイン方式に構成された場
合である。DESCRIPTION OF THE PREFERRED EMBODIMENTS [Digital Audio Broadcast Receiver] A digital audio broadcast receiver is configured as shown in FIG. 1, for example. FIG. 1 shows a case of a receiver for narrow-band ISDB-T, which is a case where the receiver is configured in a superheterodyne system.

【００１８】すなわち、狭帯域ＩＳＤＢ−Ｔの放送波が
アンテナ１１により受信され、この受信信号が電子同調
方式のアンテナ同調回路１２に供給されて目的とする周
波数の受信信号ＳRXが取り出され、この信号ＳRXがＡＧ
Ｃ用の可変利得アンプ１３および電子同調方式の段間同
調回路１４を通じてミキサ回路１５Ｉ、１５Ｑに供給さ
れる。That is, a broadcast wave of a narrow band ISDB-T is received by an antenna 11, and the received signal is supplied to an antenna tuning circuit 12 of an electronic tuning system to extract a reception signal SRX of a target frequency. SRX is AG
It is supplied to mixer circuits 15I and 15Q through a variable gain amplifier 13 for C and an inter-stage tuning circuit 14 of an electronic tuning system.

【００１９】また、ＰＬＬ３１において所定の周波数の
発振信号が形成され、この発振信号が分周回路３２に供
給されて受信信号ＳRXのキャリア周波数（中心周波数）
よりも例えば500 ｋHzだけ高く、かつ、位相が互いに90
°異なる２つの信号に分周され、この分周信号がミキサ
回路１５Ｉ、１５Ｑに局部発振信号として供給される。Further, an oscillation signal having a predetermined frequency is formed in the PLL 31, and this oscillation signal is supplied to the frequency dividing circuit 32, and the carrier frequency (center frequency) of the reception signal SRX is generated.
For example, 500 kHz higher and the phases are 90
The frequency is divided into two different signals, and this divided signal is supplied to the mixer circuits 15I and 15Q as a local oscillation signal.

【００２０】こうして、ミキサ回路１５Ｉ、１５Ｑにお
いて、受信信号ＳRXは位相が互いに90°異なる２つの中
間周波信号ＳIFI 、ＳIFQ （中間周波数は500 ｋHz）、
すなわち、互いに直交するＩ軸およびＱ軸の中間周波信
号ＳIFI 、ＳIFQ に周波数変換される。Thus, in the mixer circuits 15I and 15Q, the received signal SRX has two intermediate frequency signals SIFI and SIFQ (the intermediate frequency is 500 kHz) whose phases are different from each other by 90 °.
That is, the frequency is converted into I-axis and Q-axis intermediate frequency signals SIFI and SIFQ orthogonal to each other.

【００２１】なお、このとき、ＰＬＬ３１から、そのＶ
ＣＯ（図示せず）の可変容量ダイオードに供給される制
御電圧の一部が取り出され、この制御電圧が同調回路１
２、１４に同調電圧として供給され、受信信号ＳRXに対
する同調が実現される。At this time, from the PLL 31, the V
A part of the control voltage supplied to the variable capacitance diode of CO (not shown) is extracted, and this control voltage is supplied to the tuning circuit 1.
2 and 14 are supplied as tuning voltages, and tuning to the received signal SRX is realized.

【００２２】そして、ミキサ回路１５Ｉ、１５Ｑからの
中間周波信号ＳIFI 、ＳIFQ が、ローパスフィルタ１６
Ｉ、１６Ｑを通じて移相回路１７Ｉ、１７Ｑに供給さ
れ、この移相回路１７Ｉ、１７Ｑにおいて、信号ＳIFI
、ＳIFQ は値φ、（φ＋90°）だけそれぞれ移相され
る。そして、この移相後の中間周波信号ＳIFI 、ＳIFQ
が加算回路１８に供給され、加算回路１８からは、イメ
ージ信号成分が相殺された中間周波信号ＳIFが取り出さ
れる。Then, the intermediate frequency signals SIFI, SIFQ from the mixer circuits 15I, 15Q are
I and 16Q to phase shift circuits 17I and 17Q.
, SIFQ are phase shifted by values φ and (φ + 90 °), respectively. Then, the intermediate frequency signals SIFI and SIFQ after this phase shift
Is supplied to the addition circuit 18, from which the intermediate frequency signal SIF from which the image signal component has been canceled is extracted.

【００２３】続いて、この中間周波信号ＳIFが、中間周
波フィルタ用のバンドパスフィルタ１９→ＡＧＣ用の可
変利得アンプ２１→ローパスフィルタ２２の信号ライン
を通じて復調回路２３に供給される。この復調回路２３
は、図示はしないが、ＩＳＤＢ−Ｔの送信時の変調処理
に対応して、複素フーリエ変換、周波数デインターリー
ブ、タイム・デインターリーブ、複数のチャンネルのう
ちの目的とするチャンネルのデジタルオーディオデータ
の選択、エラー訂正およびデータ伸長などの復調処理を
行うものである。Subsequently, the intermediate frequency signal SIF is supplied to a demodulation circuit 23 through a signal line of a band pass filter 19 for an intermediate frequency filter → a variable gain amplifier 21 for an AGC → a low pass filter 22. This demodulation circuit 23
Although not shown, corresponding to the modulation processing at the time of ISDB-T transmission, complex Fourier transform, frequency deinterleaving, time deinterleaving, and selection of digital audio data of a target channel among a plurality of channels are performed. , And performs demodulation processing such as error correction and data decompression.

【００２４】したがって、復調回路２３からは、複数の
番組（チャンネル）のうちの目的とする番組のオーディ
オ信号Ｌ、Ｒが取り出される。Accordingly, from the demodulation circuit 23, audio signals L and R of a target program of a plurality of programs (channels) are extracted.

【００２５】また、このとき、ローパスフィルタ２２か
らの中間周波信号ＳIFがＡＧＣ検波回路３５に供給され
てＡＧＣ電圧Ｖ35が形成され、このＡＧＣ電圧Ｖ35が可
変利得アンプ２１に利得の制御信号として供給される。At this time, the intermediate frequency signal SIF from the low-pass filter 22 is supplied to the AGC detection circuit 35 to form an AGC voltage V35. The AGC voltage V35 is supplied to the variable gain amplifier 21 as a gain control signal. You.

【００２６】さらに、ローパスフィルタ１６Ｉ、１６Ｑ
からの中間周波信号ＳIFI 、ＳIFQがＡＧＣ検波回路３
３に供給されて遅延ＡＧＣ電圧Ｖ33が形成され、このＡ
ＧＣ電圧Ｖ33が加算回路３４に供給されるとともに、Ａ
ＧＣ電圧Ｖ35が加算回路３４に供給される。そして、加
算回路３４からはＡＧＣ電圧Ｖ33、Ｖ35の加算電圧Ｖ34
が取り出され、この電圧Ｖ34が可変利得アンプ１３に利
得の制御信号として供給される。Further, low-pass filters 16I and 16Q
The intermediate frequency signals SIFI and SIFQ from the AGC detector 3
3 to form a delayed AGC voltage V33.
The GC voltage V33 is supplied to the addition circuit 34,
The GC voltage V35 is supplied to the adding circuit 34. The addition circuit 34 outputs the addition voltage V34 of the AGC voltages V33 and V35.
The voltage V34 is supplied to the variable gain amplifier 13 as a gain control signal.

【００２７】したがって、ＡＧＣ電圧Ｖ34により同調回
路１２からの受信信号ＳRXに対してＡＧＣが行われると
ともに、ＡＧＣ電圧Ｖ35によりバンドパスフィルタ１９
からの中間周波信号ＳIFに対してＡＧＣが行われる。Therefore, the AGC is performed on the received signal SRX from the tuning circuit 12 by the AGC voltage V34, and the band pass filter 19 is controlled by the AGC voltage V35.
AGC is performed on the intermediate frequency signal SIF.

【００２８】そして、この受信機によれば、同調回路１
２、１４、ＰＬＬ３１のＶＣＯの共振回路および復調回
路２３を除いて、１チップＩＣ化することができる。According to this receiver, the tuning circuit 1
2, 14, except for the VCO resonance circuit and the demodulation circuit 23 of the PLL 31, a one-chip IC can be formed.

【００２９】〔調整回路〕図１における中間周波フィル
タ用のバンドパスフィルタ１９は、ＩＣ化した場合、上
述のように抵抗器およびコンデンサがばらつくため、そ
の通過帯域がばらついてしまうが、これを自動的に規定
値に調整するため、その調整回路が例えば図２に示すよ
うに構成される。[Adjustment Circuit] The bandpass filter 19 for the intermediate frequency filter shown in FIG. 1 has a resistor and a capacitor that vary as described above when integrated into an IC. The adjustment circuit is configured, for example, as shown in FIG.

【００３０】すなわち、図２において、符号４０は、そ
の調整回路を全体として示し、符号４０Ａは、調整回路
４０のうちのアナログ処理部を示す。このアナログ処理
部４０Ａは、回路４１〜４４を有するものであるが、例
えばＰＬＬ３１の基準信号を分周することにより基準と
なる一定の周波数ｆ31（例えば、１ＭHz）の信号Ｓ31が
形成され、この信号Ｓ31が位相比較回路４１に基準信号
として供給されるとともに、ローパスフィルタ４２に供
給され、このフィルタ４２の出力信号Ｓ42が位相比較回
路４１に供給される。That is, in FIG. 2, reference numeral 40 indicates the adjustment circuit as a whole, and reference numeral 40A indicates the analog processing section of the adjustment circuit 40. The analog processing unit 40A has circuits 41 to 44. For example, by dividing a reference signal of the PLL 31, a signal S31 having a constant frequency f31 (for example, 1 MHz) serving as a reference is formed. S31 is supplied to the phase comparison circuit 41 as a reference signal, and is also supplied to the low-pass filter 42. The output signal S42 of the filter 42 is supplied to the phase comparison circuit 41.

【００３１】この場合、詳細な構成は後述するが、フィ
ルタ４２は、２次のローパスフィルタとされるととも
に、例えば５ビットのデジタルデータ（バイナリコー
ド）Ｄ48により、そのカットオフ周波数ｆ42を変更でき
る可変ローパスフィルタとされる。したがって、フィル
タ４２の位相特性は、図４に示すようになり、カットオ
フ周波数ｆ42において90°の位相遅れを示すとともに、
この90°の位相遅れを示す周波数ｆ42（＝カットオフ周
波数）は、破線あるいは鎖線で示すように変更できるこ
とになる。また、このことにより、信号Ｓ31、Ｓ42の周
波数ｆ31における位相遅れ量を変更できることになる。
つまり、フィルタ４２は、信号Ｓ42から見ると、可変位
相回路でもある。In this case, although a detailed configuration will be described later, the filter 42 is a secondary low-pass filter, and its cutoff frequency f42 can be changed by, for example, 5-bit digital data (binary code) D48. It is a low-pass filter. Accordingly, the phase characteristic of the filter 42 is as shown in FIG. 4, showing a 90 ° phase delay at the cutoff frequency f42,
The frequency f42 (= cutoff frequency) indicating the 90 ° phase delay can be changed as shown by a broken line or a chain line. In addition, this makes it possible to change the phase delay amount of the signals S31 and S42 at the frequency f31.
That is, the filter 42 is also a variable phase circuit when viewed from the signal S42.

【００３２】そして、位相比較回路４１の比較出力がル
ープフィルタ４３に供給されて信号Ｓ31と信号Ｓ42との
位相差に対応したレベルの直流電圧Ｖ43が取り出され、
この電圧Ｖ43がウィンドウコンパレータ回路４４に供給
されて基準電圧（ＶCT±ΔＶ）と比較され、２値の比較
出力Ｓ44が取り出される。この場合、電圧ＶCTは、信号
Ｓ31と信号Ｓ42との位相差が90°のときの電圧Ｖ43に等
しく、電圧ΔＶは、データＤ48の１ＬＳＢに対応する大
きさである。また、比較出力Ｓ44は、 ＶCT−ΔＶ＜Ｖ43＜ＶCT＋ΔＶのとき、Ｓ44＝“Ｌ”レ
ベル Ｖ43≦ＶCT−ΔＶのとき、Ｓ44＝“Ｈ”レベル Ｖ43≧ＶCT＋ΔＶのとき、Ｓ44＝“Ｈ”レベル となるものである。The comparison output of the phase comparison circuit 41 is supplied to the loop filter 43, and a DC voltage V43 having a level corresponding to the phase difference between the signal S31 and the signal S42 is extracted.
This voltage V43 is supplied to the window comparator circuit 44 and compared with the reference voltage (VCT ± ΔV), and a binary comparison output S44 is taken out. In this case, the voltage VCT is equal to the voltage V43 when the phase difference between the signal S31 and the signal S42 is 90 °, and the voltage ΔV has a magnitude corresponding to 1 LSB of the data D48. Further, the comparison output S44 is: S44 = “L” level when VCT−ΔV <V43 <VCT + ΔV, S44 = “H” level when V43 ≦ VCT−ΔV, S44 = “H” level when V43 ≧ VCT + ΔV, It becomes.

【００３３】そして、この比較出力Ｓ44がアンド回路４
５、４７にゲート制御用として供給されるとともに、例
えばＰＬＬ３１の基準信号を分周することにより、所定
の周波数（例えば、1/7 ＭHz）のクロックＰCKが形成さ
れ、このクロックＰCKがアンド回路４５に供給される。
そして、このアンド回路４５の出力パルスＰ45が例えば
４ビットのカウンタ４６にカウント入力として供給され
て1/16の周波数に分周され、その分周パルスがアンド回
路４７に供給される。The comparison output S44 is output to the AND circuit 4
5 and 47 are supplied for gate control, and a clock PCK of a predetermined frequency (for example, 1/7 MHz) is formed by dividing the reference signal of the PLL 31, for example. Supplied to
The output pulse P45 of the AND circuit 45 is supplied as a count input to, for example, a 4-bit counter 46 to divide the frequency into a 1/16 frequency, and the frequency-divided pulse is supplied to the AND circuit 47.

【００３４】そして、アンド回路４７の出力パルスＰ47
が、例えば５ビットのプリセッタブルダウンカウンタ４
８にカウント入力として供給され、そのカウント値がデ
ータＤ48として取り出され、このカウント値Ｄ48が上記
のようにフィルタ４２にそのカットオフ周波数ｆ42およ
び位相遅れ量の調整信号として供給される。The output pulse P47 of the AND circuit 47 is
Is, for example, a 5-bit presettable down counter 4
8 is supplied as a count input, the count value is taken out as data D48, and this count value D48 is supplied to the filter 42 as an adjustment signal for the cutoff frequency f42 and the phase delay amount as described above.

【００３５】さらに、中間周波フィルタ用のバンドパス
フィルタ１９も、デジタルデータにより、その通過帯域
（カットオフ周波数）を変更できる可変バンドパスフィ
ルタとされ、カウンタ４８のカウント値Ｄ48がフィルタ
４２にそのカットオフ周波数の調整信号として供給され
る。Further, the band-pass filter 19 for the intermediate frequency filter is also a variable band-pass filter whose pass band (cut-off frequency) can be changed by digital data, and the count value D48 of the counter 48 is cut by the filter 42. It is supplied as an off-frequency adjustment signal.

【００３６】こうして、回路４１〜４８によりフィード
バックループが構成され、後述から明らかなように、基
準信号Ｓ31の周波数ｆ31を基準として、フィルタ４２、
１９のカットオフ周波数が調整される。そして、この調
整が終了したとき、その状態でアナログ処理部４０Ａの
動作を停止させるため、さらに、次のように構成され
る。In this manner, a feedback loop is formed by the circuits 41 to 48, and as will be apparent from the description below, the filter 42 and the filter 42, based on the frequency f31 of the reference signal S31.
Nineteen cutoff frequencies are adjusted. When the adjustment is completed, the operation of the analog processing unit 40A is stopped in that state, so that the configuration is further configured as follows.

【００３７】すなわち、受信機のシステムコントローラ
（図示せず）において、調整信号ＳADJ が形成される。
この調整信号ＳADJ は、電源の投入時のように、バンド
パスフィルタ１９の通過帯域を調整する必要があると
き、例えば図３Ａに示すように、期間ｔ1 〜ｔ4 にわた
って“Ｈ”レベルとなり、他の期間には“Ｌ”レベルと
なる信号である。That is, the adjustment signal SADJ is formed in a system controller (not shown) of the receiver.
When it is necessary to adjust the pass band of the band-pass filter 19, for example, when the power is turned on, as shown in FIG. 3A, for example, as shown in FIG. This signal is at the “L” level during the period.

【００３８】そして、この信号ＳADJ がアンド回路５１
に供給され、そのアンド出力Ｓ51が電源回路５２に制御
信号として供給される。この電源回路５２は、調整回路
４０のアナログ処理部４０Ａのためのものであり、Ｓ51
＝“Ｈ”のとき、電源回路５２から直流電圧Ｖ52が出力
され、この電圧Ｖ52がアナログ処理部４０Ａにその動作
電圧として供給される。The signal SADJ is supplied to the AND circuit 51.
The AND output S51 is supplied to the power supply circuit 52 as a control signal. This power supply circuit 52 is for the analog processing section 40A of the adjustment circuit 40, and S51
When "H", a DC voltage V52 is output from the power supply circuit 52, and this voltage V52 is supplied to the analog processing unit 40A as its operating voltage.

【００３９】さらに、調整信号ＳADJ がカウンタ４８に
プリセット信号として供給され、信号ＳADJ の立ち上が
りによりカウンタ４８のカウント値は最大値“１１１１
１”にプリセットされる。また、調整信号ＳADJ が遅延
回路５３に供給され、例えば図３Ｂに示すような信号、
すなわち、信号ＳADJ が立ち上がってから所定の期間τ
だけ遅れて立ち上がり、信号ＳADJ の立ち下がりにより
立ち下がる信号Ｓ53が形成され、この信号Ｓ53がカウン
タ４８にカウントの許可信号として供給されるととも
に、ナンド回路５４に供給される。Further, the adjustment signal SADJ is supplied to the counter 48 as a preset signal, and the count value of the counter 48 is increased to "1111" by the rise of the signal SADJ.
The adjustment signal SADJ is supplied to the delay circuit 53, for example, as shown in FIG.
That is, for a predetermined period τ after the rise of the signal SADJ.
A signal S53, which rises with a delay and falls due to the fall of the signal SADJ, is formed. This signal S53 is supplied to the counter 48 as a count permission signal and to the NAND circuit 54.

【００４０】また、ウィンドウコンパレータ回路４４の
比較出力Ｓ44が、インバータ５５を通じてナンド回路５
４に供給され、そのナンド出力Ｓ54がアンド回路５１に
供給される。さらに、アンド回路５１のアンド出力Ｓ51
がウィンドウコンパレータ回路４４にリセット信号とし
て供給される。The comparison output S44 of the window comparator circuit 44 is supplied to the NAND circuit 5 through an inverter 55.
4 and its NAND output S54 is supplied to the AND circuit 51. Further, an AND output S51 of the AND circuit 51
Is supplied to the window comparator circuit 44 as a reset signal.

【００４１】このような構成において、図３Ａに示すよ
うに、時点ｔ1 には調整信号ＳADJが“Ｌ”レベルであ
るとする。すると、アンド出力Ｓ51が“Ｌ”レベルなの
で、図３Ｄに示すように、電源回路５２の出力電圧Ｖ52
は出力されず、アナログ処理部４０Ａは動作を停止して
いる。In such a configuration, as shown in FIG. 3A, it is assumed that the adjustment signal SADJ is at "L" level at time t1. Then, since the AND output S51 is at the "L" level, as shown in FIG. 3D, the output voltage V52 of the power supply circuit 52 is output.
Is not output, and the analog processing unit 40A stops operating.

【００４２】また、アナログ処理部４０Ａに電源電圧が
供給されていないときには、図３Ｃに示すように、比較
出力Ｓ44は“Ｌ”レベルであり、したがって、図３Ｅ、
Ｆに示すように、パルスＰ45、Ｐ47は出力されていない
ので、カウンタ４８のカウントは行われていない。When the power supply voltage is not supplied to the analog processing section 40A, the comparison output S44 is at the "L" level as shown in FIG. 3C.
As shown in F, since the pulses P45 and P47 are not output, the counter 48 does not count.

【００４３】さらに、調整信号ＳADJ が“Ｌ”レベルな
ので、図３Ｂに示すように、信号Ｓ53も“Ｌ”レベルと
なっているとともに、これによりナンド出力Ｓ54は
“Ｈ”レベルである。Further, since the adjustment signal SADJ is at the "L" level, the signal S53 is also at the "L" level as shown in FIG. 3B, whereby the NAND output S54 is at the "H" level.

【００４４】しかし、時点ｔ1 に調整信号ＳADJ が
“Ｈ”レベルになると、このとき、Ｓ53＝“Ｌ”であ
り、Ｓ54＝“Ｈ”なので、Ｓ51＝“Ｈ”となり、電源回
路５２からは電圧Ｖ52が出力されるようになる。したが
って、時点ｔ1 から電圧Ｖ52がアナログ処理部４０Ａに
動作電圧として供給されるようになり、時点ｔ1 からア
ナログ処理部４０Ａは動作を開始する。However, when the adjustment signal SADJ goes to the "H" level at the time t1, at this time, S53 = "L" and S54 = "H", so that S51 = "H", and the voltage from the power supply circuit 52 is V52 is output. Accordingly, the voltage V52 is supplied to the analog processing section 40A as an operating voltage from the time point t1, and the analog processing section 40A starts operating from the time point t1.

【００４５】ただし、アナログ処理部４０Ａは、動作電
圧が供給されるようになった直後は、動作が安定してい
ない。そして、時点ｔ1 から期間τが経過した時点ｔ2
に、動作が安定する（期間τは、そのような長さに設定
されるものであり、例えばτ＝200 μ秒）。However, the operation of the analog processing section 40A is not stable immediately after the operation voltage is supplied. Then, at the time t2 when the period τ has elapsed from the time t1
Then, the operation is stabilized (the period τ is set to such a length, for example, τ = 200 μsec).

【００４６】また、調整信号ＳADJ が“Ｈ”レベルにな
ると、この信号ＳADJ の立ち上がりによりカウンタ４８
には最大値“１１１１１”がプリセットされ、Ｄ48＝
“１１１１１”となる。そして、このカウント値Ｄ48が
フィルタ４２にカットオフ周波数ｆ42の調整信号として
供給されているので、フィルタ４２のカットオフ周波数
ｆ42は、カウント値Ｄ48に対応して例えば最高値とな
る。When the adjustment signal SADJ goes to "H" level, the rising edge of the signal SADJ causes the counter 48 to output a signal.
Is preset with a maximum value “11111”, and D48 =
It becomes “11111”. Since the count value D48 is supplied to the filter 42 as an adjustment signal of the cutoff frequency f42, the cutoff frequency f42 of the filter 42 becomes, for example, the highest value corresponding to the count value D48.

【００４７】すると、このカットオフ周波数ｆ42は、一
般に基準信号Ｓ31の周波数ｆ31とは異なっているので、
比較出力Ｓ44は“Ｈ”レベルとなる。この結果、アンド
回路４５からパルスＰ45が出力されるようになるととも
に、アンド回路４７からパルスＰ47が出力されるにな
り、このパルスＰ47がカウンタ４８にカウント入力とし
て供給されるようになる。Then, since this cutoff frequency f42 is generally different from the frequency f31 of the reference signal S31,
The comparison output S44 becomes "H" level. As a result, the pulse P45 is output from the AND circuit 45, and the pulse P47 is output from the AND circuit 47. This pulse P47 is supplied to the counter 48 as a count input.

【００４８】そして、時点ｔ2 になると、アナログ処理
部４０Ａの動作が安定するが、このとき、信号Ｓ53が
“Ｈ”レベルになるので、カウンタ４８におけるダウン
カウントが許可される。したがって、時点ｔ2 から、カ
ウンタ４８のカウント値Ｄ48は最大値“１１１１１”か
ら次第に小さくなっていき、これに対応してフィルタ４
２のカットオフ周波数ｆ42も最高値から次第に低くなっ
ていく。Then, at time t2, the operation of the analog processing section 40A is stabilized. At this time, the signal S53 goes to "H" level, so that the down-counting in the counter 48 is permitted. Therefore, from time t2, the count value D48 of the counter 48 gradually decreases from the maximum value "11111".
The cutoff frequency f42 of No. 2 also gradually decreases from the maximum value.

【００４９】そして、時点ｔ3 に、フィルタ４２のカッ
トオフ周波数ｆ42が基準信号Ｓ31の周波数ｆ31に等しく
なると（厳密には言えば、フィルタ４２のカットオフ周
波数が基準信号Ｓ31の周波数に対して規定の許容範囲
（データＤ48の１ＬＳＢに対応する周波数範囲）に入っ
たとすれば）、このとき、信号Ｓ31に対する信号Ｓ42の
位相遅れ量θが90°となるので、Ｖ43＝ＶCTとなり、こ
の結果、Ｓ44＝“Ｌ”となる。When the cutoff frequency f42 of the filter 42 becomes equal to the frequency f31 of the reference signal S31 at time t3 (strictly speaking, the cutoff frequency of the filter 42 is At this time, the phase delay amount θ of the signal S42 with respect to the signal S31 is 90 °, so that V43 = VCT, and as a result, S44 = It becomes “L”.

【００５０】すると、アンド回路４５からパルスＰ45が
出力されなくなるとともに、アンド回路４７からもパル
スＰ47が出力されなくなり、カウンタ４８のカウントは
停止する。つまり、フィルタ４２のカットオフ周波数ｆ
42が基準信号Ｓ31の周波数ｆ31に等しくなったとき、カ
ウンタ４８のカウントはそのときのカウント値で停止す
る。Then, the pulse P45 is no longer output from the AND circuit 45 and the pulse P47 is no longer output from the AND circuit 47, and the counter 48 stops counting. That is, the cutoff frequency f of the filter 42
When 42 becomes equal to the frequency f31 of the reference signal S31, the count of the counter 48 stops at the count value at that time.

【００５１】また、Ｓ44＝“Ｌ”になると、インバータ
５５の出力が“Ｈ”レベルになるとともに、このとき、
Ｓ53＝“Ｈ”なので、ナンド出力Ｓ54は“Ｌ”レベルと
なる。この結果、Ｓ51＝“Ｌ”となるので、電源回路５
２からは電源電圧Ｖ52が出力されなくなり、アナログ処
理部４０Ａは動作を停止する。When S44 = “L”, the output of the inverter 55 goes to “H” level.
Since S53 = “H”, the NAND output S54 goes to “L” level. As a result, S51 = “L”, so that the power supply circuit 5
2, the power supply voltage V52 is not output, and the analog processing unit 40A stops operating.

【００５２】そして、時点ｔ4 になると、調整信号ＳAD
J も“Ｌ”レベルとなり、これにより信号Ｓ53も“Ｌ”
レベルとなる。なお、この時点ｔ4 以後は時点ｔ1 以前
と同じである。Then, at time t4, the adjustment signal SAD
J is also at the "L" level, and the signal S53 is also at the "L" level.
Level. The time after the time t4 is the same as that before the time t1.

【００５３】また、カウンタ４８のカウントは時点ｔ3
に停止したが、この停止により時点ｔ3 におけるカウン
ト値Ｄ48は、時点ｔ3 以後も保持されている。したがっ
て、フィルタ４２のカットオフ周波数ｆ42は、時点ｔ3
以後も、基準信号Ｓ31の周波数ｆ31に等しい周波数に保
持されている。The counter 48 counts at time t3.
As a result, the count value D48 at the time point t3 is maintained after the time point t3. Therefore, the cut-off frequency f42 of the filter 42 is equal to the time t3
Thereafter, the frequency is maintained at a frequency equal to the frequency f31 of the reference signal S31.

【００５４】そして、このとき、フィルタ１９にもカウ
ント値Ｄ48が調整信号として供給されているので、フィ
ルタ１９の通過帯域（カットオフ周波数）も、基準信号
Ｓ31の周波数ｆ31に対応した周波数となっているととも
に、その通過帯域は時点ｔ3以後も保持される。At this time, since the count value D48 is also supplied to the filter 19 as an adjustment signal, the pass band (cutoff frequency) of the filter 19 also becomes a frequency corresponding to the frequency f31 of the reference signal S31. At the same time, the pass band is maintained after time t3.

【００５５】こうして、上述の調整回路４０によれば、
バンドパスフィルタ１９の通過帯域を基準信号Ｓ31の周
波数ｆ31を基準にして目的とする通過帯域に調整するこ
とができる。そして、その場合、特に上述の調整回路４
０によれば、フィルタ１９の調整後は、アナログ処理部
４０Ａの動作電圧を切ることができるので、消費電流を
低減することができる。Thus, according to the adjustment circuit 40 described above,
The pass band of the band-pass filter 19 can be adjusted to a target pass band with reference to the frequency f31 of the reference signal S31. In that case, in particular, the adjustment circuit 4 described above is used.
According to 0, the operating voltage of the analog processing unit 40A can be cut off after the adjustment of the filter 19, so that the current consumption can be reduced.

【００５６】また、フィルタ１９の調整後は、アナログ
処理部４０Ａは電力消費が停止しているとともに、回路
４５〜４８、５１〜５５における信号も“Ｌ”レベルあ
るいは“Ｈ”レベルに固定されているので、放送の受信
にノイズ妨害を与えることがない。After the adjustment of the filter 19, the power consumption of the analog processing section 40A is stopped, and the signals in the circuits 45 to 48 and 51 to 55 are also fixed at the "L" level or the "H" level. So that it does not interfere with the reception of the broadcast.

【００５７】さらに、フィルタ１９の通過帯域は、一度
調整すると、電源をオフにしないかぎり、カウンタ４８
により保持され、放送の受信中に再調整をする必要がな
い。また、ループフィルタ４３のために大容量のコンデ
ンサをＩＣに外付けする必要もない。さらに、フィルタ
１９の通過帯域の基準となる基準信号Ｓ31は、ＰＬＬ３
１の基準信号から形成することができるので、あるいは
ＰＬＬ３１の基準信号の形成回路と、基準信号Ｓ31の形
成回路とを共用することができるので、部品点数の増加
がない。Further, once the pass band of the filter 19 is adjusted, the counter 48 is adjusted unless the power is turned off.
And there is no need to readjust during broadcast reception. Also, there is no need to externally attach a large-capacity capacitor to the IC for the loop filter 43. Further, the reference signal S31 serving as a reference for the pass band of the filter 19 is a PLL3
Since it can be formed from one reference signal, or because the circuit for forming the reference signal of the PLL 31 and the circuit for forming the reference signal S31 can be shared, the number of components does not increase.

【００５８】〔ローパスフィルタ４２〕ローパスフィル
タ４２は、例えば図５に示すように、バイカッド型に構
成することができる。すなわち、入力端子Ｔ11が、後述
する可変抵抗回路ＶＲ11を通じてオペアンプＡ11の反転
入力端に接続され、その出力端と反転入力端との間に、
コンデンサＣ11と可変抵抗回路ＶＲ12との並列回路が接
続される。[Low-Pass Filter 42] The low-pass filter 42 can be of a biquad type as shown in FIG. 5, for example. That is, the input terminal T11 is connected to the inverting input terminal of the operational amplifier A11 through the variable resistor circuit VR11 described later, and between the output terminal and the inverting input terminal.
A parallel circuit of a capacitor C11 and a variable resistance circuit VR12 is connected.

【００５９】また、オペアンプＡ11の出力端が、可変抵
抗回路ＶＲ13を通じてオペアンプアンプＡ12の反転入力
端に接続され、このオペアンプＡ12の出力端が出力端子
Ｔ12に接続されるとともに、その出力端と反転入力端と
の間に、コンデンサＣ12が接続される。The output terminal of the operational amplifier A11 is connected to the inverting input terminal of the operational amplifier A12 through the variable resistor circuit VR13. The output terminal of the operational amplifier A12 is connected to the output terminal T12. The capacitor C12 is connected between the terminals.

【００６０】さらに、オペアンプＡ12の出力端が抵抗器
Ｒ11を通じてオペアンプＡ13の反転入力端に接続され、
このオペアンプＡ13の出力端と反転入力端との間に、抵
抗器Ｒ12が接続され、その出力端が可変抵抗回路ＶＲ14
を通じてオペアンプＡ11の反転入力端に接続される。Further, the output terminal of the operational amplifier A12 is connected to the inverting input terminal of the operational amplifier A13 through the resistor R11,
A resistor R12 is connected between the output terminal and the inverting input terminal of the operational amplifier A13, and the output terminal thereof is connected to a variable resistance circuit VR14.
To the inverting input terminal of the operational amplifier A11.

【００６１】そして、データ（カウント値）Ｄ48が制御
端子Ｔ13を通じて可変抵抗回路ＶＲ11〜ＶＲ14にその制
御信号として供給される。また、オペアンプＡ11〜Ａ13
の非反転入力端は接地される。Then, the data (count value) D48 is supplied as a control signal to the variable resistance circuits VR11 to VR14 through the control terminal T13. Also, operational amplifiers A11 to A13
Are connected to ground.

【００６２】このような構成によれば、この回路は、２
次のローパスフィルタとして動作するとともに、そのカ
ットオフ周波数ｆ42および位相遅れ量をデータＤ48によ
り変更することができる。そして、そのとき、ＩＣ化が
容易である。According to such a configuration, this circuit has
While operating as the next low-pass filter, the cutoff frequency f42 and the phase delay amount can be changed by the data D48. Then, at that time, the integration into an IC is easy.

【００６３】〔可変抵抗回路ＶＲ11〜ＶＲ14〕可変抵抗
回路ＶＲ11〜ＶＲ14のそれぞれは、例えば図６に示すよ
うに構成することができる。すなわち、端子Ｔ21と端子
Ｔ22との間に、抵抗器Ｒ25が接続されるとともに、抵抗
器Ｒ24〜Ｒ20と、ＭＯＳ−ＦＥＴ（Ｑ24〜Ｑ20）のドレ
イン・ソース間との各直列回路が接続される。また、Ｆ
ＥＴ（Ｑ24〜Ｑ20）のゲートに、データＤ48のビットｂ
4 〜ｂ0 がそれぞれ供給される。[Variable resistance circuits VR11 to VR14] Each of the variable resistance circuits VR11 to VR14 can be configured as shown in FIG. 6, for example. That is, the resistor R25 is connected between the terminal T21 and the terminal T22, and each series circuit of the resistors R24 to R20 and the drain-source of the MOS-FET (Q24 to Q20) is connected. . Also, F
The bit b of data D48 is applied to the gate of ET (Q24 to Q20).
4 to b0 are supplied.

【００６４】そして、この可変抵抗回路ＶＲ11〜ＶＲ14
が、図５のフィルタ４２に使用される場合、可変抵抗回
路ＶＲ11、ＶＲ13は、端子Ｔ21が前段側、端子Ｔ22が後
段側となるように接続され、可変抵抗回路ＶＲ12、ＶＲ
14は、端子Ｔ21が後段側、端子Ｔ22が前段側となるよう
に接続される。すなわち、可変抵抗回路ＶＲ11〜ＶＲ14
をそれぞれ流れる信号から見て、端子Ｔ21が入力側とな
り、端子Ｔ22が出力側となるように接続される。The variable resistance circuits VR11 to VR14
Is used in the filter 42 of FIG. 5, the variable resistance circuits VR11 and VR13 are connected such that the terminal T21 is on the front stage and the terminal T22 is on the rear stage, and the variable resistance circuits VR12 and VR13 are connected.
The terminal 14 is connected such that the terminal T21 is on the rear stage and the terminal T22 is on the front stage. That is, the variable resistance circuits VR11 to VR14
Are connected such that the terminal T21 is on the input side and the terminal T22 is on the output side, as viewed from the signals flowing through the terminals.

【００６５】また、抵抗器Ｒ24〜Ｒ20の抵抗値は、ビッ
トｂ4 〜ｂ0 の重みに対応して Ｒ24＝２・ＲEF Ｒ23＝４・ＲEF Ｒ22＝８・ＲEF R21＝16・ＲEF Ｒ20＝32・ＲEF ただし、ＲEFは基準値とされる。さらに、目的とする抵
抗値を値Ｒ0 とすれば、 ＲEF＝1.5 ・Ｒ0 Ｒ25＝ＲEF とされる。The resistance values of the resistors R24 to R20 correspond to the weights of the bits b4 to b0 as follows: R24 = 2 · REF R23 = 4 · REF R22 = 8 · REF R21 = 16 · REF R20 = 32 · REF However, REF is a reference value. Further, assuming that the desired resistance value is a value R0, REF = 1.5.R0 R25 = REF.

【００６６】例えば、端子Ｔ21と端子Ｔ22との間に、２
ｋΩ（＝Ｒ0 ）を中心とし、1.5 ｋΩ〜３ｋΩの間を変
化する抵抗値を得る場合には、抵抗器Ｒ25〜Ｒ20の抵抗
値は、 Ｒ25＝３ｋΩ Ｒ24＝６ｋΩ Ｒ23＝12ｋΩ Ｒ22＝24ｋΩ Ｒ21＝48ｋΩ Ｒ20＝96ｋΩ とされる。For example, between the terminal T21 and the terminal T22,
To obtain a resistance value varying from 1.5 kΩ to 3 kΩ with kΩ (= R0) as the center, the resistance values of the resistors R25 to R20 are as follows: R25 = 3 kΩ R24 = 6 kΩ R23 = 12 kΩ R22 = 24 kΩ R21 = 48 kΩ R20 = 96 kΩ.

【００６７】さらに、ＦＥＴ（Ｑ24〜Ｑ20）のゲート幅
Ｗ24〜Ｗ20もビットｂ5 〜ｂ0 の重みに対応して、例え
ば Ｗ24＝32μｍ Ｗ23＝16μｍ Ｗ22＝８μｍ Ｗ21＝４μｍ Ｗ20＝２μｍ とされる。Further, the gate widths W24 to W20 of the FETs (Q24 to Q20) are set to, for example, W24 = 32 μm W23 = 16 μm W22 = 8 μm W21 = 4 μm W20 = 2 μm in accordance with the weight of the bits b5 to b0.

【００６８】このような構成において、データＤ48がｂ
4 〜ｂ0 ＝“０００００”のときには、すべてのＦＥＴ
（Ｑ24〜Ｑ20）がオフとなるので、端子Ｔ21と端子Ｔ22
との間には、抵抗器Ｒ25だけが接続されたことになり、
端子Ｔ21、Ｔ22間の抵抗値は３ｋΩ（＝Ｒ25）となる。In such a configuration, data D48 is b
When 4 to b0 = "00000", all FETs
(Q24 to Q20) are turned off, so that the terminals T21 and T22
Means that only the resistor R25 is connected,
The resistance value between the terminals T21 and T22 is 3 kΩ (= R25).

【００６９】しかし、データＤ48がｂ4 〜ｂ0 ＝“００
００１”のときには、ＦＥＴ（Ｑ24〜Ｑ21）がオフ、Ｆ
ＥＴ（Ｑ20）がオンとなるので、端子Ｔ21と端子Ｔ22と
の間には、抵抗器Ｒ25と抵抗器Ｒ20とが並列接続された
ことになり、端子Ｔ21、Ｔ22間の抵抗値は抵抗器Ｒ25、
Ｒ20の並列値（３ｋΩ‖96ｋΩ）となる。However, when the data D48 is b4 to b0 = "00"
001 ", the FETs (Q24 to Q21) are off and F
Since the ET (Q20) is turned on, the resistor R25 and the resistor R20 are connected in parallel between the terminal T21 and the terminal T22, and the resistance between the terminals T21 and T22 is equal to the resistance of the resistor R25. ,
This is the parallel value of R20 (3 kΩｋ96 kΩ).

【００７０】さらに、データＤ48がｂ4 〜ｂ0 ＝“００
０１０”のときには、ＦＥＴ（Ｑ24〜Ｑ22、Ｑ20）がオ
フ、ＦＥＴ（Ｑ21）がオンとなるので、端子Ｔ21と端子
Ｔ22との間には、抵抗器Ｒ25と抵抗器Ｒ21とが並列接続
されたことになり、端子Ｔ21、Ｔ22間の抵抗値は抵抗器
Ｒ25、Ｒ20の並列値（３ｋΩ‖48ｋΩ）となる。Further, the data D48 is b4 to b0 = “00”.
In the case of "010", the FETs (Q24 to Q22, Q20) are turned off and the FET (Q21) is turned on, so that the resistor R25 and the resistor R21 are connected in parallel between the terminal T21 and the terminal T22. That is, the resistance value between the terminals T21 and T22 is the parallel value of the resistors R25 and R20 (3 kΩ‖48 kΩ).

【００７１】以下同様に、データＤ48が１ＬＳＢ大きく
なるごとに、端子Ｔ21、Ｔ22間には、96ｋΩずつ並列に
接続されていく。そして、データＤ48がｂ4 〜ｂ0 ＝
“１１１１１”のときには、すべてのＦＥＴ（Ｑ24〜Ｑ
20）がオンとなるので、端子Ｔ21と端子Ｔ22との間に
は、すべての抵抗器Ｒ25〜Ｒ20が並列接続されることに
なり、端子Ｔ21、Ｔ22間の抵抗値は、抵抗器Ｒ25〜Ｒ20
の並列値である約1.5 ｋΩとなる。Similarly, every time the data D48 increases by 1 LSB, a connection of 96 kΩ is made in parallel between the terminals T21 and T22. Then, the data D48 becomes b4 to b0 =
When "11111", all the FETs (Q24 to Q24
20) is turned on, so that all the resistors R25 to R20 are connected in parallel between the terminal T21 and the terminal T22, and the resistance between the terminals T21 and T22 is equal to the resistance of the resistors R25 to R20.
Is about 1.5 kΩ, which is the parallel value of

【００７２】したがって、端子Ｔ21と端子Ｔ22との間の
抵抗値は、３ｋΩ〜約1.5 ｋΩの間を32ステップにわた
って変化することなり、この回路は、可変抵抗回路ＶＲ
11（ＶＲ12〜ＶＲ14）として動作する。Accordingly, the resistance value between the terminal T21 and the terminal T22 changes between 3 kΩ and about 1.5 kΩ over 32 steps, and this circuit is a variable resistance circuit VR.
11 (VR12 to VR14).

【００７３】そして、これら可変抵抗回路ＶＲ11〜ＶＲ
14をローパスフィルタ４２に使用する場合、可変抵抗回
路ＶＲ11〜ＶＲ14をそれぞれ流れる信号から見て、端子
Ｔ21が入力側となり、端子Ｔ22が出力側となるように接
続しているので、以下に述べるように、入力信号により
抵抗値の変化することがない。The variable resistance circuits VR11 to VR11
When 14 is used for the low-pass filter 42, the terminal T21 is connected to the input side and the terminal T22 is connected to the output side when viewed from the signals flowing through the variable resistance circuits VR11 to VR14. In addition, the resistance value does not change due to the input signal.

【００７４】すなわち、図６の可変抵抗回路ＶＲ11のう
ち、説明のため、抵抗器Ｒ25、Ｒ24およびＦＥＴ（Ｑ2
4）を抜き出して示すと、図７Ａのとおりである。な
お、符号Ｅinは入力信号電圧、符号ＶS はバイアス電
圧、符号ＲL は負荷を示す。また、符号Ｑ41、Ｑ42は、
カウンタ４８のビットｂ4 の出力部を構成するＦＥＴで
ある。これに対して、図７Ｂは、抵抗器Ｒ24をＦＥＴ
（Ｑ24）のソースと出力端子Ｔ22との間に接続した場合
である。That is, of the variable resistance circuit VR11 shown in FIG. 6, the resistors R25 and R24 and the FET (Q2
FIG. 7A shows the extracted 4). Note that reference symbol Ein indicates an input signal voltage, reference symbol VS indicates a bias voltage, and reference symbol RL indicates a load. The symbols Q41 and Q42 are
This is an FET constituting an output section of the bit b4 of the counter 48. On the other hand, FIG. 7B shows that the resistor R24 is connected to the FET.
This is the case where connection is made between the source of (Q24) and the output terminal T22.

【００７５】すると、図７Ｂの接続の場合には、入力信
号電圧Ｅinに近い値が、そのままコモンモードとしてＦ
ＥＴ（Ｑ24）のソース・ゲート間およびドレイン・ゲー
ト間に印加されるので、ソース・ドレイン間の電圧は、
抵抗器Ｒ24とＦＥＴ（Ｑ24）のオン抵抗とにより分割さ
れた小さな値となる。この結果、図８に曲線Ｂとして示
すように、入力信号電圧ＥinとＦＥＴ（Ｑ24）に流れる
電流Ｉ24との間に非直線性を生じてしまう。Then, in the case of the connection of FIG. 7B, a value close to the input signal voltage Ein is used as the common mode as F
Since the voltage is applied between the source and the gate and between the drain and the gate of the ET (Q24), the voltage between the source and the drain is
It is a small value divided by the resistor R24 and the on-resistance of the FET (Q24). As a result, as shown as a curve B in FIG. 8, a non-linearity occurs between the input signal voltage Ein and the current I24 flowing through the FET (Q24).

【００７６】しかし、図７Ａの接続の場合には、ＦＥＴ
（Ｑ24）が、コモンモードでの電圧が０に近い電位の端
子に接続されているので、入力信号電圧ＥinとＦＥＴ
（Ｑ24）に流れる電流Ｉ24との関係は、図８に直線Ａと
して示すように直線になる。However, in the case of the connection shown in FIG.
(Q24) is connected to a terminal having a potential close to 0 in the common mode, so that the input signal voltage Ein and the FET
The relationship with the current I24 flowing through (Q24) is a straight line as shown as a straight line A in FIG.

【００７７】したがって、レベルの大きい信号を扱って
も、振幅や位相に歪みを生じることがないので、デジタ
ル音声放送が信号の振幅および位相の両方を変調してい
ても、デジタルデータを確実に得ることができる。ま
た、制御回路が複雑になることもない。さらに、消費電
力が増加することもない。Therefore, even if a signal having a large level is handled, no distortion occurs in the amplitude and phase, so that digital data can be reliably obtained even if digital audio broadcasting modulates both the amplitude and the phase of the signal. be able to. Further, the control circuit does not become complicated. Further, power consumption does not increase.

【００７８】また、ＦＥＴ（Ｑ24〜Ｑ20）のゲート幅Ｗ
24〜Ｗ20をビットｂ5 〜ｂ0 の重みに対応して違えてい
るので、ＦＥＴ（Ｑ24〜Ｑ20）のオン抵抗を抵抗器Ｒ24
〜Ｒ20に比例させることができ、そのオン抵抗がばらつ
いても、端子Ｔ21、Ｔ22間の抵抗値が切り換わるときの
ステップの直線性を確保することができる。Further, the gate width W of the FETs (Q24 to Q20)
Since 24 to W20 are different depending on the weights of bits b5 to b0, the on-resistance of the FET (Q24 to Q20) is changed by the resistor R24.
R20, the linearity of the step when the resistance value between the terminals T21 and T22 switches can be ensured even if the on-resistance varies.

【００７９】〔バンドパスフィルタ１９〕バンドパスフ
ィルタ１９は、例えば図９および図１０に示すように、
複数のフィルタを縦続接続することにより構成すること
ができる。なお、図９および図１０においては、紙面の
都合でバンドパスフィルタ１９を２分割して示すもの
で、図９に図１０が続く。[Band Pass Filter 19] The band pass filter 19 is, for example, as shown in FIG. 9 and FIG.
It can be configured by connecting a plurality of filters in cascade. 9 and 10 show the bandpass filter 19 divided into two parts for the sake of space, and FIG. 10 is followed by FIG.

【００８０】そして、この図９および図１０において、
オペアンプＡ31、可変抵抗回路ＶＲ31、ＶＲ32およびコ
ンデンサによりバンドパスフィルタ９３が構成され、加
算回路１８（図１参照）から中間周波信号ＳIFが供給さ
れる。そして、このフィルタ９３の出力信号が、ローパ
スフィルタ９４、９５に順に供給される。この場合、ロ
ーパスフィルタ９４は、オペアンプＡ41〜Ａ43、可変抵
抗回路ＶＲ41〜ＶＲ44、抵抗器およびコンデンサにより
バイカッド型に構成され、ローパスフィルタ９５も、オ
ペアンプＡ51〜Ａ53、可変抵抗回路ＶＲ51〜ＶＲ54、抵
抗器およびコンデンサによりバイカッド型に構成され
る。Then, in FIGS. 9 and 10,
A band-pass filter 93 is formed by the operational amplifier A31, the variable resistance circuits VR31 and VR32, and the capacitor, and the intermediate frequency signal SIF is supplied from the addition circuit 18 (see FIG. 1). The output signal of the filter 93 is supplied to low-pass filters 94 and 95 in order. In this case, the low-pass filter 94 is configured in a biquad type by operational amplifiers A41 to A43, variable resistance circuits VR41 to VR44, resistors and capacitors, and the low-pass filter 95 is also composed of operational amplifiers A51 to A53, variable resistance circuits VR51 to VR54, and resistors. And a capacitor.

【００８１】さらに、フィルタ９５の出力信号がハイパ
スフィルタ９６に供給される。このフィルタ９６は、オ
ペアンプＡ61、可変抵抗回路ＶＲ61、ＶＲ62およびコン
デンサにより多重帰還型に構成され、その出力信号がフ
ィルタ９７に供給される。このフィルタ９７も、フィル
タ９４と同様、オペアンプＡ71〜Ａ73、可変抵抗回路Ｖ
Ｒ71〜ＶＲ74、抵抗器およびコンデンサによりバイカッ
ド型に構成されるものであるが、オペアンプＡ71からバ
ンドパスフィルタ出力が取り出され、オペアンプＡ72か
らローパスフィルタ出力が取り出される。Further, the output signal of the filter 95 is supplied to a high-pass filter 96. The filter 96 is configured as a multiple feedback type by an operational amplifier A61, variable resistance circuits VR61 and VR62, and a capacitor, and the output signal is supplied to the filter 97. Like the filter 94, the filter 97 also includes operational amplifiers A71 to A73 and a variable resistance circuit V
Although it is configured in a biquad type by R71 to VR74, a resistor and a capacitor, a band-pass filter output is extracted from an operational amplifier A71 and a low-pass filter output is extracted from an operational amplifier A72.

【００８２】そして、これらバンドパスフィルタ出力
と、ローパスフィルタ出力と、フィルタ９６の出力信号
とが、オペアンプＡ81に供給されて合成され、その出力
信号がアンプＡ82を通じてローパスフィルタ９９に供給
される。このフィルタ９９は、オペアンプＡ91、抵抗器
およびコンデンサにより多重帰還型に構成されるもので
あり、このフィルタ９９の出力信号がフィルタ１９の出
力信号として取り出される。The output of the band-pass filter, the output of the low-pass filter, and the output signal of the filter 96 are supplied to an operational amplifier A81 to be synthesized, and the output signal is supplied to a low-pass filter 99 through an amplifier A82. The filter 99 is configured as a multiple feedback type by an operational amplifier A 91, a resistor and a capacitor, and an output signal of the filter 99 is extracted as an output signal of the filter 19.

【００８３】なお、オペアンプＡ31〜Ａ91は、どれも反
転入力端に信号が供給され、反転アンプとして使用され
る。また、可変抵抗回路ＶＲ31〜ＶＲ74は、例えば図６
に示すように構成され、調整信号としてデータＤ48が供
給される。A signal is supplied to each of the operational amplifiers A31 to A91 at the inverting input terminal, and the operational amplifiers are used as inverting amplifiers. The variable resistance circuits VR31 to VR74 are, for example, as shown in FIG.
The data D48 is supplied as an adjustment signal.

【００８４】こうして、フィルタ１９は、10次のバンド
パスフィルタに構成され、ローパスフィルタ４２のカッ
トオフ周波数ｆ42が基準信号Ｓ31の周波数ｆ31に調整さ
れるとき、これに連動してフィルタ１９の通過帯域も所
期の帯域に調整される。Thus, the filter 19 is configured as a tenth-order bandpass filter. When the cutoff frequency f42 of the low-pass filter 42 is adjusted to the frequency f31 of the reference signal S31, the passband of the filter 19 is linked to this. Is also adjusted to the expected band.

【００８５】〔その他〕上述においては、電源回路５２
の出力電圧Ｖ52がアナログ処理部４０Ａにその動作電圧
として供給される場合であるが、アナログ処理部４０Ａ
に常に動作電圧を供給しておくとともに、信号Ｓ51によ
りアナログ処理部４０Ａのバイアス回路を制御すること
により、Ｓ51＝“Ｈ”のときのみ、アナログ処理部４０
Ａが動作電力を消費して目的とする動作を行うようにす
ることもできる。[Others] In the above description, the power supply circuit 52
Is supplied to the analog processing section 40A as its operating voltage.
The operating voltage is always supplied to the analog processing unit 40A, and the bias circuit of the analog processing unit 40A is controlled by the signal S51.
A can also perform the intended operation by consuming the operating power.

【００８６】また、フィルタ４２は、基準信号Ｓ31の周
波数ｆ31のとき、90°の位相差を与える特性であればよ
く、例えばハイパスフィルタとすることもできる。さら
に、カウンタ４８をプリセッタブルアップカウンタとし
て最小値“０００００”からカウントを開始してもよ
い。あるいは、フィルタ１９の通過特性の調整に多少の
時間がかかってもよい場合には、カウンタ４８を単なる
アップカウンタあるいはダウンカウンタとし、ランダム
な値からカウントを開始してもよい。The filter 42 only needs to have a characteristic of providing a phase difference of 90 ° at the frequency f31 of the reference signal S31, and may be, for example, a high-pass filter. Further, counting may be started from the minimum value “00000” by using the counter 48 as a presettable up counter. Alternatively, if it may take some time to adjust the pass characteristic of the filter 19, the counter 48 may be a simple up counter or a down counter, and counting may be started from a random value.

【００８７】[0087]

【発明の効果】この発明によれば、フィルタをＩＣ化し
たとき、その通過特性を変更ないし調整することができ
るとともに、フィルタの特性を基準値に自動的に調整す
ることができる。そして、そのとき、ＩＣ化が容易であ
る。また、放送の受信にノイズ妨害を与えることがな
い。さらに、フィルタの通過帯域は、一度調整すると、
放送の受信中に再調整をする必要がない。According to the present invention, when a filter is formed into an IC, the pass characteristic can be changed or adjusted, and the characteristic of the filter can be automatically adjusted to a reference value. Then, at that time, the integration into an IC is easy. In addition, there is no possibility that the reception of the broadcast will be disturbed by noise. Furthermore, once the passband of the filter is adjusted,
There is no need to readjust while receiving a broadcast.

【００８８】さらに、歪みが小さく、しかも、大きなレ
ベルの信号まで扱うことができ、ダイナミックレンジの
広いフィルタとすることができる。また、次数の高いフ
ィルタをも容易に実現することができる。Further, it is possible to handle a signal having a small distortion and a large level, and to provide a filter having a wide dynamic range. Further, a high-order filter can be easily realized.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の一形態を示す系統図である。FIG. 1 is a system diagram illustrating one embodiment of the present invention.

【図２】この発明の一形態を示す系統図である。FIG. 2 is a system diagram illustrating one embodiment of the present invention.

【図３】この発明を説明するための波形図である。FIG. 3 is a waveform chart for explaining the present invention.

【図４】この発明を説明するための特性図である。FIG. 4 is a characteristic diagram for explaining the present invention.

【図５】この発明を説明するための接続図である。FIG. 5 is a connection diagram for explaining the present invention.

【図６】この発明の一形態を示す接続図である。FIG. 6 is a connection diagram illustrating one embodiment of the present invention.

【図７】この発明を説明するための接続図である。FIG. 7 is a connection diagram for explaining the present invention.

【図８】この発明を説明するための特性図である。FIG. 8 is a characteristic diagram for explaining the present invention.

【図９】この発明を説明するための一部の接続図であ
る。FIG. 9 is a partial connection diagram for explaining the present invention.

【図１０】図９の続きを示す接続図である。FIG. 10 is a connection diagram showing a continuation of FIG. 9;

【図１１】この発明を説明するための接続図である。FIG. 11 is a connection diagram for explaining the present invention.

【図１２】この発明を説明するための接続図である。FIG. 12 is a connection diagram for explaining the present invention.

【図１３】この発明を説明するための接続図である。FIG. 13 is a connection diagram for explaining the present invention.

【図１４】この発明を説明するための接続図である。FIG. 14 is a connection diagram for explaining the present invention.

【図１５】この発明を説明するための接続図である。FIG. 15 is a connection diagram for explaining the present invention.

【符号の説明】[Explanation of symbols]

１１…アンテナ、１２…同調回路、１３…可変利得アン
プ、１４…同調回路、１５Ｉおよび１５Ｑ…ミキサ回
路、１６Ｉおよび１６Ｑ…ローパスフィルタ、１７Ｉお
よび１７Ｑ…移相回路、１８…加算回路、１８Ｉおよび
１８Ｑ…位相反転回路、１９…バンドパスフィルタ、２
１…可変利得アンプ、２２…ローパスフィルタ、２３…
復調回路、３１…ＰＬＬ、３２…分周回路、３３…ＡＧ
Ｃ検波回路、３４…加算回路、３５…ＡＧＣ検波回路、
４０…調整回路、４０Ａ…アナログ処理部、４１…位相
比較回路、４２…ローパスフィルタ、４３…ループフィ
ルタ、４４…ウィンドウコンパレータ回路、４５…アン
ド回路、４６…分周回路、４７…アンド回路、４８…プ
リセッタブルダウンカウンタ、５１…アンド回路、５２
…電源回路、５３…遅延回路、５４…ナンド回路、５５
…インバータ、Ａ11〜Ａ13…オペアンプ、ＶＲ11〜ＶＲ
14…可変抵抗回路Reference Signs List 11 antenna, 12 tuning circuit, 13 variable gain amplifier, 14 tuning circuit, 15I and 15Q mixer circuit, 16I and 16Q low-pass filter, 17I and 17Q phase shift circuit, 18 addition circuit, 18I and 18Q ... Phase inverting circuit, 19 ... Band pass filter, 2
1 ... variable gain amplifier, 22 ... low-pass filter, 23 ...
Demodulation circuit, 31 PLL, 32 frequency divider circuit, 33 AG
C detection circuit, 34 ... addition circuit, 35 ... AGC detection circuit,
Reference numeral 40: adjustment circuit, 40A: analog processing unit, 41: phase comparison circuit, 42: low-pass filter, 43: loop filter, 44: window comparator circuit, 45: AND circuit, 46: frequency dividing circuit, 47: AND circuit, 48 ... Presettable down counter, 51 ... AND circuit, 52
... power supply circuit, 53 ... delay circuit, 54 ... NAND circuit, 55
... Inverters, A11-A13 ... Op amps, VR11-VR
14… Variable resistance circuit

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J098 AA03 AB02 AB04 AB07 AB15 AB22 AB23 AB25 AB31 AB36 AC02 AC14 AC17 AD18 CA05 CB01 CB06 CB09 5K052 AA11 BB04 BB21 DD15 EE04 GG24 GG33 5K061 AA08 AA11 BB06 CC23 CD05 JJ02 JJ24  ────────────────────────────────────────────────── ─── Continued on the front page F-term (reference)

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】入力信号の供給される第１の端子と、出力
信号を取り出す第２の端子との間に、抵抗器とＭＯＳ−
ＦＥＴのドレイン・ソース間との直列回路の複数個が接
続されるとともに、 上記抵抗器が上記第１の端子側となるように接続され、 上記ＭＯＳ−ＦＥＴのゲートに、制御データの各ビット
がそれぞれ供給されて上記ＭＯＳ−ＦＥＴはオンオフ制
御され、 このオンオフ制御により、上記第１および第２の端子の
間に、上記オンとされたＭＯＳ−ＦＥＴに直列接続され
ている抵抗器で決まる抵抗値を得るようにした可変抵抗
回路。A resistor and a MOS-MOS are connected between a first terminal to which an input signal is supplied and a second terminal from which an output signal is taken.
A plurality of series circuits between the drain and the source of the FET are connected, and the resistor is connected so as to be on the first terminal side. Each bit of control data is connected to the gate of the MOS-FET. The MOS-FETs are supplied and are turned on and off. By the on / off control, a resistance determined by a resistor connected in series to the turned-on MOS-FET is provided between the first and second terminals. Variable resistance circuit to obtain. 【請求項２】請求項１に記載のフィルタの調整回路にお
いて、 上記抵抗器は、この抵抗器に直列接続されているＭＯＳ
−ＦＥＴのゲートに供給される上記制御データのビット
の重みに対応した抵抗値とされているようにした可変抵
抗回路。2. The filter adjustment circuit according to claim 1, wherein said resistor is a MOS connected in series with said resistor.
A variable resistance circuit having a resistance value corresponding to the weight of the bit of the control data supplied to the gate of the FET. 【請求項３】請求項２に記載のフィルタの調整回路にお
いて、 上記ＭＯＳ−ＦＥＴのゲート幅が、このＭＯＳ−ＦＥＴ
に直列接続されている抵抗器の抵抗値に対応した大きさ
とされているようにした可変抵抗回路。3. The filter adjustment circuit according to claim 2, wherein the gate width of said MOS-FET is equal to that of said MOS-FET.
A variable resistor circuit having a size corresponding to the resistance value of a resistor connected in series to the variable resistor circuit. 【請求項４】オペアンプと、 このオペアンプに接続されてカットオフ周波数を決定す
るコンデンサおよび可変抵抗回路とを有し、 上記可変抵抗回路は、 入力端と、出力端との間に、抵抗器とＭＯＳ−ＦＥＴの
ドレイン・ソース間との直列回路の複数個が接続される
とともに、 上記抵抗器が上記第１の端子側となるように接続され、 上記ＭＯＳ−ＦＥＴのゲートに、制御データの各ビット
がそれぞれ供給されて上記ＭＯＳ−ＦＥＴはオンオフ制
御され、 このオンオフ制御により上記カットオフ周波数が制御さ
れるようにした可変フィルタ回路。4. An operational amplifier, comprising: a capacitor connected to the operational amplifier to determine a cutoff frequency; and a variable resistor circuit, wherein the variable resistor circuit includes a resistor between an input terminal and an output terminal. A plurality of series circuits between the drain and the source of the MOS-FET are connected, the resistor is connected to the first terminal side, and each of the control data is connected to the gate of the MOS-FET. A variable filter circuit in which bits are supplied and the MOS-FET is on / off controlled, and the cutoff frequency is controlled by the on / off control. 【請求項５】基準周波数を提供する基準信号と、 デジタルデータにより通過特性が変更される可変フィル
タ回路と、 上記基準信号と、上記フィルタ回路の出力信号との位相
比較を行う位相比較回路と、 この位相比較回路の出力信号の大きさが規定の範囲から
外れたとき、これを通知するウィンドウコンパレータ回
路と、 このウィンドウコンパレータ回路の出力信号によりクロ
ックをゲートするアンド回路と、 このアンド回路から出力されるクロックをカウントして
上記デジタルデータを生成するカウンタと、 上記ウィンドウコンパレータ回路の出力信号にしたがっ
て、上記フィルタ回路、上記位相比較回路および上記ウ
ィンドウコンパレータ回路の電源動作を制御する回路と
を有し、 上記可変フィルタ回路は、 オペアンプと、 このオペアンプに接続されてカットオフ周波数を決定す
るコンデンサおよび可変抵抗回路とを有し、 上記可変抵抗回路は、 入力端と、出力端との間に、抵抗器とＭＯＳ−ＦＥＴの
ドレイン・ソース間との直列回路の複数個が接続される
とともに、 上記抵抗器が上記第１の端子側となるように接続され、 上記ＭＯＳ−ＦＥＴのゲートに、上記デジタルデータの
各ビットがそれぞれ供給されて上記ＭＯＳ−ＦＥＴはオ
ンオフ制御され、 このオンオフ制御により上記カットオフ周波数が制御さ
れ、 上記ウィンドウコンパレータ回路の出力信号が、上記デ
ジタルデータにより上記フィルタ回路の通過特性が変化
するときの１ステップ分に対応する範囲に収まったと
き、上記アンド回路において上記ウィンドウコンパレー
タ回路の出力信号を阻止して上記カウンタのカウントを
停止させるとともに、上記制御する回路により上記可変
フィルタ回路、上記位相比較回路および上記ウィンドウ
コンパレータ回路の動作電力の消費を停止させるように
したフィルタ回路の調整回路。5. A reference signal for providing a reference frequency, a variable filter circuit whose pass characteristic is changed by digital data, a phase comparison circuit for comparing the phase of the reference signal with the output signal of the filter circuit, A window comparator circuit for notifying when the magnitude of the output signal of the phase comparison circuit deviates from a prescribed range; an AND circuit for gate a clock by an output signal of the window comparator circuit; and an output signal from the AND circuit A counter for counting the number of clocks to generate the digital data, and a circuit for controlling a power supply operation of the filter circuit, the phase comparison circuit, and the window comparator circuit according to an output signal of the window comparator circuit, The variable filter circuit includes an operational amplifier and an operational amplifier A capacitor and a variable resistor circuit connected to the amplifier to determine a cutoff frequency. The variable resistor circuit includes a resistor and a drain-source of a MOS-FET between an input terminal and an output terminal. A plurality of series circuits are connected, and the resistor is connected to the first terminal side. Each bit of the digital data is supplied to the gate of the MOS-FET, and the MOS The on-off control of the FET, the cut-off frequency is controlled by the on-off control, and the output signal of the window comparator circuit corresponds to one step when the pass characteristic of the filter circuit changes by the digital data. The output signal of the window comparator circuit is blocked by the AND circuit and To stop the counting of the pointer, the variable filter circuit by a circuit for the control, adjustment circuit of the filter circuit which is adapted to stop the consumption of operating power of the phase comparator circuit and the window comparator circuit. 【請求項６】目的とする周波数の受信信号を局部発振信
号により中間周波信号に周波数変換するミキサ回路と、 このミキサ回路から出力される上記中間周波信号の供給
される中間周波フィルタ回路用のフィルタ回路と、 この中間周波フィルタ用のフィルタ回路から出力される
上記中間周波信号からもとの信号を復調する復調回路
と、 基準周波数を提供する基準信号と、 デジタルデータにより通過特性が変更される基準のフィ
ルタ回路と、 上記基準信号と、上記基準のフィルタ回路の出力信号と
の位相比較を行う位相比較回路と、 この位相比較回路の出力信号の大きさが規定の範囲から
外れたとき、これを通知するウィンドウコンパレータ回
路と、 このウィンドウコンパレータ回路の出力信号によりクロ
ックをゲートするアンド回路と、 このアンド回路から出力されるクロックをカウントして
上記デジタルデータを生成するカウンタと、 上記ウィンドウコンパレータ回路の出力信号にしたがっ
て、上記フィルタ回路、上記位相比較回路および上記ウ
ィンドウコンパレータ回路の電源動作を制御する回路と
を有し、 上記中間周波フィルタ用および上記基準用のフィルタ回
路は、 オペアンプと、 このオペアンプに接続されてカットオフ周波数を決定す
るコンデンサおよび可変抵抗回路とを有し、 上記可変抵抗回路は、 入力端と、出力端との間に、抵抗器とＭＯＳ−ＦＥＴの
ドレイン・ソース間との直列回路の複数個が接続される
とともに、 上記抵抗器が上記第１の端子側となるように接続され、 上記ＭＯＳ−ＦＥＴのゲートに、上記デジタルデータの
各ビットがそれぞれ供給されて上記ＭＯＳ−ＦＥＴはオ
ンオフ制御され、 このオンオフ制御により上記カットオフ周波数が制御さ
れ、 上記ウィンドウコンパレータ回路の出力信号が、上記デ
ジタルデータにより上記フィルタ回路の通過特性が変化
するときの１ステップ分に対応する範囲に収まったと
き、上記アンド回路において上記ウィンドウコンパレー
タ回路の出力信号を阻止して上記カウンタのカウントを
停止させるとともに、上記制御する回路により上記フィ
ルタ回路、上記位相比較回路および上記ウィンドウコン
パレータ回路の動作電力の消費を停止させるようにした
受信機。6. A mixer circuit for converting a received signal of a target frequency into an intermediate frequency signal by a local oscillation signal, and a filter for an intermediate frequency filter circuit supplied with the intermediate frequency signal output from the mixer circuit. Circuit, a demodulation circuit for demodulating the original signal from the intermediate frequency signal output from the filter circuit for the intermediate frequency filter, a reference signal for providing a reference frequency, and a reference whose pass characteristic is changed by digital data And a phase comparison circuit for comparing the phase of the reference signal with the output signal of the reference filter circuit. When the magnitude of the output signal of the phase comparison circuit deviates from a specified range, A window comparator circuit for notifying, an AND circuit for gating a clock by an output signal of the window comparator circuit, A counter that counts a clock output from the AND circuit to generate the digital data, and controls a power supply operation of the filter circuit, the phase comparison circuit, and the window comparator circuit according to an output signal of the window comparator circuit. A filter circuit for the intermediate frequency filter and the reference filter circuit, comprising: an operational amplifier; and a capacitor and a variable resistor circuit connected to the operational amplifier to determine a cutoff frequency. A plurality of series circuits including a resistor and a drain-source of the MOS-FET are connected between the input terminal and the output terminal, and the resistor is connected to the first terminal. Each bit of the digital data is supplied to the gate of the MOS-FET. The cut-off frequency is controlled by the on-off control, and the output signal of the window comparator circuit is changed by one step when the pass characteristic of the filter circuit is changed by the digital data. When it falls within the corresponding range, the AND circuit blocks the output signal of the window comparator circuit to stop counting by the counter, and the controlling circuit controls the filter circuit, the phase comparison circuit, and the window comparator circuit. Receiver that stops the consumption of operating power.