JP2001068587A - Semiconductor device - Google Patents

Semiconductor device

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JP2001068587A
JP2001068587A JP23893499A JP23893499A JP2001068587A JP 2001068587 A JP2001068587 A JP 2001068587A JP 23893499 A JP23893499 A JP 23893499A JP 23893499 A JP23893499 A JP 23893499A JP 2001068587 A JP2001068587 A JP 2001068587A
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lead
leads
electrode
main surface
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JP23893499A
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Toshinori Hirashima
利宣 平島
靖司 ▲高▼橋
Yasushi Takahashi
Ryoichi Kajiwara
良一 梶原
Masahiro Koizumi
正博 小泉
Munehisa Kishimoto
宗久 岸本
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

PROBLEM TO BE SOLVED: To make a semiconductor device thin, improve the radiation property of the semiconductor device, drop the on-resistance and operate the device at a high speed by installing an insulating sheet, covering the first main face of a semiconductor chip in an area except for a region where a plurality of projecting electrodes are arranged. SOLUTION: An insulating sheet 9 is laid between the element-forming face of a semiconductor chip 10 and the first parts 2A and 3A of a lead 2 and a lead 3. Projecting electrodes are installed between the electrode of the semiconductor chip 10 and the first parts 2A and 3A of the lead 2 and the lead 3, and they are thermally compression-bonded. Thus, a resin path by resin forming becomes unnecessary, and the overall thickness of a package becomes small, by the amount corresponding to the thickness of the resin path. Since the upper faces of the first patterns 2A and 3A and the second parts 2B and 3B as a whole of the leads 2 and 3 are exposed from the insulating sheet 9, radiation property for discharging heat generated from the semiconductor chip 10 outside becomes high. Thus, the semiconductor device can be made thin, radiation property can be improved, and on-resistance can be dropped.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置のパッ
ケージ技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device package technology.

【０００２】[0002]

【従来の技術】半導体装置として、例えばＴＳＳＯＰ
（Ｔhin Ｓhrink Ｓmall Ｏut-line Ｐackage ）型と呼
称される表面実装型プラスチック・パッケージ構造のパ
ワートランジスタが知られている。このＴＳＳＯＰ型パ
ワートランジスタは、携帯電話、ビデオ・カメラ等の充
電器や、パーソナル・コンピュータ等の電源回路に多く
使用されている。2. Description of the Related Art As a semiconductor device, for example, TSSOP is used.
(T hin S hrink S mall O ut-line P ackage) type power transistor surface mount plastic package structure which is referred is known. This TSSOP type power transistor is widely used in a charger for a mobile phone, a video camera, and the like, and a power supply circuit for a personal computer and the like.

【０００３】ＴＳＳＯＰ型パワートランジスタは、主
に、互いに対向する素子形成面及び裏面の夫々に電極が
形成された半導体チップと、半導体チップの裏面を支持
する支持体と、半導体チップを封止する樹脂封止体と、
複数本のリードとを有する構成になっている。複数のリ
ードの夫々は、樹脂封止体の内外に亘って延在し、樹脂
封止体の内部に位置する内部リード部（インナーリード
とも言う）と樹脂封止体の外部に位置する外部リード部
（アウターリードとも言う）とを有する構成になってい
る。複数のリードの夫々の外部リード部は、面実装型リ
ード形状の一つであるガルウィング型に折り曲げ成形さ
れている。複数のリードのうち、一部のリードの内部リ
ード部は導電性ワイヤを介して半導体チップの素子形成
面の電極と電気的に接続され、他のリードの内部リード
部は支持体を介して半導体チップの裏面の電極と電気的
に接続されている。A TSSOP power transistor is mainly composed of a semiconductor chip having electrodes formed on an element formation surface and a back surface facing each other, a support for supporting the back surface of the semiconductor chip, and a resin for sealing the semiconductor chip. A sealing body;
It has a configuration having a plurality of leads. Each of the plurality of leads extends inside and outside the resin sealing body, and an internal lead portion (also referred to as an inner lead) located inside the resin sealing body and an external lead located outside the resin sealing body. (Also referred to as an outer lead). Each of the external leads of the plurality of leads is bent and formed into a gull wing type, which is one of the surface mount type lead shapes. Of the plurality of leads, the internal leads of some of the leads are electrically connected to electrodes on the element forming surface of the semiconductor chip via conductive wires, and the internal leads of the other leads are connected to the semiconductor via a support. It is electrically connected to the electrode on the back surface of the chip.

【０００４】なお、ＴＳＳＯＰ型パワートランジスタに
ついては、例えば、東芝レビューＶol.５３ Ｎo.１１
（１９９８），第４５頁乃至第４７頁「２．５Ｖ駆動型
第III世代トレンチゲートＭＯＳＦＥＴ」に記載されて
いる。[0004] For the TSSOP type power transistor, for example, Toshiba Review Vol.53 No.11
(1998), pp. 45-47, “2.5V Drive Type III Generation Trench Gate MOSFET”.

【０００５】[0005]

【発明が解決しようとする課題】本発明者等は、半導体
装置のパッーケージ（半導体パッケージ）について検討
した結果、以下の問題点を見出した。The present inventors have studied the package (semiconductor package) of a semiconductor device and found the following problems.

【０００６】（１）電子機器の小型軽量化に伴い、これ
らの電子機器に組み込まれる半導体装置は薄型化されて
きた。電子機器の小型軽量化は今後においても進められ
ると予測されるため、半導体装置の更なる薄型化が必要
となる。(1) As electronic devices become smaller and lighter, semiconductor devices incorporated in these electronic devices have become thinner. Since it is expected that the reduction in size and weight of electronic devices will be promoted in the future, further reduction in the thickness of semiconductor devices is required.

【０００７】しかしながら、ＴＳＳＯＰ型のように、樹
脂成形（樹脂モールド）によって半導体チップを封止す
るパッケージ構造では、成形金型を用いて樹脂成形する
時に、半導体チップの素子形成面側及び裏面側に樹脂を
流すための樹脂通路が必要であり、この樹脂通路の厚さ
に相当する分、パッケージ全体の厚さが厚くなるため、
更なる薄型化は困難である。However, in a package structure in which a semiconductor chip is sealed by resin molding (resin molding) like a TSSOP type, when a resin is molded using a molding die, the semiconductor chip is formed on the element forming surface side and the back surface side. A resin passage for flowing resin is required, and the thickness of the entire package is increased by an amount corresponding to the thickness of the resin passage.
Further thinning is difficult.

【０００８】また、ＴＳＳＯＰ型のように、半導体チッ
プの素子形成面の電極とリードとを導電性ワイヤで電気
的に接続するパッケージ構造では、導電性ワイヤのルー
プ高さ（半導体チップの素子形成面から垂直方向に向か
った頂点部までの高さ）に相当する分、半導体チップの
素子成形面側の樹脂厚が厚くなるため、更なる薄型化は
困難である。In a package structure, such as a TSSOP type, in which electrodes and leads on a device forming surface of a semiconductor chip are electrically connected by conductive wires, a loop height of the conductive wire (the device forming surface of the semiconductor chip) is used. The height of the resin on the element molding surface side of the semiconductor chip is increased by an amount corresponding to the height from the top to the top in the vertical direction, so that further thinning is difficult.

【０００９】（２）パワートランジスタにおいては扱う
電流量が大きいため、半導体チップから発生した熱を外
部に放出する放熱性に優れたパッケージ構造が望まれ
る。しかしながら、ＴＳＳＯＰ型のように、半導体チッ
プ及びリードの内部リード部を樹脂封止体で封止するパ
ッケージ構造では、半導体チップ及びリードの内部リー
ド部が熱伝導性の低い樹脂によって覆われているため、
半導体チップで発生した熱を外部に放出する放熱性が低
い。(2) Since a large amount of current is handled in a power transistor, a package structure excellent in heat dissipation that radiates heat generated from a semiconductor chip to the outside is desired. However, in a package structure in which the internal leads of the semiconductor chip and the leads are sealed with a resin sealing body, such as the TSSOP type, the internal leads of the semiconductor chip and the leads are covered with a resin having low thermal conductivity. ,
Low heat dissipation for releasing heat generated in the semiconductor chip to the outside.

【００１０】（３）ＴＳＳＯＰ型のように、半導体チッ
プの素子形成面の電極とリードとを導電性ワイヤで電気
的に接続するパッケージ構造では、半導体チップの電極
とリードとの間の導電経路が長くなるため、パワートラ
ンジスタにおいては低オン抵抗化を阻害する要因とな
り、回路が搭載された半導体チップを有する半導体装置
においては高速化を阻害する要因となる。(3) In a package structure such as a TSSOP type in which electrodes and leads on the element forming surface of a semiconductor chip are electrically connected by conductive wires, a conductive path between the electrodes and the leads of the semiconductor chip is formed. Since the length becomes longer, it becomes a factor that hinders a reduction in on-resistance in a power transistor, and a factor that hinders an increase in speed in a semiconductor device having a semiconductor chip on which a circuit is mounted.

【００１１】本発明の目的は、半導体装置の薄型化を図
ることが可能な技術を提供することにある。An object of the present invention is to provide a technique capable of reducing the thickness of a semiconductor device.

【００１２】本発明の他の目的は、半導体装置の放熱性
の向上を図ることが可能な技術を提供することにある。Another object of the present invention is to provide a technique capable of improving the heat dissipation of a semiconductor device.

【００１３】本発明の他の目的は、半導体装置の低オン
抵抗化を図ることが可能な技術を提供することにある。Another object of the present invention is to provide a technique capable of reducing the on-resistance of a semiconductor device.

【００１４】本発明の他の目的は、半導体装置の高速化
を図ることが可能な技術を提供することにある。Another object of the present invention is to provide a technique capable of increasing the speed of a semiconductor device.

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【００１６】[0016]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【００１７】（１）；互いに対向する第１主面及び第２
主面と、前記第１主面に形成された第１電極及び第２電
極と、前記第２主面に形成された第３電極とを有する半
導体チップと、前記第１電極上に位置する第１部分と、
前記第１部分と一体に形成され、かつ前記半導体チップ
の外側に位置する第２部分とを有する第１リードと、前
記第２電極上に位置する第１部分と、前記第１部分と一
体に形成され、かつ前記半導体チップの外側に位置する
第２部分とを有する第２リードと、前記第１リードの第
１部分と前記第１電極との間及び前記第２リードの第１
部分と前記第２電極との間に配置され、かつ夫々を電気
的に接続する複数の突起状電極と、前記第１リードの第
１部分と前記半導体チップの第１主面との間及び前記第
２リードの第１部分と前記半導体チップの第１主面との
間に配置された絶縁性シートであって、前記複数の突起
状電極が配置された領域以外の前記半導体チップの第１
主面を覆う絶縁性シートとを有することを特徴とする半
導体装置である。(1): The first main surface and the second main surface facing each other
A semiconductor chip having a main surface, a first electrode and a second electrode formed on the first main surface, and a third electrode formed on the second main surface; and a semiconductor chip located on the first electrode. One part,
A first lead formed integrally with the first portion and having a second portion located outside the semiconductor chip; a first portion located on the second electrode; and an integral part of the first portion. A second lead formed and having a second portion located outside the semiconductor chip; a first lead between the first portion of the first lead and the first electrode; and a first lead of the second lead.
A plurality of protruding electrodes disposed between the first electrode and the second electrode, and electrically connected to each other, between the first portion of the first lead and the first main surface of the semiconductor chip, and An insulating sheet disposed between a first portion of a second lead and a first main surface of the semiconductor chip, the first sheet being a part of the semiconductor chip other than a region where the plurality of protruding electrodes are disposed.
A semiconductor device having an insulating sheet covering a main surface.

【００１８】（２）；前記手段（１）に記載の半導体装
置において、前記第１電極はソース電極であり、前記第
２電極はゲート電極であり、前記第３電極はドレイン電
極であることを特徴とする半導体装置である。(2) In the semiconductor device according to the means (1), the first electrode is a source electrode, the second electrode is a gate electrode, and the third electrode is a drain electrode. A semiconductor device characterized by the following.

【００１９】（３）；前記手段（１）に記載の半導体装
置において、前記第１電極はドレイン電極であり、前記
第２電極はゲート電極であり、前記第３電極はソース電
極であることを特徴とする半導体装置である。(3) In the semiconductor device according to the means (1), the first electrode is a drain electrode, the second electrode is a gate electrode, and the third electrode is a source electrode. A semiconductor device characterized by the following.

【００２０】（４）；前記手段（１）に記載の半導体装
置において、前記第１リード及び第２リードの夫々の第
２部分は、夫々の先端部が前記半導体チップの第２主面
側に位置するように折り曲げられていることを特徴とす
る半導体装置である。(4) In the semiconductor device according to the means (1), each of the second portions of the first lead and the second lead has its tip end on the second main surface side of the semiconductor chip. A semiconductor device which is bent so as to be positioned.

【００２１】（５）；互いに対向する第１主面及び第２
主面と、前記第１主面に形成された第１電極及び第２電
極と、前記第２主面に形成された第３電極とを有し、か
つ平面が方形状で形成された半導体チップと、前記第１
電極上に位置する第１部分と、前記第１部分と一体に形
成され、かつ前記半導体チップの互いに対向する第１辺
及び第２辺のうちの前記第１辺の外側に位置する第２部
分とを有する第１リードであって、前記第２部分は、前
記第１部分から前記半導体チップの外側に突出する突出
部分と、前記突出部分から前記半導体チップの第２主面
側に折れ曲がる中間部分と、前記中間部分から前記突出
部分と同一方向に延びる実装部分とを有する第１リード
と、前記第２電極上に位置する第１部分と、前記第１部
分と一体に形成され、かつ前記半導体チップの第１辺の
外側に位置する第２部分とを有する第２リードであっ
て、前記第２部分は、前記第１部分から前記半導体チッ
プの外側に突出する突出部分と、前記突出部分から前記
半導体チップの第２主面側に折れ曲がる中間部分と、前
記中間部分から前記突出部分と同一方向に延びる実装部
分とを有する第２リードと、前記第１リードの第１部分
と前記第１電極との間及び前記第２リードの第１部分と
前記第２電極との間に配置され、かつ夫々を電気的に接
続する複数の突起状電極と、前記第１リードの第１部分
と前記半導体チップの第１主面との間及び前記第２リー
ドの第１部分と前記半導体チップの第１主面との間に配
置された絶縁性シートであって、前記複数の突起状電極
が配置された領域以外の前記半導体チップの第１主面を
覆う絶縁性シートとを有し、前記第１リードは、前記第
２リードの幅よりも広い幅で形成され、前記第１リード
の第２部分には、その先端部から前記半導体チップに向
かって延びる一つ又は複数のスリットが設けられている
ことを特徴とする半導体装置である。(5); a first main surface and a second main surface facing each other.
A semiconductor chip having a main surface, a first electrode and a second electrode formed on the first main surface, and a third electrode formed on the second main surface, and having a square planar shape; And the first
A first portion located on the electrode and a second portion formed integrally with the first portion and located outside the first side of the first side and the second side of the semiconductor chip facing each other; Wherein the second portion has a protruding portion protruding outside the semiconductor chip from the first portion, and an intermediate portion bent from the protruding portion toward the second main surface side of the semiconductor chip. A first lead having a mounting portion extending in the same direction as the protruding portion from the intermediate portion; a first portion located on the second electrode; and the semiconductor formed integrally with the first portion and A second lead having a second portion located outside a first side of a chip, wherein the second portion has a protruding portion that protrudes outside the semiconductor chip from the first portion, and a second portion that protrudes from the protruding portion. The second of the semiconductor chips A second lead having an intermediate portion bent to the surface side, a mounting portion extending from the intermediate portion in the same direction as the protruding portion, between a first portion of the first lead and the first electrode, and between the second electrode and the second electrode; A plurality of protruding electrodes arranged between a first part of the lead and the second electrode and electrically connecting each of the first part; a first part of the first lead and a first main surface of the semiconductor chip; And an insulating sheet disposed between the first portion of the second lead and the first main surface of the semiconductor chip, wherein the semiconductor chip is other than a region where the plurality of protruding electrodes are disposed. An insulating sheet covering the first main surface of the first lead, wherein the first lead is formed to have a width wider than the width of the second lead, and a second portion of the first lead is formed from a tip end thereof. One or more slits extending toward the semiconductor chip It is provided a semiconductor device according to claim.

【００２２】（６）；互いに対向する第１主面及び第２
主面と、前記第１主面に形成された第１電極及び第２電
極と、前記第２主面に形成された第３電極とを有する半
導体チップと、前記第１電極上に位置する第１部分と、
前記第１部分と一体に形成され、かつ前記半導体チップ
の外側に位置する第２部分とを有する第１リードと、前
記第２電極上に位置する第１部分と、前記第１部分と一
体に形成され、かつ前記半導体チップの外側に位置する
第２部分とを有する第２リードと、前記第１リードの第
１部分と前記第１電極との間及び前記第２リードの第１
部分と前記第２電極との間に配置され、かつ夫々を電気
的に接続する複数の突起状電極と、前記第１リードの第
１部分と前記半導体チップの第１主面との間及び前記第
２リードの第１部分と前記半導体チップの第１主面との
間に配置された絶縁性シートであって、前記複数の突起
状電極が配置された領域以外の前記半導体チップの第１
主面を覆う絶縁性シートとを有する半導体装置の製造方
法であって、前記半導体チップの第１電極と前記第１リ
ードの第１部分との間及び前記半導体チップの第２電極
と前記第２リードの第１部分との間に前記絶縁性シート
及び前記突起状電極を介在させた状態で熱圧着にて夫々
を電気的に接続する工程の前に、前記第１リード及び第
２リードの夫々の第２部分を折り曲げ成形して前記第２
部分の先端部を前記半導体チップの第２主面側に位置さ
せる工程を備えたことを特徴とする半導体装置の製造方
法である。(6); a first main surface and a second main surface facing each other.
A semiconductor chip having a main surface, a first electrode and a second electrode formed on the first main surface, and a third electrode formed on the second main surface; and a semiconductor chip located on the first electrode. One part,
A first lead formed integrally with the first portion and having a second portion located outside the semiconductor chip; a first portion located on the second electrode; and an integral part of the first portion. A second lead formed and having a second portion located outside the semiconductor chip; a first lead between the first portion of the first lead and the first electrode; and a first lead of the second lead.
A plurality of protruding electrodes disposed between the first electrode and the second electrode, and electrically connected to each other, between the first portion of the first lead and the first main surface of the semiconductor chip, and An insulating sheet disposed between a first portion of a second lead and a first main surface of the semiconductor chip, the first sheet being a part of the semiconductor chip other than a region where the plurality of protruding electrodes are disposed.
A method of manufacturing a semiconductor device, comprising: an insulating sheet covering a main surface, wherein a first electrode of the semiconductor chip and a first portion of the first lead and a second electrode of the semiconductor chip are connected to the second electrode. Before the step of electrically connecting each of the leads by thermocompression bonding with the insulating sheet and the protruding electrodes interposed therebetween, the first leads and the second leads are respectively provided. Of the second part by bending and forming the second part
A method of manufacturing a semiconductor device, comprising a step of positioning a tip of a portion on a second main surface side of the semiconductor chip.

【００２３】（７）；互いに対向する第１主面及び第２
主面と、前記第１主面に形成された複数の電極及び回路
とを有する半導体チップと、前記半導体チップの電極上
に位置する第１部分と、前記第１部分と一体に形成さ
れ、かつ前記半導体チップの外側に位置する第２部分と
を有する複数のリードと、前記各リードの第１部分と前
記半導体チップの各電極との間に配置され、夫々を電気
的に接続する複数の突起状電極と、前記各リードの第１
部分と前記半導体チップの第１主面との間に配置された
絶縁性シートであって、前記複数の突起状電極が配置さ
れた領域以外の前記半導体チップの第１主面を覆う絶縁
性シートとを有することを特徴とする半導体装置であ
る。(7); a first main surface and a second main surface facing each other.
A main surface, a semiconductor chip having a plurality of electrodes and a circuit formed on the first main surface, a first portion located on the electrode of the semiconductor chip, and integrally formed with the first portion, and A plurality of leads having a second portion located outside the semiconductor chip; and a plurality of protrusions disposed between the first portion of each of the leads and each electrode of the semiconductor chip, and electrically connecting each of the leads. Electrode and the first of each of the leads
An insulating sheet disposed between a portion and a first main surface of the semiconductor chip, the insulating sheet covering a first main surface of the semiconductor chip other than a region where the plurality of protruding electrodes are disposed. And a semiconductor device having:

【００２４】（８）；前記手段（７）に記載の半導体装
置において、前記各リードの第２部分は、夫々の先端部
が前記半導体チップの第２主面側に位置するように折り
曲げられていることを特徴とする半導体装置である。(8) In the semiconductor device according to the means (7), the second portion of each of the leads is bent such that the tip end is located on the second main surface side of the semiconductor chip. A semiconductor device.

【００２５】なお、本発明の結果から公知例調査を行っ
た結果、基板に半導体チップを絶縁フィルムで接続する
技術が記載された公知例１（特開平１０−４１６９４号
公報）及び公知例２（特開平１１−３９０９号公報）が
見つかった。しかし、公知例１及び２の発想は、基板に
チップを直接搭載する技術であり、チップをリードフレ
ームに接続する技術については言及していない。また、
半導体装置の薄型化、放熱性についても言及していな
い。As a result of an investigation of known examples based on the results of the present invention, known examples 1 (Japanese Patent Application Laid-Open No. 10-41694) and a known example 2 (JP-A-10-41694) which describe a technique of connecting a semiconductor chip to a substrate with an insulating film are described. JP-A-11-3909) was found. However, the idea of the publicly known examples 1 and 2 is a technique for directly mounting a chip on a substrate, and does not refer to a technique for connecting the chip to a lead frame. Also,
No mention is made of thinning and heat dissipation of the semiconductor device.

【００２６】[0026]

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments of the present invention, components having the same functions are denoted by the same reference numerals, and their repeated description will be omitted.

【００２７】（実施形態１）本実施形態では、半導体装
置であるパワートランジスタに本発明を適用した例につ
いて説明する。図１は本発明の実施形態１であるパワー
トランジスタの概略構成を示す模式的斜視図であり、図
２は図１のａ−ａ線に沿う模式的断面図であり、図３は
図１のｂ−ｂ線に沿う模式的断面図であり、図４は図１
のｃ−ｃ線に沿う模式的断面図であり、図５及び図６は
図１の半導体チップの概略構成を示す模式的平面図及び
模式的底面図であり、図７は図５のｄ−ｄ線に沿う模式
的断面図であり、図８は図５のｅ−ｅ線に沿う模式的断
面図であり、図９は図７のゲート導体層の平面パターン
を示す模式的平面図である。Embodiment 1 In this embodiment, an example in which the present invention is applied to a power transistor which is a semiconductor device will be described. FIG. 1 is a schematic perspective view showing a schematic configuration of a power transistor according to Embodiment 1 of the present invention, FIG. 2 is a schematic cross-sectional view taken along line aa of FIG. 1, and FIG. FIG. 4 is a schematic sectional view taken along line bb, and FIG.
5 and FIG. 6 are a schematic plan view and a schematic bottom view showing a schematic configuration of the semiconductor chip of FIG. 1, and FIG. 7 is a schematic view of FIG. FIG. 8 is a schematic sectional view taken along line d-e of FIG. 5, and FIG. 9 is a schematic plan view showing a plane pattern of the gate conductor layer of FIG. 7. .

【００２８】図１乃至図３に示すように、本実施形態の
パワートランジスタ１Ａは、主に、リード２、リード
３、複数の突起状電極８、絶縁性シート９及び半導体チ
ップ１０を有する構成になっている。As shown in FIGS. 1 to 3, the power transistor 1A of the present embodiment has a configuration mainly including a lead 2, a lead 3, a plurality of protruding electrodes 8, an insulating sheet 9, and a semiconductor chip 10. Has become.

【００２９】半導体チップ１０は、図２及び図３に示す
ように、素子形成面（第１主面）１０Ｘにソース電極２
０及びゲート電極２１を有し、素子形成面１０Ｘと対向
する裏面（第２主面）１０Ｙにドレイン電極２４を有す
る構成になっている。半導体チップ１０の平面形状は図
５及び図６に示すように方形状で形成され、本実施形態
においては例えば３．９［ｍｍ］×２．４［ｍｍ］の長
方形で形成されている。As shown in FIGS. 2 and 3, the semiconductor chip 10 has a source electrode 2 on an element forming surface (first main surface) 10X.
0 and a gate electrode 21, and has a configuration in which a drain electrode 24 is provided on a back surface (second main surface) 10 </ b> Y facing the element forming surface 10 </ b> X. The planar shape of the semiconductor chip 10 is formed in a square shape as shown in FIGS. 5 and 6, and in the present embodiment, is formed in a rectangular shape of, for example, 3.9 [mm] × 2.4 [mm].

【００３０】半導体チップ１０は、図７に示すように、
例えば、単結晶シリコンからなるn+型半導体基板１１Ａ
の主面上に単結晶シリコンからなるn-型半導体層１１Ｂ
が形成された半導体基体１１を主体に構成されている。
半導体基体１１の主面の素子形成領域（活性領域）に
は、トランジスタ素子として、例えば縦型構造のｎチャ
ネル導電型ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemicoducto
r Ｆeild Ｅffect Ｔransistor）が形成されている。As shown in FIG. 7, the semiconductor chip 10
For example, an n + type semiconductor substrate 11A made of single crystal silicon
N- type semiconductor layer 11B made of single crystal silicon on the main surface of
Is mainly composed of the semiconductor substrate 11 on which is formed.
The element forming region of the major surface of the semiconductor substrate 11 (active region), as transistor devices, for example, n-channel conductivity type MOSFET vertical structure (M etal O xide S emicoducto
r F eild E ffect T ransistor) is formed.

【００３１】ＭＯＳＦＥＴは、主に、チャネル形成領
域、ゲート絶縁膜１３Ａ、ゲート導体層１４Ａ、ソース
領域及びドレイン領域を有する構成になっている。チャ
ネル形成領域は、n-型半導体層１１Ｂに形成されたｐ型
ウエル領域１６で構成されている。ソース領域は、ｐ型
ウエル領域１６に形成されたn+型半導体領域１７で構成
されている。ドレイン領域は、n-型半導体層１１Ｂ及び
n+型半導体基板１１Ａで構成されている。ゲート絶縁膜
１３Ａは、n-型半導体層１１Ｂの主面から深さ方向に向
って延びる溝１２の内面を沿うようにして形成され、例
えば酸化シリコン膜で形成されている。ゲート導体層１
４Ａは、溝１２の内部にゲート絶縁膜１３Ａを介して埋
め込まれ、例えば抵抗値を低減する不純物が導入された
多結晶シリコン膜で形成されている。即ち、ＭＯＳＦＥ
Ｔはトレンチ・ゲート型で構成されている。トレンチ・
ゲート型のＭＯＳＦＥＴは、半導体基体の主面上にゲー
ト絶縁膜を介してゲート導体層が形成されたＭＯＳＦＥ
Ｔと比べて占有面積を縮小することができるので、パワ
ートランジスタの小型化及び低オン抵抗化に好適であ
る。The MOSFET mainly has a channel forming region, a gate insulating film 13A, a gate conductor layer 14A, a source region and a drain region. The channel formation region is constituted by a p-type well region 16 formed in the n − type semiconductor layer 11B. The source region includes an n + -type semiconductor region 17 formed in the p-type well region 16. The drain region includes the n− type semiconductor layer 11B and
It is composed of an n + type semiconductor substrate 11A. Gate insulating film 13A is formed along the inner surface of groove 12 extending in the depth direction from the main surface of n − type semiconductor layer 11B, and is formed of, for example, a silicon oxide film. Gate conductor layer 1
4A is embedded in the trench 12 via the gate insulating film 13A, and is formed of, for example, a polycrystalline silicon film into which an impurity for reducing a resistance value is introduced. That is, MOSFE
T is configured as a trench gate type. Trench
A gate type MOSFET is a MOSFET in which a gate conductor layer is formed on a main surface of a semiconductor substrate via a gate insulating film.
Since the occupied area can be reduced as compared with T, it is suitable for miniaturization and low on-resistance of the power transistor.

【００３２】半導体基体１１の主面であるn-型半導体層
１１Ｂの主面の素子形成領域は、溝１２によって複数の
島領域に区分されている。この複数の島領域の夫々は行
列状に規則的に配置され、その平面形状は扁平八角形で
形成されている。即ち、ゲート導体層１４Ａは、図９に
示すように、溝１２によって区分された複数の島領域の
夫々を囲むメッシュ・パターンで形成されている。な
お、ソース領域であるn+型半導体領域１７は溝１２によ
って区分された島領域の主面に形成されている。The element forming region on the main surface of the n − type semiconductor layer 11 B, which is the main surface of the semiconductor substrate 11, is divided into a plurality of island regions by the grooves 12. Each of the plurality of island regions is regularly arranged in a matrix, and the planar shape thereof is formed as a flat octagon. That is, as shown in FIG. 9, the gate conductor layer 14A is formed in a mesh pattern surrounding each of the plurality of island regions divided by the grooves 12. The n + -type semiconductor region 17 as a source region is formed on the main surface of the island region divided by the trench 12.

【００３３】n+型半導体領域１７、ｐ型ウエル領域１６
の夫々は、図７に示すように、層間絶縁膜１８に形成さ
れた開口１９を通して、その上層に形成されたソース電
極２０と電気的に接続されている。層間絶縁膜１８は、
ゲート導体層１４Ａとソース電極２０との間に設けら
れ、ゲート導体層１４Ａとソース電極２０とを絶縁分離
している。ソース電極２０は、例えばアルミニウム（Ａ
ｌ）膜又はアルミニウム合金膜等の金属膜で形成されて
いる。なお、ゲート導体層１４Ａと層間絶縁膜１８との
間には絶縁膜１５が形成されている。The n + type semiconductor region 17 and the p type well region 16
Are electrically connected to a source electrode 20 formed thereover through an opening 19 formed in the interlayer insulating film 18, as shown in FIG. The interlayer insulating film 18
It is provided between the gate conductor layer 14A and the source electrode 20, and insulates the gate conductor layer 14A from the source electrode 20. The source electrode 20 is made of, for example, aluminum (A
l) It is formed of a metal film such as a film or an aluminum alloy film. Note that an insulating film 15 is formed between the gate conductor layer 14A and the interlayer insulating film 18.

【００３４】ゲート導体層１４Ａは、図８及び図９に示
すように、n-型半導体層１１Ｂの主面の周辺領域（非活
性領域）上に絶縁膜１３Ｂを介して形成されたゲート引
出用配線１４Ｂと一体化されている。ゲート引出用配線
１４Ｂは、詳細に図示していないが、層間絶縁膜１８に
形成された開口を通して、その上層に形成されたゲート
電極２１と電気的に接続されている。ゲート電極２１は
ソース電極２０と同じ層に形成され、ソース電極２０、
ゲート電極２１の夫々は互いに絶縁分離されている。As shown in FIGS. 8 and 9, the gate conductor layer 14A is formed on the peripheral region (inactive region) of the main surface of the n − -type semiconductor layer 11B through the insulating film 13B. It is integrated with the wiring 14B. Although not shown in detail, the gate lead-out wiring 14B is electrically connected to a gate electrode 21 formed thereon through an opening formed in the interlayer insulating film 18. The gate electrode 21 is formed in the same layer as the source electrode 20, and the source electrode 20,
Each of the gate electrodes 21 is insulated from each other.

【００３５】ソース電極２０、ゲート電極２１の夫々
は、図５、図７及び図８に示すように、これらの上層に
形成された表面保護膜２２で覆われている。表面保護膜
２２には複数のボンディング開口２３が形成され、この
複数のボンディング開口２３の夫々を通して複数の突起
状電極８がソース電極２０及びゲート電極２１に電気的
にかつ機械的に接続されている。表面保護膜２２は、例
えば酸化シリコン膜で形成されている。突起状電極８と
しては、これに限定されないが、例えば金（Ａｕ）バン
プが用いられている。Ａｕバンプは、Ａｕワイヤを使用
し、熱圧着に超音波振動を併用したボール・ボンディン
グ法で形成することができる。ボール・ボンディング法
によって形成されたＡｕバンプは、半導体チップの電極
と強固に接続される。As shown in FIGS. 5, 7 and 8, each of the source electrode 20 and the gate electrode 21 is covered with a surface protective film 22 formed thereon. A plurality of bonding openings 23 are formed in the surface protection film 22, and a plurality of protruding electrodes 8 are electrically and mechanically connected to the source electrode 20 and the gate electrode 21 through each of the plurality of bonding openings 23. . The surface protection film 22 is formed of, for example, a silicon oxide film. As the protruding electrode 8, for example, a gold (Au) bump is used, although not limited thereto. The Au bump can be formed by a ball bonding method using an Au wire and using ultrasonic vibration in combination with thermocompression bonding. Au bumps formed by the ball bonding method are firmly connected to the electrodes of the semiconductor chip.

【００３６】ソース電極２０、ゲート電極２１の夫々の
平面形状は、図５に示すように、方形状で形成されてい
る。本実施形態において、ソース電極２０は例えば３．
１［ｍｍ］×２．０［ｍｍ］の長方形で形成され、ゲー
ト電極２１は例えば０．４［ｍｍ］×０．６［ｍｍ］の
長方形で形成されている。一方、ドレイン電極２４は、
図６に示すように、半導体チップ１０の裏面１０Ｙの全
域に形成されている。ドレイン電極２４は、図７に示す
ように、n+型半導体基板１１Ａの主面と対向する裏面に
形成され、n+型半導体基板１１Ａと電気的に接続されて
いる。ドレイン電極２４は例えばＡｕ膜で形成されてい
る。The planar shape of each of the source electrode 20 and the gate electrode 21 is formed in a square shape as shown in FIG. In the present embodiment, the source electrode 20 is, for example, 3.
The gate electrode 21 is formed in a rectangle of 1 [mm] × 2.0 [mm], for example, and is formed in a rectangle of 0.4 [mm] × 0.6 [mm]. On the other hand, the drain electrode 24
As shown in FIG. 6, the semiconductor chip 10 is formed over the entire back surface 10Y. As shown in FIG. 7, the drain electrode 24 is formed on the back surface opposite to the main surface of the n + type semiconductor substrate 11A, and is electrically connected to the n + type semiconductor substrate 11A. The drain electrode 24 is formed of, for example, an Au film.

【００３７】図１及び図２に示すように、リード２は、
半導体チップ１０のソース電極２０上に位置する第１部
分２Ａと、この第１部分２Ａと一体に形成され、かつ半
導体チップ１０の互いに対向する二つの長辺のうちの一
方の長辺１０ａの外側に位置する第２部分２Ｂとを有す
る構成になっている。As shown in FIGS. 1 and 2, the lead 2
A first portion 2A located on the source electrode 20 of the semiconductor chip 10 and an outer side of one of the two long sides 10a formed integrally with the first portion 2A and facing each other of the semiconductor chip 10; And the second portion 2B located at the second position.

【００３８】リード２の第１部分２Ａは、ソース電極２
０の面積よりも大きい面積で形成され、ソース電極２０
を覆うようにして配置されている。本実施形態におい
て、リード２の第１部分２Ａは、例えば３．２［ｍｍ］
×２．６［ｍｍ］程度の大きさで形成されている。The first portion 2A of the lead 2 is
0 is formed in an area larger than the area of the source electrode 20.
It is arranged so as to cover. In the present embodiment, the first portion 2A of the lead 2 is, for example, 3.2 [mm].
It is formed in a size of about × 2.6 [mm].

【００３９】リード２の第１部分２Ａは、複数の突起状
電極８を介在して半導体チップ１０のソース電極２０と
電気的にかつ機械的に接続され、更に、絶縁性シート９
を介在して半導体チップ１０の素子形成面１０Ｘに接着
固定されている。即ち、リード２は、絶縁性シート９及
び突起状電極８によって半導体チップ１０の素子形成面
１０Ｘに強固に保持されている。The first portion 2 A of the lead 2 is electrically and mechanically connected to the source electrode 20 of the semiconductor chip 10 via a plurality of projecting electrodes 8, and furthermore, the insulating sheet 9
Is bonded and fixed to the element forming surface 10X of the semiconductor chip 10 with the interposition of That is, the lead 2 is firmly held on the element forming surface 10 </ b> X of the semiconductor chip 10 by the insulating sheet 9 and the protruding electrode 8.

【００４０】図１及び図３に示すように、リード３は、
半導体チップ１０のゲート電極２１上に位置する第１部
分３Ａと、この第１部分３Ａと一体に形成され、かつ半
導体チップ１０の一方の長辺１０ａの外側に位置する第
２部分３Ｂとを有する構成になっている。As shown in FIGS. 1 and 3, the lead 3
It has a first portion 3A located on the gate electrode 21 of the semiconductor chip 10, and a second portion 3B formed integrally with the first portion 3A and located outside one long side 10a of the semiconductor chip 10. It has a configuration.

【００４１】リード３の第１部分３Ａは、ゲート電極２
１の面積よりも大きい面積で形成され、ゲート電極２１
を覆うようにして配置されている。本実施形態におい
て、リード３の第１部分３Ａは、例えば０．５［ｍｍ］
×２．６［ｍｍ］程度の大きさで形成されている。The first portion 3 A of the lead 3 is
1 and is formed with an area larger than the area of the gate electrode 21.
It is arranged so as to cover. In the present embodiment, the first portion 3A of the lead 3 is, for example, 0.5 [mm].
It is formed in a size of about × 2.6 [mm].

【００４２】リード３の第１部分３Ａは、複数の突起状
電極８を介在して半導体チップ１０のゲート電極２１と
電気的にかつ機械的に接続され、更に、絶縁性シート９
を介在して半導体チップ１０の素子形成面１０Ｘに接着
固定されている。即ち、リード３は、絶縁性シート９及
び突起状電極８によって半導体チップ１０の素子形成面
１０Ｘに強固に保持されている。The first portion 3 A of the lead 3 is electrically and mechanically connected to the gate electrode 21 of the semiconductor chip 10 via a plurality of projecting electrodes 8, and furthermore, the insulating sheet 9
Is bonded and fixed to the element forming surface 10X of the semiconductor chip 10 with the interposition of That is, the leads 3 are firmly held on the element forming surface 10 </ b> X of the semiconductor chip 10 by the insulating sheet 9 and the protruding electrodes 8.

【００４３】リード２及びリード３の夫々の第１部分
（２Ａ，３Ｂ）と半導体チップ１０の夫々の電極（ソー
ス電極２０，ゲート電極２１）上に形成された突起状電
極８との接続は熱圧着にて行われている。熱圧着された
突起状電極８は、例えば幅φが１００［μｍ］程度、高
さ８ｈが５０［μｍ］程度の大きさになっている。リー
ド２及びリード３の厚さ（２ｔ，３ｔ）は、例えば０．
１５［ｍｍ］程度になっている。半導体チップ１０の厚
さ１０ｔは、例えば０．３［ｍｍ］程度になっている。The connection between the first portions (2A, 3B) of the leads 2 and 3 and the protruding electrodes 8 formed on the respective electrodes (source electrode 20, gate electrode 21) of the semiconductor chip 10 is heat. It is performed by crimping. The protruding electrode 8 that has been thermocompression-bonded has, for example, a width φ of about 100 [μm] and a height 8h of about 50 [μm]. The thicknesses (2t, 3t) of the leads 2 and 3 are, for example, 0.5 mm.
It is about 15 [mm]. The thickness 10t of the semiconductor chip 10 is, for example, about 0.3 [mm].

【００４４】図１乃至図３に示すように、リード２及び
リード３の夫々の第２部分（２Ｂ，３Ｂ）は、夫々の先
端部（２Ｂ４，３Ｂ４）が半導体チップ１０の裏面１０
Ｙ側に位置するように折り曲げられている。本実施形態
において、リード２及びリード３の夫々の第２部分（２
Ｂ，３Ｂ）は、表面実装型リード形状の一つであるガル
ウィング型に折り曲げ成形されている。As shown in FIGS. 1 to 3, each of the second portions (2B, 3B) of the leads 2 and 3 has a tip (2B4, 3B4) at the back surface 10 of the semiconductor chip 10.
It is bent so as to be located on the Y side. In the present embodiment, each of the second portions (2
B, 3B) are bent and formed into a gull wing type which is one of the surface mount type lead shapes.

【００４５】リード２及びリード３の夫々の第２部分
（２Ｂ，３Ｂ）の先端部（２Ｂ４，３Ｂ４）は、半導体
チップ１０の高さ方向１０Ｓにおいて、半導体チップ１
０の裏面１０Ｙとほぼ同じ高さに配置されている。The tip portions (2B4, 3B4) of the second portions (2B, 3B) of the leads 2 and 3 are connected to the semiconductor chip 1 in the height direction 10S of the semiconductor chip 10.
0 is arranged at substantially the same height as the back surface 10Y.

【００４６】ガルウィング型に折り曲げ成形されたリー
ド２の第２部分２Ｂは、リード２の第１部分２Ａから半
導体チップ１０の一方の長辺１０ａの外側に突出する突
出部分（肩部分）２Ｂ１と、この突出部分２Ｂ１から半
導体チップ１０の裏面１０Ｙ側に折れ曲がる中間部分２
Ｂ２と、この中間部分２Ｂ２から突出部分２Ｂ１と同一
方向に延びる実装部分（接続部分）２Ｂ３とを有する構
成になっている。The second portion 2B of the lead 2 bent and formed into a gull wing shape has a protruding portion (shoulder portion) 2B1 protruding from the first portion 2A of the lead 2 to the outside of one long side 10a of the semiconductor chip 10. An intermediate portion 2 bent from the projecting portion 2B1 toward the back surface 10Y of the semiconductor chip 10.
B2 and a mounting portion (connection portion) 2B3 extending from the intermediate portion 2B2 in the same direction as the protruding portion 2B1.

【００４７】ガルウィング型に折り曲げ成形されたリー
ド３の第２部分３Ｂは、リード３の第１部分３Ａから半
導体チップ１０の一方の長辺１０ａの外側に突出する突
出部分３Ｂ１と、この突出部分３Ｂ１から半導体チップ
１０の裏面１０Ｙ側に折れ曲がる中間部分３Ｂ２と、こ
の中間部分３Ｂ２から突出部分３Ｂ１と同一方向に延び
る実装部分３Ｂ３とを有する構成になっている。The second portion 3B of the lead 3 bent and formed into a gull wing shape includes a protruding portion 3B1 protruding from the first portion 3A of the lead 3 to the outside of one long side 10a of the semiconductor chip 10, and a protruding portion 3B1. And a mounting portion 3B3 extending in the same direction as the protruding portion 3B1 from the intermediate portion 3B2.

【００４８】絶縁性シート９は、リード２及びリード３
の夫々の第１部分（２Ａ，２Ｂ）と半導体チップ１０と
の間に配置され、複数の突起状電極８が配置された領域
を除いて半導体チップ１０の素子形成面１０Ｘを覆って
いる。絶縁性シート９としては、これに限定されない
が、例えば導電性粒子を含まないエポキシ系の熱硬化樹
脂からなる樹脂シートが用いられている。リード２及び
リード３の夫々の第１部分（２Ａ，３Ａ）の上面（２Ａ
Ｘ，３ＡＸ）は、絶縁性シート９から露出している。The insulating sheet 9 is composed of the leads 2 and 3
Are arranged between the respective first portions (2A, 2B) and the semiconductor chip 10 and cover the element forming surface 10X of the semiconductor chip 10 except for a region where the plurality of protruding electrodes 8 are arranged. As the insulating sheet 9, for example, a resin sheet made of an epoxy-based thermosetting resin containing no conductive particles is used. The upper surface (2A) of the first portion (2A, 3A) of each of the leads 2 and 3
X, 3AX) are exposed from the insulating sheet 9.

【００４９】図１に示すように、リード２には、その第
２部分２Ｂの先端部２Ｂ４から半導体チップ１０に向か
って延びるスリット４Ａが設けられている。本実施形態
において、スリット４Ａは二つ設けられ、第２部分２Ｂ
の先端部２Ｂ４から突出部分２Ｂ１まで延びている。As shown in FIG. 1, the lead 2 is provided with a slit 4A extending from the tip 2B4 of the second portion 2B toward the semiconductor chip 10. In the present embodiment, two slits 4A are provided, and the second portion 2B
From the tip 2B4 to the protruding portion 2B1.

【００５０】図１及び図４に示すように、リード２の幅
２Ｗは、低オン抵抗化を図るためにリード３の幅３Ｗよ
りも広くなっている。本実施形態において、リード２の
幅２Ｗは例えば３．２［ｍｍ］程度で形成され、リード
３の幅３Ｗは例えば０．５［ｍｍ］程度で形成されてい
る。As shown in FIGS. 1 and 4, the width 2W of the lead 2 is wider than the width 3W of the lead 3 in order to reduce on-resistance. In this embodiment, the width 2W of the lead 2 is formed, for example, at about 3.2 [mm], and the width 3W of the lead 3 is formed, for example, at about 0.5 [mm].

【００５１】なお、リード２の第１部分２Ａは、半導体
チップ１０の互いに対向する二つの短辺のうちの一方の
短辺１０ｃの外側及び他方の長辺１０ｂの外側に若干突
出している（図２及び図４参照）。リード３の第１部分
３Ａは、半導体チップ１０の他方の短辺１０ｄの外側及
び他方の長辺１０ｂの外側に若干突出している（図３及
び図４参照）。絶縁シート９は、半導体チップ１０の各
辺（１０ａ，１０ｂ，１０ｃ，１０ｄ）の外側に若干突
出している。The first portion 2A of the lead 2 slightly protrudes outside one short side 10c and outside the other long side 10b of the two opposing short sides of the semiconductor chip 10 (FIG. 1). 2 and FIG. 4). The first portion 3A of the lead 3 slightly protrudes outside the other short side 10d and outside the other long side 10b of the semiconductor chip 10 (see FIGS. 3 and 4). The insulating sheet 9 slightly protrudes outside each side (10a, 10b, 10c, 10d) of the semiconductor chip 10.

【００５２】ところで、表面実装型パッケージにおいて
は、半導体チップを環境から保護し、リードを強固に保
持する必要がある。ＴＳＳＯＰ型のように、樹脂成形
（樹脂モールド）によって半導体チップの保護及びリー
ドの保持を行う従来のパッケージ構造では、成形金型を
用いて樹脂成形する時に、半導体チップの素子形成面側
及び裏面側に樹脂を流すための樹脂通路が必要であるた
め、この樹脂通路の厚さに相当する分、パッケージ全体
の厚さが厚くなる。Incidentally, in the surface mount type package, it is necessary to protect the semiconductor chip from the environment and to firmly hold the leads. In a conventional package structure in which a semiconductor chip is protected and leads are held by resin molding (resin molding), like a TSSOP type, when resin molding is performed using a molding die, an element forming surface side and a rear surface side of the semiconductor chip are formed. Since a resin passage for flowing resin is required, the thickness of the entire package is increased by an amount corresponding to the thickness of the resin passage.

【００５３】これに対し、本実施形態のパワートランジ
スタ１Ａでは、半導体チップ１０がその素子形成面１０
Ｘを覆う絶縁性シート９によって保護され、リード２及
びリード３が絶縁性シート９によって半導体チップ１０
の素子形成面１０Ｘに保持されている。絶縁性シート９
による半導体チップ１０の保護及びリード（２，３）の
保持は、後で詳細に説明するが、半導体チップ１０の素
子形成面１０Ｘとリード２及びリード３の夫々の第１部
分（２Ａ，３Ａ）との間に絶縁性シート９を介在し、更
に半導体チップ１０の電極（ソース電極２０，ゲート電
極２１）とリード２及びリード３の夫々の第１部分（２
Ａ，３Ａ）との間に突起状電極８を介在して熱圧着する
ことによって行われるため、樹脂成形によって半導体チ
ップの保護及びリードの保持を行う従来のパッケージで
必要な樹脂通路が不要である。従って、樹脂通路の厚さ
に相当する分、パッケージ全体の厚さが薄くなる。ま
た、半導体チップ１０の電極（ソース電極２０，ゲート
電極２１）とリード２及びリード３の夫々の第１部分
（２Ａ，３Ａ）との電気的な接続を突起状電極８によっ
て行っているため、導電性ワイヤを用いた場合と比べて
パッケージ全体の厚さが薄くなる。On the other hand, in the power transistor 1A of the present embodiment, the semiconductor chip 10 is
X is protected by an insulating sheet 9 covering the X, and the leads 2 and 3 are
Is held on the element forming surface 10X. Insulating sheet 9
The protection of the semiconductor chip 10 and the holding of the leads (2, 3) will be described later in detail, but the element forming surface 10X of the semiconductor chip 10 and the first portions (2A, 3A) of the leads 2 and 3 respectively. An insulating sheet 9 is interposed between the first and second portions (2, 3) of the electrodes (source electrode 20, gate electrode 21) of the semiconductor chip 10 and the leads 2 and 3 respectively.
A, 3A) is performed by thermocompression bonding with a protruding electrode 8 interposed therebetween, so that a resin path necessary in a conventional package for protecting a semiconductor chip and holding leads by resin molding is unnecessary. . Therefore, the thickness of the entire package is reduced by an amount corresponding to the thickness of the resin passage. Further, since the electrical connection between the electrodes (source electrode 20, gate electrode 21) of the semiconductor chip 10 and the first portions (2A, 3A) of the leads 2 and 3 is made by the protruding electrodes 8, The thickness of the entire package is reduced as compared with the case where conductive wires are used.

【００５４】ＴＳＳＯＰ型のように、半導体チップ及び
リードの内部リード部を樹脂封止体で封止する従来のパ
ッケージ構造では、半導体チップ及びリードの内部リー
ド部が熱伝導性の低い樹脂によって覆われているため、
半導体チップで発生した熱を外部に放出する放熱性が低
い。In a conventional package structure such as a TSSOP type in which the internal leads of a semiconductor chip and leads are sealed with a resin sealing body, the internal leads of the semiconductor chip and leads are covered with a resin having low thermal conductivity. Because
Low heat dissipation for releasing heat generated in the semiconductor chip to the outside.

【００５５】これに対し、本実施形態のパワートランジ
スタ１Ａでは、半導体チップ１０の側面及び裏面１０
Ｙ、リード（２，３）の第１部分（２Ａ，３Ａ）の上面
（２Ｘ，３ＡＸ）及び第２部分（２Ｂ，３Ｂ）全体が絶
縁性シート９から露出するため、半導体チップ１０から
発生した熱を外部に放出する放熱性が高い。On the other hand, in the power transistor 1A of the present embodiment, the side surface and the back surface 10
Y, the upper surface (2X, 3AX) and the entire second portion (2B, 3B) of the first portion (2A, 3A) of the lead (2, 3) are exposed from the insulating sheet 9 and are generated from the semiconductor chip 10. High heat dissipation to release heat to the outside.

【００５６】ＴＳＳＯＰ型のように、半導体チップの素
子形成面の電極とリードとを導電性ワイヤで電気的に接
続する従来のパッケージ構造では、半導体チップの電極
とリードとの間の導電経路が長くなるため、パワートラ
ンジスタにおいては低オン抵抗化を阻害する要因とな
る。In a conventional package structure, such as a TSSOP type, in which electrodes on the element forming surface of a semiconductor chip and leads are electrically connected by conductive wires, a conductive path between the electrodes and leads of the semiconductor chip is long. Therefore, in a power transistor, it becomes a factor that hinders a reduction in on-resistance.

【００５７】これに対し、本実施形態のパワートランジ
スタ１Ａでは、半導体チップ１０の電極（ソース電極２
０，ゲート電極２１）とリード２及びリード３の夫々の
第１部分（２Ａ，３Ａ）との電気的な接続を突起状電極
８によって行っているため、半導体チップ１０の電極
（ソース電極２０，ゲート電極２１）とリード（２，
３）との間の導電経路が短くなる。従って、パワートラ
ンジスタ１Ａのオン抵抗が低くなる。On the other hand, in the power transistor 1A of the present embodiment, the electrode (source electrode 2) of the semiconductor chip 10 is used.
0, the gate electrode 21) and the first portions (2A, 3A) of the leads 2 and 3 are electrically connected by the protruding electrodes 8, so that the electrodes (source electrodes 20, (Gate electrode 21) and lead (2, 2)
3) the conductive path becomes shorter. Therefore, the ON resistance of the power transistor 1A decreases.

【００５８】次に、パワートランジスタ１Ａの製造に用
いられるリードフレームについて、図１０を用いて説明
する。図１０はリードフレームの概略構成を示す模式的
平面図である。Next, a lead frame used for manufacturing the power transistor 1A will be described with reference to FIG. FIG. 10 is a schematic plan view showing a schematic configuration of the lead frame.

【００５９】図１０に示すように、リードフレームＬＦ
は、フレーム本体５で規定された複数のリード配置領域
６を行列状に配置した構成になっている。各リード配置
領域６には、リード２及びリード３が配置されている。
リード２、リード３の夫々はフレーム本体５と一体に形
成され、夫々の第２部分（２Ｂ，３Ｂ）がフレーム本体
５に連結されている。リード２には、二つのスリット
（４Ａ）が設けられている。As shown in FIG. 10, the lead frame LF
Has a configuration in which a plurality of lead arrangement areas 6 defined by a frame body 5 are arranged in a matrix. Leads 2 and 3 are arranged in each lead arrangement area 6.
Each of the leads 2 and 3 is formed integrally with the frame main body 5, and the respective second portions (2 </ b> B, 3 </ b> B) are connected to the frame main body 5. The lead 2 is provided with two slits (4A).

【００６０】リードフレームＬＦは、例えば銅（Ｃｕ）
からなる金属板又はＣｕ系の合金材からなる金属板にエ
ッチング加工又はプレス加工を施して所定のリードパタ
ーンを加工することによって形成される。Ｃｕ又はＣｕ
系の合金材は、リードフレームの材料として用いられる
鉄（Ｆｅ）−ニッケル（Ｎｉ）系の合金材よりも導電性
及び熱伝導性に優れている。The lead frame LF is made of, for example, copper (Cu).
Is formed by etching or pressing a metal plate made of Cu or a metal plate made of a Cu-based alloy material to form a predetermined lead pattern. Cu or Cu
The alloy material of the type has better conductivity and thermal conductivity than the alloy material of the iron (Fe) -nickel (Ni) type used as the material of the lead frame.

【００６１】次に、パワートランジスタ１Ａの製造方法
について、図１１乃至図１４を用いて説明する。図１１
乃至図１４はパワートランジスタの製造方法を説明する
ための模式的断面図である。なお、図１１乃至図１４に
おいて、リード３は図示していない。Next, a method of manufacturing the power transistor 1A will be described with reference to FIGS. FIG.
14 to 14 are schematic cross-sectional views for describing a method for manufacturing a power transistor. 11 to 14, the leads 3 are not shown.

【００６２】まず、図５及び図６に示す半導体チップ１
０と、図１０に示すリードフレームＬＦを準備する。半
導体チップ１０のソース電極２０上及びゲート電極２１
上には複数の突起状電極８が形成されている。突起状電
極８の形成は、半導体ウエハを個々の半導体チップに分
割する前、即ち半導体ウエハの段階にて行うことが望ま
しい。その理由は、半導体ウエハを個々の半導体チップ
に分割した後では処理単位がウエハ状態に比べて数百倍
に膨れ上がるため処理が煩雑となり、品質、コストに影
響を及ぼす。また、半導体チップの平面形状の面積が１
０［ｍｍ2］以下となるため処理が煩雑となり、品質、
コストに影響を及ぼす。熱圧着される前の突起状電極８
の高さは６０［μｍ］程度である。First, the semiconductor chip 1 shown in FIGS.
0 and a lead frame LF shown in FIG. 10 are prepared. On the source electrode 20 and the gate electrode 21 of the semiconductor chip 10
A plurality of protruding electrodes 8 are formed thereon. It is desirable to form the protruding electrodes 8 before dividing the semiconductor wafer into individual semiconductor chips, that is, at the stage of the semiconductor wafer. The reason for this is that after the semiconductor wafer is divided into individual semiconductor chips, the processing unit expands several hundred times compared to the wafer state, so that the processing becomes complicated, and quality and cost are affected. The area of the planar shape of the semiconductor chip is 1
0 [mm 2 ] or less, the processing becomes complicated, and the quality and
Affects cost. Protruding electrode 8 before thermocompression bonding
Is about 60 [μm].

【００６３】次に、図１１に示すように、リード２の第
１部分２Ａ及びリード３の第１部分３Ａに絶縁性シート
９を貼り付ける。絶縁性シート９としては、例えば導電
性粒子を含まないエポキシ系の熱硬化樹脂からなる樹脂
シートを用いる。なお、絶縁性シート９は、半導体チッ
プの平面サイズと同等又はそれよりも若干大きい平面サ
イズのものを用いることが望ましい。その理由は、絶縁
性シート９の位置ずれ及び半導体チップ１０の位置ずれ
が生じても、半導体チップ１０の周縁におけるリード
（２，３）との短絡を抑制できるからである。本実施形
態では、４．０［ｍｍ］×２．５［ｍｍ］の絶縁性シー
ト９を用いた。また、絶縁性シート９は、突起状電極８
の高さと同等又はそれよりも若干厚いものを用いること
が望ましい。その理由は、半導体チップ１０の電極（２
０，２１）とリード（２，３）の第１部分（２Ａ，３
Ａ）とを電気的に接続するボンディング工程時に突起状
電極８の先端部が潰れるため、厚くし過ぎると半導体チ
ップ１０からはみ出る量が増加して外観不良を招く要因
となる。逆に薄くし過ぎると絶縁性シート９によるリー
ド（２，３）の固定強度が低くなり、リード（２，３）
が剥がれるといった不具合を招く要因となる。本実施形
態では、突起状電極８の高さが６０［μｍ］程度なの
で、厚さが６０［μｍ］程度の絶縁性シート９を用い
た。Next, as shown in FIG. 11, an insulating sheet 9 is attached to the first portion 2A of the lead 2 and the first portion 3A of the lead 3. As the insulating sheet 9, for example, a resin sheet made of an epoxy-based thermosetting resin containing no conductive particles is used. It is desirable that the insulating sheet 9 has a plane size equal to or slightly larger than the plane size of the semiconductor chip. The reason is that even if the displacement of the insulating sheet 9 and the displacement of the semiconductor chip 10 occur, a short circuit with the leads (2, 3) on the periphery of the semiconductor chip 10 can be suppressed. In this embodiment, the insulating sheet 9 of 4.0 [mm] × 2.5 [mm] is used. The insulating sheet 9 is provided with the protruding electrodes 8.
It is desirable to use a material having a height equal to or slightly thicker than the height. The reason is that the electrode (2
0,21) and the first portion (2A, 3) of the lead (2,3).
Since the tip of the protruding electrode 8 is crushed during the bonding step of electrically connecting the semiconductor chip A), if it is too thick, the amount protruding from the semiconductor chip 10 increases, which causes a poor appearance. Conversely, if the thickness is too thin, the fixing strength of the lead (2, 3) by the insulating sheet 9 decreases, and the lead (2, 3)
This may cause a problem such as peeling. In the present embodiment, since the height of the protruding electrode 8 is about 60 [μm], the insulating sheet 9 having a thickness of about 60 [μm] is used.

【００６４】次に、リードフレームＬＦをヒートステー
ジ３０に装着し、その後、リード２及リード３の夫々の
第１部分（２Ａ，３Ａ）上に半導体チップ１０を位置決
めして配置する。この時、半導体チップ１０は、その素
子形成面１０Ｘがリード２及びリード３の夫々の第１部
分（２Ａ，３Ａ）と向い合う状態で配置する。Next, the lead frame LF is mounted on the heat stage 30, and thereafter, the semiconductor chip 10 is positioned and arranged on the first portions (2A, 3A) of the leads 2 and 3, respectively. At this time, the semiconductor chip 10 is arranged in a state where the element formation surface 10X faces the first portions (2A, 3A) of the leads 2 and 3 respectively.

【００６５】次に、図１２に示すように、ヒートステー
ジ３０を２００［℃］程度に加熱した状態で、半導体チ
ップ１０の裏面１０Ｙ側からボンディングツール３１で
加圧する。ボンディングツール３１による加圧は一つの
突起状電極当たり５０〜５００［ｇ］の力で行う。この
時、絶縁性シート９はヒートステージ３０からの熱によ
って一旦溶融し、その後硬化する。一方、突起状電極８
は球形状になっているため、溶融した絶縁性シート９を
挾み込むことなくリード２及びリード３の夫々の第１部
分（２Ａ，３Ａ）と接触し、先端部が押し潰されて良好
な接合がなされる。Next, as shown in FIG. 12, while the heat stage 30 is heated to about 200 ° C., pressure is applied from the back surface 10 Y side of the semiconductor chip 10 by the bonding tool 31. Pressing by the bonding tool 31 is performed with a force of 50 to 500 [g] per one protruding electrode. At this time, the insulating sheet 9 is once melted by heat from the heat stage 30 and then hardened. On the other hand, the protruding electrode 8
Is in contact with the first portion (2A, 3A) of each of the leads 2 and 3 without sandwiching the melted insulating sheet 9, and the leading end is crushed to obtain a favorable condition. A joint is made.

【００６６】この工程において、半導体チップ１０の素
子形成面１０Ｘは複数の突起状電極８が配置された領域
を除いて絶縁性シート８で覆われる。また、リード２及
びリード３の夫々の第１部分（２Ａ，３Ａ）は半導体チ
ップ１０の素子形成面１０Ｘに絶縁性シート９で接着固
定される。即ち、半導体チップ１０の素子形成面１０Ｘ
は絶縁性シート９によって保護され、リード２及びリー
ド３は絶縁性シート９によって半導体チップ１０に強固
に保持される。In this step, the element forming surface 10X of the semiconductor chip 10 is covered with the insulating sheet 8 except for the region where the plurality of protruding electrodes 8 are arranged. The first portions (2A, 3A) of the leads 2 and 3 are bonded and fixed to the element forming surface 10X of the semiconductor chip 10 with an insulating sheet 9. That is, the element forming surface 10X of the semiconductor chip 10
Are protected by the insulating sheet 9, and the leads 2 and 3 are firmly held on the semiconductor chip 10 by the insulating sheet 9.

【００６７】次に、ベーク処理を施して絶縁性シート８
を硬化させる。ベーク処理は１８０［℃］程度の温度雰
囲気中で約３０分間ほど行う。Next, the insulating sheet 8 is baked.
To cure. The baking treatment is performed in an atmosphere at a temperature of about 180 ° C. for about 30 minutes.

【００６８】次に、リードフレームＬＦのフレーム本体
５からリード２及びリード３を切断し、その後、リード
２及びリード３の夫々の第２部分（２Ｂ，３Ｂ）をガル
ウィング型に折り曲げ成形する。折り曲げ成形は、ま
ず、図１３に示すように、リード２及びリード３の夫々
の第２部分（２Ｂ，３Ｂ）の突出部分（２Ｂ１，３Ｂ
１）をリード抑え部材３２Ａと曲げ台３２Ｂの突起部と
でクランプし、その後、リード２及びリード３の夫々の
第２部分の実装部分（２Ｂ３，３Ｂ３）に曲げポンチ３
３を接触させ、その後、図１４に示すように、曲げ台３
２Ｂの突起部に向かって曲げポンチ３３を斜め移動させ
ることによって行なわれる。Next, the leads 2 and 3 are cut from the frame main body 5 of the lead frame LF, and then the second portions (2B, 3B) of the leads 2 and 3 are bent and formed into a gull-wing type. In the bending, first, as shown in FIG. 13, the protruding portions (2B1, 3B) of the second portions (2B, 3B) of the leads 2 and 3 respectively.
1) is clamped by the lead holding member 32A and the projection of the bending table 32B, and then the bending punch 3 is attached to the mounting portions (2B3, 3B3) of the second portions of the leads 2 and 3 respectively.
3 and then, as shown in FIG.
This is performed by obliquely moving the bending punch 33 toward the protrusion 2B.

【００６９】この工程において、リード２の幅２Ｗは、
低オン抵抗化を図るためリード３の幅３Ｗよりも広くな
っている。このため、リード２の方がリード３よりも折
り曲げ成形に対する難易度が高いが、リード２の第２部
分２Ｂには、その先端部２Ｂ４から半導体チップ１０に
向かって突出部分２Ｂ１まで延びる二つのスリット４Ａ
が設けられているので、折り曲げ成形の難易度を低くす
ることができる。In this step, the width 2W of the lead 2 is
The width of the lead 3 is wider than 3 W in order to reduce the on-resistance. For this reason, the lead 2 is more difficult to bend and form than the lead 3. However, the second portion 2B of the lead 2 has two slits extending from the tip 2B4 to the protruding portion 2B1 toward the semiconductor chip 10. 4A
Is provided, it is possible to reduce the difficulty of bending and forming.

【００７０】この後、リード２及びリード３の第２部分
（２Ｂ，３Ｂ）の夫々の先端位置を揃える切断処理を施
すことにより、本実施形態のパワートランジスタ１Ａが
ほぼ完成する。Thereafter, by performing a cutting process for aligning the tip positions of the second portions (2B, 3B) of the leads 2 and 3, the power transistor 1A of the present embodiment is almost completed.

【００７１】このように構成されたパワートランジスタ
１Ａは、図１５（実装基板に実装した状態を示す模式的
断面図）に示すように、実装基板３５に実装される。リ
ード（２，３）の実装部分（２Ｂ３，３Ｂ３）は、実装
基板３５のリード接続用端子（配線の一部分）３６に導
電性の接着材（例えばＰｂ−Ｓｎ組成の導電材）３８に
よって電気的にかつ機械的に接続される。半導体チップ
１０の裏面１０Ｙのドレイン電極２４は、実装基板３５
のチップ接続用端子（配線の一部）３７に接着材３８に
よって電気的にかつ機械的に接続される。The power transistor 1A thus configured is mounted on a mounting board 35 as shown in FIG. 15 (a schematic cross-sectional view showing a state of being mounted on the mounting board). The mounting portions (2B3, 3B3) of the leads (2, 3) are electrically connected to the lead connection terminals (part of the wiring) 36 of the mounting board 35 by a conductive adhesive (for example, a conductive material having a Pb-Sn composition) 38. And mechanically connected. The drain electrode 24 on the back surface 10Y of the semiconductor chip 10 is
Is electrically and mechanically connected to the chip connection terminal (part of wiring) 37 by an adhesive 38.

【００７２】パワートランジスタ１Ａの実装は、これに
限定されないが、例えば、実装基板３５のリード接続用
端子３６上及びチップ接続用端子３７上にペースト状の
接着材を形成し、その後、リード接続用端子３６上に接
着材を介在してリード（２，３）の実装部分（２Ｂ３，
３Ｂ３）を配置すると共に、チップ接続用端子３７上に
接着材を介在して半導体チップ１０の裏面１０Ｙのドレ
イン電極２４を配置し、その後、実装基板３５を赤外線
リフロー炉に搬送し、その後、接着材を溶融して硬化さ
れる。これにより、パワートランジスタ１Ａは、実装基
板３５に実装される。The mounting of the power transistor 1A is not limited to this. For example, a paste-like adhesive is formed on the lead connection terminals 36 and the chip connection terminals 37 of the mounting board 35, and then the lead connection is formed. The mounting portions (2B3, 3B3) of the leads (2, 3) with an adhesive material interposed on the terminals 36
3B3), and the drain electrode 24 on the back surface 10Y of the semiconductor chip 10 is disposed on the chip connecting terminal 37 with an adhesive interposed therebetween. Thereafter, the mounting substrate 35 is transported to an infrared reflow furnace, and then the bonding is performed. The material is melted and cured. As a result, the power transistor 1A is mounted on the mounting board 35.

【００７３】このパワートランジスタ１Ａの実装工程に
おいて、リード（２，３）の第２部分（２Ｂ，３Ｂ）
は、表面実装型リード形状の一つであるガルウィング型
に折り曲げ成形されている。従って、実装基板３５にパ
ワートランジスタ１Ａを実装する時の熱膨張に起因して
生じる応力をリード（２，３）の第２部分（２Ｂ，３
Ｂ）の弾性変形によって緩和することができる。また、
実装後の実装基板３５の反りに起因して生じる応力も緩
和することができる。In the mounting process of the power transistor 1A, the second portion (2B, 3B) of the lead (2, 3)
Is bent and formed into a gull wing type which is one of the surface mount type lead shapes. Therefore, the stress generated due to thermal expansion when mounting the power transistor 1A on the mounting board 35 is transferred to the second portion (2B, 3) of the lead (2, 3).
It can be alleviated by the elastic deformation of B). Also,
Stress generated due to the warpage of the mounting board 35 after mounting can also be reduced.

【００７４】なお、本実施形態のパワートランジスタ１
Ａは、半導体チップ裏面１０Ｙのドレイン電極２４が実
装基板３５のチップ接続用端子３７に接着材３８を介在
して接合される構成になっている。従って、図１６及び
図１７（リードの先端位置を説明するための模式的断面
図）に示すように、リード２及びリード３の夫々の第２
部分（２Ｂ，３Ｂ）の先端部（２Ｂ４，３Ｂ４）は、半
導体チップ１０の厚さ方向１０Ｓにおいて、先端部（２
Ｂ４，３Ｂ４）の上縁部（２Ｂ４Ｘ，３Ｂ４Ｘ）が半導
体チップ裏面１０Ｙよりも高く、先端部（２Ｂ４，３Ｂ
４）の下縁部（２Ｂ４Ｙ，３Ｂ４Ｙ）が半導体チップ裏
面１０Ｙよりも低くなる高さに配置されていることが望
ましい。The power transistor 1 of the present embodiment
A is configured such that the drain electrode 24 on the back surface 10Y of the semiconductor chip is joined to the chip connection terminal 37 of the mounting substrate 35 with an adhesive 38 interposed therebetween. Therefore, as shown in FIG. 16 and FIG. 17 (schematic sectional views for explaining the tip positions of the leads), the second
The tip (2B4, 3B4) of the portion (2B, 3B) is located at the tip (2B, 3B4) in the thickness direction 10S of the semiconductor chip 10.
B4, 3B4) are higher than the semiconductor chip back surface 10Y, and the top ends (2B4, 3B) are higher than the semiconductor chip back surface 10Y.
4) It is desirable that the lower edges (2B4Y, 3B4Y) are arranged at a height lower than the semiconductor chip back surface 10Y.

【００７５】以上説明したように、本実施形態によれば
以下の効果が得られる。As described above, according to the present embodiment, the following effects can be obtained.

【００７６】〔１〕パワートランジスタ１Ａは、素子形
成面１０Ｘに形成されたソース電極２０及びゲート電極
２１と、裏面１０Ｙに形成されたドレイン電極２４とを
有する半導体チップ１０と、ソース電極２０上に位置す
る第１部分２Ａと、第１部分２Ａと一体に形成され、か
つ半導体チップ１０の一方の長辺１０ａの外側に位置す
る第２部分２Ｂとを有するリード２と、ゲート電極２１
上に位置する第１部分３Ａと、第１部分３Ａと一体に形
成され、かつ半導体チップ１０の一方の長辺１０ａの外
側に位置する第２部分とを有するリード３と、リード２
の第１部分２Ａとソース電極２０との間及びリード３の
第１部分３Ａとゲート電極２１との間に配置され、かつ
夫々を電気的に接続する複数の突起状電極８と、リード
２の第１部分２Ａと半導体チップ１０の素子形成面１０
Ｘとの間及びリード３の第１部分３Ａと半導体チップ１
０の素子形成面１０Ｘとの間に配置された絶縁性シート
９あって、複数の突起状電極８が配置された領域以外の
半導体チップ１０の素子形成１０Ｘを覆う絶縁性シート
９とを有する構成になっている。[1] The power transistor 1A includes a semiconductor chip 10 having a source electrode 20 and a gate electrode 21 formed on the element formation surface 10X, and a drain electrode 24 formed on the back surface 10Y. A lead 2 having a first portion 2A located therein, a second portion 2B formed integrally with the first portion 2A and located outside one long side 10a of the semiconductor chip 10, and a gate electrode 21.
A lead 3 having an upper first portion 3A, a second portion formed integrally with the first portion 3A and located outside one long side 10a of the semiconductor chip 10;
A plurality of protruding electrodes 8 disposed between the first portion 2A of the lead 2 and the source electrode 20 and between the first portion 3A of the lead 3 and the gate electrode 21, and electrically connected to each other; First portion 2A and element forming surface 10 of semiconductor chip 10
X and the first portion 3A of the lead 3 and the semiconductor chip 1
And an insulating sheet 9 disposed between the device forming surface 10X and the element forming surface 10X of the semiconductor chip 10 other than the region where the plurality of protruding electrodes 8 are disposed. It has become.

【００７７】このような構成にすることにより、半導体
チップ１０の素子形成面１０Ｘ側及び裏面１０Ｙ側に樹
脂を流すための樹脂通路が不要なので、この樹脂通路の
厚さに相当する分、パッケージ全体の厚さが薄くなる。
また、半導体チップ１０の電極（ソース電極２０，ゲー
ト電極２１）とリード２及びリード３の夫々の第１部分
（２Ａ，３Ａ）との電気的な接続を突起状電極８によっ
て行っているので、導電性ワイヤを用いた場合と比べて
パッケージ全体の厚さが薄くなる。この結果、パワート
ランジスタ１Ａの薄型化を図ることができる。With such a configuration, a resin passage for flowing resin on the element forming surface 10X side and the back surface 10Y side of the semiconductor chip 10 is not required, so that the entire package corresponds to the thickness of the resin passage. Becomes thinner.
Also, since the electrodes (source electrode 20, gate electrode 21) of the semiconductor chip 10 and the first portions (2A, 3A) of the leads 2 and 3 are electrically connected by the protruding electrodes 8, The thickness of the entire package is reduced as compared with the case where conductive wires are used. As a result, the thickness of the power transistor 1A can be reduced.

【００７８】また、半導体チップ１０の側面及び裏面１
０Ｙ、リード（２，３）の第１部分（２Ａ，３Ａ）の上
面（２Ｘ，３ＡＸ）及び第２部分（２Ｂ，３Ｂ）全体が
絶縁性シート９から露出するので、半導体チップ１０か
ら発生した熱を外部に放出する放熱性の向上を図ること
ができる。The side and back surfaces 1 of the semiconductor chip 10
0Y, the upper surface (2X, 3AX) and the entire second portion (2B, 3B) of the first portion (2A, 3A) of the lead (2, 3) are exposed from the insulating sheet 9 and are generated from the semiconductor chip 10. It is possible to improve the heat radiation property of releasing heat to the outside.

【００７９】また、半導体チップ１０の電極（ソース電
極２０，ゲート電極２１）とリード２及びリード３の夫
々の第１部分（２Ａ，３Ａ）との電気的な接続を突起状
電極８によって行っているので、半導体チップ１０の電
極（ソース電極２０，ゲート電極２１）とリード（２，
３）との間の導電経路が短くなる。この結果、パワート
ランジスタ１Ａの低オン抵抗化を図ることができる。Further, the electrical connection between the electrodes (source electrode 20, gate electrode 21) of the semiconductor chip 10 and the first portions (2A, 3A) of the leads 2 and 3 is made by the protruding electrodes 8. Therefore, the electrodes (source electrode 20, gate electrode 21) of the semiconductor chip 10 and the leads (2,
3) the conductive path becomes shorter. As a result, the on-resistance of the power transistor 1A can be reduced.

【００８０】〔２〕リード２の幅２Ｗはリード３の幅３
Ｗよりも広い幅で形成され、リード２にはその第２部分
２Ｂの先端部２Ｂ４から半導体チップ１０に向かって突
出部分２Ｂ１まで延びる二つのスリット４Ａが設けられ
ている。[2] The width 2W of the lead 2 is equal to the width 3 of the lead 3.
The lead 2 is formed with a width wider than W, and the lead 2 is provided with two slits 4A extending from the tip 2B4 of the second portion 2B to the protruding portion 2B1 toward the semiconductor chip 10.

【００８１】このような構成にすることにより、低オン
抵抗化及び放熱性の向上を図るためにリード２の幅２Ｗ
を広くしても、リード２の第２部分２Ｂを折り曲げ成形
する時の難易度を低くすることができるので、リードの
折り曲げ工程における生産性を高めることができる。With such a configuration, the width of the lead 2 is set to 2 W to reduce on-resistance and improve heat dissipation.
Even if the width is widened, the difficulty in bending and forming the second portion 2B of the lead 2 can be reduced, so that the productivity in the lead bending step can be increased.

【００８２】〔３〕リード２及びリード３の夫々の第２
部分（２Ｂ，３Ｂ）はガルウィング型に折り曲げ成形さ
れている。このような構成にすることにより、実装基板
３５にパワートランジスタ１Ａを実装する時の熱膨張に
起因して生じる応力をリード（２，３）の第２部分（２
Ｂ，３Ｂ）の弾性変形によって緩和することができると
共に、実装後の実装基板３５の反りに起因して生じる応
力も緩和することができるので、突起状電極８に応力が
集中して起こる突起状電極８の破損を抑制することがで
きる。この結果、パワートランジスタ１Ａの実装に対す
る信頼性を高めることができる。[3] Second of Lead 2 and Lead 3
The portions (2B, 3B) are bent and formed into a gull wing type. With such a configuration, the stress generated due to thermal expansion when mounting the power transistor 1A on the mounting board 35 is reduced by the second portion (2) of the lead (2, 3).
B, 3B) can be alleviated by the elastic deformation, and the stress generated due to the warpage of the mounting board 35 after mounting can also be alleviated. The damage of the electrode 8 can be suppressed. As a result, the reliability of mounting the power transistor 1A can be improved.

【００８３】特に、携帯電話、携帯型情報処理端末機
器、携帯型パーソナル・コンピュータ等の小型電子機器
に組み込まれる実装基板においては厚さが薄く反り易い
ため、実装基板の反りによる応力をリードの弾性変形に
よって緩和することは重要である。In particular, since a mounting board incorporated in a small electronic device such as a mobile phone, a portable information processing terminal device, or a portable personal computer has a small thickness and is easily warped, the stress caused by the warping of the mounting substrate is reduced by the elasticity of the lead. It is important to relax by deformation.

【００８４】なお、本実施形態では、リード（２，３）
に半導体チップ１０を取り付けた後に、リード（２，
３）の第２部分（２Ｂ，３Ｂ）の折り曲げ成形を実施し
た例について説明したが、図１８（模式的断面図）に示
すように、リード（２，３）に半導体チップ１０を取り
付ける前に、リード（２，３）の第２部分（２Ｂ，３
Ｂ）の折り曲げ成形を実施してもよい。この場合、折り
曲げ工程において発生する半導体チップ１０の破損等を
実質的に排除することができるので、パワートランジス
タ１Ａの歩留まりの向上を図ることができる。In this embodiment, the lead (2, 3)
After the semiconductor chip 10 is attached to the lead (2,
Although the example in which the second portion (2B, 3B) of 3) is formed by bending is described, as shown in FIG. 18 (schematic sectional view), before attaching the semiconductor chip 10 to the leads (2, 3). , The second portion (2B, 3) of the lead (2, 3)
B) may be carried out. In this case, breakage or the like of the semiconductor chip 10 generated in the bending step can be substantially eliminated, so that the yield of the power transistor 1A can be improved.

【００８５】また、本実施形態では、リード（２，３）
に絶縁性シート９を貼り付けた例について説明したが、
絶縁性シート９の貼り付けは半導体チップ１０に行って
もよい。In this embodiment, the leads (2, 3)
Although the example which attached the insulating sheet 9 to the above was explained,
The insulating sheet 9 may be attached to the semiconductor chip 10.

【００８６】また、本実施形態では、二つのスリット４
Ａを設けた例について説明したが、これに限らず一つ又
は三つ以上設けてもよい。但し、スリット４Ａの数は、
オン抵抗、熱抵抗及び折り曲げ成形の難易度等を考慮し
て決定する必要がある。In this embodiment, two slits 4
Although an example in which A is provided has been described, one or more than three may be provided. However, the number of slits 4A is
It must be determined in consideration of the on-resistance, the thermal resistance, the difficulty of bending and the like.

【００８７】また、本実施形態では、突起状電極８とし
てＡｕバンプを用いた例について説明したが、他の材料
（例えば半田材）であってもよく、また、他の方法（例
えば蒸着法，ボール供給法等）で形成されるものであっ
てもよい。In this embodiment, an example in which an Au bump is used as the protruding electrode 8 has been described. However, another material (for example, a solder material) may be used, or another method (for example, an evaporation method, Ball forming method).

【００８８】また、本実施形態では、絶縁性シート９と
して、導電性粒子を含まないエポキシ系の熱硬化性樹脂
からなる樹脂シートを用いた例について説明したが、導
電性粒子を含まない他の材料（例えばポリイミド系の熱
可塑性樹脂）からなるものを用いてもよい。In the present embodiment, an example is described in which a resin sheet made of an epoxy-based thermosetting resin containing no conductive particles is used as the insulating sheet 9. A material made of a material (for example, a polyimide-based thermoplastic resin) may be used.

【００８９】（実施形態２）図１９は、本発明の実施形
態２であるパワートランジスタの概略構成を示す模式的
斜視図である。図１９に示すように、本実施形態のパワ
ートランジスタ１Ｂは、基本的に前述の実施形態１と同
様の構成になっており、以下の構成が異なっている。(Embodiment 2) FIG. 19 is a schematic perspective view showing a schematic configuration of a power transistor according to Embodiment 2 of the present invention. As shown in FIG. 19, the power transistor 1B of the present embodiment has basically the same configuration as that of the above-described first embodiment, but differs in the following configuration.

【００９０】即ち、リード２に設けられた二つのスリッ
ト４Ａは、リード２の先端部２Ｂ４からリード２の第１
部分２Ａまで延びている。このような構成にすることに
より、半導体チップ１０の素子形成面１０Ｘにリード２
の第１部分２Ａを熱圧着にて取り付ける時、巻き込まれ
た空気や、絶縁性シート９から発生したガスが逃げやす
くなるので、ボイドの発生を抑制することができる。但
し、前述の実施形態１の場合と比べて放熱性が低下す
る。That is, the two slits 4A provided in the lead 2 are connected to the first end 2B4 of the lead 2 by the first slit 2A.
It extends to the portion 2A. With such a configuration, the lead 2 is formed on the element forming surface 10X of the semiconductor chip 10.
When the first portion 2A is attached by thermocompression bonding, the trapped air and gas generated from the insulating sheet 9 can easily escape, so that the generation of voids can be suppressed. However, heat radiation is lower than in the case of the first embodiment.

【００９１】（実施形態３）図２０は、本発明の実施形
態３であるパワートランジスタの概略構成を示す模式的
斜視図である。図２０に示すように、本実施形態のパワ
ートランジスタ１Ｃは、基本的に前述の実施形態１と同
様の構成になっており、以下の構成が異なっている。(Embodiment 3) FIG. 20 is a schematic perspective view showing a schematic configuration of a power transistor according to Embodiment 3 of the present invention. As shown in FIG. 20, the power transistor 1C of the present embodiment has basically the same configuration as that of the above-described first embodiment, but differs in the following configuration.

【００９２】即ち、リード２にはスリット４Ａが設けら
れていない。このような構成にすることにより、リード
２と外気との接触面積が増加すると共に、リード２の第
１部分２Ａから第２部分２Ｂの実装部分２Ｂ３までの電
気抵抗が低くなるので、前述の実施形態１及び２の場合
と比べて、更に放熱性の向上及び低オン抵抗化を図るこ
とができる。但し、リード２の第２部分２Ｂの剛性が高
くなるので、リード２の折り曲げ成形の難易度が高くな
る。また、リード２の弾性変形による応力吸収が低くな
る。That is, the lead 2 is not provided with the slit 4A. With this configuration, the contact area between the lead 2 and the outside air increases, and the electrical resistance from the first portion 2A of the lead 2 to the mounting portion 2B3 of the second portion 2B decreases. Compared with the first and second embodiments, it is possible to further improve heat dissipation and lower on-resistance. However, since the rigidity of the second portion 2B of the lead 2 is increased, the difficulty of bending and forming the lead 2 is increased. Further, stress absorption due to the elastic deformation of the lead 2 is reduced.

【００９３】（実施形態４）図２１は、本発明の実施形
態４であるパワートランジスタの概略構成を示す模式的
斜視図である。図２１に示すように、本実施形態のパワ
ートランジスタ１Ｄは、基本的に前述の実施形態１と同
様の構成になっており、以下の構成が異なっている。(Embodiment 4) FIG. 21 is a schematic perspective view showing a schematic configuration of a power transistor according to Embodiment 4 of the present invention. As shown in FIG. 21, the power transistor 1D of the present embodiment has basically the same configuration as that of the above-described first embodiment, but differs in the following configuration.

【００９４】即ち、リード２に設けられた二つのスリッ
ト４Ａは、リード２の第２部分２Ａの先端部２Ｂ４から
中間部分２Ｂ２まで延びている。このような構成にする
ことにより、前述の実施形態３の場合と同程度の放熱性
及びオン抵抗が得られると共に、前述の実施形態１及び
２の場合と同程度の難易度でリード２の折り曲げ成形及
びリード２の弾性変形による応力吸収を行うことができ
る。That is, the two slits 4A provided in the lead 2 extend from the tip 2B4 of the second portion 2A of the lead 2 to the intermediate portion 2B2. With such a configuration, heat dissipation and on-resistance similar to those in the above-described third embodiment can be obtained, and bending of the lead 2 can be performed with the same level of difficulty as in the first and second embodiments. Stress can be absorbed by molding and elastic deformation of the lead 2.

【００９５】（実施形態５）図２２は、本発明の実施形
態５であるパワートランジスタの概略構成を示す模式的
斜視図である。図２２に示すように、本実施形態のパワ
ートランジスタ１Ｅは、基本的に前述の実施形態１と同
様の構成になっており、以下の構成が異なっている。(Embodiment 5) FIG. 22 is a schematic perspective view showing a schematic configuration of a power transistor according to Embodiment 5 of the present invention. As shown in FIG. 22, the power transistor 1E according to the present embodiment has basically the same configuration as that of the above-described first embodiment, but differs in the following configuration.

【００９６】即ち、リード２は、第１部分２Ａ及び第２
部分２Ｂを有し、更に、第１部分２Ａと一体に形成さ
れ、かつ半導体チップ１０の他方の長辺１０ｂの外側に
位置する第３部分２Ｃを有する構成になっている。リー
ド２の第３部分２Ｃは、第２部分２Ｂと同様に、第１部
分２Ａから半導体チップ１０の他方の長辺１０ｂの外側
に突出する突出部分２Ｃ１と、この突出部分２Ｃ１から
半導体チップ１０の裏面１０Ｙ側に折れ曲がる中間部分
２Ｃ２と、この中間部分２Ｃ２から突出部分２Ｃ１と同
一方向に延びる実装部分２Ｃ３とを有する構成になって
いる。That is, the lead 2 is composed of the first portion 2A and the second portion 2A.
It has a portion 2B, and further has a third portion 2C formed integrally with the first portion 2A and located outside the other long side 10b of the semiconductor chip 10. Similarly to the second portion 2B, the third portion 2C of the lead 2 includes a protruding portion 2C1 protruding from the first portion 2A to the outside of the other long side 10b of the semiconductor chip 10, and a protruding portion 2C1 of the semiconductor chip 10 from the protruding portion 2C1. The intermediate portion 2C2 is bent toward the rear surface 10Y, and the mounting portion 2C3 extends from the intermediate portion 2C2 in the same direction as the protruding portion 2C1.

【００９７】また、リード３は、第１部分３Ａ及び第２
部分３Ｂを有し、更に、第１部分３Ａと一体に形成さ
れ、かつ半導体チップ１０の他方の長辺１０ｂの外側に
位置する第３部分３Ｃを有する構成になっている。リー
ド３の第３部分３Ｃは、第２部分３Ｂと同様に、第１部
分３Ａから半導体チップ１０の他方の長辺１０ｂの外側
に突出する突出部分３Ｃ１と、この突出部分３Ｃ１から
半導体チップ１０の裏面１０Ｙ側に折れ曲がる中間部分
３Ｃ２と、この中間部分３Ｃ２から突出部分３Ｃ１と同
一方向に延びる実装部分３Ｃ３とを有する構成になって
いる。The lead 3 has a first portion 3A and a second portion 3A.
It has a portion 3B, and further has a third portion 3C formed integrally with the first portion 3A and located outside the other long side 10b of the semiconductor chip 10. Similarly to the second portion 3B, the third portion 3C of the lead 3 includes a protruding portion 3C1 protruding from the first portion 3A to the outside of the other long side 10b of the semiconductor chip 10, and a protruding portion 3C1 of the semiconductor chip 10 from the protruding portion 3C1. The intermediate portion 3C2 is bent toward the back surface 10Y, and the mounting portion 3C3 extends from the intermediate portion 3C2 in the same direction as the protruding portion 3C1.

【００９８】リード２の第３部分２Ｃには、第２部分２
Ｂと同様に、第３部分２Ｃの先端部２Ｃ４から半導体チ
ップ１０に向かって突出部分２Ｃ１まで延びる二つのス
リット４Ｂが設けられている。The third portion 2C of the lead 2 has the second portion 2
Similarly to B, two slits 4B are provided extending from the tip 2C4 of the third portion 2C to the protruding portion 2C1 toward the semiconductor chip 10.

【００９９】このような構成にすることにより、リード
２及びリード３と外気との接触面積が増加すると共に、
リード２及びリード３と実装基板との接合面積が増加す
るので、前述の実施形態１の場合と比べて放熱性が向上
する。また、リード２から実装基板までの導電経路が前
述の実施形態１の場合と比べて二倍になるので、前述の
実施形態１の場合と比べて低オン抵抗化を図ることがで
きる。但し、パワートランジスタの占有面積が増加す
る。なお、同図に示す符号３Ｃ４は、リード３の第３部
分３Ｃの先端部である。With this configuration, the contact area between the leads 2 and 3 and the outside air increases, and
Since the bonding area between the lead 2 and the lead 3 and the mounting substrate increases, the heat radiation is improved as compared with the case of the first embodiment. Further, since the conductive path from the lead 2 to the mounting board is doubled as compared with the case of the first embodiment, a lower on-resistance can be achieved as compared with the case of the first embodiment. However, the occupied area of the power transistor increases. The reference numeral 3C4 shown in the figure is the tip of the third portion 3C of the lead 3.

【０１００】（実施形態６）図２３は、本発明の実施形
態６であるパワートランジスタの概略構成を示す図
（（Ａ）は模式的平面図，（Ｂ）は（Ａ）のｆ−ｆ線に
沿う模式的断面図）である。図２３に示すように、本実
施形態のパワートランジスタ１Ｆは、基本的に前述の実
施形態５と同様の構成になっており、以下の構成が異な
っている。(Embodiment 6) FIG. 23 is a diagram showing a schematic configuration of a power transistor according to Embodiment 6 of the present invention ((A) is a schematic plan view, and (B) is a line ff in (A)). FIG. As shown in FIG. 23, the power transistor 1F of the present embodiment has basically the same configuration as that of the above-described fifth embodiment, but differs in the following configuration.

【０１０１】即ち、リード２は、第１部分２Ａ、第２部
分２Ｂ及び第３部分２Ｃを有し、更に、第１部分２Ａと
一体に形成され、かつ半導体チップ１０の互いに対向す
る二つの短辺（１０ｃ，１０ｄ）のうちの一方の短辺１
０ｃの外側に位置する第４部分２Ｄを有する構成になっ
ている。That is, the lead 2 has a first portion 2A, a second portion 2B, and a third portion 2C. Further, the lead 2 is formed integrally with the first portion 2A and has two short sides facing each other of the semiconductor chip 10. One short side 1 of the sides (10c, 10d)
It is configured to have a fourth portion 2D located outside of 0c.

【０１０２】また、リード３は、第１部分３Ａ、第２部
分３Ｂ及び第３部分３Ｃを有し、更に、第１部分３Ａと
一体に形成され、かつ半導体チップ１０の他方の短辺１
０ｄの外側に位置する第４部分３Ｄを有する構成になっ
ている。The lead 3 has a first portion 3A, a second portion 3B, and a third portion 3C. The lead 3 is formed integrally with the first portion 3A.
It is configured to have a fourth portion 3D located outside 0d.

【０１０３】このような構成にすることにより、リード
２及びリード３の夫々の第４部分（２Ｄ，３Ｄ）の面積
に相当する分、リード２及びリード３と外気との接触面
積が増加するので、前述の実施形態５の場合と比べて放
熱性が向上する。但し、前述の実施形態５の場合と比べ
てパワートランジスタの占有面積が大きくなる。With such a configuration, the contact area between the lead 2 and the lead 3 and the outside air increases by an amount corresponding to the area of the fourth portion (2D, 3D) of each of the lead 2 and the lead 3. The heat radiation is improved as compared with the case of the fifth embodiment. However, the occupied area of the power transistor is larger than that of the fifth embodiment.

【０１０４】なお、リード２及びリード３の夫々の第４
部分（２Ｄ，３Ｄ）をガルウィング型に折り曲げ成形し
てもよい。この場合、リード２及びリード３と実装基板
との接合面積が増加するので、実施形態６の場合と比べ
て更に放熱性の向上及び低オン抵抗化を図ることができ
る。The fourth and fourth leads 2 and 3
The portions (2D, 3D) may be bent and formed into a gull wing type. In this case, the bonding area between the lead 2 and the lead 3 and the mounting substrate increases, so that the heat radiation property and the on-resistance can be further reduced as compared with the sixth embodiment.

【０１０５】（実施形態７）図２４は、本発明の実施形
態７であるパワートランジスタの概略構成を示す図
（（Ａ）は模式的平面図，（Ｂ）は（Ａ）のｇ−ｇ線に
沿う模式的断面図）である。図２４に示すように、本実
施形態のパワートランジスタ１Ｇは、基本的に前述の実
施形態１と同様の構成になっており、以下の構成が異な
っている。(Embodiment 7) FIG. 24 is a diagram showing a schematic configuration of a power transistor according to Embodiment 7 of the present invention ((A) is a schematic plan view, and (B) is a gg line of (A)). FIG. As shown in FIG. 24, the power transistor 1G of the present embodiment has basically the same configuration as that of the above-described first embodiment, but differs in the following configuration.

【０１０６】即ち、半導体チップ１０の裏面１０Ｙに接
着材３５を介して熱拡散板３６が接着固定されている。
このような構成にすることにより、半導体チップ１０の
裏面１０Ｙを保護することができるので、半導体チップ
１０の破損を抑制することができる。また、半導体チッ
プ１０で発生した熱が熱拡散板３６によって拡散するの
で、パワートランジスタの放熱性が向上する。That is, the heat diffusion plate 36 is adhered and fixed to the back surface 10Y of the semiconductor chip 10 via the adhesive 35.
With such a configuration, the back surface 10Y of the semiconductor chip 10 can be protected, so that damage to the semiconductor chip 10 can be suppressed. Further, since the heat generated in the semiconductor chip 10 is diffused by the heat diffusion plate 36, the heat dissipation of the power transistor is improved.

【０１０７】なお、本実施形態のパワートランジスタ１
Ｇは、熱拡散板３６が実装基板のチップ接続用端子に接
着材を介在して接合される構成になっている。従って、
図２５（リードの先端位置を説明するための模式的断面
図）に示すように、リード２及びリード３の夫々の第２
部分（２Ｂ，３Ｂ）の先端部（２Ｂ４，３Ｂ４）は、半
導体チップ１０の厚さ方向１０Ｓにおいて、先端部（２
Ｂ４，３Ｂ４）の上縁部（２Ｂ４Ｘ，３Ｂ４Ｘ）が熱拡
散板３６の裏面３６Ｙよりも高く、先端部（２Ｂ４，３
Ｂ４）の下縁部（２Ｂ４Ｙ，３Ｂ４Ｙ）が熱拡散板３６
の裏面３６Ｙよりも低くなる高さに配置されていること
が望ましい。Note that the power transistor 1 of the present embodiment
G has a configuration in which the heat diffusion plate 36 is joined to the chip connection terminals of the mounting board with an adhesive interposed therebetween. Therefore,
As shown in FIG. 25 (a schematic cross-sectional view for explaining the position of the tip of the lead), the second
The tip (2B4, 3B4) of the portion (2B, 3B) is located at the tip (2B, 3B4) in the thickness direction 10S of the semiconductor chip 10.
B4, 3B4) are higher than the back surface 36Y of the heat diffusion plate 36 at the top edge (2B4X, 3B4X),
B4) the lower edge portion (2B4Y, 3B4Y)
Is desirably arranged at a height that is lower than the back surface 36Y.

【０１０８】また、熱拡散板３６は、実装工程において
取付ける場合がある。このような場合、取り付けられる
熱拡散板３６の厚さ及び接着材の厚さを考慮して、図２
６（リードの先端位置を説明するための模式的断面図）
に示すように、リード２及びリード３の夫々の第２部分
（２Ｂ，３Ｂ）の先端部（２Ｂ４，３Ｂ４）が、半導体
チップ１０の厚さ方向１０Ｓにおいて、半導体チップ１
０の裏面１０Ｙよりも低い高さに位置するように、リー
ド２及びリード３を折り曲げておく必要がある。The heat diffusion plate 36 may be attached in the mounting process. In such a case, in consideration of the thickness of the attached heat diffusion plate 36 and the thickness of the adhesive, FIG.
6 (Schematic sectional view for explaining the position of the tip of the lead)
As shown in FIG. 5, the tip portions (2B4, 3B4) of the second portions (2B, 3B) of the leads 2 and 3 are located on the semiconductor chip 1 in the thickness direction 10S of the semiconductor chip 10.
It is necessary to bend the leads 2 and 3 so as to be located at a height lower than the back surface 10Y of the “0”.

【０１０９】（実施形態８）図２７は、本発明の実施形
態８であるパワートランジスタの概略構成を示す図
（（Ａ）は模式的平面図、（Ｂ）は（Ａ）のｈ−ｈ線の
沿う模式的断面図）であり、図２８は図２７の半導体チ
ップの概略構成を示す模式的平面図であり、図２９は図
２７の半導体チップの配線パターンを示す模式的平面図
であり、図３０は図２８のｉ−ｉ線に沿う模式的断面図
である。(Eighth Embodiment) FIGS. 27A and 27B are diagrams showing a schematic configuration of a power transistor according to an eighth embodiment of the present invention. FIG. 27A is a schematic plan view, and FIG. 28 is a schematic plan view showing a schematic configuration of the semiconductor chip of FIG. 27, FIG. 29 is a schematic plan view showing a wiring pattern of the semiconductor chip of FIG. 27, FIG. 30 is a schematic sectional view taken along line ii of FIG.

【０１１０】図２７に示すように、本実施形態のパワー
トランジスタ１Ｉは、基本的に前述の実施形態１と同様
の構成になっており、以下の構成が異なっている。As shown in FIG. 27, the power transistor 1I of this embodiment has basically the same configuration as that of the above-described first embodiment, but differs in the following configuration.

【０１１１】即ち、半導体チップ４０は、素子形成面
（第１主面）４０Ｘにドレイン電極５２及びゲート電極
５３を有し、素子形成面４０Ｘと対向する裏面（第２主
面）４０Ｙにソース電極５６を有する構成になってい
る。That is, the semiconductor chip 40 has the drain electrode 52 and the gate electrode 53 on the element formation surface (first main surface) 40X, and has the source electrode on the back surface (second main surface) 40Y facing the element formation surface 40X. 56.

【０１１２】リード２の第１部分２Ａは、半導体チップ
４０のドレイン電極５２上に位置し、複数の突起状電極
８を介在してドレイン電極５２に電気的に接続されてい
る。リード３の第１部分３Ａは、半導体チップ４０のゲ
ート電極５３上に位置し、複数の突起状電極８を介在し
てゲート電極５３に電気的に接続されている。The first portion 2 A of the lead 2 is located on the drain electrode 52 of the semiconductor chip 40 and is electrically connected to the drain electrode 52 via a plurality of protruding electrodes 8. The first portion 3A of the lead 3 is located on the gate electrode 53 of the semiconductor chip 40, and is electrically connected to the gate electrode 53 via a plurality of projecting electrodes 8.

【０１１３】半導体チップ４０は、図３０に示すよう
に、例えば、単結晶シリコンからなるp+型半導体基板４
１Ａの主面上に単結晶シリコンからなるp-型半導体層４
１Ｂが形成された半導体基体４１を主体に構成されてい
る。半導体基体４１の主面の素子形成領域（活性領域）
には、トランジスタ素子として、例えば横型構造のｎチ
ャネル導電型ＭＯＳＦＥＴが形成されている。As shown in FIG. 30, the semiconductor chip 40 is made of, for example, a p + type semiconductor substrate 4 made of single crystal silicon.
P-type semiconductor layer 4 of single crystal silicon on main surface of 1A
It is mainly composed of a semiconductor substrate 41 on which 1B is formed. Element formation region (active region) on the main surface of semiconductor substrate 41
Is formed with, for example, an n-channel conductivity type MOSFET having a lateral structure as a transistor element.

【０１１４】ＭＯＳＦＥＴは、主に、チャネル形成領
域、ゲート絶縁膜４５、ゲート導体層４６、ソース領域
及びドレイン領域を有する構成になっている。チャネル
形成領域は、p-型半導体層４１Ｂに形成されたｐ型ウエ
ル領域４３で構成されている。ドレイン領域は、ｐ型ウ
エル領域４３及びp-型半導体層４１Ｂに形成されたn-型
半導体領域４７Ａと、p-型半導体層４１Ｂに形成され、
かつn-型半導体領域４７Ａに電気的に接続されたn+型半
導体領域４８Ａとで構成されている。ソース領域は、ｐ
型ウエル領域４３に形成されたn-型半導体領域４７Ｂ
と、ｐ型ウエル領域４３に形成され、かつn-型半導体領
域４７Ｂに電気的に接続されたn+型半導体領域４８Ｂと
で構成されている。ゲート導体層４６は、例えば抵抗値
を低減する不純物が導入された多結晶シリコン膜で形成
されている。ゲート絶縁膜４５は、例えば酸化シリコン
膜で形成されている。The MOSFET mainly has a channel formation region, a gate insulating film 45, a gate conductor layer 46, a source region and a drain region. The channel formation region includes a p-type well region 43 formed in the p − -type semiconductor layer 41B. The drain region is formed in the p-type semiconductor layer 41B and the n-type semiconductor region 47A formed in the p-type well region 43 and the p-type semiconductor layer 41B,
And an n + type semiconductor region 48A electrically connected to the n− type semiconductor region 47A. The source region is p
N− type semiconductor region 47B formed in type well region 43
And an n + -type semiconductor region 48B formed in the p-type well region 43 and electrically connected to the n − -type semiconductor region 47B. The gate conductor layer 46 is formed of, for example, a polycrystalline silicon film into which an impurity for reducing a resistance value is introduced. The gate insulating film 45 is formed of, for example, a silicon oxide film.

【０１１５】ゲート導体層４６は、Ｘ方向に向って延在
し、Ｙ方向に所定の間隔を置いて複数配置されている。
n-型半導体領域４７Ａ及びn+型半導体領域４８Ａと、n-
型半導体領域４７Ｂ及びn+型半導体領域４８Ｂは、ゲー
ト導体層４６下のチャネル形成領域を挾むようにして配
置され、ゲート導体層４６と同様にＸ方向に向って延在
している。A plurality of gate conductor layers 46 extend in the X direction and are arranged at predetermined intervals in the Y direction.
n- type semiconductor region 47A and n + type semiconductor region 48A;
The type semiconductor region 47B and the n + type semiconductor region 48B are arranged so as to sandwich the channel forming region below the gate conductor layer 46, and extend in the X direction similarly to the gate conductor layer 46.

【０１１６】n+型半導体領域４８Ａ，４８Ｂの夫々は、
層間絶縁膜４９に形成された開口を通して、第１層目の
金属層に形成された配線５０Ａ，５０Ｃの夫々と電気的
に接続されている。配線５０Ｃは、層間絶縁膜４９に形
成された開口を通して、p-型半導体層４１Ｂに形成され
たp+型半導体領域４４と電気的に接続されている。p+型
半導体領域４４はp+型半導体基板４１Ａと電気的に接続
され、p+型半導体基板４１Ａはその裏面に形成されたソ
ース電極５６と電気的に接続されている。ゲート導体層
４６は、詳細に図示していないが、層間絶縁膜４９に形
成された開口を通して、第１層目の金属層に形成された
配線５０Ｂと電気的に接続されている。Each of the n + type semiconductor regions 48A and 48B has
Through an opening formed in the interlayer insulating film 49, it is electrically connected to each of the wirings 50A and 50C formed in the first metal layer. The wiring 50C is electrically connected to the p + type semiconductor region 44 formed in the p − type semiconductor layer 41B through an opening formed in the interlayer insulating film 49. The p + type semiconductor region 44 is electrically connected to the p + type semiconductor substrate 41A, and the p + type semiconductor substrate 41A is electrically connected to the source electrode 56 formed on the back surface. Although not shown in detail, the gate conductor layer 46 is electrically connected to a wiring 50B formed in the first metal layer through an opening formed in the interlayer insulating film 49.

【０１１７】配線５０Ａ，５０Ｂの夫々は、層間絶縁膜
５１に形成された開口を通して、第２層目の金属層に形
成されたドレイン電極５２、ゲート電極５３の夫々と電
気的に接続されている。ドレイン電極５２、ゲート電極
５３の夫々は、図２８及び図３０に示すように、これら
の上層に形成された表面保護膜５４で覆われている。表
面保護膜５４には複数のボンディング開口５５が形成さ
れ、この複数のボンディング５５の夫々を通して複数の
突起状電極８がドレイン電極５２及びゲート電極５３に
電気的にかつ機械的に接続されている。Each of wirings 50A and 50B is electrically connected to a drain electrode 52 and a gate electrode 53 formed in the second metal layer through an opening formed in interlayer insulating film 51. . As shown in FIGS. 28 and 30, each of the drain electrode 52 and the gate electrode 53 is covered with a surface protection film 54 formed thereon. A plurality of bonding openings 55 are formed in the surface protection film 54, and a plurality of projecting electrodes 8 are electrically and mechanically connected to the drain electrode 52 and the gate electrode 53 through each of the plurality of bonding openings 55.

【０１１８】なお、配線５０Ａ，５０Ｂ，５０Ｃの夫々
は、図２９に示す配線パターンで形成されている。ま
た、図３０において、符号４２はフィールド絶縁膜であ
る。Each of the wirings 50A, 50B, 50C is formed by the wiring pattern shown in FIG. In FIG. 30, reference numeral 42 denotes a field insulating film.

【０１１９】このように構成されたパワートランジスタ
１Ｉにおいても、前述の実施形態１と同様の効果が得ら
れる。In the power transistor 1I thus configured, the same effect as in the first embodiment can be obtained.

【０１２０】（実施形態９）本実施形態では、半導体装
置である広帯域ビデオ増幅器に本発明を適用した例につ
いて説明する。図３１は、本発明の実施形態９である広
帯域ビデオ増幅器の概略構成を示す図（（Ａ）は模式的
平面図，（Ｂ）は（Ａ）のｊ−ｊ線に沿う模式的断面
図，（Ｃ）は（Ａ）のｋ−ｋ線に沿う模式的断面図）で
あり、図３２は図３１の広帯域ビデオ増幅器の等価回路
図であり、図３３は図３１の広帯域ビデオ増幅器を実装
基板に実装した状態を示す模式的断面図である。(Embodiment 9) In this embodiment, an example in which the present invention is applied to a wideband video amplifier which is a semiconductor device will be described. FIG. 31 is a diagram showing a schematic configuration of a wideband video amplifier according to a ninth embodiment of the present invention ((A) is a schematic plan view, (B) is a schematic cross-sectional view taken along line JJ of (A), (C) is a schematic cross-sectional view taken along the line kk of (A), FIG. 32 is an equivalent circuit diagram of the wideband video amplifier of FIG. 31, and FIG. 33 is a substrate on which the wideband video amplifier of FIG. 31 is mounted. FIG. 3 is a schematic cross-sectional view showing a state in which the device is mounted on the device.

【０１２１】図３１に示すように、本実施形態の広帯域
ビデオ増幅器６０Ａは、主に、複数のリード６１、一つ
のリード６２、複数の突起状電極８、絶縁性シート９及
び半導体チップ７０を有する構成になっている。As shown in FIG. 31, the broadband video amplifier 60A of this embodiment mainly includes a plurality of leads 61, one lead 62, a plurality of protruding electrodes 8, an insulating sheet 9, and a semiconductor chip 70. It has a configuration.

【０１２２】半導体チップ７０の平面形状は方形状で形
成され、本実施形態においては長方形で形成されてい
る。半導体チップ７０は、主に、半導体基板と、この半
導体基板の主面上において絶縁層、配線層の夫々を複数
段積み重ねた多層配線層と、この多層配線層を覆うよう
にして形成された表面保護膜とを有する構成になってい
る。The planar shape of the semiconductor chip 70 is formed in a square shape, and in this embodiment, is formed in a rectangular shape. The semiconductor chip 70 mainly includes a semiconductor substrate, a multilayer wiring layer in which a plurality of insulating layers and wiring layers are stacked on a main surface of the semiconductor substrate, and a surface formed so as to cover the multilayer wiring layer. And a protective film.

【０１２３】半導体チップ７０の互いに対向する表裏面
（第１主面及び第２主面）のうちの表面である回路形成
面７０Ｘには、半導体チップ７０の外周囲の各辺に沿っ
て複数の電極７１が形成されている。複数の電極７１の
夫々は、半導体チップ７０の多層配線層のうちの最上層
の配線層に形成されている。最上層の配線層はその上層
に形成された表面保護膜で覆われ、この表面保護膜には
電極７１の表面を露出するボンディング開口が形成され
ている。The circuit forming surface 70X, which is the surface of the front and back surfaces (the first main surface and the second main surface) of the semiconductor chip 70 facing each other, is provided along the outer periphery of the semiconductor chip 70 along a plurality of sides. An electrode 71 is formed. Each of the plurality of electrodes 71 is formed on the uppermost wiring layer of the multilayer wiring layers of the semiconductor chip 70. The uppermost wiring layer is covered with a surface protective film formed thereon, and a bonding opening exposing the surface of the electrode 71 is formed in the surface protective film.

【０１２４】半導体チップ７０の回路形成面７０Ｘに
は、図３２に示す増幅回路が形成されている。増幅回路
は、主に、複数のバイポーラトランジスタＴｒ１〜Ｔｒ
１３、複数の抵抗素子Ｒ１〜Ｒ５等で構成されている。
なお、図３２において、複数の電極７１のうち、７１Ａ
は電源電位（例えば５［Ｖ］）に電位固定される電源電
位端子であり、７１Ｂは基準電位（例えば０［Ｖ］）に
電位固定される基準電位端子であり、７１Ｃ，７１Ｄは
信号入力端子であり、７１Ｅは中間電位に電位固定され
る中間電位端子であり、７１Ｆは出力段電源電位端子で
あり、７１Ｇ，７１Ｈは電流出力端子であり、７１Ｉは
制御信号入力端子であり、７１Ｊは中間電位に電位固定
される中間電位端子である。電極７１Ｂは複数設けられ
ている。The amplifier circuit shown in FIG. 32 is formed on the circuit forming surface 70X of the semiconductor chip 70. The amplifier circuit mainly includes a plurality of bipolar transistors Tr1 to Tr
13, a plurality of resistance elements R1 to R5 and the like.
In FIG. 32, among the plurality of electrodes 71, 71A
Is a power supply potential terminal fixed at a power supply potential (for example, 5 [V]), 71B is a reference potential terminal fixed at a reference potential (eg, 0 [V]), and 71C and 71D are signal input terminals. 71E is an intermediate potential terminal fixed at an intermediate potential, 71F is an output stage power supply potential terminal, 71G and 71H are current output terminals, 71I is a control signal input terminal, and 71J is an intermediate potential terminal. This is an intermediate potential terminal that is fixed at a potential. A plurality of electrodes 71B are provided.

【０１２５】図３１に示すように、半導体チップ７０の
互いに対向する二つの長辺（７０ａ，７０ｂ）の辺側に
は、夫々の長辺に沿って複数のリード６１が配列されて
いる。半導体チップ７０の一方の長辺７０ａ側に配列さ
れたリード６１と半導体チップ７０の他方の長辺７０ｂ
側に配列されたリード６１との間には、半導体チップ７
０の互いに対向する二つの短辺（７０ｃ，７０ｂ）を横
切るようにしてリード６２が延在している。As shown in FIG. 31, a plurality of leads 61 are arranged along two long sides (70a, 70b) of the semiconductor chip 70 along the long sides facing each other. The leads 61 arranged on one long side 70a side of the semiconductor chip 70 and the other long side 70b of the semiconductor chip 70
Between the leads 61 arranged on the side of the semiconductor chip 7
The lead 62 extends so as to cross two short sides (70c, 70b) opposing each other.

【０１２６】複数のリード６１は、半導体チップ７０の
電極７１上に位置する第１部分６１Ａと、第１部分と一
体に形成され、かつ半導体チップ７０の何れか一方の長
辺（７０ａ又は７０ｂ）の外側に位置する第２部分６１
Ｂとを有する構成になっている。リード６２は、半導体
チップ７０の電極７１上に位置する第１部分６２Ａと、
第１部分６２Ａと一体に形成され、かつ半導体チップ７
０の一方の長辺７０ｃの外側に位置する第２部分６２Ｂ
と、第１部分６２Ａと一体に形成され、かつ半導体チッ
プ７０の他方の長辺７０ｄの外側に位置する第３部分６
２Ｃとを有する構成になっている。The plurality of leads 61 are formed integrally with the first portion 61A located on the electrode 71 of the semiconductor chip 70, and are formed integrally with the first portion, and one of the long sides (70a or 70b) of the semiconductor chip 70 is provided. The second part 61 located outside the
B. The lead 62 includes a first portion 62A located on the electrode 71 of the semiconductor chip 70,
The semiconductor chip 7 formed integrally with the first portion 62A
0 of the second portion 62B located outside one long side 70c
And a third portion 6 formed integrally with the first portion 62A and located outside the other long side 70d of the semiconductor chip 70.
2C.

【０１２７】リード６１の第１部分６１Ａは、突起状電
極８を介在して半導体チップ７０の電極７１と電気的に
かつ機械的に接続され、更に、絶縁性シート９を介在し
て半導体チップ７０の回路形成面７０Ｘに接着固定され
ている。リード６２の第１部分６２Ａは、突起状電極８
を介在して半導体チップ７０の電極７１と電気的にかつ
機械的に接続され、更に、絶縁性シート９を介在して半
導体チップ７０の回路形成面７０Ｘに接着固定されてい
る。即ち、リード６１及びリード６２の夫々の第１部分
（６１Ａ，６２Ａ）は、絶縁性シート９及び突起状電極
８によって半導体チップ７０の回路形成面７０Ｘに保持
されている。なお、複数のリード６１のうち、一つのリ
ード６１は半導体チップ７０の電極７１に対して電気的
に接続されていない。The first portion 61 A of the lead 61 is electrically and mechanically connected to the electrode 71 of the semiconductor chip 70 via the protruding electrode 8, and further, via the insulating sheet 9. Is bonded and fixed to the circuit forming surface 70X. The first portion 62A of the lead 62 is
Are electrically and mechanically connected to the electrodes 71 of the semiconductor chip 70 with the interposition thereof, and are further adhesively fixed to the circuit forming surface 70X of the semiconductor chip 70 with the insulating sheet 9 interposed. That is, the first portions (61A, 62A) of the leads 61 and 62 are held on the circuit forming surface 70X of the semiconductor chip 70 by the insulating sheet 9 and the protruding electrodes 8. One of the leads 61 is not electrically connected to the electrode 71 of the semiconductor chip 70.

【０１２８】リード６１の第２部分６１Ｂ、リード６２
の第２部分６２Ｂ及び第３部分６２Ｃは、表面実装型リ
ード形状の一つであるガルウィング型に折り曲げ成形さ
れている。即ち、リード６１の第２部分６１Ｂ、リード
６２の第２部分６２Ｂ及び第３部分６２Ｃは、第１部分
（６１Ａ，６１Ａ）から半導体チップ７０の外側に突出
する突出部分（６１Ｂ１，６２Ｂ１，６２Ｃ１）と、こ
の突出部分から半導体チップ７０の裏面７０Ｙ側に折れ
曲がる中間部分（６１Ｂ２，６２Ｂ２，６２Ｃ２）と、
この中間部分から突出部分と同一方向に延びる実装部分
（６１Ｂ３，６２Ｂ３，６２Ｃ３）とを有する構成にな
っている。The second portion 61B of the lead 61, the lead 62
The second portion 62B and the third portion 62C are bent and formed into a gull wing type which is one of the surface mount type lead shapes. That is, the second portion 61B of the lead 61, the second portion 62B and the third portion 62C of the lead 62 are projecting portions (61B1, 62B1, 62C1) projecting outside the semiconductor chip 70 from the first portions (61A, 61A). An intermediate portion (61B2, 62B2, 62C2) bent from the protruding portion toward the back surface 70Y of the semiconductor chip 70;
The mounting portion (61B3, 62B3, 62C3) extends in the same direction as the protruding portion from the intermediate portion.

【０１２９】リード６２の幅は、放熱性の向上を図るた
め、リード６１の幅よりも広くなっている。リード６２
は、複数の電極７１のうち、基準電位端子である電極７
１Ｂと電気的に接続されている。即ち、リード６２は、
基準電位用リードとして用いられている。The width of the lead 62 is wider than the width of the lead 61 in order to improve heat radiation. Lead 62
Is the electrode 7 which is a reference potential terminal among the plurality of electrodes 71.
1B. That is, the lead 62
It is used as a reference potential lead.

【０１３０】絶縁性シート９は、リード２及びリード３
の夫々の第１部分（２Ａ，２Ｂ）と半導体チップ１０と
の間に配置され、複数の突起状電極８が配置された領域
を除いて半導体チップ１０の素子形成面１０Ｘを覆って
いる。The insulating sheet 9 is composed of the leads 2 and 3
Are arranged between the respective first portions (2A, 2B) and the semiconductor chip 10 and cover the element forming surface 10X of the semiconductor chip 10 except for a region where the plurality of protruding electrodes 8 are arranged.

【０１３１】このように構成された広帯域増幅器６０Ａ
は、図３３（実装基板に実装した状態を示す模式的断面
図）に示すように、半導体基板８０に実装される。リー
ド６１の実装部分６１Ｂ３は、実装基板８０のリード接
続用端子（配線の一部分）８１に導電性の接着材（例え
ばＰｂ−Ｓｎ組成の導電材）８３によって電気的にかつ
機械的に接続される。リード６２の実装部分６１Ｂ３，
６１Ｃ３は、図示していないが、同様に実装基板８０の
リード接続用端子に接着材によって電気的にかつ機械的
に接続される。Broadband amplifier 60A thus configured
Is mounted on a semiconductor substrate 80 as shown in FIG. 33 (a schematic cross-sectional view showing a state of being mounted on a mounting substrate). The mounting portion 61B3 of the lead 61 is electrically and mechanically connected to a lead connection terminal (a part of a wiring) 81 of the mounting substrate 80 by a conductive adhesive (for example, a conductive material having a Pb-Sn composition) 83. . The mounting portion 61B3 of the lead 62
Although not shown, 61C3 is also electrically and mechanically connected to the lead connection terminals of the mounting board 80 by an adhesive.

【０１３２】このように構成された広帯域ビデオ増幅器
６０Ａによれば、前述の実施形態１と同様の効果が得ら
れる。According to the wideband video amplifier 60A configured as described above, the same effects as in the first embodiment can be obtained.

【０１３３】また、半導体チップ７０の電極７１とリー
ド（６１，６２）との電気的な接続を突起状電極８によ
って行っているので、半導体チップ７０の電極とリード
６１との間の導電経路が短くなることから、広帯域ビデ
オ増幅器６０Ａの高速化を図ることができる。Further, since the electrodes 71 of the semiconductor chip 70 and the leads (61, 62) are electrically connected by the protruding electrodes 8, the conductive path between the electrodes of the semiconductor chip 70 and the leads 61 is reduced. Since the length is shortened, the speed of the wideband video amplifier 60A can be increased.

【０１３４】（実施形態１０）図３４は本発明の実施形
態１０である広帯域ビデオ増幅器の模式的断面図であ
り、図３５は図３４の広帯域ビデオ増幅器を実装基板に
実装した状態を示す模式的断面図である。(Embodiment 10) FIG. 34 is a schematic sectional view of a broadband video amplifier according to Embodiment 10 of the present invention, and FIG. 35 is a schematic view showing a state where the wideband video amplifier of FIG. 34 is mounted on a mounting board. It is sectional drawing.

【０１３５】図３４に示すように、本実施形態の広帯域
ビデオ増幅器６０Ｂは、基本的に前述の実施形態９と同
様の構成になっており、以下の構成が異なっている。As shown in FIG. 34, the wideband video amplifier 60B according to the present embodiment has basically the same configuration as that of the ninth embodiment described above, and differs in the following configuration.

【０１３６】即ち、半導体チップ７０の裏面７０Ｙに、
導電性接着材との濡れ性を有する接着促進層７２が設け
られている。That is, on the back surface 70Y of the semiconductor chip 70,
An adhesion promoting layer 72 having wettability with the conductive adhesive is provided.

【０１３７】このような構成にすることにより、実装基
板に広帯域ビデオ増幅器６０Ｂを実装する際、図３５に
示すように、実装基板８０のチップ接続用ランド８２に
半導体チップ７０の裏面７０Ｙを接着材８３によって接
続することができるので、広帯域ビデオ増幅器６０Ｂの
放熱性が向上する。With this configuration, when the wideband video amplifier 60B is mounted on the mounting board, as shown in FIG. 35, the back surface 70Y of the semiconductor chip 70 is attached to the chip connecting lands 82 of the mounting board 80 with an adhesive. Since the connection can be made by the 83, the heat dissipation of the wideband video amplifier 60B is improved.

【０１３８】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。As described above, the invention made by the present inventor is described below.
Although specifically described based on the embodiment, the present invention
It is needless to say that the present invention is not limited to the above-described embodiment, but can be variously modified without departing from the scope of the invention.

【０１３９】例えば、本発明は、バイポーラトランジス
タ、絶縁ゲート型バイポーラトランジスタ等のスイッチ
ング素子が搭載されたパワートランジスタに適用するこ
とができる。For example, the present invention can be applied to a power transistor on which a switching element such as a bipolar transistor or an insulated gate bipolar transistor is mounted.

【０１４０】また、本発明は、スイッチング素子及び保
護回路等の回路が搭載されたパワーＩＣに適用すること
ができる。Further, the present invention can be applied to a power IC on which circuits such as a switching element and a protection circuit are mounted.

【０１４１】[0141]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

【０１４２】本発明によれば、半導体装置の薄型化を図
ることができる。本発明によれば、半導体装置の放熱性
の向上を図ることができる。本発明によれば、半導体装
置の低オン抵抗化を図ることができる。本発明によれ
ば、半導体装置の高速化を図ることができる。According to the present invention, the thickness of the semiconductor device can be reduced. According to the present invention, the heat dissipation of the semiconductor device can be improved. According to the present invention, the on-resistance of the semiconductor device can be reduced. According to the present invention, the speed of a semiconductor device can be increased.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施形態１であるパワートランジスタ
の概略構成を示す模式的斜視図である。FIG. 1 is a schematic perspective view illustrating a schematic configuration of a power transistor according to a first embodiment of the present invention.

【図２】図１のａ−ａ線に沿う模式的断面図である。FIG. 2 is a schematic sectional view taken along line aa of FIG.

【図３】図１のｂ−ｂ線に沿う模式的断面図である。FIG. 3 is a schematic sectional view taken along the line bb of FIG. 1;

【図４】図１のｃ−ｃ線に沿う模式的断面図である。FIG. 4 is a schematic cross-sectional view taken along the line cc of FIG. 1;

【図５】図１の半導体チップの概略構成を示す模式的平
面図である。FIG. 5 is a schematic plan view showing a schematic configuration of the semiconductor chip of FIG. 1;

【図６】図１の半導体チップの概略構成を示す模式的底
面図である。FIG. 6 is a schematic bottom view showing a schematic configuration of the semiconductor chip of FIG. 1;

【図７】図５のｄ−ｄ線に沿う模式的断面図である。FIG. 7 is a schematic sectional view taken along line dd of FIG. 5;

【図８】図５のｅ−ｅ線に沿う模式的断面図である。FIG. 8 is a schematic sectional view taken along the line ee in FIG. 5;

【図９】図８のゲート導体層の平面パターンを示す模式
的平面図である。FIG. 9 is a schematic plan view showing a plane pattern of the gate conductor layer of FIG.

【図１０】図１のパワートランジスタの製造に用いられ
るリードフレームの模式的平面図である。FIG. 10 is a schematic plan view of a lead frame used for manufacturing the power transistor of FIG.

【図１１】図１のパワートランジスタの製造を説明する
ための模式的断面図である。FIG. 11 is a schematic cross-sectional view for explaining the manufacture of the power transistor of FIG.

【図１２】図１のパワートランジスタの製造を説明する
ための模式的断面図である。FIG. 12 is a schematic cross-sectional view for explaining the manufacture of the power transistor of FIG.

【図１３】図１のパワートランジスタの製造を説明する
ための模式的断面図である。FIG. 13 is a schematic cross-sectional view for explaining the manufacture of the power transistor of FIG.

【図１４】図１のパワートランジスタの製造を説明する
ための模式的断面図である。FIG. 14 is a schematic cross-sectional view for explaining the manufacture of the power transistor of FIG.

【図１５】図１のパワートランジスタを実装基板に実装
した状態を示す模式的断面図である。15 is a schematic cross-sectional view showing a state where the power transistor of FIG. 1 is mounted on a mounting substrate.

【図１６】図１のリードの先端位置を説明するための模
式的断面図である。FIG. 16 is a schematic cross-sectional view for explaining a tip position of the lead of FIG. 1;

【図１７】図１のリードの先端位置を説明するための模
式的断面図である。FIG. 17 is a schematic cross-sectional view for explaining a tip position of the lead of FIG. 1;

【図１８】図１のパワートランジスタの他の製造を説明
するための模式的断面図である。FIG. 18 is a schematic cross-sectional view for explaining another manufacture of the power transistor of FIG. 1;

【図１９】本発明の実施形態２であるパワートランジス
タの概略構成を示す模式的斜視図である。FIG. 19 is a schematic perspective view showing a schematic configuration of a power transistor which is Embodiment 2 of the present invention.

【図２０】本発明の実施形態３であるパワートランジス
タの概略構成を示す模式的斜視図である。FIG. 20 is a schematic perspective view illustrating a schematic configuration of a power transistor that is Embodiment 3 of the present invention.

【図２１】本発明の実施形態４であるパワートランジス
タの概略構成を示す模式的斜視図である。FIG. 21 is a schematic perspective view showing a schematic configuration of a power transistor which is Embodiment 4 of the present invention.

【図２２】本発明の実施形態５であるパワートランジス
タの概略構成を示す模式的平面図である。FIG. 22 is a schematic plan view illustrating a schematic configuration of a power transistor that is Embodiment 5 of the present invention.

【図２３】本発明の実施形態６であるパワートランジス
タの概略構成を示す図（（Ａ）は模式的平面図，（Ｂ）
は（Ａ）のｆ−ｆ線に沿う模式的断面図）である。23 (A) is a schematic plan view, and FIG. 23 (B) is a schematic plan view of a power transistor according to a sixth embodiment of the present invention.
(A) is a schematic cross-sectional view along the line ff in (A).

【図２４】本発明の実施形態７であるパワートランジス
タの概略構成を示す図（（Ａ）は模式的平面図，（Ｂ）
は（Ａ）のｇ−ｇ線に沿う模式的断面図）である。FIGS. 24A and 24B are diagrams each showing a schematic configuration of a power transistor according to a seventh embodiment of the present invention (FIG. 24A is a schematic plan view), and FIG.
(A) is a schematic cross-sectional view along the gg line in (A).

【図２５】図２４に示すリードの先端位置を説明するた
めの模式的断面図である。FIG. 25 is a schematic cross-sectional view for explaining the tip position of the lead shown in FIG. 24.

【図２６】リード先端位置を説明するための模式的断面
図である。FIG. 26 is a schematic cross-sectional view for explaining the position of the lead tip.

【図２７】本発明の実施形態８であるパワートランジス
タの概略構成を示す図（（Ａ）は模式的斜視図，（Ｂ）
は（Ａ）のｈ−ｈ線に沿う模式的断面図）である。27A and 27B are schematic perspective views showing a schematic configuration of a power transistor according to an eighth embodiment of the present invention, and FIG.
(A) is a schematic cross-sectional view taken along the line hh in (A).

【図２８】図２７の半導体チップの概略構成を示す模式
的平面図である。FIG. 28 is a schematic plan view showing a schematic configuration of the semiconductor chip of FIG. 27;

【図２９】図２７の半導体チップの配線パターンを示す
模式的平面図である。FIG. 29 is a schematic plan view showing a wiring pattern of the semiconductor chip of FIG. 27;

【図３０】図２８のｉ−ｉ線に沿う模式的断面図であ
る。FIG. 30 is a schematic sectional view taken along line ii of FIG. 28;

【図３１】本発明の実施形態９である広帯域ビデオ増幅
器の概略構成を示す図（（Ａ）は模式的平面図，（Ｂ）
は（Ａ）のｊ−ｊ線に沿う模式的断面図，（Ｃ）は
（Ａ）のｋ−ｋ線に沿う模式的断面図）である。FIG. 31 is a diagram showing a schematic configuration of a wideband video amplifier according to a ninth embodiment of the present invention ((A) is a schematic plan view, (B)
(A) is a schematic cross-sectional view along the line JJ, and (C) is a schematic cross-sectional view along the line kk in (A).

【図３２】図３１の広帯域ビデオ増幅器の等価回路図で
ある。FIG. 32 is an equivalent circuit diagram of the wideband video amplifier of FIG. 31.

【図３３】図３１の広帯域ビデオ増幅器を実装基板に実
装した状態を示す模式的断面図である。FIG. 33 is a schematic cross-sectional view showing a state where the wideband video amplifier of FIG. 31 is mounted on a mounting substrate.

【図３４】本発明の実施形態１０である広帯域ビデオ増
幅器の概略構成を示す模式的断面図である。FIG. 34 is a schematic sectional view showing a schematic configuration of a wideband video amplifier according to Embodiment 10 of the present invention.

【図３５】図３４の広帯域ビデオ増幅器を実装基板に実
装した状態を示す模式的断面図である。FIG. 35 is a schematic sectional view showing a state in which the wideband video amplifier of FIG. 34 is mounted on a mounting substrate.

【符号の説明】[Explanation of symbols]

１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１
Ｉ…パワートランジスタ（半導体装置）、２，３…リー
ド、２Ａ，３Ａ…第１部分、２Ｂ，３Ｂ…第２部分、２
Ｃ，３Ｃ…第３部分、２Ｄ，３Ｄ…第４部分、２ＡＸ，
３ＡＸ…上面、２Ｂ１，２Ｃ１，３Ｂ１，３Ｃ１…突出
部分（肩部分）、２Ｂ２，２Ｃ２，３Ｂ２，３Ｃ２…中
間部分、２Ｂ３，２Ｃ３，３Ｂ３，３Ｃ３…実装部分
（接続部分）、２Ｂ４，２Ｃ４，３Ｂ４，３Ｃ４…先端
部、２Ｂ４Ｘ，３Ｂ４Ｘ…上縁部、２Ｂ４Ｙ，３Ｂ４Ｙ
…下縁部、４Ａ，４Ｂ…スリット、５…フレーム本体、
６…リード配置領域、８…突起状電極、９…絶縁性シー
ト、１０…半導体チップ、１０ａ，１０ｂ…長辺、１０
ｃ，１０ｄ…短辺、１０Ｘ…素子形成面，１０Ｙ…裏
面、１１…半導体基体、１１Ａ…n+型半導体基板、１１
Ｂ…n-型半導体層、１２…溝、１３Ａ…ゲート絶縁膜、
１３Ｂ…絶縁膜、１４Ａ…ゲート導体層、１４Ｂ…ゲー
ト引出用配線、１５…絶縁膜、１６…ｐ型ウエル領域、
１７…n+型半導体領域、１８…層間絶縁膜、１９…開
口、２０…ソース電極、２１…ゲート電極、２２…表面
保護膜、２３…ボンディング開口、２４…ドレイン電
極、３０…ヒートステージ、３１…ボンディングツー
ル、３２Ａ…リード抑え部材、３２Ｂ…曲げ台３２Ｂ、
３３…曲げポンチ、３４…ヒートステージ、３４Ａ…窪
み、３５…実装基板、３６…リード接続用端子、３７…
チップ接続用端子、３８…接着材、４０…半導体チッ
プ、４０Ｘ…素子形成面、４０Ｙ…裏面、４１…半導体
基体、４１Ａ…p+型半導体基板、４１Ｂ…p-型半導体
層、４２…フィールド絶縁膜、４３…ｐ型ウエル領域、
４４…p+型半導体領域、４５…ゲート絶縁膜、４６…ゲ
ート導体層、４７…n-型半導体領域、４８…n+型半導体
領域、４９…絶縁膜、５０Ａ，５０Ｂ，５０Ｃ…配線、
５１…絶縁膜、５２…ドレイン電極、５３…ゲート電
極、５４…表面保護膜、５５…ボンディング開口、５６
…ソース電極、６０Ａ，６０Ｂ…広帯域ビデオ増幅器
（半導体装置）、６１，６２…リード、６１Ａ，６２Ａ
…第１部分、６１Ｂ，６２Ｂ…第２部分、６１Ｂ１，６
２Ｂ１…突出部分、６１Ｂ２，６２Ｂ２…中間部分、６
１Ｂ３，６２Ｂ３…実装部分、６１Ｂ４，６２Ｂ４…先
端部、７０…半導体チップ、７０ａ，７０ｂ…長辺、７
０ｃ，７０ｄ…短辺、７０Ｘ…回路形成面、７０Ｙ…裏
面、７１…電極、７２…接着促進層、８０…実装基板、
８１…リード接続用端子、８２…チップ接続用ランド、
８３…接着材、ＬＦ…リードフレーム、Ｒ１〜Ｒ５…抵
抗素子、Ｔｒ１〜Ｔｒ１２…バイポーラトランジスタ。1A, 1B, 1C, 1D, 1E, 1F, 1G, 1H, 1
I: power transistor (semiconductor device), 2, 3: lead, 2A, 3A: first portion, 2B, 3B: second portion, 2
C, 3C: third portion, 2D, 3D: fourth portion, 2AX,
3AX: Upper surface, 2B1, 2C1, 3B1, 3C1: Projecting portion (shoulder portion), 2B2, 2C2, 3B2, 3C2: Intermediate portion, 2B3, 2C3, 3B3, 3C3: Mounting portion (connecting portion), 2B4, 2C4, 3B4 , 3C4 ... tip, 2B4X, 3B4X ... upper edge, 2B4Y, 3B4Y
... lower edge, 4A, 4B ... slit, 5 ... frame body,
Reference numeral 6: lead arrangement area, 8: projecting electrode, 9: insulating sheet, 10: semiconductor chip, 10a, 10b: long side, 10
c, 10d: short side, 10X: element formation surface, 10Y: back surface, 11: semiconductor base, 11A: n + type semiconductor substrate, 11
B: n-type semiconductor layer, 12: groove, 13A: gate insulating film,
13B: insulating film, 14A: gate conductor layer, 14B: gate lead-out wiring, 15: insulating film, 16: p-type well region,
17 ... n + type semiconductor region, 18 ... interlayer insulating film, 19 ... opening, 20 ... source electrode, 21 ... gate electrode, 22 ... surface protection film, 23 ... bonding opening, 24 ... drain electrode, 30 ... heat stage, 31 ... Bonding tool, 32A: lead suppressing member, 32B: bending table 32B,
33 ... bending punch, 34 ... heat stage, 34A ... recess, 35 ... mounting board, 36 ... lead connection terminal, 37 ...
Chip connecting terminal, 38: adhesive, 40: semiconductor chip, 40X: element forming surface, 40Y: back surface, 41: semiconductor base, 41A: p + type semiconductor substrate, 41B: p- type semiconductor layer, 42: field insulating film , 43... P-type well region,
44 ... p + type semiconductor region, 45 ... gate insulating film, 46 ... gate conductor layer, 47 ... n- type semiconductor region, 48 ... n + type semiconductor region, 49 ... insulating film, 50A, 50B, 50C ... wiring,
Reference numeral 51: insulating film, 52: drain electrode, 53: gate electrode, 54: surface protective film, 55: bonding opening, 56
... Source electrode, 60A, 60B ... Broadband video amplifier (semiconductor device), 61,62 ... Lead, 61A, 62A
... 1st part, 61B, 62B ... 2nd part, 61B1, 6
2B1 ... projecting part, 61B2, 62B2 ... middle part, 6
1B3, 62B3 mounting part, 61B4, 62B4 tip part, 70 semiconductor chip, 70a, 70b long side, 7
0c, 70d: short side, 70X: circuit forming surface, 70Y: back surface, 71: electrode, 72: adhesion promoting layer, 80: mounting substrate,
81: lead connection terminal, 82: chip connection land,
83: adhesive, LF: lead frame, R1 to R5: resistance element, Tr1 to Tr12: bipolar transistor.

フロントページの続き (72)発明者 梶原 良一 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 小泉 正博 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 岸本 宗久 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F044 KK16 QQ01 Continued on the front page (72) Inventor Ryoichi Kajiwara 7-1-1, Omika-cho, Hitachi City, Ibaraki Prefecture Inside Hitachi Research Laboratory, Hitachi, Ltd. (72) Inventor Masahiro Koizumi 7-1-1, Omika-cho, Hitachi City, Ibaraki Prefecture Hitachi, Ltd. Hitachi Research Laboratory (72) Inventor Munehisa Kishimoto 5-2-1, Kamimizuhonmachi, Kodaira-shi, Tokyo F-term in the Hitachi, Ltd. Semiconductor Group 5F044 KK16 QQ01

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 互いに対向する第１主面及び第２主面
と、前記第１主面に形成された複数の電極及び回路とを
有する半導体チップと、 前記半導体チップの電極上に位置する第１部分と、前記
第１部分と一体に形成され、かつ前記半導体チップの外
側に位置する第２部分とを有する複数のリードと、 前記各リードの第１部分と前記半導体チップの各電極と
の間に配置され、夫々を電気的に接続する複数の突起状
電極と、 前記各リードの第１部分と前記半導体チップの第１主面
との間に配置された絶縁性シートであって、前記複数の
突起状電極が配置された領域以外の前記半導体チップの
第１主面を覆う絶縁性シートとを有することを特徴とす
る半導体装置。A semiconductor chip having a first main surface and a second main surface opposed to each other, a plurality of electrodes and a circuit formed on the first main surface, and a first chip positioned on the electrode of the semiconductor chip. A plurality of leads each having one portion, a second portion formed integrally with the first portion, and located outside the semiconductor chip; and a first portion of each of the leads and each electrode of the semiconductor chip. A plurality of protruding electrodes disposed therebetween and electrically connecting each other; and an insulating sheet disposed between a first portion of each of the leads and a first main surface of the semiconductor chip, And an insulating sheet covering a first main surface of the semiconductor chip other than a region where the plurality of protruding electrodes are arranged. 【請求項２】 請求項１に記載の半導体装置において、 前記各リードの第２部分は、夫々の先端部が前記半導体
チップの第２主面側に位置するように折り曲げられてい
ることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the second portion of each of the leads is bent such that a tip end thereof is located on a second main surface side of the semiconductor chip. Semiconductor device. 【請求項３】 請求項１に記載の半導体装置において、 前記半導体チップは、更に、その第２主面に接着促進層
を有し、 前記各リードの第２部分は、夫々の先端部が前記半導体
チップの第２主面側に位置するように折り曲げられ、 前記各リードの第２部分の先端部は、前記半導体チップ
の厚さ方向において、前記半導体チップの第２主面とほ
ぼ同じ位置に配置されていることを特徴とする半導体装
置。3. The semiconductor device according to claim 1, wherein the semiconductor chip further has an adhesion promoting layer on a second main surface thereof, and each of the second portions of each of the leads has the tip portion thereof. The tip of the second portion of each of the leads is bent substantially at the same position as the second main surface of the semiconductor chip in the thickness direction of the semiconductor chip. A semiconductor device characterized by being arranged. 【請求項４】 請求項１に記載の半導体装置において、 前記各リードの第１部分の上面は、前記絶縁性シートか
ら露出していることを特徴とする半導体装置。4. The semiconductor device according to claim 1, wherein an upper surface of the first portion of each of the leads is exposed from the insulating sheet. 【請求項５】 請求項１に記載の半導体装置において、 前記絶縁性シートは、導電性粒子を含まない熱硬化性樹
脂又は熱可塑性樹脂からなることを特徴とする半導体装
置。5. The semiconductor device according to claim 1, wherein the insulating sheet is made of a thermosetting resin or a thermoplastic resin containing no conductive particles. 【請求項６】 互いに対向する第１主面及び第２主面
と、前記第１主面に形成された複数の電極及び回路とを
有し、かつ平面が方形状に形成された半導体チップと、 前記半導体チップの電極上に位置する第１部分と、前記
第１部分と一体に形成され、かつ前記半導体チップの互
いに対向する第１辺及び第２辺のうちの前記第１辺の外
側に位置する第２部分とを有する複数の第１リードと、 前記半導体チップの電極上に位置する第１部分と、前記
第１部分と一体に形成され、かつ前記半導体チップの第
２辺の外側に位置する第２部分とを有する複数の第２リ
ードと、 前記半導体チップの電極上に位置する第１部分と、前記
第１部分と一体に形成され、かつ前記半導体チップの互
いに対向する第３辺及び第４辺のうちの前記第３辺の外
側に位置する第２部分と、前記第１部分と一体に形成さ
れ、かつ前記半導体チップの第４辺の外側に位置する第
３部分とを有する第３リードと、 前記第１リードの第１部分と前記半導体チップの電極と
の間、前記第２リードの第１部分と前記半導体チップの
電極との間及び前記第３リードの第１部分と前記半導体
チップの電極との間に配置され、夫々を電気的に接続す
る複数の突起状電極と、 前記第１リード、第２リード及び第３リードの夫々の第
１部分と前記半導体チップの第１主面との間に配置さ
れ、前記突起状電極が配置された領域以外の前記半導体
チップの第１主面を覆う絶縁性シートとを有することを
特徴とする半導体装置。6. A semiconductor chip comprising: a first main surface and a second main surface facing each other; a plurality of electrodes and circuits formed on the first main surface; A first portion located on an electrode of the semiconductor chip, and a first portion formed integrally with the first portion and outside the first side of the first side and the second side facing each other of the semiconductor chip. A plurality of first leads having a second portion located thereon; a first portion located on an electrode of the semiconductor chip; and a first portion formed integrally with the first portion and outside a second side of the semiconductor chip. A plurality of second leads having a second portion located thereon; a first portion located on an electrode of the semiconductor chip; and a third side formed integrally with the first portion and facing the semiconductor chip. And the fourth side is located outside the third side. A third part formed integrally with the first part and located outside a fourth side of the semiconductor chip; a third part having a third part located outside the fourth side of the semiconductor chip; The electrodes are arranged between the electrodes of the semiconductor chip, between the first portions of the second leads and the electrodes of the semiconductor chip, and between the first portions of the third leads and the electrodes of the semiconductor chip. A plurality of protruding electrodes that are electrically connected to each other; and a plurality of protruding electrodes disposed between the first portions of the first lead, the second lead, and the third lead, and the first main surface of the semiconductor chip. An insulating sheet that covers a first main surface of the semiconductor chip other than a region where the semiconductor chip is arranged.
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