JP2001061097A

JP2001061097A - 撮像装置

Info

Publication number: JP2001061097A
Application number: JP11234153A
Authority: JP
Inventors: Akihiro Tamura; 彰浩田村; Yasutoshi Yamamoto; 靖利山本; Masayuki Yoneyama; 匡幸米山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-08-20
Filing date: 1999-08-20
Publication date: 2001-03-06
Anticipated expiration: 2019-08-20
Also published as: JP3672463B2

Abstract

(57)【要約】【課題】１／６０秒以外の周期で輝度変調された照明
下の被写体を、電子シャッタを用いて撮像し、輝度フリ
ッカを抑えた映像信号を出力できる撮像装置を提供する
こと。【解決手段】撮像素子１０２、撮像素子駆動回路１１
０、ＡＳＰ・Ａ／Ｄ変換器１０３、同時化回路１０４を
含む撮像手段１１１を用いて、１垂直走査期間内に１／
ｍ秒の電子シャッタスピードで撮像したＳ１信号と、１
／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを
生成する。利得制御手段１１２のマイコン１０９は、Ｓ
１信号とＳ２信号の比がｎ：ｍになるように補正ゲイン
を演算する。乗算器１０５ではＳ２信号に対して補正ゲ
インを乗算し、Ｓ２’信号を信号処理回路１０６に与え
る。こうすると輝度フリッカが抑えられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、蛍光灯照明のもと
で電子シャッタ機能を用いて被写体を撮影したとき、映
像信号に発生するフリッカを抑えることができる撮像装
置に関するものである。

【０００２】

【従来の技術】従来のフリッカを抑止機能を持つ撮像装
置は、特開平７−２７４１８３号公報に記載されたもの
が知られている。図１４は同公報に示されている従来の
撮像装置、即ちビデオカメラの主要部の構成を示すブロ
ック図である。このビデオカメラは、レンズ１４０１、
ＣＣＤ１４０２、ＣＤＳ／ＡＧＣ１４０３、信号処理回
路１４０４、差動増幅器１４０５、クランプ回路１４０
６、ＬＰＦ１４０７、電圧制御発振器１４０８、タイミ
ングパルス発生回路１４０９、駆動回路１４１０、同期
信号発生回路１４１１を含んで構成される。

【０００３】このような構成のビデオカメラの動作につ
いて説明する。６０Ｈｚの商用ＡＣ電源によって明滅を
繰り返す照明の下で電子シャッタ機能を用いて被写体を
撮影した場合、当初は照明の明滅周期と垂直同期信号の
周期との間に差が生じる。このため、色信号のうちＲ成
分及びＢ成分に変化が生じる。このＲ成分及びＢ成分は
差動増幅器１４０５に入力され、これによって、差動増
幅器１４０５からレベルが周期的に変化するＢ−Ｒ信号
が出力される。このＢ−Ｒ信号はクランプ回路１４０６
及びＬＰＦ１４０７を経て電圧制御発振器１４０８に与
えられ、このＢ−Ｒ信号によって電圧制御発振器１４０
８の発振周波数が制御される。そして、電圧制御発振器
１４０８から出力されるクロックに基づいて、タイミン
グパルス発生回路１４０９から出力される垂直転送パル
ス、水平転送パルス、信号電荷の掃き捨てパルスの周期
が夫々調整され、これによって照明の明滅周期と垂直同
期信号の周期とが一致するようになる。このように、照
明の明滅周期と垂直同期信号の周期とが完全に一致する
と、色フリッカが発生しなくなる。

【０００４】

【発明が解決しようとする課題】このような従来の撮像
装置においては、どのような商用周波数で駆動された蛍
光灯のもとで撮像した場合であっても、出力映像信号に
フリッカが含まれないことが要求されている。しかしな
がら、上記の従来例においては、５０ＨｚのＡＣ電源に
よって明滅を繰り返す照明の下で電子シャッタ機能を用
いて撮影した場合は、垂直同期信号の繰り返し周波数が
６０Ｈｚであるので、輝度フリッカが発生してしまうと
いう課題がある。

【０００５】また上記の従来例においては、レベルが周
期的に変化するＢ−Ｒ信号を検出して、照明の明滅周期
と垂直同期信号の周期とが一致するように調整している
ので、Ｂ−Ｒ信号を誤検出した場合は誤動作する恐れが
あるという課題もある。

【０００６】また上記の従来例においては、照明の明滅
周期に垂直同期信号の周期が一致するように調整を行う
ので、垂直同期信号の周期が規定以上に変化すると、垂
直同期がはずれるという課題もある。

【０００７】本発明は、このような従来の問題点に鑑み
てなされたものであって、電子シャッタ機能を用いて撮
影した映像信号の信号レベルを、フリッカがない映像信
号の信号レベルと比較し、比較結果が常に一定比になる
ように利得制御を行うことによって、輝度フリッカ及び
色フリッカを低減した映像信号を出力することができる
撮像装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】このような課題を解決す
るために、本願の請求項１の発明は、１垂直走査期間内
に１／ｍ秒の電子シャッタスピードで撮像したＳ１信号
と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号
とを出力する撮像手段と、前記Ｓ１信号と前記Ｓ２信号
をＳ２補正ゲインで補正したＳ２’信号との比がｎ：ｍ
になるように前記Ｓ２補正ゲインを演算し、前記Ｓ２信
号に前記Ｓ２補正ゲインを乗算し、乗算結果をフリッカ
が抑止された前記Ｓ２’信号として出力する利得制御手
段と、を具備することを特徴とするものである。

【０００９】このような構成によれば、１／ｍ秒の電子
シャッタスピードとして、例えば１／１００秒で撮像し
た信号をＳ１信号とすることで、フリッカを低減でき
る。またフリッカが低減されたＳ１信号とＳ２’信号と
の比がｎ：ｍになるよう、Ｓ２信号に対してＳ２補正ゲ
インを乗算することにより、フリッカ補正を行うことが
できる。このため、１／ｎ秒の電子シャッタスピードで
撮影したとき、フリッカのない映像信号を出力すること
ができる。

【００１０】本願の請求項２の発明は、１垂直走査期間
内に１／ｍ秒の電子シャッタスピードで撮像したＳ１信
号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信
号とを出力する撮像手段と、前記Ｓ１信号の１垂直走査
期間の積分値ΣＳ１を算出するＳ１積分回路と、前記Ｓ
２信号の１垂直走査期間の積分値ΣＳ２を算出するＳ２
積分回路と、前記ΣＳ１と前記ΣＳ２のデータを用い
て、前記Ｓ１信号と前記Ｓ２信号をＳ２補正ゲインで補
正したＳ２’信号との比がｎ：ｍになるように前記Ｓ２
補正ゲインを演算し、所定時間遅延して前記Ｓ２補正ゲ
インを出力する制御手段と、前記Ｓ２信号に対して前記
制御手段が生成したＳ２補正ゲインを乗算し、乗算結果
をフリッカが抑止された前記Ｓ２’信号として出力する
乗算器と、を具備することを特徴とするものである。

【００１１】このような構成によれば、１／ｍ秒の電子
シャッタスピードとして、例えば１／１００秒で撮像し
た信号をＳ１信号とすることで、フリッカを低減でき
る。またフリッカが低減されたＳ１信号とＳ２’信号と
の比がｎ：ｍになるよう、Ｓ２信号に対してＳ２補正ゲ
インを乗算することにより、フリッカ補正を行うことが
できる。１／ｎ秒の電子シャッタスピードで撮影したと
き、フリッカのない映像信号を出力することができる。

【００１２】本願の請求項３の発明は、１垂直走査期間
内に１／ｍ秒の電子シャッタスピードで撮像したＳ１信
号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信
号とを出力する撮像手段と、１垂直走査期間の画面領域
を複数のブロックＢｉ（ｉはブロック番号）に分割し、
各ブロック毎の前記Ｓ１信号を積分し、積分値ＢｉΣＳ
１を算出するＳ１ブロック分割積分回路と、１垂直走査
期間の画面領域の前記各ブロックＢｉ毎に前記Ｓ２信号
を積分し、積分値ＢｉΣＳ２を算出するＳ２ブロック分
割積分回路と、前記ＢｉΣＳ１と前記ＢｉΣＳ２のデー
タを用いて、夫々のブロックＢｉで前記Ｓ１信号と前記
Ｓ２信号をＢｉＳ２補正ゲインで補正したＢｉＳ２’信
号との比がｎ：ｍになるように前記ＢｉＳ２補正ゲイン
を前記ブロックＢｉ毎に演算し、所定時間遅延して前記
ＢｉＳ２補正ゲインを出力する制御手段と、前記ブロッ
クＢｉ毎に前記Ｓ２信号に対して前記制御手段が生成し
たＢｉＳ２補正ゲインを乗算し、乗算結果をフリッカが
抑止された前記Ｓ２’信号として出力するブロック乗算
器と、を具備することを特徴とするものである。

【００１３】このような構成によれば、１／ｍ秒の電子
シャッタスピードとして、例えば１／１００秒で撮像し
た信号をＳ１信号とすることで、フリッカを低減でき
る。またフリッカが低減されたＳ１信号とＳ２’信号と
の比がブロック毎にｎ：ｍになるよう、Ｓ２信号に対し
てＳ２補正ゲインを乗算することにより、フリッカ補正
を行うことができる。このため、被写体の特定の色がフ
リッカしている場合に、フリッカ部分だけを補正するこ
とができ、１／ｎ秒の電子シャッタスピードで撮影した
とき、フリッカのない映像信号を出力することができ
る。

【００１４】本願の請求項４の発明は、１垂直走査期間
内に１／ｍ秒の電子シャッタスピードで撮像したＳ１信
号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信
号とを出力する撮像手段と、色信号毎に前記Ｓ１信号の
１垂直走査期間の積分値ΣＳ１を算出するＳ１Ｃ積分回
路と、色信号毎に前記Ｓ２信号の１垂直走査期間の積分
値ΣＳ２を算出するＳ２Ｃ積分回路と、前記ΣＳ１と前
記ΣＳ２のデータを用いて、前記Ｓ１信号と前記Ｓ２信
号をＳ２補正ゲインで補正したＳ２’信号との比が色信
号毎にｎ：ｍになるように前記Ｓ２補正ゲインを演算
し、所定時間遅延して前記Ｓ２補正ゲインを色信号毎に
出力する制御手段と、前記Ｓ２信号に対して前記制御手
段が生成したＳ２補正ゲインを色信号毎に乗算し、乗算
結果をフリッカが抑止された前記Ｓ２’信号として出力
する乗算器と、を具備することを特徴とするものであ
る。

【００１５】本願の請求項５の発明は、１垂直走査期間
内に１／ｍ秒の電子シャッタスピードで撮像したＳ１信
号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信
号とを出力する撮像手段と、色信号毎に、前記Ｓ１信号
の１垂直走査期間の画面領域を複数のブロックＢｉ（ｉ
はブロック番号）に分割し、各ブロック毎の前記Ｓ１信
号を積分し、積分値ＢｉΣＳ１Ｃを算出するＳ１ブロッ
ク分割Ｃ積分回路と、色信号毎に、前記Ｓ２信号の１垂
直走査期間の画面領域の前記各ブロックＢｉ毎の前記Ｓ
２信号を積分し、積分値ＢｉΣＳ２Ｃを算出するＳ２ブ
ロック分割Ｃ積分回路と、前記ＢｉΣＳ１Ｃと前記Ｂｉ
ΣＳ２Ｃのデータを用いて、前記Ｓ１信号と前記Ｓ２信
号をＢｉＳ２補正ゲインで補正したＳ２’信号との比が
色信号毎及びブロックＢｉ毎にｎ：ｍになるように前記
ＢｉＳ２補正ゲインを前記ブロック及び色信号毎に演算
し、所定時間遅延して前記ＢｉＳ２補正ゲインを出力す
る制御手段と、前記ブロック及び色信号毎に前記Ｓ２信
号に対して前記制御手段が生成したＢｉＳ２補正ゲイン
を乗算し、乗算結果をフリッカが抑止された前記Ｓ２’
信号として出力するブロック乗算器と、を具備すること
を特徴とするものである。

【００１６】このような構成によれば、１／ｍ秒の電子
シャッタスピードとして、例えば１／１００秒で撮像し
た信号をＳ１信号とすることで、フリッカを低減でき
る。またフリッカが低減されたＳ１信号とＳ２’信号と
の比が色フィルタ及びブロック毎にｎ：ｍになるよう、
Ｓ２信号に対してＳ２補正ゲインを乗算することによ
り、フリッカ補正を行うことができる。このため、被写
体の特定のブロック又は色がフリッカしている場合に、
フリッカ部分だけを補正することができ、１／ｎ秒の電
子シャッタスピードで撮影したとき、フリッカのない映
像信号を出力することができる。

【００１７】本願の請求項６の発明は、請求項１〜５の
いずれか１項の撮像装置において、被写体を照明する照
明装置の明滅周期が前記撮像手段の垂直走査周期と異な
るとき、前記電子シャッタスピード１／ｍ秒を前記照明
装置の明滅周期に等しくすることを特徴とするものであ
る。

【００１８】本願の請求項７の発明は、請求項１〜５の
いずれか１項の撮像装置において、被写体を照明する照
明装置の明滅周期が前記撮像手段の垂直走査周期と異な
るとき、前記電子シャッタスピード１／ｍ秒を１／１０
０秒にすることを特徴とするものである。

【００１９】

【発明の実施の形態】（実施の形態１）本発明の実施の
形態１における撮像装置について、図１〜図４を参照し
ながら説明する。図１は実施の形態１による撮像装置の
構成を示すブロック図である。図１において、破線部で
示す撮像手段１１１は、光学系１０１、撮像素子１０
２、ＡＳＰ・Ａ／Ｄ変換器１０３、同時化回路１０４、
撮像素子駆動回路１１０から構成され、１垂直走査期間
内に１／ｍ秒の電子シャッタスピードで撮像したＳ１信
号と、１／ｎ秒の電子シャッタスピードで撮像したＳ２
信号とを出力する撮像手段の機能を有している。

【００２０】撮像素子（ＣＣＤ) １０２は、光学系１０
１により形成された被写体の光学像が入射されると、光
電変換して画素信号を出力するものである。撮像素子１
０２の出力はＡＳＰ・Ａ／Ｄ変換器１０３に与えられ
る。ＡＳＰ・Ａ／Ｄ変換器１０３は、撮像素子１０２の
出力信号をサンプリングし、利得調整した後、アナログ
／デジタル変換して出力するものである。ＡＳＰ・Ａ／
Ｄ変換器１０３の出力は同時化回路１０４に与えられ
る。同時化回路１０４は蓄積タイミングと蓄積時間の異
なる画素信号をＳ１信号及びＳ２信号として生成し、Ｓ
１信号及びＳ２信号のタイミングを合わせて出力する回
路である。撮像素子駆動回路１１０はマイコン１０９か
らの制御信号によって撮像素子１０２の駆動を行うもの
である。

【００２１】信号処理回路１０６は、Ｓ２信号が補正さ
れたＳ２’信号に対して輪郭強調等の信号処理を行い、
映像信号Ｓout を出力するものである。破線部で示す利
得制御手段１１２は、乗算器１０５、Ｓ１積分回路１０
７、Ｓ２積分回路１０８、マイクロコンピュータ（マイ
コン）１０９から構成され、Ｓ１信号とＳ２信号をＳ２
補正ゲインで補正したＳ２’信号との比がｎ：ｍになる
ようにＳ２補正ゲインを演算し、Ｓ２信号にＳ２補正ゲ
インを乗算し、乗算結果をフリッカが抑止されたＳ２’
信号として出力する利得制御手段の機能を有している。

【００２２】同時化回路１０４から出力されたＳ２信号
は、乗算器１０５を介して信号処理回路１０６に与えら
れると共に、Ｓ２積分回路１０８にも与えられる。ま
た、同時化回路１０４から出力されたＳ１信号はＳ１積
分回路１０７に与えられる。Ｓ１積分回路１０７はＳ１
信号を入力して１垂直走査期間の積分を行い、積分値Σ
Ｓ１を出力する回路である。Ｓ２積分回路１０８はＳ２
信号を入力して１垂直走査期間の積分を行い、積分値Σ
Ｓ２を出力する回路である。積分値ΣＳ１と積分値ΣＳ
２は、制御手段としてのマイコン１０９に入力される。

【００２３】マイコン１０９は、撮像素子駆動回路１１
０に対して制御信号を出力すると共に、Ｓ１積分回路１
０７及びＳ２積分回路１０８から与えられたΣＳ１とΣ
Ｓ２から、Ｓ１信号と乗算器１０５から出力されるＳ
２’信号との信号レベルの比がｎ：ｍになるようにＳ２
補正ゲインを計算し、タイミングを合わせて乗算器１０
５に与える制御手段である。乗算器１０５はＳ２信号に
対してＳ２補正ゲインを乗算し、乗算結果をＳ２’信号
として出力する回路である。

【００２４】ここで同時化回路１０４について詳細に説
明する。同時化回路１０４は図２に示すように、セレク
タ３０１、第１のメモリ３０２、第２のメモリ３０３か
ら構成される。セレクタ３０１は図１のＡＳＰ・Ａ／Ｄ
変換器１０３から信号が入力されると、Ｓ１信号とＳ２
信号とに分離する回路である。分離されたＳ１信号は第
１のメモリ３０２に保持され、Ｓ２信号は第２のメモリ
３０３に保持される。

【００２５】同時化回路１０４の動作原理を図３のタイ
ミングチャートを示す。図３（ａ）に示す垂直同期信号
ＶＤは、垂直走査期間の周期が１／６０秒の同期信号で
ある。図３（ｂ）に示すように、撮像素子１０２におけ
る電荷の蓄積タイミングは垂直同期信号と同期してい
る。Ｓ１信号の蓄積時間を１／ｍ秒とし、ここでは照明
装置の明滅周期と等しい１／１００秒で信号電荷を蓄積
する。またＳ２信号の蓄積時間を１／ｎ秒とし、ここで
は１／ｎ秒＝１／４００秒で信号電荷を蓄積する。図３
（ｃ）に示すように、Ｓ１信号とＳ２信号の蓄積終了時
に読み出しパルスが発生する。図３（ｄ）に示すよう
に、これらの読み出しパルスによって、Ｓ１信号とＳ２
信号が撮像素子１０２から出力される。これらのＳ１信
号とＳ２信号とを含む信号は図１のＡＳＰ・Ａ／Ｄ変換
器１０３を経て同時化回路１０４に入力される。同時化
回路１０４では、入力信号からＳ１信号とＳ２信号をセ
レクタ３０１で分離する。Ｓ１信号は図３（ｄ）に示す
タイミングＡで撮像素子１０２から同時化回路１０４に
入力され、図３（ｅ）に示すタイミングＣで同時化回路
１０４から出力される。Ｓ２信号は図３（ｄ）に示すタ
イミングＢで撮像素子１０２から同時化回路１０４に入
力され、図３（ｆ）に示すタイミングＤで同時化回路１
０４から出力される。このように同一のタイミングＣ，
Ｄに合わせてＳ１信号とＳ２信号とが出力され、利得制
御手段１１２に与えられるようになっている。

【００２６】図２の第１のメモリ３０２は、Ｓ１信号を
図３に示したタイミングＡで書き込みを開始し、タイミ
ングＣで読み出しを開始する。また第２のメモリ３０３
は、Ｓ２信号をタイミングＢで書き込みを開始し、タイ
ミングＤで読み出しを開始する。こうして、Ｓ１信号と
Ｓ２信号のタイミングを合わせて出力するようになって
いる。

【００２７】以上のように構成された実施の形態１にお
ける撮像装置の動作について説明する。図１において、
光学系１０１により形成された被写体の光学像は撮像素
子(ＣＣＤ) １０２に入射され、光電変換される。例え
ば、１／ｍ秒の電子シャッタスピードとして１／１００
秒に設定し、１／ｎ秒の電子シャッタスピードとして１
／４００秒に設定したとする。撮像素子１０２では、１
垂直走査期間内に１／１００秒の電子シャッタスピード
で蓄積したＳ１信号と１／４００秒の電子シャッタスピ
ードで蓄積したＳ２信号とが出力される。

【００２８】撮像素子１０２の出力はＡＳＰ・Ａ／Ｄ変
換器１０３に入力され、サンプリング及び利得調整され
た後、アナログ／デジタル変換される。ＡＳＰ・Ａ／Ｄ
変換器１０３の出力が同時化回路１０４の入力される
と、Ｓ１信号とＳ２信号とに分離され、タイミングを合
わせて出力される。同時化回路１０４から出力されたＳ
２信号は乗算器１０５でＳ２補正ゲインと乗算され、補
正されたＳ２’信号が信号処理回路１０６に入力され
る。信号処理回路１０６は、Ｓ２’信号に対して輪郭強
調などの信号処理を行い、映像信号Ｓout を出力する。

【００２９】ここで図３と図２を用いて撮像素子１０２
の駆動動作と、同時化回路１０４の動作について具体的
に説明する。図３（ａ）に示す垂直同期信号ＶＤは、前
述したように垂直走査期間の周期、つまり１／６０秒の
周期の同期信号になっている。撮像素子１０２はこの垂
直同期信号に同期して駆動される。Ｓ１信号の電荷の蓄
積タイミングは図３（ｂ）に示すように、垂直同期信号
に同期して１／１００秒の期間蓄積される。また、Ｓ２
信号は同様に１／４００秒の期間蓄積される。次に図３
（ｃ）に示すように、Ｓ１信号とＳ２信号の蓄積終了時
に、読み出しパルスが出力される。図３（ｄ）に示すよ
うに、これらの読み出しパルスでＳ１信号とＳ２信号は
撮像素子１０２から出力される。これらのＳ１信号とＳ
２信号とはＡＳＰ・Ａ／Ｄ変換器１０３を経て同時化回
路１０４に入力される。

【００３０】図２のセレクタ３０１は、入力信号をＳ１
信号とＳ２信号とに分離する。分離されたＳ１信号は第
１のメモリ３０２に保持され、Ｓ２信号は第２のメモリ
３０３に保持される。第１のメモリ３０２は、図３
（ｄ）に示すタイミングＡでＳ１信号の書き込みを開始
し、図３（ｅ）のタイミングＣで読み出しを開始する。
また第２のメモリ３０３は、Ｓ２信号を図３（ｄ）のタ
イミングＢで書き込みを開始し、図３（ｆ）のタイミン
グＤで読み出しを開始する。こうすると、Ｓ１信号とＳ
２信号の出力タイミングが一致する。

【００３１】次に図１〜図４を用いてフリッカ補正の動
作について説明する。図４は本実施の形態による撮像装
置において、商用周波数が５０ＨｚのＡＣ電源の蛍光灯
によって照明された場合の、撮像素子１０２の蓄積電荷
の変化を示した模式図である。５０Ｈｚ駆動の蛍光灯で
照明された場合、被写体を撮像して１／１００秒の電子
シャッタスピードで１垂直走査期間毎に信号電荷を蓄積
すると、図４（ａ）に示すどの垂直走査期間も、図４
（ｂ），（ｃ）の斜線部に示すようにほぼ同じ蓄積電荷
になる。また、５０Ｈｚ駆動の蛍光灯で照明された場
合、被写体を撮像して１／４００秒の電子シャッタスピ
ードで１垂直走査期間毎に信号電荷を蓄積すると、図４
（ｄ）に示すように垂直走査期間毎の蓄積タイミングが
異なる。このため、図４（ｅ）で示す斜線部のように、
蓄積電荷量が３垂直走査期間の周期で変動する。

【００３２】従って、５０Ｈｚ駆動の蛍光灯のもとで、
１／１００秒の電子シャッタスピードで撮像した場合、
垂直走査期間毎に１／１００秒間だけ電荷蓄積すると、
図４（ｃ）に示すようにどの垂直走査期間もほぼ同じ蓄
積電荷になるので、フリッカは発生しない。また、５０
Ｈｚ駆動の蛍光灯のもとで、１／４００秒の電子シャッ
タスピードで撮像した場合、垂直走査期間毎に１／４０
０秒間だけ電荷蓄積すると、垂直走査期間毎の蓄積タイ
ミングが異なるため、蓄積電荷量が３垂直走査期間の周
期で変動し、フリッカが発生する。

【００３３】同時化回路１０４から出力されたＳ１信号
がＳ１積分回路１０７に入力されると、Ｓ１積分回路１
０７はＳ１信号を１垂直走査期間に渡って積分し、積分
値ΣＳ１を出力する。同様に、同時化回路１０４から出
力されたＳ２信号がＳ２積分回路１０８に入力される
と、Ｓ２積分回路１０８はＳ２信号を１垂直走査期間に
渡って積分し、積分値ΣＳ２を出力する。これらの積分
値ΣＳ１及びΣＳ２はマイコン１０９に入力される。

【００３４】マイコン１０９はΣＳ１とΣＳ２から、Ｓ
１信号と乗算器１０５の出力するＳ２’信号との比が
ｎ：ｍ、即ち４００：１００になるようにＳ２補正ゲイ
ンを計算し、所定時間遅延させてＳ２補正ゲインを乗算
器１０５に出力する。このとき輝度フリッカは３垂直走
査期間の周期で信号レベルが変動するので、ΣＳ１とΣ
Ｓ２を算出した垂直走査期間から３垂直走査期間遅延さ
せた時間を所定遅延時間とする。乗算器１０５はＳ２信
号に対してＳ２補正ゲインを乗算し、乗算結果としてＳ
２信号’を出力する。信号処理回路１０６は、入力され
たＳ２信号’に対して輪郭強調などの信号処理を行い、
映像信号Ｓout を出力する。

【００３５】Ｓ１信号は元来１／１００秒の電子シャッ
タスピードで撮像された信号であるので、フリッカは発
生しない。フリッカがないＳ１信号との比が常に４０
０：１００になるように、Ｓ２信号に対してＳ２補正ゲ
インを乗算して補正するので、１／４００秒の電子シャ
ッタスピードで撮像して補正したＳ２信号’はフリッカ
がない映像信号となる。

【００３６】なお、以上の動作説明において、１／ｍ秒
の電子シャッタスピードとして１／１００秒を設定し、
１／ｎ秒の電子シャッタスピードとして１／４００秒を
設定したが、他の組合せでもよい。電子シャッタスピー
ドの組合せを１／１００秒及び１／４００秒以外の値に
変更したいときは、マイコン１０９が撮像素子駆動回路
１１０に電子シャッタスピードを変更する制御信号を送
り、指示された電子シャッタスピードに従って撮像素子
駆動回路１１０が撮像素子１０２を駆動する。１／ｍ秒
の電子シャッタスピードは１／１００秒に近い値である
必要があるが、１／ｎ秒の電子シャッタスピードは１／
４００秒以外の値でもよく、全く同様の動作でフリッカ
を低減することができる。

【００３７】なお、図１の破線部で示す撮像部１１１に
おいて、１つの撮像素子１０２からＳ１信号とＳ２信号
を読み出し、これらの信号を同時化回路１０４に与え、
Ｓ１信号とＳ２信号をタイミングを合わせて出力するよ
うにしたが、元来フリッカが生じないＳ１信号を出力す
るものであれば、他の撮像素子又はセンサを用いても同
様の効果を得ることができる。

【００３８】（実施の形態２）次に本発明の実施の形態
２における撮像装置について、図５〜図８を参照しなが
ら説明する。図５は本実施の形態による撮像装置の構成
を示すブロック図である。尚、実施の形態１と同一部分
は同一の符号を付け、詳細な説明は省略する。図５に示
す撮像手段１１１において、撮像素子（ＣＣＤ) １０２
は、光学系１０１により形成された被写体の光学像が入
射されると、光電変換して画素信号を出力するものであ
る。撮像素子１０２の出力はＡＳＰ・Ａ／Ｄ変換器１０
３に与えられる。ＡＳＰ・Ａ／Ｄ変換器１０３は、撮像
素子１０２の出力信号をサンプリングし、利得調整した
後、アナログ／デジタル変換して出力するものである。
ＡＳＰ・Ａ／Ｄ変換器１０３の出力は同時化回路１０４
に与えられる。同時化回路１０４は蓄積タイミングと蓄
積時間の異なる画素信号をＳ１信号及びＳ２信号として
生成し、Ｓ１信号及びＳ２信号のタイミングを合わせて
出力する回路である。

【００３９】信号処理回路１０６は、ブロック乗算器５
０５からの出力されたＳ２’信号に対して、輪郭強調等
の信号処理を行い、映像信号Ｓout を出力するものであ
る。破線部で示す利得制御手段５１２は、ブロック乗算
器５０５、Ｓ１ブロック分割積分回路５０７、Ｓ２ブロ
ック分割積分回路５０８、マイコン５０９から構成され
る。同時化回路１０４から出力されたＳ１信号はＳ１ブ
ロック積分回路５０７に与えられ、Ｓ２信号はブロック
乗算器５０５に与えられると共に、Ｓ２ブロック積分回
路５０８にも与えられる。

【００４０】Ｓ１ブロック分割積分回路５０７はＳ１信
号を入力し、１垂直走査期間の画面領域を複数のブロッ
クに分割し、ブロックｉ（ｉはブロック番号を示し、例
えば０１，０２・・・４８の値をとる）毎に積分値Ｂｉ
ΣＳ１を算出する回路である。同様に、Ｓ２ブロック分
割積分回路５０８はＳ２信号を入力し、１垂直走査期間
の画面領域を複数のブロックに分割し、ブロックｉ毎に
積分値ＢｉΣＳ２を算出する回路である。Ｓ１ブロック
分割積分回路５０７から出力されたＢｉΣＳ１と、Ｓ２
ブロック分割積分回路５０８から出力されたＢｉΣＳ２
は、制御手段としてのマイコン５０９に入力される。

【００４１】マイコン５０９は、撮像素子駆動回路１１
０に対して制御信号を出力すると共に、ＢｉΣＳ１とＢ
ｉΣＳ２から、同時化回路１０４の出力であるＳ１信号
と、ブロック乗算器５０５の出力であるＳ２’信号の比
が、分割したブロックｉ毎にｎ：ｍになるようにＳ２補
正ゲインを計算し、ブロック乗算器５０５へ出力する制
御手段である。ブロック乗算器５０５はタイミングを合
わせてブロック毎にＳ２信号に対してＳ２補正ゲインを
乗算し、乗算結果をＳ２’信号として出力する回路であ
る。

【００４２】図６は、本実施の形態において１垂直走査
期間の画面領域のブロック分割の方法を示した説明図で
ある。本図に示すように、１フレームの画面を水平方向
に８分割、垂直方向に６分割し、全画面領域をＢ０１，
Ｂ０２、・・Ｂｉ・・Ｂ４８のように４８のブロックに
分割している。また、斜線で示した領域はフリッカが発
生している領域（フリッカ領域）とする。

【００４３】図７は図５のブロック分割積分回路５０７
及び５０８の構成をブロック分割積分回路７００として
示すブロック図である。図７に示すブロック分割積分回
路７００は、マルチプレクサ７０１、積分回路７０２，
７０３，・・・７０４、セレクタ回路７０５で構成され
る。マルチプレクサ７０１は、同時化回路１０４からＳ
１信号又はＳ２信号が入力されると、分割ブロックＢｉ
（ｉ＝０１〜４８）毎に画素信号を分配する回路であ
る。積分回路７０２，７０３，・・・７０４はブロック
Ｂｉ毎に１垂直走査期間の積分を行い、積分値ＢｉΣＳ
ｎを出力する回路である。セレクタ回路７０５は積分値
ＢｉΣＳｎをブロック毎に順番に選択して出力する回路
である。

【００４４】図８はブロック乗算器５０５の構成を示す
ブロック図である。このブロック乗算器５０５は、４８
個のブロックゲインレジスタ８０１，８０２，・・・８
０３、セレクタ８０４、乗算器８０５で構成される。ブ
ロックゲインレジスタ８０１（Ｂ１ＧＲ）は、マイコン
５０９で演算されたＢｉＳ２補正ゲインのうち、Ｂ１Ｓ
２補正ゲイン（Ｂ１Ｇ）が入力されたとき、Ｂ１Ｓ２補
正ゲインを一時保持するものである。同様に、ブロック
ゲインレジスタ８０２（Ｂ２ＧＲ）は、マイコン５０９
で演算されたＢｉＳ２補正ゲインのうち、Ｂ２Ｓ２補正
ゲインが入力されたとき、Ｂ２Ｓ２補正ゲイン（Ｂ２Ｇ
Ｒ）を一時保持するものである。このようにして４８個
の補正ゲインＢ１Ｇ、Ｂ２Ｇ、・・・Ｂ４８Ｇが各レジ
スタに設定される。設定されたＢｉＳ２補正ゲインはセ
レクタ８０４よりＳ２信号とタイミングをあわせて読み
出され、乗算器８０５に与えられる。乗算器８０５は各
ブロックＢｉ毎に、Ｓ２信号とＢｉＳ２補正ゲインとを
乗算してＳ２’信号を出力する回路である。

【００４５】以上のように構成された実施の形態２にお
ける撮像装置の動作について、説明する。図５におい
て、光学系１０１により形成された被写体の光学像が撮
像素子（ＣＣＤ) １０２に入射されると、光電変換され
る。例えば、１／ｍ秒の電子シャッタスピードとして１
／１００秒を設定し、１／ｎ秒の電子シャッタスピード
として１／４００秒を設定した場合、撮像素子１０２
は、１垂直走査期間内に１／１００秒の電子シャッタス
ピードで蓄積したＳ１信号と、１／４００秒の電子シャ
ッタスピードで蓄積したＳ２信号とを出力する。撮像素
子１０２の出力がＡＳＰ・Ａ／Ｄ変換器１０３に入力さ
れると、サンプリングされ、更に利得調整されてアナロ
グ／デジタル変換される。同時化回路１０４は、ＡＳＰ
・Ａ／Ｄ変換器１０３から出力された信号から、Ｓ１信
号とＳ２信号とを分離し、タイミングを合わせて出力す
る。同時化回路１０４から出力されたＳ２信号は、ブロ
ック乗算器５０５を経て信号処理回路１０６に与えられ
る。信号処理回路１０６では、ブロック乗算器５０５か
ら出力されたＳ２’信号に対して輪郭強調などの信号処
理を行い、映像信号Ｓout を出力する。

【００４６】図２及び図３を用いて撮像素子１０２の駆
動動作と同時化回路１０４の動作について具体的に説明
する。図３（ａ）に示す垂直同期信号ＶＤは、１垂直走
査期間の周期、つまり１／６０秒の周期の同期信号にな
っている。撮像素子１０２はこの垂直同期信号に同期し
て駆動され、図３（ｂ）に示すように、Ｓ１信号の電荷
の蓄積タイミングは垂直同期信号に同期し、信号電荷は
１／１００秒の期間蓄積される。また、Ｓ２信号は１／
４００秒の期間蓄積される。また図３（ｃ）に示すよう
に、Ｓ１信号とＳ２信号の蓄積終了時に読み出すパルス
が発生する。図３（ｄ）に示すように、これらの読み出
しパルスでＳ１信号とＳ２信号が撮像素子１０２から出
力される。これらのＳ１信号とＳ２信号とを含む画素信
号はＡＳＰ・Ａ／Ｄ変換器１０３を経て同時化回路１０
４に入力される。

【００４７】図２に示す同時化回路１０４では、セレク
タ３０１よりＳ１信号とＳ２信号とに分離される。分離
されたＳ１信号とＳ２信号は夫々第１のメモリ３０２と
第２のメモリ３０３へ入力される。第１のメモリ３０２
は、Ｓ１信号を図３（ｄ）のタイミングＡで書き込みを
開始し、図３（ｅ）のタイミングＣで読み出しを開始す
る。また第２のメモリ３０３は、Ｓ２信号をタイミング
Ｂで書き込みを開始し、タイミングＤで読み出しを開始
する。こうして同時化回路１０４はＳ１信号とＳ２信号
とをタイミングを合わせて出力する。

【００４８】次にフリッカ補正の動作について図４を用
いて説明する。図４（ｂ）に示すように、５０Ｈｚ駆動
の蛍光灯のもとで、１／１００秒の電子シャッタスピー
ドで被写体を撮像した場合を考える。垂直走査期間毎に
１／１００秒間だけ電荷を蓄積すると、図４（ｃ）に示
すようにどの垂直走査期間もほぼ同じ蓄積電荷が得られ
るので、フリッカは発生しない。また、図４（ｄ）に示
すように、５０Ｈｚ駆動の蛍光灯のもとで、１／４００
秒の電子シャッタスピードで被写体を撮像した場合を考
える。垂直走査期間毎に１／４００秒間だけ電荷を蓄積
すると、垂直走査期間毎の蓄積タイミングが異なるた
め、図４（ｄ）、（ｅ）の斜線部で示すように、蓄積電
荷量が３垂直走査期間の周期で変動する。この３垂直走
査期間の周期の変動がフリッカになる。

【００４９】図５の同時化回路１０４から出力されたＳ
１信号とＳ２信号は、夫々Ｓ１ブロック分割積分回路５
０７とＳ２ブロック分割積分回路５０８に与えられる。
Ｓ１ブロック分割積分回路５０７とＳ２ブロック分割積
分回路５０８では、Ｓ１信号とＳ２信号に対して夫々１
垂直走査期間の画面領域を、図６に示すような複数のブ
ロックに分割し、各ブロックでの積分を行う。このため
図７のマルチプレクサ７０１はＳｎ（ｎは１又は２）信
号をブロックＢｉ（ｉ＝０１，０２，・・・４８）毎に
分配し、対応する積分回路７０２〜７０４のいずれかに
与える。積分回路７０２，７０３，・・・７０４は、ブ
ロックに分配された画素信号を積分し、積分値ＢｉΣＳ
１及びＢｉΣＳ２を算出する。積分値ＢｉΣＳ１とＢｉ
ΣＳ２はセレクタ回路７０５で切り換えられてマイコン
５０９に対して順番に入力される。

【００５０】図５のマイコン５０９はＢｉΣＳ１とＢｉ
ΣＳ２に基づいて、Ｓ１信号とＳ２’信号の分割ブロッ
ク毎の比が夫々ｎ：ｍ、即ち４００：１００になるよう
にＢｉＳ２補正ゲインを計算し、計算結果を所定時間遅
延してブロック乗算器５０５に出力する。この場合の輝
度フリッカは、３垂直走査期間の周期で信号レベルが変
動するので、ＢｉΣＳ１とＢｉΣＳ２を算出した垂直走
査期間から３垂直走査期間遅延させた時間を所定時間と
して、ＢｉＳ２補正ゲインを所定時間遅延させてブロッ
ク乗算器５０５へ出力する。

【００５１】図８に示すブロック乗算器５０５では、入
力されたＢｉＳ２補正ゲインをブロック番号ｉ別にブロ
ックゲインレジスタ（Ｂ１ＧＲ）８０１、ブロックゲイ
ンレジスタ（Ｂ２ＧＲ）８０２・・・ブロックゲインレ
ジスタ（Ｂ４８ＧＲ）８０３に保持する。そしてセレク
タ回路８０４はタイミングを合わせてＢｉＳ２補正ゲイ
ンを読み出し、乗算器８０５に与える。乗算器８０５は
ブロックＢｉ毎にＳ２信号に対してＢｉＳ２補正ゲイン
を乗算する。ブロック乗算器５０５の乗算結果は、補正
されたＳ２’信号として図５の信号処理回路１０６に与
えられる。信号処理回路１０６では、Ｓ２’信号に対し
て輪郭強調などの信号処理を行い、映像信号Ｓout を出
力する。

【００５２】Ｓ１信号は１／１００秒の電子シャッタス
ピードで撮像した信号であるので、フリッカは発生しな
い。このようにフリッカがないＳ１信号との比が常に４
００：１００になるように、ブロック毎のＳ２信号に対
してＢｉＳ２補正ゲインを乗算するので、Ｓ２’信号に
はフリッカが含まれなくなる。このとき図６の斜線部で
示したように、被写体の一部がフリッカしている場合で
も、ブロック毎にＳ１信号とＳ２’信号の比が４００：
１００になるようにフリッカ補正を行うので、フリッカ
がない部分を過補正することなく、フリッカ部分だけを
補正することができる。

【００５３】なお以上の動作説明として、１／ｍ秒の電
子シャッタスピードとして１／１００秒に設定し、１／
ｎ秒の電子シャッタスピードとして１／４００秒に設定
したが、電子シャッタスピードを１／１００又は１／４
００秒以外の値に変更したいときは、図５のマイコン１
０９が撮像素子駆動回路１１０に電子シャッタスピード
を変更する制御信号を送ることにより、指示された電子
シャッタスピードに従って撮像素子１０２を駆動するこ
とができる。１／ｍ秒の電子シャッタスピードは、１／
１００秒近くの設定である必要があるが、１／ｎ秒の電
子シャッタスピードは、１／４００秒以外であっても全
く同様の動作でフリッカを低減することができる。

【００５４】なお、以上の動作説明では、１垂直走査期
間の画面のブロック分割を水平８分割、垂直６分割とし
たが、部分フリッカ領域が分割ブロックに一致すれば、
水平８分割、垂直６分割のブロック分割以外であって
も、部分フリッカを低減することができる。

【００５５】また、以上の動作説明では、１つの撮像素
子１０２からＳ１信号とＳ２信号とを読み出し、同時化
回路１０４でＳ１信号とＳ２信号をタイミングを合わせ
て出力するものとした。しかし、フリッカがないＳ１信
号を出力するものであれば、他の撮像素子又はセンサを
用いても同様の効果を得ることができる。

【００５６】（実施の形態３）次に本発明の実施の形態
３における撮像装置について、図９〜図１２を参照しな
がら説明する。図９は本実施の形態による撮像装置の構
成を示すブロック図である。尚、実施の形態１と同一部
分は同一の符号を付け、詳細な説明は省略する。図９の
撮像手段１１１において、撮像素子（ＣＣＤ) １０２
は、光学系１０１により形成された被写体の光学像が入
射されると、光電変換して画素信号を出力するものであ
る。撮像素子１０２の出力はＡＳＰ・Ａ／Ｄ変換器１０
３に与えられる。ＡＳＰ・Ａ／Ｄ変換器１０３は、撮像
素子１０２の出力信号をサンプリングし、利得調整した
後、アナログ／デジタル変換して出力するものである。
ＡＳＰ・Ａ／Ｄ変換器１０３の出力は同時化回路１０４
に与えられる。同時化回路１０４は蓄積タイミングと蓄
積時間の異なる画素信号をＳ１信号及びＳ２信号として
生成し、Ｓ１信号及びＳ２信号のタイミングを合わせて
出力する回路である。

【００５７】図１０（Ａ）は本実施の形態における撮像
素子１０２の色フィルタの配列を示す配置図であり、
（Ｂ）は撮像素子１０２におけるＥＶＥＮフィールドと
ＯＤＤフィールドの画素混合読み出し方法を示した模式
図である。図１０（Ａ）において、色フィルタは補色フ
ィルタであり、Ｍｇはマゼンダ、Ｃｙはシアン、Ｙｅは
イエロー、Ｇはグリーンを示す。図１０（Ｂ）に示すよ
うに、フィールド毎に画素混合するラインの組み合わせ
を変えて色信号を読み出す。Ｍｇ＋Ｃｙ（ＭＣ）とＧ＋
Ｙｅ（ＧＹ）の繰り返しラインと、Ｇ＋Ｃｙ（ＧＣ）と
Ｍｇ＋Ｙｅ（ＭＹ）の繰り返しのラインを交互に読み出
し、色信号を出力する。

【００５８】図９の信号処理回路１０６は、乗算器１０
５から出力されたＳ２’信号に対して輪郭強調等の信号
処理を行い、映像信号Ｓout を出力するものである。破
線部で示す利得制御手段９１２は、乗算器１０５、ゲイ
ンレジスタ９０１、セレクタ９０２、Ｓ１Ｃ積分回路９
０７、Ｓ２Ｃ積分回路９０８、マイコン９０９を含んで
構成される。同時化回路１０４から出力されたＳ２信号
は、乗算器１０５を介して信号処理回路１０６に与えら
れると共に、Ｓ２Ｃ積分回路９０８にも与えられる。ま
た、同時化回路１０４から出力されたＳ１信号はＳ１Ｃ
積分回路９０７に与えられる。

【００５９】図１１はＳ１Ｃ積分回路９０７とＳ２Ｃ積
分回路９０８の構成を示すブロック図であり、いずれの
回路も同一構成であるので、ＳｎＣ積分回路１１００と
して図に示す。このＳｎＣ積分回路１１００は、マルチ
プレクサ１１０１、積分回路（ΣＭＹ）１１０２、積分
回路（ΣＧＣ）１１０３、積分回路（ΣＧＹ）１１０
４、積分回路（ΣＭＣ）１１０５、セレクタ１１０６に
より構成される。マルチプレクサ１１０１は、同時化回
路１０４からの入力信号Ｓ１又は入力信号Ｓ２を色フィ
ルタ（色信号）毎に分配する回路である。積分回路１１
０２、１１０３、１１０４、１１０５は、夫々１垂直走
査期間の積分値ΣＭＹ、ΣＧＣ、ΣＧＹ、ΣＭＣを算出
する回路である。セレクタ１１０６はこれらの積分値を
選択して順番に出力するものである。

【００６０】図９の信号処理回路１０６は、乗算器１０
５で補正されたＳ２’信号に対して輪郭強調などの信号
処理を行い、映像信号Ｓout を出力するものである。Ｓ
１Ｃ積分回路９０７の出力するΣＳ１Ｃと、Ｓ２Ｃ積分
回路９０８の出力するΣＳ２Ｃは、制御手段としてのマ
イコン９０９に入力される。

【００６１】マイコン９０９は、撮像素子駆動回路１１
０に対して制御信号を出力すると共に、ΣＳ１ＣとΣＳ
２Ｃから、同時化回路１０４の出力であるＳ１信号と、
乗算器１０５の出力であるＳ２’信号の色フィルタ毎の
比がｎ：ｍになるように色フィルタ毎にＳ２補正ゲイン
を計算し、色フィルタ毎のＳ２補正ゲインをゲインレジ
スタ９０１に設定する制御手段である。

【００６２】破線部に示すゲインレジスタ９０１は、Ｍ
Ｙ，ＧＣ，ＧＹ，ＭＣに対するＳ２補正ゲインを保持す
るレジスタである。セレクタ９０２は各色フィルタ毎の
Ｓ２補正ゲインの出力タイミングを制御して乗算器１０
５に与えるものである。乗算器１０５は同時化回路１０
４から出力されたＳ２信号に対して、セレクタ９０２か
ら出力されたＳ２補正ゲインを乗算し、乗算結果をＳ
２’信号として信号処理回路１０６に与える回路であ
る。

【００６３】このように構成された実施の形態３におけ
る撮像装置の動作について説明する。図９において、光
学系１０１により形成された被写体の光学像は撮像素子
( ＣＣＤ) １０２に入射され、光電変換される。例え
ば、１／ｍ秒の電子シャッタスピードとして１／１００
秒に設定し、１／ｎ秒の電子シャッタスピードとして１
／４００秒に設定した場合、撮像素子１０２では、１垂
直走査期間内に１／１００秒の電子シャッタスピードで
蓄積したＳ１信号と、１／４００秒の電子シャッタスピ
ードで蓄積したＳ２信号の両方を出力する。撮像素子１
０２の出力信号は、ＡＳＰ・Ａ／Ｄ変換器１０３に与え
られると、サンプリングされて利得調整された後、アナ
ログ／デジタル変換される。同時化回路１０４はＡＳＰ
・Ａ／Ｄ変換器１０３の出力信号をＳ１信号とＳ２信号
とに分離し、タイミングを合わせて出力する。

【００６４】図３（ａ）に示す垂直同期信号ＶＤは、垂
直走査期間の周期つまり１／６０秒の周期の同期信号に
なっている。撮像素子１０２はこの垂直同期信号に同期
して駆動され、図３（ｂ）に示すように、Ｓ１信号の電
荷は垂直同期信号の周期で１／１００秒の期間蓄積さ
れ、Ｓ２信号の電荷は垂直同期信号の周期で１／４００
秒の期間蓄積される。Ｓ１信号とＳ２信号の蓄積終了時
には、図３（ｃ）に示すような読み出しパルスが出力さ
れる。これらの読み出しパルスでＳ１信号とＳ２信号は
撮像素子１０２から出力される。撮像素子１０２から出
力されたＳ１信号とＳ２信号とを含む信号は、ＡＳＰ・
Ａ／Ｄ変換器１０３を経て同時化回路１０４に入力され
る。

【００６５】図２に示す同時化回路１０４は、セレクタ
３０１を用いて入力信号をＳ１信号とＳ２信号とに分離
する。分離されたＳ１信号とＳ２信号は夫々第１のメモ
リ３０２と第２のメモリ３０３へ入力される。第１のメ
モリ３０２においては、図３（ｄ）に示すタイミングＡ
でＳ１信号の書き込みを開始し、図３（ｅ）に示すタイ
ミングＣで読み出しを開始する。また第２メモリ３０３
においては、図３（ｄ）に示すタイミングＢでＳ２信号
の書き込みを開始し、図３（ｆ）に示すタイミングＤで
読み出しを開始する。こうすると、Ｓ１信号とＳ２信号
とがタイミングを合わせて出力される。

【００６６】図９〜図１２を用いてフリッカ補正の動作
について説明する。図１２は本実施の形態の撮像装置に
おける、６０Ｈｚ駆動の蛍光灯照明時の撮像素子１０２
の蓄積電荷の変化を示した模式図である。図１２（ａ）
は垂直同期信号を示し、その周期は１／６０秒である。
図１２（ｂ）に示すように、６０Ｈｚ駆動の蛍光灯を用
いて被写体を照明し、１／１００秒の電子シャッタスピ
ードで撮像し、１垂直走査期間毎に１／１００秒の期間
に信号電荷を蓄積した場合、６０Ｈｚ駆動の蛍光灯の明
滅周期と垂直同期信号の周期との間にわずかな差が生じ
るが、信号電荷の蓄積時間が長いので、図１２（ｃ）に
示すように、どの垂直走査期間も色フィルタ毎の蓄積電
荷はほぼ同じになる。また、図１２（ｄ）に示すよう
に、６０Ｈｚ駆動の蛍光灯を用いて被写体を照明し、１
／４００秒の電子シャッタスピードで撮像し、１垂直走
査期間毎に１／４００秒の期間に信号電荷を蓄積した場
合、６０Ｈｚ蛍光灯の明滅周期と垂直同期信号の周期と
の間にわずかな差が生じる。この場合、蓄積期間が更に
短かくなるため、図１２（ｅ）に示すように垂直走査期
間毎の蓄積タイミングが徐々に変化する。即ち、斜線部
で示した色フィルタ毎の蓄積電荷量が長周期で変動す
る。これによって色フリッカが発生する。

【００６７】同時化回路１０４から出力されたＳ１信号
は図９のＳ１Ｃ積分回路９０７に入力され、Ｓ２信号は
Ｓ２Ｃ積分回路９０８に入力される。Ｓ１Ｃ積分回路９
０７はＳ１信号を図１１に示すマルチプレクサ回路１１
０１によって色フィルタ毎に分配する。積分回路１１０
２〜１１０５は、夫々１垂直走査期間の色フィルタ毎の
積分値ΣＭＹ、ΣＧＣ、ΣＧＹ、ΣＭＣを算出する。こ
れらの積分値はセレクタ回路１１０６で選択され、順番
に読み出されてΣＳ１Ｃとして出力される。図９のＳ２
Ｃ積分回路９０８の動作もＳ１Ｃ積分回路９０７と同様
である。Ｓ１Ｃ積分回路９０７の出力する積分値ΣＳ１
Ｃと、Ｓ２Ｃ積分回路９０８の出力する積分値ΣＳ２Ｃ
はマイコン９０９に入力される。

【００６８】マイコン９０９は、まずΣＳ１ＣとΣＳ２
Ｃから、Ｓ１信号とＳ２’信号の色フィルタ毎の信号レ
ベルの比が４００：１００になるようにＳ２補正ゲイン
を計算し、色フィルタ毎のＳ２補正ゲインをゲインレジ
スタ９０１に設定する。このとき輝度フリッカは３垂直
走査期間の周期で信号レベルが変動するので、ΣＳ１Ｃ
とΣＳ２Ｃを算出した垂直走査期間から３垂直走査期間
遅延させ、色フィルタ毎のＳ２補正ゲインをゲインレジ
スタ９０１に設定する。設定された色フィルタ毎のＳ２
補正ゲインはセレクタ回路９０２によって選択され、タ
イミングを合わせて乗算器１０５へ出力される。乗算器
１０５は色フィルタ毎にＳ２信号に対してＳ２補正ゲイ
ンを乗算する。信号処理回路１０６では、乗算器１０５
の出力するＳ２’信号に対して輪郭強調などの信号処理
を行い、映像信号Ｓout を出力する。

【００６９】このように制御することによって、Ｓ１信
号は１／１００秒の電子シャッタスピードで撮像された
信号であるので、輝度フリッカ及び色フリッカは発生し
ない。フリッカがないＳ１信号との比が常に４００：１
００になるように、色フィルタ毎にＳ２信号にＳ２補正
ゲインを乗算して補正するので、１／４００秒の電子シ
ャッタスピードで撮影したＳ２’信号は、輝度フリッカ
と色フリッカを含まない信号となる。

【００７０】なお本実施の形態では、１／ｍ秒の電子シ
ャッタスピードとして１／１００秒に設定し、１／ｎ秒
の電子シャッタスピードとして１／４００秒に設定した
場合で動作説明を行ったが、電子シャッタスピードを１
／１００秒又は１／４００秒以外の値に変更したいとき
は、マイコン１０９が撮像素子駆動回路１１０に対して
電子シャッタスピードを変更する制御信号を送ることに
より、指示された電子シャッタスピードに従って撮像素
子１０２を駆動することができる。色フリッカを低減す
るには、垂直同期信号の周期に近い電子シャッタスピー
ドに設定した方が良いので、１／ｍ秒の電子シャッタス
ピードは１／１００秒に近い値に設定する必要がある
が、１／ｎ秒の電子シャッタスピードは１／４００秒以
外でも全く同様の動作でフリッカを低減することができ
る。

【００７１】なお、以上の動作説明では、破線部で示す
撮像手段１１１において、１つの撮像素子１０２からＳ
１信号とＳ２信号を読み出し、同時化回路１０４でＳ１
信号とＳ２信号をタイミングを合わせて出力するように
したが、フリッカがないＳ１信号を出力するものであれ
ば、他の撮像素子又はセンサを用いても同様の効果を得
ることができる。

【００７２】また以上の動作説明では、補色フィルタの
画素混合読み出しにおいて、Ｍｇ＋Ｃｙ（ＭＣ）、Ｇ＋
Ｙｅ（ＧＹ）、Ｇ＋Ｃｙ（ＧＣ）、Ｍｇ＋Ｙｅ（ＭＹ）
のように画素混合した後の信号レベルを利得調整するよ
うにしたが、補色フィルタ（Ｍｇ、Ｃｙ、Ｇ、Ｙｅ）や
原色フィルタ（Ｒ、Ｇ、Ｂ）のままの信号レベルを利得
調整しても全く同様の効果を得ることができる。

【００７３】（実施の形態４）次に本発明の実施の形態
４における撮像装置について、図６〜図８、図１３を参
照しながら説明する。図１３は本実施の形態による撮像
装置の構成を示すブロック図である。尚、実施の形態２
及び３と同一部分は同一の符号を付け、詳細な説明は省
略する。図１３の撮像手段１１１において、撮像素子
（ＣＣＤ) １０２は、光学系１０１により形成された被
写体の光学像が入射されると、光電変換して画素信号を
出力するものである。撮像素子１０２の出力はＡＳＰ・
Ａ／Ｄ変換器１０３に与えられる。ＡＳＰ・Ａ／Ｄ変換
器１０３は、撮像素子１０２の出力信号をサンプリング
及び利得調整した後、アナログ／デジタル変換して出力
するものである。ＡＳＰ・Ａ／Ｄ変換器１０３の出力は
同時化回路１０４に与えられる。同時化回路１０４は蓄
積タイミングと蓄積時間の異なる画素信号をＳ１信号及
びＳ２信号として生成し、タイミングを合わせてＳ１信
号及びＳ２信号を出力する回路である。

【００７４】破線部で示す利得制御手段１３１２は、ブ
ロック乗算器５０５、ゲインレジスタ９０１、セレクタ
９０２、Ｓ１ブロック分割積分回路５０７、Ｓ２ブロッ
ク分割積分回路５０８、マイコン１３０９を含んで構成
される。同時化回路１０４から出力されたＳ２信号はブ
ロック乗算器５０５を経て信号処理回路１０６に入力さ
れる。信号処理回路１０６は、ブロック乗算器５０５か
ら出力されたＳ２’信号に対して輪郭強調などの信号処
理を行い、映像信号Ｓout を出力するものである。ま
た、同時化回路１０４から出力されたＳ１信号はＳ１ブ
ロック分割Ｃ積分回路５０７に与えられ、Ｓ２信号はＳ
２ブロック分割Ｃ積分回路５０８にも与えられる。

【００７５】Ｓ１ブロック分割Ｃ積分回路５０７は、Ｓ
１信号の色フィルタ毎に１垂直走査期間の画面領域を複
数のブロックＢｉ（ｉ＝０１，０２・・・４８）に分割
し、ブロック毎の積分値ＢｉΣＳ１Ｃを算出する回路で
ある。同様に、Ｓ２ブロック分割Ｃ積分回路５０８は、
Ｓ２信号の色フィルタ毎に１垂直走査期間の画面領域を
複数のブロックＢｉ（ｉ＝０１，０２・・・４８）に分
割し、ブロック毎の積分値ＢｉΣＳ２Ｃを算出する回路
である。これらの積分値ＢｉΣＳ１ＣとＢｉΣＳ２Ｃと
は制御手段としてのマイコン１３０９に入力される。

【００７６】マイコン１３０９は、撮像素子駆動回路１
１０に対して制御信号を出力すると共に、ＢｉΣＳ１Ｃ
とＢｉΣＳ２Ｃから、Ｓ１信号とＳ２’信号の色フィル
タ毎に信号レベルの比が、ブロック毎にｎ：ｍになるよ
うにＢｉＳ２補正ゲインを計算する制御手段である。破
線部に示すゲインレジスタ９０１は、ＭＹ，ＧＣ，Ｇ
Ｙ，ＭＣに対するＳ２補正ゲインを夫々保持するレジス
タである。セレクタ９０２は各色フィルタ毎のＳ２補正
ゲインを出力タイミングを制御してブロック乗算器５０
５に与えるものである。ブロック乗算器５０５は色フィ
ルタ及びブロック毎にＳ２信号に対してＢｉＳ２補正ゲ
インを乗算し、乗算結果をＳ２’信号として信号処理回
路１０６に与える回路である。

【００７７】このように構成された実施の形態４におけ
る撮像装置の動作について説明する。図１３において、
光学系１０１により形成された被写体の光学像は撮像素
子(ＣＣＤ) １０２に入射され、光電変換される。例え
ば、１／ｍ秒の電子シャッタスピードとして１／１００
秒に設定し、１／ｎ秒の電子シャッタスピードとして１
／４００秒に設定した場合、撮像素子１０２から、１垂
直走査期間内に１／１００秒の電子シャッタスピードで
蓄積したＳ１信号と、１／４００秒の電子シャッタスピ
ードで蓄積したＳ２信号とが出力される。撮像素子１０
２の出力はＡＳＰ・Ａ／Ｄ変換器１０３に与えられ、サ
ンプリング及び利得調整された後、アナログ／デジタル
変換される。ＡＳＰ・Ａ／Ｄ変換器１０３の出力は同時
化回路１０４に与えられる。同時化回路１０４では入力
信号をＳ１信号とＳ２信号とに分離し、タイミングを合
わせて出力する。同時化回路１０４から出力されたＳ２
信号は、ブロック乗算器５０５を経て信号処理回路１０
６に入力される。信号処理回路１０６では、ブロック乗
算器５０５から出力されたＳ２’信号に対して、輪郭強
調などの信号処理を施し、映像信号Ｓout を出力する。

【００７８】図３（ａ）に示す垂直同期信号ＶＤは、垂
直走査期間の周期つまり１／６０秒の周期の同期信号で
ある。撮像素子１０２はこの垂直同期信号に同期して駆
動され、図３（ｂ）に示すように、Ｓ１信号の電荷は垂
直同期信号の周期で１／１００秒の期間蓄積され、Ｓ２
信号の電荷は垂直同期信号の周期で１／４００秒の期間
蓄積される。Ｓ１信号とＳ２信号の蓄積終了時に、図３
（ｃ）に示すような読み出しパルスが出力される。これ
らの読み出しパルスでＳ１信号とＳ２信号は撮像素子１
０２から出力される。撮像素子１０２から出力されたＳ
１信号とＳ２信号を含む信号はＡＳＰ・Ａ／Ｄ変換器１
０３を経て同時化回路１０４に入力される。

【００７９】図２に示す同時化回路１０４は、入力信号
をセレクタ３０１に与えてＳ１信号とＳ２信号とに分離
する。分離されたＳ１信号とＳ２信号は夫々第１のメモ
リ３０２と第２のメモリ３０３へ入力される。第１のメ
モリ３０２においては、図３（ｄ）に示すタイミングＡ
でＳ１信号の書き込みを開始し、図３（ｅ）に示すタイ
ミングＣで読み出しを開始する。また第２のメモリ３０
３においては、図３（ｄ）に示すタイミングＢでＳ２信
号の書き込みを開始し、図３（ｆ）に示すタイミングＤ
で読み出しを開始する。こうすると、Ｓ１信号とＳ２信
号とがタイミングが合わされて出力される。

【００８０】図１０〜図１３を用いてフリッカ補正の動
作について説明する。図１２は照明装置である６０Ｈｚ
駆動の蛍光灯照明時の撮像素子１０２の蓄積電荷の変化
を示した模式図である。図１２（ａ）は垂直同期信号を
示し、その周期は１／６０秒である。図１２（ｂ）に示
すように、６０Ｈｚ駆動の蛍光灯を用いて被写体を照明
し、１／１００秒の電子シャッタスピードで撮像し、１
垂直走査期間毎に１／１００秒の期間に信号電荷を蓄積
した場合、６０Ｈｚ蛍光灯の明滅周期と垂直同期信号の
周期との間にわずかな差が生じるが、信号電荷の蓄積時
間が長いので、図１２（ｃ）に示すように、どの垂直走
査期間も色フィルタ毎の蓄積電荷はほぼ同じになる。ま
た、図１２（ｄ）に示すように、６０Ｈｚ駆動の蛍光灯
を用いて被写体を照明し、１／４００秒の電子シャッタ
スピードで撮像し、１垂直走査期間毎に１／４００秒の
期間に信号電荷を蓄積した場合、６０Ｈｚ蛍光灯の明滅
周期と垂直同期信号の周期との間にわずかな差が生じ
る。この場合、蓄積期間が更に短かくなるため、図１２
（ｅ）に示すように垂直走査期間毎の蓄積タイミングが
徐々に変化する。即ち、斜線部で示した色フィルタ毎の
蓄積電荷量が長周期で変動する。これによって色フリッ
カが発生する。

【００８１】図１３の同時化回路１０４から出力された
Ｓ１信号はＳ１ブロック分割Ｃ積分回路５０７に与えら
れ、Ｓ２信号はＳ２ブロック分割Ｃ積分回路５０８に与
えられる。Ｓ１ブロック分割Ｃ積分回路５０７はＳ１信
号における１垂直走査期間の画面領域を図６に示す複数
のブロックに分割し、色フィルタ毎に各ブロックの積分
値ＢｉΣＳ１Ｃを算出する。同様に、Ｓ２ブロック分割
Ｃ積分回路５０８はＳ２信号における１垂直走査期間の
画面領域を複数のブロックに分割し、色フィルタ毎に各
ブロックの積分値ＢｉΣＳ２Ｃを算出する。これらの積
分値ＢｉΣＳ１ＣとＢｉΣＳ２Ｃはマイコン１３０９に
入力される。

【００８２】マイコン１３０９はＢｉΣＳ１ＣとＢｉΣ
Ｓ２Ｃから、Ｓ１信号とＳ２’信号の色フィルタ毎の信
号レベルの比が４００：１００になるようにＳ２補正ゲ
インを計算する。このとき輝度フリッカは３垂直走査期
間の周期で信号レベルが変動するので、ＢｉΣＳ１Ｃと
ＢｉΣＳ２Ｃを算出した垂直走査期間から、３垂直走査
期間遅延させ、Ｓ２補正ゲインを色フィルタ毎のゲイン
レジスタ９０１に設定する。設定された色フィルタ毎の
Ｓ２補正ゲインはセレクタ回路９０２によって選択さ
れ、タイミングを合わせてブロック乗算器５０５に出力
される。ブロック乗算器５０５では、ブロック毎のＳ２
信号に対してＳ２補正ゲインを乗算する。ブロック乗算
器５０５の乗算結果はＳ２’信号として信号処理回路１
０６に入力される。信号処理回路１０６では、Ｓ２’信
号に対して輪郭強調などの信号処理を行い、映像信号Ｓ
out を出力する。

【００８３】このように制御することによって、Ｓ１信
号は１／１００秒の電子シャッタスピードで撮像された
信号であるので、フリッカは発生しない信号となる。フ
リッカがないＳ１信号との比が常に４００：１００にな
るように、色フィルタ毎にブロック毎のＳ２信号に対し
てＳ２補正ゲインを乗算するので、Ｓ２信号に含まれる
輝度フリッカと色フリッカを低減することができる。こ
のとき図６に示したように被写体の一部がフリッカして
いる場合でも、ブロック毎にＳ１信号とＳ２信号の比が
４００：１００になるようにフリッカ補正を行うので、
フリッカがない部分を過補正することなく、フリッカ部
分だけを補正することができる。

【００８４】なお、以上の動作説明では、１／ｍ秒の電
子シャッタスピードとして１／１００秒に設定し、１／
ｎ秒の電子シャッタスピードとして１／４００秒に設定
したが、電子シャッタスピードを１／１００又は１／４
００秒以外の値に変更したいときは、マイコン１０９が
撮像素子駆動回路１１０に電子シャッタスピードを変更
する制御信号を送り、指示された電子シャッタスピード
に従って撮像素子１０２を駆動することができる。色フ
リッカを低減するには、垂直同期信号の周期に近い電子
シャッタスピードに設定した方が良いので、１／ｍ秒の
電子シャッタスピードは１／１００秒に近い値に設定す
る必要がある。しかし１／ｎ秒の電子シャッタスピード
は１／４００秒以外でも全く同様の動作にフリッカを低
減することができる。

【００８５】なお、以上の動作説明では、１垂直走査期
間の画面のブロック分割を水平８分割とし、垂直６分割
としたが、部分フリッカ領域が分割ブロックに一致すれ
ば、水平８分割、垂直６分割以外のブロック分割でも、
部分フリッカを低減することができる。

【００８６】また、以上の動作説明では、１つの撮像素
子１０２からＳ１信号とＳ２信号を読み出し、同時化回
路１０４でＳ１信号とＳ２信号をタイミングを合わせて
出力するようにしたが、フリッカがないＳ１信号を出力
するものであれば、他の撮像素子又はセンサを用いても
同様の効果を得ることができる。

【００８７】また、以上の動作説明では、画素混合の読
み出しにおいて、Ｍｇ＋Ｃｙ（ＭＣ）、Ｇ＋Ｙｅ（Ｇ
Ｙ）、Ｇ＋Ｃｙ（ＧＣ）、Ｍｇ＋Ｙｅ（ＭＹ）のよう
に、画素混合した後の信号レベルを利得調整するように
したが、補色フィルタ（Ｍｇ、Ｃｙ、Ｇ、Ｙｅ）やね原
色フィルタ（Ｒ、Ｇ、Ｂ）のままの信号レベルを利得調
整しても全く同様の効果を得ることができる。

【００８８】

【発明の効果】垂直同期信号の周波数と異なる周波数の
照明装置で被写体が照明されているとき、撮像手段の出
力する映像信号にフリッカが生じる。本願の請求項１記
載の撮像装置によれば、照明装置の点滅周期と同期した
電子シャッタスピードで撮像することで、フリッカが低
減されたＳ１信号を生成し、所望の電子シャッタスピー
ドで撮像されたＳ２信号に対して、Ｓ１信号とのレベル
比を一定にする補正を行うことにより、フリッカが低減
されたＳ２’信号を生成することができる。

【００８９】また本願の請求項２記載の撮像装置によれ
ば、Ｓ１信号として１／ｍ秒の電子シャッタスピード、
例えば１／１００秒の電子シャッタスピードで撮像する
ことでフリッカを低減でき、Ｓ１信号と１／ｎ秒の電子
シャッタスピードで撮像したＳ２’信号との比がｎ：ｍ
になるように、Ｓ２信号にＳ２補正ゲインを乗算するこ
とにより、フリッカのないＳ２’信号を得ることができ
る。このため任意の電子シャッタスピードで撮影して
も、フリッカを低減した映像信号を得ることができる。

【００９０】また本願の請求項３記載の撮像装置によれ
ば、撮像画面を複数のブロックに分割し、各ブロック毎
のＳ１信号として１／ｍ秒の電子シャッタスピード、例
えば１／１００秒の電子シャッタスピードで撮像するこ
とでフリッカを低減でき、Ｓ１信号と１／ｎ秒の電子シ
ャッタスピードで撮像したＳ２’信号との比がｎ：ｍに
なるように、Ｓ２信号にＳ２補正ゲインを各ブロック毎
に乗算することにより、フリッカのないＳ２’信号を得
ることができる。このため任意の電子シャッタスピード
で撮影しても、フリッカを低減した映像信号を得ること
ができる。特定のブロックにフリッカが発生している場
合に特に有効である。

【００９１】また本願の請求項４記載の撮像装置によれ
ば、各色フィルタ毎のＳ１信号として１／ｍ秒の電子シ
ャッタスピード、例えば１／１００秒の電子シャッタス
ピードで撮像することでフリッカを低減でき、Ｓ１信号
と１／ｎ秒の電子シャッタスピードで撮像したＳ２’信
号との比がｎ：ｍになるように、Ｓ２信号にＳ２補正ゲ
インを各色フィルタ毎に乗算することにより、フリッカ
のないＳ２’信号を得ることができる。このため任意の
電子シャッタスピードで撮影しても、フリッカを低減し
た映像を得ることができる。特定の色にフリッカが発生
している場合に特に有効である。

【００９２】また本願の請求項５記載の撮像装置によれ
ば、請求項３記載の撮像装置と請求項４記載の撮像装置
の両方の効果が得られる。

【００９３】また本願の請求項６記載の撮像装置によれ
ば、被写体を照明する照明装置の明滅周期が撮像手段の
垂直走査周期と異なっても、前記電子シャッタスピード
を照明装置の明滅周期と等しくすることでフリッカをな
くすることができる。

【００９４】また本願の請求項７記載の撮像装置によれ
ば、照明装置が５０Ｈｚで駆動されている場合、フリッ
カをなくすることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における撮像装置の全体
構成を示すブロック図である。

【図２】本発明の各実施の形態の撮像装置において、同
時化回路の構成を示すブロック図である。

【図３】本発明の各実施の形態の撮像装置において、撮
像素子と同時化回路の動作を示すタイミングチャートで
ある。

【図４】本発明の実施の形態１及び２による撮像装置に
おいて、５０Ｈｚ駆動の蛍光灯照明時の撮像素子の蓄積
電荷の変化を示した模式図である。

【図５】本発明の実施の形態２における撮像装置の全体
構成を示すブロック図である。

【図６】実施の形態２による撮像装置において、垂直走
査期間の画面領域のブロック分割を示す模式図である。

【図７】本発明の実施の形態２及び４による撮像装置に
おいて、ブロック分割積分回路の構成を示すブロック図
である。

【図８】本発明の実施の形態２及び４による撮像装置に
おいて、ブロック乗算器の構成を示すブロック図であ
る。

【図９】本発明の実施の形態３における撮像装置の全体
構成を示すブロック図である。

【図１０】本発明の実施の形態３及び４による撮像装置
において、撮像素子の色フィルタと読み出し動作を示し
た模式図である。

【図１１】本発明の実施の形態３及び４による撮像装置
において、ＳｎＣ積分回路の構成を示すブロック図であ
る。

【図１２】本発明の実施の形態３及び４による撮像装置
において、６０Ｈｚ駆動の蛍光灯照明時の撮像素子の色
フィルタ毎の蓄積電荷の変化を示した模式図である。

【図１３】本発明の実施の形態４における撮像装置の全
体構成を示すブロック図である。

【図１４】従来の撮像装置の構成例を示すブロック図で
ある。

【符号の説明】

１０１光学系１０２撮像素子１０３ＡＳＰ・Ａ／Ｄ変換器１０４同時化回路１０５，８０５乗算器１０６信号処理回路１０７Ｓ１積分回路１０８Ｓ２積分回路１０９，５０９，９０９，１３０９マイコン１１０撮像素子駆動回路１１１撮像手段１１２，５１２，９１２，１３１２利得制御手段３０１，７０５，８０４，９０２，１１０６セレクタ３０２第１のメモリ３０３第２のメモリ５０７Ｓ１ブロック分割Ｃ積分回路５０８Ｓ２ブロック分割Ｃ積分回路５０５ブロック乗算器７００ブロック分割積分回路７０１，１１０１マルチプレクサ７０２，７０３，７０４，１１０２，１１０３，１１０
４，１１０５積分回路８０１，８０２，８０３ブロックゲインレジスタ９０１ゲインレジスタ９０７Ｓ１Ｃ積分回路９０８Ｓ２Ｃ積分回路１１００ＳｎＣ積分回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者米山匡幸大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5C021 PA17 PA42 PA52 PA67 YA07 5C022 AB15 AB17 AB20 AB51 AC42 AC69

Claims

【特許請求の範囲】

【請求項１】１垂直走査期間内に１／ｍ秒の電子シャ
ッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャ
ッタスピードで撮像したＳ２信号とを出力する撮像手段
と、前記Ｓ１信号と前記Ｓ２信号をＳ２補正ゲインで補正し
たＳ２’信号との比がｎ：ｍになるように前記Ｓ２補正
ゲインを演算し、前記Ｓ２信号に前記Ｓ２補正ゲインを
乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信
号として出力する利得制御手段と、を具備することを特
徴とする撮像装置。
【請求項２】１垂直走査期間内に１／ｍ秒の電子シャ
ッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャ
ッタスピードで撮像したＳ２信号とを出力する撮像手段
と、前記Ｓ１信号の１垂直走査期間の積分値ΣＳ１を算出す
るＳ１積分回路と、前記Ｓ２信号の１垂直走査期間の積分値ΣＳ２を算出す
るＳ２積分回路と、前記ΣＳ１と前記ΣＳ２のデータを用いて、前記Ｓ１信
号と前記Ｓ２信号をＳ２補正ゲインで補正したＳ２’信
号との比がｎ：ｍになるように前記Ｓ２補正ゲインを演
算し、所定時間遅延して前記Ｓ２補正ゲインを出力する
制御手段と、前記Ｓ２信号に対して前記制御手段が生成したＳ２補正
ゲインを乗算し、乗算結果をフリッカが抑止された前記
Ｓ２’信号として出力する乗算器と、を具備することを
特徴とする撮像装置。
【請求項３】１垂直走査期間内に１／ｍ秒の電子シャ
ッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャ
ッタスピードで撮像したＳ２信号とを出力する撮像手段
と、１垂直走査期間の画面領域を複数のブロックＢｉ（ｉは
ブロック番号）に分割し、各ブロック毎の前記Ｓ１信号
を積分し、積分値ＢｉΣＳ１を算出するＳ１ブロック分
割積分回路と、１垂直走査期間の画面領域の前記各ブロックＢｉ毎に前
記Ｓ２信号を積分し、積分値ＢｉΣＳ２を算出するＳ２
ブロック分割積分回路と、前記ＢｉΣＳ１と前記ＢｉΣＳ２のデータを用いて、夫
々のブロックＢｉで前記Ｓ１信号と前記Ｓ２信号をＢｉ
Ｓ２補正ゲインで補正したＢｉＳ２’信号との比がｎ：
ｍになるように前記ＢｉＳ２補正ゲインを前記ブロック
Ｂｉ毎に演算し、所定時間遅延して前記ＢｉＳ２補正ゲ
インを出力する制御手段と、前記ブロックＢｉ毎に前記Ｓ２信号に対して前記制御手
段が生成したＢｉＳ２補正ゲインを乗算し、乗算結果を
フリッカが抑止された前記Ｓ２’信号として出力するブ
ロック乗算器と、を具備することを特徴とする撮像装
置。
【請求項４】１垂直走査期間内に１／ｍ秒の電子シャ
ッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャ
ッタスピードで撮像したＳ２信号とを出力する撮像手段
と、色信号毎に前記Ｓ１信号の１垂直走査期間の積分値ΣＳ
１を算出するＳ１Ｃ積分回路と、色信号毎に前記Ｓ２信号の１垂直走査期間の積分値ΣＳ
２を算出するＳ２Ｃ積分回路と、前記ΣＳ１と前記ΣＳ２のデータを用いて、前記Ｓ１信
号と前記Ｓ２信号をＳ２補正ゲインで補正したＳ２’信
号との比が色信号毎にｎ：ｍになるように前記Ｓ２補正
ゲインを演算し、所定時間遅延して前記Ｓ２補正ゲイン
を色信号毎に出力する制御手段と、前記Ｓ２信号に対して前記制御手段が生成したＳ２補正
ゲインを色信号毎に乗算し、乗算結果をフリッカが抑止
された前記Ｓ２’信号として出力する乗算器と、を具備
することを特徴とする撮像装置。
【請求項５】１垂直走査期間内に１／ｍ秒の電子シャ
ッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャ
ッタスピードで撮像したＳ２信号とを出力する撮像手段
と、色信号毎に、前記Ｓ１信号の１垂直走査期間の画面領域
を複数のブロックＢｉ（ｉはブロック番号）に分割し、
各ブロック毎の前記Ｓ１信号を積分し、積分値ＢｉΣＳ
１Ｃを算出するＳ１ブロック分割Ｃ積分回路と、色信号毎に、前記Ｓ２信号の１垂直走査期間の画面領域
の前記各ブロックＢｉ毎の前記Ｓ２信号を積分し、積分
値ＢｉΣＳ２Ｃを算出するＳ２ブロック分割Ｃ積分回路
と、前記ＢｉΣＳ１Ｃと前記ＢｉΣＳ２Ｃのデータを用い
て、前記Ｓ１信号と前記Ｓ２信号をＢｉＳ２補正ゲイン
で補正したＳ２’信号との比が色信号毎及びブロックＢ
ｉ毎にｎ：ｍになるように前記ＢｉＳ２補正ゲインを前
記ブロック及び色信号毎に演算し、所定時間遅延して前
記ＢｉＳ２補正ゲインを出力する制御手段と、前記ブロック及び色信号毎に前記Ｓ２信号に対して前記
制御手段が生成したＢｉＳ２補正ゲインを乗算し、乗算
結果をフリッカが抑止された前記Ｓ２’信号として出力
するブロック乗算器と、を具備することを特徴とする撮
像装置。
【請求項６】被写体を照明する照明装置の明滅周期が
前記撮像手段の垂直走査周期と異なるとき、前記電子シ
ャッタスピード１／ｍ秒を前記照明装置の明滅周期に等
しくすることを特徴とする請求項１〜５のいずれか１項
記載の撮像装置。
【請求項７】被写体を照明する照明装置の明滅周期が
前記撮像手段の垂直走査周期と異なるとき、前記電子シ
ャッタスピード１／ｍ秒を１／１００秒にすることを特
徴とする請求項１〜５のいずれか１項記載の撮像装置。