JP2001061097A - 撮像装置 - Google Patents
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- Transforming Light Signals Into Electric Signals (AREA)
- Studio Devices (AREA)
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Abstract
下の被写体を、電子シャッタを用いて撮像し、輝度フリ
ッカを抑えた映像信号を出力できる撮像装置を提供する
こと。 【解決手段】 撮像素子102、撮像素子駆動回路11
0、ASP・A/D変換器103、同時化回路104を
含む撮像手段111を用いて、1垂直走査期間内に1/
m秒の電子シャッタスピードで撮像したS1信号と、1
/n秒の電子シャッタスピードで撮像したS2信号とを
生成する。利得制御手段112のマイコン109は、S
1信号とS2信号の比がn:mになるように補正ゲイン
を演算する。乗算器105ではS2信号に対して補正ゲ
インを乗算し、S2’信号を信号処理回路106に与え
る。こうすると輝度フリッカが抑えられる。
Description
で電子シャッタ機能を用いて被写体を撮影したとき、映
像信号に発生するフリッカを抑えることができる撮像装
置に関するものである。
置は、特開平7−274183号公報に記載されたもの
が知られている。図14は同公報に示されている従来の
撮像装置、即ちビデオカメラの主要部の構成を示すブロ
ック図である。このビデオカメラは、レンズ1401、
CCD1402、CDS/AGC1403、信号処理回
路1404、差動増幅器1405、クランプ回路140
6、LPF1407、電圧制御発振器1408、タイミ
ングパルス発生回路1409、駆動回路1410、同期
信号発生回路1411を含んで構成される。
いて説明する。60Hzの商用AC電源によって明滅を
繰り返す照明の下で電子シャッタ機能を用いて被写体を
撮影した場合、当初は照明の明滅周期と垂直同期信号の
周期との間に差が生じる。このため、色信号のうちR成
分及びB成分に変化が生じる。このR成分及びB成分は
差動増幅器1405に入力され、これによって、差動増
幅器1405からレベルが周期的に変化するB−R信号
が出力される。このB−R信号はクランプ回路1406
及びLPF1407を経て電圧制御発振器1408に与
えられ、このB−R信号によって電圧制御発振器140
8の発振周波数が制御される。そして、電圧制御発振器
1408から出力されるクロックに基づいて、タイミン
グパルス発生回路1409から出力される垂直転送パル
ス、水平転送パルス、信号電荷の掃き捨てパルスの周期
が夫々調整され、これによって照明の明滅周期と垂直同
期信号の周期とが一致するようになる。このように、照
明の明滅周期と垂直同期信号の周期とが完全に一致する
と、色フリッカが発生しなくなる。
装置においては、どのような商用周波数で駆動された蛍
光灯のもとで撮像した場合であっても、出力映像信号に
フリッカが含まれないことが要求されている。しかしな
がら、上記の従来例においては、50HzのAC電源に
よって明滅を繰り返す照明の下で電子シャッタ機能を用
いて撮影した場合は、垂直同期信号の繰り返し周波数が
60Hzであるので、輝度フリッカが発生してしまうと
いう課題がある。
期的に変化するB−R信号を検出して、照明の明滅周期
と垂直同期信号の周期とが一致するように調整している
ので、B−R信号を誤検出した場合は誤動作する恐れが
あるという課題もある。
周期に垂直同期信号の周期が一致するように調整を行う
ので、垂直同期信号の周期が規定以上に変化すると、垂
直同期がはずれるという課題もある。
てなされたものであって、電子シャッタ機能を用いて撮
影した映像信号の信号レベルを、フリッカがない映像信
号の信号レベルと比較し、比較結果が常に一定比になる
ように利得制御を行うことによって、輝度フリッカ及び
色フリッカを低減した映像信号を出力することができる
撮像装置を提供することを目的とする。
るために、本願の請求項1の発明は、1垂直走査期間内
に1/m秒の電子シャッタスピードで撮像したS1信号
と1/n秒の電子シャッタスピードで撮像したS2信号
とを出力する撮像手段と、前記S1信号と前記S2信号
をS2補正ゲインで補正したS2’信号との比がn:m
になるように前記S2補正ゲインを演算し、前記S2信
号に前記S2補正ゲインを乗算し、乗算結果をフリッカ
が抑止された前記S2’信号として出力する利得制御手
段と、を具備することを特徴とするものである。
シャッタスピードとして、例えば1/100秒で撮像し
た信号をS1信号とすることで、フリッカを低減でき
る。またフリッカが低減されたS1信号とS2’信号と
の比がn:mになるよう、S2信号に対してS2補正ゲ
インを乗算することにより、フリッカ補正を行うことが
できる。このため、1/n秒の電子シャッタスピードで
撮影したとき、フリッカのない映像信号を出力すること
ができる。
内に1/m秒の電子シャッタスピードで撮像したS1信
号と1/n秒の電子シャッタスピードで撮像したS2信
号とを出力する撮像手段と、前記S1信号の1垂直走査
期間の積分値ΣS1を算出するS1積分回路と、前記S
2信号の1垂直走査期間の積分値ΣS2を算出するS2
積分回路と、前記ΣS1と前記ΣS2のデータを用い
て、前記S1信号と前記S2信号をS2補正ゲインで補
正したS2’信号との比がn:mになるように前記S2
補正ゲインを演算し、所定時間遅延して前記S2補正ゲ
インを出力する制御手段と、前記S2信号に対して前記
制御手段が生成したS2補正ゲインを乗算し、乗算結果
をフリッカが抑止された前記S2’信号として出力する
乗算器と、を具備することを特徴とするものである。
シャッタスピードとして、例えば1/100秒で撮像し
た信号をS1信号とすることで、フリッカを低減でき
る。またフリッカが低減されたS1信号とS2’信号と
の比がn:mになるよう、S2信号に対してS2補正ゲ
インを乗算することにより、フリッカ補正を行うことが
できる。1/n秒の電子シャッタスピードで撮影したと
き、フリッカのない映像信号を出力することができる。
内に1/m秒の電子シャッタスピードで撮像したS1信
号と1/n秒の電子シャッタスピードで撮像したS2信
号とを出力する撮像手段と、1垂直走査期間の画面領域
を複数のブロックBi(iはブロック番号)に分割し、
各ブロック毎の前記S1信号を積分し、積分値BiΣS
1を算出するS1ブロック分割積分回路と、1垂直走査
期間の画面領域の前記各ブロックBi毎に前記S2信号
を積分し、積分値BiΣS2を算出するS2ブロック分
割積分回路と、前記BiΣS1と前記BiΣS2のデー
タを用いて、夫々のブロックBiで前記S1信号と前記
S2信号をBiS2補正ゲインで補正したBiS2’信
号との比がn:mになるように前記BiS2補正ゲイン
を前記ブロックBi毎に演算し、所定時間遅延して前記
BiS2補正ゲインを出力する制御手段と、前記ブロッ
クBi毎に前記S2信号に対して前記制御手段が生成し
たBiS2補正ゲインを乗算し、乗算結果をフリッカが
抑止された前記S2’信号として出力するブロック乗算
器と、を具備することを特徴とするものである。
シャッタスピードとして、例えば1/100秒で撮像し
た信号をS1信号とすることで、フリッカを低減でき
る。またフリッカが低減されたS1信号とS2’信号と
の比がブロック毎にn:mになるよう、S2信号に対し
てS2補正ゲインを乗算することにより、フリッカ補正
を行うことができる。このため、被写体の特定の色がフ
リッカしている場合に、フリッカ部分だけを補正するこ
とができ、1/n秒の電子シャッタスピードで撮影した
とき、フリッカのない映像信号を出力することができ
る。
内に1/m秒の電子シャッタスピードで撮像したS1信
号と1/n秒の電子シャッタスピードで撮像したS2信
号とを出力する撮像手段と、色信号毎に前記S1信号の
1垂直走査期間の積分値ΣS1を算出するS1C積分回
路と、色信号毎に前記S2信号の1垂直走査期間の積分
値ΣS2を算出するS2C積分回路と、前記ΣS1と前
記ΣS2のデータを用いて、前記S1信号と前記S2信
号をS2補正ゲインで補正したS2’信号との比が色信
号毎にn:mになるように前記S2補正ゲインを演算
し、所定時間遅延して前記S2補正ゲインを色信号毎に
出力する制御手段と、前記S2信号に対して前記制御手
段が生成したS2補正ゲインを色信号毎に乗算し、乗算
結果をフリッカが抑止された前記S2’信号として出力
する乗算器と、を具備することを特徴とするものであ
る。
内に1/m秒の電子シャッタスピードで撮像したS1信
号と1/n秒の電子シャッタスピードで撮像したS2信
号とを出力する撮像手段と、色信号毎に、前記S1信号
の1垂直走査期間の画面領域を複数のブロックBi(i
はブロック番号)に分割し、各ブロック毎の前記S1信
号を積分し、積分値BiΣS1Cを算出するS1ブロッ
ク分割C積分回路と、色信号毎に、前記S2信号の1垂
直走査期間の画面領域の前記各ブロックBi毎の前記S
2信号を積分し、積分値BiΣS2Cを算出するS2ブ
ロック分割C積分回路と、前記BiΣS1Cと前記Bi
ΣS2Cのデータを用いて、前記S1信号と前記S2信
号をBiS2補正ゲインで補正したS2’信号との比が
色信号毎及びブロックBi毎にn:mになるように前記
BiS2補正ゲインを前記ブロック及び色信号毎に演算
し、所定時間遅延して前記BiS2補正ゲインを出力す
る制御手段と、前記ブロック及び色信号毎に前記S2信
号に対して前記制御手段が生成したBiS2補正ゲイン
を乗算し、乗算結果をフリッカが抑止された前記S2’
信号として出力するブロック乗算器と、を具備すること
を特徴とするものである。
シャッタスピードとして、例えば1/100秒で撮像し
た信号をS1信号とすることで、フリッカを低減でき
る。またフリッカが低減されたS1信号とS2’信号と
の比が色フィルタ及びブロック毎にn:mになるよう、
S2信号に対してS2補正ゲインを乗算することによ
り、フリッカ補正を行うことができる。このため、被写
体の特定のブロック又は色がフリッカしている場合に、
フリッカ部分だけを補正することができ、1/n秒の電
子シャッタスピードで撮影したとき、フリッカのない映
像信号を出力することができる。
いずれか1項の撮像装置において、被写体を照明する照
明装置の明滅周期が前記撮像手段の垂直走査周期と異な
るとき、前記電子シャッタスピード1/m秒を前記照明
装置の明滅周期に等しくすることを特徴とするものであ
る。
いずれか1項の撮像装置において、被写体を照明する照
明装置の明滅周期が前記撮像手段の垂直走査周期と異な
るとき、前記電子シャッタスピード1/m秒を1/10
0秒にすることを特徴とするものである。
形態1における撮像装置について、図1〜図4を参照し
ながら説明する。図1は実施の形態1による撮像装置の
構成を示すブロック図である。図1において、破線部で
示す撮像手段111は、光学系101、撮像素子10
2、ASP・A/D変換器103、同時化回路104、
撮像素子駆動回路110から構成され、1垂直走査期間
内に1/m秒の電子シャッタスピードで撮像したS1信
号と、1/n秒の電子シャッタスピードで撮像したS2
信号とを出力する撮像手段の機能を有している。
1により形成された被写体の光学像が入射されると、光
電変換して画素信号を出力するものである。撮像素子1
02の出力はASP・A/D変換器103に与えられ
る。ASP・A/D変換器103は、撮像素子102の
出力信号をサンプリングし、利得調整した後、アナログ
/デジタル変換して出力するものである。ASP・A/
D変換器103の出力は同時化回路104に与えられ
る。同時化回路104は蓄積タイミングと蓄積時間の異
なる画素信号をS1信号及びS2信号として生成し、S
1信号及びS2信号のタイミングを合わせて出力する回
路である。撮像素子駆動回路110はマイコン109か
らの制御信号によって撮像素子102の駆動を行うもの
である。
れたS2’信号に対して輪郭強調等の信号処理を行い、
映像信号Sout を出力するものである。破線部で示す利
得制御手段112は、乗算器105、S1積分回路10
7、S2積分回路108、マイクロコンピュータ(マイ
コン)109から構成され、S1信号とS2信号をS2
補正ゲインで補正したS2’信号との比がn:mになる
ようにS2補正ゲインを演算し、S2信号にS2補正ゲ
インを乗算し、乗算結果をフリッカが抑止されたS2’
信号として出力する利得制御手段の機能を有している。
は、乗算器105を介して信号処理回路106に与えら
れると共に、S2積分回路108にも与えられる。ま
た、同時化回路104から出力されたS1信号はS1積
分回路107に与えられる。S1積分回路107はS1
信号を入力して1垂直走査期間の積分を行い、積分値Σ
S1を出力する回路である。S2積分回路108はS2
信号を入力して1垂直走査期間の積分を行い、積分値Σ
S2を出力する回路である。積分値ΣS1と積分値ΣS
2は、制御手段としてのマイコン109に入力される。
0に対して制御信号を出力すると共に、S1積分回路1
07及びS2積分回路108から与えられたΣS1とΣ
S2から、S1信号と乗算器105から出力されるS
2’信号との信号レベルの比がn:mになるようにS2
補正ゲインを計算し、タイミングを合わせて乗算器10
5に与える制御手段である。乗算器105はS2信号に
対してS2補正ゲインを乗算し、乗算結果をS2’信号
として出力する回路である。
明する。同時化回路104は図2に示すように、セレク
タ301、第1のメモリ302、第2のメモリ303か
ら構成される。セレクタ301は図1のASP・A/D
変換器103から信号が入力されると、S1信号とS2
信号とに分離する回路である。分離されたS1信号は第
1のメモリ302に保持され、S2信号は第2のメモリ
303に保持される。
ミングチャートを示す。図3(a)に示す垂直同期信号
VDは、垂直走査期間の周期が1/60秒の同期信号で
ある。図3(b)に示すように、撮像素子102におけ
る電荷の蓄積タイミングは垂直同期信号と同期してい
る。S1信号の蓄積時間を1/m秒とし、ここでは照明
装置の明滅周期と等しい1/100秒で信号電荷を蓄積
する。またS2信号の蓄積時間を1/n秒とし、ここで
は1/n秒=1/400秒で信号電荷を蓄積する。図3
(c)に示すように、S1信号とS2信号の蓄積終了時
に読み出しパルスが発生する。図3(d)に示すよう
に、これらの読み出しパルスによって、S1信号とS2
信号が撮像素子102から出力される。これらのS1信
号とS2信号とを含む信号は図1のASP・A/D変換
器103を経て同時化回路104に入力される。同時化
回路104では、入力信号からS1信号とS2信号をセ
レクタ301で分離する。S1信号は図3(d)に示す
タイミングAで撮像素子102から同時化回路104に
入力され、図3(e)に示すタイミングCで同時化回路
104から出力される。S2信号は図3(d)に示すタ
イミングBで撮像素子102から同時化回路104に入
力され、図3(f)に示すタイミングDで同時化回路1
04から出力される。このように同一のタイミングC,
Dに合わせてS1信号とS2信号とが出力され、利得制
御手段112に与えられるようになっている。
図3に示したタイミングAで書き込みを開始し、タイミ
ングCで読み出しを開始する。また第2のメモリ303
は、S2信号をタイミングBで書き込みを開始し、タイ
ミングDで読み出しを開始する。こうして、S1信号と
S2信号のタイミングを合わせて出力するようになって
いる。
ける撮像装置の動作について説明する。図1において、
光学系101により形成された被写体の光学像は撮像素
子(CCD) 102に入射され、光電変換される。例え
ば、1/m秒の電子シャッタスピードとして1/100
秒に設定し、1/n秒の電子シャッタスピードとして1
/400秒に設定したとする。撮像素子102では、1
垂直走査期間内に1/100秒の電子シャッタスピード
で蓄積したS1信号と1/400秒の電子シャッタスピ
ードで蓄積したS2信号とが出力される。
換器103に入力され、サンプリング及び利得調整され
た後、アナログ/デジタル変換される。ASP・A/D
変換器103の出力が同時化回路104の入力される
と、S1信号とS2信号とに分離され、タイミングを合
わせて出力される。同時化回路104から出力されたS
2信号は乗算器105でS2補正ゲインと乗算され、補
正されたS2’信号が信号処理回路106に入力され
る。信号処理回路106は、S2’信号に対して輪郭強
調などの信号処理を行い、映像信号Sout を出力する。
の駆動動作と、同時化回路104の動作について具体的
に説明する。図3(a)に示す垂直同期信号VDは、前
述したように垂直走査期間の周期、つまり1/60秒の
周期の同期信号になっている。撮像素子102はこの垂
直同期信号に同期して駆動される。S1信号の電荷の蓄
積タイミングは図3(b)に示すように、垂直同期信号
に同期して1/100秒の期間蓄積される。また、S2
信号は同様に1/400秒の期間蓄積される。次に図3
(c)に示すように、S1信号とS2信号の蓄積終了時
に、読み出しパルスが出力される。図3(d)に示すよ
うに、これらの読み出しパルスでS1信号とS2信号は
撮像素子102から出力される。これらのS1信号とS
2信号とはASP・A/D変換器103を経て同時化回
路104に入力される。
信号とS2信号とに分離する。分離されたS1信号は第
1のメモリ302に保持され、S2信号は第2のメモリ
303に保持される。第1のメモリ302は、図3
(d)に示すタイミングAでS1信号の書き込みを開始
し、図3(e)のタイミングCで読み出しを開始する。
また第2のメモリ303は、S2信号を図3(d)のタ
イミングBで書き込みを開始し、図3(f)のタイミン
グDで読み出しを開始する。こうすると、S1信号とS
2信号の出力タイミングが一致する。
作について説明する。図4は本実施の形態による撮像装
置において、商用周波数が50HzのAC電源の蛍光灯
によって照明された場合の、撮像素子102の蓄積電荷
の変化を示した模式図である。50Hz駆動の蛍光灯で
照明された場合、被写体を撮像して1/100秒の電子
シャッタスピードで1垂直走査期間毎に信号電荷を蓄積
すると、図4(a)に示すどの垂直走査期間も、図4
(b),(c)の斜線部に示すようにほぼ同じ蓄積電荷
になる。また、50Hz駆動の蛍光灯で照明された場
合、被写体を撮像して1/400秒の電子シャッタスピ
ードで1垂直走査期間毎に信号電荷を蓄積すると、図4
(d)に示すように垂直走査期間毎の蓄積タイミングが
異なる。このため、図4(e)で示す斜線部のように、
蓄積電荷量が3垂直走査期間の周期で変動する。
1/100秒の電子シャッタスピードで撮像した場合、
垂直走査期間毎に1/100秒間だけ電荷蓄積すると、
図4(c)に示すようにどの垂直走査期間もほぼ同じ蓄
積電荷になるので、フリッカは発生しない。また、50
Hz駆動の蛍光灯のもとで、1/400秒の電子シャッ
タスピードで撮像した場合、垂直走査期間毎に1/40
0秒間だけ電荷蓄積すると、垂直走査期間毎の蓄積タイ
ミングが異なるため、蓄積電荷量が3垂直走査期間の周
期で変動し、フリッカが発生する。
がS1積分回路107に入力されると、S1積分回路1
07はS1信号を1垂直走査期間に渡って積分し、積分
値ΣS1を出力する。同様に、同時化回路104から出
力されたS2信号がS2積分回路108に入力される
と、S2積分回路108はS2信号を1垂直走査期間に
渡って積分し、積分値ΣS2を出力する。これらの積分
値ΣS1及びΣS2はマイコン109に入力される。
1信号と乗算器105の出力するS2’信号との比が
n:m、即ち400:100になるようにS2補正ゲイ
ンを計算し、所定時間遅延させてS2補正ゲインを乗算
器105に出力する。このとき輝度フリッカは3垂直走
査期間の周期で信号レベルが変動するので、ΣS1とΣ
S2を算出した垂直走査期間から3垂直走査期間遅延さ
せた時間を所定遅延時間とする。乗算器105はS2信
号に対してS2補正ゲインを乗算し、乗算結果としてS
2信号’を出力する。信号処理回路106は、入力され
たS2信号’に対して輪郭強調などの信号処理を行い、
映像信号Sout を出力する。
タスピードで撮像された信号であるので、フリッカは発
生しない。フリッカがないS1信号との比が常に40
0:100になるように、S2信号に対してS2補正ゲ
インを乗算して補正するので、1/400秒の電子シャ
ッタスピードで撮像して補正したS2信号’はフリッカ
がない映像信号となる。
の電子シャッタスピードとして1/100秒を設定し、
1/n秒の電子シャッタスピードとして1/400秒を
設定したが、他の組合せでもよい。電子シャッタスピー
ドの組合せを1/100秒及び1/400秒以外の値に
変更したいときは、マイコン109が撮像素子駆動回路
110に電子シャッタスピードを変更する制御信号を送
り、指示された電子シャッタスピードに従って撮像素子
駆動回路110が撮像素子102を駆動する。1/m秒
の電子シャッタスピードは1/100秒に近い値である
必要があるが、1/n秒の電子シャッタスピードは1/
400秒以外の値でもよく、全く同様の動作でフリッカ
を低減することができる。
おいて、1つの撮像素子102からS1信号とS2信号
を読み出し、これらの信号を同時化回路104に与え、
S1信号とS2信号をタイミングを合わせて出力するよ
うにしたが、元来フリッカが生じないS1信号を出力す
るものであれば、他の撮像素子又はセンサを用いても同
様の効果を得ることができる。
2における撮像装置について、図5〜図8を参照しなが
ら説明する。図5は本実施の形態による撮像装置の構成
を示すブロック図である。尚、実施の形態1と同一部分
は同一の符号を付け、詳細な説明は省略する。図5に示
す撮像手段111において、撮像素子(CCD) 102
は、光学系101により形成された被写体の光学像が入
射されると、光電変換して画素信号を出力するものであ
る。撮像素子102の出力はASP・A/D変換器10
3に与えられる。ASP・A/D変換器103は、撮像
素子102の出力信号をサンプリングし、利得調整した
後、アナログ/デジタル変換して出力するものである。
ASP・A/D変換器103の出力は同時化回路104
に与えられる。同時化回路104は蓄積タイミングと蓄
積時間の異なる画素信号をS1信号及びS2信号として
生成し、S1信号及びS2信号のタイミングを合わせて
出力する回路である。
05からの出力されたS2’信号に対して、輪郭強調等
の信号処理を行い、映像信号Sout を出力するものであ
る。破線部で示す利得制御手段512は、ブロック乗算
器505、S1ブロック分割積分回路507、S2ブロ
ック分割積分回路508、マイコン509から構成され
る。同時化回路104から出力されたS1信号はS1ブ
ロック積分回路507に与えられ、S2信号はブロック
乗算器505に与えられると共に、S2ブロック積分回
路508にも与えられる。
号を入力し、1垂直走査期間の画面領域を複数のブロッ
クに分割し、ブロックi(iはブロック番号を示し、例
えば01,02・・・48の値をとる)毎に積分値Bi
ΣS1を算出する回路である。同様に、S2ブロック分
割積分回路508はS2信号を入力し、1垂直走査期間
の画面領域を複数のブロックに分割し、ブロックi毎に
積分値BiΣS2を算出する回路である。S1ブロック
分割積分回路507から出力されたBiΣS1と、S2
ブロック分割積分回路508から出力されたBiΣS2
は、制御手段としてのマイコン509に入力される。
0に対して制御信号を出力すると共に、BiΣS1とB
iΣS2から、同時化回路104の出力であるS1信号
と、ブロック乗算器505の出力であるS2’信号の比
が、分割したブロックi毎にn:mになるようにS2補
正ゲインを計算し、ブロック乗算器505へ出力する制
御手段である。ブロック乗算器505はタイミングを合
わせてブロック毎にS2信号に対してS2補正ゲインを
乗算し、乗算結果をS2’信号として出力する回路であ
る。
期間の画面領域のブロック分割の方法を示した説明図で
ある。本図に示すように、1フレームの画面を水平方向
に8分割、垂直方向に6分割し、全画面領域をB01,
B02、・・Bi・・B48のように48のブロックに
分割している。また、斜線で示した領域はフリッカが発
生している領域(フリッカ領域)とする。
及び508の構成をブロック分割積分回路700として
示すブロック図である。図7に示すブロック分割積分回
路700は、マルチプレクサ701、積分回路702,
703,・・・704、セレクタ回路705で構成され
る。マルチプレクサ701は、同時化回路104からS
1信号又はS2信号が入力されると、分割ブロックBi
(i=01〜48)毎に画素信号を分配する回路であ
る。積分回路702,703,・・・704はブロック
Bi毎に1垂直走査期間の積分を行い、積分値BiΣS
nを出力する回路である。セレクタ回路705は積分値
BiΣSnをブロック毎に順番に選択して出力する回路
である。
ブロック図である。このブロック乗算器505は、48
個のブロックゲインレジスタ801,802,・・・8
03、セレクタ804、乗算器805で構成される。ブ
ロックゲインレジスタ801(B1GR)は、マイコン
509で演算されたBiS2補正ゲインのうち、B1S
2補正ゲイン(B1G)が入力されたとき、B1S2補
正ゲインを一時保持するものである。同様に、ブロック
ゲインレジスタ802(B2GR)は、マイコン509
で演算されたBiS2補正ゲインのうち、B2S2補正
ゲインが入力されたとき、B2S2補正ゲイン(B2G
R)を一時保持するものである。このようにして48個
の補正ゲインB1G、B2G、・・・B48Gが各レジ
スタに設定される。設定されたBiS2補正ゲインはセ
レクタ804よりS2信号とタイミングをあわせて読み
出され、乗算器805に与えられる。乗算器805は各
ブロックBi毎に、S2信号とBiS2補正ゲインとを
乗算してS2’信号を出力する回路である。
ける撮像装置の動作について、説明する。図5におい
て、光学系101により形成された被写体の光学像が撮
像素子(CCD) 102に入射されると、光電変換され
る。例えば、1/m秒の電子シャッタスピードとして1
/100秒を設定し、1/n秒の電子シャッタスピード
として1/400秒を設定した場合、撮像素子102
は、1垂直走査期間内に1/100秒の電子シャッタス
ピードで蓄積したS1信号と、1/400秒の電子シャ
ッタスピードで蓄積したS2信号とを出力する。撮像素
子102の出力がASP・A/D変換器103に入力さ
れると、サンプリングされ、更に利得調整されてアナロ
グ/デジタル変換される。同時化回路104は、ASP
・A/D変換器103から出力された信号から、S1信
号とS2信号とを分離し、タイミングを合わせて出力す
る。同時化回路104から出力されたS2信号は、ブロ
ック乗算器505を経て信号処理回路106に与えられ
る。信号処理回路106では、ブロック乗算器505か
ら出力されたS2’信号に対して輪郭強調などの信号処
理を行い、映像信号Sout を出力する。
動動作と同時化回路104の動作について具体的に説明
する。図3(a)に示す垂直同期信号VDは、1垂直走
査期間の周期、つまり1/60秒の周期の同期信号にな
っている。撮像素子102はこの垂直同期信号に同期し
て駆動され、図3(b)に示すように、S1信号の電荷
の蓄積タイミングは垂直同期信号に同期し、信号電荷は
1/100秒の期間蓄積される。また、S2信号は1/
400秒の期間蓄積される。また図3(c)に示すよう
に、S1信号とS2信号の蓄積終了時に読み出すパルス
が発生する。図3(d)に示すように、これらの読み出
しパルスでS1信号とS2信号が撮像素子102から出
力される。これらのS1信号とS2信号とを含む画素信
号はASP・A/D変換器103を経て同時化回路10
4に入力される。
タ301よりS1信号とS2信号とに分離される。分離
されたS1信号とS2信号は夫々第1のメモリ302と
第2のメモリ303へ入力される。第1のメモリ302
は、S1信号を図3(d)のタイミングAで書き込みを
開始し、図3(e)のタイミングCで読み出しを開始す
る。また第2のメモリ303は、S2信号をタイミング
Bで書き込みを開始し、タイミングDで読み出しを開始
する。こうして同時化回路104はS1信号とS2信号
とをタイミングを合わせて出力する。
いて説明する。図4(b)に示すように、50Hz駆動
の蛍光灯のもとで、1/100秒の電子シャッタスピー
ドで被写体を撮像した場合を考える。垂直走査期間毎に
1/100秒間だけ電荷を蓄積すると、図4(c)に示
すようにどの垂直走査期間もほぼ同じ蓄積電荷が得られ
るので、フリッカは発生しない。また、図4(d)に示
すように、50Hz駆動の蛍光灯のもとで、1/400
秒の電子シャッタスピードで被写体を撮像した場合を考
える。垂直走査期間毎に1/400秒間だけ電荷を蓄積
すると、垂直走査期間毎の蓄積タイミングが異なるた
め、図4(d)、(e)の斜線部で示すように、蓄積電
荷量が3垂直走査期間の周期で変動する。この3垂直走
査期間の周期の変動がフリッカになる。
1信号とS2信号は、夫々S1ブロック分割積分回路5
07とS2ブロック分割積分回路508に与えられる。
S1ブロック分割積分回路507とS2ブロック分割積
分回路508では、S1信号とS2信号に対して夫々1
垂直走査期間の画面領域を、図6に示すような複数のブ
ロックに分割し、各ブロックでの積分を行う。このため
図7のマルチプレクサ701はSn(nは1又は2)信
号をブロックBi(i=01,02,・・・48)毎に
分配し、対応する積分回路702〜704のいずれかに
与える。積分回路702,703,・・・704は、ブ
ロックに分配された画素信号を積分し、積分値BiΣS
1及びBiΣS2を算出する。積分値BiΣS1とBi
ΣS2はセレクタ回路705で切り換えられてマイコン
509に対して順番に入力される。
ΣS2に基づいて、S1信号とS2’信号の分割ブロッ
ク毎の比が夫々n:m、即ち400:100になるよう
にBiS2補正ゲインを計算し、計算結果を所定時間遅
延してブロック乗算器505に出力する。この場合の輝
度フリッカは、3垂直走査期間の周期で信号レベルが変
動するので、BiΣS1とBiΣS2を算出した垂直走
査期間から3垂直走査期間遅延させた時間を所定時間と
して、BiS2補正ゲインを所定時間遅延させてブロッ
ク乗算器505へ出力する。
力されたBiS2補正ゲインをブロック番号i別にブロ
ックゲインレジスタ(B1GR)801、ブロックゲイ
ンレジスタ(B2GR)802・・・ブロックゲインレ
ジスタ(B48GR)803に保持する。そしてセレク
タ回路804はタイミングを合わせてBiS2補正ゲイ
ンを読み出し、乗算器805に与える。乗算器805は
ブロックBi毎にS2信号に対してBiS2補正ゲイン
を乗算する。ブロック乗算器505の乗算結果は、補正
されたS2’信号として図5の信号処理回路106に与
えられる。信号処理回路106では、S2’信号に対し
て輪郭強調などの信号処理を行い、映像信号Sout を出
力する。
ピードで撮像した信号であるので、フリッカは発生しな
い。このようにフリッカがないS1信号との比が常に4
00:100になるように、ブロック毎のS2信号に対
してBiS2補正ゲインを乗算するので、S2’信号に
はフリッカが含まれなくなる。このとき図6の斜線部で
示したように、被写体の一部がフリッカしている場合で
も、ブロック毎にS1信号とS2’信号の比が400:
100になるようにフリッカ補正を行うので、フリッカ
がない部分を過補正することなく、フリッカ部分だけを
補正することができる。
子シャッタスピードとして1/100秒に設定し、1/
n秒の電子シャッタスピードとして1/400秒に設定
したが、電子シャッタスピードを1/100又は1/4
00秒以外の値に変更したいときは、図5のマイコン1
09が撮像素子駆動回路110に電子シャッタスピード
を変更する制御信号を送ることにより、指示された電子
シャッタスピードに従って撮像素子102を駆動するこ
とができる。1/m秒の電子シャッタスピードは、1/
100秒近くの設定である必要があるが、1/n秒の電
子シャッタスピードは、1/400秒以外であっても全
く同様の動作でフリッカを低減することができる。
間の画面のブロック分割を水平8分割、垂直6分割とし
たが、部分フリッカ領域が分割ブロックに一致すれば、
水平8分割、垂直6分割のブロック分割以外であって
も、部分フリッカを低減することができる。
子102からS1信号とS2信号とを読み出し、同時化
回路104でS1信号とS2信号をタイミングを合わせ
て出力するものとした。しかし、フリッカがないS1信
号を出力するものであれば、他の撮像素子又はセンサを
用いても同様の効果を得ることができる。
3における撮像装置について、図9〜図12を参照しな
がら説明する。図9は本実施の形態による撮像装置の構
成を示すブロック図である。尚、実施の形態1と同一部
分は同一の符号を付け、詳細な説明は省略する。図9の
撮像手段111において、撮像素子(CCD) 102
は、光学系101により形成された被写体の光学像が入
射されると、光電変換して画素信号を出力するものであ
る。撮像素子102の出力はASP・A/D変換器10
3に与えられる。ASP・A/D変換器103は、撮像
素子102の出力信号をサンプリングし、利得調整した
後、アナログ/デジタル変換して出力するものである。
ASP・A/D変換器103の出力は同時化回路104
に与えられる。同時化回路104は蓄積タイミングと蓄
積時間の異なる画素信号をS1信号及びS2信号として
生成し、S1信号及びS2信号のタイミングを合わせて
出力する回路である。
素子102の色フィルタの配列を示す配置図であり、
(B)は撮像素子102におけるEVENフィールドと
ODDフィールドの画素混合読み出し方法を示した模式
図である。図10(A)において、色フィルタは補色フ
ィルタであり、Mgはマゼンダ、Cyはシアン、Yeは
イエロー、Gはグリーンを示す。図10(B)に示すよ
うに、フィールド毎に画素混合するラインの組み合わせ
を変えて色信号を読み出す。Mg+Cy(MC)とG+
Ye(GY)の繰り返しラインと、G+Cy(GC)と
Mg+Ye(MY)の繰り返しのラインを交互に読み出
し、色信号を出力する。
5から出力されたS2’信号に対して輪郭強調等の信号
処理を行い、映像信号Sout を出力するものである。破
線部で示す利得制御手段912は、乗算器105、ゲイ
ンレジスタ901、セレクタ902、S1C積分回路9
07、S2C積分回路908、マイコン909を含んで
構成される。同時化回路104から出力されたS2信号
は、乗算器105を介して信号処理回路106に与えら
れると共に、S2C積分回路908にも与えられる。ま
た、同時化回路104から出力されたS1信号はS1C
積分回路907に与えられる。
分回路908の構成を示すブロック図であり、いずれの
回路も同一構成であるので、SnC積分回路1100と
して図に示す。このSnC積分回路1100は、マルチ
プレクサ1101、積分回路(ΣMY)1102、積分
回路(ΣGC)1103、積分回路(ΣGY)110
4、積分回路(ΣMC)1105、セレクタ1106に
より構成される。マルチプレクサ1101は、同時化回
路104からの入力信号S1又は入力信号S2を色フィ
ルタ(色信号)毎に分配する回路である。積分回路11
02、1103、1104、1105は、夫々1垂直走
査期間の積分値ΣMY、ΣGC、ΣGY、ΣMCを算出
する回路である。セレクタ1106はこれらの積分値を
選択して順番に出力するものである。
5で補正されたS2’信号に対して輪郭強調などの信号
処理を行い、映像信号Sout を出力するものである。S
1C積分回路907の出力するΣS1Cと、S2C積分
回路908の出力するΣS2Cは、制御手段としてのマ
イコン909に入力される。
0に対して制御信号を出力すると共に、ΣS1CとΣS
2Cから、同時化回路104の出力であるS1信号と、
乗算器105の出力であるS2’信号の色フィルタ毎の
比がn:mになるように色フィルタ毎にS2補正ゲイン
を計算し、色フィルタ毎のS2補正ゲインをゲインレジ
スタ901に設定する制御手段である。
Y,GC,GY,MCに対するS2補正ゲインを保持す
るレジスタである。セレクタ902は各色フィルタ毎の
S2補正ゲインの出力タイミングを制御して乗算器10
5に与えるものである。乗算器105は同時化回路10
4から出力されたS2信号に対して、セレクタ902か
ら出力されたS2補正ゲインを乗算し、乗算結果をS
2’信号として信号処理回路106に与える回路であ
る。
る撮像装置の動作について説明する。図9において、光
学系101により形成された被写体の光学像は撮像素子
( CCD) 102に入射され、光電変換される。例え
ば、1/m秒の電子シャッタスピードとして1/100
秒に設定し、1/n秒の電子シャッタスピードとして1
/400秒に設定した場合、撮像素子102では、1垂
直走査期間内に1/100秒の電子シャッタスピードで
蓄積したS1信号と、1/400秒の電子シャッタスピ
ードで蓄積したS2信号の両方を出力する。撮像素子1
02の出力信号は、ASP・A/D変換器103に与え
られると、サンプリングされて利得調整された後、アナ
ログ/デジタル変換される。同時化回路104はASP
・A/D変換器103の出力信号をS1信号とS2信号
とに分離し、タイミングを合わせて出力する。
直走査期間の周期つまり1/60秒の周期の同期信号に
なっている。撮像素子102はこの垂直同期信号に同期
して駆動され、図3(b)に示すように、S1信号の電
荷は垂直同期信号の周期で1/100秒の期間蓄積さ
れ、S2信号の電荷は垂直同期信号の周期で1/400
秒の期間蓄積される。S1信号とS2信号の蓄積終了時
には、図3(c)に示すような読み出しパルスが出力さ
れる。これらの読み出しパルスでS1信号とS2信号は
撮像素子102から出力される。撮像素子102から出
力されたS1信号とS2信号とを含む信号は、ASP・
A/D変換器103を経て同時化回路104に入力され
る。
301を用いて入力信号をS1信号とS2信号とに分離
する。分離されたS1信号とS2信号は夫々第1のメモ
リ302と第2のメモリ303へ入力される。第1のメ
モリ302においては、図3(d)に示すタイミングA
でS1信号の書き込みを開始し、図3(e)に示すタイ
ミングCで読み出しを開始する。また第2メモリ303
においては、図3(d)に示すタイミングBでS2信号
の書き込みを開始し、図3(f)に示すタイミングDで
読み出しを開始する。こうすると、S1信号とS2信号
とがタイミングを合わせて出力される。
について説明する。図12は本実施の形態の撮像装置に
おける、60Hz駆動の蛍光灯照明時の撮像素子102
の蓄積電荷の変化を示した模式図である。図12(a)
は垂直同期信号を示し、その周期は1/60秒である。
図12(b)に示すように、60Hz駆動の蛍光灯を用
いて被写体を照明し、1/100秒の電子シャッタスピ
ードで撮像し、1垂直走査期間毎に1/100秒の期間
に信号電荷を蓄積した場合、60Hz駆動の蛍光灯の明
滅周期と垂直同期信号の周期との間にわずかな差が生じ
るが、信号電荷の蓄積時間が長いので、図12(c)に
示すように、どの垂直走査期間も色フィルタ毎の蓄積電
荷はほぼ同じになる。また、図12(d)に示すよう
に、60Hz駆動の蛍光灯を用いて被写体を照明し、1
/400秒の電子シャッタスピードで撮像し、1垂直走
査期間毎に1/400秒の期間に信号電荷を蓄積した場
合、60Hz蛍光灯の明滅周期と垂直同期信号の周期と
の間にわずかな差が生じる。この場合、蓄積期間が更に
短かくなるため、図12(e)に示すように垂直走査期
間毎の蓄積タイミングが徐々に変化する。即ち、斜線部
で示した色フィルタ毎の蓄積電荷量が長周期で変動す
る。これによって色フリッカが発生する。
は図9のS1C積分回路907に入力され、S2信号は
S2C積分回路908に入力される。S1C積分回路9
07はS1信号を図11に示すマルチプレクサ回路11
01によって色フィルタ毎に分配する。積分回路110
2〜1105は、夫々1垂直走査期間の色フィルタ毎の
積分値ΣMY、ΣGC、ΣGY、ΣMCを算出する。こ
れらの積分値はセレクタ回路1106で選択され、順番
に読み出されてΣS1Cとして出力される。図9のS2
C積分回路908の動作もS1C積分回路907と同様
である。S1C積分回路907の出力する積分値ΣS1
Cと、S2C積分回路908の出力する積分値ΣS2C
はマイコン909に入力される。
Cから、S1信号とS2’信号の色フィルタ毎の信号レ
ベルの比が400:100になるようにS2補正ゲイン
を計算し、色フィルタ毎のS2補正ゲインをゲインレジ
スタ901に設定する。このとき輝度フリッカは3垂直
走査期間の周期で信号レベルが変動するので、ΣS1C
とΣS2Cを算出した垂直走査期間から3垂直走査期間
遅延させ、色フィルタ毎のS2補正ゲインをゲインレジ
スタ901に設定する。設定された色フィルタ毎のS2
補正ゲインはセレクタ回路902によって選択され、タ
イミングを合わせて乗算器105へ出力される。乗算器
105は色フィルタ毎にS2信号に対してS2補正ゲイ
ンを乗算する。信号処理回路106では、乗算器105
の出力するS2’信号に対して輪郭強調などの信号処理
を行い、映像信号Sout を出力する。
号は1/100秒の電子シャッタスピードで撮像された
信号であるので、輝度フリッカ及び色フリッカは発生し
ない。フリッカがないS1信号との比が常に400:1
00になるように、色フィルタ毎にS2信号にS2補正
ゲインを乗算して補正するので、1/400秒の電子シ
ャッタスピードで撮影したS2’信号は、輝度フリッカ
と色フリッカを含まない信号となる。
ャッタスピードとして1/100秒に設定し、1/n秒
の電子シャッタスピードとして1/400秒に設定した
場合で動作説明を行ったが、電子シャッタスピードを1
/100秒又は1/400秒以外の値に変更したいとき
は、マイコン109が撮像素子駆動回路110に対して
電子シャッタスピードを変更する制御信号を送ることに
より、指示された電子シャッタスピードに従って撮像素
子102を駆動することができる。色フリッカを低減す
るには、垂直同期信号の周期に近い電子シャッタスピー
ドに設定した方が良いので、1/m秒の電子シャッタス
ピードは1/100秒に近い値に設定する必要がある
が、1/n秒の電子シャッタスピードは1/400秒以
外でも全く同様の動作でフリッカを低減することができ
る。
撮像手段111において、1つの撮像素子102からS
1信号とS2信号を読み出し、同時化回路104でS1
信号とS2信号をタイミングを合わせて出力するように
したが、フリッカがないS1信号を出力するものであれ
ば、他の撮像素子又はセンサを用いても同様の効果を得
ることができる。
画素混合読み出しにおいて、Mg+Cy(MC)、G+
Ye(GY)、G+Cy(GC)、Mg+Ye(MY)
のように画素混合した後の信号レベルを利得調整するよ
うにしたが、補色フィルタ(Mg、Cy、G、Ye)や
原色フィルタ(R、G、B)のままの信号レベルを利得
調整しても全く同様の効果を得ることができる。
4における撮像装置について、図6〜図8、図13を参
照しながら説明する。図13は本実施の形態による撮像
装置の構成を示すブロック図である。尚、実施の形態2
及び3と同一部分は同一の符号を付け、詳細な説明は省
略する。図13の撮像手段111において、撮像素子
(CCD) 102は、光学系101により形成された被
写体の光学像が入射されると、光電変換して画素信号を
出力するものである。撮像素子102の出力はASP・
A/D変換器103に与えられる。ASP・A/D変換
器103は、撮像素子102の出力信号をサンプリング
及び利得調整した後、アナログ/デジタル変換して出力
するものである。ASP・A/D変換器103の出力は
同時化回路104に与えられる。同時化回路104は蓄
積タイミングと蓄積時間の異なる画素信号をS1信号及
びS2信号として生成し、タイミングを合わせてS1信
号及びS2信号を出力する回路である。
ロック乗算器505、ゲインレジスタ901、セレクタ
902、S1ブロック分割積分回路507、S2ブロッ
ク分割積分回路508、マイコン1309を含んで構成
される。同時化回路104から出力されたS2信号はブ
ロック乗算器505を経て信号処理回路106に入力さ
れる。信号処理回路106は、ブロック乗算器505か
ら出力されたS2’信号に対して輪郭強調などの信号処
理を行い、映像信号Sout を出力するものである。ま
た、同時化回路104から出力されたS1信号はS1ブ
ロック分割C積分回路507に与えられ、S2信号はS
2ブロック分割C積分回路508にも与えられる。
1信号の色フィルタ毎に1垂直走査期間の画面領域を複
数のブロックBi(i=01,02・・・48)に分割
し、ブロック毎の積分値BiΣS1Cを算出する回路で
ある。同様に、S2ブロック分割C積分回路508は、
S2信号の色フィルタ毎に1垂直走査期間の画面領域を
複数のブロックBi(i=01,02・・・48)に分
割し、ブロック毎の積分値BiΣS2Cを算出する回路
である。これらの積分値BiΣS1CとBiΣS2Cと
は制御手段としてのマイコン1309に入力される。
10に対して制御信号を出力すると共に、BiΣS1C
とBiΣS2Cから、S1信号とS2’信号の色フィル
タ毎に信号レベルの比が、ブロック毎にn:mになるよ
うにBiS2補正ゲインを計算する制御手段である。破
線部に示すゲインレジスタ901は、MY,GC,G
Y,MCに対するS2補正ゲインを夫々保持するレジス
タである。セレクタ902は各色フィルタ毎のS2補正
ゲインを出力タイミングを制御してブロック乗算器50
5に与えるものである。ブロック乗算器505は色フィ
ルタ及びブロック毎にS2信号に対してBiS2補正ゲ
インを乗算し、乗算結果をS2’信号として信号処理回
路106に与える回路である。
る撮像装置の動作について説明する。図13において、
光学系101により形成された被写体の光学像は撮像素
子(CCD) 102に入射され、光電変換される。例え
ば、1/m秒の電子シャッタスピードとして1/100
秒に設定し、1/n秒の電子シャッタスピードとして1
/400秒に設定した場合、撮像素子102から、1垂
直走査期間内に1/100秒の電子シャッタスピードで
蓄積したS1信号と、1/400秒の電子シャッタスピ
ードで蓄積したS2信号とが出力される。撮像素子10
2の出力はASP・A/D変換器103に与えられ、サ
ンプリング及び利得調整された後、アナログ/デジタル
変換される。ASP・A/D変換器103の出力は同時
化回路104に与えられる。同時化回路104では入力
信号をS1信号とS2信号とに分離し、タイミングを合
わせて出力する。同時化回路104から出力されたS2
信号は、ブロック乗算器505を経て信号処理回路10
6に入力される。信号処理回路106では、ブロック乗
算器505から出力されたS2’信号に対して、輪郭強
調などの信号処理を施し、映像信号Sout を出力する。
直走査期間の周期つまり1/60秒の周期の同期信号で
ある。撮像素子102はこの垂直同期信号に同期して駆
動され、図3(b)に示すように、S1信号の電荷は垂
直同期信号の周期で1/100秒の期間蓄積され、S2
信号の電荷は垂直同期信号の周期で1/400秒の期間
蓄積される。S1信号とS2信号の蓄積終了時に、図3
(c)に示すような読み出しパルスが出力される。これ
らの読み出しパルスでS1信号とS2信号は撮像素子1
02から出力される。撮像素子102から出力されたS
1信号とS2信号を含む信号はASP・A/D変換器1
03を経て同時化回路104に入力される。
をセレクタ301に与えてS1信号とS2信号とに分離
する。分離されたS1信号とS2信号は夫々第1のメモ
リ302と第2のメモリ303へ入力される。第1のメ
モリ302においては、図3(d)に示すタイミングA
でS1信号の書き込みを開始し、図3(e)に示すタイ
ミングCで読み出しを開始する。また第2のメモリ30
3においては、図3(d)に示すタイミングBでS2信
号の書き込みを開始し、図3(f)に示すタイミングD
で読み出しを開始する。こうすると、S1信号とS2信
号とがタイミングが合わされて出力される。
作について説明する。図12は照明装置である60Hz
駆動の蛍光灯照明時の撮像素子102の蓄積電荷の変化
を示した模式図である。図12(a)は垂直同期信号を
示し、その周期は1/60秒である。図12(b)に示
すように、60Hz駆動の蛍光灯を用いて被写体を照明
し、1/100秒の電子シャッタスピードで撮像し、1
垂直走査期間毎に1/100秒の期間に信号電荷を蓄積
した場合、60Hz蛍光灯の明滅周期と垂直同期信号の
周期との間にわずかな差が生じるが、信号電荷の蓄積時
間が長いので、図12(c)に示すように、どの垂直走
査期間も色フィルタ毎の蓄積電荷はほぼ同じになる。ま
た、図12(d)に示すように、60Hz駆動の蛍光灯
を用いて被写体を照明し、1/400秒の電子シャッタ
スピードで撮像し、1垂直走査期間毎に1/400秒の
期間に信号電荷を蓄積した場合、60Hz蛍光灯の明滅
周期と垂直同期信号の周期との間にわずかな差が生じ
る。この場合、蓄積期間が更に短かくなるため、図12
(e)に示すように垂直走査期間毎の蓄積タイミングが
徐々に変化する。即ち、斜線部で示した色フィルタ毎の
蓄積電荷量が長周期で変動する。これによって色フリッ
カが発生する。
S1信号はS1ブロック分割C積分回路507に与えら
れ、S2信号はS2ブロック分割C積分回路508に与
えられる。S1ブロック分割C積分回路507はS1信
号における1垂直走査期間の画面領域を図6に示す複数
のブロックに分割し、色フィルタ毎に各ブロックの積分
値BiΣS1Cを算出する。同様に、S2ブロック分割
C積分回路508はS2信号における1垂直走査期間の
画面領域を複数のブロックに分割し、色フィルタ毎に各
ブロックの積分値BiΣS2Cを算出する。これらの積
分値BiΣS1CとBiΣS2Cはマイコン1309に
入力される。
S2Cから、S1信号とS2’信号の色フィルタ毎の信
号レベルの比が400:100になるようにS2補正ゲ
インを計算する。このとき輝度フリッカは3垂直走査期
間の周期で信号レベルが変動するので、BiΣS1Cと
BiΣS2Cを算出した垂直走査期間から、3垂直走査
期間遅延させ、S2補正ゲインを色フィルタ毎のゲイン
レジスタ901に設定する。設定された色フィルタ毎の
S2補正ゲインはセレクタ回路902によって選択さ
れ、タイミングを合わせてブロック乗算器505に出力
される。ブロック乗算器505では、ブロック毎のS2
信号に対してS2補正ゲインを乗算する。ブロック乗算
器505の乗算結果はS2’信号として信号処理回路1
06に入力される。信号処理回路106では、S2’信
号に対して輪郭強調などの信号処理を行い、映像信号S
out を出力する。
号は1/100秒の電子シャッタスピードで撮像された
信号であるので、フリッカは発生しない信号となる。フ
リッカがないS1信号との比が常に400:100にな
るように、色フィルタ毎にブロック毎のS2信号に対し
てS2補正ゲインを乗算するので、S2信号に含まれる
輝度フリッカと色フリッカを低減することができる。こ
のとき図6に示したように被写体の一部がフリッカして
いる場合でも、ブロック毎にS1信号とS2信号の比が
400:100になるようにフリッカ補正を行うので、
フリッカがない部分を過補正することなく、フリッカ部
分だけを補正することができる。
子シャッタスピードとして1/100秒に設定し、1/
n秒の電子シャッタスピードとして1/400秒に設定
したが、電子シャッタスピードを1/100又は1/4
00秒以外の値に変更したいときは、マイコン109が
撮像素子駆動回路110に電子シャッタスピードを変更
する制御信号を送り、指示された電子シャッタスピード
に従って撮像素子102を駆動することができる。色フ
リッカを低減するには、垂直同期信号の周期に近い電子
シャッタスピードに設定した方が良いので、1/m秒の
電子シャッタスピードは1/100秒に近い値に設定す
る必要がある。しかし1/n秒の電子シャッタスピード
は1/400秒以外でも全く同様の動作にフリッカを低
減することができる。
間の画面のブロック分割を水平8分割とし、垂直6分割
としたが、部分フリッカ領域が分割ブロックに一致すれ
ば、水平8分割、垂直6分割以外のブロック分割でも、
部分フリッカを低減することができる。
子102からS1信号とS2信号を読み出し、同時化回
路104でS1信号とS2信号をタイミングを合わせて
出力するようにしたが、フリッカがないS1信号を出力
するものであれば、他の撮像素子又はセンサを用いても
同様の効果を得ることができる。
み出しにおいて、Mg+Cy(MC)、G+Ye(G
Y)、G+Cy(GC)、Mg+Ye(MY)のよう
に、画素混合した後の信号レベルを利得調整するように
したが、補色フィルタ(Mg、Cy、G、Ye)やね原
色フィルタ(R、G、B)のままの信号レベルを利得調
整しても全く同様の効果を得ることができる。
照明装置で被写体が照明されているとき、撮像手段の出
力する映像信号にフリッカが生じる。本願の請求項1記
載の撮像装置によれば、照明装置の点滅周期と同期した
電子シャッタスピードで撮像することで、フリッカが低
減されたS1信号を生成し、所望の電子シャッタスピー
ドで撮像されたS2信号に対して、S1信号とのレベル
比を一定にする補正を行うことにより、フリッカが低減
されたS2’信号を生成することができる。
ば、S1信号として1/m秒の電子シャッタスピード、
例えば1/100秒の電子シャッタスピードで撮像する
ことでフリッカを低減でき、S1信号と1/n秒の電子
シャッタスピードで撮像したS2’信号との比がn:m
になるように、S2信号にS2補正ゲインを乗算するこ
とにより、フリッカのないS2’信号を得ることができ
る。このため任意の電子シャッタスピードで撮影して
も、フリッカを低減した映像信号を得ることができる。
ば、撮像画面を複数のブロックに分割し、各ブロック毎
のS1信号として1/m秒の電子シャッタスピード、例
えば1/100秒の電子シャッタスピードで撮像するこ
とでフリッカを低減でき、S1信号と1/n秒の電子シ
ャッタスピードで撮像したS2’信号との比がn:mに
なるように、S2信号にS2補正ゲインを各ブロック毎
に乗算することにより、フリッカのないS2’信号を得
ることができる。このため任意の電子シャッタスピード
で撮影しても、フリッカを低減した映像信号を得ること
ができる。特定のブロックにフリッカが発生している場
合に特に有効である。
ば、各色フィルタ毎のS1信号として1/m秒の電子シ
ャッタスピード、例えば1/100秒の電子シャッタス
ピードで撮像することでフリッカを低減でき、S1信号
と1/n秒の電子シャッタスピードで撮像したS2’信
号との比がn:mになるように、S2信号にS2補正ゲ
インを各色フィルタ毎に乗算することにより、フリッカ
のないS2’信号を得ることができる。このため任意の
電子シャッタスピードで撮影しても、フリッカを低減し
た映像を得ることができる。特定の色にフリッカが発生
している場合に特に有効である。
ば、請求項3記載の撮像装置と請求項4記載の撮像装置
の両方の効果が得られる。
ば、被写体を照明する照明装置の明滅周期が撮像手段の
垂直走査周期と異なっても、前記電子シャッタスピード
を照明装置の明滅周期と等しくすることでフリッカをな
くすることができる。
ば、照明装置が50Hzで駆動されている場合、フリッ
カをなくすることができる。
構成を示すブロック図である。
時化回路の構成を示すブロック図である。
像素子と同時化回路の動作を示すタイミングチャートで
ある。
おいて、50Hz駆動の蛍光灯照明時の撮像素子の蓄積
電荷の変化を示した模式図である。
構成を示すブロック図である。
査期間の画面領域のブロック分割を示す模式図である。
おいて、ブロック分割積分回路の構成を示すブロック図
である。
おいて、ブロック乗算器の構成を示すブロック図であ
る。
構成を示すブロック図である。
において、撮像素子の色フィルタと読み出し動作を示し
た模式図である。
において、SnC積分回路の構成を示すブロック図であ
る。
において、60Hz駆動の蛍光灯照明時の撮像素子の色
フィルタ毎の蓄積電荷の変化を示した模式図である。
体構成を示すブロック図である。
ある。
4,1105 積分回路 801,802,803 ブロックゲインレジスタ 901 ゲインレジスタ 907 S1C積分回路 908 S2C積分回路 1100 SnC積分回路
Claims (7)
- 【請求項1】 1垂直走査期間内に1/m秒の電子シャ
ッタスピードで撮像したS1信号と1/n秒の電子シャ
ッタスピードで撮像したS2信号とを出力する撮像手段
と、 前記S1信号と前記S2信号をS2補正ゲインで補正し
たS2’信号との比がn:mになるように前記S2補正
ゲインを演算し、前記S2信号に前記S2補正ゲインを
乗算し、乗算結果をフリッカが抑止された前記S2’信
号として出力する利得制御手段と、を具備することを特
徴とする撮像装置。 - 【請求項2】 1垂直走査期間内に1/m秒の電子シャ
ッタスピードで撮像したS1信号と1/n秒の電子シャ
ッタスピードで撮像したS2信号とを出力する撮像手段
と、 前記S1信号の1垂直走査期間の積分値ΣS1を算出す
るS1積分回路と、 前記S2信号の1垂直走査期間の積分値ΣS2を算出す
るS2積分回路と、 前記ΣS1と前記ΣS2のデータを用いて、前記S1信
号と前記S2信号をS2補正ゲインで補正したS2’信
号との比がn:mになるように前記S2補正ゲインを演
算し、所定時間遅延して前記S2補正ゲインを出力する
制御手段と、 前記S2信号に対して前記制御手段が生成したS2補正
ゲインを乗算し、乗算結果をフリッカが抑止された前記
S2’信号として出力する乗算器と、を具備することを
特徴とする撮像装置。 - 【請求項3】 1垂直走査期間内に1/m秒の電子シャ
ッタスピードで撮像したS1信号と1/n秒の電子シャ
ッタスピードで撮像したS2信号とを出力する撮像手段
と、 1垂直走査期間の画面領域を複数のブロックBi(iは
ブロック番号)に分割し、各ブロック毎の前記S1信号
を積分し、積分値BiΣS1を算出するS1ブロック分
割積分回路と、 1垂直走査期間の画面領域の前記各ブロックBi毎に前
記S2信号を積分し、積分値BiΣS2を算出するS2
ブロック分割積分回路と、 前記BiΣS1と前記BiΣS2のデータを用いて、夫
々のブロックBiで前記S1信号と前記S2信号をBi
S2補正ゲインで補正したBiS2’信号との比がn:
mになるように前記BiS2補正ゲインを前記ブロック
Bi毎に演算し、所定時間遅延して前記BiS2補正ゲ
インを出力する制御手段と、 前記ブロックBi毎に前記S2信号に対して前記制御手
段が生成したBiS2補正ゲインを乗算し、乗算結果を
フリッカが抑止された前記S2’信号として出力するブ
ロック乗算器と、を具備することを特徴とする撮像装
置。 - 【請求項4】 1垂直走査期間内に1/m秒の電子シャ
ッタスピードで撮像したS1信号と1/n秒の電子シャ
ッタスピードで撮像したS2信号とを出力する撮像手段
と、 色信号毎に前記S1信号の1垂直走査期間の積分値ΣS
1を算出するS1C積分回路と、 色信号毎に前記S2信号の1垂直走査期間の積分値ΣS
2を算出するS2C積分回路と、 前記ΣS1と前記ΣS2のデータを用いて、前記S1信
号と前記S2信号をS2補正ゲインで補正したS2’信
号との比が色信号毎にn:mになるように前記S2補正
ゲインを演算し、所定時間遅延して前記S2補正ゲイン
を色信号毎に出力する制御手段と、 前記S2信号に対して前記制御手段が生成したS2補正
ゲインを色信号毎に乗算し、乗算結果をフリッカが抑止
された前記S2’信号として出力する乗算器と、を具備
することを特徴とする撮像装置。 - 【請求項5】 1垂直走査期間内に1/m秒の電子シャ
ッタスピードで撮像したS1信号と1/n秒の電子シャ
ッタスピードで撮像したS2信号とを出力する撮像手段
と、 色信号毎に、前記S1信号の1垂直走査期間の画面領域
を複数のブロックBi(iはブロック番号)に分割し、
各ブロック毎の前記S1信号を積分し、積分値BiΣS
1Cを算出するS1ブロック分割C積分回路と、 色信号毎に、前記S2信号の1垂直走査期間の画面領域
の前記各ブロックBi毎の前記S2信号を積分し、積分
値BiΣS2Cを算出するS2ブロック分割C積分回路
と、 前記BiΣS1Cと前記BiΣS2Cのデータを用い
て、前記S1信号と前記S2信号をBiS2補正ゲイン
で補正したS2’信号との比が色信号毎及びブロックB
i毎にn:mになるように前記BiS2補正ゲインを前
記ブロック及び色信号毎に演算し、所定時間遅延して前
記BiS2補正ゲインを出力する制御手段と、 前記ブロック及び色信号毎に前記S2信号に対して前記
制御手段が生成したBiS2補正ゲインを乗算し、乗算
結果をフリッカが抑止された前記S2’信号として出力
するブロック乗算器と、を具備することを特徴とする撮
像装置。 - 【請求項6】 被写体を照明する照明装置の明滅周期が
前記撮像手段の垂直走査周期と異なるとき、前記電子シ
ャッタスピード1/m秒を前記照明装置の明滅周期に等
しくすることを特徴とする請求項1〜5のいずれか1項
記載の撮像装置。 - 【請求項7】 被写体を照明する照明装置の明滅周期が
前記撮像手段の垂直走査周期と異なるとき、前記電子シ
ャッタスピード1/m秒を1/100秒にすることを特
徴とする請求項1〜5のいずれか1項記載の撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP23415399A JP3672463B2 (ja) | 1999-08-20 | 1999-08-20 | 撮像装置 |
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JP23415399A JP3672463B2 (ja) | 1999-08-20 | 1999-08-20 | 撮像装置 |
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JP2001061097A true JP2001061097A (ja) | 2001-03-06 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2006245784A (ja) * | 2005-03-01 | 2006-09-14 | Canon Inc | 固体撮像装置及びその駆動方法並びに撮像システム |
CN107615742A (zh) * | 2015-06-02 | 2018-01-19 | 奥林巴斯株式会社 | 显示控制装置和摄像装置 |
-
1999
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Publication number | Priority date | Publication date | Assignee | Title |
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