JP2001060153A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 例えばストア命令の実行結果の格納によって
後続命令の内容が書き換えられる、命令上書きの可能性
を正確に判定する。 【解決手段】 １つの命令フェッチポートからフェッチ
され、最後にフェッチされた命令に連続する全ての命令
列の長さを検出する手段２と、その全ての命令列内の特
定位置に対応する命令のアドレスと、完了したストア命
令の実行結果が格納されるストア対象アドレスとを検出
する手段３と、手段２と３との出力を用いて、ストア命
令の実行結果が格納されることによって前述の全ての命
令列内の命令の内容が書き換えられる可能性を検出する
手段４とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパイプライン処理方
式を採用した情報処理装置に係り、更に詳しくは主記憶
装置に対して命令実行結果を書き込む処理を含む命令、
例えばストア命令によって、その後続命令の内容が書き
換えられる命令の上書きの可能性を検出する情報処理装
置に関する。

【０００２】

【従来の技術と発明が解決しようとする課題】パイプラ
イン処理方式、スーパスカラ処理方式、あるいはアウト
オブオーダ処理方式などを採用した情報処理装置におい
ては、１つの命令の実行の終了を待たずに、後続の命令
列が次々と（プリ）フェッチされてパイプラインに投入
され、次々と命令の実行が開始されることによって、性
能の向上が図られている。

【０００３】しかしながら、先行して実行されている命
令であって、その実行結果が主記憶装置に書き込まれる
場合に、その書き込まれる内容がすでにプリフェッチさ
れて例えば命令バッファに格納されてしまっている命令
の内容を書き換えるものである場合には、当然書き換え
られる前の命令を実行すべきものではなく、書き換えら
れた後の命令を実行する必要がある。このようにすでに
フェッチされている命令の内容が先行のストア命令の完
了によって書き換えられる可能性は常に存在する。その
ため、この命令上書きの可能性を考慮して命令実行の制
御を行う必要がある。

【０００４】この命令内容書き換え可能性の判断は、そ
の内容書き換えを結果的に実行するストア命令の実行完
了までに行われる必要がある。そうでない場合には、特
にそのストア命令がその直後にある命令を書き換えるよ
うな場合に、書き換えられる前の誤った命令が実行され
ることになる可能性が高い。従って、この命令上書きの
可能性を素早く判断するための方法として、簡単な上書
き判定回路を用いて判定時間を短くするか、または主記
憶装置に命令実行結果を書き込むストア命令が存在する
時には命令パイプラインの流れを制限することにより、
上書き可能性の判定時間を確保するか、どちらかの方法
を取る必要があった。

【０００５】従来においてはそのようなストア命令が存
在する場合には、そのストア命令の実行結果が確定する
まで命令フェッチ動作を制限して、命令パイプライン上
に存在する命令列の長さが一定以下になるように制御し
て判定回路を簡易化し、上書き可能性を判定する時間を
短くするような方法が取られていた。しかしながら、ス
トア命令はしばしば用いられているため、命令列の中に
ストア命令が現われるたびに命令パイプラインが一旦停
止することになり、処理性能が著しく落ちるという問題
点があった。

【０００６】本発明の課題は、上述の問題点に鑑み、命
令実行に先立ってフェッチされる命令の格納用の命令バ
ッファにすでに格納されている命令列、および既に実行
中または実行完了した命令のうちで判定対象となる命令
列の長さを正確に検出し、１つの命令ポートからフェッ
チされた命令の内容が書き換えられる命令上書き可能性
を正確に判定することによって、情報処理装置の処理性
能を向上させることである。

【０００７】

【課題を解決するための手段】図１は本発明の原理構成
ブロック図である。同図は命令をフェッチするための命
令フェッチポートを１つ以上備え、その命令フェッチポ
ートからフェッチされた命令の上書き可能性を検出する
情報処理装置の原理構成ブロック図である。

【０００８】図１において、命令長検出手段２は例えば
命令フェッチカウンタであって、１つの命令フェッチポ
ートからフェッチされ、最後にフェッチされた命令を含
み、該命令に連続する全ての命令列の長さを検出するも
のであり、本発明の１つの実施形態において１回のフェ
ッチでフェッチされる命令列長が一定である時にはフェ
ッチの回数をカウントして命令列の長さを検出し、また
異なる実施形態においては１回毎のフェッチでフェッチ
される命令列のそれぞれの長さを加算して、命令列の長
さを検出することができる。

【０００９】アドレス検出手段３は長さが検出された命
令列内の特定位置に対応する命令のアドレス、例えば最
後にフェッチされて命令バッファに格納されている命
令、またはその次の命令のアドレスＩＡＲと、完了した
ストア命令の実行結果が格納されるストア対象アドレス
ＯＡＲとを検出するものである。

【００１０】命令上書き可能性判定手段４は命令列長検
出手段２、アドレス検出手段３の出力を用いて、ストア
命令の実行結果が主記憶装置に格納されることによっ
て、命令バッファにすでに格納されている命令やすでに
実行開始されている命令等の内容が書き換えられてしま
う命令上書き可能性を検出するものである。

【００１１】本発明の実施形態においては、命令上書き
可能性判定手段４は前述のストア対象アドレスに格納さ
れるストア命令の実行結果としてのストアデータのデー
タ長を更に用いて、命令上書き可能性を検出することも
できる。

【００１２】また本発明の実施形態においては、命令上
書き可能性判定手段４が命令上書きの可能性があると判
定した時、その判定の時点からストア命令の完了時点ま
で、命令の実行完了を一命令のみずつ行わせる命令実行
完了制御手段を情報処理装置が備えることもできる。

【００１３】このような命令上書きの判定と、その後の
制御手段を持つことによって、従来のように、ストア命
令が現われるたびに命令フェッチ動作を制限するような
ことは不必要となり、特に実際にはストア命令による命
令の上書きが起こらないような多くの命令列においては
格段の処理性能向上が期待できる。また回路規模につい
ても、命令のステージ数や命令バッファの大きさには無
関係に、命令フェッチポートの数にのみ依存する制御回
路を設けるだけで済み、回路構造も簡単になる。

【００１４】本発明においては、例えば後述する判定用
不等式の判定を基本的に多入力加算器を用いて実行する
ことにより、原理的に命令上書きの判定のミスを防ぐこ
とができる。そのような情報処理装置においては、１つ
の命令フェッチポートからフェッチされ、最後にフェッ
チされた命令を含み、該命令に連続する全ての命令列の
長さをカウントする命令フェッチカウンタ手段、例えば
命令フェッチカウンタと、その全ての命令列内の特定位
置に対応する命令のアドレスと、完了したストア命令の
実行結果が格納されるストア対象アドレスと、命令フェ
ッチカウンタの出力値とを用いて、ストア対象アドレス
の範囲の少なくとも一部が、前述の全ての命令列内の命
令のアドレスと重なり、その命令列の少なくとも一部が
書き換えられる命令上書きの可能性を検出する命令上書
き可能性判定手段、例えば多入力加算器とが備えられ
る。

【００１５】この命令上書き可能性判定手段、例えば多
入力加算器は、更にストア対象アドレスに格納されるス
トア命令の実行結果としてのストアデータのデータ長を
用いて、命令上書き可能性を検出することもできる。

【００１６】このように多入力加算器を用いれば原理的
に判定ミスを防ぐことが可能となるが、特にアウトオブ
オーダ方式を採用する場合には、問題となるストア命令
が非常に早く完了する場合も想定されるため、多入力加
算器を用いて正確な計算を行う時間が確保できないこと
も予想される。このような場合には、信号の遅延を抑制
するために、ある程度簡単な回路を用いる必要がある。
そこで本発明の実施形態においては、多入力加算器の代
わりに２入力の加算器や、セレクタ回路、および簡易な
演算回路を組み合わせて使用することにより、判定の正
確さを保ちつつ、高速な演算を行うことができる。

【００１７】本発明の実施の形態においては、命令上書
き可能性判定手段が減算結果の絶対値が小さい時にのみ
正確な演算結果を出力する減算回路を備えることもでき
る。この減算回路は、上位ビット側と下位ビット側とで
それぞれ独立に減算を行う上位側減算回路と下位側減算
回路とを備え、上位側減算回路の出力が０，−１、また
は−２である時、下位側減算回路の出力するキャリー出
力、および減算結果の符号に応じて、減算結果の絶対値
が小さいことを示す信号と共に下位側減算回路の出力を
減算結果として出力するものである。

【００１８】このような減算回路を用いる理由は信号の
遅延を抑え、規定の時間内に命令上書きの判定を行うた
めである。すなわち命令の上書きが行われる可能性が高
い場合は、ストア対象アドレスと前述の特定位置に対応
する命令のアドレスとの差の絶対値が小さい場合であ
り、その場合には正確な計算結果が必要になるが、その
差の絶対値が大きい場合には上書きされる可能性は存在
せず、その差が大きくなるということだけが判断できれ
ば上書き可能性が存在しないということが判定できると
いう事実を利用したものである。その事実はフェッチさ
れる命令列の長さも、ストア対象のデータのデータ長
も、値が小さいことに起因している。

【００１９】また本発明の実施の形態においては、命令
上書き可能性判定手段が、演算対象となる２つの数に桁
違いの差がある時に加算または減算を行う演算回路を備
えることもできる。この演算回路は、下位ビット側では
絶対値の小さい数のデータ幅以上の加算、または減算を
行って演算結果を出力し、上位ビット側では下位ビット
側での演算の結果キャリー出力がある時には絶対値の大
きい数の上位ビットを１だけインクリメント、またはデ
クリメントして上位側の演算結果とし、キャリー出力が
ない時は絶対値の大きい数の上位ビットをそのまま演算
結果として出力するものである。

【００２０】以上説明したように本発明によれば、スト
ア命令による実行結果が格納されるストア対象アドレス
が判明した時点を起点として、先行してフェッチ、ある
いは実行されている後続命令の上書きの可能性を高速に
判断することが可能となり、ストア命令の存在のために
命令パイプラインの流れを制限する必要がなくなる。

【００２１】

【発明の実施の形態】図２は本発明の命令上書き可能性
を検出する情報処理装置の全体構成ブロック図である。
この情報処理装置はスーパスカラ方式、およびアウトオ
ブオーダ処理方式を採用しているものとして、まず全体
の動作を説明する。

【００２２】命令フェッチ部３１においては、セレクタ
１０によって選択され、命令アドレスレジスタ１１に格
納された内容を用いて、命令アドレス生成回路１２によ
って命令アドレスが生成され、キャッシュ１３からフェ
ッチされる命令の内容が読み出されて、２つの命令バッ
ファ１４ａまたは１４ｂのいずれかに格納される。この
ような動作は命令フェッチのパイプライン、すなわち命
令アドレス生成のＩＡサイクル、キャッシュ１３におい
てアドレス変換を行うＩＴサイクル、フェッチされた命
令を命令バッファにセットするＩＢサイクル、フェッチ
された命令が正しいことを保証するＩＲサイクルの４ス
テージ構成のパイプラインで実行される。

【００２３】命令バッファ１４ａ，１４ｂのいずれかか
ら出力された命令は、セレクタ１５を介して命令デコー
ダ１６によって解読され、その命令がストア命令である
場合にはストア命令実行処理部１９に与えられ、他の種
類の命令である場合にはその他の命令実行ユニットに与
えられる。ストア命令の場合には、ストア命令実行処理
部１９からの指示に応じて、オペランドアドレス生成回
路１７によってストア命令の実行結果が格納されるべき
オペランドアドレスが計算され、キャッシュ１８に与え
られる。またストア命令実行処理部１９の処理が完了す
ると、その後命令実行完了処理部２０による処理が実行
される。

【００２４】命令実行パイプラインは命令をデコードす
るＤサイクル、オペランドアドレスを計算するＡサイク
ル、例えばストア命令実行処理部１９などの命令実行ユ
ニットにおいて命令を実行するＸサイクル、レジスタや
メモリの更新を行うＵサイクル、命令実行結果の書き込
みなどの実行完了処理を行うＷサイクルなどで構成され
ている。命令フェッチ部、命令デコーダ、オペランドア
ドレス生成回路、命令実行ユニット、および実行完了処
理部はそれぞれ連携して動作を行うが、基本的にアウト
オブオーダ方式が採用されているため、命令フェッチの
順序に無関係に、処理可能と判断された命令から次々と
実行される。

【００２５】命令フェッチ部３１には２つの系統の命令
フェッチポートが設けられており、それぞれの命令フェ
ッチポートＡ，Ｂは、１回の命令のフェッチで例えば１
６バイトの命令列を読み込み、４８バイト（３回分）の
命令バッファ１４ａ、または１４ｂにその命令列が格納
される。１回の命令フェッチでフェッチされる命令長が
１６バイト一定とすれば、命令フェッチ要求が出された
時点で、その要求を出した命令フェッチポートに対応す
る命令フェッチカウンタ２５、または２６の値がインク
リメントされる。またＩＴサイクルでの命令アドレス
が、命令フェッチポートＡ，Ｂにそれぞれ対応する命令
アドレスレジスタ２３、または２４に格納される。

【００２６】命令上書きの可能性を判定するための判定
回路部３２の内部で主要な役割を果たすものが、ストア
命令による後続命令の上書き可能性判定回路２７，２８
である。これらの判定回路２７、または２８は、２つの
命令フェッチポートＡ，Ｂのそれぞれに対応して上書き
可能性があることを示す信号を、オアゲート２９を介し
て命令実行完了処理部２０に出力する。上書き可能性の
判定のために、それぞれの命令フェッチポートに対応す
る命令アドレスレジスタ２３，２４、命令フェッチカウ
ンタ２５，２６の格納内容、およびストア命令の命令実
行結果が格納されるオペランドアドレス、すなわちオペ
ランドアドレス生成回路１７の出力が格納されるオペラ
ンドアドレスレジスタ３０の格納内容が用いられる。

【００２７】命令制御の上では、２つの命令フェッチポ
ートＡ，Ｂのうちの１つがカレントポートであり、カレ
ントポート側の命令バッファ１４ａ、または１４ｂから
順次命令がデコードされ、命令実行パイプラインに流さ
れる。カレントポートでないもう一つの命令フェッチポ
ートは、分岐命令の分岐の有無を予測する分岐予測機構
を用いて分岐予測先の命令列を読み込むためのものであ
り、その命令フェッチポートの動作は対応する命令バッ
ファ１４ａ、または１４ｂが一杯になった時点で一時中
断され、分岐予測が成立した場合には、そのポートがカ
レントポートに切り替わって命令実行が続けられ、命令
フェッチ動作が再開される。

【００２８】この場合、それまでカレントポートであっ
た側の命令フェッチポートは使用されなくなり、そのポ
ートは開放されると共に、そのポートに対応する命令フ
ェッチカウンタ２５、または２６がリセットされる。ま
た分岐予測の失敗や割り込み処理の発生など様々な理由
で再命令フェッチ、すなわち命令処理のリトライが行わ
れる場合には、全ての命令フェッチポートが開放される
と共に、全ての命令フェッチカウンタ２５，２６がリセ
ットされる。

【００２９】図２の情報処理装置の動作について、信号
の流れを中心にして更に説明する。（１）は分岐予測が
成立した場合、または再命令フェッチを行う場合の命令
アドレスであり、セレクタ１０に選択制御信号として分
岐予測成立、あるいは再命令フェッチなどを指示する信
号（８）が与えられた場合に、信号（１）が選択され
る。

【００３０】次に割り込み処理制御部２１から出力され
るプロセスステート信号（７）がオンになった時点で、
命令アドレスレジスタ２２の内容がセレクタ１０によっ
て選択される。このプロセスステート信号は割り込みが
起きていない通常の実行状態であることを示す信号であ
り、上書き可能性のあるストア命令が実行完了された時
点でこのプロセスステート信号を一旦オフとし、その後
再びオンとすることによって、命令実行完了処理部２０
から出力される、次に実行完了すべき命令の命令アドレ
スが格納された命令アドレスレジスタ２２の内容を用い
て命令フェッチを行うことによって、上書きされる可能
性のある後続命令が再度フェッチし直して実行されるこ
とになり、正しい命令を実行することが可能となる。

【００３１】更にこれらの選択制御信号（７），（８）
が与えられていない時には、セレクタ１０は命令アドレ
ス生成回路１２の出力する、フェッチされる命令のアド
レス（２）を選択し、それを命令アドレスレジスタ１１
に与えることによって、次の命令のアドレスが命令アド
レス生成回路１２によって生成されることになる。

【００３２】判定回路部３２に対しては、外部から命令
フェッチポートＡ，Ｂに対するクリア信号（４），
（５）がそれぞれ命令フェッチカウンタ２５，２６に与
えられる。また命令の上書きの可能性がある場合には、
オアゲート２９から後続命令の上書き可能性を示す信号
（１４）が命令実行完了処理部２０に出力される。

【００３３】ストア命令実行処理部１９からはキャッシ
ュ１８に対してストアデータ（１２）が与えられると共
に、判定回路部３２の内部の上書き可能性の判定回路２
７，２８に対してストア命令の実行結果としてのストア
されるデータの長さ（１３）が与えられ、更に命令実行
完了処理部２０に対して命令完了報告信号（１０）が出
力される。なお、ここでは例えばストア命令実行処理部
１９内の図示しないレジスタに格納されている実行結果
を（キャッシュ）メモリに書き込むものとして実施形態
を説明するが、メモリからメモリに書込みを行う場合に
も本発明を適用できることは当然である。

【００３４】命令実行完了処理部２０に対しては、キャ
ッシュ１８から主記憶部からのストアデータ受領信号
（１５）が与えられ、命令実行完了処理部２０から命令
アドレスレジスタ２２に対しては前述のように次に実行
完了すべき命令の命令アドレス（１１）が与えられ、割
り込み処理制御部２１に対しては命令の上書き可能性が
あると判定された場合に後続の命令の中止、破棄を指示
する信号（３）が出力され、また判定回路部３２の内部
の命令フェッチカウンタ２５，２６に対して、前述のよ
うにそれぞれの命令フェッチポートに対応するクリア信
号（４），（５）が出力される。

【００３５】割り込み処理制御部２１からは、命令実行
完了処理部２０からの後続命令の中止、破棄を指示する
信号（３）の入力の時点で、ＣＰＵ全体に命令実行の中
止を指示する（後述するリストア＿ステート信号と同
じ）割り込み発生信号（９）が出力されると共に、後続
命令の中止、破棄が行われた後に、前述のプロセスステ
ート信号（７）がセレクタ１０に対して選択制御信号と
して出力される。

【００３６】図３は本発明による命令上書き可能性検出
方法の説明図である。同図において図２の命令バッファ
には例えば５回分のフェッチされた命令列が格納されて
いるものとし、最も右側、すなわち最初にフェッチされ
た命令列がデコードされて命令処理に用いられるものと
する。そして例えば最後にフェッチされた１回分（Ｆ）
の命令のアドレスが、前述のＩＴサイクルにおいて２つ
の命令アドレスレジスタのいずれかに与えられるＩＡＲ
を示すものとする。

【００３７】図３においてストア対象アドレスＯＡＲ、
すなわち前述のストア命令の実行結果が格納されるオペ
ランドアドレスがどの位置にあり、ストア対象範囲Ｓ、
すなわちストアされるデータのデータ長がどの位である
かによって、ストア対象範囲（のデータ）Ｓがｎ回分フ
ェッチされた命令列を書き換える命令上書きについて
は、次の不等式が成立する時にその可能性があるものと
判定される。

【００３８】 −Ｆ＜ＩＡＲ−ＯＡＲ＜Ｆ×（ｎ−１）＋Ｓ （１） ここで右側の不等式はＩＡＲ−ＯＡＲが正である場合に
対応し、ＯＡＲが図３の右側または中央に示されるよう
な位置にあれば命令上書き可能性があると判定される。
左側の不等式はＩＡＲ−ＯＡＲが負の場合に対応し、Ｏ
ＡＲが図３の左側にあるような場合に上書き可能性があ
ると判定される。

【００３９】図３では５回分フェッチされた命令列のう
ち最初にフェッチされた１回分の命令列がデコードされ
て命令処理に用いられるものとしたが、これは本発明の
実施形態としてはむしろ特殊な場合であり、デコードさ
れて命令処理に用いられる命令列は、例えば右から３番
目の、３回目にフェッチされた命令列であっても全く差
し支えない。

【００４０】図３で説明した場合は前述のように５回分
のフェッチされた命令が全て図２の命令バッファ１４
ａ、または１４ｂに格納されている場合であり、命令上
書きの可能性の判定対象となる命令列は全て命令バッフ
ァに格納されていることになるが、例えば３回目にフェ
ッチされた命令列がデコードされて命令処理に用いられ
る場合は、その前の２回分のフェッチされた命令列に対
する命令実行はすでに開始されており、一部の命令実行
は完了している場合もあり得ることになる。

【００４１】すなわち本発明の実施形態においては、例
えば分岐命令で分岐が成立した場合を起点として、１つ
の命令フェッチポートでフェッチされ、最後にフェッチ
された命令を含み、その命令に連続する全ての命令列が
命令上書きの判定対象となる。そこで判定対象となる命
令列の命令は、一般に命令バッファに格納されている命
令だけでなく、すでに命令の実行が開始され、または命
令実行が完了した命令をも含むことになる。

【００４２】この後続命令の上書き可能性の判定対象と
なる命令列の長さは、前述のように命令フェッチカウン
タによってカウントされるが、そのカウントの起点は例
えば分岐が成立した分岐命令によって命令シーケンスが
代わる点、すなわち前述のようにフェッチポートの切り
替えが行われる点であり、分岐命令による分岐先の命令
が起点とされてカウントが行われる場合と、例えば分岐
予測に失敗した時などに再命令フェッチが行われ、パイ
プラインがクリアされる時点が起点となってカウントが
行われる場合とがある。そこで例えば分岐が成立する分
岐命令がなかなか出て来ないような場合には、判定対象
となる命令列の長さはかなり長くなることもあるが、そ
のような場合にもその長い連続する命令列全体が命令上
書きの判定対象として、上書き可能性の判定が行われ
る。

【００４３】命令フェッチポートが切り替わる場合に
は、分岐成立前の命令列に対する上書き可能性の判定は
以前のカレントポート側で行われ、また再命令フェッチ
が行われる場合にそれより以前の命令に対する処理は完
了しており、判定対象として考える必要はなく、命令フ
ェッチカウンタのクリアが行われた以後のストア命令の
影響が及ぶ範囲は判定対象として全てカバーされること
になる。

【００４４】後述するように、命令フェッチカウンタの
クリアを含むフェッチポートの解放は次の２つの条件の
いずれかが成立した時に実行される。第１の条件は、分
岐予測が成立したことが確認され、カレントフェッチポ
ートが分岐予測先の側に切り替えられ、それまでカレン
トポートであった命令フェッチポートのクリアが必要と
なることである。第２の条件は、例えば分岐予測失敗や
その他の原因によって、後続の正しい命令列の処理を命
令のフェッチからやり直す再命令フェッチや、割り込み
などに伴い、全ての命令フェッチポートと実行パイプラ
イン全体のクリアが必要になることである。このいずれ
かの条件が成立した時に、後述する命令フェッチカウン
タのクリアなどが行われる。

【００４５】図４は命令フェッチカウンタの構成例を示
すブロック図である。同図において命令フェッチカウン
タはインクリメンタ４１と、データフリップフロップ
（Ｄ−ＦＦ）４２から構成されている。インクリメンタ
４１の片方の入力には、現在のカウンタ値としてのプリ
フェッチオーダ＿カウンタ＿Ｘ（ＰＦＯ＿ＣＴＲ＿Ｘ，
ｎビット）が入力される。ここでＸには命令フェッチポ
ートに対応してＡ、またはＢのいずれかが用いられる。
インクリメンタ４１のもう一方の入力には、対応するポ
ートＡ、またはＢへのフェッチリクエスト要求（ＦＣＨ
＿リクエスト＿ポート＿Ｘ）が入力され、フェッチリク
エスト要求がある毎に、カウンタ値としてのＰＦＯ＿Ｃ
ＴＲ＿Ｘの値はインクリメントされ、Ｄ＿ＦＦ４２に入
力される。なお図２の命令バッファ１４ａ、または１４
ｂが一杯となり、空きが無い場合にはＦＣＨ＿リクエス
ト＿ポート信号は出力されず、カウンタ値ＰＦＯ＿ＣＴ
Ｒ＿Ｘの値はインクリメントされない。

【００４６】Ｄ＿ＦＦ４２の出力Ｑがカウンタ値として
のＰＦＯ＿ＣＴＲ＿Ｘであり、クロックの入力時点でＤ
入力端子に与えられている値がカウンタ値として出力さ
れ、命令フェッチポートを解放する信号クリア＿ポート
＿Ｘの入力時点でカウンタ値はリセットされる。

【００４７】図５は命令フェッチカウンタの異なる構成
例のブロック図である。図４の命令フェッチカウンタ
が、１回でフェッチされる命令列の長さが一定の場合
に、フェッチされる回数をカウントするのに対して、図
５のカウンタはフェッチされた命令のバイト数を積算す
るものである。

【００４８】図５において、分岐命令における分岐先の
命令のフェッチや再命令フェッチが行われる場合におい
て、最初の１回のフェッチは必ずしも１６バイトではな
く、フェッチされる命令の先頭アドレスの下位３ビット
（＝ｘ）に応じて（１６−ｘ）バイトフェッチされ、一
般に次々と後続命令のフェッチを行う場合には８バイト
アラインされているために、１６バイトずつのフェッチ
が可能である場合を想定した構成となっている。

【００４９】減算器４３によって１６からフェッチされ
る命令の先頭アドレスの下位３ビットが減算され、１６
−ｘバイトがフェッチ（ＦＣＨ）＿バイト（４ビット）
として求められ、その結果が現在のカウンタ値としての
ポート＿Ｘ＿フェッチ＿バイト（ｋビット）と加算器４
４によって加算され、その加算結果はＤ−ＦＦ４５のＤ
入力端子に与えられる。なお最初のフェッチから１６バ
イトフェッチされる場合は減算器４３は不要である。

【００５０】Ｄ−ＦＦ４５では、フェッチ＿リクエスト
＿ポート＿Ｘ信号がＬである場合には、Ｄ−ＦＦの動作
は抑制（インヒビット）されるが、そうでなければクロ
ック入力時点で入力端子Ｄへの入力信号がカウンタ値
（ポート＿Ｘ＿フェッチ＿バイトの値）として出力され
る。そしてリセット端子にクリア＿ポート＿Ｘ信号が入
力された時点で、カウンタ値はリセットされる。

【００５１】図６は命令フェッチカウンタの出力を利用
した命令上書き可能性判定回路の構成例である。この回
路は、前述の命令上書きの可能性を示す不等式の右側が
成立することを示す信号として、ＩＡＲ＿マイナス（Ｍ
Ｎ）＿ＯＡＲ＿ビット＿１＿Ｘ＿オール＿０を出力する
ものである。

【００５２】図６において、ｎ＋１個のアンドゲート４
７₁ 〜４７_n+1 には、ＩＡＲとＯＡＲとの差（Ｎビッ
ト）のビット反転信号のそれぞれ上位ビットが与えられ
る。ｍは１回の命令フェッチでフェッチされる命令列長
（命令の数）である。前述のように１回のフェッチで１
６バイトの命令列がフェッチされるものとすると、ｍは
４となる。従って一番下のアンドゲート４７_n+1 の入力
としては、ＩＡＲとＯＡＲとの差のビット反転結果のう
ちで下位４ビットを除く上位Ｎ−ｍ＝Ｎ−４ビットが与
えられることになる。

【００５３】例えば図４において、命令フェッチカウン
タのカウント値（プリフェッチオーダ＿カウンタ＿Ｘ）
が０の場合、その命令フェッチポートが有効であれば１
回の命令フェッチが行われていることになり、（１）式
の右側の不等式、すなわちＩＡＲとＯＡＲとの差が正の
範囲を判定する場合にはこの差が１６（＝Ｆ×０＋Ｓ）
より小さいことを判定できれば、命令上書き可能性があ
ると判定できることになる。但しここではストア命令の
実行結果としての主記憶への書き込みデータ長Ｓは最大
１６バイトであるとし、それが実際に１６バイトより小
さくても１６バイトの書き込みがあるものとして扱う。
従って実際の書き込みデータ長が小さい場合には、誤判
定の危険性が残っている。

【００５４】ＩＡＲとＯＡＲとの差が１６より小さいと
いうことは、１５以下であり、２進数に直した時には下
位ｍ＝４ビット以外は全て０となる。従ってその反転結
果において上位Ｎ−４ビットは全て１となり、アンドゲ
ート４７_n+1 の出力、従ってアンドゲート４８_n+1 およ
びオアゲート４９の出力はＨとなり、右側の不等式が成
立したことを示す信号がオアゲート４９から出力され
る。

【００５５】命令フェッチカウンタのカウント値が１、
すなわちその最下位ビット（ｎビット目）が１の場合に
は、２回以下の命令フェッチが行われていることにな
り、ＩＡＲとＯＡＲとの差が３２（＝Ｆ×１＋Ｓ）より
小さいことを判定できればよい。すなわち２進数で下位
ｍ＋１＝５ビット以外は０である。このためアンドゲー
ト４７ｎの出力、４８ｎの出力、オアゲート４９の出力
が１となり、右側の不等式が成立したことを示す信号が
出力される。

【００５６】命令フェッチカウンタのカウント値が２、
または３の時には、４回以下の命令フェッチが行われて
いるため、ＩＡＲとＯＡＲとの差が６４（Ｆ×３＋Ｓ）
より小さいことを判定できればよい。すなわち２進数で
は下位ｍ＋２＝６ビット以外が０であることになり、図
示しないアンドゲート４７_n-1 、すなわちＩＡＲとＯＡ
Ｒとの差の反転結果のうち上位Ｎ−ｍ−２＝Ｎ−６ビッ
トが入力されるアンドゲートの出力が１となり、その出
力がこれも図示しない、カウンタ値ｎビットのうちで
（ｎ−１）ビットの値が入力されるアンドゲート４８
_n-1 の出力と、オアゲート４９の出力が１となり、右側
の不等式が成立することを示す信号が出力される。

【００５７】命令フェッチカウンタの値が４以上、７以
下の時には、８回以下の命令フェッチが行われているこ
とになり、ＩＡＲとＯＡＲとの差が１２８（＝Ｆ×７＋
Ｓ）より小さいことを判定できればよい。すなわち２進
数で下位ｍ＋３＝７ビット以外が０であり、図示しない
下位７ビット以外のビット反転結果が入力されるアンド
ゲートの出力が１となり、この出力がカウンタ値の（ｎ
−２）ビット目の値（＝１）によって選択されることに
より、オアゲート４９から右側の不等式の成立を示す信
号が出力される。以下同様である。

【００５８】図７は図６の判定回路の変形例である。同
図においてはＩＡＲとＯＡＲの減算結果をビット反転し
た値のうち、例えば上位Ｎ−ｎ−４ビットは分離されて
アンドゲート５１のみに与えられ、それより下位ビット
がアンドゲート４８₁ 〜４８ _n+1 とオアゲート４９によ
って構成されるアンド−オアセレクタの前段に位置する
アンドゲートに出力される。

【００５９】例えばアンドゲート５０_n+1 に対しては、
ＩＡＲとＯＡＲとの差のビット反転結果のうち、上位か
らＮ−ｎ−３ビット目からＮ−４ビット目までが入力さ
れ、これらの値が全て１であれば、アンドゲート４８
_n+1 、オアゲート４９の出力が１となり、このとき更に
上位のビットが全て１であってアンドゲート５１の出力
が１となればアンドゲート５２の出力、すなわち右側の
不等式の成立を示す信号がアンドゲート５２から出力さ
れる。

【００６０】同様にアンドゲート５０ｎとアンドゲート
５１とによって、実質的に図６のアンドゲート４７ｎと
同様の動作が行われ、アンドゲート５２から右側の不等
式の成立を示す信号が出力される。一般にゲートへの入
力数に比例して遅延が増大すること、および（ＩＡＲ−
ＯＡＲ）の演算においても上位ビットの計算が遅れるこ
とから、図７の構成をとることによって図６の回路に比
較して信号遅延を抑えることができる。

【００６１】図８は図６、または図７の判定回路の出力
を利用して前述の不等式全体の成立を示すストアインス
トラクションストリーム（ＳＴＩＳ）インレンジ信号を
出力する回路の構成図である。

【００６２】図８において図６、または図７の回路の出
力、すなわち右側の不等式の成立を示す信号がオアゲー
ト５４の一方の入力に入力される。オアゲート５４への
もう一方の入力はアンドゲート５３の出力である。アン
ドゲート５３に対してはＩＡＲとＯＡＲとの差そのもの
の、上位（Ｎ−４）ビットの値が与えられる。アンドゲ
ート５３は前述の不等式のうち左側の不等式の成立を判
定するものであり、ＩＡＲとＯＡＲとの差が−Ｆ、すな
わち−１６より大きいこと、言いかえるとＩＡＲとＯＡ
Ｒとの差が負であり、しかもその絶対値が１５以下であ
ることを判定するために、下位４ビットを除く全ての上
位ビットの値が１であることを検出するものである。

【００６３】オアゲート５４の出力が１、すなわち前述
の不等式のうち左側の不等式、または右側の不等式のい
ずれかが成立し、その出力がフェッチポートが有効であ
ることを示すフェッチ＿ポート＿バリッド信号と共にア
ンドゲート５５に入力されることにより、アンドゲート
５５から命令上書き可能性を示すストアインストラクシ
ョンストリーム（ＳＴＩＳ）＿イン＿レンジ信号が出力
される。

【００６４】図９は、２つの命令フェッチポートＡ，Ｂ
に対応するＳＴＩＳ＿イン＿レンジ信号から、全体とし
て命令上書きの可能性があることを示す信号（ＳＴＩ
Ｓ）を出力する全体判定回路であり、オアゲート５６は
ポートＡ、またはＢに対応して命令上書き可能性を示す
信号が入力された時点で、全体としての命令上書き可能
性を示す信号ＳＴＩＳを出力する。

【００６５】図１０は図６で示した右側の不等式の成立
を示す判定回路の更に異なる変形例の構成図である。前
述のように、図６ではストア命令の実行結果として主記
憶装置に書き込まれるデータのデータ長は１６バイト一
定であるものとして扱ったが、図１０はこれが１６バイ
ト以下、あるいは２５６バイトのいずれかである場合の
判定回路の構成例である。１６バイト以下の場合には、
図６におけると同様に命令フェッチカウンタの出力ｎビ
ットがセレクタ５９によってそのまま用いられ、図６に
おけると全く同様の動作が行われる。

【００６６】これに対して２５６バイトのストアが行わ
れる場合には、２５６バイト＿ストア＿バリッド信号が
Ｈとなり、加算器５８の出力がセレクタ５９によって選
択されて、アンド−オアセレクタの選択制御に使用され
る。加算回路５８は命令フェッチカウンタの値ｎビット
に１５を加算するものである。主記憶装置に書き込まれ
るデータのデータ長がＳ＝２５６バイトであり、１回の
フェッチバイト数がＦ＝１６バイトの場合には前述の
（１）式は −Ｆ＜ＩＡＲ−ＯＡＲ＜１６×（ｎ＋１５） となり、命令フェッチカウンタの値に１５を加算したも
のをアンド−オアセレクタの選択制御信号として用いる
ことができる。ストアされるデータのデータ長が２５６
バイト以外の値を取る時にも、同様にして命令フェッチ
カウンタの値に対応する値を加算することによって、命
令上書き可能性を判定することが可能となる。

【００６７】次にストア命令による後続命令列の上書き
可能性が検出された場合の、後続命令に対する制御につ
いて説明する。図１１は、図９のオアゲート５６から後
続命令の上書き可能性を示すＳＴＩＳ信号が出力されて
から、該当するストア命令が完了したことを示すコミッ
ト＿ストア信号（図２の命令完了報告信号（１０）と同
じ）が入力されるまでの間、複数の命令を同時に完了さ
せないようにする、すなわち命令を１つずつしか完了さ
せないようにすると共に、コミット＿ストア信号が入力
した時点で、実行が開始されているにもかかわらず、完
了していない命令に関する処理を中断させ、すでに命令
バッファにフェッチされている命令列を破棄するため
の、後続命令制御回路の構成ブロック図である。この回
路は図２の命令実行完了処理部２０内に設けられる。

【００６８】図１１においてセットリセットフリップフ
ロップ６３は、ＳＴＩＳ信号の入力時点でセットされ、
その出力Ｑとして複数命令を同時に完了させないように
するために使用される信号、ＳＴＩＳ＿再命令フェッチ
（ＲＥＩＦＣＨ）＿ペンディング信号が出力される。そ
してコミット＿ストア信号がリセット端子に入力された
時点で出力Ｑがリセットされると共に、アンドゲート６
４から、実行完了していない命令の中断処理やすでにフ
ェッチされている命令列を破棄するために使用される信
号としての、コミット＿ＳＴＩＳ＿ＲＥＩＦＣＨが出力
される。

【００６９】ここでストア命令による上書き可能性が検
出された時点から該当するストア命令が完了するまでの
間、命令を１つずつしか完了させないようにする理由に
ついて説明する。前述のように、本発明の実施形態にお
いてはスーパスカラ方式が用いられており、例えば３つ
の命令を同時に完了させることが可能である。しかしな
がらアウトオブオーダ方式においても、命令の実行開始
は実行開始が可能となったものから命令の実行順序に無
関係に開始することができるが、命令の完了はインオー
ダで行われなければならず、命令はその実行順序に従っ
て完了させる必要がある。

【００７０】このために、例えば待ち合わせ制御のため
のリザベーションステーションとしての、コミットスタ
ックエントリ（ＣＳＥ）が使用される。ＣＳＥには命令
１つ１つに対応してエントリが設けられ、そのエントリ
それぞれに対応して命令の開始と完了が制御される。

【００７１】このように命令は実行が完了することによ
って初めて実行されたことになり、実行完了されていな
い命令は論理的には実行されてないものと等しい。そし
て後続命令を上書きする可能性のあるストア命令が実行
完了するためには、そのストア命令の前の命令列は全て
実行完了している必要がある。あるいはそのストア命令
と同じサイクルにおいて実行完了する必要がある。

【００７２】ストア命令のＷサイクルの終了前に後続命
令の上書き可能性の判定を終える必要がある。その理由
は、ストア命令のＷサイクルと同じタイミングで後続命
令も完了してしまう可能性が存在するためである。

【００７３】問題は、該当するストア命令と同時に後続
する命令が１つ、または２つ同時に完了する場合であ
り、もしもそのストア命令によって同時に完了する命令
が上書きされる可能性がある場合には、同時に完了する
命令は誤ったまま実行完了してしまう可能性があること
になる。このため本発明の実施形態においては、後続命
令を上書きする可能性のあるストア命令が検出された時
には、そのストア命令が完了するまでは１つずつしか命
令を完了させないことによって、そのストア命令の後続
命令が１つでもそのストア命令と同時に完了することを
避けるための制御が行われる。

【００７４】スーパスカラ方式では、本来完了可能な命
令はシステムにおいて可能な限り最大限多数完了させる
仕組みが用いられている。従って完了可能な命令が複数
あるにもかかわらず、いくつかを選択的に完了させる仕
組みは一般的には用いられていない。そこで図１１では
複数の命令を同時に完了させるのでなく、命令は１つず
つしか完了させないようにすることによって比較的制御
回路を簡単にして、後続命令を書き換える可能性のある
ストア命令が完了するまでの制御が行われる。

【００７５】図１２は図１１と共に命令を１つずつしか
完了させないための制御回路の構成図である。この回路
も命令実行完了処理部２０内に設けられる。前述のよう
に、本発明の実施形態においては３つの命令を同時に完
了させることが可能となっているが、その３つの命令は
前述のコミットスタックエントリ（ＣＳＥ）の３つのエ
ントリ、すなわちトップ、セカンド、サードのエントリ
に対応している。ここでトップのエントリは最も実行順
序の古い（最初に完了させるべき）命令に対応し、サー
ドのエントリは最も実行順序の新しい（最後に実行完了
させるべき）命令に対応するエントリである。

【００７６】これらの３つのエントリに対応して、命令
を完了させるべきことを示す信号が、ＣＳＥからコンプ
リート信号として、トップのエントリに対してはバッフ
ァ６５に、セカンドおよびサードのエントリに対して
は、アンドゲート６６，６７の一方の入力端子に入力さ
れる。

【００７７】バッファ６５、アンドゲート６６，６７か
らはそれぞれのエントリに対応する命令に関する完了処
理、すなわち実行結果のレジスタへの書き込みや、メモ
リへの書き込み動作などを指示するための、レジスタの
管理部やメモリ、キャッシュなどに与えられるコミット
信号が出力されると共に、これらの出力はＣＳＥの該当
するエントリを無効にして、ＣＳＥに対するポインタ
（トップエントリを指し示すポインタ）を、次に実行完
了すべき命令に対応するエントリに移動させるために使
用される。

【００７８】図１１のＳＲ−ＦＦ６３の出力、すなわち
ＳＴＩＳ＿ＲＥＩＦＣＨ＿ペンディング信号は、インバ
ータ６８によって反転されて２つのアンドゲート６６，
６７のそれぞれ一方の入力端子に与えられる。従ってＳ
Ｒ−ＦＦ６３の出力ＱがＨである間は、アンドゲート６
６，６７からはＣＳＥのセカンドエントリ、およびサー
ドエントリに対応するコミット信号が出力されず、対応
するエントリに関連する命令の完了動作は実行されず、
その命令は完了待ちとなる。

【００７９】図１３，図１４はストア命令による後続命
令の上書き可能性が検出された時点から、そのストア命
令の実行が完了するまで、図１１，図１２とやや異なる
制御を後続命令に対して行う制御回路の構成図である。
これらの回路も命令実行完了処理部２０内の回路であ
る。図１３，図１４においては、上書き可能性が検出さ
れた時点からそのストア命令の実行が完了するまでの間
は、同時に実行完了するものの中にストア命令がなけれ
ば複数の命令を同時に完了させ、あればそのストア命令
までを同時に完了させる制御を行うものである。

【００８０】図１３においてＳＲ−ＦＦ７０は、図１１
におけるＦＦ６３と同様にＳＴＩＳ信号の入力時点でセ
ットされ、その出力ＱはＨとなる。そしてオアゲート７
２の出力としてのコミット＿ストア信号の入力時点でリ
セット待ち（次のクロックでリセット）にされると同時
に、アンドゲート７１から図１１のアンドゲート６４の
出力と同じコミット＿ＳＴＩＳ＿ＲＥＩＦＣＨ信号が出
力される。

【００８１】オアゲート７２に対しては、３つのエント
リに対応して実行完了可能な信号がストアポートを使用
することを示す信号、すなわち対応する命令がストア命
令であることを示す信号が入力される。そして３つのエ
ントリに対応する命令の１つでもストア命令であれば、
オアゲート７２からコミット＿ストア信号が出力される
ことになる。一方バッファ７３に対してはトップエント
リに対応するコミット＿ユーズ＿ストアポート（ＳＰ）
信号が与えられ、バッファ７３の出力としてはトップエ
ントリに対応する命令のみが実行完了可能であることを
示すコミット＿オンリ−信号が出力される。この出力
は、図１４で説明するようにトップエントリに対応する
命令だけに関して実行完了処理を行わせるために使用さ
れる。

【００８２】これに対してアンドゲート７４の出力は、
トップとセカンドの２つのエントリだけに対応して命令
を実行完了させるために用いられるコミット＿オンリー
信号であり、この出力はトップエントリに対応するコミ
ット＿ユーズ＿ストアポート信号がＬで、インバータ７
５の出力がＨとなり、かつセカンドエントリに対応する
コミット＿ユーズ＿ストアポート信号がＨの時に、Ｈと
なる。すなわちセカンドエントリに対応する命令が該当
するストア命令であり、この場合にはトップエントリと
セカンドエントリに対応する２つの命令を同時に完了さ
せることができることになる。

【００８３】これに対して３つのエントリに対応するコ
ミット＿ユーズ＿ストアポート信号のいずれもがＬであ
る場合には、オアゲート７２の出力およびアンドゲート
７１の出力はいずれもＬであり、特に後続命令の完了に
対する特別の制御が行われることはなく、一般的に３つ
の命令を同時に完了させることが可能となる。

【００８４】図１４は図１３の出力を用いて実際に命令
の実行完了を制御するための制御回路を示す。バッファ
７６、アンドゲート７７，７８は、図１２におけるバッ
ファ６５、アンドゲート６６，６７と同様の動作を行う
ものである。アンドゲート７７はインバータ７９の出力
がＨ、すなわち図１３のバッファ７３の出力がＬであ
り、トップエントリに対応するコミット＿ユーズ＿スト
アポート信号がＬである場合に、セカンドエントリに対
応する命令を実際に実行完了させるためのコミット信号
を出力する。

【００８５】またアンドゲート７８は、更にインバータ
８０の出力がＨ、すなわち図１３のアンドゲート７４の
出力がＬである場合に、サードエントリに対応する命令
の実行を実際に完了させるためのコミット信号を出力す
る。

【００８６】これによって３つのエントリのうちでトッ
プエントリに対応する命令がストア命令である場合には
そのストア命令が、またセカンドエントリに対応する命
令がストア命令であばトップとセカンドの２つのエント
リに対応する命令が実行完了となり、またサードエント
リに対応する命令がストア命令である場合には通常の場
合と同様に３つの命令の実行完了が同時に行われると共
に、いずれの場合にも図１３のオアゲート７２の出力と
してのコミット＿ストア信号がＨとなる。

【００８７】図１５，図１６は実行が完了していない後
続命令の処理を中断させると共に、すでにフェッチされ
ている後続命令列を破棄するための処理中断および命令
破棄制御回路の構成を示す。図１５の回路は図２の割込
み処理制御部２１の中に、また図１６の回路は例えば命
令フェッチ部３１の内部に設けられる。

【００８８】図１５において、例えば図１１のアンドゲ
ート６４の出力がオアゲート８２の一方の入力に与えら
れると、ＳＲ−ＦＦ８３がセットされ、その出力Ｑ、す
なわちリストア＿ステート信号（９）がＨとなる。この
リストア＿ステート信号は、現在実行が完了した命令よ
りも後の命令に関する処理を中断させるために、一般の
割り込み処理と同様の制御を行うものである。

【００８９】このリストア＿ステート信号は、図１６の
２つのオアゲート８６，８７のそれぞれ一方の入力端子
に与えられ、他方の入力端子に与えられるクリア＿ポー
ト＿ノーマル信号がＨである場合と同様に、２つの命令
フェッチポートＡ，Ｂに対応するクリア＿ポート信号を
出力する。このクリア＿ポート信号は、それぞれの命令
フェッチポートに対応して、すでにフェッチされている
後続命令を破棄させるものである。

【００９０】ここで２つのオアゲート８６，８７の一方
の入力端子に与えられるクリア＿ポート＿ノーマル信号
は、例えば図２に図示されていない分岐命令処理部にお
いて分岐予測が成立したことが確認され、それまでフェ
ッチされていた命令が不必要となった場合に出力される
ものである。あるいは分岐予測に失敗した場合には、再
命令フェッチを行うため、全ての命令フェッチポートに
対応してフェッチされていた命令をクリアするために使
用される。

【００９１】またオアゲート８６，８７の出力としての
クリア＿ポート信号は、すでにフェッチされている命令
の破棄および命令フェッチカウンタのクリアのみに使わ
れるものであり、ここでは命令フェッチ部に設けられて
いるものとしたが、命令実行完了処理部の内部に設ける
ことも可能である。

【００９２】図１５において、前述のように図１１のア
ンドゲート６４の出力がＨとなった時点でＳＲ−ＦＦ８
３がセットされるものとしたが、この時点で一般的な割
り込み発生信号が出力されていないものとすると、もう
１つのＳＲ−ＦＦ８４の反転出力 外１ はＨとなって
おり、ＳＲ−ＦＦ８３のセット端子とリセット端子に

【００９３】

【外１】

【００９４】は同時にＨが入力されていることになる。
ＳＲ−ＦＦ８３はセット端子とリセット端子に同時にＨ
が入力された場合にはセットが優先されるものであり、
その結果リストア＿ステート信号が出力されることにな
るが、図１１のアンドゲート６４の出力は、ＳＲ−ＦＦ
６３がコミット＿ストア信号の入力直後のクロックでリ
セットされることになるため、短期間だけＨとなり、そ
の期間だけＳＲ−ＦＦ８３からリストア＿ステート信号
が出力されることになる。

【００９５】また図１５において、一般的な割り込み処
理として割り込み発生信号がオアゲート８２に入力され
た場合にも、ＳＲ−ＦＦ８３はセットされ、リストアス
テート信号が出力されるが、この割り込み発生信号はＳ
Ｒ−ＦＦ８４のセットにも使用され、割り込み処理中で
あることを示すインターラプト（ＲＵＰＴ）＿ラッチ信
号が出力される。そしてＳＲ−ＦＦ８４は割り込み処理
終了信号の入力時点でリセットされる。

【００９６】続いて本発明の異なる実施形態についてさ
らに説明する。以上に述べた実施形態においては、スト
ア命令による後続命令の上書き可能性を判定する不等
式、すなわち（１）式の判定を行うにあたって、この不
等式を右側の不等式と左側の不等式、すなわちＩＡＲ−
ＯＡＲが正の場合と負の場合とを別々に判定する回路を
使用したが、これから述べる実施形態では基本的には１
つの不等式の成立を判定するために多入力の加算器を用
いるものとする。

【００９７】まず図３において、ＩＡＲの位置として５
回分フェッチされた命令のアドレスの中で最後にフェッ
チされた命令のアドレスを記憶するのではなく、ＩＡス
テージにおいてフェッチ要求が出される最新のアドレス
としての、ｎ回分のフェッチ命令の次の命令のアドレス
が記憶されるものとする。また、本実施形態において
は、各フェッチ要求でフェッチされる命令列の長さは必
ずしも一定でなくても良い。本実施形態では、図５のカ
ウンタを用いて、各命令フェッチ要求による命令バイト
数を積算することができる。このカウンタによって積算
されたフェッチバイト数をＬとすれば、判定用の不等式
は次式となる。

【００９８】０＜ＩＡＲ−ＯＡＲ＜Ｌ＋Ｓ あるいは、図４のカウンタを用い場合には、判定用の不
等式は次式となる。 ０＜ＩＡＲ−ＯＡＲ＜（Ｆ×ｎ）＋Ｓ 図３を見ても明らかなように、ＩＡＲがこのような位置
として記憶されるとき、上の不等式を次のように変形し
て、命令上書きの可能性の判定に使用できる。

【００９９】 ０＜ＩＡＲ−ＯＡＲ かつ ０＜ＯＡＲ−ＩＡＲ＋Ｌ＋Ｓ （２） あるいは、 ０＜ＩＡＲ−ＯＡＲ かつ ０＜ＯＡＲ−ＩＡＲ＋（Ｆ×ｎ）＋Ｓ （３） なお。前述のようにＩＡＲがｎ回分フェッチされた命令
のアドレスの最後のものであり、またフェッチ毎の命令
列の長さが一定でない場合には、フェッチ毎の命令列長
の最大値をＭとし、積算されたフェツチバイト数をＬと
すれば判定用の不等式は次式となる。

【０１００】−Ｍ＜ＩＡＲ−ＯＡＲ＜Ｌ＋Ｓ 図１７は（２）あるいは（３）式を評価する上書き可能
性判定回路の構成ブロック図である。同図においては、
（２）あるいは（３）式の後側の不等式を評価するため
に４入力加算器９０が使用される。この４入力加算器に
対する入力は、ｎ回分フェッチされた命令の次の命令の
アドレスのビット反転結果−ＩＡＲ、ストア命令によっ
て命令実行結果としてのデータが格納されるオペランド
アドレスＯＡＲ、すでにフェッチされている命令のバイ
ト数（フェッチ＿バイト，Ｆ×ｎ）、およびストア命令
の実行結果として格納されるデータのデータ長（ストア
＿バイト、Ｓ）である。

【０１０１】４入力加算器９０の演算結果は、例えば位
相が反転されているため（２）式が成立する場合には負
となり、その符号はインバータ９１によって反転され、
アンドゲート９２の片方の入力端子に入力される。一方
アンドゲート９２のもう一方の入力端子には、比較器９
３の出力が入力される。この比較器９３は（２）あるい
は（３）式の前側の不等式を評価、すなわちＩＡＲとＯ
ＡＲを比較するものであり、ＩＡＲがＯＡＲより大きい
時に比較結果としてＨを出力し、その結果アンドゲート
９２の出力はＨとなり、アンドゲート９４に入力され
る。アンドゲート９４にはフェッチポートが有効である
フェッチ＿ポート＿バリッド信号が入力されており、有
効である場合にはアンドゲート９４から、図８のアンド
ゲート５５の出力と同様に、そのフェッチポートに対応
して上書き可能性があることを示すＳＴＩＳ＿イン＿レ
ンジ信号が出力される。

【０１０２】このような実施形態においては、例えば４
入力の加算器を用いることによって原理的に誤判定をな
くすことができ、命令上書きの可能性を正しく判定する
ことができる。しかしながら、特にアウトオブオーダ方
式が採用されている場合には、該当するストア命令が非
常に早く完了される場合も想定され、多入力加算器を用
いて正確に計算を行う時間が確保できないことも考えら
れる。

【０１０３】アウトオブオーダ方式ではストア命令よる
書き込み動作は書き込むべきデータがそろった時点で実
行できる。そこでアドレス計算用のＡサイクルとストア
用のデータがそろったことを確認するＸサイクルとの間
が空かず、上書き可能性の判定は最短の場合２クロック
で終了しなければならない。最近のクロックサイクル短
縮の要求に伴う１クロック内処理の限界を考慮すると演
算回路の高速化がさらに必要となる。

【０１０４】このような場合には、信号遅延を抑えるた
めに、ある程度簡単な回路を使用する必要がある。そこ
で、多入力加算器の代わりに２入力の加算器や、簡単な
演算回路を組み合わせて用いることによって、判定の正
確さを保ちつつ、高速な計算を実行することができる。
このような簡単な演算回路を使用できる理由としては、
例えば前述の（２）または（３）式において命令フェッ
チカウンタの出力としての、フェッチされている命令列
長（Ｌ）もしくは（Ｆ×ｎ）や、ストア命令によって格
納されるデータのデータ長（Ｓ）が、最大でも命令アド
レスＩＡＲやストア対象アドレスＯＡＲの取り得る範
囲、すなわちアドレス空間に比べてかなり小さい（桁数
で半分以下）ことがあげられる。

【０１０５】通常多数ビットの加減算回路では、桁上げ
先見回路と桁上げ伝搬回路が併用される。このような桁
上げ伝搬回路ではキャリーチェーンが存在し、繰り上が
りが生じると上位ビットの計算に時間がかかる。しかし
ながら図１８に示すように、演算対象となる数値のうち
片方が小さい場合には、上位ビットで繰り上げが生じる
ケースは極めて少なく、図１８(a) に示すように下位ビ
ットの演算の結果として繰り上がり（桁借り）が発生す
る時のみであり、その時上位ビットは１加算（減算）さ
れる。これに対して、(b) に示すように下位ビットの演
算の結果としての繰り上がり（桁借り）が発生しない時
には、基本的には上位ビットの演算は不必要となる。

【０１０６】図１９は、このように演算対象としての２
つの数に桁違いの差がある場合の加算回路の構成例を示
す。ここでデータ１はデータ２に比べて桁違いに大きい
ものとし、基本的にはデータ１の下位側とデータ２との
加算が必要とされるものとする。

【０１０７】図１９において加算器９６はデータ１の下
位側とデータ２とを加算し、その加算結果を出力すると
共に、キャリー出力をセレクタ９７に対する選択制御信
号として出力する。セレクタ９７は、キャリー出力がな
い場合にはデータ１の上位信号をそのまま出力し、キャ
リー出力がある場合にはデータ１の上位側にインクリメ
ンタ９８によって１が加算された結果を出力する。セレ
クタ９７の出力としての上位側と、加算器９６の出力と
しての下位側とが合成されて、データ１とデータ２との
加算結果が得られる。

【０１０８】図２０は、図１９におけると同様に、２つ
の数に桁違いの差がある場合の減算回路の構成例であ
る。同図において減算器１００はデータ１の下位側とデ
ータ２との差を計算し、その結果を出力すると共に、桁
借りがある場合にはキャリー出力を選択制御信号として
セレクタ１０１に与える。セレクタ１０１はキャリー出
力がない場合にはデータ１の上位側をそのまま出力し、
キャリー出力がある場合にはデクリメンタ１０２の出
力、すなわちデータ１の上位側から１を減算した結果を
出力する。

【０１０９】図２１は、データ１とデータ２との差が小
さい場合に、その差が小さいことと、その差自体を出力
する減算回路の構成例である。例えば図３において命令
アドレスＩＡＲとストア対象アドレスＯＡＲとの差が正
であり、その差が十分に大きい時には、後続の命令が書
き換えられる上書き可能性は存在しないことになり、デ
ータ１をＩＡＲ、データ２をＯＡＲとする時、命令上書
きの可能性の判定が必要となるのはデータ１とデータ２
との差が小さい場合に限られ、そのような場合に図２１
の減算回路が使用される。

【０１１０】図２１において、加算器１０４はデータ１
の下位側ビットとデータ２の下位側ビットのビット反転
結果とを加算して、データ１とデータ２の減算結果の下
位側と、その符号、およびキャリー出力を出力する。減
算結果の符号はセレクタ１１２に対する選択制御信号と
して、またキャリー出力はセレクタ１１０および１１１
に対する選択制御信号として与えられる。

【０１１１】データ１の上位側ビットとデータ２の上位
側ビットのビット反転結果とが加算器１０５によって加
算される。データ１からデータ２を減算した結果、その
差が小さいと判定されるのは、１つは結果の上位側ビッ
トが全て０、すなわち０であり、下位側ビットの演算結
果としてのキャリーが存在しない場合である。この場合
データ１とデータ２の減算結果、すなわち加算器１０５
の出力はインバータ１０６によって全て反転され、上位
側ビットは全て１となり、アンドゲート１０７の出力は
１となる。加算器１０４からのキャリー出力が存在しな
い場合にはセレクタ１１０によってアンドゲート１０７
の出力が選択され、加算器１０４の出力する減算結果の
符号が正であることにより、セレクタ１１２によりセレ
クタ１１０の出力が選択されて、データ１とデータ２の
減算結果が小さいことを示す信号ＤＡＴＡ１−ＤＡＴＡ
２＿ＳＭＡＬＬがセレクタ１１２から出力される。

【０１１２】データ１とデータ２との減算結果が正であ
り、しかもその差が小さいと判定されるもう１つの場合
は、上位側ビットの減算結果としての加算機器１０５の
出力がオール１、すなわち−１であり、下位側の演算結
果としてのキャリー出力が１となる場合である。この場
合は上位側ビットのデータ部分は全て０となり、結果と
してデータ１とデータ２との差は小さいことになる。こ
の時アンドゲート１０８の出力が１となり、加算器１０
４のキャリー出力が存在するため、セレクタ１１０によ
ってアンドゲート１０８の出力が選択され、またセレク
タ１１２によって、加算器１０４の出力する符号が正で
あるためセレクタ１１０の出力が選択されて、セレクタ
１１２からデータ１とデータ２との差が小さいことを示
す信号が出力される。

【０１１３】次にデータ１からデータ２を減算した結果
が負であり、しかもその絶対値が小さい場合について説
明する。その第１の場合は加算器１０５の出力が−１、
すなわち上位ビットが全て１であり、下位側からのキャ
リー出力が存在しない場合である。この場合は前述と同
様にアンドゲート１０８の出力が１となり、加算器１０
４のキャリー出力が存在しないため、セレクタ１１１へ
のアンドゲート１０８の出力が選択され、セレクタ１１
２に与えられる。セレクタ１１２では、加算器１０４の
出力する下位ビット側の演算結果の符号が負であるため
に、セレクタ１１１の出力が選択され、セレクタ１１２
からデータ１とデータ２との差が小さいことを示す信号
が出力される。

【０１１４】第２の場合は、下位側からのキャリー出力
が存在し、加算器１０５の出力する上位ビットのうちで
最下位のみが０であり、他の全てのビットが１である場
合（すなわち−２）に対応する。アンドゲート１０９に
対しては、最下位ビットとしてインバータ１０６の出力
する最下位ビットの反転値が与えられており、この結果
アンドゲート１０９の出力は１となり、加算器１０４の
出力するキャリー出力が存在するため、セレクタ１１１
によってアンドゲート１０９の出力が選択され、セレク
タ１１２に与えられる。セレクタ１１２では、加算器１
０４の出力する符号が負であるために、セレクタ１１１
からの出力が選択され、セレクタ１１２からデータ１と
データ２との差が小さいことを示す信号が出力される。

【０１１５】図１７のように４入力加算器を用いる場合
に比べて、演算を高速化するために図１９〜図２１で説
明したような簡易な演算回路を組み合わせて用いる場合
の回路例について、図２２〜図２４を用いて説明する。
図２２は図１９，図２０の回路を用いて、図１７におけ
る４入力加算器と同様の動作を行う回路の構成例であ
る。同図において図１９の加算回路は、データ１として
のＯＡＲと、データ２としてのストア＿バイト（Ｓ）と
の加算を行うために用いられ、また図２０の減算回路は
データ１としてのＩＡＲと、データ２としてのフェッチ
＿バイト（Ｆ×ｎ）との減算を行うために用いられてい
る。そして減算器１１４によって、図１９の回路の出力
としてのＯＡＲ＋Ｓから、図２０の回路の出力としての
ＩＡＲ−（Ｆ×ｎ）を減算することによって、図１７に
おける減算器９０と同じ出力を得ることができる。

【０１１６】図２３は、ＯＡＲとＩＡＲとの差を上位側
と下位側とで分けて演算し、上位側では図１９と同様の
インクリメンタを使用して、下位側からのキャリー出力
を処理する回路の構成例である。このような構成を用い
ることによって、上位側と下位側との演算を独立して実
行することが可能となり、演算のビット数を減少させる
ことによって、結果的に全体としての演算を高速化する
ことができる。

【０１１７】図２３において４入力加算器１１５は、図
１７の加算器９０と同様の演算を行うものである。但し
ＩＡＲとＯＡＲに対しては下位側ビットだけの演算が行
われる。加算器１１６はＯＡＲの上位側ビットと、ＩＡ
Ｒの上位側ビットのビット反転結果とを加算するもので
あり、加算器１１５からのキャリー出力が存在しない場
合に加算器１１６の加算結果がセレクタ１１８によって
選択され、加算器１１５の出力する下位側ビットの演算
結果と合成されて、全体の演算結果として出力される。
これに対して加算器１１５からのキャリー出力が存在す
る場合には、加算器１１６の出力がインクリメンタ１１
７によって１だけインクリメントされ、その結果がセレ
クタ１１８により選択され、加算器１１５の出力する下
位側と合成されて出力される。

【０１１８】図２４は図２１の回路を使用した上書き可
能性判定回路の構成例である。同図においては、図６や
図７と同様にＩＡＲとＯＡＲとの差が正である場合に、
（１）式の右側の不等式の成立を判定するアンドオアセ
レクタも用いられている。

【０１１９】図２４において、図２１の回路に対しては
ＩＡＲがデータ１として、またＯＡＲのインバータ１１
９によるビット反転結果がデータ２として与えられる。
ＩＡＲとＯＡＲとの差が小さい時には、その差が小さい
ことを示す信号が２つのアンドゲート１２１、１２２の
一方の入力端子に与えられる。この時ＩＡＲとＯＡＲと
差の演算結果のうちで下位のｍビットを除き（Ｎ−ｍ−
ｎ）ビットから（Ｎ−ｍ）ビットまでがアンドゲート１
２０に与えられる。この差が負であり、かつその絶対値
が小さい、すなわち例えばｍ＝４であり、下位４ビット
以外の値が全て１である場合には、アンドゲート１２０
の出力はＨとなり、アンドゲート１２１、オアゲート１
２３の出力はＨとなり、アンドゲート１２４に与えられ
る。この時フェッチポートが有効であることを示すフェ
ッチ＿ポート＿バリッド信号がＨであれば、アンドゲー
ト１２４の出力する、そのポートに対応して命令上書き
の可能性があることを示すＳＴＩＳ＿イン＿レンジ信号
はＨとなる。

【０１２０】一方ＩＡＲとＯＡＲとの差の演算結果は、
その結果が正である場合に対応してインバータ１２５に
よってビット反転され、図７の下側の回路と同様の回
路、すなわちアンドゲート１２６₁ 〜１２６_n+1 と、そ
れらの出力とプリフェッチカウンタの値が入力されるア
ンドオアセレクタ、すなわちアンドゲート１２７₁ 〜１
２７_n+1 とオアゲート１２８とによって構成されるセレ
クタに与えられる。ここでＩＡＲとＯＡＲとの差は、そ
の最上位ビットが（Ｎ−ｍ−ｎ）ビットであり、最下位
ビットがＮビットであるため、プリフェッチカウンタの
カウント値の最上位ビットが入力されるアンドゲート１
２７₁ に対しては、図７と異なってアンドゲート１２６
₁ の出力、すなわち（Ｎ−ｍ−ｎ）ビットのビット反転
結果が入力される。

【０１２１】またアンドゲート１２７₂ に対しては、プ
リフェッチカウンタのカウンタ値の最上位から２番目の
ビットと共にアンドゲート１２６₂ の出力、すなわち
（Ｎ−ｍ−ｎ）ビットと（Ｎ−ｍ−ｎ＋１）ビットとの
反転結果の論理積が与えられる。

【０１２２】以上において本発明の実施形態について詳
細に説明したが、特に図１８〜図２１で説明したよう
な、演算対象となる２つの数に桁違いの差がある場合の
加減算はＩＡＲとＯＡＲとの差の計算に用いられるだけ
でなく、一般的に桁が大きくなるＩＡＲ−ＯＡＲと、桁
が小さいＦ×ｎやＳとの間の演算に用いたり、構成方法
によっては命令フェッチ側で用いる情報としてのＩＡＲ
とＦ×ｎとの間、命令実行およびオペランドアクセス側
で用いる情報としてのＩＡＲとＳとの間の演算に使用し
て、その結果を通常の演算器で結びつけるような方法も
当然考えられる。

【０１２３】以上の説明により本発明はさらに以下の特
徴を有する。命令フェッチカウンタ手段が、１回のフェ
ッチでフェッチされる命令列が一定長（Ｆ）である時、
該フェッチの回数（ｎ）をカウントして前記命令列の長
さ（Ｆ×ｎ）を検出し、命令上書き可能性判定手段が、
該Ｆ×ｎ、前記特定位置に対応する命令のアドレス（Ｉ
ＡＲ）、前記ストア対象アドレス（ＯＡＲ）、および前
記ストアデータのデータ長（Ｓ）を用いて次の不等式 −Ｆ＜ＩＡＲ−ＯＡＲ＜Ｆ×（ｎ−１）＋Ｓ が成立する時、命令上書きの可能性があると判定する。

【０１２４】命令上書き可能性判定手段が、特定位置に
対応する命令のアドレスとストア対象アドレスとの差を
取る減算手段と、該減算手段の出力のビット反転結果の
複数のビットの複数の論理積の１つを、前記命令フェッ
チカウンタ手段の出力の各ビットの値を選択制御信号と
して、選択する選択手段とを備える。

【０１２５】命令をフェッチするための命令フェッチポ
ートを１つ以上備える情報処理装置において、１つの命
令フェッチポートからフェッチされ、最後にフェッチさ
れた命令を含み、該命令に連続するすべての命令列の長
さを、該フェッチの回数をカウントするか、または各回
のフェッチでフェッチされたバイト数を積算して検出す
る命令列長検出手段を備える。

【０１２６】前記命令列長検出手段が、前記連続する命
令列の長さ（Ｌ）を検出し、前記アドレス検出手段が、
前記特定位置に対応する命令のアドレス（ＩＡＲ）と前
記ストア対象アドレス（ＯＡＲ）とを検出し、前記命令
上書き可能性判定手段が、該Ｌ，ＩＡＲ，ＯＡＲ、およ
び前記ストアデータのデータ長（Ｓ）、１回の命令フェ
ッチでフェッチされる命令列の最大長（Ｍ）を用いて次
の不等式 −Ｍ＜ＩＡＲ−ＯＡＲ＜Ｌ＋Ｓ が成立するとき、命令上書きの可能性があると判定す
る。

【０１２７】前記命令長検出手段が、前記連続する命令
列の長さ（Ｌ）を検出し、前記アドレス検出手段が、前
記特定位置に対応する命令のアドレス（ＩＡＲ）と前記
ストア対象アドレス（ＯＡＲ）とを検出し、前記命令上
書き可能性判定手段が、該Ｌ，ＩＡＲ，ＯＡＲ，および
前記ストアデータのデータ長（Ｓ）を用いて次の不等式 −０＜ＩＡＲ−ＯＡＲ＜Ｌ＋Ｓ が成立する時、命令上書きの可能性があると判定する。

【０１２８】前記情報処理装置において、前記すべての
命令列内の命令が不要となった時、前記命令長検出手段
によって検出されている命令列の長さをリセットする命
令長リセット手段を更に備える。

【０１２９】前記情報処理装置において、前記命令上書
き可能性判定手段が命令上書きの可能性を検出した時、
前記ストア命令の実行完了直後に前記ストア対象アドレ
スに続くフェッチ済みの後続命令の実行を中止させ、該
ストア対象アドレスに続く正しい後続命令の命令フェッ
チ以後の動作を実行させる命令再実行制御手段を更に備
える。

【０１３０】前記情報処理装置において、前記命令上書
き可能性手段が命令上書きの可能性があると判定した
時、該判定の時点から前記ストア命令の完了時点まで、
同時に実行完了できる複数の命令の中に該ストア命令が
なければ該複数の命令を同時に完了させ、ストア命令が
あれば命令実行順序において該ストア命令までの命令を
同時に完了させる命令実行完了制御手段を更に備える。

【０１３１】前記命令上書き可能性判定手段が、前記特
定位置に対応する命令のアドレスのビット反転結果と、
前記ストア対象アドレスと、前記命令フェッチカウンタ
手段の出力とを加算する多入力加算手段を備える。

【０１３２】前記多入力加算手段が、更に前記ストア対
象アドレスに格納される実行結果としてのストアデータ
のデータ長をも加算する。

【０１３３】

【発明の効果】以上詳細に説明したように、本発明によ
ればストア命令の実行結果としてのデータ（命令）の書
き込みによる後続命令の書き換え、すなわち命令上書き
の可能性の判定を、命令実行効率を損なうことなく、正
しく行うことができ、かつストア命令によって後続の命
令が実際に上書きされる場合にも、上書きされた後の正
しい命令列を実行することが可能となり、情報処理装置
の処理効率向上に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の原理構成ブロック図である。

【図２】本発明の命令上書き可能性を検出する情報処理
装置の全体構成ブロック図である。

【図３】命令上書き可能性検出方法を説明する図であ
る。

【図４】命令フェッチカウンタの構成例を示すブロック
図である。

【図５】命令フェッチカウンタの異なる構成例のブロッ
ク図である。

【図６】命令フェッチカウンタの出力を利用した命令上
書き可能性判定回路の構成例を示すブロック図である。

【図７】図６の命令上書き可能性判定回路の変形例を示
す図である。

【図８】図６または図７の判定回路の出力を利用して命
令上書きの可能性を示す不等式全体の成立を判定する判
定回路の構成例である。

【図９】２つの命令フェッチポートＡ，Ｂに対応する命
令上書きの全体判定回路を示す図である。

【図１０】図６の判定回路の更に異なる変形例を示す図
である。

【図１１】命令上書き可能性が検出された時、後続命令
に対して必要な制御を行う後続命令制御回路の構成を示
すブロック図である。

【図１２】命令を１つずつしか完了させないための命令
完了制御回路の構成を示すブロック図である。

【図１３】後続命令制御回路の異なる構成例を示すブロ
ック図（その１）である。

【図１４】後続命令制御回路の異なる構成例を示すブロ
ック図（その２）である。

【図１５】処理中断および命令破棄制御回路の構成を示
すブロック図（その１）である。

【図１６】処理中断および命令破棄制御回路の構成を示
すブロック図（その２）である。

【図１７】上書き可能性判定回路の更に異なる構成例を
示すブロック図である。

【図１８】演算対象となる２つの数のうち片方の絶対値
が小さい場合の演算の例を示す図である。

【図１９】演算対象としての２つの数に桁違いの差があ
る場合の加算回路の構成例を示す図である。

【図２０】２つの数に桁違いの差がある場合の減算回路
の構成例を示す図である。

【図２１】２つの数の差が小さい場合にその差が小さい
こととその差自体を出力する減算回路の構成例を示す図
である。

【図２２】図１９，図２０の回路を用いて図１７の４入
力加算器と同様の動作を行う回路の構成例を示す図であ
る。

【図２３】命令アドレスとオペランドアドレスとの差を
上位側と下位側とで分けて演算し、上位側ではインクリ
メンタを使用して下位側からのキャリー出力を処理する
回路の構成例を示す図である。

【図２４】図２１の減算回路を利用した命令上書き可能
性判定回路の構成例を示す図である。

【符号の説明】

１ 情報処理装置 ２ 命令長検出手段 ３ アドレス検出手段 ４ 命令上書き可能性判定手段 １４ａ，１４ｂ 命令バッファ １７ オペランドアドレス生成回路 １８ キャッシュ １９ ストア命令実行処理部 ２０ 命令実行完了処理部 ２１ 割り込み処理制御部 ２２ 次に実行が完了する命令の命令アドレスを格納す
るレジスタ ２３，２４ 命令アドレスレジスタ ２５，２６ 命令フェッチカウンタ ２７，２８ 命令上書き可能性判定回路 ３０ オペランドアドレスレジスタ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B013 AA02 AA15 CC01 EE00 5B022 AA01 BA00 CA04 CA09 DA06 EA02 EA09 FA00

Claims (9)

【特許請求の範囲】
1. 【請求項１】 命令をフェッチするための命令フェッチ
   ポートを１つ以上備え、該命令フェッチポートからフェ
   ッチされた命令の上書き可能性を検出する情報処理装置
   において、 １つの命令フェッチポートからフェッチされ、最後にフ
   ェッチされた命令を含み、該命令に連続するすべての命
   令列の長さをカウントする命令フェッチカウンタ手段
   と、 該すべての命令列内の特定位置に対応する命令のアドレ
   スと、完了したストア命令の実行結果が格納されるスト
   ア対象アドレスと、該命令フェッチカウンタ手段の出力
   値とを用いて、該ストア対象アドレスの範囲の少なくと
   も一部が前記すべての命令列内の命令のアドレスと重な
   り、該命令列の少なくとも一部が書き換えられる命令上
   書きの可能性を検出する命令上書き可能性判定手段とを
   備えることを特徴とする情報処理装置。
2. 【請求項２】 前記命令上書き可能性判定手段が、更に
   前記ストア対象アドレスに格納される実行結果としての
   ストアデータのデータ長を用いて、前記命令上書き可能
   性を検出することを特徴とする請求項１記載の情報処理
   装置。
3. 【請求項３】 命令をフェッチするための命令フェッチ
   ポートを１つ以上備え、該命令フェッチポートからフェ
   ッチされた命令の上書き可能性を検出する情報処理装置
   において、 １つの命令フェッチポートからフェッチされ、最後にフ
   ェッチされた命令を含み、該命令に連続するすべての命
   令列の長さを検出する命令列長検出手段と、 すべての命令列内の特定位置に対応する命令のアドレス
   と、完了したストア命令の実行結果が格納されるストア
   対象アドレスとを検出するアドレス検出手段と、 該命令列長検出手段、アドレス検出手段の出力を用い
   て、該ストア命令の実行結果が格納されることによって
   前記すべての命令列内の命令の内容が書き換えられる命
   令上書き可能性を検出する命令上書き可能性判定手段と
   を備えることを特徴とする情報処理装置。
4. 【請求項４】 前記命令上書き可能性判定手段が、更に
   前記ストア対象アドレスに格納されるストア命令実行結
   果としてのストアデータのデータ長を用いて前記命令上
   書き可能性を検出することを特徴とする請求項３記載の
   情報処理装置。
5. 【請求項５】 前記命令長検出手段が、１回のフェッチ
   でフェッチされる命令列が一定長である時該フェッチの
   回数をカウントして前記命令列の長さを検出することを
   特徴とする請求項３記載の情報処理装置。
6. 【請求項６】 前記命令長検出手段が、前記フェッチの
   １回毎にフェッチされた命令列のそれぞれの長さを加算
   して前記命令列の長さを検出することを特徴とする請求
   項３記載の情報処理装置。
7. 【請求項７】 前記情報処理装置において、 前記命令上書き可能性判定手段が命令上書きの可能性が
   あると判定した時、該判定の時点から前記ストア命令の
   完了時点まで、命令の実行完了を一命令のみずつ行わせ
   る命令実行完了制御手段を更に備えることを特徴とする
   請求項３記載の情報処理装置。
8. 【請求項８】 前記命令上書き可能性判定手段が、減算
   結果の絶対値が小さい時にのみ正確な減算結果を出力す
   る減算回路であって、上位ビット側と下位ビット側とで
   それぞれ独立に減算を行う上位側減算回路と下位側減算
   回路とを備え、上位側減算回路の出力が０、−１、また
   は−２である時、下位ビット減算回路の出力するキャリ
   −出力および減算結果の符号に応じて減算結果の絶対値
   が小さいことを示す信号と共に下位側減算回路の出力を
   減算結果として出力する減算回路を備えることを特徴と
   する請求項１、または３記載の情報処理装置。
9. 【請求項９】 前記命令上書き可能性判定手段が、演算
   対象となる２つの数に桁違いの差がある時に加算、また
   は減算を行う演算回路であって、下位ビット側では絶対
   値の小さい数のデータ幅以上の加算、または減算を行っ
   て演算結果を出力し、上位ビット側では下位ビット側で
   の演算の結果キャリー出力がある時は絶対値の大きい数
   の上位ビットに１をインクリメント、または１だけデク
   リメントして上位側の演算結果とし、該キャリー出力が
   ない時は絶対値の大きい側の上位ビットをそのまま上位
   側の加算、または減算結果として出力する演算回路を備
   えることを特徴とする請求項１、または３記載の情報処
   理装置。