JP2001052477A - 周期選択回路及びこの周期選択回路を用いた半導体記憶装置 - Google Patents
周期選択回路及びこの周期選択回路を用いた半導体記憶装置Info
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Abstract
(57)【要約】
【課題】 ヒューズ切断等の手段によりタイマー周期を
調整した後、そのタイマー周期をデフォルトの値に戻す
ことを可能とする。 【解決手段】 強制制御信号発生手段２００から出力さ
れる強制制御信号Ｓ５は通常「Ｈ」になっている。この
とき、トランスファーゲート選択回路１２０中のヒュー
ズ１２１が切断されていない場合は、選択回路出力信号
Ｓ３は「Ｌ」となり、トランスファーゲートＴＧｘが選
択され、周期選択回路１００の出力信号Ｓ４は、デフォ
ルト信号Ｓ１と同一の周期となる。また、ヒューズ１２
１が切断された場合は、選択回路出力信号Ｓ３が「Ｈ」
となり、トランスファーゲートＴＧａが選択され、出力
信号Ｓ４は入力信号Ｓ２と同一の周期になる。一方、強
制制御信号Ｓ５が「Ｌ」の場合は、ヒューズ１２１が切
断されているかに関係なくトランスファーゲートＴＧｘ
が選択され、出力信号Ｓ４はデフォルト信号Ｓ１と同一
の周期となる。
調整した後、そのタイマー周期をデフォルトの値に戻す
ことを可能とする。 【解決手段】 強制制御信号発生手段２００から出力さ
れる強制制御信号Ｓ５は通常「Ｈ」になっている。この
とき、トランスファーゲート選択回路１２０中のヒュー
ズ１２１が切断されていない場合は、選択回路出力信号
Ｓ３は「Ｌ」となり、トランスファーゲートＴＧｘが選
択され、周期選択回路１００の出力信号Ｓ４は、デフォ
ルト信号Ｓ１と同一の周期となる。また、ヒューズ１２
１が切断された場合は、選択回路出力信号Ｓ３が「Ｈ」
となり、トランスファーゲートＴＧａが選択され、出力
信号Ｓ４は入力信号Ｓ２と同一の周期になる。一方、強
制制御信号Ｓ５が「Ｌ」の場合は、ヒューズ１２１が切
断されているかに関係なくトランスファーゲートＴＧｘ
が選択され、出力信号Ｓ４はデフォルト信号Ｓ１と同一
の周期となる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（Ｄｙｎ
ａｍｉｃｋ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）のリフレッシュ方式に関し、特に、ヒューズの切断
等の手段によってセルフリフレッシュのタイマー周期の
調整が可能な回路において、調整後のタイマー周期をデ
フォルトの値に戻せるようにする周期選択回路及びこの
周期選択回路を用いた半導体記憶装置に関する。
ａｍｉｃｋ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）のリフレッシュ方式に関し、特に、ヒューズの切断
等の手段によってセルフリフレッシュのタイマー周期の
調整が可能な回路において、調整後のタイマー周期をデ
フォルトの値に戻せるようにする周期選択回路及びこの
周期選択回路を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】従来からＤＲＡＭは、揮発性メモリとい
う特性上、メモリセルの電荷を保持するためのリフレッ
シュ動作が必要不可欠である。そのリフレッシュ動作の
一つとして、ＤＲＡＭに設けられたリフレッシュ制御端
子をあるレベルに保持することで、リフレッシュサイク
ル時間内に自動的に内部リフレッシュカウンタをインク
リメントさせてリフレッシュを行うセルフリフレッシュ
動作がある。
う特性上、メモリセルの電荷を保持するためのリフレッ
シュ動作が必要不可欠である。そのリフレッシュ動作の
一つとして、ＤＲＡＭに設けられたリフレッシュ制御端
子をあるレベルに保持することで、リフレッシュサイク
ル時間内に自動的に内部リフレッシュカウンタをインク
リメントさせてリフレッシュを行うセルフリフレッシュ
動作がある。
【０００３】このセルフリフレッシュ動作に関する従来
技術の一例が、特開平５−１８９９６０号公報に半導体
記憶装置として開示されている。この公報に開示の半導
体記憶装置は、セルフリフレッシュの周期の調整を可能
とするヒューズと、このヒューズに直列に接続されたス
イッチ手段を備えた構成としてある。
技術の一例が、特開平５−１８９９６０号公報に半導体
記憶装置として開示されている。この公報に開示の半導
体記憶装置は、セルフリフレッシュの周期の調整を可能
とするヒューズと、このヒューズに直列に接続されたス
イッチ手段を備えた構成としてある。
【０００４】このような構成によれば、スイッチ手段の
制御端子に一定の電圧を印加して、このスイッチ手段を
ＯＦＦにすることにより、ヒューズを切断した場合と同
じ状態にすることができるとともに、このスイッチ手段
をＯＮに戻すことにより、ヒューズが切断されていない
状態に戻すことができる。
制御端子に一定の電圧を印加して、このスイッチ手段を
ＯＦＦにすることにより、ヒューズを切断した場合と同
じ状態にすることができるとともに、このスイッチ手段
をＯＮに戻すことにより、ヒューズが切断されていない
状態に戻すことができる。
【０００５】また、最近では、ＤＲＡＭを基本の構成と
して、所定のクロック信号に従って同期動作を行うシン
クロナスＤＲＡＭ（ＳＤＲＡＭ）が開発されている。こ
のＳＤＲＡＭに関する従来技術の一例が、特開平１１−
３１３８３号公報に半導体記憶装置として開示されてい
る。この公報に開示の半導体記憶装置によれば、セルフ
リフレッシュモード及びリフレッシュ制御回路を備える
ＳＤＲＡＭにおいて、そのリフレッシュ周期を使用周波
数に応じて選択的に切り替えるように、その製品仕様書
に規定するとともに、ＳＤＲＡＭに、リフレッシュ周期
を外部から選択的に切り替えるためのリフレッシュ周期
制御信号入力端子を備えた構成としてある。
して、所定のクロック信号に従って同期動作を行うシン
クロナスＤＲＡＭ（ＳＤＲＡＭ）が開発されている。こ
のＳＤＲＡＭに関する従来技術の一例が、特開平１１−
３１３８３号公報に半導体記憶装置として開示されてい
る。この公報に開示の半導体記憶装置によれば、セルフ
リフレッシュモード及びリフレッシュ制御回路を備える
ＳＤＲＡＭにおいて、そのリフレッシュ周期を使用周波
数に応じて選択的に切り替えるように、その製品仕様書
に規定するとともに、ＳＤＲＡＭに、リフレッシュ周期
を外部から選択的に切り替えるためのリフレッシュ周期
制御信号入力端子を備えた構成としてある。
【０００６】このような構成により、ＳＤＲＡＭ等のセ
ルフリフレッシュモードにおけるリフレッシュ周期をそ
の使用周波数に応じて選択的に切り替えることで、使用
周波数における最適化を図ることができる。この結果、
ＳＤＲＡＭ等を含むメモリシステムの低消費電力化が図
られるとともに、そのビジー率を低減することができ
る。
ルフリフレッシュモードにおけるリフレッシュ周期をそ
の使用周波数に応じて選択的に切り替えることで、使用
周波数における最適化を図ることができる。この結果、
ＳＤＲＡＭ等を含むメモリシステムの低消費電力化が図
られるとともに、そのビジー率を低減することができ
る。
【０００７】また、ＤＲＡＭは、このチップ内のメモリ
セルの電荷保持時間（ｔＲＥＦ）により、その仕様が分
類されているが、この仕様を決定するために、半導体記
憶装置の組立工程において、ｔＲＥＦを測定する予備ウ
ェハーテストが行われている。この予備ウェハーテスト
は、チップ内のメモリセルに、セルフリフレッシュタイ
マー周期からなる信号を、その周期を変換しながら与え
ることにより行う。
セルの電荷保持時間（ｔＲＥＦ）により、その仕様が分
類されているが、この仕様を決定するために、半導体記
憶装置の組立工程において、ｔＲＥＦを測定する予備ウ
ェハーテストが行われている。この予備ウェハーテスト
は、チップ内のメモリセルに、セルフリフレッシュタイ
マー周期からなる信号を、その周期を変換しながら与え
ることにより行う。
【０００８】この結果、例えば、セルフリフレッシュタ
イマー周期を長くしてもセルデータを保持できる場合、
つまり、ｔＲＥＦが一定の時間以上の場合は、低消費電
流品（Ｌｏｗ Ｐｏｗｅｒ品）の仕様とされ、このう
ち、Ｘ１６ Ｉ／Ｏ品（多ビットＩ／Ｏ品）は携帯用途
として利用されている。
イマー周期を長くしてもセルデータを保持できる場合、
つまり、ｔＲＥＦが一定の時間以上の場合は、低消費電
流品（Ｌｏｗ Ｐｏｗｅｒ品）の仕様とされ、このう
ち、Ｘ１６ Ｉ／Ｏ品（多ビットＩ／Ｏ品）は携帯用途
として利用されている。
【０００９】一方、セルデータを保持できない場合、つ
まり、ｔＲＥＦが一定の時間に満たない場合は、Ｎｏｒ
ｍａｌ Ｐｏｗｅｒ品の仕様とされ、このうち、Ｘ４、
Ｘ８Ｉ／Ｏ品はパワーマシン用として利用されている。
さらに、この予備ウェハーテストにおいて、メモリセル
の不良が発見されたときはリダンダンシにより救済して
いる。このように、ｔＲＥＦを測定する予備ウェハーテ
ストを行なうことで、ＤＲＡＭの仕様を分類して、その
仕様に対応した組立を行うことができる。
まり、ｔＲＥＦが一定の時間に満たない場合は、Ｎｏｒ
ｍａｌ Ｐｏｗｅｒ品の仕様とされ、このうち、Ｘ４、
Ｘ８Ｉ／Ｏ品はパワーマシン用として利用されている。
さらに、この予備ウェハーテストにおいて、メモリセル
の不良が発見されたときはリダンダンシにより救済して
いる。このように、ｔＲＥＦを測定する予備ウェハーテ
ストを行なうことで、ＤＲＡＭの仕様を分類して、その
仕様に対応した組立を行うことができる。
【００１０】
【発明が解決しようとする課題】しかしながら、特開平
５−１８９９６０号公報に開示の従来の半導体記憶装置
においては、タイマー周期を変更するにあたり、ヒュー
ズに直列に接続されたスイッチ手段を用いることとして
いる。この方法は、ヒューズが切断される前において
は、ヒューズが切断された場合と同じ状態とすることは
できるものの、ヒューズが切断された後においては、ヒ
ューズが切断されていない場合と同じ状態とすることは
できない。したがって、メモリセルがリダンダンシによ
り救済されたとしても、ヒューズが切断された後では、
リダンダンシセルの予備検査を行うことができず、低消
費電流品として使用できないと判断され、不良品となる
ことがあった。
５−１８９９６０号公報に開示の従来の半導体記憶装置
においては、タイマー周期を変更するにあたり、ヒュー
ズに直列に接続されたスイッチ手段を用いることとして
いる。この方法は、ヒューズが切断される前において
は、ヒューズが切断された場合と同じ状態とすることは
できるものの、ヒューズが切断された後においては、ヒ
ューズが切断されていない場合と同じ状態とすることは
できない。したがって、メモリセルがリダンダンシによ
り救済されたとしても、ヒューズが切断された後では、
リダンダンシセルの予備検査を行うことができず、低消
費電流品として使用できないと判断され、不良品となる
ことがあった。
【００１１】また、特開平１１−３１３８３号公報に開
示の従来の半導体記憶装置においては、リフレッシュ周
期が使用周波数に応じて選択的に切り替わることを特徴
としている。そして、この使用周波数に対応させたリフ
レッシュ周期を仕様書に規定することで固定化するとと
もに、その使用周波数の信号を発生させるために特定の
電源レベルを与えることになっている。しかし、実際に
は、ＳＤＲＡＭのような汎用製品において、リフレッシ
ュ周期が使用周波数に対応して可変するということはな
い。
示の従来の半導体記憶装置においては、リフレッシュ周
期が使用周波数に応じて選択的に切り替わることを特徴
としている。そして、この使用周波数に対応させたリフ
レッシュ周期を仕様書に規定することで固定化するとと
もに、その使用周波数の信号を発生させるために特定の
電源レベルを与えることになっている。しかし、実際に
は、ＳＤＲＡＭのような汎用製品において、リフレッシ
ュ周期が使用周波数に対応して可変するということはな
い。
【００１２】さらに、リフレッシュ周期を外部から選択
的に切り替えるためのリフレッシュ周期制御信号入力端
子を設けることとしているが、小型化が要求されるデバ
イスにあって、外部端子を新たに設けることは、その構
造上及び生産上望ましくない。したがって、リフレッシ
ュ周期の変更は、使用周波数によるのではなく、あくま
で、低消費電流品にて生産する場合に行うことが好まし
い。
的に切り替えるためのリフレッシュ周期制御信号入力端
子を設けることとしているが、小型化が要求されるデバ
イスにあって、外部端子を新たに設けることは、その構
造上及び生産上望ましくない。したがって、リフレッシ
ュ周期の変更は、使用周波数によるのではなく、あくま
で、低消費電流品にて生産する場合に行うことが好まし
い。
【００１３】また、ＤＲＡＭは、セルチェックを行う予
備ウェハーテストにおいて、メモリセルの不良が発見さ
れたときはリダンダンシにより救済している。しかし、
救済先のリダンダンシセルのチェック機能を持たないデ
バイスについては、本ウェハーテストを行ったときに、
救済先のセルによってはデータの保持ができないものと
判明することがある。このときは、そのデバイスを不良
品として扱っていた。
備ウェハーテストにおいて、メモリセルの不良が発見さ
れたときはリダンダンシにより救済している。しかし、
救済先のリダンダンシセルのチェック機能を持たないデ
バイスについては、本ウェハーテストを行ったときに、
救済先のセルによってはデータの保持ができないものと
判明することがある。このときは、そのデバイスを不良
品として扱っていた。
【００１４】また、ある仕様には不適当と判断されたチ
ップが、リフレッシュタイマー周期の調整用ヒューズが
切断された後に、他の仕様に適することが確認できたと
しても、その救済手段がなかった。したがって、この救
済手段を講じることにより、不良品を減少することがで
きるとともに、多様な仕様に柔軟に対応することができ
る。
ップが、リフレッシュタイマー周期の調整用ヒューズが
切断された後に、他の仕様に適することが確認できたと
しても、その救済手段がなかった。したがって、この救
済手段を講じることにより、不良品を減少することがで
きるとともに、多様な仕様に柔軟に対応することができ
る。
【００１５】本発明は、上記の事情にかんがみなされた
ものであり、ヒューズ切断等の手段によるセルフリフレ
ッシュのタイマー周期の調整が可能な回路において、調
整後のタイマー周期をデフォルトの値に戻すことを可能
とする周期選択回路及びこの周期選択回路を用いた半導
体記憶装置の提供を目的とする。
ものであり、ヒューズ切断等の手段によるセルフリフレ
ッシュのタイマー周期の調整が可能な回路において、調
整後のタイマー周期をデフォルトの値に戻すことを可能
とする周期選択回路及びこの周期選択回路を用いた半導
体記憶装置の提供を目的とする。
【００１６】
【課題を解決するための手段】この目的の達成を図るた
め、本発明の請求項１記載の半導体記憶装置によれば、
入力信号を通過させるトランスファーゲートと、デフォ
ルト値の周期からなるデフォルト信号を通過させるトラ
ンスファーゲートとを設けたトランスファーゲート回路
と、このトランスファーゲート回路に設けたトランスフ
ァーゲートのうちの一つを選択して、この選択されたト
ランスファーゲートを通過する信号を選択信号とするト
ランスファーゲート選択回路と、トランスファーゲート
回路に設けた、デフォルト信号を通過させるトランスフ
ァーゲートを強制的に選択して、デフォルト信号を選択
信号とする強制制御信号発生手段とを備え、選択信号の
いずれかを出力する構成としてある。
め、本発明の請求項１記載の半導体記憶装置によれば、
入力信号を通過させるトランスファーゲートと、デフォ
ルト値の周期からなるデフォルト信号を通過させるトラ
ンスファーゲートとを設けたトランスファーゲート回路
と、このトランスファーゲート回路に設けたトランスフ
ァーゲートのうちの一つを選択して、この選択されたト
ランスファーゲートを通過する信号を選択信号とするト
ランスファーゲート選択回路と、トランスファーゲート
回路に設けた、デフォルト信号を通過させるトランスフ
ァーゲートを強制的に選択して、デフォルト信号を選択
信号とする強制制御信号発生手段とを備え、選択信号の
いずれかを出力する構成としてある。
【００１７】このような構成によれば、ヒューズ切断後
において、タイマー周期をデフォルトの値に戻すことが
できる。そして、ｔＲＥＦを短くすることにより、この
デバイスをＮｏｒｍａｌ Ｐｏｗｅｒ品として救済する
ことができる。
において、タイマー周期をデフォルトの値に戻すことが
できる。そして、ｔＲＥＦを短くすることにより、この
デバイスをＮｏｒｍａｌ Ｐｏｗｅｒ品として救済する
ことができる。
【００１８】また、請求項２によれば、トランスファー
ゲート回路は、それぞれ個別の入力信号を通過させる複
数のトランスファーゲートと、デフォルト値の周期から
なるデフォルト信号を通過させる１つのトランスファー
ゲートとを備えた構成としてある。このような構成によ
れば、複数の入力信号に対応して、選択信号を選択する
ことができる。
ゲート回路は、それぞれ個別の入力信号を通過させる複
数のトランスファーゲートと、デフォルト値の周期から
なるデフォルト信号を通過させる１つのトランスファー
ゲートとを備えた構成としてある。このような構成によ
れば、複数の入力信号に対応して、選択信号を選択する
ことができる。
【００１９】また、請求項３によれば、それぞれ個別の
入力信号を通過させる複数のトランスファーゲートを設
けた第一次トランスファーゲート回路と、この第一次ト
ランスファーゲート回路に備えたトランスファーゲート
のうちの１つを選択し、この選択されたトランスファー
ゲートを通過する信号を第一次選択信号とするトランス
ファーゲート選択回路と、第一次トランスファーゲート
回路から出力された第一次選択信号を通過させるトラン
スファーゲートと、デフォルト値の周期からなるデフォ
ルト信号を通過させるトランスファーゲートとを備えた
第二次トランスファーゲート回路と、この第二次トラン
スファーゲート回路に設けた、デフォルト信号を通過さ
せるトランスファーゲートを強制的に選択して、デフォ
ルト信号を選択信号とする強制制御信号発生手段とを備
え、第一次選択信号又は選択信号のいずれかを出力する
構成としてある。
入力信号を通過させる複数のトランスファーゲートを設
けた第一次トランスファーゲート回路と、この第一次ト
ランスファーゲート回路に備えたトランスファーゲート
のうちの１つを選択し、この選択されたトランスファー
ゲートを通過する信号を第一次選択信号とするトランス
ファーゲート選択回路と、第一次トランスファーゲート
回路から出力された第一次選択信号を通過させるトラン
スファーゲートと、デフォルト値の周期からなるデフォ
ルト信号を通過させるトランスファーゲートとを備えた
第二次トランスファーゲート回路と、この第二次トラン
スファーゲート回路に設けた、デフォルト信号を通過さ
せるトランスファーゲートを強制的に選択して、デフォ
ルト信号を選択信号とする強制制御信号発生手段とを備
え、第一次選択信号又は選択信号のいずれかを出力する
構成としてある。
【００２０】このような構成によれば、複数の入力信号
に対応して、選択信号を選択することができるととも
に、ヒューズ切断後において、タイマー周期をデフォル
トの値に戻すことができる。
に対応して、選択信号を選択することができるととも
に、ヒューズ切断後において、タイマー周期をデフォル
トの値に戻すことができる。
【００２１】また、請求項４によれば、強制制御信号発
生手段が、ボンディングオプション回路を備えた構成と
してある。このような構成によれば、タイマー周期変更
用ヒューズが切断された後であっても、組立工程におい
てボンディングオプション回路から出力される信号によ
り、タイマー周期をデフォルト値に戻すことができる。
したがって、デバイスに求められるｔＲＥＦを短くする
ことができるとともに、このデバイスをＮｏｒｍａｌ
Ｐｏｗｅｒ品とすることが可能となる。
生手段が、ボンディングオプション回路を備えた構成と
してある。このような構成によれば、タイマー周期変更
用ヒューズが切断された後であっても、組立工程におい
てボンディングオプション回路から出力される信号によ
り、タイマー周期をデフォルト値に戻すことができる。
したがって、デバイスに求められるｔＲＥＦを短くする
ことができるとともに、このデバイスをＮｏｒｍａｌ
Ｐｏｗｅｒ品とすることが可能となる。
【００２２】また、請求項５によれば、強制制御信号発
生手段が、ヒューズを備えた構成としてある。このよう
な構成によれば、タイマー周期変更用ヒューズ切断後で
あっても、強制制御信号発生用のヒューズにより強制制
御信号を発生させることによって、タイマー周期をデフ
ォルト値に戻すことができる。したがって、強制制御信
号発生手段にボンディングオプション回路を備えた場合
と同じ効果を得ることができる。
生手段が、ヒューズを備えた構成としてある。このよう
な構成によれば、タイマー周期変更用ヒューズ切断後で
あっても、強制制御信号発生用のヒューズにより強制制
御信号を発生させることによって、タイマー周期をデフ
ォルト値に戻すことができる。したがって、強制制御信
号発生手段にボンディングオプション回路を備えた場合
と同じ効果を得ることができる。
【００２３】また、請求項６によれば、高周期信号及び
デフォルト信号のうちの１つを選択信号として出力する
請求項１、２、３、４又は５記載の周期選択回路を有
し、一定の周期の基本信号を出力する発振回路と、この
発振回路から出力された基本信号を、この基本信号の周
期の整数倍の周期からなる高周期信号に変換して周期選
択回路に出力する周期変換回路と、周期選択回路から出
力される選択信号を入力してセルフリフレッシュ動作を
行うセルフリフレッシュ回路とを設けた構成としてあ
る。
デフォルト信号のうちの１つを選択信号として出力する
請求項１、２、３、４又は５記載の周期選択回路を有
し、一定の周期の基本信号を出力する発振回路と、この
発振回路から出力された基本信号を、この基本信号の周
期の整数倍の周期からなる高周期信号に変換して周期選
択回路に出力する周期変換回路と、周期選択回路から出
力される選択信号を入力してセルフリフレッシュ動作を
行うセルフリフレッシュ回路とを設けた構成としてあ
る。
【００２４】このような構成によれば、周期選択回路に
より周期信号を選択し、この選択された信号をセルフリ
フレッシュ回路に送信することができる。そして、ヒュ
ーズ切断後において、タイマー周期をデフォルトの値に
戻すこととともに、この半導体記憶装置をＮｏｒｍａｌ
Ｐｏｗｅｒ品として救済することができる。
より周期信号を選択し、この選択された信号をセルフリ
フレッシュ回路に送信することができる。そして、ヒュ
ーズ切断後において、タイマー周期をデフォルトの値に
戻すこととともに、この半導体記憶装置をＮｏｒｍａｌ
Ｐｏｗｅｒ品として救済することができる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。 ［第一実施形態］まず、本発明の周期選択回路の第一実
施形態について、図１を参照して説明する。図１は、第
一実施形態の構成を示す構成図である。
て、図面を参照して説明する。 ［第一実施形態］まず、本発明の周期選択回路の第一実
施形態について、図１を参照して説明する。図１は、第
一実施形態の構成を示す構成図である。
【００２６】同図に示すように、周期選択回路１００
は、トランスファーゲート回路１１０と、トランスファ
ーゲート選択回路１２０とを備えている。ここで、トラ
ンスファーゲート回路１１０は、デフォルト値の周期か
らなるデフォルト信号Ｓ１を通過させるトランスファー
ゲートＴＧｘと、入力信号Ｓ２を通過させるトランスフ
ァーゲートＴＧａと、ＮＡＮＤ回路１１１と、インバー
タ１１２とを備えている。
は、トランスファーゲート回路１１０と、トランスファ
ーゲート選択回路１２０とを備えている。ここで、トラ
ンスファーゲート回路１１０は、デフォルト値の周期か
らなるデフォルト信号Ｓ１を通過させるトランスファー
ゲートＴＧｘと、入力信号Ｓ２を通過させるトランスフ
ァーゲートＴＧａと、ＮＡＮＤ回路１１１と、インバー
タ１１２とを備えている。
【００２７】また、トランスファーゲート選択回路１２
０は、リフレッシュ信号を決定するヒューズ１２１と、
このトランスファーゲート選択回路１２０の出力のレベ
ルを維持するコンデンサ１２２と、ヒューズ１２１が切
断されたときの出力のレベルを維持するＮ−ＭＯＳトラ
ンジスタ１２３と、選択回路出力信号Ｓ３を出力するイ
ンバータ１２４とを備えている。さらに、周期選択回路
１００は、周期選択回路１００の出力信号Ｓ４をデフォ
ルト信号Ｓ１と同じ周期の信号とするための強制制御信
号Ｓ５を発生させる強制制御信号発生手段２００を接続
している。
０は、リフレッシュ信号を決定するヒューズ１２１と、
このトランスファーゲート選択回路１２０の出力のレベ
ルを維持するコンデンサ１２２と、ヒューズ１２１が切
断されたときの出力のレベルを維持するＮ−ＭＯＳトラ
ンジスタ１２３と、選択回路出力信号Ｓ３を出力するイ
ンバータ１２４とを備えている。さらに、周期選択回路
１００は、周期選択回路１００の出力信号Ｓ４をデフォ
ルト信号Ｓ１と同じ周期の信号とするための強制制御信
号Ｓ５を発生させる強制制御信号発生手段２００を接続
している。
【００２８】ここで、トランスファーゲートＴＧｘ及び
ＴＧａは、Ｎ−ＭＯＳトランジスタとＰ−ＭＯＳトラン
ジスタとを並列に組み合わせたもので、伝送ゲート、ア
ナログスイッチともいう。また、強制制御信号発生手段
２００は、図示していないが、ボンディングオプション
回路を備えることができる。
ＴＧａは、Ｎ−ＭＯＳトランジスタとＰ−ＭＯＳトラン
ジスタとを並列に組み合わせたもので、伝送ゲート、ア
ナログスイッチともいう。また、強制制御信号発生手段
２００は、図示していないが、ボンディングオプション
回路を備えることができる。
【００２９】このボンディングオプション回路は、ＤＲ
ＡＭにおける多種多様な仕様に対応するために、組立工
程において、チップのＧＮＤ／Ｖｃｃに、その仕様を決
定するパッドをボンディングする回路である。このボン
ディングオプション回路を強制制御信号発生手段２００
に備えることにより、ヒューズ１２１が切断された後で
あっても、ボンディング方法の変更にともなって強制制
御信号Ｓ５を出力することによって、タイマー周期を変
更することができる。
ＡＭにおける多種多様な仕様に対応するために、組立工
程において、チップのＧＮＤ／Ｖｃｃに、その仕様を決
定するパッドをボンディングする回路である。このボン
ディングオプション回路を強制制御信号発生手段２００
に備えることにより、ヒューズ１２１が切断された後で
あっても、ボンディング方法の変更にともなって強制制
御信号Ｓ５を出力することによって、タイマー周期を変
更することができる。
【００３０】また、強制制御信号発生手段２００は、図
示していないが、強制制御信号Ｓ５を発生させる強制信
号発生ヒューズを備えることができる。この強制信号発
生ヒューズの切断は、トランスファーゲート選択回路１
２０内のヒューズ１２１が切断された後の組立工程又は
検査工程において、タイマー周期の変更が必要な場合
に、その切断のためのレーザ光を制御することにより行
うことができる。
示していないが、強制制御信号Ｓ５を発生させる強制信
号発生ヒューズを備えることができる。この強制信号発
生ヒューズの切断は、トランスファーゲート選択回路１
２０内のヒューズ１２１が切断された後の組立工程又は
検査工程において、タイマー周期の変更が必要な場合
に、その切断のためのレーザ光を制御することにより行
うことができる。
【００３１】このように強制信号発生ヒューズを備えた
強制制御信号発生手段２００から出力される強制制御信
号Ｓ５は、通常「Ｈ」となり、強制信号発生ヒューズが
切断されたときに「Ｌ」となる。そして、「Ｌ」の強制
制御信号Ｓ５が出力されると、トランスファーゲート回
路１１０において、デフォルト信号Ｓ１が通過するトラ
ンスファーゲートＴＧｘが選択され、周期選択回路１０
０の出力信号Ｓ４はデフォルト信号Ｓ１と同一の周期と
なる。
強制制御信号発生手段２００から出力される強制制御信
号Ｓ５は、通常「Ｈ」となり、強制信号発生ヒューズが
切断されたときに「Ｌ」となる。そして、「Ｌ」の強制
制御信号Ｓ５が出力されると、トランスファーゲート回
路１１０において、デフォルト信号Ｓ１が通過するトラ
ンスファーゲートＴＧｘが選択され、周期選択回路１０
０の出力信号Ｓ４はデフォルト信号Ｓ１と同一の周期と
なる。
【００３２】このように、強制制御信号発生手段２００
に強制信号発生ヒューズを備えることにより、トランス
ファーゲート選択回路１２０内のヒューズ１２１が切断
された後であっても、タイマー周期の変更を行うことが
できる。
に強制信号発生ヒューズを備えることにより、トランス
ファーゲート選択回路１２０内のヒューズ１２１が切断
された後であっても、タイマー周期の変更を行うことが
できる。
【００３３】次に、本実施形態の動作について図１を参
照して説明する。まず、トランスファーゲート選択回路
１２０の内部の動作について説明する。このトランスフ
ァーゲート選択回路１２０において、ヒューズ１２１が
切断されていないときは、Ｎ−ＭＯＳトランジスタのソ
ース節点である節点ＡはＶｃｃと接続されているため
「Ｈ」となる。よって、選択回路出力信号Ｓ３は、イン
バータ１２４により反転されて「Ｌ」となる。なお、こ
の場合、節点Ａにおける値は保証されており、特にこの
値をラッチしておかなくても問題はない。
照して説明する。まず、トランスファーゲート選択回路
１２０の内部の動作について説明する。このトランスフ
ァーゲート選択回路１２０において、ヒューズ１２１が
切断されていないときは、Ｎ−ＭＯＳトランジスタのソ
ース節点である節点ＡはＶｃｃと接続されているため
「Ｈ」となる。よって、選択回路出力信号Ｓ３は、イン
バータ１２４により反転されて「Ｌ」となる。なお、こ
の場合、節点Ａにおける値は保証されており、特にこの
値をラッチしておかなくても問題はない。
【００３４】一方、ヒューズ１２１が切断されたとき
は、節点Ａはフローティングとなっているため「Ｌ」と
なり、値の保証ができない。この場合、電源投入時で
は、コンデンサ１２２により、ＧＮＤ側の値に引き寄せ
られるが、この時に値の保持を行わなければ、いずれな
んらかの動作ノイズを受け、誤動作を引き起こす危険性
がある。このことから、Ｎ−ＭＯＳトランジスタ１２３
は、ヒューズ１２１が切断されている場合の節点Ａの電
位のレベルを保証して、その危険性を回避する。こうし
て、ヒューズ１２１が切断されたときは、選択回路出力
信号Ｓ３は、「Ｈ」となる。
は、節点Ａはフローティングとなっているため「Ｌ」と
なり、値の保証ができない。この場合、電源投入時で
は、コンデンサ１２２により、ＧＮＤ側の値に引き寄せ
られるが、この時に値の保持を行わなければ、いずれな
んらかの動作ノイズを受け、誤動作を引き起こす危険性
がある。このことから、Ｎ−ＭＯＳトランジスタ１２３
は、ヒューズ１２１が切断されている場合の節点Ａの電
位のレベルを保証して、その危険性を回避する。こうし
て、ヒューズ１２１が切断されたときは、選択回路出力
信号Ｓ３は、「Ｈ」となる。
【００３５】次に、周期選択回路１００の内部の動作に
ついて説明する。まず、トランスファーゲート回路１１
０において、トランスファーゲートＴＧｘは、デフォル
ト値の周期からなるデフォルト信号Ｓ１が入力される。
また、トランスファーゲートＴＧａは、ある周期からな
る入力信号Ｓ２が入力される。そして、強制制御信号発
生手段２００から出力される強制制御信号Ｓ５は通常
「Ｈ」である。
ついて説明する。まず、トランスファーゲート回路１１
０において、トランスファーゲートＴＧｘは、デフォル
ト値の周期からなるデフォルト信号Ｓ１が入力される。
また、トランスファーゲートＴＧａは、ある周期からな
る入力信号Ｓ２が入力される。そして、強制制御信号発
生手段２００から出力される強制制御信号Ｓ５は通常
「Ｈ」である。
【００３６】ここで、トランスファーゲート選択回路１
２０中のヒューズ１２１が切断されていない場合は、ト
ランスファーゲート選択回路１２０から「Ｌ」の選択回
路出力信号Ｓ３が出力される。この選択回路出力信号Ｓ
３は、トランスファーゲート回路１１０において、ＮＡ
ＮＤ回路１１１及びインバータ１１２を介して、トラン
スファーゲートＴＧｘとＴＧａに受信される。この受信
により、これらトランスファーゲートＴＧｘ及びＴＧａ
のうちＴＧｘが選択される。
２０中のヒューズ１２１が切断されていない場合は、ト
ランスファーゲート選択回路１２０から「Ｌ」の選択回
路出力信号Ｓ３が出力される。この選択回路出力信号Ｓ
３は、トランスファーゲート回路１１０において、ＮＡ
ＮＤ回路１１１及びインバータ１１２を介して、トラン
スファーゲートＴＧｘとＴＧａに受信される。この受信
により、これらトランスファーゲートＴＧｘ及びＴＧａ
のうちＴＧｘが選択される。
【００３７】一方、ヒューズ１２１が切断された場合、
トランスファーゲート選択回路１２０は、「Ｈ」の選択
回路出力信号Ｓ３を出力し、トランスファーゲート回路
１１０において、トランスファーゲートＴＧｘとＴＧａ
のうちＴＧａが選択される。そして、トランスファーゲ
ートＴＧｘが選択されたときは、周期選択回路１００の
出力信号Ｓ４はデフォルト信号Ｓ１と同一の周期にな
る。一方、トランスファーゲートＴＧａが選択されたと
きは、出力信号Ｓ４の周期は、入力信号Ｓ２と同一の周
期となる。
トランスファーゲート選択回路１２０は、「Ｈ」の選択
回路出力信号Ｓ３を出力し、トランスファーゲート回路
１１０において、トランスファーゲートＴＧｘとＴＧａ
のうちＴＧａが選択される。そして、トランスファーゲ
ートＴＧｘが選択されたときは、周期選択回路１００の
出力信号Ｓ４はデフォルト信号Ｓ１と同一の周期にな
る。一方、トランスファーゲートＴＧａが選択されたと
きは、出力信号Ｓ４の周期は、入力信号Ｓ２と同一の周
期となる。
【００３８】その後、強制制御信号発生手段２００から
「Ｌ」の強制制御信号Ｓ５が出力された場合は、ヒュー
ズ１２１が切断されているかに関係なくトランスファー
ゲートＴＧｘが選択され、出力信号Ｓ４の周期は、デフ
ォルト信号Ｓ１と同一の周期となる。
「Ｌ」の強制制御信号Ｓ５が出力された場合は、ヒュー
ズ１２１が切断されているかに関係なくトランスファー
ゲートＴＧｘが選択され、出力信号Ｓ４の周期は、デフ
ォルト信号Ｓ１と同一の周期となる。
【００３９】このように、タイマー周期変更用のヒュー
ズ１２１の切断により、タイマー周期を選択することが
できる。そして、強制制御信号発生手段２００などを備
えた構成とすることにより、ヒューズ１２１が切断され
た後であっても、組立工程において、ボンディング方法
の変更にともなって、タイマー周期をデフォルト値に戻
すことができる。したがって、ｔＲＥＦを短くできると
ともに、このデバイスをＮｏｒｍａｌ Ｐｏｗｅｒ品と
して救済することが可能となる。
ズ１２１の切断により、タイマー周期を選択することが
できる。そして、強制制御信号発生手段２００などを備
えた構成とすることにより、ヒューズ１２１が切断され
た後であっても、組立工程において、ボンディング方法
の変更にともなって、タイマー周期をデフォルト値に戻
すことができる。したがって、ｔＲＥＦを短くできると
ともに、このデバイスをＮｏｒｍａｌ Ｐｏｗｅｒ品と
して救済することが可能となる。
【００４０】［第二実施形態］次に、本発明の周期選択
回路の第二実施形態について、図２を参照して説明す
る。図２は、第二実施形態の周期選択回路の構成を示す
構成図である。なお、同図について、図１の構成成分と
同一のものについては、符号を同一にして、その詳細な
説明を省略する。
回路の第二実施形態について、図２を参照して説明す
る。図２は、第二実施形態の周期選択回路の構成を示す
構成図である。なお、同図について、図１の構成成分と
同一のものについては、符号を同一にして、その詳細な
説明を省略する。
【００４１】図２に示すように、周期選択回路１００
は、トランスファーゲート回路１１０と、トランスファ
ーゲート選択回路１２０とを備えている。ここで、トラ
ンスファーゲート回路１１０は、デフォルト信号Ｓ１を
通過させるトランスファーゲートＴＧｘと、２以上の入
力信号（Ｓ２ａ及びＳ２ｂ）のそれぞれを個別に通過さ
せる２以上のトランスファーゲートＴＧ（ＴＧａ及びＴ
Ｇｂ）と、ＮＡＮＤ回路１１１と、インバータ１１２
と、２以上の入力信号（Ｓ２ａ及びＳ２ｂ）のうちの１
つを選択する入力信号切替手段１１３ａ及び１１３ｂと
を備えている。
は、トランスファーゲート回路１１０と、トランスファ
ーゲート選択回路１２０とを備えている。ここで、トラ
ンスファーゲート回路１１０は、デフォルト信号Ｓ１を
通過させるトランスファーゲートＴＧｘと、２以上の入
力信号（Ｓ２ａ及びＳ２ｂ）のそれぞれを個別に通過さ
せる２以上のトランスファーゲートＴＧ（ＴＧａ及びＴ
Ｇｂ）と、ＮＡＮＤ回路１１１と、インバータ１１２
と、２以上の入力信号（Ｓ２ａ及びＳ２ｂ）のうちの１
つを選択する入力信号切替手段１１３ａ及び１１３ｂと
を備えている。
【００４２】また、周期選択回路１００は、デフォルト
信号Ｓ１を通過させるトランスファーゲートＴＧｘを選
択するための強制制御信号Ｓ５を出力する強制制御信号
発生回路２００を接続している。なお、図２において
は、トランスファーゲートＴＧを二個（ＴＧａ及びＴＧ
ｂ）備えているが、二個に限るものではない。ただし、
ここでは説明の便宜上、トランスファーゲートＴＧを二
個備えた場合について説明する。
信号Ｓ１を通過させるトランスファーゲートＴＧｘを選
択するための強制制御信号Ｓ５を出力する強制制御信号
発生回路２００を接続している。なお、図２において
は、トランスファーゲートＴＧを二個（ＴＧａ及びＴＧ
ｂ）備えているが、二個に限るものではない。ただし、
ここでは説明の便宜上、トランスファーゲートＴＧを二
個備えた場合について説明する。
【００４３】ここで、入力信号切替手段１１３ａ及び１
１３ｂとは、トランスファーゲートＴＧｘ以外を選択す
る場合に、トランスファーゲートＴＧａ及びＴＧｂのう
ちの１つを選択する手段をいう。この選択は、入力信号
切替手段１１３ａ及び１１３ｂが、予備ウェハーテスト
において、リフレッシュ動作を行うセルフリフレッシュ
回路などに連動して行われ、該周期選択回路１００に入
力された高周期信号を順次選択していく。
１３ｂとは、トランスファーゲートＴＧｘ以外を選択す
る場合に、トランスファーゲートＴＧａ及びＴＧｂのう
ちの１つを選択する手段をいう。この選択は、入力信号
切替手段１１３ａ及び１１３ｂが、予備ウェハーテスト
において、リフレッシュ動作を行うセルフリフレッシュ
回路などに連動して行われ、該周期選択回路１００に入
力された高周期信号を順次選択していく。
【００４４】そして、トランスファーゲート選択回路１
２０又は強制制御信号発生手段２００により、トランス
ファーゲートＴＧｘが選択された場合は、トランスファ
ーゲートＴＧａ及びＴＧｂに同じ信号を送信して、これ
らトランスファーゲートＴＧａ及びＴＧｂが双方とも選
択されないようにする。
２０又は強制制御信号発生手段２００により、トランス
ファーゲートＴＧｘが選択された場合は、トランスファ
ーゲートＴＧａ及びＴＧｂに同じ信号を送信して、これ
らトランスファーゲートＴＧａ及びＴＧｂが双方とも選
択されないようにする。
【００４５】次に、本実施形態の動作について、図２を
参照して説明する。まず、強制制御信号発生手段２００
から出力される強制制御信号Ｓ５は通常「Ｈ」である。
そして、トランスファーゲート選択回路１２０内のヒュ
ーズ１２１が切断されていないときは、トランスファー
ゲート選択回路１２０から「Ｌ」の選択回路出力信号Ｓ
３が出力される。この選択回路出力信号Ｓ３は、ＮＡＮ
Ｄ回路１１１及びインバータ１１２を介してトランスフ
ァーゲートＴＧｘ及び入力信号切替手段１１３ａ並びに
１１３ｂに送信される。
参照して説明する。まず、強制制御信号発生手段２００
から出力される強制制御信号Ｓ５は通常「Ｈ」である。
そして、トランスファーゲート選択回路１２０内のヒュ
ーズ１２１が切断されていないときは、トランスファー
ゲート選択回路１２０から「Ｌ」の選択回路出力信号Ｓ
３が出力される。この選択回路出力信号Ｓ３は、ＮＡＮ
Ｄ回路１１１及びインバータ１１２を介してトランスフ
ァーゲートＴＧｘ及び入力信号切替手段１１３ａ並びに
１１３ｂに送信される。
【００４６】この場合、選択回路出力信号Ｓ３は「Ｌ」
であるので、トランスファーゲートＴＧｘが選択され
る。つまり、出力信号Ｓ４の周期は、デフォルト信号Ｓ
１と同一の周期となる。一方、この選択回路出力信号Ｓ
３を受信した入力信号切替手段１１３ａ及び１１３ｂ
は、トランスファーゲートＴＧａ及びＴＧｂの双方に同
一の信号を送信する。これにより、トランスファーゲー
トＴＧａ及びＴＧｂは双方とも選択されない。
であるので、トランスファーゲートＴＧｘが選択され
る。つまり、出力信号Ｓ４の周期は、デフォルト信号Ｓ
１と同一の周期となる。一方、この選択回路出力信号Ｓ
３を受信した入力信号切替手段１１３ａ及び１１３ｂ
は、トランスファーゲートＴＧａ及びＴＧｂの双方に同
一の信号を送信する。これにより、トランスファーゲー
トＴＧａ及びＴＧｂは双方とも選択されない。
【００４７】そして、トランスファーゲート選択回路１
２０内のヒューズ１２１が切断されたときは、選択回路
出力信号Ｓ３は「Ｈ」となる。したがって、この選択回
路出力信号Ｓ３を受信した入力信号切替手段１１３ａ及
び１１３ｂはヒューズ１２１が切断された時点において
選択されていたトランスファーゲートＴＧａ又はＴＧｂ
を選択する。このことから、出力信号Ｓ４の周期は、ト
ランスファーゲートＴＧａ又はＴＧｂのうち選択された
トランスファーゲートＴＧを通過する入力信号Ｓ２ａ又
はＳ２ｂと同一の周期となる。なお、この場合、トラン
スファーゲートＴＧｘは選択されない。
２０内のヒューズ１２１が切断されたときは、選択回路
出力信号Ｓ３は「Ｈ」となる。したがって、この選択回
路出力信号Ｓ３を受信した入力信号切替手段１１３ａ及
び１１３ｂはヒューズ１２１が切断された時点において
選択されていたトランスファーゲートＴＧａ又はＴＧｂ
を選択する。このことから、出力信号Ｓ４の周期は、ト
ランスファーゲートＴＧａ又はＴＧｂのうち選択された
トランスファーゲートＴＧを通過する入力信号Ｓ２ａ又
はＳ２ｂと同一の周期となる。なお、この場合、トラン
スファーゲートＴＧｘは選択されない。
【００４８】さらに、強制制御信号発生手段２００から
「Ｌ」の強制制御信号Ｓ５が出力されたときは、トラン
スファーゲートＴＧｘが選択される。したがって、入力
信号切替手段１１３ａ及び１１３ｂは、トランスファー
ゲートＴＧａ及びＴＧｂの双方に同一の信号を送信し
て、これらトランスファーゲートＴＧａ及びＴＧｂが選
択されないようにする。このときの出力信号Ｓ４の周期
はデフォルト信号Ｓ１と同一の周期となる。
「Ｌ」の強制制御信号Ｓ５が出力されたときは、トラン
スファーゲートＴＧｘが選択される。したがって、入力
信号切替手段１１３ａ及び１１３ｂは、トランスファー
ゲートＴＧａ及びＴＧｂの双方に同一の信号を送信し
て、これらトランスファーゲートＴＧａ及びＴＧｂが選
択されないようにする。このときの出力信号Ｓ４の周期
はデフォルト信号Ｓ１と同一の周期となる。
【００４９】このように、複数のトランスファーゲート
ＴＧを備える構成によれば、複数の入力信号から選択す
ることができるとともに、ヒューズ１２１が切断された
後にタイマー周期をデフォルトの値に戻すことができ
る。
ＴＧを備える構成によれば、複数の入力信号から選択す
ることができるとともに、ヒューズ１２１が切断された
後にタイマー周期をデフォルトの値に戻すことができ
る。
【００５０】［第三実施形態］次に、本発明の周期選択
回路の第三実施形態について、図３を参照して説明す
る。図３は、第三実施形態の周期選択回路の構成を示す
構成図である。なお、同図については、図１と同一の構
成成分については、同一の符号を付して、その詳細な説
明を省略する。
回路の第三実施形態について、図３を参照して説明す
る。図３は、第三実施形態の周期選択回路の構成を示す
構成図である。なお、同図については、図１と同一の構
成成分については、同一の符号を付して、その詳細な説
明を省略する。
【００５１】図３に示すように、周期選択回路１００
は、トランスファーゲート選択回路１２０と、第一次ト
ランスファーゲート回路１３０と、第二次トランスファ
ーゲート回路１４０とを備えている。ここで、第一次ト
ランスファーゲート回路１３０は、入力信号Ｓ２ａを通
過させるトランスファーゲートＴＧａと、入力信号Ｓ２
ｂを通過させるトランスファーゲートＴＧｂと、トラン
スファーゲート選択回路１２０から送信された選択回路
出力信号Ｓ３を制御するインバータ１３１ａと、このイ
ンバータ１３１ａの出力を反転させて各トランスファー
ゲートＴＧａ及びＴＧｂに送信するインバータ１３１ｂ
とを備えている。
は、トランスファーゲート選択回路１２０と、第一次ト
ランスファーゲート回路１３０と、第二次トランスファ
ーゲート回路１４０とを備えている。ここで、第一次ト
ランスファーゲート回路１３０は、入力信号Ｓ２ａを通
過させるトランスファーゲートＴＧａと、入力信号Ｓ２
ｂを通過させるトランスファーゲートＴＧｂと、トラン
スファーゲート選択回路１２０から送信された選択回路
出力信号Ｓ３を制御するインバータ１３１ａと、このイ
ンバータ１３１ａの出力を反転させて各トランスファー
ゲートＴＧａ及びＴＧｂに送信するインバータ１３１ｂ
とを備えている。
【００５２】また、図３においては、第一次トランスフ
ァーゲート回路１３０の入力信号を２つ（Ｓ２ａ及びＳ
２ｂ）としているが、２つに限るものではない。その入
力信号が３つ以上ある場合は、図２のトランスファーゲ
ート回路１１０と同様の構成により実現可能である。
ァーゲート回路１３０の入力信号を２つ（Ｓ２ａ及びＳ
２ｂ）としているが、２つに限るものではない。その入
力信号が３つ以上ある場合は、図２のトランスファーゲ
ート回路１１０と同様の構成により実現可能である。
【００５３】また、第二次トランスファーゲート回路１
４０は、第一次トランスファーゲート回路１３０から出
力された第一次出力信号Ｓ６を通過させるトランスファ
ーゲートＴＧｗと、デフォルト信号Ｓ１を通過させるト
ランスファーゲートＴＧｘとを備えている。
４０は、第一次トランスファーゲート回路１３０から出
力された第一次出力信号Ｓ６を通過させるトランスファ
ーゲートＴＧｗと、デフォルト信号Ｓ１を通過させるト
ランスファーゲートＴＧｘとを備えている。
【００５４】また、周期選択回路１００は、周期選択回
路１００の出力信号Ｓ４をデフォルト信号Ｓ２と同じ周
期の信号とするための強制制御信号Ｓ５を発生させる強
制制御信号発生手段２００を接続している。このことか
ら、第二次トランスファーゲート回路１４０は、強制制
御信号発生手段２００から出力された強制制御信号Ｓ５
を制御するインバータ１４１を備えている。また、強制
制御信号発生手段２００は、ボンディングオプション回
路又は強制制御信号を発生するヒューズを備えることが
できる。
路１００の出力信号Ｓ４をデフォルト信号Ｓ２と同じ周
期の信号とするための強制制御信号Ｓ５を発生させる強
制制御信号発生手段２００を接続している。このことか
ら、第二次トランスファーゲート回路１４０は、強制制
御信号発生手段２００から出力された強制制御信号Ｓ５
を制御するインバータ１４１を備えている。また、強制
制御信号発生手段２００は、ボンディングオプション回
路又は強制制御信号を発生するヒューズを備えることが
できる。
【００５５】次に、本実施形態の動作について、図３を
参照して説明する。まず、トランスファーゲート選択回
路１２０において、ヒューズ１２１が切断されていない
場合は、「Ｌ」の選択回路出力信号Ｓ３が出力される。
参照して説明する。まず、トランスファーゲート選択回
路１２０において、ヒューズ１２１が切断されていない
場合は、「Ｌ」の選択回路出力信号Ｓ３が出力される。
【００５６】この選択回路出力信号Ｓ３は、第一次トラ
ンスファーゲート回路１３０において入力され、インバ
ータ１３１ａ及び１３１ｂを介して、トランスファーゲ
ートＴＧａ及びＴＧｂに送信される。ここで選択回路出
力信号Ｓ３は「Ｌ」であるので、トランスファーゲート
ＴＧａが選択される。したがって、第一次トランスファ
ーゲート回路１３０から出力される第一次出力信号Ｓ６
の周期は、このトランスファーゲートＴＧａを通過する
入力信号Ｓ２ａと同一の周期となる。
ンスファーゲート回路１３０において入力され、インバ
ータ１３１ａ及び１３１ｂを介して、トランスファーゲ
ートＴＧａ及びＴＧｂに送信される。ここで選択回路出
力信号Ｓ３は「Ｌ」であるので、トランスファーゲート
ＴＧａが選択される。したがって、第一次トランスファ
ーゲート回路１３０から出力される第一次出力信号Ｓ６
の周期は、このトランスファーゲートＴＧａを通過する
入力信号Ｓ２ａと同一の周期となる。
【００５７】一方、トランスファーゲート選択回路１２
０内のヒューズ１２１が切断された場合は、選択回路出
力信号Ｓ３は「Ｈ」となる。よって、第一次トランスフ
ァーゲート回路１３０においては、トランスファーゲー
トＴＧｂが選択され、第一次出力信号Ｓ６の周期はトラ
ンスファーゲートＴＧｂを通過する入力信号Ｓ２ｂと同
一の周期となる。
０内のヒューズ１２１が切断された場合は、選択回路出
力信号Ｓ３は「Ｈ」となる。よって、第一次トランスフ
ァーゲート回路１３０においては、トランスファーゲー
トＴＧｂが選択され、第一次出力信号Ｓ６の周期はトラ
ンスファーゲートＴＧｂを通過する入力信号Ｓ２ｂと同
一の周期となる。
【００５８】そして、第二次トランスファーゲート回路
１４０においては、第一次トランスファーゲート回路１
３０から出力された第一次出力信号Ｓ６がトランスファ
ーゲートＴＧｗに入力されるとともに、デフォルト信号
Ｓ１がトランスファーゲートＴＧｘに入力される。ここ
で、強制制御信号発生手段２００から出力される強制制
御信号Ｓ５は、通常「Ｈ」であり、インバータ１４１を
介してトランスファーゲートＴＧｗ及びＴＧｘに送信さ
れる。
１４０においては、第一次トランスファーゲート回路１
３０から出力された第一次出力信号Ｓ６がトランスファ
ーゲートＴＧｗに入力されるとともに、デフォルト信号
Ｓ１がトランスファーゲートＴＧｘに入力される。ここ
で、強制制御信号発生手段２００から出力される強制制
御信号Ｓ５は、通常「Ｈ」であり、インバータ１４１を
介してトランスファーゲートＴＧｗ及びＴＧｘに送信さ
れる。
【００５９】この送信された「Ｈ」の強制制御信号Ｓ５
を受信することにより、トランスファーゲートＴＧｗ及
びＴＧｘのうちのＴＧｗが選択され、周期選択回路１０
０の出力信号Ｓ４の周期は、第一次出力信号Ｓ６と同一
の周期となる。その後、強制制御信号発生手段２００か
ら「Ｌ」の強制制御信号Ｓ５が出力されたときは、トラ
ンスファーゲートＴＧｘが選択され、出力信号Ｓ４の周
期はデフォルト信号Ｓ１と同一の周期となる。
を受信することにより、トランスファーゲートＴＧｗ及
びＴＧｘのうちのＴＧｗが選択され、周期選択回路１０
０の出力信号Ｓ４の周期は、第一次出力信号Ｓ６と同一
の周期となる。その後、強制制御信号発生手段２００か
ら「Ｌ」の強制制御信号Ｓ５が出力されたときは、トラ
ンスファーゲートＴＧｘが選択され、出力信号Ｓ４の周
期はデフォルト信号Ｓ１と同一の周期となる。
【００６０】このように、トランスファーゲートＴＧを
第一次、第二次に分けて構成することにより、複数の入
力信号をトランスファーゲート選択回路１２０により選
択することができるとともに、ヒューズ１２１切断後に
タイマー周期をデフォルトの値に戻すことができる。
第一次、第二次に分けて構成することにより、複数の入
力信号をトランスファーゲート選択回路１２０により選
択することができるとともに、ヒューズ１２１切断後に
タイマー周期をデフォルトの値に戻すことができる。
【００６１】［半導体記憶装置］次に、本発明の周期選
択回路を用いた半導体記憶装置について、図４を参照し
て説明する。同図は本発明の半導体記憶装置の構成を示
す構成図である。
択回路を用いた半導体記憶装置について、図４を参照し
て説明する。同図は本発明の半導体記憶装置の構成を示
す構成図である。
【００６２】同図に示すように、半導体記憶装置１０
は、一定の周期の基本信号を出力する発振回路３００
と、この発振回路３００から出力された基本信号を入力
して、この基本信号の周期の整数倍の周期からなる高周
期信号を出力する周期変換回路４００と、この周期変換
回路４００から出力された高周期信号を入力するととも
に選択信号を出力する周期選択回路１００と、この周期
選択回路１００から出力された選択信号を入力してセル
フリフレッシュを行うセルフリフレッシュ回路５００と
により構成される。
は、一定の周期の基本信号を出力する発振回路３００
と、この発振回路３００から出力された基本信号を入力
して、この基本信号の周期の整数倍の周期からなる高周
期信号を出力する周期変換回路４００と、この周期変換
回路４００から出力された高周期信号を入力するととも
に選択信号を出力する周期選択回路１００と、この周期
選択回路１００から出力された選択信号を入力してセル
フリフレッシュを行うセルフリフレッシュ回路５００と
により構成される。
【００６３】ここで、周期選択回路１００は、上記第一
実施形態から第三実施形態において説明した周期選択回
路１００のうちのいずれか１つの実施形態により構成さ
れる。また、周期選択回路１００は、周期変換回路４０
０から出力された高周期信号である入力信号と、デフォ
ルト値の周期からなるデフォルト信号とを入力し、この
入力信号及びデフォルト信号のうちの一つを選択して、
選択信号である出力信号をセルフリフレッシュ回路５０
０に出力する。このとき、周期選択回路１００が入力す
る高周期信号は、１つであっても、２以上であってもよ
い。
実施形態から第三実施形態において説明した周期選択回
路１００のうちのいずれか１つの実施形態により構成さ
れる。また、周期選択回路１００は、周期変換回路４０
０から出力された高周期信号である入力信号と、デフォ
ルト値の周期からなるデフォルト信号とを入力し、この
入力信号及びデフォルト信号のうちの一つを選択して、
選択信号である出力信号をセルフリフレッシュ回路５０
０に出力する。このとき、周期選択回路１００が入力す
る高周期信号は、１つであっても、２以上であってもよ
い。
【００６４】このように、リフレッシュ動作を必要をす
る半導体記憶装置１０に周期選択回路１００を備えるこ
とにより、周期選択回路１００内のタイマー周期変換用
のヒューズ１２１が切断された後においても、ボンディ
ングオプション回路などから、信号を入力することによ
り、タイマー周期をデフォルトの値に戻すことができ
る。つまり、予備ウェハーテストにおいて不良品と認め
られた半導体記憶装置を、このデバイスのタイマー周期
をデフォルト値に戻すことにより、ＮｏｒｍａｌＰｏｗ
ｅｒ品として救済することができる。
る半導体記憶装置１０に周期選択回路１００を備えるこ
とにより、周期選択回路１００内のタイマー周期変換用
のヒューズ１２１が切断された後においても、ボンディ
ングオプション回路などから、信号を入力することによ
り、タイマー周期をデフォルトの値に戻すことができ
る。つまり、予備ウェハーテストにおいて不良品と認め
られた半導体記憶装置を、このデバイスのタイマー周期
をデフォルト値に戻すことにより、ＮｏｒｍａｌＰｏｗ
ｅｒ品として救済することができる。
【００６５】
【発明の効果】以上、詳細に説明したように、本発明の
周期選択回路によれば、ヒューズを切断するなどの手段
により、セルフリフレッシュのタイマー周期の調整が可
能な回路において、ボンディングオプション回路などか
ら出力される信号により、調整後のタイマー周期をデフ
ォルト値に戻すことができる。
周期選択回路によれば、ヒューズを切断するなどの手段
により、セルフリフレッシュのタイマー周期の調整が可
能な回路において、ボンディングオプション回路などか
ら出力される信号により、調整後のタイマー周期をデフ
ォルト値に戻すことができる。
【００６６】また、本発明の周期選択回路を用いた半導
体記憶装置によれば、タイマー周期変換用のヒューズが
切断された後に、周期選択回路を用いてタイマー周期を
デフォルト値に戻すことによって、予備ウェハーテスト
においてＬｏｗ Ｐｏｗｅｒ品に適さずに不良品と判断
されたデバイスについて、Ｎｏｒｍａｌ Ｐｏｗｅｒ品
として救済することを可能とする。
体記憶装置によれば、タイマー周期変換用のヒューズが
切断された後に、周期選択回路を用いてタイマー周期を
デフォルト値に戻すことによって、予備ウェハーテスト
においてＬｏｗ Ｐｏｗｅｒ品に適さずに不良品と判断
されたデバイスについて、Ｎｏｒｍａｌ Ｐｏｗｅｒ品
として救済することを可能とする。
【図１】本発明の第一実施形態の構成を示す構成図であ
る。
る。
【図２】本発明の第二実施形態の構成を示す構成図であ
る。
る。
【図３】本発明の第三実施形態の構成を示す構成図であ
る。
る。
【図４】本発明の周期選択回路を用いた半導体記憶装置
の構成を示す構成図である。
の構成を示す構成図である。
１０ 半導体記憶装置 １００ 周期選択回路 １１０ トランスファーゲート回路 １１１ ＮＡＮＤ回路 １１２ インバータ １１３ 入力信号切替手段 １２０ トランスファーゲート選択回路 １２１ ヒューズ １２２ コンデンサ １２３ Ｎ−ＭＯＳトランジスタ １２４ インバータ １３０ 第一次トランスファーゲート回路 １３１ インバータ １４０ 第二次トランスファーゲート回路 １４１ インバータ ２００ 強制制御信号発生手段 ３００ 発振回路 ４００ 周期変換回路 ５００ セルフリフレッシュ回路
Claims (6)
- 【請求項１】 入力信号を通過させるトランスファーゲ
ートと、デフォルト値の周期からなるデフォルト信号を
通過させるトランスファーゲートとを設けたトランスフ
ァーゲート回路と、 このトランスファーゲート回路に設けたトランスファー
ゲートのうちの一つを選択して、この選択されたトラン
スファーゲートを通過する信号を選択信号とするトラン
スファーゲート選択回路と、 前記トランスファーゲート回路に設けた、前記デフォル
ト信号を通過させるトランスファーゲートを強制的に選
択して、前記デフォルト信号を選択信号とする強制制御
信号発生手段とを備え、 前記選択信号のいずれかを出力することを特徴とする周
期選択回路。 - 【請求項２】 前記トランスファーゲート回路は、 それぞれ個別の入力信号を通過させる複数のトランスフ
ァーゲートと、 デフォルト値の周期からなるデフォルト信号を通過させ
る１つのトランスファーゲートとを備えていることを特
徴とする請求項１記載の周期選択回路。 - 【請求項３】 それぞれ個別の入力信号を通過させる複
数のトランスファーゲートを設けた第一次トランスファ
ーゲート回路と、 この第一次トランスファーゲート回路に備えたトランス
ファーゲートのうちの１つを選択し、この選択されたト
ランスファーゲートを通過する信号を第一次選択信号と
するトランスファーゲート選択回路と、 前記第一次トランスファーゲート回路から出力された第
一次選択信号を通過させるトランスファーゲートと、デ
フォルト値の周期からなるデフォルト信号を通過させる
トランスファーゲートとを備えた第二次トランスファー
ゲート回路と、この第二次トランスファーゲート回路に
設けた、前記デフォルト信号を通過させるトランスファ
ーゲートを強制的に選択して、前記デフォルト信号を選
択信号とする強制制御信号発生手段とを備え、 前記第一次選択信号又は前記選択信号のいずれかを出力
することを特徴とする周期選択回路。 - 【請求項４】 前記強制制御信号発生手段が、ボンディ
ングオプション回路を備えていることを特徴とする請求
項１、２又は３記載の周期選択回路。 - 【請求項５】 前記強制制御信号発生手段が、ヒューズ
を備えていることを特徴とする請求項１、２又は３記載
の周期選択回路。 - 【請求項６】 高周期信号及びデフォルト信号のうちの
１つを選択信号として出力する請求項１、２、３、４又
は５記載の周期選択回路を有し、 一定の周期の基本信号を出力する発振回路と、この発振
回路から出力された基本信号を、この基本信号の周期の
整数倍の周期からなる高周期信号に変換して前記周期選
択回路に出力する周期変換回路と、前記周期選択回路か
ら出力される選択信号を入力してセルフリフレッシュ動
作を行うセルフリフレッシュ回路とを設けたことを特徴
とする周期選択回路を用いた半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11221201A JP2001052477A (ja) | 1999-08-04 | 1999-08-04 | 周期選択回路及びこの周期選択回路を用いた半導体記憶装置 |
| US09/630,406 US6316963B1 (en) | 1999-08-04 | 2000-08-01 | Cycle selection circuit and semiconductor memory storage using the same |
| KR10-2000-0044937A KR100383882B1 (ko) | 1999-08-04 | 2000-08-02 | 주기선택회로 및 이를 이용한 반도체메모리저장장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11221201A JP2001052477A (ja) | 1999-08-04 | 1999-08-04 | 周期選択回路及びこの周期選択回路を用いた半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001052477A true JP2001052477A (ja) | 2001-02-23 |
Family
ID=16763064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11221201A Pending JP2001052477A (ja) | 1999-08-04 | 1999-08-04 | 周期選択回路及びこの周期選択回路を用いた半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6316963B1 (ja) |
| JP (1) | JP2001052477A (ja) |
| KR (1) | KR100383882B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100927662B1 (ko) * | 2002-08-08 | 2009-11-20 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제어 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100537200B1 (ko) * | 2004-06-30 | 2005-12-16 | 주식회사 하이닉스반도체 | 퓨즈 박스 및 이를 구비한 반도체 메모리 소자 및 그 세팅방법 |
| JP4584658B2 (ja) * | 2004-09-13 | 2010-11-24 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
| US8621324B2 (en) * | 2010-12-10 | 2013-12-31 | Qualcomm Incorporated | Embedded DRAM having low power self-correction capability |
| US9583219B2 (en) | 2014-09-27 | 2017-02-28 | Qualcomm Incorporated | Method and apparatus for in-system repair of memory in burst refresh |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH024011A (ja) * | 1988-06-21 | 1990-01-09 | Nec Corp | アナログスイッチ回路 |
| JPH05189960A (ja) | 1992-01-10 | 1993-07-30 | Sharp Corp | 半導体記憶装置 |
| US5600277A (en) * | 1995-05-09 | 1997-02-04 | Texas Instruments Incorporated | Apparatus and method for a NMOS redundancy fuse passgate circuit using a VPP supply |
| US5598114A (en) * | 1995-09-27 | 1997-01-28 | Intel Corporation | High speed reduced area multiplexer |
| JPH1131383A (ja) | 1997-07-08 | 1999-02-02 | Hitachi Ltd | 半導体記憶装置 |
-
1999
- 1999-08-04 JP JP11221201A patent/JP2001052477A/ja active Pending
-
2000
- 2000-08-01 US US09/630,406 patent/US6316963B1/en not_active Expired - Lifetime
- 2000-08-02 KR KR10-2000-0044937A patent/KR100383882B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100927662B1 (ko) * | 2002-08-08 | 2009-11-20 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제어 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010021193A (ko) | 2001-03-15 |
| KR100383882B1 (ko) | 2003-05-16 |
| US6316963B1 (en) | 2001-11-13 |
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