JP2001051958A - 多重プロセッサ多成分アーキテクチャのための統一メモリ管理システム - Google Patents

Abstract

(57)【要約】 【課題】 高性能のメモリ管理を行うことができる多重
プロセッサ多成分アーキテクチャのための統一メモリ管
理システムを提供する。 【解決手段】 多重プロセッサ・システム８は、ＤＳＰ
１０と、プロセッサ・ユニット（ＭＰＵ）２１と、コプ
ロセッサ３０と、ＤＭＡチヤンネル３１とを備えた、多
重プロセッシング・デバイスを有する。いくつかのデバ
イスは、外部共有メモリ２０にマップされた大きな仮想
アドレス・スペースでもってデバイス１０、２１、３
０、３１が動作することを可能にするＭＭＵ１９、３２
を有することができる。ＭＭＵ１９、３２は、外部共有
メモリ２０に関連する物理アドレスと仮想アドレスとの
間の変換を実行することができる。共有メモリ２０への
アクセスは、統一メモリ管理システムを用いて制御され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は全体的にいえば電子
回路に関する。さらに詳細に言えば、本発明はディジタ
ル信号プロセッサに関する。

【０００２】

【発明が解決しようとする課題】プロセッサのスピード
が増大しているにもかかわらず、ビデオ会議、ディジタ
ル・カメラのように新たに現れたアプリケーション、お
よびウエブ・ブラウジング(web browsing)のようなさら
に効率的なデータ通信を支援する無線通信における新規
の規格は新しいサービスを開始するであろう。したがっ
て、デバイスに対するＭＩＰＳおよび並行性能に対する
要求は異常に増大している。これらのアプリケーション
は分離したデバイスで実行することができるかも知れな
いし、または次の世代の携帯型通信機の中で一緒に組み
合わせて実行することができるかも知れない。これらの
アプリケーションに対して、消費電力が小さいこととリ
アルタイムの動作に対して呼び出し時間が短いことが重
要である。

【０００３】単一のＣＰＵにＤＳＰ機能を集積化するこ
とによって解決する方法は、ソフトウエアの開発に対し
て最も興味がある方法であるけれども、消費電力と特性
とに関して交換条件として得失の点で最良の解決法であ
るとは思われない。その代わりに、コプロセッサまたは
ハードウエア・アクセラレータおよびＤＭＡと共に、Ｍ
ＰＵ(micro-processor unit 、マイクロプロセッサ・ユ
ニット）や１個または複数個のＤＳＰ(digital signal
processor 、ディジタル信号プロセッサ）を備えた多成
分プロセッサを有する多重プロセッサ・アーキテクチャ
により大幅な利点が得られる。

【０００４】ＤＳＰの１つの欠点は、それらのＩ／Ｏ性
能である。ＤＳＰはそれを頼りにデータおよびプログラ
ムの情報を記憶する内部メモリを有するのが、典型的な
場合である。半導体の製造が改良されてＤＳＰの中に集
積できるメモリの量が増大してきているけれども、アプ
リケーションの複雑さは命令およびデータ・メモリに対
してさらに高い性能を要求する必要度が増大している。

【０００５】将来、ＤＳＰにより実行されるアプリケー
ションはさらに複雑になり、そして単一のシステムの中
で多数個のＤＳＰによって多重プロセッシングが行われ
るようになるであろう。ＤＳＰは多重でかつ同時発生の
アプリケーションを支援するように展開するであろう。
そのいくつかのアプリケーションでは特定のＤＳＰプラ
ットホームに対して専用ではなくて、インターネットの
ように世界的なネットワークからロードされるであろ
う。これらのＤＳＰプラットホームは、多数のアプリケ
ーションを計画するために、およびアプリケーションと
オペレーティング・システム・カーネルとの間の効率的
なメモリ・アクセスを共有および保護するようにメモリ
の管理を支援するために、ＲＴＯＳ(real time operati
ng system、リアルタイム・オペレーティング・システ
ム）から利益を得るであろう。

【０００６】したがって、高性能のメモリ管理を行うこ
とができるＤＳＰが要請されている。

【０００７】

【課題を解決するための手段】本発明のプロセッシング
・システムは、共有メモリと、前記共有メモリへのアク
セスを制御するためのそれぞれのメモリ管理ユニットを
有する複数個のプロセッシング・デバイスを有する。世
界的な統一メモリ管理システムは、前記メモリ管理ユニ
ットによって前記共有メモリへのアクセスを制御する。

【０００８】本発明により先行技術を越える大幅な利点
が得られ、独立なタスクとマイクロプロセッサに通常に
用いられるのと同じレベルのメモリ保護とが実行される
直線状メモリ・スペースを備えた、ＤＳＰ、コプロセッ
サおよびＤＭＡチヤンネルのようなプロセッシング・デ
バイスが得られる。仮想アドレスから物理アドレスへの
変換を制御して、マスタ・プロセッシング・ユニットで
動作する統一メモリ管理システムは、多重プロセッサ・
システムの中の１個または複数個のプロセッシング・デ
バイスの動作をさらに効率的に制御することができる。

【０００９】

【発明の実施の形態】添付図面を参照しての下記説明に
より、本発明およびその利点をさらに完全に理解するこ
とができる。

【００１０】本発明は図１〜図８を参照することにより
最もよく理解することができる。これらの図面において
同等のエレメントには同等の参照番号が付されている。

【００１１】図１ａは、ＤＳＰ、コプロセッサおよびマ
イクロプロセッシング・ユニットを用いた改良されたア
ーキテクチャを有するコンピューティング・デバイスの
ブロック線図の全体図である。この実施例では、ＤＳＰ
１０はプロセッシング・コア１２およびローカル・メモ
リ１４に結合された複数個のバス１３を有する。ローカ
ル・メモリ１４は、命令メモリ１６（ＲＡＭ／ＲＯＭ１
６ａおよび／またはキャッシュ１６ｂ）と一緒にデータ
・メモリ（ＲＡＭ１５ａおよび／またはデータ・キャッ
シュ１５ｂ）を有する。ＭＭＵ(memory management uni
t 、メモリ管理ユニット）１９を有する外部メモリ・イ
ンタフェース１８がバス１３に結合され、そして外部バ
スおよびメモリ制御装置２２を通して外部物理メモリ２
０に結合される。

【００１２】ＤＳＰ１０の外部の１個または複数個の他
のプロセッシング・ユニット（ＭＰＵ）２１はまた、外
部バスおよびメモリ制御装置２２を通してメモリ２０に
結合される。プロセッサ・ユニット２１は他のタスクの
中で、デバイス８のソフトウアおよびハードウエアを管
理するオペレーティング・システム（ＯＳ）を実行す
る。このオペレーティング・システムはプロセッサ・ユ
ニット２１により、下記で詳細に説明されるように、Ｍ
ＭＵ１９のアスペクトを制御して物理アドレス変換およ
びメモリ保護を論理的に制御することができる統一メモ
リ管理システムを有する。プロセッシング・ユニット２
１は、コア２３と、命令キャッシュ２４と、データ・キ
ャッシュ２５と、命令メモリ管理ユニット（ＭＭＵ）２
６と、データ・メモリ管理ユニット（ＭＭＵ）２７とを
有する。

【００１３】システム８の中にはまた、１個または複数
個のコプロセッサ３０およびＤＭＡチヤンネル３１が存
在する。コプロセッサ３０およびＤＭＡチヤンネル３１
のおのおのは、バスおよびメモリ制御装置２２を通して
外部共有メモリ２０とのインタフェースであるＭＭＵ３
２を有する。ＤＰＳ１０の場合のように、オペレーティ
ング・システムの統一メモリ管理システムは、それぞれ
のデバイスに関連するＭＭＵ３２の物理アドレス変換お
よびメモリ保護の特徴を制御する。

【００１４】動作の際には、ＤＰＳのプロセッサ・コア
１２を任意に設計することができる。典型的な場合に
は、ＤＰＳのプロセッサ・コアは高速のマルチプライヤ
・アクミュレータ回路(multiplier accumulator circui
t)（通常は「ＭＡＣ」と呼ばれる）の役割を果たす。ロ
ーカル・メモリ１４は、ＤＰＳの動作に用いられるデー
タおよび命令を記憶する。例示された実施例では、高速
アクセスのためのその仮想アドレシングに基づく直接の
アドレス・デコーディングを用いて、プロセシング・コ
ア１２がローカル・メモリ１４を直接にアドレスするこ
とができる。ローカル・メモリ１５ａ／１６ａまたはキ
ャッシュ１５ｂ／１６ｂの中からまたは中にプログラム
およびデータの情報を効率的に検索および記憶するよう
に、バス構造体が設計される。けれども、異なるバス構
造体をまた用いることができる。またはそれとは異なっ
て、ＭＭＵを通してローカル・メモリ１４をアドレスす
ることができるであろう。ただしこの場合には、ローカ
ル・メモリ・アクセスのスピードが減少するであろう。

【００１５】外部メモリ・インタフェース１８は、外部
メモリ２０をアクセスするために仮想アドレシングを利
用する性能を有するＤＰＳ１０のプロセッシング・コア
１２を備えている。ＤＰＳコア１２はＭＭＵ１９を通し
て外部メモリにアクセスする。ＤＰＳは典型的には、命
令を検索するためにおよびオペランドを検索および記憶
するために、命令サイクル当たりに１個または複数個の
計算を実行する１個または複数個のアドレス発生ユニッ
ト（ＡＧＵ、address generation unit）を有する。

【００１６】仮想アドレシングを利用する性能は、ＤＰ
Ｓの機能度を大幅に増加する。特に、ＤＰＳはタスク保
護環境の中で独立なタスクを実行することができる。直
線状の（連続した）メモリ・スペースをそれぞれのタス
クに割り当てることができ、それでこのタスクのおのお
のがシステムの中で実行される唯一のタスクであるとい
う勘違いを与える。大部分のソフトウエアは第３のグル
ープによって書かれるだろうから、そしてこの第３のグ
ループは他のアプリケーションを知らないだろうから、
これは将来のシステムにおける重要な点である。ＭＭＵ
１８によりまた、ＤＰＳ１０のアドレシング範囲を２４
ビットから３２ビットに拡張する性能が得られる。

【００１７】仮想アドレシングのユーザはまた、コプロ
セッサ３０およびＤＭＡチヤンネル３１により利益を得
る。コプロセッサの場合、仮想メモリの中での実行はド
ライバを簡単にする。例えば、複数個の物理的ＤＭＡの
中で分離される必要のある散らばったページで形成され
るバッファを多数ページにわたるＤＭＡと関連させるこ
とができる。これは、システムの活性度のすべてに対す
るＯＳにより実行される変換テーブル管理の中に隠され
る。したがって、下記で詳細に説明される変換テーブル
を制御することにより、コプロセッサ３０またはＤＭＡ
チヤンネル３１に対する複雑なソフトウエア・ドライバ
の必要がなくなる。

【００１８】例示された実施例では、オペレーティング
・システムと共にプロセッシング・ユニット２１によ
り、それぞれのプロセッサ、コプロセッサまたはＤＳＰ
に関して実行されている異なるプロセスに対し、メモリ
をダイナミックに管理および割り当てる統一メモリ管理
システムが得られ、それによりすべてのアプリケーショ
ン（すべてのプロセス）に対して直線状でかつ保護され
たメモリ・スペースが得られる。この統一メモリ管理ユ
ニットにより、外部共有メモリ２０の中の対応する物理
アドレスの非直線状アスペクトにもかかわらず、すべて
のプロセスおよびすべてのプロセッサ（またはすべての
コプロセッサおよびＤＭＡ）に対して直線状メモリ・ス
ペースが得られる。この統一メモリ管理ユニットにより
また、効率的でかつよく知られた保護機構を得ることが
できる。

【００１９】本発明のこの特性は、アプリケーションが
急速に変化しそして独立の会社および個人によりアプリ
ケーションが開発されている最近のコンピュータの現状
において特に重要である。これらの異なるプロセスの全
部は、同時に実行することができる他のプロセスについ
て未知である。同じ現象は、アプリケーションがインタ
ーネットまたはその他の世界的なネットワークからまた
くるであろう、通信デバイスのような埋込みシステム設
計の中で起こっている。

【００２０】図１ａにおいて、マスタ・プロセッシング
・ユニット２１で動作するオペレーティング・システム
は、システム８全体のメモリ管理に対して責任を有して
いる。図１ａに示されたアーキテクチャにより、ダイナ
ミック・システムの中で起こるメモリ・セグメンテーシ
ョンを簡単な方式で管理する機構が得られる。本発明に
より、他の実行されているアプリケーションについて悩
むことなく、独立したアプリケーションがそれらの割り
当てられたメモリを持続して調べることを可能にする。

【００２１】図１ｂに示されているように仮想アドレシ
ングを用いて、システムの中のデバイスは連続したメモ
リ・スペースを調べることができ、この連続したメモリ
・スペースの中でそれらのアプリケーションを実行する
ことができる。けれども、外部メモリ２１に対する実際
のマッピングを断片化することができ、それにより外部
メモリ２０に対するさらに柔軟な割当てを得ることがで
きる。

【００２２】（ＤＳＰ１０、プロセッシング・ユニット
２１またはコプロセッサ３０のような）プロセッサのお
のおのは、それ自身のオペレーティング・システムまた
はリアル・タイム・オペレーティング・システム（ＲＴ
ＯＳ）またはさらに基本的なスケジュール機能さえも実
行することができる。プロセッシング・ユニット２１
は、統一メモリ管理ソフトウエア・モジュールを有する
マスタ・オペレーティング・システムを実行する。この
メモリ管理ソフトウエア・モジュールは、仮想アドレス
から物理アドレスへの変換を含む複数個のテーブルやメ
モリ保護情報を管理する。

【００２３】図２は、ＤＳＰ１０に対する１つの実施例
を詳細に説明した図である。ＤＳＰコア１２、ローカル
・データ・メモリ１５、ローカル命令メモリ１６および
外部メモリ・インタフェース１８に加えて、ＤＳＰは周
辺インタフェース４２、検査およびエミュレーション・
インタフェース４４および外部プロセッシング・インタ
フェース４５を有する。外部メモリ・インタフェース１
８は、コンテント・アドレッサブル・メモリ（ＣＡＭ、
content addressable memory）５０およびウオーキング
・テーブル・ロジック（ＷＴＬ、walking table logic)
５２を含み、変換ルックアサイド・バッファ（ＴＬＢ、
translation lookaside buffer）４８を備えたＭＭＵ１
９を有する。外部メモリ・インタフェース１８はさら
に、バス制御装置５４およびコンフィギュレーション・
レジスタ５６を有する。

【００２４】動作の際には、ＤＳＰ１０は５個のインタ
フェースを通して通信する。外部メモリ・インタフェー
スにより、ＤＳＰプログラムとデータ（および他のプロ
セッシング・ユニットと共に）との間に共有される外部
メモリ・スペースに対するバースト・アクセスまたは単
一アクセスのための３２ビット（バイト）アドレス性能
が得られる。ＤＳＰ周辺インタフェースにより、Ｉ／Ｏ
スペースの中のＤＳＰに対して特有の周辺装置へのアク
セスが可能になる。補助信号インタフェースは、リセッ
ト信号、クロック信号およびインタフェース信号を再編
成する。検査およびエマルジョン・インタフェースによ
り、ＤＳＰ１０を検査するための検査信号およびＪＴＡ
Ｇ信号が可能になる。外部プロセッサ・インタフェース
４５により、ＭＭＵ１９の動作を制御するために外部プ
ロセッシング・ユニット２１がＭＭＵ１９の中に記憶さ
れた情報にアクセスすることができる。外部メモリ・イ
ンタフェース１８は、ＤＳＰ１０と外部メモリ２０との
間のデータおよび命令の転送を制御する。外部メモリ・
インタフェース１８は２つの機能、すなわち、（１）外
部メモリ管理、（２）外部アクセスおよびキャシュ充填
リクェストに対して（Ｃ、Ｄ、Ｅ、ＦおよびＰでラベル
された）多重ＤＳＰバスの間の優先処理、を実行する。

【００２５】図３は、ＤＳＰコア１２からのそれぞれの
種類の命令に対して異なるバスの使用を示した図表であ
る。

【００２６】図４は、仮想プログラムおよびデータ・ス
ペースを示した図である。図４に例示された実施例で
は、コア１２はＰバスを通してアクセスされた均一な１
６メガバイト仮想プログラム・スペースを調べる。コア
１２は、Ｂバス、Ｃバス、Ｄバス、Ｅバス、Ｆバスを通
して１６メガバイトの連続した仮想データ・スペースに
アクセスする。これらのバスのおのおのにより、それ自
身のワード・アドレス（２３ビット）が得られる。付加
的な低次のビットは、１６ビットのデータ・ワードの中
の１つのバイトの選定をイネーブルにする。高次のＤ／
Ｐビットは、このワードがプログラムまたはデータに関
連しているかどうかを指示する。ここで、データ・バス
およびプログラム・バスは外部メモリに対して多重化さ
れる。バス１３のすべては１６ビットの幅を有する。デ
ュアル・アクセス・データＲＡＭ（ローカル・データ・
メモリ１５ａ）の１６キロワードは、アドレス範囲の下
端にマップされる。プログラム・アドレス範囲の下端に
マップされたローカル・プログラム・メモリ１６は、外
部メモリ２０からの情報（プログラムおよびデータ）を
記憶するためのＲＡＭ／ＲＯＭまたはキャッシュである
ことができる。

【００２７】例示された実施例では、プロセッシング・
コア１２は高速アクセスのための１６メガバイトの仮想
アドレス・スペースの中でローカル・メモリ１４を（す
なわち、ＭＭＵ１９を用いないで）直接にアドレスする
ことができる。外部メモリ２０は、外部メモリ・インタ
フェース１８の中のＭＭＵ１９を通してアクセスされ
る。

【００２８】本明細書の全体にわたって、特定のＤＳＰ
を設置するための設計を変えることができるけれども、
種々のメモリ、バスおよび容量などに対する特定のアー
キテクチャ特性および詳細な寸法が提供される。例え
ば、コア１２によって見られる仮想プログラム・スペー
スの寸法は１つの設計上の選択であり、この選択は特定
のＤＳＰに対して要求に従って容易に変えることができ
る。

【００２９】再び図２において、外部メモリ・インタフ
ェース１８は３２ビット・インタフェースであり、そし
てそれは６種類のアクセスを発生する。すなわち、
（１）単一の１６ビット・データ読出し（ワード）、単
一の３２ビット・データ読出し（長いワード）、（２）
データ・バースト読出しｍｘ１６ビット・データ、ｎｘ
３２ビット（長いワード）、（３）ＤＳＰからのデータ
書込み（単一の１６ビット、単一の３２ビット）、
（４）データ・バースト書込み（ｍｘ１６ビット・デー
タ、ｎｘ３２ビット）、（５）命令キャッシュ・ライン
充填、および（６）単一の命令フェッチ、である。もし
ＤＳＰがデータ・キャッシュ１５ｂを有するならば、デ
ータ・キャッシュ・ライン充填がまた支援される。

【００３０】優先度方式はＤＳＰソフトウエア互換性に
整合するために定められ、およびパイプライン、メモリ
・コヒーレンシおよびロックアップ・イッシュ(lockup
issue)を避けるために定められる。例示された実施例で
は、優先度リストは最高から最低に向けて、（１）Ｅリ
クェスト、（２）Ｆリクェスト、（３）Ｄリクェスト、
（４）Ｃリクェスト、（５）キャッシュ充填／命令フェ
ッチ・リクェストである。外部メモリへ／からのＤＳＰ
データの流れを改良するために、外部メモリ・インタフ
ェースを構成することにより、シーケンシャル・データ
のブロックをバーストで転送することができる。

【００３１】図５は、ＭＭＵ１９を詳細に示した図であ
る。ＭＭＵ１９は、仮想アドレスを物理アドレスに変換
することを実行し、および外部メモリ・インタフェース
へのアクセスに対する許可検査を実行する。ＭＭＵ１９
により、ＤＳＰ１０とまた別のプロセッシング・ユニッ
トとの間の共有物理スペースを管理するために、オペレ
ーティング・システムにより要求される適応性と機密保
護とが得られる。

【００３２】ＭＭＵは、ＴＬＢ２８およびウオーキング
・テーブル・ロジック５２を有する。動作の際はＭＭＵ
１９は、ＤＳＰコア１２から仮想プログラム（命令）ア
ドレス（ＶＰＡ、virtual program address)および仮想
データ・アドレス（ＶＤＡ、virtual data address) を
受け取る。仮想アドレスはＴＬＢ２８のＣＡＭ５０によ
って解析される。もし仮想アドレスの上側ビットがＣＡ
Ｍ５０の中に記憶されるならば、ＴＬＢ「ヒット (hi
t)」が起こる。ヒットが起こるＣＡＭ５０の中のアドレ
スがＴＬＢ ＲＡＭ６０をアクセスするのに用いられ
る。ＴＬＢ ＲＡＭ６０は、ＣＡＭ５０の中の対応する
エントリのおのおのに対する物理ベース・アドレス（上
側レベル・ビット）を記憶する。したがって、もし仮想
アドレスがＣＡＭ５０の位置「２０」に記憶されるなら
ば、ＲＡＭ６０の位置「２０」から関連する物理アドレ
スを得ることができる。次に、外部メモリ２０をアクセ
スするための完全な物理アドレスを発生するために、Ｒ
ＡＭ６０からの物理ベース・アドレス・ビットがページ
・インデックス・ビット（ＤＳＰコア１２からの仮想ア
ドレスの下側ビット）と結び付けられる。好ましい実施
例では、それぞれのＣＡＭエントリに対する比較が、ペ
ージ寸法コード（００＝１メガバイト・ページ、０１＝
６４キロバイト・ページ、１０＝４キロバイト・ページ
および１１＝１キロバイト・ページ）に応じて、ＤＳＰ
アドレスの５個の上側ビット、９個の上側ビット、１３
個の上側ビットおよび１５個の上側ビットで実行され
る。したがって、１メガバイト・ページは５個の上側ビ
ットとだけ整合することが必要であり、６４キロバイト
・ページは上側９個のビットとだけ整合することが必要
である、などである。このことは、異なるページ寸法が
単一のＣＡＭにより収容されることを可能にする。異な
る実装では、当然に、図５に示されたページ寸法以外の
ページ寸法を用いることができる。

【００３３】ＣＡＭ５０およびＲＡＭ６０は、仮想アド
レスに他の情報を記憶することができる。ＲＡＭ６０は
仮想アドレスに対する許可ビット（ＡＰ）を記憶する。
この許可ビットは、例えば、１つの位置が読出し専用で
あるかまたは保護されるべきかを指定することができ
る。これらのビットを用いて、外部メモリ２０の一定の
領域へのアクセスを制御することができる。ＤＳＰが矛
盾したＡＰビットを有するアドレスにアクセスすること
を試みる時（例えば、もしＤＳＰがメモリの読出し専用
セクションに書込むことを試みるならば）、外部メモリ
・インタフェース１８は割り込みＤＳＰ ＭＭＵ フォ
ルト(fault) ＩＴを発生し（図１を見よ）、これはマ
スタ・プロセッシング・ユニット２１で実行される統一
メモリ管理ソフトウエア・モジュールにより処理され
る。

【００３４】もしＤＳＰコア１２からの仮想アドレスが
ＣＡＭ５０の中に発見されないならば、ＴＬＢ「ミス(m
iss)」が起こる。この場合、ウオーキング・テーブル・
ロジック５２を用いて、外部メモリの中に配置されたＭ
ＭＵテーブルを通して仮想アドレスに関連する物理アド
レスが見出される。

【００３５】図６は、ＴＬＢミスが起こった場合にウオ
ーキング・テーブル・ロジックにより物理アドレスの導
出する１つの例を示した図である。ウオーキング・テー
ブル・ロジックの方法は当業者には周知であり、そして
そのプロセスの基本的な説明が図６に示されている。ウ
オーキング・テーブル・ロジック５２のＴＴＢレジスタ
は、外部メモリ２０の中に記憶された第１レベル記述子
テーブルの境界を指示するアドレスを保持する。プロセ
ッシング・コア１２からの仮想アドレスは複数個のイン
デックス・フィールドを有し、その数および位置はこの
仮想アドレスに関連するページの種類に応じて変わるこ
とができる。第１レベル記述子テーブルの中の位置を識
別するために、変換テーブル・ベース（ＴＴＢレジス
タ）アドレスと仮想アドレスからのインデックス１とが
結び付けられる。この位置はウオーキング・テーブル・
ロジック５２に、ベース・アドレスが仮想アドレスに関
連する物理メモリ位置を指示するかどうか、またはそれ
が低いレベルの記述子テーブルを指示するかどうか、を
ウオーキング・テーブル・ロジックに知らせるＰビット
およびベース・アドレスを提供するであろう。図６の実
施例では、この位置はベース・アドレスに外部メモリ２
０の中の第２レベル記述子テーブルを提供する。

【００３６】このベース・アドレスは、第２レベル記述
子テーブルの中の位置を指示するために、仮想アドレス
からのインデックス２と結び付けられる。この位置によ
り、また別のアドレスおよびまた別のＰビットが得られ
る。この実施例ではＰビットは、関連するベース・アド
レスが第３レベル記述子テーブルの中の位置を指示する
ことを示す。したがってこのベース・アドレスは、第３
レベル記述子テーブルの中の位置を指示するために、仮
想アドレスからのインデックス３と結び付けられる。こ
の位置により、ベース・アドレスおよび関連するＰビッ
トが得られる。これは、ベース・アドレスが要求された
物理アドレスと関連していることを示す。この位置はま
た、物理アドレスに関連する許可ビットを有する。した
がって、ベース・アドレスは外部メモリをアクセスする
ために仮想アドレスからのページ・インデックスと結び
付けられる。

【００３７】この実施例は要求された物理アドレスのベ
ース・アドレスを識別するために３個の記述子テーブル
を用いているが、任意の数のテーブルを用いることが可
能であることを断っておく。物理アドレスを決定するた
めに用いられるテーブルの数は、その物理アドレスに付
随するページ寸法に応じて変わるであろう。

【００３８】物理アドレスおよび許可ビットを形成する
ために用いられるベース・アドレスは、ウオーキング・
テーブル・ロジック５２のＷＴＴレジスタの中に記憶さ
れる。ＷＴＴレジスタは仮想アドレスでＣＡＭ５０をロ
ードするのに用いられ、および置換アドレス回路６２に
より決定される位置の許可ビットおよび関連するベース
・アドレスでＲＡＭ６０をロードするのに用いられる。
置換アドレス回路６２はプログラムマブル・ランダム・
アドレスまたは巡回アドレスを発生する。ＴＬＢミスを
受け取ってＴＬＢエントリがＭＰＵによりプログラムさ
れる時、第２置換ポリシが重要である。この置換ポリシ
はその場合にはまたバイパスすることができ、そして完
全にＭＰＵの制御の下にあることができる。

【００３９】ウオーキング・テーブル・ロジック７２を
用いる代わりに、ＤＳＰ１０のＴＬＢ４８をプロセッシ
ング・ユニット２１によって管理することができる。Ｔ
ＬＢからのミス信号はプロセッシング・ユニット２１に
送られるであろう。プロセッシング・ユニット２１の割
込みハンドラは、正しい物理アドレスを見い出すために
外部メモリ２０の中のテーブルをウオーキングすること
によりおよびＤＳＰのＴＬＢ４８を適切にロードするこ
とにより、割り込みの役割を果たす。この別の実施例に
よりＴＬＢミスを処理するのに大きな適応性が得られる
が、ＤＳＰ１０とプロセッシング・ユニット２１との間
に付加的な時間依存度を生ずる。

【００４０】ロジカル・アドレスから物理アドレスへの
ＤＳＰ変換を制御する性能は、多くの方法で利用するこ
とができる。１個または複数個のプロセッサ２１により
実行されるマスタ・オペレーティング・システムによ
り、１個または複数個のＤＳＰを用いるシステムを制御
することができる。このオペレーティング・システム
は、例えば、異なるタスクをシステムの中の異なるＤＳ
Ｐに割り当てることができ、およびメモリ２０の中の変
換テーブルを適切に構成することができる。特性を改良
するために、システムの中のそれぞれのＤＳＰのＴＬＢ
は、ミスを最小限にするために、オペレーティング・シ
ステムにより事前プログラムすることができるであろ
う。

【００４１】システム８の動作の期間中、多くのアプリ
ケーションを開始および終了することができる。新しい
プログラムが開始しそして他のプログラムが終了する
時、外部メモリの中のメモリ・スペースの割り当てが断
片化され、そしてメモリの未使用のブロックを残すこと
ができる。マスタ・プロセッシング・ユニット２１はオ
ペレーティング・システムの制御の下で、アプリケーシ
ョンの開始または終了のような出来事に応じてまたは周
期的にのいずれかで、断片化の程度を決定するためにメ
モリの状態を再点検することができるであろう。もし現
在動作しているアプリケーションに対するメモリの割り
当てを変更する必要があるならば、オペレーティング・
システムはこのアプリケーションに割り込み、そしてメ
モリに再割り当てを行い、そして新しい割当てを反映す
るためにそれぞれのコプロセッサまたはＤＳＰのＴＬＢ
を変更し、外部メモリの中のウオーキング・テーブルを
変更し、そしてアプリケーションを再び開始する。

【００４２】ＤＳＰのＭＭＵを利用する原理をまた拡張
することができ、そして図７に示されているように、Ｄ
ＭＡチヤンネルまたはコプロセッサと共にＭＭＵを用い
ることに応用することができる。メモリ断片化の結果を
解決するためにおよびロッキングを避けるために、予め
定義された物理メモリ・スペースが通常はＤＭＡチヤン
ネルに対して保有される。ＤＭＡバッファに対して要求
される寸法は、初期化の期間中は必ずしも分からない。
図７は、ＤＭＡソフトウエア・ドライバを通して多重Ｄ
ＭＡロジカル・チヤンネルにより共有されることができ
る、単一のハードウエアＤＭＡチヤンネル・ハードウエ
ア・ブロック８０を示した図である。ＤＭＡドライバ８
０は再入可能であり、そしてユーザによって開始された
アプリケーションは１つを要求する時に新しいロジカル
・チヤンネルを生じ、単一のＤＭＡ物理リソースをタイ
ム・スライスされた方式で共有するためにロジカル・チ
ヤンネルの全部がソフトウエア・ドライバの中で待ち行
列に入る。たとえＡＰＩでもアプリケーションに対して
ＤＭＡドライバが利用可能であろうから、すべての可能
なロジカルＤＭＡチヤンネルに対して前もって十分なス
ーペスを保有することは不可能である。仮想アドレスを
用いてＤＭＡを定める際、ロジカル・アドレスの連続し
たブロックをそれが必要である時に外部メモリ２１に対
してマップできるので、初期化においてＤＭＡに対して
シーケンシャル・メモリ・スペースを保有する制約がな
くなる。その断片化にもかかわらず、利用可能なメモリ
のプールを用いてバッファを生ずることができる。

【００４３】図７のＤＭＡハードウエア・ブロック８０
は、ＦＩＦＯ（first in,first out、先入れ先出し）メ
モリ８２（または、小さなレジスタ・ファイルを用いる
ことができる）と、制御レジスタ８４（例えば、宛先レ
ジスタ、ソース・レジスタ、バースト寸法レジスタ、ブ
ロック寸法レジスタおよび複雑なＤＭＡ転送のためのイ
ンデックス・レジスタを含む）と、仮想アドレスを発生
するためのアドレス・カリキュレータ８６と、外部メモ
リ２０に対して物理アドレスを発生するためにアドレス
・カリキュレータ８６に結合されたＴＬＢ９０およびＷ
ＴＬ９２を有するＭＭＵ８８と、を有する。ＭＭＵ８８
のアーキテクチャは、ＤＳＰ１０に対する図５に示され
たアーキテクチャと同様であることができる。

【００４４】動作の際には、複数個のＤＭＡリクェスト
が関連するＤＭＡソフトウエア・ドライバの中で待ち行
列に入ることができるけれども、ＦＩＦＯメモリ８２お
よび制御レジスタ８４は１つのＤＭＡチヤンネルを表
す。アドレス・カリキュレータ８６は、従来のＤＭＡ制
御装置と同様の方式で次のデータに対して制御レジスタ
８４からアドレスを計算する。けれども、アドレス・カ
リキュレータ８６によって計算されたアドレスは、正規
のＤＭＡ転送のために用いられる物理アドレスよりはむ
しろ、仮想アドレスである。ＭＭＵ８８による物理メモ
リ２０の利用可能な任意の領域に、これらの仮想アドレ
スをマップすることができる。

【００４５】もしＭＭＵのＴＬＢがすべてのＤＭＡを支
援するのに不十分なエントリを有するならば、ＴＬＢミ
スが発生する。このミス信号をＭＰＵに送ることができ
る、またはＤＳＰのＭＭＵに関連して説明したように、
ＷＴＬ９２によって処理することができる、のいずれか
である。ミス信号をＭＰＵ２１に送ることは、十分なエ
ントリがない時、ＴＬＢの使用を最適化するためにＤＭ
Ａドライバに対してさらに多くの制御を与える。けれど
も、このオプションはＤＭＡに関して呼出し時間を付加
するが、しかしＤＭＡがプロセッサと並行に動作するた
めにこのことはあまり重要ではない。ＴＬＢエントリの
置換ポリシは、ＤＭＡ制御装置の場合には巡回（ＦＩＦ
Ｏ）置換でなければならない。もちろんこれは、ＤＭＡ
制御装置によってロジカルＤＭＡが時間的にスケジュー
ルされる方法に関する。

【００４６】ＭＭＵハードウエア・ブロックは、ＷＴＬ
および許可検査を除去することにより、そしてそれらを
単純なＤＭＡ ＭＭＵ Ｆａｕｌｔ Ｉｔ割り込み信号
（図１を見よ）で置き換えることにより、ＤＭＡブロッ
クの場合にさらに単純化することができる。この変換の
妥当性は、ＤＭＡプログラミングの期間中、関連するＤ
ＭＡソフトウエアにより常に保証される。

【００４７】図８は、リセットの後または新しいプロセ
スがＤＳＰ１０で開始する前の動作を示した図である。
最初に、マスタ・プロセッシング・ユニット２１は外部
メモリ２０の中のＤＳＰ１０を目標とするプロセスに関
連する変換テーブルを生じなければならない。このテー
ブルがいったん用意されると、マスタ・プロセッシング
・ユニット２１はＤＳＰ１０をリセット状態から解放す
ることができる、またはそれがメール・ボックス機構を
通してＤＳＰで動作しているＲＴＯＳに信号することが
でき、それは新しいプロセスをスケジュールできること
をＲＴＯＳに指示する。第３段階は、ＤＳＰ１０のＴＬ
Ｂ４８がどのように管理されるかに応じて変わる。プロ
セッシング・ユニット２１が割り込み機構を通してＴＬ
Ｂローディングをまた管理している時の状況では、記述
子はプロセッシング・ユニット２１によりロードされ
て、ＴＬＢの状態を更新する。ＴＬＢはそれ自身をラン
ダムにロードする時、記述子はＷＴＬ５２を通して自動
的にロードされる。

【００４８】システムの中のそれぞれのプロセッシング
・デバイスが仮想アドレスを物理アドレスに変換するこ
とができるＭＭＵを有する場合の実施例について、本発
明を説明してきた。けれども、もしシステムの中の１個
または複数個のデバイスが仮想アドレス・物理アドレス
変換を有しなくても、統一メモリ管理システムは、アク
セス許可および他の技術を用いて、これらのデバイスに
よって共有メモリへのアクセスを制御することができる
であろう。

【００４９】本発明により、先行技術を越える重要な利
点が得られる。論理・物理アドレス変換および／または
外部プロセッシング・ユニットを用いたアクセス許可の
制御でもって、オペレーティング・システムは多重プロ
セッシング・デバイスが共有メモリ・スペースを利用す
ることを可能にし、そして多重プロセッサ・システムの
中の１個または複数個のＤＳＰ、コプロセッサおよびプ
ロセッシング・ユニットをさらに効果的に制御すること
ができる。

【００５０】例示された実施例について本発明が詳細に
説明されたけれども、これらの実施例を種々に変更した
実施例およびまた別の実施例が可能であることは当業者
には理解されるであろう。本発明は、本発明の範囲内に
入る変更実施例およびその他の実施例をすべて包含して
いる。

【００５１】以上の説明に関して更に以下の項を開示す
る。 （１） 共有メモリと、前記共有メモリへのアクセスを
制御するためのそれぞれのメモリ管理ユニットを有する
複数個のプロセッシング・デバイスと、前記メモリ管理
ユニットによって前記共有メモリへのアクセスを制御す
るための世界的な統一メモリ管理システムと、を有する
多重プロセッサ・プロセッシング・システム。 （２） 第１項に記載されたプロセッシング・システム
において、１個または複数個の前記メモリ管理ユニット
が仮想アドレスを対応する物理アドレスに変換する前記
プロセッシング・システム。 （３） 第１項に記載されたプロセッシング・システム
において、１個または複数個の前記メモリ管理ユニット
がプロセッシング・コアから物理アドレスを受け取りお
よび前記統一メモリ管理システムが前記物理アドレスに
関するアクセス許可検査を実行する前記プロセッシング
・システム。 （４） 第１項〜第３項のいずれかに記載されたプロセ
ッシング・システムにおいて、仮想アドレスを対応する
物理アドレスに変換するために前記メモリ管理ユニット
によってアクセスすることができる変換テーブルを前記
共有メモリが有する前記プロセッシング・システム。 （５） 第４項に記載されたプロセッシング・システム
において、前記統一メモリ管理システムがそれぞれのメ
モリ管理ユニットによって前記変換テーブルへのアクセ
スを制御することができる前記プロセッシング・システ
ム。 （６） 第１項〜第３項のいずれかまたは第５項に記載
されたプロセッシング・システムにおいて、前記プロセ
ッシング・デバイスが１個または複数個のマイクロプロ
セッサを有する前記プロセッシング・システム。 （７） 第６項に記載されたプロセッシング・システム
において、１個または複数個の前記プロセッシング・デ
バイスが他の前記プロセッシング・デバイスのメモリ管
理ユニットを制御する前記プロセッシング・システム。 （８） 第１項〜第３項のいずれかまたは第５項または
第７項に記載されたプロセッシング・システムにおい
て、前記プロセッシング・デバイスが１個または複数個
のディジタル信号プロセッサを有する前記プロセッシン
グ・システム。 （９） 第１項〜第３項のいずれかまたは第５項または
第７項に記載されたプロセッシング・システムにおい
て、前記プロセッシング・デバイスが１個または複数個
のコプロセッサを有する前記プロセッシング・システ
ム。 （１０） 第１項〜第３項のいずれかまたは第５項また
は第７項に記載されたプロセッシング・システムにおい
て、前記プロセッシング・デバイスが１個または複数個
のＤＭＡチヤンネルを有する前記プロセッシング・シス
テム。

【００５２】（１１） 共有メモリを備える段階と、前
記共有メモリへのアクセスを制御するためのそれぞれの
メモリ管理ユニットを有する複数個のプロセッシング・
デバイスを備える段階と、統一メモリ管理システムを通
して前記メモリ管理ユニットによって前記共有メモリへ
のアクセスを制御する段階と、を有する多重プロセッシ
ング・システムを動作させる方法。 （１２） 第１１項に記載された方法において、複数個
のプロセッシング・デバイスを備える前記段階が仮想ア
ドレスを対応する物理アドレスに変換するメモリ管理ユ
ニットを有する１個または複数個のプロセッシング・デ
バイスを備える段階を有する前記方法。 （１３） 第１１項に記載された方法において、プロセ
ッシング・コアから物理アドレスを受け取りそして前記
統一メモリ管理システムが前記物理アドレスに関するア
クセス許可検査を実行するメモリ管理ユニットを有する
１個または複数個のプロセッシング・デバイスを備える
段階を複数個のプロセッシング・デバイスを備える前記
段階が有する前記方法。 （１４） 第１１項に記載された方法において、仮想ア
ドレスを対応する物理アドレスに変換するために前記メ
モリ管理ユニットによってアクセスすることができる変
換テーブルを前記共有メモリが有しおよび前記統一メモ
リ管理システムが前記変換テーブルへのアクセスを制御
する前記方法。 （１５） 第１１項〜第１４項のいずれかに記載された
方法において、プロセッシング・デバイスを備える前記
段階が１個または複数個のマイクロプロセッサを備える
段階を有する前記方法。 （１６） 第１５項に記載された方法において、プロセ
ッシング・デバイスを備える前記段階が１個または複数
個のディジタル信号プロセッサを備える段階を有する前
記方法。 （１７） 第１５項に記載された方法において、プロセ
ッシング・デバイスを備える前記段階が１個または複数
個のコプロセッサを備える段階を有する前記方法。 （１８） 第１５項に記載された方法において、プロセ
ッシング・デバイスを備える前記段階が１個または複数
個のＤＭＡチヤンネルを備える段階を有する前記方法。

【００５３】（１９） 多重プロセッサ・システム
（８）は、ＤＳＰ（１０）と、プロセッサ・ユニット
（ＭＰＵ）（２１）と、コプロセッサ（３０）と、ＤＭ
Ａチヤンネル（３１）とを備えた、多重プロセッシング
・デバイスを有する。いくつかのデバイスは、外部共有
メモリ（２０）にマップされた大きな仮想アドレス・ス
ペースでもってデバイス（１０、２１、３０、３１）が
動作することを可能にするＭＭＵ（１９、３２）を有す
ることができる。ＭＭＵ（１９、３２）は、外部共有メ
モリ（２０）に関連する物理アドレスと仮想アドレスと
の間の変換を実行することができる。共有メモリ（２
０）へのアクセスは、統一メモリ管理システムを用いて
制御される。

【図面の簡単な説明】

【図１ａ】外部主メモリに結合されたＤＳＰ、ＭＰＵお
よびコプロセッサのブロック線図。

【図１ｂ】異なるデバイスと共有メモリとの間のメモリ
・マッピングの図。

【図２】図１ａのＤＳＰのブロック線図。

【図３】図２のＤＳＰに対する異なるバス用法を示す図
表。

【図４】図２のＤＳＰに対するプログラムおよびデータ
・スペースの図。

【図５】ＭＭＵのブロック線図。

【図６】ＭＭＵのセクションに対するウオーキング・テ
ーブル論理の動作を示した図。

【図７】ＤＭＡチヤンネル・ドライバを示した図。

【図８】ＤＳＰに対する初期化の流れを示した図。

【符号の説明】

１０ ＤＳＰ ２０ 外部共有メモリ ２１ プロセッサ・ユニット（ＭＰＵ） ３０ コプロセッサ ３１ ＤＭＡチヤンネル １９、３２ ＭＭＵ

フロントページの続き (72)発明者 セルジュ ラッセール フランス国 フレジュー、セント ジャン ドゥ カネス、 リュー デュ マルサ ウ 278 (72)発明者 ドミニク ベノイト ジャクエス デ イ ンベルノ フランス国 ビルヌーブ ルーベッタ、シ ュマン デ バッセス ジネスティエレス 47

Claims (2)

【特許請求の範囲】
1. 【請求項１】 共有メモリと、 前記共有メモリへのアクセスを制御するためのそれぞれ
   のメモリ管理ユニットを有する複数個のプロセッシング
   ・デバイスと、 前記メモリ管理ユニットによって前記共有メモリへのア
   クセスを制御するための世界的統一メモリ管理システム
   と、を有する多重プロセッサ・プロセッシング・システ
   ム。
2. 【請求項２】 共有メモリを備える段階と、 前記共有メモリへのアクセスを制御するためのそれぞれ
   のメモリ管理ユニットを有する複数個のプロセッシング
   ・デバイスを備える段階と、 統一メモリ管理システムを通して前記メモリ管理ユニッ
   トによって前記共有メモリへのアクセスを制御する段階
   と、を有する多重プロセッシング・システムを動作させ
   る方法。